KR20180083364A

KR20180083364A - 내부 임피던스 매칭을 가진 펄스 전류 소스

Info

Publication number: KR20180083364A
Application number: KR1020187016436A
Authority: KR
Inventors: 젠스 울만; 게달리아후 크리에거; 제임스 보스윅
Original assignee: 퀘리타우, 인크.
Priority date: 2015-11-10
Filing date: 2016-11-08
Publication date: 2018-07-20
Also published as: TWI722043B; CN108291936A; CN108291936B; WO2017083307A1; MY188202A; SG11201803629SA; JP2018534570A; TW201740124A; JP6821677B2; KR102664683B1; US20170131326A1; SG10202004275RA

Abstract

반도체 집적 회로 및 부품의 일렉트로마이그레이션 테스트를 위한 펄스 전류 회로가 개시된다. 이 회로는 아날로그 전압 펄스를 출력하는, 그리고, 쌍극성 및 단극성 전압 펄스를 생성할 수 있는, 멀티플렉서를 포함한다. 적어도 하나의 연산 증폭기 및 저항기가 멀티플렉서로부터 전압 펄스를 수신하여 전압 펄스를 전류 펄스로 변환한다. 테스트 회로의 전류 레벨 들간의 전이 동안 오버슈트 및 언더슈트를 최소화하기 위해 전하 부스터 회로가 제공된다.

Description

내부 임피던스 매칭을 가진 펄스 전류 소스

관련 출원의 상호 참조

본 출원은 2015 년 11 월 10 일자로 출원된 미국 출원 제 14/937,297 호의 일부 계속 출원으로서, 본 명세서에서 그 전체가 참고 문헌으로 인용된다.

기술 분야

본 발명은 일반적으로 전기 부품 및 회로를 테스트하기 위한 회로에 관한 것이다. 보다 상세하게는, 본 발명은 반도체 집적 회로 및 부품의 일렉트로마이그레이션 시험에 사용하기 위한 전류 펄스 회로에 관한 것이다.

반도체 신뢰성 테스트는 통상적으로 특정 테스트 파라미터(예를 들어, 핫 캐리어, 일렉트로마이그레이션(electromigration) 등)에 기초하여 -50 ℃ 내지 + 350 ℃ 범위의 제어된 온도에서, 전기 자극의 연속적인 인가를 필요로 한다. 특히 일렉트로마이그레이션 테스트의 경우, DC 전류를 사용하는 테스트는 단순성, 내장형 보전성 및 비교적 낮은 비용으로 인해 항상 선호되는 접근법이었다. 그러나 공정의 소형화로 인해 DC 테스트가 불충분해졌고 따라서 펄스 조건에서 유사한 테스트가 필요하게 되었다.

따라서, 전류 펄스가 전기 부품 및 회로의 테스트에 종종 사용된다. 이상적인 펄스 자극은 펄스 반복 속도, 듀티 사이클, 극성 및 강도(진폭)를 유연하게 제어할 수 있어야 한다. 이들 파라미터는 도 1a 및 1b에 도시되며, 여기서 T는 주기, 주파수(f)는 펄스 반복률(Hz), 듀티 사이클은 2tp/T 이다. 양의 진폭은 Ap이고 음의 진폭은 An(Volt, Amp) 이다. 높은 반복률의 전류 펄스가 요구되는 경우, 예를 들어 펄스형 일렉트로마이그레이션 테스트를 이용하는 경우, 원하는 펄스는 일반적으로 직사각형이다. 따라서 각 레벨에서 의도한 전류 드라이브를 효과적으로 제공하려면 전류 레벨 간의 전환이 최소한의 오버슈트로 급격하게 이루어져야 한다. 도 1a 및 도 1b는 각각 쌍극성 및 단극성 전류 펄스에 대한 전류 레벨 간의 전이를 도시한다. 이상적으로, "DC Level"(흔히 "GND")로부터 요구되는 전류("Ap" 또는 "An" 또는 간단히 "A") 로의 전환은 도 1a 및 1b에 도시되는 바와 같이, 급작스럽다.

그러나, 실제로, 이러한 전이는 시간이 걸리고 요구되는 최대 전류 레벨 A에 도달하기에 너무 느릴 수 있다. 전류 펄스를 달성하는 효과적인 기술은 2 개의 정전류(DC) 소스 및 전하 부스터 회로를 사용함으로써 구현되며, 이는 "CIRCUIT AND METHOD FOR PULSED RELIABILITY TESTING"이라는 제목의 Krieger 등의 미국 특허 제 6,249,137 호 및 "PULSED CURRENT GENERATOR CIRCUIT WITH CHARGE BOOSTER"의 명칭의 Cuevas, 등의 미국 특허 제 7,049,713 호에 개시되어있다. 그러나, 이 기술은 개별적이고 쓸모없을 가능성이 큰 트랜지스터에 의존하기 때문에 이용이 어려워졌다. 또한, 적극적인 반도체 스케일링은 펄스 전류 레벨을 낮추어 펄스 오버슈트를 제거하기 어렵게 만든다. 회로 내 비교적 많은 수의 개별 부품들이, 복잡한 교정 및 조정과 결합되어, 제조 및 유지 보수 비용을 증가시킨다. 그러므로, 원하는 전류 펄스를 달성할 수 있을 뿐만 아니라 전술한 한계를 극복할 수 있는 고품질의 펄스 전류원을 제공하는 것이 바람직하다.

일 실시예에 다르면, 피시험 장치(DUT)에 전류 펄스를 인가하기 위한 테스트 회로가 제공된다. 상기 테스트 회로는 멀티플렉서와 적어도 하나의 연산 증폭기 및 저항기를 포함한다. 상기 멀티플렉서는 아날로그 전압 펄스를 출력하고 쌍극성 및 단극성 전압 펄스를 모두 생성할 수 있다. 상기 적어도 하나의 연산 증폭기 및 저항기는 상기 멀티플렉서로부터 상기 전압 펄스를 수신하고 상기 전압 펄스를 전류 펄스로 변환한다. 연산 증폭기는 전류 펄스를 출력하고, 상기 전류 펄스는 상기 연산 증폭기 및 저항기가 쌍극성 또는 단극성 전압 펄스를 수신하는지에 따라 쌍극성 또는 단극성 전류 펄스이다.

다른 실시예에 따르면, 피시험 장치(DUT)에 펄스 전류를 제공하는 방법이 제공된다. 멀티플렉서의 복수의 입력 단자에 복수의 상이한 전압 레벨이 제공된다. 상기 멀티플렉서의 상기 입력 단자 중 어느 것이 상기 멀티플렉서의 출력에 연결되는지를 결정하기 위해 상기 멀티플렉서의 입력 선택 라인들의 입력 선택 조합을 이용함으로써 선택된 전압 레벨로부터 전압 펄스가 생성된다. 상기 멀티플렉서의 입력 선택 조합은 임의의 전이 어드레스 값이 멀티플렉서의 출력의 단조 변화를 유도하도록 하는 방식으로 멀티플렉서의 입력 선택 라인들에 어드레스 값을 할당함으로써 수행된다. 멀티플렉서의 출력은 전압 펄스들을 포함한다. 복수의 저항기, 연산 증폭기, 및 커패시터를 이용하여 상기 전압 펄스들이 전류 펄스로 변환된다.

또 다른 실시예에 따르면, 단극성 및 쌍극성 전류 펄스를 모두 제공할 수 있는 단일 회로가 제공된다. 상기 회로는 멀티플렉서와 적어도 하나의 연산 증폭기 및 저항기를 포함한다. 멀티플렉서는 적어도 하나의 포지티브 전압 신호 및 적어도 하나의 네거티브 전압 신호를 수신하고, 수신하는 상기 전압 신호들로부터 쌍극성 및 단극성 전압 펄스들 모두를 생성할 수 있다. 상기 적어도 하나의 연산 증폭기 및 저항기는 상기 멀티플렉서로부터 상기 전압 펄스를 수신하고 상기 전압 펄스를 전류 펄스로 변환한다. 상기 적어도 하나의 연산 증폭기 및 저항기가 쌍극성 또는 단극성 전압 펄스를 수신하는지에 따라 연산 증폭기가 쌍극성 또는 단극성 전류 펄스를 출력한다.

다른 실시예에 따르면, 피시험 장치(DUT)에 전류 펄스를 인가하기 위한 테스트 회로가 제공된다. 상기 테스트 회로는 멀티플렉서와, 적어도 하나의 연산 증폭기 및 저항기와, 전류 레벨들 간의 전이 동안 오버슈트 및 언더슈트를 최소화하기 위한 전하 부스터 회로를 포함한다. 멀티플렉서는 아날로그 전압 펄스를 출력하고, 멀티플렉서는 쌍극성 및 단극성 전압 펄스들을 모두 생성할 수 있다. 연산 증폭기 및 저항기는 멀티플렉서로부터 상기 전압 펄스들을 수신하고 상기 전압 펄스들을 전류 펄스로 변환한다. 연산 증폭기가 전류 펄스를 출력하고, 전류 펄스는 적어도 하나의 연산 증폭기 및 저항기가 쌍극성 또는 단극성 전압 펄스를 수신하는지에 따라 쌍극성 또는 단극성 전류 펄스다. 전하 부스터 회로는 적어도 하나의 연산 증폭기, 복수의 저항기 및 커패시터를 포함한다.

본 발명은 추가의 목적 및 이점과 함께 첨부된 도면과 관련하여 취해진 다음의 설명을 참조함으로써 가장 잘 이해될 수 있다:
도 1a 및 도 1b는 각각 전자 부품을 테스트하는데 유용한 쌍극성 펄스 및 단극성 펄스를 도시한다.
도 2는 일 실시예에 따른 펄스 전류 회로의 개념도이다.
도 3은 일 실시예에 따른 전하 부스터 회로의 개념도이다.
도 4는 일 실시예에 따른 펄스형 전류 회로 및 전하 부스터 회로의 개념도이다.
도 5는 피시험 장치(DUT)에 펄스 전류를 제공하는 방법의 흐름도이다.

본 발명은 일반적으로 전기 부품 및 회로를 테스트하는 것에 관한 것이다. 본 명세서의 실시예는 반도체 집적 회로 및 소자의 일렉트로마이그레이션 테스트를 위한 펄스 형 전류 회로를 기술한다.

도 2 내지 도 5를 참조하여, 펄스 전류 테스트 회로의 실시예가 설명될 것이다. 도 2는 일 실시예에 따른 펄스 전류 테스트 회로(100)의 개념적인 개략도이다. 예시된 실시예에서, 펄스 전류 테스트 회로(100)는 고속 아날로그 멀티플렉서(110)를 포함한다. 예시적인 멀티플렉서는 미국, Massachusetts, Norwood에 소재한 Analog Devices, Inc. 로부터 상업적으로 이용 가능한 ADV3221/ADV3222 아날로그 멀티플렉서이다. 멀티플렉서(110)는 10MHz(40nS 펄스)만큼 높은 반복 속도로 단극성 또는 쌍극성 전압 펄스를 생성할 수 있다. 회로(100)의 나머지는 이들 속도에서 적절히 기능하는 고속 연산 증폭기를 사용하여 이들 전압 펄스(Vin)를 그에 따라 전류 펄스(Idut)로 변환한다.

커먼 모드 에러에 대한 회로(100)의 감도는 접지와 전류 소스의 출력 사이에 피시험 장치(DUT)를 배치함으로써 최소화된다. 일반적으로 높은 누설 전류와 관련된 차동 증폭기를 사용하지 않으면서 다른 이점이 있다.

DACp(120) 및 DACn(130)은 디지털 전압 신호를 아날로그 전압 신호로 변환하는 디지털-아날로그 변환기이다. DACp(120) 및 DACn(130)은 필요한 개별 아날로그 전압 레벨 Vp 및 Vn을 아날로그 멀티플렉서 M1(110)의 제 2 및 제 3 입력 단자에 각각 제공한다. 즉, Vp와 Vn은 R_DUT를 통해 원하는 전류를 구동하기에 충분해야 한다. 멀티플렉서 M1(110)의 제 1 입력 단자는 접지 전압 GND 또는 추가 디지털-아날로그 변환기(DACg)에 연결되어, 전류 펄스에 부가되는 원하는 DC 성분을 제어할 수 있다. 3 개의 전압 레벨을 갖는 아래의 예 1에서, 멀티플렉서 M1(110)의 제 4 입력은 여전히 사용되며, 이 예에서 쌍극성 펄스에 대해 단지 3 개의 전압 레벨만이 필요하지만 출력의 단조 변화를 달성하기 위해 제 1 입력에 접속된다.

일반적으로, 멀티플렉서 M1(110)은 아래의 예에서 볼 수 있듯이 전압 레벨보다 하나 적은 입력 선택 라인을 갖는다. 예 1에서, 2 개의 입력 선택 라인 A0 및 A1은 멀티플렉서 M1(110)의 입력 중 어느 것이 멀티플렉서 M1(110)의 출력(Vin)에 접속되는지를 결정한다. 여기에서 설명한 것처럼 특정 연결은 임의적이 아닌 의도적인 것이고, 제 2 입력은 최고 최대 전압(이 예에서는 Vp)에 연결되고, 제 1 및 제 3 입력은 중간(GND 또는 DACg, 적용 가능한 경우)에 연결되며, 제 3 입력은 최저 전압(Vn)에 접속된다.

입력 선택 라인(A0 및 A1)에 어드레스 값을 할당함으로써 멀티플렉서(M1)(110)의 입력 선택 조합은 임의의 전이 어드레스 값이 항상 단조로운, 그래서 이음새없는, 출력 변화(높음 => 낮음 => 더 낮음, 낮음 => 높음 => 더 높음)를 유도하는 방식으로 수행되며, 다음 예제에서 더 잘 살펴볼 수 있다:

예 1: 쌍극성 펄스(3 개의 전압 레벨)

M1 출력 전압 입력 선택(어드레스) M1 출력 상태

(안정/과도)

Vp A0 = 0, A1 = 1 안정

Vg A0 = 0, A1 = 0 안정

Vg A0 = 1, A1 = 1 과도

Vn A0 = 1, A1 = 0 안정

상기 예에서 도시된 바와 같이, Vp에서 Vg로 그리고 Vn에서 Vg로 전이하는 동안 하나의 어드레스 라인만이 변한다. 그러나, Vp에서 Vn으로의 전이가 발생하면, 입력 선택을 V0의 전이 어드레스로서 A0 = 1 및 A1 = 1로 할당하면, 어떤 어드레스 라인이 상태를 먼저 변하는 지에 관계없음을 보장한다 - 즉, MUX M1(110)의 출력 전압이 단조롭게 요망 전압 전이를 따름을 보장한다. 다른 실시예에서, 위에 기술된 3-레벨이 단조 전이 보장과 함께 4- 및 5- 레벨 펄스로 확장될 수 있고, 아래 예에 도시되듯이, 각각 3개 및 4개의 입력 선택 라인을 갖는 유사한 어드레싱 기법을 이용한다.

예 2: 쌍극성 펄스(4개의 전압 레벨)

M1 출력 전압 입력 선택(어드레스) M1 출력 상태

(안정/과도)

V1(최대) A0 = 0, A1 = 0, A2 = 1 안정

V2(V3 <V2 <V1) A0 = 0, A1 = 0, A2 = 0 과도

V2(V3 <V2 <V1) A0 = 0, A1 = 1, A2 = 1 과도

V2(V3 <V2 <V1) A0 = 0, A1 = 1, A2 = 0 안정

V3(V4 <V3 <V2) A0 = 1, A1 = 1, A2 = 1 안정

V3(V4 <V3 <V2) A0 = 1, A1 = 1, A2 = 0 과도

V3(V4 <V3 <V2) A0 = 1, A1 = 0, A2 = 1 과도

V4(min) A0 = 1, A1 = 0, A2 = 0 안정

상기 예 2에서, V1에서 V4 로의 전이에서, 상태를 변경하는 2 개의 입력 선택 라인이 있다: A2는 1에서 0으로, 그리고 A0는 0에서 1이다. A2가 A0 전에 전이하면, 결과적인 전이 패턴은 000이고, 이는 V2에 할당된다. 반면에, A0가 A2A0 이전에 전이한다면, 결과적인 전이 패턴은 101이고 V3에 할당된다. 따라서, 결과적인 전압 변화는 어드레스 패턴이 변하는 동안 단조적이다.

예 3: 쌍극성 펄스(5 가지 전압 레벨)

M1 출력 전압 입력 선택(어드레스) M1 출력 상태(안정/이행)

V1(최대) A0 = 0, A1 = 0, A2 = 1, A3 = 1 안정

V2(V3 <V2 <V1) A0 = 0, A1 = 0, A2 = 1, A3 = 0 과도

V2(V3 <V2 <V1) A0 = 1, A1 = 0, A2 = 1, A3 = 1 과도

V2(V3 <V2 <V1) A0 = 0, A1 = 0, A2 = 0, A3 = 1 안정

V2(V3 <V2 <V1) A0 = 0, A1 = 1, A2 = 1, A3 = 1 과도

V3(V4 <V3 <V2) A0 = 1, A1 = 0, A2 = 1, A3 = 0 과도

V3(V4 <V3 <V2) A0 = 0, A1 = 1, A2 = 0, A3 = 1 과도

V3(V4 <V3 <V2) A0 = 1, A1 = 1, A2 = 1, A3 = 1 과도

V3(V4 <V3 <V2) A0 = 0, A1 = 0, A2 = 0, A3 = 0 안정

V3(V4 <V3 <V2) A0 = 0, A1 = 1, A2 = 1, A3 = 0 과도

V3(V4 <V3 <V2) A0 = 1, A1 = 0, A2 = 0, A3 = 1 과도

V4(V5 <V4 <V3) A0 = 1, A1 = 0, A2 = 0, A3 = 0 과도

V4(V5 <V4 <V3) A0 = 1, A1 = 1, A2 = 0, A3 = 1 과도

V4(V5 <V4 <V3) A0 = 0, A1 = 1, A2 = 0, A3 = 0 안정

V4(V5 <V4 <V3) A0 = 1, A1 = 1, A2 = 1, A3 = 0 과도

V5(min) A0 = 1, A1 = 1, A2 = 0, A3 = 0 안정

따라서, 위에 나타낸 바와 같이, 단일 어드레스 라인이 변경될 때마다 다음 전압이 선택된다. 예를 들어, V2로부터 V5로 전이하는 경우, 전압 V3, V4 및 V5는 갭 또는 중복 전압 선택없이, 항상 그 순서(즉, 단조 변화)로 선택될 것이다.

기생 커패시턴스 Cpar(160) 및 커패시터 C1(170)이 매우 작다고 가정하면(R5 * C1은 Tp 또는 Tn의 1 퍼센트 미만이고 Rnet * Cpar는 Tp 또는 Tn의 1 퍼센트 미만임), 이들의 충전 및 방전은 tp 및 tn(도 1)보다 훨씬 짧은 시간이 걸릴 것이다. 이 경우, R_DUT(180)를 통해 흐르는 전류 I_DUT는 Rnet(190)을 통해 흐르는 전류와 동일하고, 다음의 관계가 유효하다:

V¹ _off 및 V² _off는 각각 연산 증폭기(OPA1(140) 및 OPA2(150))의 오프셋 전압이다. 입력 바이어스 전류는 너무 작아서 회로(100) 상에 중요한 영향을 미치지 않기 때문에 무시될 수 있음을 이해할 것이다.

위의 방정식(1)의 항들을 결합하고 배열하면 다음과 같다:

R1 = KR2 및 R3 = KR4로 설정하여(K는 변경될 수 있는 상수), V_DUT를 가진 항이 소거되고 식(2)는 다음과 같이 단순화될 수 있다:

그리고

여기서, 펄스의 "하이" 부분에 대해서는 Vin = Vp이고, 펄스의 "로우" 부분에 대해서는 Vin = Vn이며,

오프셋 전압에 의해 야기된 오차와는 별도로, 필요한 전류 펄스는 DACp 및 DACn을 Vp = IpRnet 및 Vn = InRnet 로 각각 설정함으로써 달성된다. 전류 소스의 정확도를 평가하기 위해 최악의 경우의 오차 δmax는 다음과 같이 규정된다:

여기서 Voff(max)는 전체 작동 범위(주로 온도)에서 최대 가능 오프셋 값(V¹ _off 및 V² _off)이다. 최대 오차와 바람직한 전류 사이의 비율은 펄스 전류 소스에 대한 정확성에 대해 보수적인 척도를 제공한다.

(5) 최대 상대 오차

이 상대 오차는 저 전류에 대한 제한 일 수 있다. 그러나 측정은 대개 제어된 환경에서 수행되며, 주변 온도가 설정 실온에 비해 몇도 정도 차에 불과하다. 이를 통해 보정, 사전 테스트 오프셋 측정 및 일반적인 보정 알고리즘을 사용하여 오차가 거의 완전히 제거될 수 있다.

커패시터 C1과 Cpar가 매우 낮은 값으로 제한되어있는 한, 회로가 완성되지 않을 것이다. 고주파수 발진을 억제하기 위해 연결된 C1의 경우, 단지 몇 나노초만으로 펄스 상승 및 하강 시간을 증가시킴으로서 효과적으로 기능하기 때문에 현실적인 제한사항이 아니다.

반면, Cpar은 전체 값이 50 pF 또는 그 이상에 도달할 수 있기 때문에 현실적인 과제를 제시한다(패키지된 DUT, 인쇄 회로 기판 커패시턴스, 및 레이아웃의 조합). 예를 들어, R_DUT = 1kΩ 및 Cpar = 50pF의 경우, 결과 시상수 R_DUTCpar은 50nS(5 x 10-8 초)이므로 250nS보다 짧은 저 전류 펄스가 실제로 불가능하다.

상기 해결책은 별도의 전하 부스터를 포함한다. 이산(및 쓸모없을 가능성이 큰) 트랜지스터 및 상대적으로 복잡한 회로를 사용하는 미국 특허 제 6,249,137 호와 달리, 일 실시예에 따르면, 도 3에 도시된 바와 같은 전하 부스터 회로(200)가 제공된다. 이 접근법은 펄스의 상승 및 하강과 같은, 급격한 변화 동안 오버슈트 및 언더슈트를 제거하는 것을 목표로하는 "밸런스-감쇠기"(ballenced-attenuator) 개념을 기반으로 한다. 아래에서보다 상세히 설명되는 바와 같이, 전하 부스터 회로(200)는 2 개의 DAC(DACbp(220) 및 DACbn(230))에 의해 디지털 신호로부터 아날로그 신호로 변환되는 입력 전압 신호 Vbp 및 Vbn을 가지며, 전하 부스터 회로(200)는 그 출력 신호를 R_DUT의 상단(도 2에서 "V_DUT"으로 표시)으로 되보낸다. OPA1(140) 및 OPA2(150)(도 2)와 유사하게, 전하 부스터 회로(200) 내의 연산 증폭기(OPA3)(260)는 요구되는 펄스 반복 속도에서 적절히 기능하도록 충분히 빠르다.

도 3에 도시된 바와 같이, 전하 부스터 회로(200)는 도 2에 도시된 개념적 전류원과 유사하게, 2 개의 DAC(DACbp(220) 및 DACbn(230)) 및 4: 1 아날로그 멀티플렉서(M2; 210)의 조합에 의해 구동된다. 동일한 입력 선택 라인이 M1(110) 및 M2(210) 모두에 대해 사용되지만, 2 쌍의 DAC(120,130 및 220,230)는 독립적이며, 이는 OPA1(140)의 반전 입력에 대한 입력 신호(Vin) 및 OPA3(260)의 비 반전 입력으로의 입력 신호(Vinb)는 동기화되지만 그들의 전압 레벨은 독립적임을 의미한다. 전하 부스터 회로(200)의 출력 전압(즉, OPA3(260)의 출력)은 도 4에 도시된 바와 같이 캐패시터 C2(270)를 통해 DUT(V_DUT)에 연결된다.

펄스의 상승 또는 하강(전이) 직후의 시간을 t = 0+로 나타내며, OPA2(150 및 OPA3)(260)의 오프셋 전압 및 입력 전류를 무시하면, 전이 직후의 커패시터 C2(270) 및 Cpar(160)를 통한 전류는 다음 관계를 만족한다:

전이가 완료되면(t> 0+), 전류는 상기 식 4에 따라 저항기를 통해서만 흐른다. 식(6)에 따른 DUT 전압의 변화와 식(4)에 따른 2 개의 "정상"(steday) DUT 레벨 간의 차이 사이에 등가성을 부여하고 오프셋을 무시하면, 식(7a)는 로우(n)에서 하이(p)로의 전이를 나타내고, 식 7b는 에서 하이(p)에서 로우(n)로의 전이를 나타낸다.

식(7a) 및(7b)는 기본(수동) 밸런스 감쇠기 상태와 유사하며, 전이가 용량 성 결합을 통한 전하 분포에 의해 지배되는 반면에 "정상 상태"(steady state)는 w전류 소스로부터 R_DUT를 통해 흐르는 전류에 의해 결정된다. K, R6, R7 및 C2의 값은 최대 속도, 최소 잡음 및 최상의 안정성 측면에서 최적의 회로 성능에 최적화되어 있다. 결합된 회로(300)(전류원(100) 및 부스터(200))의 실시예가 도 4에 도시된다.

도 5는 피시험 장치(DUT)에 펄스 전류를 제공하는 방법(500)의 흐름도이다. 단계(510)에서, 복수의 상이한 전압 레벨이 DAC에 의해 펄스 전류 테스트 회로의 멀티플렉서의 복수의 입력 단자에 제공된다. 단계(520)에서, 멀티플렉서의 입력 선택 라인 중 입력 선택 조합을 사용하여 멀티플렉서의 입력 단자 중 어느 것이 멀티플렉서의 출력에 접속되는지를 결정함으로써, 전압 펄스가 선택된 전압 레벨로부터 생성된다. 멀티플렉서의 입력 선택 조합은 멀티플렉서의 임의의 전이 어드레스 값이 멀티플렉서의 출력의 단조 변화를 유도하는 방식으로 수행되며, 전압 펄스는 멀티플렉서의 출력이다. 전압 펄스는 그 후 단계(530)에서 복수의 저항기, 연산 증폭기, 및 커패시터를 이용하여 전류 펄스로 변환된다. 방법(500)은 단계(540 및 550)를 더 포함할 수 있다. 단계(540)에서, 펄스 전류 테스트 회로에 연결된 전하 부스터 회로(charge booster circuit)는 전류 레벨들 간의 전이 중 오버슈트 및 언더슈트를 최소화하는 데 사용된다. 상기 전하 부스터 회로는 두 개의 DAC의 조합에 의해 구동되며, 상기 DAC는 상기 전하 부스터 회로의 멀티플렉서의 복수의 입력 단자에 복수의 상이한 전압 레벨을 제공하고, 상기 전하 부스터 회로는 연산 증폭기, 복수의 저항기 및 커패시터를 더 포함한다. 펄스 전류 테스트 회로의 연산 증폭기의 반전 입력에 대한 신호와 전하 부스터 회로 내 연산 증폭기의 비-반전 입력에 대한 입력 신호는, 동기화되지만 그 전압 레벨은 독립적이며, 왜냐하면 두 멀티플렉서 모두 동일한 입력 선택 라인을 사용하지만, 두 쌍의 DAC(펄스 전류 테스트 회로의 한 쌍과 전하 부스터 회로의 다른 하나의 쌍)는 독립적이기 때문이다. 단계(550)에서, 커패시터에 저장된 전하가 안정화되어 전류가 저항기를 통해서만 흐르게된다.

현실의 컴퓨터가 본 명세서에 기재된 회로를 제어하는데 사용될 수 있다. 일 실시예에 따르면, 제 1 단계는 DACp를 Vp로, DACn을 Vn으로 설정하고 그에 따라 아날로그 멀티플렉서 M1 및 M2의 입력 선택 단자를 고정함으로써 전류 소스를 DC 레벨 Ip 및 In으로 설정하는 것이며, 이 모두는 부스터 스위치가 오픈 상태일 때(즉, DUT로부터 부스터가 분리됨) 진행된다. 그 결과 얻어진 DC 전압 레벨(Vp 및 Vn에 의해 구동되는 V_DUT)은 각각의 피크 검출기로부터 획득되어 기준(이하 "Vpdc" 및 "Vndc")으로 저장된다. 다음으로 DACbp는 필요한 것보다 충분히 낮은 레벨로 설정되고 DACbn은 필요한 것보다 충분히 높은 레벨로 설정되어, 오버슈트보다 언더슈트를 보장한다. 그 후 S1이 연결되고 M1 및 M2의 입력 선택 단자가 필요한 파형으로 활성화된다. 그 다음, 피크 검출기 판독 값이 수집되어(Vpp, Vnn) Vpdc 및 Vpdc와 각각 비교된다. | Vpp <| Vpdc | 및 | Vnn <| Vndc |이면, 더 많은 부스팅이 필요하다. 부스트 동작을 증가시키는 것은 달성되는 피크 검출기 판독 치가 각각 Vpdc 및 Vndc를 막 넘을 때까지 Vbp 및 Vbn을 변화시킴으로써 달성된다. 이 시점에서 부스터 동작은 점진적으로 감소하고, 이후의 변경 사항이 무시할 정도로 작은 지점까지 프로세스가 수렴 방식으로 반복된다. 충분히 긴 펄스의 경우 V_DUT는 부스팅없이도 적절한 레벨 Vpdc 및 Vndc로 점차적으로 "수렴"된다. 그러나 관련 시상수는 짧은 펄스(일반적으로 펄스 폭 <500 nS)보다 길기 때문에 이러한 "수렴"은 거의 도움이 되지 않으며 따라서 효율적인 부스팅이 필요하다. 전술한 반복(즉, 부스팅 동작의 증가 및 감소)에 사용된 실제 알고리즘은 효율적인 수렴의 문제이므로 본 발명과 관련이 없다는 것을 유의해야 한다. 실제로, 이진 검색(적용 가능한 경우)과 같은 다양한 알고리즘이 효과적이지만, 본 발명은 하나의 특정 알고리즘 또는 다른 것으로 제한되지 않는다.

단 몇 가지 실시예가 상세히 설명되었지만, 본 발명은 본 발명의 범위를 벗어나지 않고 많은 다른 형태로 구현될 수 있다는 것을 이해해야 한다. 전술한 모든 것을 고려하여, 본 실시예는 예시적이고 제한적인 것은 아니며, 본 발명은 여기에 주어진 상세한 설명에 제한되지 않고, 첨부된 청구 범위 및 균등 범위 내에서 수정될 수 있음이 명백하다.

Claims

피시험 장치(DUT)에 전류 펄스를 인가하기 위한 테스트 회로로서,
아날로그 전압 펄스를 출력하고 쌍극성 및 단극성 전압 펄스를 모두 생성할 수 있는 제 1 멀티플렉서; 및
상기 제 1 멀티플렉서로부터 상기 전압 펄스를 수신하고 상기 전압 펄스를 전류 펄스로 변환하는 적어도 하나의 연산 증폭기 및 저항기 - 상기 연산 증폭기는 전류 펄스를 출력하고, 상기 전류 펄스는 상기 적어도 하나의 연산 증폭기 및 저항기가 쌍극성 또는 단극성 전압 펄스를 수신하는지에 따라 쌍극성 또는 단극성 전류 펄스임 - 를 포함하는, 테스트 회로.
제 1 항에 있어서, 전류 레벨들 간의 전이 동안 오버슈트 및 언더슈트를 최소화하기 위한 전하 부스터 회로를 더 포함하며, 상기 전하 부스터 회로는 적어도 하나의 연산 증폭기 및 복수의 저항기를 포함하는, 테스트 회로.
제 2 항에 있어서, 상기 전하 부스터 회로는 제 2 멀티플렉서로부터 전압 펄스를 수신하고, 상기 제 2 멀티플렉서로부터의 전압 펄스는 상기 제 1 멀티플렉서로부터 수신된 전압 펄스와 동기화되지만 독립적이며, 상기 전하 부스터 회로는 그 DUT에 출력을 전달하고, 상기 DUT는 접지부와 전류 펄스의 출력 사이에 위치하는 테스트 회로.
제 3 항에 있어서, 상기 제 1 및 제 2 멀티플렉서는 동일한 입력 선택 라인을 갖는, 테스트 회로.
제 1 항에 있어서, 상기 제 1 멀티플렉서는 입력 단자에 제공된 전압 레벨들보다 하나 적은 입력 선택 라인을 갖는 테스트 회로.
제 5 항에 있어서, 상기 제 1 멀티플렉서는 4개의 입력 단자에 제공된 3개의 전압 레벨을 갖는, 테스트 회로.
제 6 항에 있어서, 상기 제 1 멀티플렉서의 입력 선택 조합에 대한 전이 어드레스로 중간 전압 레벨이 선택되며, 상기 입력 선택 조합은 상기 입력 선택 라인에 할당된 어드레스 값을 포함하는, 테스트 회로.
제 5 항에 있어서, 최고 전압으로부터 중간 전압으로 또는 최저 전압으로부터 중간 전압으로 전이하는 동안 하나의 입력 선택 어드레스 라인만이 변화하는 테스트 회로.
제 1 항에 있어서, 상기 멀티플렉서는 이산 전압들로부터 아날로그 신호를 생성하는, 테스트 회로.
제 1 항에 있어서, 적어도 2개의 연산 증폭기들 및 5개의 저항기들이 상기 제 1 멀티플렉서로부터 상기 전압 펄스들을 수신하여 상기 전압 펄스들을 전류 펄스들로 변환하는, 테스트 회로.
피시험 장치(DUT)에 펄스 전류를 제공하는 방법으로서,
제 1 멀티플렉서의 복수의 입력 단자에 복수의 상이한 전압 레벨을 제공하는 단계;
상기 제 1 멀티플렉서의 상기 입력 단자 중 어느 것이 상기 제 1 멀티플렉서의 출력에 연결되는지를 결정하기 위해 상기 제 1 멀티플렉서의 입력 선택 라인들의 입력 선택 조합을 이용함으로써 선택된 전압 레벨로부터 전압 펄스를 생성하는 단계 - 상기 제 1 멀티플렉서의 입력 선택 조합은 임의의 전이 어드레스 값이 제 1 멀티플렉서의 출력의 단조 변화를 유도하도록 하는 방식으로 제 1 멀티플렉서의 입력 선택 라인들에 어드레스 값을 할당함으로써 수행되고, 상기 제 1 멀티플렉서의 출력은 전압 펄스들을 포함함 - 와,
복수의 저항기, 연산 증폭기, 및 커패시터를 이용하여 상기 전압 펄스들을 전류 펄스로 변환하는 단계를 포함하는
펄스 전류 제공 방법.
제 11 항에 있어서, 상기 변환하는 단계는,
오버슈트 및 언더슈트를 최소화하도록 전하 부스터 회로를 이용하는 단계 - 상기 전하 부스터 회로는 연산 증폭기, 복수의 저항기, 및 커패시터를 포함함 - 를 더 포함하는
펄스 전류 제공 방법.
제 12 항에 있어서, 상기 전하 부스터 회로를 이용하는 단계는 상기 제 1 멀티플렉서에 제공되는 상기 전압 레벨과는 독립적 인 복수의 전압 레벨을 수신하는 제 2 멀티플렉서를 제공하는 단계를 포함하는 펄스 전류 제공 방법.
제 13 항에 있어서, 상기 전하 부스터 회로를 이용하는 단계는 상기 커패시터에 저장된 전하를 안정화시켜 전류가 저항기를 통해서만 흐르게하는 단계를 더 포함하는 펄스 전류 제공 방법.
단극성 및 쌍극성 전류 펄스를 모두 제공할 수 있는 단일 회로로서,
적어도 하나의 포지티브 전압 신호 및 적어도 하나의 네거티브 전압 신호를 수신하는 멀티플렉서 - 상기 멀티플렉서는 수신하는 상기 전압 신호들로부터 쌍극성 및 단극성 전압 펄스들 모두를 생성할 수 있음 - 와,
상기 멀티플렉서로부터 상기 전압 펄스를 수신하고 상기 전압 펄스를 전류 펄스로 변환하는 적어도 하나의 연산 증폭기 및 저항기 - 상기 적어도 하나의 연산 증폭기 및 저항기가 쌍극성 또는 단극성 전압 펄스를 수신하는지에 따라 연산 증폭기가 쌍극성 또는 단극성 전류 펄스를 출력함 - 를 포함하는,
단일 회로.
제 15 항에 있어서, 상기 멀티플렉서로부터 상기 전압 펄스를 수신하고 상기 전압 펄스를 전류 펄스로 변환하는 적어도 2 개의 연산 증폭기 및 5 개의 저항기를 포함하는 단일 회로.
피시험 장치(DUT)에 전류 펄스를 인가하기 위한 테스트 회로에 있어서,
아날로그 전압 펄스를 출력하고 쌍극성 및 단극성 전압 펄스들을 모두 생성할 수 있는 제 1 멀티플렉서와,
상기 제 1 멀티플렉서로부터 상기 전압 펄스들을 수신하고 상기 전압 펄스들을 전류 펄스로 변환하는 적어도 하나의 연산 증폭기 및 저항기 - 연산 증폭기가 전류 펄스를 출력하고, 전류 펄스는 적어도 하나의 연산 증폭기 및 저항기가 쌍극성 또는 단극성 전압 펄스를 수신하는지에 따라 쌍극성 또는 단극성 전류 펄스임 - 와,
전류 레벨들 간의 전이 동안 오버슈트 및 언더슈트를 최소화하기 위한 전하 부스터 회로 - 상기 전하 부스터 회로는 적어도 하나의 연산 증폭기, 복수의 저항기 및 커패시터를 포함함 - 를 포함하는
테스트 회로.
제 17 항에 있어서, 상기 전하 부스터 회로는 전압 신호를 수신하고 전압 펄스를 출력하는 제 2 멀티플렉서를 더 포함하고, 상기 제 1 및 제 2 멀티플렉서는 동일한 입력 선택 라인을 갖는 테스트 회로.
제 17 항에 있어서, 상기 전하 부스터 회로의 출력은 상기 DUT로 전달되는 것을 특징으로하는 테스트 회로.