JP2007523518A - 充電昇圧器を伴うパルス電流源回路 - Google Patents

Abstract

【解決手段】被テストデバイスに電流パルスを供給するためのパルス電流発生回路は、被テストデバイスに電流を印加するための電流源と、被テストデバイスから電流を分流させるための制御された電流分流器とを備える。また、制御された電流分流器が開放され、被テストデバイスに再び電流が流れるときに、被テストデバイスに昇圧電流を供給することによって、被テストデバイスに付随する寄生キャパシタンスの再充電を促進するための昇圧回路も装備される。
【選択図】図３

Description

本発明は、概して、電気部品および電気回路をテストするための回路構成に関する。本発明は、より具体的には、このようなテストに用いられる電流パルス回路構成に関する。

電流パルスは、電気部品および電気回路をテストする際によく用いられる。例えばパルスエレクトロマイグレーションテストなど、繰り返し率の高い電流パルスを必要とするテストに用いられる場合は、所望のパルス波形は、長方形であるのが通常である。したがって、各電流レベルで所期の電流駆動を効果的に得るためには、電流レベル間の推移が急で、且つ行き過ぎ量が極小である必要がある。図１に示された両極性パルスおよび単極性パルスをそれぞれ参照せよ。接地レベル（「０」）から所要の電流レベル（「Ａｐ」、または「Ａｎ」、または簡単のために概して「Ａ」）への推移は、図１に示されるように、急であるのが理想である。しかしながら、このような推移は、所要の最大レベルに達するまでに時間がかかりすぎるのが実情である。

電流パルスを得る効果的な技術は、図２に示されるように、定電流（ＤＣ）源を大地に接続し、それによって被テストデバイス（ＤＵＴ）から電流を分流させることによって実現される。このとき、被テストデバイス（ＤＵＴ）を通る電流の流れは、Ｐ点における制御信号を受けて、分流トランジスタＱｓによって大地に分流される。Ｐ点は、抵抗器Ｒｘを介して分流トランジスタＱｓに接続されている。所望の波形は、所要期間Ｔ、「オン」時間ｔ、および「オフ」時間（Ｔ−ｔ）を有するタイミング発生器に応じて得られる。例として、Ｋｒｉｅｇｅｒらによる米国特許第６，２４９，１３７号「パルス信頼性テストのための回路および方法」を参照せよ。

一般に、メインの分流トランジスタＱｓのゲート（図２の「Ｐ」点）では、理想的な駆動パルスを比較的容易に生成することが可能である。同様に、最新のパワートランジスタでも、オン状態とオフ状態との間の両方向で、非常に低いオン抵抗および非常に高速な固有の推移を得ることが可能である。問題となるのは、Ｑｓの出力キャパシタンスと、ＤＵＴに付随する任意の浮遊キャパシタンスと、ＤＣ電流源の出力キャパシタンスと、ケーブルまたはテスト備品などのテスト装備によって持ち込まれる任意の他のキャパシタンスとを含む、出力ノード「Ｃ」と接地（Ｇｎｄ）との間の寄生キャパシタンスＣｏである。このキャパシタンスは、Ｉｄｃと、Ｑｓの電流シンク能力とに強く関連しているので、所望のレベルに下げることが困難である。広範囲の電流レベルをしばしば必要とするパルス電流の用途では、低電流性能のために高電流特性を、あるいは高電流性能のために低電流特性を犠牲にすることは非実用的である。実際は、この問題は、低電流と、場合によっては中電流とに限られる。しかしながら、適切な高電流駆動を確実に可能にするためには、ＱｓおよびＤＣ電流源の両方が充分に強くなければならず、これは、相応してＣｏが大きくなければならないことを意味する。

この制約は、電流ではなく電圧のパルスの場合は問題にならない。ほとんどの電圧源は、所期のレベル（Ａまたは大地。個々の推移次第）に近づきつつ比較的大電流を駆動することができるので、したがって、高速な推移を固有に生じることができる。パルス電流源において、Ｉｄｃは、Ｑｓがオン状態にある最中に単純にＱｓに迂回され、同時にＣｏは、Ｑｓを介して放電される。Ｑｓがオフ状態にあるときは、Ｃｏは、τ＝（Ｃｏ）（Ｒｄｕｔ）の時定数で、定常状態レベルＶｏ＝（Ｒｄｕｔ）（Ｉｄｃ）まで指数関数的に充電される。低電流の用途は数キロオーム（ｋΩ）のＲｄｕｔをしばしば必要とし、Ｃｏは滅多に２０ｐＦを下回らないので、結果として得られる時定数は数十ナノ秒である。その一方で、Ｒｏｎは非常に小さいので、Ｃｏは、Ｑｓがオン状態に入ると非常に迅速に放電され、したがって、実質的な遅延をほとんど示さない。

本発明は、推移時間ｔが関連のパルス継続時間ｔ_p、ｔ_nより大幅に短く、且つ行き過ぎ量が許容範囲内で極小である、ＤＵＴを介した０からＡへの高速な電流推移を促進することに関する。

ＤＵＴを通じて電流が再印加される際に、ＤＵＴに付随する寄生キャパシタンスの高速な再充電を促進することができるように、本発明にしたがって、充電昇圧回路が提供される。分流トランジスタがオン状態からオフ状態へと推移するとき、電流は突発的な急増を生じるので、このとき、充電電流の量はパルス電流の量を上回る。電流制限器は、寄生キャパシタンスの過剰充電を阻止することによって、得られる電流パルス波形における許容範囲外の行き過ぎ量の発生を回避する。

本発明、並びにその目的および特徴は、図面を参照にした以下の詳細な説明および添付の特許請求の範囲から容易に明らかになる。

図３は、図２の回路に対応した回路であって、分流トランジスタＱｓがオン状態からオフ状態へと推移する際に電流の突発的な急増を起こさせるための、本発明にしたがった昇圧回路１０を伴う回路である。この推移期間のあいだ、昇圧回路１０は、スイッチＳ１を介して電流を供給する。これは、寄生キャパシタＣｏの充電を促進する。昇圧電流は、電流源からの電流Ｉｄｃを大きく上回るので、寄生キャパシタの再充電は促進される。昇圧回路１０およびスイッチＳ１は、制御回路構成１２と、Ｐノードに印加される分流トランジスタＱｓ用の制御電圧とに応じて作動する。

図４は、図３のパルス電流発生器の一実施形態を示した説明図であって、昇圧回路１０および制御回路１２を更に詳しく示されている。ここで、端子Ｐにおけるタイミング発生器は、直列に接続された２つのバッファ２０，２２を介してメインの分流トランジスタＱｓのゲートに接続され、各バッファは、その入力信号を、僅かな遅延（ｔｄ）を加えつつ反転させる。結果として得られるＰ１，Ｐ２における波形、およびＰにおけるタイミング発生信号は、いずれも図中に示されている。なお、結合ゲート抵抗器Ｒｘは不可欠ではなく、トランジスタゲートと駆動信号との直結を回避するために通例的に追加されるものである。

回路の残りの部分は、１０で示された昇圧器を構成する。昇圧器によって出力ノードＣに注入される電流の経路は、ＮＭＯＳトランジスタＱｎおよびＰＭＯＳトランジスタＱｐ、並びにキャパシタＣｂａおよび抵抗器Ｒｙを備える。昇圧器の作動／停止は電子的に成されるので、スイッチＳ１の役割は、単に、浮遊キャパシタンスおよび電流漏れを通じて生じるあらゆる寄生結合を排除することにある。抵抗器Ｒｙは、過度の加熱および過大な行き過ぎ量を回避するために、昇圧電流の上限を設定している。キャパシタＣｂａは、強い昇圧動作を必要とされる場合でも共通ソースノードＳにおいて定（ＤＣ）電圧を保証するに足る、充分な大きさ（約１μＦまたはそれ以上）である。

昇圧器の適切な動作は、Ｃノードにおける実際の状況に関するリアルタイムの明確な知識、およびそれと設定目的との比較に基づくものである。目的とは、単純に、Ｃノードにおいて得られる「高」電圧レベルと、同様のＤＣ動作のもとで得られる電圧レベルとが同じであることである。すなわち、所期のタイミング発生器の使用に先だって、先ず、Ｉｄｃが所要レベルに設定され、その結果として得られるＣノードの電圧が測定され、取得される。次に、タイミング発生器が作動され、その結果として得られるＣノードの電圧がピーク検出器（不図示）を使用して測定される。ピーク検出器は、測定された波形の最高レベルを取得する検出器である。本来の趣旨は、メインの分流トランジスタＱｓがオフ状態にある際にＩｄｃをＤＵＴに流れさせることにあるので、このピークは、同様のＤＣ条件下で観測されるピークと全く同じである場合に動作の適切性を保証するものである。より低レベルまたは高レベルが測定される場合は、反復アルゴリズムにおいて、昇圧動作の強さがそれぞれ増大または低減される。これは、このようないくらかの繰り返し後に適切な収束に達することを保証するものである。

上記の内容を実現するためには、Ｃノードにおいてピーク検出器から得られた関連データに基づいて、Ｙ１およびＸ１における電圧レベルを適切に設定する必要がある。先ず第１に、最も重要なのは、ＤＣ電流をＱｐに流れさせないことである。これは、Ｐにタイミング信号が印加されない限り、ＱｐまたはＱｎのいずれかがオフであることを意味する。この要件は、以下の関係式によって満たされる。
Ｖ_X1−Ｖ_Y1＞Ｖｔｐ−Ｖｔｎ

ここで、Ｖｔｎは、エンハンスメント型デバイスに対しては正で、デプレッション型デバイスに対しては負である。一方で、Ｖｔｐは、エンハンスメント型デバイスに対しては負で、デプレッション型デバイスに対しては正である。具体的に言うと、デプレッション型ＮＭＯＳトランジスタ（Ｑｎ）とエンハンスメント型ＰＭＯＳトランジスタ（Ｑｐ）との組み合わせが選択され、それらの絶対値がほぼ同じである（すなわち｜Ｖｔｎ｜≒｜Ｖｔｐ｜）と仮定すると、Ｖ_Y1を僅かに上回るようにＶ_X1を設定すれば、ＱｐにＤＣ電流が流れないように保証することができる。実際は、回路調整の一貫として、製造の際に１０分の数ボルトの余分な「安全域」を追加することができる。最適の差異Ｖ_X1−Ｖ_Y1がひとたび既知になると、システムは、それをあらゆるレベルにおいて維持する必要がある。この点について、図４の実装形態は、独立した可変電圧源を２つ必要とし、その一方のみが内部アルゴリズムによって変更され、もう一方はそれから一定の間隔にある（すなわち、上述された事前調整済みの定数をΔとすると、Ｖ_X1＝Ｖ_Y1＋Δである）ので、不必要に煩雑である。１つの可変電圧源と、もう１つの固定電圧源とを用いて上記の内容を実現した他の２つの実施形態が、図５，６にそれぞれ示されている。キャパシタＣｂａと同様に、キャパシタＣｂｂ，Ｃｂｃも、それぞれＹ１およびＸ１においてＤＣ条件を保証するに足る、充分な大きさである。抵抗器Ｒｄは、キャパシタンスの大きい演算増幅器の挿入を回避するために追加される。Ｙ点はＱｎのゲートにのみ接続され、そこを流れる漏れ電流は無視できる程度であるので、Ｖ_YはＶ_Y1にほぼ等しく、抵抗器Ｒｅはあまり重要でない。Ｑｐのゲート（Ｘ点）では、状況が異なる。すなわち、パルス運転のもとでの波形はＶ_X1と大幅に異なり、ＲｆおよびＣｔの具体値のみならず、固有のＰＭＯＳ入力キャパシタンスＣｉｐですら重要である。

図５において、Ｖｂは、入手可能な任意の低電圧供給源（例えば＋５Ｖ）であれば良く、更に、可変抵抗器Ｒｐは、以下の関係式にしたがって、Ｖ_X1を上回るおよび下回る所望の範囲内にＶ_Y1を事前設定することを可能にする。
Ｖ_X1＝Ｖｂ（Ｒｃ／Ｒａ）−Ｖｂｓｔ（Ｒｃ／Ｒｂ）（Ｖｂｓｔ≡可変電圧源）
Ｖ_Y1＝Ｖｂ［Ｒｃ／（Ｒａ−δ＋Ｒｐ）］−Ｖｂｓｔ（Ｒｃ／Ｒｂ）（δ＜Ｒｐｍａｘ＜Ｒａ）

これは、以下のことを意味する。
Ｖ_X1−Ｖ_Y1＝Ｖｂ［Ｒｃ（Ｒｐ−δ）］／［Ｒａ（Ｒａ−δ＋Ｒｐ）］≡Δ

Ｒｐを０とＲｐｍａｘとの間で調整することによって、（Ｖ_X1−Ｖ_Y1）の必要値が得られる。同様に、図５の左上に示された部分５０に代わるものとして、Ｖ_X1−Ｖ_Y1＝Δである別の一実施形態が図６に示される。ここでは、入手可能な２つの固定電圧源の任意の組み合わせによって所望の差異Δが提供される一方で、Ｖ_Y1はＶｂｓｔ、すなわち可変電圧源である。振幅が同じで極性が反対の固定電圧源（例えば＋５Ｖと−５Ｖ）を使用することによって、差異は、Ｒｐの中央端子の位置に応じて−｜Ｖｂ｜Ｒｐ／（２Ｒｙ＋Ｒｐ）と＋｜Ｖｂ｜Ｒｐ／（２Ｒｙ＋Ｒｐ）との間で可変である。

ＱｐにＤＣ電流を流れさせない所要の値Δを事前に設定することによって、実際の昇圧動作を起こさせることができる。これは、トランジスタＱｄと、結合キャパシタＣｔと、抵抗器Ｒｔと、抵抗器Ｒｆとを以下のように切り替え操作することによって達成される。Ｐ点におけるタイミング生成器の反転パルスが低レベル（Ｇｎｄ）から高レベルへと立ち上がると、Ｑｄは、強力な電流シンクに急速に切り替わり、そのドレインノードを大地レベルに近づける。この推移は、Ｑｐのゲート（Ｘ点）に急速に伝播し、それを急激に引き下げる（この降下は、厳密には、関連の各種成分のかなり複雑な関数である）。この瞬間に、反転器の僅かな遅延ｔｄは終了し、Ｐ２点における信号によってゲートを駆動されるメインの分流トランジスタＱｓは、Ｐ２における信号がＧｎｄレベルに降下するのに伴ってオフにされる。Ｑｐが強力なオン状態にあるときは、昇圧電流の高まりがＣｏおよびＤＵＴに流れ込み、Ｃノードを素早く充電する。その一方で、Ｘノードは、Ｑｐがオフ状態に入るまで、Ｃｔ、Ｃｉｐ（Ｃｐの入力キャパシタンス）、Ｒｔ、およびＲｆによって定められた率でレベルＶ_X1に向かって上昇する。Ｑｄがオンになった時点からＱｐが再びオフになる時点までの合計時間は、システムによってサポートされるあらゆる用途およびパルス繰り返し率について、Ｑｄがオン状態にある最小継続時間、すなわち（Ｔ−ｔ）よりも短い必要がある。原則的に、このタイミングメカニズムは、昇圧動作を終結させるために使用することができる。しかしながら、過度の行き過ぎ量を伴うことなくＣ点において所要のレベルを実現できるように、適切な昇圧を保証するためには、追加のメカニズムが使用される。昇圧電流を流れさすためには、｜Ｖｄｓ｜＞０である必要があるので、Ｓ点における電圧をＤＣ条件下のＶｄｕｔとほぼ同レベルに設定すれば、それを正しく実現することができる。

アルゴリズムが正しく設定されている状態で、Ｃ点における高レベルがひとたび所望の値（ＤＣ条件下でＩｄｃが流れる際に達するのと同レベル）に達すると、Ｑｐは、Ｖｄｓ≧０になるので、昇圧電流の駆動を停止する。ほどなく、そのゲートにかかる電圧がオフ条件に達し、次いで、Ｐ１における波形が再び地電位に戻る。これは、Ｑｄを直ちにオフにし、ＶａからＲｔへと流れる電流によってＣｔを更に強制的に充電させ、Ｘ点をＶ_X1より高くする。したがって、Ｒｆを流れる電流の方向は逆転される。この方向の逆転は、実際の昇圧動作とは直接関係していないものの、先立つ動作中に生じたキャパシタＣｂｃの充電損を快復するのに有効である。演算増幅器Ａによる電流駆動には限界があるので、ＲｔおよびＲｆの値によって制御されるこの充電は重要である。更には、図５に（破線で）示されるように、ダイオードＤ１をＲｆの両端に並列に設けることによって、必要に応じて関連のタイミングを短くすることができる。この充電動作は、Ｑｄのドレインが充電され、Ｒｔを流れる充電電流が減少するのに伴って、Ｘにおける電圧が小ピークに達し、次いでＶ_X1に向かって徐々に収束しはじめるまで継続される。次の推移は、新たなパルスサイクルおよびその他もろもろの開始を示すものである。

上記の動作には、リアルタイムコンピュータによって制御され、且つ測定された関連データを供給される、適切なアルゴリズムが不可欠である。第１の段階は、スイッチＳ１を開かれ、Ｐにおいてタイミング発生器を用いられず、且つＶ_X1≧０または必要に応じてＶ_X1を僅かに負にするようなレベルにＶｂｓｔを設定された状態で、Ｉｄｃを適切なレベルに設定する。次いで、Ｃ点における電圧がピーク検出器から取得され、基準値（以下では「Ｖｃｄｃ」）として格納される。Ｖ_X1は（およびＶ_Y1はそれぞれ）充分に低く、昇圧電流を阻むことができるので、Ｓ１の係合、およびＰにおけるタイミング発生器の使用は、Ｑｐに昇圧電流を流れさすことなく、相応にＱｓをオンに、且つＱｄをオフにする。次に、ピーク検出器の測定値（Ｖｃｐ）が取得され、Ｖｃｄｃと比較される。もしＶｃｐ＞Ｖｃｄｃであるならば（極めて可能性は低い）、Ｓ１は、切り離されることが望ましい。より可能性の高いＶｃｐ＜Ｖｃｄｃである場合は、昇圧が必要である。昇圧を開始させるため、Ｖｂｓｔは、結果として得られるＶｃｐがＶｃｄｃを超えるまで増大される。この瞬間にＶｃｐは低減され、更なる変化による影響がごく僅かになるまで同様のプロセスが収束方式で繰り返される。ここからは、所要のパルス動作が効力を発する。パルスが充分に長い場合は、Ｃ点における電圧は、昇圧を受けずとも所要のレベルＶｃｄｃに徐々に「収束」する。しかしながら、関連の時定数は短パルス（通常はｔ＜５００）より大幅に長いので、このような「収束」はほとんど役に立たず、したがって、効率的な昇圧が必要となる。なお、上記の反復に用いられる実際のアルゴリズムは、効率的な収束に関する問題であるので、本発明とは無関係である。実際は、二分探索法またはそれに類似するアプローチが効果的であるものの、本発明は、特定のアルゴリズムに限定されず、使用される任意の反復アルゴリズムに対して有効であることが望まれる。

図７の波形は、Ｐ１点、Ｐ２点、Ｘ点、およびＣ点（図５を参照せよ）における波形を詳細に示している。図中、左側は、Δ（Ｖ_X1−Ｖ_Y1）を適切に設定し、期待された通りの出力波形を得た場合を示している。右側は、Δを過度に大きく設定したために昇圧が充分でなく、その結果として不適切な出力波形を得た場合を示している。

以上では、具体的な実施形態を参照にしながら発明の説明を行ってきた。しかしながら、以上の説明は、本発明を限定することを意図したものではなく、当業者ならば、添付の特許請求の範囲によって定められた発明の真の趣旨および範囲から逸脱することなく、各種の変更および応用を考えつくことが可能である。

電子デバイスのテストに用いられる両極性パルスおよび単極性パルスを示した説明図である。 ＤＵＴ用の従来のパルス電流発生器を示した説明図である。 本発明にしたがったパルス電流発生器を示した説明図である。 本発明にしたがったパルス発生器および充電昇圧回路の一実施形態を示した説明図である。 本発明にしたがったパルス発生器および充電昇圧回路の別の一実施形態を示した説明図である。 本発明にしたがった充電昇圧回路の別の一実施形態を示した説明図である。 図５の回路における波形を、適切な設定および不適切な設定の各場合についてそれぞれ示した説明図である。

符号の説明

１０…昇圧回路
１２…制御回路構成
２０，２２…バッファ

Claims (10)

1. パルス電流発生回路であって、
   ａ）被テストデバイスに電流を印加するための電流源と、
   ｂ）前記被テストデバイスから電流を分流させるための制御された電流分流器と、
   ｃ）前記制御された電流分流器が開放され、前記被テストデバイスに再び電流が流れるときに、前記被テストデバイスに昇圧電流を供給することによって、前記被テストデバイスに付随する寄生キャパシタンスの再充電を促進するための昇圧回路と、
   を備えるパルス電流発生回路。
2. 請求項１に記載のパルス電流発生回路であって、
   前記昇圧回路は、
   電圧電位と前記寄生キャパシタンスとの間において、ＰＭＯＳトランジスタに直列に接続されたＮＭＯＳトランジスタと、
   前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタとの共通点にＤＣ電圧を供給するために、前記ＮＭＯＳトランジスタから分路して設けられたキャパシタと、
   分流制御信号を受信して、それに応じて前記ＰＭＯＳトランジスタにおける伝導および前記昇圧電流の供給を制御するために結合された制御回路構成と
   を含む、パルス電流発生回路。
3. 請求項２に記載のパルス電流発生回路であって、
   前記共通点におけるＤＣ電圧は、前記寄生キャパシタにかかる所望の電圧にほぼ等しい、パルス電流発生回路。
4. 請求項３に記載のパルス電流発生回路であって、
   前記昇圧回路は、前記ＮＭＯＳトランジスタおよび前記ＰＭＯＳトランジスタのためのバイアス回路構成を含み、そのため、前記ＰＭＯＳトランジスタにかかるバイアス電圧は、前記ＮＭＯＳトランジスタにかかるバイアス電圧よりも電圧増分Δだけ大きく、いずれのトランジスタも、定常状態条件中は非導電性である、パルス電流発生回路。
5. 請求項４に記載のパルス電流発生回路であって、
   前記バイアス回路構成は、固定電圧Ｖ_bおよび可変電圧Ｖｂｓｔに応じて作動する第１および第２の演算増幅器を含む、パルス電流発生回路。
6. 請求項４に記載のパルス電流発生回路であって、
   前記バイアス回路構成は、電圧振幅が等しく極性が反対である２つの固定電圧間の電圧と、可変電圧Ｖｂｓｔとに応じて作動する演算増幅器を含み、Ｖｂｓｔは、前記ＮＭＯＳトランジスタにバイアスをかけ、前記演算増幅器は、前記ＰＭＯＳトランジスタにバイアスをかける、パルス電流発生回路。
7. 請求項４に記載のパルス電流発生回路であって、
   昇圧電流に制限をかけるために、前記ＰＭＯＳトランジスタを前記被テストデバイスに接続する抵抗器を備えるパルス電流発生回路。
8. 請求項４に記載のパルス電流発生回路であって、
   前記制御回路構成は、印加される入力信号を反転および遅延させるための複数のカスケードバッファを含み、そのうちの一バッファは、前記制御された電流分流器を開放させる電圧レベルに前記分流制御信号が切り替わるのに応じて、前記ＰＭＯＳトランジスタに対する伝導バイアスの印加を制御する、パルス電流発生回路。
9. 請求項２に記載のパルス電流発生回路であって、
   昇圧電流に制限をかけるために、前記ＰＭＯＳトランジスタを前記被テストデバイスに接続する抵抗器を備えるパルス電流発生回路。
10. 請求項２に記載のパルス電流発生回路であって、
    前記制御回路構成は、印加される入力信号を反転および遅延させるための複数のカスケードバッファを含み、そのうちの一つのバッファは、前記制御された電流分流器を開放させる電圧レベルに前記分流制御信号が切り替わるのに応じて、前記ＰＭＯＳトランジスタに対する伝導バイアスの印加を制御する、パルス電流発生回路。

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