JP6821677B2 - パルスのオーバーシュートを排除することができるパルス電流源 - Google Patents
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Description
本願は、2015年11月10日出願の米国特許出願第14/937,297号の一部継続出願であり、その全体が参照によって本明細書に組み込まれる。
および
Claims (19)
- 被試験デバイス(DUT)に電流パルスを印加するためのテスト回路であって、
アナログ電圧パルスを出力する第1マルチプレクサであって、両極性電圧パルスおよび単極性電圧パルスの両方を生成できる第1マルチプレクサと、
前記第1マルチプレクサから前記電圧パルスを受信し、前記電圧パルスを電流パルスに変換する少なくとも1つの演算増幅器および抵抗器と
を備え、
1つの演算増幅器が、電流パルスを出力し、前記電流パルスは、前記少なくとも1つの演算増幅器および抵抗器が両極性電圧パルスを受信したかまたは単極性電圧パルスを受信したかに応じて、両極性電流パルスまたは単極性電流パルスとされるテスト回路。 - 請求項1に記載のテスト回路であって、さらに、電流レベル間の遷移中にオーバーシュートおよびアンダーシュートを最小化するための電荷ブースタ回路を備え、前記電荷ブースタ回路は、少なくとも1つの演算増幅器と、複数の抵抗器とを備えるテスト回路。
- 請求項2に記載のテスト回路であって、前記電荷ブースタ回路は、第2マルチプレクサから電圧パルスを受信し、前記第2マルチプレクサからの前記電圧パルスは、前記第1マルチプレクサから受信された前記電圧パルスと同期されるが独立しており、前記電荷ブースタ回路は、その出力を前記DUTに供給し、前記DUTは、接地と、前記電流パルスの前記出力との間に配置されるテスト回路。
- 請求項3に記載のテスト回路であって、前記第1および第2マルチプレクサは、同じ入力選択ラインを有するテスト回路。
- 請求項1に記載のテスト回路であって、前記第1マルチプレクサは、その入力端子に供給される電圧レベルの数よりも1つ少ない数の入力選択ラインを有するテスト回路。
- 請求項5に記載のテスト回路であって、前記第1マルチプレクサは、4つの入力端子に供給される3つの電圧レベルを有するテスト回路。
- 請求項6に記載のテスト回路であって、中間の電圧レベルが、前記第1マルチプレクサの入力選択組み合わせのための遷移アドレスと共に選択され、前記入力選択組み合わせは、前記入力選択ラインに割り当てられたアドレス値を含むテスト回路。
- 請求項5に記載のテスト回路であって、最大電圧から中間電圧への遷移または最小電圧から中間電圧への遷移中に、1つの入力選択アドレスラインのみが変化するテスト回路。
- 請求項1に記載のテスト回路であって、前記第1マルチプレクサは、離散的な電圧からアナログ信号を生成するテスト回路。
- 請求項1に記載のテスト回路であって、少なくとも2つの演算増幅器および5つの抵抗器が、前記第1マルチプレクサから前記電圧パルスを受信して、前記電圧パルスを電流パルスに変換するテスト回路。
- 被試験デバイス(DUT)にパルス電流を供給する方法であって、
複数の異なる電圧レベルを第1マルチプレクサの複数の入力端子に供給する工程と、
前記第1マルチプレクサの入力選択ラインの入力選択組み合わせを用いて、前記第1マルチプレクサの前記入力端子の内のどれが前記第1マルチプレクサの出力に接続されるのかを決定することにより、選択された電圧レベルから電圧パルスを生成する工程であって、前記第1マルチプレクサの入力選択組み合わせは、任意の遷移アドレス値が前記第1マルチプレクサの前記出力の単調変化につながるように前記第1マルチプレクサの入力選択ラインにアドレス値を割り当てることによって実行され、前記第1マルチプレクサの前記出力は、電圧パルスを含む工程と、
複数の抵抗器、演算増幅器、および、キャパシタを用いて、前記電圧パルスを電流パルスに変換する工程と
を備える方法。 - 請求項11に記載の方法であって、前記変換する工程は、さらに、
電荷ブースタ回路を用いて、オーバーシュートおよびアンダーシュート最小化する工程を含み、前記電荷ブースタ回路は、演算増幅器、複数の抵抗器、および、キャパシタを備える方法。 - 請求項12に記載の方法であって、前記電荷ブースタ回路を用いる工程は、前記第1マルチプレクサに供給される前記電圧レベルから独立した複数の電圧レベルを受信する第2マルチプレクサを提供する工程を含む方法。
- 請求項13に記載の方法であって、前記電荷ブースタ回路を用いる工程は、さらに、電流が抵抗器のみに流れるように、前記キャパシタに蓄積された電荷が安定することを許容する工程を含む方法。
- 単極性電流パルスおよび両極性電流パルスの両方を供給できる単一の回路であって、
少なくとも1つの正電圧信号および少なくとも1つの負電圧信号を受信するマルチプレクサであって、受信した前記電圧信号から両極性電圧パルスおよび単極正電圧パルスの両方を生成できるマルチプレクサと、
前記マルチプレクサから前記電圧パルスを受信し、前記電圧パルスを電流パルスに変換する少なくとも1つの演算増幅器および抵抗器と
を備え、
前記少なくとも1つの演算増幅器および抵抗器が両極性電圧パルスを受信したかまたは単極性電圧パルスを受信したかに応じて、1つの演算増幅器が、両極性電流パルスまたは単極性電流パルスを出力する回路。 - 請求項15に記載の回路であって、少なくとも2つの演算増幅器および5つの抵抗器が、前記マルチプレクサから前記電圧パルスを受信して、前記電圧パルスを電流パルスに変換する回路。
- 被試験デバイス(DUT)に電流パルスを印加するためのテスト回路であって、
アナログ電圧パルスを出力する第1マルチプレクサであって、両極性電圧パルスおよび単極性電圧パルスの両方を生成できる第1マルチプレクサと、
前記第1マルチプレクサから前記電圧パルスを受信し、前記電圧パルスを電流パルスに変換する少なくとも1つの演算増幅器および抵抗器であって、1つの演算増幅器が、電流パルスを出力し、前記電流パルスは、前記少なくとも1つの演算増幅器および抵抗器が両極性電圧パルスを受信したかまたは単極性電圧パルスを受信したかに応じて、両極性電流パルスまたは単極性電流パルスになる少なくとも1つの演算増幅器および抵抗器と、
電流レベル間の遷移中にオーバーシュートおよびアンダーシュートを最小化するための電荷ブースタ回路であって、少なくとも1つの演算増幅器、複数の抵抗器、および、キャパシタを備える電荷ブースタ回路と
を備えるテスト回路。 - 請求項17に記載のテスト回路であって、前記電荷ブースタ回路は、さらに、電圧信号を受信して、電圧パルスを出力する第2マルチプレクサを備え、前記第1および第2マルチプレクサは、同じ入力選択ラインを有するテスト回路。
- 請求項17に記載のテスト回路であって、前記電荷ブースタ回路の出力は、前記DUTに供給されるテスト回路。
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