KR20180082138A - 반도체 장치 - Google Patents
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Abstract
본 발명의 일실시예는 복수의 메모리 셀을 포함하는 메모리 셀 어레이; 리드 인에이블신호에 기초하여, 상기 복수의 메모리 셀 중 선택된 메모리 셀을 통해 일방향으로 흐르는 리드 전류에 대응하는 리드 데이터를 생성하기 위한 리드 회로; 상기 리드 인에이블신호에 기초하여 상기 리드 데이터에 대응하는 리버스(reverse) 리드 제어신호를 생성하기 위한 리버스 리드 제어회로; 및 상기 리버스 리드 제어신호에 기초하여 상기 선택된 메모리 셀을 통해 타방향으로 흐르는 리버스 전류를 생성하기 위한 리버스 전류 생성회로를 포함하는 반도체 장치를 제공한다.
Description
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 장치에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전가기기에서 정보를 저장할 수 있는 반도체 메모리가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 메모리로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 메모리 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
종래의 상기 반도체 메모리는 리드 동작시 리드 교란(read disturbance)이 발생하는 문제점이 있다. 상기 리드 교란은 상기 리드 동작시 구조 특성, 동작 특성 등으로 인해 해당 메모리 셀의 데이터 값(또는 논리 값)이 의도치 않게 변하는 현상을 말한다.
상기 리드 교란을 방지하기 위하여, 상기 반도체 메모리에는 라이트 백(write back) 기술이 도입되었다. 상기 라이트 백 기술은 상기 리드 동작이 완료된 직후에 상기 리드 동작이 실시된 메모리 셀을 대상으로 라이트 동작을 추가로 실시함으로써 상기 리드 교란을 방지할 수 있다.
그러나, 상기 라이트 백 기술은 실질적인 라이트 회로를 활용하여 상기 라이트 동작을 실시하기 때문에, 상기 리드 동작에 비하여 전류 소모가 크고 동작 시간이 많이 소요되며 메모리 셀의 수명에도 좋지 않은 영향을 미친다.
따라서, 상기 라이트 백 기술을 대체할만한 기술이 필요하다.
본 발명의 실시예는 리드 동작시 리드 교란(read disturbance)을 방지하기 위한 반도체 장치를 제공한다.
또한, 본 발명의 실시예는 상기 리드 동작시 상기 리드 교란을 방지할 때 라이트 백(write back) 기술보다 향상된 성능을 가지는 반도체 장치를 제공한다.
본 발명의 일 측면에 따르면, 반도체 장치는 복수의 메모리 셀을 포함하는 메모리 셀 어레이; 리드 인에이블신호에 기초하여, 상기 복수의 메모리 셀 중 선택된 메모리 셀을 통해 일방향으로 흐르는 리드 전류에 대응하는 리드 데이터를 생성하기 위한 리드 회로; 상기 리드 인에이블신호에 기초하여, 상기 리드 데이터에 대응하는 리버스(reverse) 리드 제어신호를 생성하기 위한 리버스 리드 제어회로; 및 상기 리버스 리드 제어신호에 기초하여 상기 선택된 메모리 셀을 통해 타방향으로 흐르는 리버스 전류를 생성하기 위한 리버스 전류 생성회로를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 반도체 장치는 복수의 비트 라인이 접속된 글로벌 비트 라인; 복수의 소오스 라인이 접속된 글로벌 소오스 라인; 로우 방향과 컬럼 방향으로 배열된 복수의 메모리 셀을 포함하고, 복수의 워드 라인에 의해 상기 복수의 메모리 셀 중 로우 방향으로 배열된 메모리 셀들이 선택되고, 상기 복수의 비트 라인과 상기 복수의 소오스 라인에 의해 상기 복수의 메모리 셀 중 컬럼 방향으로 배열된 메모리 셀들이 선택되는 메모리 셀 어레이; 리드 인에이블신호에 기초하여 상기 글로벌 비트 라인에 접속되고, 상기 복수의 메모리 셀 중 선택된 메모리 셀을 통해 일방향으로 흐르는 리드 전류에 대응하는 리드 데이터를 생성하기 위한 리드 회로; 상기 리드 인에이블신호에 기초하여 상기 리드 데이터에 대응하는 리버스(reverse) 리드 제어신호를 생성하기 위한 리버스 리드 제어회로; 및 상기 리버스 리드 제어신호에 기초하여 상기 글로벌 비트 라인과 상기 글로벌 소오스 라인에 접속되고, 상기 선택된 메모리 셀을 통해 타방향으로 흐르는 리버스 전류를 생성하기 위한 리버스 전류 생성회로를 포함할 수 있다.
본 발명의 실시예는 리드 동작시 리드 교란(read disturbance)을 방지함으로써 반도체 장치의 동작 신뢰성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명의 실시예는 상기 리드 동작시 상기 리드 교란을 방지할 때 라이트 백(write back) 기술보다 향상된 성능을 가짐으로써 반도체 장치의 경쟁력을 강화할 수 있는 효과가 있다.
도 1은 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나인 자기 터널 접합 소자(MTJ: Magnetic Tunnel Junction)의 일예를 보인 구성도이다.
도 2A 및 도 2B는 가변 저항 소자에 데이터가 저장되는 원리를 설명하기 위한 구성도이다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
도 4는 도 3에 도시된 리버스 리드 제어회로의 일예를 보인 회로도이다.
도 5는 도 3에 도시된 리버스 리드 제어회로의 다른 예를 보인 회로도이다.
도 6 내지 도 9는 도 3에 도시된 반도체 장치의 리드 동작을 설명하기 위한 타이밍도들이다.
도 2A 및 도 2B는 가변 저항 소자에 데이터가 저장되는 원리를 설명하기 위한 구성도이다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
도 4는 도 3에 도시된 리버스 리드 제어회로의 일예를 보인 회로도이다.
도 5는 도 3에 도시된 리버스 리드 제어회로의 다른 예를 보인 회로도이다.
도 6 내지 도 9는 도 3에 도시된 반도체 장치의 리드 동작을 설명하기 위한 타이밍도들이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예들에 따른 반도체 메모리는 가변 저항 소자를 포함할 수 있다. 이하에서 가변 저항 소자는 가변 저항 특성을 나타내며 단일막 또는 다중막을 포함할 수 있다. 예컨대, 가변 저항 소자는 RRAM, PRAM, MRAM, FRAM 등에 이용되는 물질, 예컨대, 칼코게나이드(chalcogenide)계 화합물, 전이금속 화합물, 강유전체, 강자성체 등을 포함할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 가변 저항 소자는 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성이 있기만 하면 된다.
보다 자세히 살펴보면 가변 저항 소자는 금속 산화물을 포함할 수 있다. 금속 산화물은 예컨대, 니켈(Ni) 산화물, 티타늄(Ti) 산화물, 하프늄(Hf) 산화물, 지르코늄(Zq) 산화물, 텅스텐(W) 산화물, 코발트(Co) 산화물 등과 같은 전이 금속의 산화물, STO(SrTiO), PCMO(PrCaMnO) 등과 같은 페로브스카이트계 물질 등일 수 있다. 이러한 가변 저항 소자는 공공(vacancy)의 거동에 의한 전류 필라멘트의 생성/소멸로 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또한, 가변 저항 소자는 상변화 물질을 포함할 수 있다. 상변화 물질은 예컨데, GST(Ge-Sb-Te) 등과 같은 칼코게나이드계 물질 등일 수 있다. 이러한 가변 저항 소자는 열에 의해 결정 상태와 비정질 상태 중 어느 하나로 안정됨으로써 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또한, 가변 저항 소자는 두 개의 자성층 사이에 터널 베리어 층이 개재된 구조물을 포함할 수 있다. 자성층은 NiFeCo, CoFe 등의 물질로 형성될 수 있고, 터널 베리어층은, Al203 등의 물질로 형성될 수 있다. 이러한 가변 저항 소자는 자성층의 자화 방향에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다. 예컨대, 가변 저항 소자는 두 개의 자성층의 자화 방향이 평행한 경우 저저항 상태일 수 있고, 두 개의 자성층의 자화 방향이 반평행한 경우 고저항 상태일 수 있다.
도 1은 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나인 자기 터널 접합 소자(MTJ: Magnetic Tunnel Junction)의 일실시예를 보인 구성도이다.
도시된 바와 같이, 자기 터널 접합 소자는 상부 전극으로서의 제1 전극층과, 하부전극으로서의 제2 전극층과, 한 쌍의 자성층인 제1 및 제2 자성층과, 제1 및 제2 자성층 사이에 형성되는 터널 베리어층을 포함한다.
여기에서, 제1 자성층은 자화 방향이 고정되는 고정 자성층(Pinned ferromagnetic layer)이고, 제2 자성층은 자기 터널 접합 소자에 인가되는 전류의 방향에 따라 자화 방향이 가변되는 자유 자성층(Free ferromagnetic layer)이 될 수 있다.
이러한 자기 터널 접합 소자는 전류의 방향에 따라 그 저항값이 변화되어 데이터 "0" 또는 "1"을 기록한다.
도 2A 및 도 2B는 가변 저항 소자에 대한 데이터를 저장하는 원리를 설명하기 위한 구성도이다. 여기서, 가변 저항 소자는 도 1의 설명에서 전술한 자기 터널 접합 소자일 수 있다.
도 2A는 가변 저항 소자(R)에 논리값이 '하이'인 데이터를 기록하는 원리를 설명하기 위한 도면이다. 데이터를 저장하고자 하는 가변 저항 소자(R)를 선택하기위해 가변 저항 소자(R)에 연결된 워드라인(WL)이 활성화되어 트랜지스터(ST)가 턴온된다. 그리고, 가변 저항 소자(R)의 일단으로부터 타단 방향, 즉 도 1에서 자기 터널 접합 소자의 상부 전극인 제1 전극층으로부터 하부전극인 제2 전극층으로 전류가 흐르게 되면(화살표 방향), 고정 자성층인 제1 자성층의 방향과 자유 자성층인 제2 자성층의 자화 방향이 서로 반평행(anti-parallrl) 상태가 되면서, 가변 저항 소자(R)가 고저항 상태(high resistance state)가 되며, 가변 저항 소자(R)가 고저항 상태일 때 가변 저항 소자(R)에 '하이'데이터가 저장된 것으로 정의된다.
도 2B는 가변 저항 소자(R)에 논리값이 '로우'인 데이터를 기록하는 원리를 설명하기 위한 도면이다. 마찬가지로, 가변 저항 소자(R)에 연결된 워드라인(WL)이 활성화되어 트랜지스터(ST)가 턴온된다. 그리고, 가변 저항 소자(R)의 타단으로부터 일단 방향, 즉 도 1에서 자기 터널 접합 소자의 하부전극인 제2 전극층으로부터 상부전극인 제1 전극층으로 전류가 흐르게 되면(화살표 방향), 제1 자성층의 방향과 제2 자성층의 자화 방향이 평행(parallel) 상태가 되면서 가변 저항 소자(R)가 저저항 상태(low resistance state)를 갖게 되고, 가변 저항 소자(R)가 저저항 상태일 때 가변 저항 소자(R)에 '로우'데이터가 저장된 것으로 정의된다.
도 3에는 도 2a 및 도 2b에서 전술한 가변 저항 소자(R)와 트랜지스터(ST)를포함하는 반도체 장치의 일 실시예가 블록 구성도로 도시되어 있다.
도 3을 참조하면, 반도체 장치(100)는 메모리 셀 어레이(110), 비트 라인 선택회로(120), 소오스 라인 선택회로(130), 리드 회로(140), 리버스(reverse) 리드 제어회로(150), 및 리버스 전류 생성회로(160)를 포함할 수 있다.
메모리 셀 어레이(110)는 로우(row) 방향과 컬럼(column) 방향으로 배열된 복수의 메모리 셀(MC)을 포함할 수 있다. 복수의 메모리 셀(MC)은 각각 전술한 가변 저항 소자(R)와 트랜지스터(ST)를 포함할 수 있다. 복수의 메모리 셀(MC) 중 컬럼 방향으로 배열된 복수의 메모리 셀 컬럼그룹은 각각 복수의 비트 라인(BL0 ~ BLn)과 복수의 소오스 라인(SL0 ~ SLn)에 접속될 수 있다. 예컨대, 제1 컬럼에 배열된 제1 메모리 셀 컬럼그룹은 제1 비트 라인(BL0)과 제1 소오스 라인(SL)에 접속될 수 있다. 상기 제1 메모리 셀 컬럼그룹에 포함된 메모리 셀들은 각각의 일단이 제1 비트 라인(BL0)에 접속될 수 있고 각각의 타단이 제1 소오스 라인(SL0)에 접속될 수 있다. 복수의 메모리 셀(MC) 중 로우 방향으로 배열된 복수의 메모리 셀 로우그룹은 각각 복수의 워드 라인(WL0 ~ WLm)에 접속될 수 있다. 예컨대, 제1 로우에 배열된 제1 메모리 셀 로우그룹은 제1 워드 라인(WL0)에 접속될 수 있다. 상기 복수의 메모리 셀 중 적어도 하나의 메모리 셀은, 복수의 비트 라인(BL0 ~ BLn) 중 선택된 비트 라인(BL#), 복수의 소오스 라인(SL0 ~ SLn) 중 선택된 소오스 라인(SL#), 및 복수의 워드 라인(WL0 ~ WLm) 중 활성화된 워드 라인(WL#)에 의해 선택될 수 있다.
비트 라인 선택회로(120)는 복수의 선택신호(SEL<0:n>)에 기초하여 복수의 비트 라인(BL0 ~ BLn) 중 어느 하나와 글로벌 비트 라인(GBL)을 접속할 수 있다. 예컨대, 비트 라인 선택회로(120)는 복수의 선택신호(SEL<0:n>)에 대응하는 복수의 비트 라인 선택부(BS0 ~ BSn)를 포함할 수 있다.
소오스 라인 선택 회로(130)는 복수의 선택신호(SEL<0:n>)에 기초하여 복수의 소오스 라인(SL0 ~ SLn) 중 어느 하나와 글로벌 소오스 라인(GSL)을 접속할 수 있다. 예컨대, 소오스 라인 선택회로(130)는 복수의 선택신호(SEL<0:n>)에 대응하는 복수의 소오스 라인 선택부(SS0 ~ SSn)를 포함할 수 있다.
리드 회로(140)는 리드 인에이블신호(REN)에 기초하여, 복수의 메모리 셀(MC) 중 선택된 메모리 셀을 통해 일방향으로 흐르는 리드 전류(IRD)에 대응하는 차동 리드 데이터(SO, SOB)를 생성할 수 있다. 예컨대, 리드 회로(140)는 리드 전류(RD)와 기준 전류(IREF)를 비교하고 그 비교결과에 따라 상기 선택된 메모리 셀의 저항 상태에 대응하는 차동 리드 데이터(SO, SOB)를 생성할 수 있다. 만약 상기 비교결과 리드 전류(IRD)가 기준 전류(IREF)보다 크면, 리드 회로(140)는 상기 저저항 상태에 대응하는 차동 리드 데이터(SO, SOB)를 생성할 수 있다. 이때, 차동 리드 데이터(SO, SOB) 중 정 리드 데이터(SO)는 제1 데이터 값(또는 제1 논리 값)을 가질 수 있고, 차동 리드 데이터(SO, SOB) 중 부 리드 데이터(SO)는 제2 데이터 값(또는 제2 논리 값)을 가질 수 있다. 반면, 만약 상기 비교결과 리드 전류(IRD)가 기준 전류(IREF)보다 작으면, 리드 회로(140)는 고저항 상태에 대응하는 차동 리드 데이터(SO, SOB)를 생성할 수 있다. 이때, 차동 리드 데이터(SO, SOB) 중 정 리드 데이터(SO)는 상기 제2 데이터 값(또는 상기 제2 논리 값)을 가질 수 있고, 차동 리드 데이터(SO, SOB) 중 부 리드 데이터(SO)는 상기 제1 데이터 값(또는 상기 제1 논리 값)을 가질 수 있다.
예컨대, 리드 회로(140)는 감지 증폭부(S/A), 리드 전류 소오스부(RS1), 클램프부(RC), 리드 전류 싱크부(RS2), 기준 전류 생성부(IS), 및 기준 전류 소오스부(RS3)를 포함할 수 있다. 감지 증폭부(S/A)는 감지 인에이블신호(SEN)에 기초하여 인에이블될 수 있고, 리드 전류(IRD)와 기준 전류(IREF)에 기초하여 차동 리드 데이터(SO, SOB)를 생성할 수 있다. 예컨대, 감지 증폭부(S/A)는 차동 증폭기(differential amplifier)를 포함할 수 있다. 리드 전류 소오스부(RS1)는 리드 인에이블신호(REN)에 기초하여 리드 전류(IRD)를 감지 증폭부(S/A)에서 글로벌 비트 라인(GBL)으로 소오싱할 수 있다. 클램프부(RC)는 리드 전류 소오스부(RS1)와 글로벌 비트 라인(GBL) 사이에 접속될 수 있고, 리드용 클램프 바이어스신호(VCLAMP)에 기초하여 리드 전류(IRD)의 최대 전류량을 제한할 수 있다. 리드 전류 싱크부(RS2)는 리드 인에이블신호(REN)에 기초하여 리드 전류(IRD)를 글로벌 소오스 라인(GSL)에서 저전압단(VSS)으로 싱킹할 수 있다. 기준 전류 생성부(IS)는 기준 전류(IS)를 생성할 수 있다. 기준 전류 소오스부(RS3)는 리드 인에이블신호(REN)에 기초하여 기준 전류(IREF)를 감지 증폭부(S/A)에서 기준 전류 생성부(IS)로 소오싱할 수 있다.
리버스 리드 제어회로(150)는 리드 인에이블신호(REN)에 기초하여 차동 리드 데이터(SO, SOB)의 데이터 값에 대응하는 리버스 리드 제어신호(REV_RD) 및 반전 리버스 리드 제어신호(REV_RDB)를 생성할 수 있다. 예컨대, 리버스 리드 제어회로(150)는 상기 선택된 메모리 셀이 상기 저저항 상태일 때의 차동 리드 데이터(SO, SOB)에 기초하여 리버스 리드 제어신호(REV_RD) 및 반전 리버스 리드 제어신호(REV_RDB)를 활성화할 수 있고, 상기 선택된 메모리 셀이 상기 고저항 상태일 때의 차동 리드 데이터(SO, SOB)에 기초하여 리버스 리드 제어신호(REV_RD) 및 반전 리버스 리드 제어신호(REV_RDB)를 비활성화할 수 있다. 반전 리버스 리드 제어신호(REV_RDB)는 리버스 리드 제어신호(REV_RD)의 반전 신호일 수 있다.
리버스 전류 생성회로(160)는 리버스 리드 제어신호(REV_RD)와 반전 리버스 리드 제어신호(REV_RDB)에 기초하여 글로벌 비트 라인(GBL) 및 글로벌 소오스 라인(GSL)에 접속될 수 있고, 상기 선택된 메모리 셀을 통해 타방향으로 흐르는 리버스 전류를 생성할 수 있다. 예컨대, 리버스 전류 생성회로(160)는 활성화된 리버스 리드 제어신호(REV_RD) 및 반전 리버스 리드 제어신호(REV_RD)에 기초하여 상기 리버스 전류를 생성할 수 있고, 비활성화된 리버스 리드 제어신호(REV_RD) 및 반전 리버스 리드 제어신호(REV_RD)에 기초하여 상기 리버스 전류를 미생성할 수 있다.
예컨대, 리버스 전류 생성회로(160)는 리버스 전류 소오스부(RRS1), 클램프부(RRC), 및 리버스 전류 싱크부(RRS2)를 포함할 수 있다. 리버스 전류 소오스부(RRS1)는 반전 리버스 리드 제어신호(REV_RDB)에 기초하여 고전압단(VDD)에서 글로벌 소오스 라인(GSL)으로 상기 리버스 전류를 소오싱할 수 있다. 리버스 전류 소오스부(RRS1)는 설계에 따라 리버스 리드 제어신호(REV_RD)에 기초하여 동작할 수도 있다. 클램프부(RRC)는 리버스 전류 소오스부(RRS1)와 글로벌 소오스 라인(GSL) 사이에 접속될 수 있고, 리버스 리드용 클램프 바이어스신호(REV_CLAMP)에 기초하여 상기 리버스 전류의 최대 전류량을 제한할 수 있다. 리버스 리드용 클램프 바이어스신호(REV_CLAMP)는 리드용 클램프 바이어스신호(VCLAMP)와 동일하거나 또는 유사한 전압 레벨을 가질 수 있다. 리버스 전류 싱크부(RRS2)는 리버스 리드 제어신호(REV_RD)에 기초하여 글로벌 비트 라인(GBL)에서 저전압단(VSS)으로 상기 리버스 전류를 싱킹할 수 있다. 상기 리버스 전류는 리버스 리드 제어신호(REV_RD) 및 반전 리버스 리드 제어신호(REV_RDB)의 펄스폭과 리버스 리드용 클램프 바이어스신호(REV_CLAMP)의 전압 레벨에 의해 정의될 수 있다. 예컨대, 리버스 리드 제어신호(REV_RD) 및 반전 리버스 리드 제어신호(REV_RDB)의 펄스폭과 리버스 리드용 클램프 바이어스신호(REV_CLAMP)의 전압 레벨은, 상기 리버스 전류가 상기 선택된 메모리 셀이 상기 저저항 상태일 때의 리드 전류(IRD)와 동일하거나 또는 유사한 전류량을 가질 수 있도록, 설정될 수 있다.
도면에는 도시되지 않았지만, 반도체 장치(100)는 라이트 회로를 더 포함할 수 있다. 상기 라이트 회로는 글로벌 비트 라인(GBL)과 글로벌 소오스 라인(GSL) 사이에 접속될 수 있고, 라이트 인에이블신호에 기초하여 복수의 메모리 셀(MC) 중 선택된 메모리 셀을 통해 라이트 데이터에 대응하는 방향으로 흐르는 라이트 전류를 생성할 수 있다. 상기 라이트 회로는 도 2a 및 도 2b에 도시된 데이터 저장 동작을 실질적으로 수행하는 회로일 수 있다. 상기 라이트 회로와 리버스 전류 생성회로(160)는 서로 무관한 별개의 구성임에 유의한다.
도 4는 도 1에 도시된 리버스 리드 제어회로(150)의 회로도가 도시되어 있다.
도 4를 참조하면, 리버스 리드 제어회로(150)는 판단부(151), 및 제어부(153)를 포함할 수 있다.
판단부(151)는 리드 인에이블신호(REN)와 차동 리드 데이터(SO, SOB)에 기초하여 상기 선택된 메모리 셀의 저항 상태를 판단하고 그 판단결과에 대응하는 판단신호(RD0)를 생성할 수 있다. 예컨대, 판단부(151)는 상기 선택된 메모리 셀이 상기 고저항 상태일 때 판단신호(RD0)의 비활성화 상태를 유지할 수 있고, 반면 상기 선택된 메모리 셀이 상기 저저항 상태일 때 판단신호(RD0)를 활성화할 수 있다.
예컨대, 판단부(151)는 제1 지연소자(DLY1), 제1 논리 합 게이트(OR1), 제1 인버터(INV1), 및 제1 논리 곱 게이트(AND1)를 포함할 수 있다. 제1 지연소자(DLY1)는 리드 인에이블신호(REN)를 제1 지연시간(D1)만큼 지연시켜 제1 지연신호(REN_DLY)를 생성할 수 있다. 제1 지연시간(D1)은 리드 인에이블신호(REN)의 펄스폭과 감지 증폭부(S/A)가 디스에이블되는 시점을 고려하여 설정될 수 있다. 제1 논리 합 게이트(OR1)는 리드 인에이블신호(REN)와 제1 지연신호(REN_DLY)를 논리 합 연산하여 제1 논리 신호(REN_EXT)를 생성할 수 있다. 제1 인버터(INV1)는 정 리드 데이터(SO)를 반전하여 제2 논리 신호(/SO)를 생성할 수 있다. 제1 논리 곱 게이트(AND1)는 제2 논리 신호(/SO), 부 리드 데이터(SOB), 및 제1 논리 신호(REN_EXT)를 논리 곱 연산하여 판단신호(RD0)를 생성할 수 있다.
제어부(153)는 판단신호(RD0)에 기초하여 리버스 리드 제어신호(REV_RD) 및 반전 리버스 리드 제어신호(REV_RDB)를 생성할 수 있다. 예컨대, 제어부(153)는 비활성화된 판단신호(RD0)에 기초하여 리버스 리드 제어신호(REV_RD) 및 반전 리버스 리드 제어신호(REV_RDB)의 비활성화 상태를 유지할 수 있고, 반면 활성화된 판단신호(RD0)에 기초하여 감지 증폭부(S/A)가 디스에이블되는 시점과 유사하게 리버스 리드 제어신호(REV_RD) 및 반전 리버스 리드 제어신호(REV_RDB)를 활성화할 수 있다.
예컨대, 제어부(153)는 제2 지연소자(DLY2), 제3 지연소자(DLY3), 제2 인버터(INV2), 제2 논리 곱 게이트(AND2), 및 제3 인버터(INV3)를 포함할 수 있다. 제2 지연소자(DLY2)는 판단신호(RD0)를 제2 지연시간(D2)만큼 지연시켜 제2 지연신호(RD0_DLY)를 생성할 수 있다. 제2 지연시간(D2)는 감지 증폭부(S/A)가 디스에이블되는 시점을 고려하여 설정될 수 있다. 제3 지연소자(DLY3)는 제2 지연신호(RD0_DLY)를 제3 지연시간(D3)만큼 지연시켜 제3 지연신호(RD0_END)를 생성할 수 있다. 제3 지연시간(D3)은 리드 인에이블신호(REN)가 활성화된 시점부터 감지 인에이블신호(SEN)가 활성화된 시점을 고려하여 설정될 수 있다. 제2 인버터(INV2)는 제3 지연신호(RD0_END)를 반전하여 제3 논리신호(RD0_ENDB)를 생성할 수 있다. 제2 논리 곱 게이트(AND2)는 제3 논리신호(RD0_ENDB)와 제2 지연신호(RD0_DLY)를 논리 곱 연산하여 리버스 리드 제어신호(REV_RD)를 생성할 수 있다. 제3 인버터(INV3)는 리버스 리드 제어신호(REV_RD)를 반전하여 반전 리버스 리드 제어신호(REV_RDB)를 생성할 수 있다.
한편, 도 5에는 도 1에 도시된 리버스 리드 제어회로(150)의 회로도가 다른 예에 따라 도시되어 있다.
도 5를 참조하면, 리버스 리드 제어회로(150)는 판단부(151'), 및 제어부(153')를 포함할 수 있다.
판단부(151')는 차동 리드 데이터(SO, SOB)에 기초하여 상기 선택된 메모리 셀의 저항 상태를 판단하고 그 판단결과에 대응하는 판단신호(RD0)를 생성할 수 있다. 예컨대, 판단부(151')는 상기 선택된 메모리 셀이 상기 고저항 상태일 때 판단신호(RD0)의 비활성화 상태를 유지할 수 있고, 반면 상기 선택된 메모리 셀이 상기 저저항 상태일 때 판단신호(RD0)를 활성화할 수 있다.
예컨대, 판단부(151')는 제1 인버터(INV11), 제1 논리 곱 게이트(AND11), 제1 지연소자(DLY11), 및 제1 논리 합 게이트(OR1)를 포함할 수 있다. 제1 인버터(INV11)는 정 리드 데이터(SO)를 반전하여 제1 논리신호(/SO)를 생성할 수 있다. 제1 논리 곱 게이트(AND11)는 제1 논리신호(/SO)와 부 리드 데이터(SOB)를 논리 곱 연산하여 제2 논리신호(PULGEN)를 생성할 수 있다. 제1 지연소자(DLY11)는 제2 논리신호(PULGEN)를 제1 지연시간(D11)만큼 지연시켜 제3 논리신호(PULDLY)를 생성할 수 있다. 제1 지연시간(D11)은 앞서 설명한 제2 지연시간(D2)에 대응할 수 있다. 제1 논리 합 게이트(OR11)는 제2 논리신호(PULGEN)와 제3 논리신호(PULDLY)를 논리 합 연산하여 판단신호(RD0)를 생성할 수 있다.
제어부(153')는 판단신호(RD0)에 기초하여 리버스 리드 제어신호(REV_RD) 및 반전 리버스 리드 제어신호(REV_RDB)를 생성할 수 있다. 예컨대, 제어부(153)는 비활성화된 판단신호(RD0)에 기초하여 리버스 리드 제어신호(REV_RD) 및 반전 리버스 리드 제어신호(REV_RDB)의 비활성화 상태를 유지할 수 있고, 반면 활성화된 판단신호(RD0)에 기초하여 감지 증폭부(S/A)가 디스에이블되는 시점과 유사하게 리버스 리드 제어신호(REV_RD) 및 반전 리버스 리드 제어신호(REV_RDB)를 활성화할 수 있다.
예컨대, 제어부(153')는 제2 인버터(INV22), 제2 논리 곱 게이트(AND22), 제2 지연소자(DLY22), 제3 논리 곱 게이트(AND33), 및 제3 인버터(INV33)를 포함할 수 있다. 제2 인버터(INV22)는 감지 인에이블신호(SEN)를 반전하여 제4 논리신호(/SEN)를 생성할 수 있다. 제2 논리 곱 게이트(AND22)는 제4 논리신호(/SEN)와 리드 인에이블신호(REN)를 논리 곱 연산하여 제5 논리신호(PRE_RD)를 생성할 수 있다. 제2 지연소자(DLY22)는 제5 논리신호(PRE_RD)를 제2 지연시간(D22)만큼 지연시켜 제6 논리신호(PRE_RD_DLY)를 생성할 수 있다. 제2 지연시간(D22)은 앞서 설명한 제1 지연시간(D1)과 제2 지연시간(D2)을 합산한 시간(D1+D2)에 대응할 수 있다. 제3 논리 곱 게이트(AND33)는 제6 논리신호(PRE_RD_DLY)와 판단신호(RD0)를 논리 곱 연산하여 리버스 리드 제어신호(REV_RD)를 생성할 수 있다. 제3 인버터(INV33)는 리버스 리드 제어신호(REV_RD)를 반전하여 반전 리버스 리드 제어신호(REV_RDB)를 생성할 수 있다.
이하, 상기와 같은 구성을 가지는 반도체 장치(100)의 리드 동작을 도 6 내지 도 9를 참조하여 설명한다.
먼저, 도 4에 도시된 리버스 리드 제어회로(150)를 포함하는 반도체 장치(100)의 리드 동작을 도 6 및 도 7을 참조하여 설명한다.
도 6에는 상기 선택된 메모리 셀에 '로우(0)' 데이터가 저장된 경우를 예로 들어 상기 리드 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 6을 참조하면, 복수의 워드 라인(WL0 ~ WLm) 중 선택된 워드 라인(WL#)이 활성화될 수 있고, 복수의 비트 라인(BL0 ~ BLn) 중 선택된 비트 라인(BL#)과 글로벌 비트 라인(GBL)이 접속될 수 있으며, 복수의 소오스 라인(SL0 ~ SLn) 중 선택된 소오스 라인(BL#)과 글로벌 소오스 라인(GSL)이 접속될 수 있다. 여기서, 선택된 워드 라인(WL#)은 제1 시점에 활성화될 수 있고, 선택된 비트 라인(BL#)과 글로벌 비트 라인(GBL)은 제2 시점에 접속될 수 있으며, 선택된 소오스 라인(BL#)과 글로벌 소오스 라인(GSL)은 상기 제2 시점에 접속될 수 있다. 상기 제1 시점과 상기 제2 시점은 동일하거나, 또는 상기 제1 시점이 상기 제2 시점보다 이르거나, 또는 상기 제2 시점이 상기 제1 시점보다 이를 수 있다. 선택된 워드 라인(WL#)이 활성화되고, 선택된 비트 라인(BL#)과 글로벌 비트 라인(GBL)이 접속되며, 선택된 소오스 라인(BL#)과 글로벌 소오스 라인(GSL)이 접속되면, 복수의 메모리 셀(MC) 중 어느 하나의 메모리 셀이 선택될 수 있다. 상기 선택된 메모리 셀의 일단은 글로벌 비트 라인(GBL)에 접속될 수 있고, 상기 선택된 메모리 셀의 타단은 글로벌 소오스 라인(GSL)에 접속될 수 있으며, 상기 선택된 메모리 셀은 상기 선택된 워드 라인(WL#)이 활성화됨에 따라 글로벌 비트 라인(GBL)과 글로벌 소오스 라인(GSL)을 접속할 수 있다.
상기 제1 시점과 비슷한 시점에 리드 인에이블신호(REN)가 활성화된 다음 예정된 시간(예:D3) 이후에 감지 인에이블신호(SEN)가 활성화될 수 있다. 리드 회로(140)는 리드 인에이블신호(REN)와 감지 인에이블신호(SEN)에 기초하여, 상기 선택된 메모리 셀을 통해 흐르는 리드 전류(IRD)에 대응하는 차동 리드 데이터(SO, SOB)를 생성할 수 있다. 예컨대, 리드 전류 소오스부(RS1)는 리드 인에이블신호(REN)에 기초하여 감지 증폭부(S/A)에서 글로벌 비트 라인(GBL)으로 리드 전류(IRD)를 소오싱할 수 있고, 리드 전류 싱크부(RS2)는 리드 인에이블신호(REN)에 기초하여 글로벌 소오스 라인(GSL)에서 저전압단(VSS)으로 리드 전류(IRD)를 싱킹할 수 있다. 이때, 리드 전류(IRD)의 최대 전류량은 클램프부(RC)에 의해 제한될 수 있다. 이러한 경우, 리드 전류(IRD)는 일방향으로 흐를 수 있다. 예컨대, 리드 전류(IRD)는 감지 증폭부(S/A)로부터 리드 전류 소오스부(RS1), 클램프부(RC), 글로벌 비트 라인(GBL), 상기 선택된 비트 라인(BL#), 상기 선택된 메모리 셀, 상기 선택된 소오스 라인(SL#), 및 글로벌 소오스 라인를 거쳐 리드 전류 싱크부(RS2)로 흐를 수 있다. 한편, 기준 전류 생성부(IS)는 기준 전류(IREF)를 생성할 수 있고, 기준 전류 소오스부(RS3)는 리드 인에이블신호(REN)에 기초하여 기준 전류(IREF)를 감지 증폭부(S/A)에서 기준 전류 생성부(IS)로 소오싱할 수 있다. 감지 증폭부(S/A)는 리드 전류(IRD)와 기준 전류(IREF)를 비교하고 그 비교결과에 대응하는 차동 리드 데이터(SO, SOB)를 생성할 수 있다. 예컨대, 상기 선택된 메모리 셀이 상기 저저항 상태이기 때문에 리드 전류(IRD)는 기준 전류(IREF)보다 클 수 있으므로, 감지 증폭부(S/A)는 상기 저저항 상태에 대응하는 '로우(0)' 논리 값의 정 리드 데이터(SO) 및 '하이(1)' 논리 값의 부 리드 데이터(SOB)를 생성할 수 있다.
이때, 리드 전류(IRD)는 상기 선택된 메모리 셀을 통해 상기 일방향으로 흐르기 때문에, 상기 선택된 메모리 셀은 상기 저저항 상태에서 상기 고저항 상태로 가변될 수 있다. 이를 리드 교란(read disturbance)이라 할 수 있다. 즉, 상기 리드 동작시 상기 선택된 메모리 셀에는 상기 일방향으로 흐르는 리드 전류(IRD)에 의해 약한 라이트 동작이 수행됨으로써 상기 선택된 메모리 셀에 '하이(1)' 데이터가 저장되는 결과를 초래할 수 있는 것이다. '약한' 라이트 동작이라고 표현한 이유는 상기 라이트 동작시 선택된 메모리 셀에 흐르는 상기 라이트 전류보다 상기 리드 전류가 더 작을 수 있기 때문이다. 따라서, 복수의 메모리 셀(MC) 중 상기 저저항 상태의 메모리 셀이 선택되고 상기 선택된 메모리 셀을 대상으로 상기 리드 동작이 수행되는 경우에는, 상기 리드 동작의 일환으로 다음과 같은 리버스 리드 동작이 수행될 수 있다.
리버스 리드 제어회로(150)는 리드 인에이블신호(REN)와 차동 리드 데이터(SO, SOB)에 기초하여 리버스 리드 제어신호(REV_RD) 및 반전 리버스 리드 제어신호(REV_RDB)를 생성할 수 있다. 예컨대, 리버스 리드 제어회로(150)는 상기 저저항 상태에 대응하는 차동 리드 데이터(SO, SOB)에 기초하여 리버스 리드 제어신호(REV_RD) 및 반전 리버스 리드 제어신호(REV_RDB)를 활성화할 수 있다. 이때, 리버스 리드 제어신호(REV_RD) 및 반전 리버스 리드 제어신호(REV_RDB)는 리드 인에이블신호(REN)가 비활성화된 이후 또는 감지 증폭부(S/A)가 디스에이블된 이후에 활성화될 수 있다. 이때, 리버스 리드 제어신호(REV_RD)의 활성화 폭 및 반전 리버스 리드 제어신호(REV_RDB)의 활성화 폭은 리드 인에이블신호(REN)의 활성화 폭보다 작을 수 있다. 반전 리버스 리드 제어신호(REV_RDB)는 리버스 리드 제어신호(REV_RD)의 반전 신호일 수 있다.
리버스 전류 생성회로(160)는 활성화된 리버스 리드 제어신호(REV_RD) 및 반전 리버스 리드 제어신호(REV_RDB)에 기초하여 글로벌 비트 라인(GBL)과 글로벌 소오스 라인(GSL)에 접속될 수 있고, 상기 선택된 메모리 셀을 통해 타방향으로 흐르는 리버스 전류를 생성할 수 있다. 예컨대, 리버스 전류 소오스부(RRS1)는 반전 리버스 리드 제어신호(REV_RDB)에 기초하여 고전압단(VDD)에서 글로벌 소오스 라인(GSL)으로 상기 리버스 전류를 소오싱할 수 있다. 이때, 상기 리버스 전류의 최대 전류량은 클램프부(RRC)에 의해 제한될 수 있다. 상기 리버스 전류는 상기 선택된 메모리 셀이 상기 저저항 상태일 때의 리드 전류(IRD)와 동일하거나 또는 유사한 전류량을 가질 수 있다. 리버스 전류 싱크부(RRS2)는 글로벌 비트 라인(GBL)에서 저전압단(VSS)으로 상기 리버스 전류를 싱킹할 수 있다. 이러한 경우, 상기 리버스 전류는 고전압단(VDD)으로부터 리버스 전류 소오스부(RRS1), 클램프부(RRC), 글로벌 소오스 라인(GSL), 상기 선택된 소오스 라인(SL#), 상기 선택된 메모리 셀, 상기 선택된 비트 라인(BL#), 글로벌 비트 라인(GBL), 및 리버스 전류 싱크부(RRS2)를 거쳐 저전압단(VSS)으로 흐를 수 있다.
따라서, 상기 리드 동작에 의해 상기 선택된 메모리 셀이 상기 저저항 상태에서 상기 고저항 상태로 가변되더라도, 상기 리버스 리드 동작을 수행함으로써 상기 선택된 메모리 셀은 상기 저저항 상태로 회복될 수 있다.
도 7에는 상기 선택된 메모리 셀에 '하이(1)' 데이터가 저장된 경우를 예로 들어 상기 리드 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 7을 참조하면, 복수의 워드 라인(WL0 ~ WLm) 중 선택된 워드 라인(WL#)이 상기 제1 시점에 활성화될 수 있고, 복수의 비트 라인(BL0 ~ BLn) 중 선택된 비트 라인(BL#)과 글로벌 비트 라인(GBL)이 상기 제2 시점에 접속될 수 있으며, 복수의 소오스 라인(SL0 ~ SLn) 중 선택된 소오스 라인(BL#)과 글로벌 소오스 라인(GSL)이 상기 제2 시점에 접속될 수 있다. 선택된 워드 라인(WL#)이 활성화되고, 선택된 비트 라인(BL#)과 글로벌 비트 라인(GBL)이 접속되며, 선택된 소오스 라인(BL#)과 글로벌 소오스 라인(GSL)이 접속되면, 복수의 메모리 셀(MC) 중 어느 하나의 메모리 셀이 선택될 수 있다. 상기 선택된 메모리 셀의 일단은 글로벌 비트 라인(GBL)에 접속될 수 있고, 상기 선택된 메모리 셀의 타단은 글로벌 소오스 라인(GSL)에 접속될 수 있으며, 상기 선택된 메모리 셀은 상기 선택된 워드 라인(WL#)이 활성화됨에 따라 글로벌 비트 라인(GBL)과 글로벌 소오스 라인(GSL)을 접속할 수 있다.
상기 제1 시점과 비슷한 시점에 리드 인에이블신호(REN)가 활성화된 다음 예정된 시간(예:D3) 이후에 감지 인에이블신호(SEN)가 활성화될 수 있다. 리드 회로(140)는 리드 인에이블신호(REN)와 감지 인에이블신호(SEN)에 기초하여, 상기 선택된 메모리 셀을 통해 흐르는 리드 전류(IRD)에 대응하는 차동 리드 데이터(SO, SOB)를 생성할 수 있다. 예컨대, 리드 전류 소오스부(RS1)는 리드 인에이블신호(REN)에 기초하여 감지 증폭부(S/A)에서 글로벌 비트 라인(GBL)으로 리드 전류(IRD)를 소오싱할 수 있고, 리드 전류 싱크부(RS2)는 리드 인에이블신호(REN)에 기초하여 글로벌 소오스 라인(GSL)에서 저전압단(VSS)으로 리드 전류(IRD)를 싱킹할 수 있다. 이때, 리드 전류(IRD)의 최대 전류량은 클램프부(RC)에 의해 제한될 수 있다. 이러한 경우, 리드 전류(IRD)는 일방향으로 흐를 수 있다. 예컨대, 리드 전류(IRD)는 감지 증폭부(S/A)로부터 리드 전류 소오스부(RS1), 클램프부(RC), 글로벌 비트 라인(GBL), 상기 선택된 비트 라인(BL#), 상기 선택된 메모리 셀, 상기 선택된 소오스 라인(SL#), 및 글로벌 소오스 라인를 거쳐 리드 전류 싱크부(RS2)로 흐를 수 있다. 한편, 기준 전류 생성부(IS)는 기준 전류(IREF)를 생성할 수 있고, 기준 전류 소오스부(RS3)는 리드 인에이블신호(REN)에 기초하여 기준 전류(IREF)를 감지 증폭부(S/A)에서 기준 전류 생성부(IS)로 소오싱할 수 있다. 감지 증폭부(S/A)는 리드 전류(IRD)와 기준 전류(IREF)를 비교하고 그 비교결과에 대응하는 차동 리드 데이터(SO, SOB)를 생성할 수 있다. 예컨대, 상기 선택된 메모리 셀이 상기 고저항 상태이기 때문에 리드 전류(IRD)는 기준 전류(IREF)보다 작을 수 있으므로, 감지 증폭부(S/A)는 상기 고저항 상태에 대응하는 '하이(1)' 논리 값의 정 리드 데이터(SO) 및 '로우(0)' 논리 값의 부 리드 데이터(SOB)를 생성할 수 있다.
이때, 리드 전류(IRD)는 상기 선택된 메모리 셀을 통해 상기 일방향으로 흐르기 때문에, 상기 선택된 메모리 셀은 상기 고저항 상태로 유지될 수 있다. 즉, 상기 리드 동작시 상기 선택된 메모리 셀에는 리드 전류(IRD)에 의해 약한 라이트 동작이 수행됨으로써 상기 선택된 메모리 셀에 저장된 '하이(1)' 데이터가 유지될 수 있는 것이다. 따라서, 복수의 메모리 셀(MC) 중 상기 고저항 상태의 메모리 셀이 선택되고 상기 선택된 메모리 셀을 대상으로 상기 리드 동작이 수행되는 경우에는, 상기 리버스 리드 동작이 수행될 필요가 없다.
다음, 도 5에 도시된 리버스 리드 제어회로(150)를 포함하는 반도체 장치(100)의 리드 동작을 도 8 및 도 9를 참조하여 설명한다.
도 8에는 상기 선택된 메모리 셀에 '로우(0)' 데이터가 저장된 경우를 예로 들어 상기 리드 동작을 설명하기 위한 타이밍도가 도시되어 있고, 도 9에는 상기 선택된 메모리 셀에 '하이(1)' 데이터가 저장된 경우를 예로 들어 상기 리드 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 8 및 도 9에는 도 6 및 도 7에서 설명된 상기 리드 동작에 비하여 리버스 리드 제어신호(REV_RD) 및 반전 리버스 리드 제어신호(REV_RDB)를 생성하는 신호 조합이 상이하게 도시되어 있을 뿐 도 6 및 도 7에서 설명된 상기 리드 동작과 전반적으로 유사하게 도시되어 있으므로, 도 8 및 도 9에 도시된 상기 리드 동작은 생략한다.
이와 같은 본 발명의 실시예에 따르면, 상기 리버스 리드 동작을 통해 상기 리드 교란을 방지할 수 있는 이점이 있고, 상기 리드 동작시 상기 선택된 메모리 셀의 저항 상태에 따라 상기 리버스 리드 동작을 선택적으로 수행할 수 있는 이점이 있다. 아울러, 본 발명의 실시예는 상기 라이트 회로를 활용하여 상기 리버스 전류를 생성하는 라이트 백(write back) 방식에 비하여 소모 전류, 동작 시간, 및 메모리 셀의 수명을 개선할 수 있는 이점도 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 반도체 장치
110 : 메모리 셀 어레이
120 : 비트 라인 선택회로 130 : 소오스 라인 선택회로
140 : 리드 회로 150 : 리버스 리드 제어회로
160 : 리버스 전류 생성회로
120 : 비트 라인 선택회로 130 : 소오스 라인 선택회로
140 : 리드 회로 150 : 리버스 리드 제어회로
160 : 리버스 전류 생성회로
Claims (20)
- 복수의 메모리 셀을 포함하는 메모리 셀 어레이;
리드 인에이블신호에 기초하여, 상기 복수의 메모리 셀 중 선택된 메모리 셀을 통해 일방향으로 흐르는 리드 전류에 대응하는 리드 데이터를 생성하기 위한 리드 회로;
상기 리드 인에이블신호에 기초하여, 상기 리드 데이터에 대응하는 리버스(reverse) 리드 제어신호를 생성하기 위한 리버스 리드 제어회로; 및
상기 리버스 리드 제어신호에 기초하여 상기 선택된 메모리 셀을 통해 타방향으로 흐르는 리버스 전류를 생성하기 위한 리버스 전류 생성회로
를 포함하는 반도체 장치.
- 제1항에 있어서,
상기 리버스 리드 제어회로는 제1 데이터 값의 상기 리드 데이터에 따라 상기 리버스 리드 제어신호를 활성화하고, 제2 데이터 값의 상기 리드 데이터에 따라 상기 리버스 리드 제어신호를 비활성화하는 반도체 장치.
- 제2항에 있어서,
상기 제1 데이터 값은 상기 선택된 메모리 셀이 저저항 상태(low resistance state)일 때 흐르는 상기 리드 전류에 대응하고,
상기 제2 데이터 값은 상기 선택된 메모리 셀이 고저항 상태(high resistance state)일 때 흐르는 상기 리드 전류에 대응하는 반도체 장치.
- 제1항에 있어서,
상기 리버스 리드 제어회로는,
상기 리드 인에이블신호와 상기 리드 데이터에 기초하여 상기 선택된 메모리 셀의 저항 상태를 판단하기 위한 판단부; 및
상기 판단부로부터 생성되는 판단신호에 기초하여 상기 리버스 리드 제어신호를 생성하기 위한 제어부를 포함하는 반도체 장치.
- 제1항에 있어서,
상기 리버스 전류 생성회로는 활성화된 상기 리버스 리드 제어신호에 기초하여 상기 리버스 전류를 생성하고, 상기 비활성화된 상기 리버스 리드 제어신호에 기초하여 상기 리버스 전류를 미생성하는 반도체 장치.
- 제1항에 있어서,
상기 리버스 전류 생성회로는,
상기 리버스 리드 제어신호에 기초하여 상기 리버스 전류를 소오싱하기 위한 리버스 전류 소오스부; 및
상기 리버스 리드 제어신호에 기초하여 상기 리버스 전류를 싱킹하기 위한 리버스 전류 싱크부를 포함하는 반도체 장치.
- 제6항에 있어서,
상기 리버스 전류 생성회로는,
클램프 바이어스신호에 기초하여 상기 리버스 전류를 제한하기 위한 클램핑부를 더 포함하는 반도체 장치.
- 제1항에 있어서,
상기 복수의 메모리 셀 각각은,
상기 리드 전류의 방향에 따라 저항 상태가 가변되는 가변 저항 소자를 포함하는 반도체 장치.
- 제1항에 있어서,
라이트 인에이블신호에 기초하여, 상기 복수의 메모리 셀 중 선택된 메모리 셀을 통해 라이트 데이터에 대응하는 방향으로 흐르는 라이트 전류를 생성하기 위한 라이트 회로를 더 포함하는 반도체 장치.
- 복수의 비트 라인이 접속된 글로벌 비트 라인;
복수의 소오스 라인이 접속된 글로벌 소오스 라인;
로우 방향과 컬럼 방향으로 배열된 복수의 메모리 셀을 포함하고, 복수의 워드 라인에 의해 상기 복수의 메모리 셀 중 로우 방향으로 배열된 메모리 셀들이 선택되고, 상기 복수의 비트 라인과 상기 복수의 소오스 라인에 의해 상기 복수의 메모리 셀 중 컬럼 방향으로 배열된 메모리 셀들이 선택되는 메모리 셀 어레이;
리드 인에이블신호에 기초하여 상기 글로벌 비트 라인에 접속되고, 상기 복수의 메모리 셀 중 선택된 메모리 셀을 통해 일방향으로 흐르는 리드 전류에 대응하는 리드 데이터를 생성하기 위한 리드 회로;
상기 리드 인에이블신호에 기초하여 상기 리드 데이터에 대응하는 리버스(reverse) 리드 제어신호를 생성하기 위한 리버스 리드 제어회로; 및
상기 리버스 리드 제어신호에 기초하여 상기 글로벌 비트 라인과 상기 글로벌 소오스 라인에 접속되고, 상기 선택된 메모리 셀을 통해 타방향으로 흐르는 리버스 전류를 생성하기 위한 리버스 전류 생성회로
를 포함하는 반도체 장치.
- 제10항에 있어서,
상기 리버스 리드 제어회로는 제1 데이터 값의 상기 리드 데이터에 따라 상기 리버스 리드 제어신호를 활성화하고, 제2 데이터 값의 상기 리드 데이터에 따라 상기 리버스 리드 제어신호를 비활성화하는 반도체 장치.
- 제11항에 있어서,
상기 제1 데이터 값은 상기 선택된 메모리 셀이 저저항 상태(low resistance state)일 때 흐르는 상기 리드 전류에 대응하고,
상기 제2 데이터 값은 상기 선택된 메모리 셀이 고저항 상태(high resistance state)일 때 흐르는 상기 리드 전류에 대응하는 반도체 장치.
- 제10항에 있어서,
상기 리버스 리드 제어회로는,
상기 리드 인에이블신호와 상기 리드 데이터에 기초하여 상기 선택된 메모리 셀의 저항 상태를 판단하기 위한 판단부; 및
상기 판단부로부터 생성되는 판단신호에 기초하여 상기 리버스 리드 제어신호를 생성하기 위한 제어부를 포함하는 반도체 장치.
- 제10항에 있어서,
상기 리버스 전류 생성회로는 활성화된 상기 리버스 리드 제어신호에 기초하여 상기 리버스 전류를 생성하고, 상기 비활성화된 상기 리버스 리드 제어신호에 기초하여 상기 리버스 전류를 미생성하는 반도체 장치.
- 제10항에 있어서,
상기 리버스 전류 생성회로는,
상기 리버스 리드 제어신호에 기초하여, 상기 글로벌 비트 라인에서 저전압단으로 상기 리버스 전류를 싱킹하기 위한 리버스 전류 싱크부; 및
상기 리버스 리드 제어신호의 반전신호에 기초하여, 고전압단에서 상기 글로벌 소오스 라인으로 상기 리버스 전류를 소오싱하기 위한 리버스 전류 소오스부를 포함하는 반도체 장치.
- 제15항에 있어서,
상기 리버스 전류 생성회로는,
상기 리버스 전류 소오스부와 상기 글로벌 소오스 라인 사이에 접속되고, 제1 클램프 바이어스신호에 기초하여 상기 리버스 전류를 제한하기 위한 클램프부를 더 포함하는 반도체 장치.
- 제10항에 있어서,
상기 리드 회로는,
상기 리드 전류와 기준 전류에 기초하여 상기 리드 데이터를 생성하기 위한 감지 증폭부;
상기 리드 인에이블신호에 기초하여 상기 리드 전류를 상기 감지 증폭부에서 상기 글로벌 비트 라인으로 소오싱하기 위한 리드 전류 소오스부; 및
상기 리드 인에이블신호에 기초하여 상기 리드 전류를 상기 글로벌 소오스 라인에서 저전압단으로 싱킹하기 위한 리드 전류 싱크부를 포함하는 반도체 장치.
- 제17항에 있어서,
상기 리드 회로는,
상기 리드 전류 소오스부와 상기 글로벌 비트 라인 사이에 접속되고, 제2 클램프 바이어스신호에 기초하여 상기 리드 전류를 제한하기 위한 클램프부를 더 포함하는 반도체 장치.
- 제10항에 있어서,
상기 복수의 메모리 셀 각각은,
상기 리드 전류의 방향에 따라 저항 상태가 가변되는 가변 저항 소자를 포함하는 반도체 장치.
- 제10항에 있어서,
상기 글로벌 비트 라인과 상기 글로벌 소오스 라인 사이에 접속되고, 라이트 인에이블신호에 기초하여 상기 복수의 메모리 셀 중 선택된 메모리 셀을 통해 라이트 데이터에 대응하는 방향으로 흐르는 라이트 전류를 생성하기 위한 라이트 회로를 더 포함하는 반도체 장치.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170003450A KR102570472B1 (ko) | 2017-01-10 | 2017-01-10 | 반도체 장치 |
| TW106128413A TWI739890B (zh) | 2017-01-10 | 2017-08-22 | 半導體裝置 |
| US15/687,628 US10403344B2 (en) | 2017-01-10 | 2017-08-28 | Semiconductor device for preventing read disturbance |
| CN201711079745.1A CN108288479B (zh) | 2017-01-10 | 2017-11-06 | 半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170003450A KR102570472B1 (ko) | 2017-01-10 | 2017-01-10 | 반도체 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180082138A true KR20180082138A (ko) | 2018-07-18 |
| KR102570472B1 KR102570472B1 (ko) | 2023-08-25 |
Family
ID=62783291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170003450A KR102570472B1 (ko) | 2017-01-10 | 2017-01-10 | 반도체 장치 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US10403344B2 (ko) |
| KR (1) | KR102570472B1 (ko) |
| CN (1) | CN108288479B (ko) |
| TW (1) | TWI739890B (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200101619A (ko) | 2019-02-20 | 2020-08-28 | 연세대학교 산학협력단 | 메모리 기반 puf 장치 및 그 동작 방법 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113948142B (zh) | 2020-07-16 | 2023-09-12 | 长鑫存储技术有限公司 | 反熔丝存储单元状态检测电路及存储器 |
| US11817159B2 (en) | 2020-07-16 | 2023-11-14 | Changxin Memory Technologies, Inc. | Circuit for detecting anti-fuse memory cell state and memory |
| US11854633B2 (en) | 2020-07-16 | 2023-12-26 | Changxin Memory Technologies, Inc. | Anti-fuse memory cell state detection circuit and memory |
| CN113948144B (zh) * | 2020-07-16 | 2023-09-12 | 长鑫存储技术有限公司 | 反熔丝存储单元状态检测电路及存储器 |
| US11817163B2 (en) | 2020-07-16 | 2023-11-14 | Changxin Memory Technologies, Inc. | Circuit for detecting state of anti-fuse storage unit and memory device thereof |
| US11756591B2 (en) * | 2021-08-28 | 2023-09-12 | Taiwan Semiconductor Manufacturing Company Ltd. | Switches to reduce routing rails of memory system |
| CN115083476A (zh) * | 2022-06-14 | 2022-09-20 | 长江先进存储产业创新中心有限责任公司 | 一种相变存储器的操作方法、相变存储器及存储器系统 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090273961A1 (en) * | 2008-05-02 | 2009-11-05 | Hitachi, Ltd. | Semiconductor device |
| US20150055396A1 (en) * | 2013-08-26 | 2015-02-26 | Masahiro Takahashi | Resistance change memory |
| KR20150046169A (ko) * | 2012-09-18 | 2015-04-29 | 가코호진 쥬오 다이가쿠 | 불휘발성 기억 장치 및 그 제어 방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6587384B2 (en) | 2001-04-21 | 2003-07-01 | Hewlett-Packard Development Company, L.P. | Multi-function serial I/O circuit |
| JP2007234133A (ja) * | 2006-03-01 | 2007-09-13 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及び半導体集積回路システム |
| US8208291B2 (en) * | 2010-01-14 | 2012-06-26 | Qualcomm Incorporated | System and method to control a direction of a current applied to a magnetic tunnel junction |
| JP5093910B2 (ja) * | 2010-09-16 | 2012-12-12 | 株式会社東芝 | 磁気抵抗素子及び磁気メモリ |
| CN103794618A (zh) * | 2012-11-02 | 2014-05-14 | 北京大学 | 双极阻变存储器件 |
| US9299410B2 (en) | 2013-09-04 | 2016-03-29 | Shintaro SAKAI | Reading magnetic memory based on regions within a cell array |
| US20150070971A1 (en) | 2013-09-11 | 2015-03-12 | Akira Katayama | Resistance change memory |
| JP6107682B2 (ja) * | 2014-01-23 | 2017-04-05 | 富士通株式会社 | 半導体記憶装置及び半導体記憶装置の制御方法 |
| TWI539457B (zh) * | 2014-11-26 | 2016-06-21 | 華邦電子股份有限公司 | 電阻式隨機存取記憶體以及其製作方法 |
-
2017
- 2017-01-10 KR KR1020170003450A patent/KR102570472B1/ko active IP Right Grant
- 2017-08-22 TW TW106128413A patent/TWI739890B/zh active
- 2017-08-28 US US15/687,628 patent/US10403344B2/en active Active
- 2017-11-06 CN CN201711079745.1A patent/CN108288479B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090273961A1 (en) * | 2008-05-02 | 2009-11-05 | Hitachi, Ltd. | Semiconductor device |
| KR20150046169A (ko) * | 2012-09-18 | 2015-04-29 | 가코호진 쥬오 다이가쿠 | 불휘발성 기억 장치 및 그 제어 방법 |
| US20150055396A1 (en) * | 2013-08-26 | 2015-02-26 | Masahiro Takahashi | Resistance change memory |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200101619A (ko) | 2019-02-20 | 2020-08-28 | 연세대학교 산학협력단 | 메모리 기반 puf 장치 및 그 동작 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US10403344B2 (en) | 2019-09-03 |
| CN108288479B (zh) | 2021-09-07 |
| TWI739890B (zh) | 2021-09-21 |
| KR102570472B1 (ko) | 2023-08-25 |
| TW201841156A (zh) | 2018-11-16 |
| CN108288479A (zh) | 2018-07-17 |
| US20180197590A1 (en) | 2018-07-12 |
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |