KR20180077433A - 질화물 반도체 소자 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 질화물 반도체 소자 및 이의 제조 방법을 제공한다. 본 발명에 따른 질화물 반도체 소자의 제조방법은, 베이스 기판을 제공하는 단계; 상기 베이스 기판 상에 질화물 반도체층이 측면 성장하는 씨드층이 형성되는 복수의 윈도우 영역을 포함하는 패턴층을 형성하는 단계; 상기 패턴층 상에 결함 밀도가 높은 결함영역과 상기 결함영역보다 상대적으로 결함 밀도가 낮은 결함회피영역으로 구획되도록 상기 질화물 반도체층이 성장된 에피택셜 구조층을 형성하는 단계; 및 상기 결함회피영역과 대응되는 에피택셜 구조층 상부 영역에 전극들을 형성하는 단계를 포함하고, 수평방향으로 인접한 상기 윈도우 영역 사이의 패턴층의 폭은 16㎛ 내지 500㎛인 것을 특징으로 할 수 있다.

Description

질화물 반도체 소자 및 이의 제조 방법{Nitride Semiconductor Device and Method for manufacturing thereof}
본 발명은 질화물 반도체 소자 및 이의 제조 방법에 관한 것으로서, 보다 구체적으로는 질화물 반도체층들이 적층된 에피택셜 구조층 중 결함회피영역과 대응되는 영역에 전극들을 배치함으로써, 질화물 반도체 소자의 누설전류를 줄이고 전기적 특성을 개선한 질화물 반도체 소자 및 이의 제조 방법이다.
최근 질화알루미늄(AlN), 질화갈륨(GaN), 질화인듐(InN), 질화인듐갈륨(InGaN), 질화갈륨알루미늄(GaAlN) 등의 질화물 반도체 물질은 발광다이오드(LED)나 레이저 다이오드(LD) 등의 광학 소자 및 HEMT(High-Electron-Mobility Transistor), MOS-FET(Metal-Oxide-Semiconductor　Field-Effect Transistor) 등과 같은 전자소자 또는 전력소자(power device)에 적용되고 있다.
질화물 반도체 물질은 물성적으로 전자소자 또는 전력소자에 적용될 경우 기존 실리콘(Si) 반도체에 비하여 고효율, 고온, 고주파 및 경량화를 구현할 수 있는 장점이 있다.
특히, 질화물 반도체 물질들 중 하나인 질화갈륨(GaN)은 실리콘(Si) 대비 에너지 밴드 갭(Energy Band-gap)이 크고, 열적 화학적 안정성, 높은 전자 포화 속도 및 빠른 전자이동도 등 우수한 물성을 갖고 있어 광학소자뿐만 아니라 전자소자에 활발히 적용되고 있다.
또한, 질화물 반도체 물질은 대부분 MOCVD(Metal-organic Chemical Vapor Deposition), HVPE(Hydride Vapor Phase Epitaxy) 또는 MBE(Molecular Beam Epitaxy) 방법으로 성장된다. 하지만, 질화물 반도체 물질을 실리콘(Sillicon), 사파이어(Al2O3), 실리콘카바이트(SiC: Silicon Carbide) 또는 갈륨아세나드(GaAs) 기판과 같이 성장되는 물질과 다른 기판을 사용할 경우 기판과 성장층 사이의 격자상수 및 열팽창 계수 차이로 인하여 질화물 반도체층에 다수의 결함들이 발생된다.
도 1은 종래 기술에 따라 제조된 질화물 반도체 소자의 일례로서 수직형 질화물 반도체 소자의 구조를 개략적으로 도시한 도면이다.
도 1을 참조하면, 종래의 수직형 질화물 반도체 소자(예를 들어, MOS-FET)는 기판(10), 상기 기판(10) 상에 형성되는 질화물 반절연층(20: Nitride Semi-insulating layer), 제1 질화물 반도체층(30) 및 제2 질화물 반도체층(40), 상기 제2 질화물 반도체층(40) 상에 선택적으로 형성되는 보호층(55), 게이트 전극(51) 및 소스 전극(52), 상기 기판(10) 하부에 배치된 드레인 전극(53)을 포함한다.
상기 기판(10)은 상부의 질화물 반도체층들과 이종 물질인 실리콘(Sillicon), 사파이어(Al2O3), 실리콘카바이트(SiC: Silicon Carbide) 또는 갈륨아세나드(GaAs)로 형성되거나 상부의 질화물 반도체층들과 동종 물질인 질화알루미늄(AlN), 질화갈륨(GaN), 질화인듐(InN), 질화인듐갈륨(InGaN), 질화갈륨알루미늄(GaAlN)와 Ⅲ-Ⅴ족으로 구성된 합금물질로 형성될 수 있다. 상기 기판(10)이 상부의 질화물 반도체층들과 이종 물질로 이루어진 경우에는 상기 기판(10) 상에 완충층이 형성될 수도 있으며, 상기 드레인 전극(53)이 형성되기 전에 상기 기판(10) 및/또는 완충층은 제거될 수도 있다.
상기 질화물 반절연층(20)은 질화물 반도체층의 도너 농도를 낮추고 고저항 특성을 갖도록 하기 위해 탄소(C) 또는 철(Fe)과 같이 억셉터 제공 물질을 도핑하여 형성할 수 있다. 이러한 도핑에 의해 상기 질화물 반절연층(20)의 도너 도핑 농도가 감소하여 반절연 특성을 갖는 0.5 ~ 5×1016/cm3를 가질 수 있다.
상기 제1 질화물 반도체층(30)은 1 ~ 6×1018/cm3 의 도핑 농도를 갖는 P형(p-type) 질화갈륨(GaN)으로 형성될 수 있고, 두께는 0.3 ~ 2㎛일 수 있다. 또한, 상기 제2 질화물 반도체층(40)은 1 ~ 6×1018/cm3 의 도핑 농도를 갖는 N형(N+ type) 질화갈륨(GaN)으로 형성될 수 있고, 두께는 0.1 ~ 1㎛일 수 있다.
상기 기판(10) 상에 형성된 질화물 반도체층들(20, 30, 40)은 질화물 반도체 물질이 성장되어 형성되는 복수의 층에 대한 단순한 예시에 불과하며, 전력 소자의 경우, 전력소자용 EPI층, 반절연층, p-type GaN층, n-type GaN층 및/또는 AlGaN 층이 적층되어 형성할 수도 있다. 본 명세서에서는 이와 같은 복수의 층들로 형성된 질화물 반도체층들을 에피택셜 구조층(60)이라고 총칭하기로 한다.
이와 같이, 수직형 질화물 반도체 소자의 결정층이 완성되면, 식각 공정을 진행하여 질화물 반절연층(20)의 일부가 노출되는 트렌치 영역을 형성하고 그 상부에 보호층(55)이 선택적으로 형성될 수 있다.
상기 보호층(55)은 SiO2, SiN 또는 Al2O3로 구성된 절연막으로서 SiO2, SiN 및 Al2O3 를 포함하는 그룹에서 적어도 하나 이상으로 이루어진 복수층으로 형성될 수도 있다. 또한, 상기 보호층(55)은 서로 다른 SiO2, SiN 또는 Al2O3 물질이 교대로 적층된 구조로 형성될 수도 있다.
트렌치 영역의 보호층(56) 상에는 게이트 전극(51)이 형성되고, 상기 제2 질화물 반도체층(40)과 전기적으로 연결되는 소스 전극(52) 및 상기 기판(10)의 배면에 드레인 전극(53)이 형성되어 수직형 질화물 반도체 소자가 완성된다.
상술한 바와 같은 질화물 반도체 소자에 있어서 에피택셜 구조층(60)은 질화물 반도체 물질의 성장 중 예를 들어 격자 불일치 또는 격자 부정합 등을 포함하는 여러 요인들로 인하여 다수의 결함들(D)이 발생될 수 있다.
상기 기판(10)이 에피택셜 구조층(60)과 이종 기판일 경우, 에피택셜 구조층(60)의 결함밀도는 5×107/cm2 이상이고, 고가의 질화물 반도체 기판을 사용하더라도 결함밀도가 5×105/cm2 이상인 결함을 갖는 것으로 알려져 있다.
이와 같이, 물리적인 원인에 의해 에피택셜 구조층(60)에는 결함들(D)이 존재하는데, 이들 결함들(D)이 이후 형성되는 전극들(게이트 전극, 소스 전극 및 드레인 전극)과 접촉할 경우, 질화물 반도체 소자의 누설 전류가 증가하고 항복전압이 낮아지는 문제가 발생한다. 특히 TSD(Threading Screw Dislocation)의 경우 한 개의 TSD가 소자의 EPI층에 발생시 항복전압이 5% 내지 35%까지 감소시킨다고 보고되었다. 또한, TED(Thread Edge Dislocation)의 경우 누설 전류를 높이며 항복 전압을 낮추는 원인으로 보고되고 있다.
또한, 질화물 반도체 소자의 에피택셜 구조층(60)에는 결함들(D)의 밀도가 높은 영역이 존재하는데, 종래 기술에서는 이에 대한 고려 없이 질화물 반도체 소자의 전극들(51, 52, 53: 게이트 전극, 소스 전극 및 드레인 전극)을 형성함으로써, 질화물 반도체 소자의 전기적 특성을 떨어뜨렸다.
이와 같이, 상기 에피택셜 구조층(60)에 발생된 결함들(D)은 질화물 반도체 소자의 전기적 특성을 저하시키기 때문에 질화물 반도체 물질 성장시 결함들(D)을 줄이기 위한 ELOG(Epitaxial Lateral Over Growth) 방법이 제안되었다.
도 2는 종래의 ELOG(Epitaxial Lateral Over Growth) 방법에 따라 제조된 질화물 반도체 소자의 전극이 에피택셜 구조층의 결함영역에 형성되는 경우를 설명하기 위한 도면이다.
종래의 ELOG(Epitaxial Lateral Over Growth) 방법에 따르면, 먼저 이종 기판인 베이스 기판(100) 상에 예를 들어 0.1 내지 3㎛ 두께의 완충층(102)을 형성한 다음, SiO2, SiN, Al2O3, Cr, Ti, CrN 또는 TiN와 같은 물질을 증착한다. 그런 다음, 포토리소그라피(Photo-lithography) 방법에 따라 증착된 층의 일부를 선택적으로 식각하여 윈도우 영역(W)을 구비한 패턴층(44)을 형성한다.
그런 다음, 패턴층(44)의 윈도우 영역에 초기 성장되는 질화물 반도체층을 씨드(seed)층으로 하여 질화물 반도체층을 더욱 측면 성장되어 이웃하는 질화물 반도체층이 서로 병합(merge)됨으로써 상기 패턴층의 상부를 완전히 덮게 되며, 이후 계속 질화물 반도체층들이 성장됨으로써 복수의 질화물 반도체층들로 구성된 에피택셜 구조층(60)을 형성한다.
이와 같이, ELOG(Epitaxial Lateral Over Growth) 방법을 이용하면, 성장된 질화물 반도체층의 결함밀도를 5×108/cm2 에서 5×107/cm2 로 감소시킬 수 있는 것으로 알려져 있다.
하지만, ELOG 방법도 에피택셜 구조층(60)에 발생하는 결함들(D)을 완전히 제거할 수 없고, ELOG 방법으로 에피택셜 구조층(60)을 형성하더라도 윈도우 영역(W) 및 질화물 반도체층들의 측면 성장에 따라 병합되는 영역과 대응되는 영역에서 결함 밀도가 상대적으로 높게 나타난다.
따라서, 다수의 결함들(D)이 발생하는 윈도우 영역(W) 및 질화물 반도체층들의 측면 성장에 따라 병합되는 영역과 대응되는 영역에 질화물 반도체 소자의 전극들(50: 게이트 전극, 소스 전극 및 드레인 전극)을 형성할 경우, 도 2에서와 같이, 에피택셜 구조층(60)에 존재하는 결함들(D)과 전극들이 전기적으로 접촉하게 되어 소자의 신뢰성이 저하된다.
본 발명의 목적은, 에피택셜 구조층 형성을 위해 배치된 패턴층의 윈도우 영역들 간의 거리를 증가시켜 에피택셜 구조층에 결함 밀도가 낮은 결함회피영역을 형성하고, 상기 결함회피영역과 대응되는 영역에 전극들을 형성함으로써, 소자의 전기적 특성을 향상시킨 질화물 반도체 소자 및 이의 제조방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은, 질화물 반도체층들이 적층된 에피택셜 구조층에서 결함들의 밀도가 낮은 영역과 대응되는 영역에 소자 전극들을 형성함으로써, 에피택셜 구조층의 결함들과 전극들의 접촉에 의한 누설 전류 증가 및 항복전압 저하를 방지한 질화물 반도체 소자 및 이의 제조방법을 제공하는데 있다.
또한, 본 발명의 또 다른 목적은, 에피택셜 구조층에 결함 밀도가 낮은 결함회피영역을 형성하고, 결함회피영역과 대응되는 영역에 소자 전극들을 형성함으로써, 소자 신뢰성을 향상시킨 질화물 반도체 소자 및 이의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 질화물 반도체 소자의 제조방법은, 베이스 기판을 제공하는 단계; 상기 베이스 기판 상에 질화물 반도체층이 측면 성장하는 씨드층이 형성되는 복수의 윈도우 영역을 포함하는 패턴층을 형성하는 단계; 상기 패턴층 상에 결함 밀도가 높은 결함영역과 상기 결함영역보다 상대적으로 결함 밀도가 낮은 결함회피영역으로 구획되도록 상기 질화물 반도체층이 성장된 에피택셜 구조층을 형성하는 단계; 및 상기 결함회피영역과 대응되는 에피택셜 구조층 상부 영역에 전극들을 형성하는 단계를 포함하고, 수평방향으로 인접한 상기 윈도우 영역 사이의 패턴층의 폭은 16㎛ 내지 500㎛인 것을 특징으로 할 수 있다.
여기서, 상기 윈도우 영역은 상기 베이스 기판에 노출되거나 또는 상기 베이스 기판과 상기 패턴층 사이에 형성된 완충층이 노출된 영역일 수 있다.
또한 상기 윈도우 영역은 스트라이프형, 원형 또는 다각형 구조이고 상기 윈도우 영역의 크기는 5㎛ 내지 50㎛일 수 있다.
또한, 상기 결함영역은 상기 윈도우 영역과 중첩되는 제1영역과 상기 윈도우 영역들 사이의 중앙 영역에 대응되는 제2영역일 수 있다.
또한, 상기 결함회피영역은 상기 제1영역과 상기 제2영역 사이의 패턴층에 대응되는 제3영역일 수 있다.
또한, 상기 제1영역은 상기 윈도우 영역과 인접한 패턴층과 일부 영역이 중첩될 수 있다.
또한, 상기 결함영역의 결함 밀도는 상기 결함회피영역의 결함밀도보다 50배 이상일 수 있다.
또한, 상기 패턴층을 형성하는 단계는, 상기 베이스 기판 상에 SiO2, SiN, Al2O3, Ti, Cr, TiN 및 CrN 을 포함하는 그룹으로부터 선택된 물질이 증착된 후 상기 윈도우 영역이 형성될 영역이 식각되는 단계를 포함하여 이루어질 수 있다.
또한 본 발명의 질화물 반도체 소자의 제조방법은 상기 결함회피영역과 대응되는 하부 영역에 다른 전극들을 형성하는 단계를 더 포함할 수 있다.
한편, 상기 기술적 과제를 달성하기 위한 본 발명에 따른 질화물 반도체 소자는, 질화물 반도체층이 측면 성장되는 씨드층이 형성되는 복수의 윈도우 영역을 포함하는 패턴층; 상기 패턴층 상에 결함 밀도가 높은 결함영역과 상기 결함영역보다 상대적으로 결함 밀도가 낮은 결함회피영역이 구획되도록 상기 질화물 반도체층이 성장된 에피택셜 구조층; 및 상기 결함회피영역과 대응되는 상기 에피택셜 구조층의 상부 또는 하부에 배치된 전극들을 포함하고, 수평방향으로 인접한 상기 윈도우 영역 사이의 패턴층의 폭은 16㎛ 내지 500㎛이고, 상기 윈도우 영역의 크기는 5㎛ 내지 50㎛일 수 있다.
여기서, 상기 패턴층은 SiO2, SiN, Al2O3, Ti, Cr, TiN 및 CrN 을 포함하는 그룹으로부터 선택되는 물질로 이루어질 수 있다.
본 발명에 따른 질화물 반도체 소자 및 이의 제조방법은, 에피택셜 구조층 형성을 위해 배치된 패턴층의 윈도우 영역들 간의 거리를 증가시켜 에피택셜 구조층에 결함 밀도가 낮은 결함회피영역을 형성하고, 상기 결함회피영역과 대응되는 영역에 전극들을 형성함으로써, 소자의 전기적 특성을 향상시킨 효과가 있다.
또한, 본 발명에 따른 질화물 반도체 소자 및 이의 제조방법은, 질화물 반도체층들이 적층된 에피택셜 구조층에서 결함들의 밀도가 낮은 영역과 대응되는 영역에 소자 전극들을 형성함으로써, 에피택셜 구조층의 결함들과 전극들의 접촉에 의한 누설 전류 증가 및 항복전압 저하를 방지한 효과가 있다.
또한, 본 발명에 따른 질화물 반도체 소자 및 이의 제조방법은, 에피택셜 구조층에 결함 밀도가 낮은 결함회피영역을 형성하고, 결함회피영역과 대응되는 영역에 소자 전극들을 형성함으로써, 소자 신뢰성을 향상시킨 효과가 있다.
도 1은 종래 기술에 따라 제조된 질화물 반도체 소자의 일례로서 수직형 질화물 반도체 소자의 구조를 개략적으로 도시한 도면이다.
도 2는 종래의 ELOG(Epitaxial Lateral Over Growth) 방법에 따라 제조된 질화물 반도체 소자의 전극이 에피택셜 구조층의 결함영역에 형성되는 경우를 설명하기 위한 도면이다.
도 3은 본 발명에 따라 질화물 반도체 소자의 전극들이 에피택셜 구조층의 결함회피영역에 형성되는 일례를 설명하기 위한 도면이다.
도 4a 내지 도 4e는 본 발명에 따른 질화물 반도체 소자의 제조 방법을 도시한 도면이다.
도 5a 및 도 5b는 본 발명에 따른 질화물 반도체 소자의 제조 방법에서 사용되는 윈도우 영역들이 형성된 패턴층의 일례를 도시한 도면과 이러한 윈도우 영역(W)에서의 질화물 반도체층의 초기 성장 모습을 도시한 SEM 사진이다.
도 6a 및 도 6b는 본 발명에 따른 질화물 반도체 소자의 제조 방법에서 에피택셜 구조층의 결함영역과 결함회피영역을 설명하기 위한 도면이다.
도 7은 본 발명에 따른 질화물 반도체 소자의 제조 방법에 의해 형성된 수직형 질화물 반도체 소자의 구조의 일례를 도시한 도면이다.
도 8은 본 발명에 따른 에피택셜 구조층의 결함회피영역에 형성된 질화물 반도체 소자의 전극들 구조의 일례를 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 본 발명의 실시예들은 도면을 참고하여 상세하게 설명한다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3은 본 발명에 따라 질화물 반도체 소자의 전극들이 에피택셜 구조층의 결함회피영역에 형성되는 일례를 설명하기 위한 도면이다.
본 발명의 질화물 반도체 소자 제조방법은 예를 들어 ELOG(Epitaxial Lateral Over Growth) 방법을 적용할 수 있다. ELOG 기술은 복수의 윈도우 영역(개구 영역)이 형성된 패턴층(이하 "마스크층"이라고도 함)을 형성하고, 예를 들어 윈도우 영역이 원형인 경우 아일랜드 형태로 씨드층을 형성한 후, 선택적 성장을 계속 진행하는 기술이다.
먼저 상술한 바와 같이 베이스 기판(100)이 질화물 반도체 물질과 다른 이종 물질로 이루어진 경우에는 상기 베이스 기판(100) 상에 완충층(102)이 형성될 수 있다. 상기 완충층(102) 상에는, SiO2, SiN, Al2O3, Cr, Ti, CrN 또는 TiN와 같은 물질을 적절한 두께로 증착한 후, 포토리소그라피(Photo-lithography) 방법에 따라 증착된 층을 선택적으로 식각하여 복수의 윈도우 영역(W)들을 포함하는 패턴층(104)이 형성된다. 본 발명에서는 종래 기술과 달리, 윈도우 영역(W) 사이의 거리 또는 윈도우 영역(W)들 사이의 최소 간격, 즉 패턴층(104)의 폭을 종래 ELOG(Epitaxial Lateral Over Growth) 방법에서 형성한 폭보다 3배 이상 넓게 형성한다.
즉, 상기 윈도우 영역들(W) 사이(수평방향으로 인접한 윈도우 영역들 사이)의 패턴층(104)의 폭은 약 16 ~ 500㎛이고, 윈도우 영역(W)의 크기는 5 ~ 50㎛으로 형성한다.
여기서 패턴층(104)의 폭은 마스크가 형성된 영역의 최소 폭, 즉 수평방향으로 인접한 윈도우 영역들 사이의 최소 간격을 일컬으며, 윈도우 영역(W)의 크기는 윈도우 영역(W)의 형상에 따라 윈도우 영역이 스트라이프형(직선형)인 경우에는 윈도우 영역의 폭, 윈도우 영역이 원형인 경우에는 그 지름, 윈도우 영역이 다각형인 경우에는 가장 긴 대각선의 길이를 일컬을 수 있다.
상기 패턴층(104) 상에는 복수의 질화물 반도체층들로 구성된 에피택셜 구조층(60)이 형성된다. 상기 에피택셜 구조층(60)은 반절연층, p-type GaN층, n-type GaN층 및/또는 AlGaN층 등을 포함할 수 있다.
상술한 바와 같이 질화물 반도체층을 윈도우 영역을 중심으로 성장시킴에 따라, 본 발명에 따른 질화물 반도체 소자의 에피택셜 구조층(60)은 윈도우 영역(W)과 중첩되고, 인접한 패턴층(104)의 일부와 중첩되는 제1영역(A1), 상기 패턴층(104)의 중앙 영역과 대응되는 제2영역(A2) 및 상기 제1영역(A1)과 제2영역(A2) 사이의 제3영역(A3)으로 구분되는 영역들을 포함한다. 상기 제3영역(A3)은 패턴층(104)과 중첩 영역일 수 있다.
상기 에피택셜 구조층(60)에는 결함들(D)이 존재하는데, 결함들(D)의 밀도가 높은 결함영역과 결함들(D)의 밀도가 상대적으로 낮은 결함회피영역으로 구분할 수 있다.
위에서 설명한 제1 및 제2 영역(A1, A2)은 결함 밀도가 높은 결함영역이고, 제3영역(A3)은 결함 밀도가 상대적으로 낮은 결함회피영역으로 정의될 수 있다. 이와 같이, 본 발명에 따라 결함 발생이 낮은 ELOG 방법을 적용하더라도 질화물 반도체 소자의 에피택셜 구조층(60)에는 윈도우 영역(W)과 대응되는 제1영역(A1)과 윈도우 영역(W)들 사이의 패턴층(104)의 중앙 영역과 대응되는 제2영역(A2)에서 결함들(D)이 발생한다.
상기 에피택셜 구조층(60)이 형성되면 전극들(150: 게이트 전극, 소스 전극 및/또는 드레인 전극)을 결함회피영역(제3영역(A3))과 대응되는 에피택셜 구조층(60)의 상부 영역에 형성한다.
이와 같이, 본 발명의 질화물 반도체 소자 및 그의 제조 방법은 상기 에피택셜 구조층(60)의 결함영역(A1, A2)과 결함회피영역(A3) 중 결함회피영역(A3)에 전극들(150)을 형성함으로써, 에피택셜 구조층(60)에 존재하는 결함들과 전극들(150)의 접촉에 의한 질화물 반도체 소자의 누설 전류 증가 및 항복전압 저하를 최소화하였다.
도 4a 내지 도 4e는 본 발명에 따른 질화물 반도체 소자 제조 방법을 도시한 도면이다.
도 4a를 참조하면, 본 발명의 질화물 반도체 소자의 제조 방법은, 먼저 베이스 기판(100)을 제공하고, 상기 베이스 기판(100) 상에 완충층(102)을 형성한다. 상기 베이스 기판(100)은 실리콘(Sillicon), 사파이어(Al2O3), 실리콘카바이트(SiC: Silicon Carbide) 또는 갈륨아세나드(GaAs)이거나 질화알루미늄(AlN), 질화갈륨(GaN), 질화인듐(InN), 질화인듐갈륨(InGaN), 질화갈륨알루미늄(GaAlN)와 -족으로 구성된 합금물질일 수 있다.
또한, 상기 완충층(102)은 갈륨(Ga) 또는 알루미늄(Al)을 포함하는 질화물 반도체층이 적어도 하나 이상으로 형성될 수 있다. 상기 베이스 기판(100)이 질화물 반도체 물질과 이종의 물질일 경우, 적어도 하나 이상의 AlN층과 적어도 하나 이상의 AlGaN층을 교대로 적층하여 형성할 수 있다. 경우에 따라 AlGaN의 Al의 조성비율을 조절하여 형성할 수 있다.
그런 다음, 상기 완충층(102) 상에 SiO2, SiN, Al2O3, Ti, Cr, TiN, CrN와 같은 물질을 증착한 후, 포토리소그라피 공정에 따라 복수의 윈도우 영역(W)을 구비한 패턴층(104)을 형성한다. 상기 윈도우 영역(W)은 패턴층(104) 일부가 제거되어 완충층(102)이 노출되는 영역이다.
또한, 본 발명에서는 상기 윈도우 영역(W)들 사이의 패턴층(104)의 폭을 16 ~ 500㎛로 형성하고, 상기 윈도우 영역(W)의 크기를 5 ~ 50㎛으로 형성한다. 이것은 이후 형성될 에피택셜 구조층에서 결함 밀도가 낮은 결함회피영역을 최대한 확보하기 위해서이고, 상기 패턴층(104)의 폭이 넓을수록 비례적으로 윈도우 영역(W)의 크기도 비례적으로 넓혀 패터닝하는 것이 바람직하다. 상기 패턴층의 폭이 16㎛ 이하이면 후술하는 바와 같은 전극이 형성되는 영역에 대응하는 결함회피영역이 너무 좁아 전극 형성이 어렵고, 상기 패턴층의 폭이 500㎛ 이상이면 질화물 반도체층의 측면 성장에 따른 편평한 표면의 에피택셜 구조층의 형성이 어려워질 수 있다. 또한 윈도우 영역(W)의 크기가 5㎛ 이하이거나 50㎛ 이상인 경우 질화물 반도체 물질의 초기 성장에 따른 균일한 씨드층의 형성이 어려울 수 있다. 또한, 제조되는 질화물 반도체 소자의 크기와 특성에 따라 상기 윈도우 영역(W)의 형상 및 이들 사이의 거리 및 크기는 상술한 바와 같이 다양한 형태로 형성될 수 있다.
상술한 바와 같이, 완충층(102) 상에 패턴층(104)이 형성되면, 윈도우 영역(W)에는 질화물 반도체층의 초기 성장에 따른 씨드층(60a)이 형성될 수 있다. 상기 씨드층(60a)은 윈도우 영역(W)의 노출된 완충층(102) 및 인접한 패턴층(104) 일부와 중첩되도록 형성될 수 있다.
상기와 같은 패턴층(104) 상에서 윈도우 영역(W)을 중심으로 한 씨드층(60a) 을 중심으로 질화물 반도체층이 계속하여 측면 성장한다. 질화물 반도체층의 성장은 통상의 기술자에게 일반적으로 알려진 다양한 방법을 이용하여 성장될 수 있으며, 예를 들어, MOCVD(Metal Organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy) 또는 HVPE(Hydride Vapor Phase Epitaxy) 등의 기술을 이용하여 성장될 수 있으나, 본 발명에서와 같이 에피택셜 구조층에서 결함회피영역의 폭을 5㎛ 이상으로 확보하기 위해서는 성장 속도가 빠르고 고품질의 질화물 반도체층을 성장할 수 있는 HVPE(Hydride Vapor Phase Epitaxy)을 적용하는 것이 보다 바람직하다.
상기 씨드층(60a)을 중심으로 하는 질화물 반도체 물질의 성장이 계속되면, 도 4b에 도시한 바와 같이, 인접한 질화물 반도체 층이 측면 병합되기 시작하게 된다. 예를 들어 윈도우 영역(W)이 원형인 경우 질화물 반도체층은 윈도우 영역(W)을 중심으로 사다리꼴 형태로 성장하는데, 그 방향은 상기 패턴층(104)의 양측 가장자리(윈도우 영역)에서 상기 패턴층(104)의 중앙 영역(윈도우 영역들 사이의 패턴층의 중심선(s)으로부터 일정 거리 이내의 영역)으로 진행된다.
도 4c를 참고하면, 상기 패턴층(104)의 윈도우 영역(W)에 위치한 씨드층(60a)은 이후 성장 방향이 수평 방향으로 진행되면서 상기 패턴층(104)의 마스크 영역의 중심선(S) 부근에서 계속 병합하게 되는데, 이러한 병합 과정에서 측면 성장되는 시드들이 조금씩 어긋날 경우 결함을 발생시킬 수 있고, 이러한 결함은 이후 성장되는 성장층들에 전이될 수 있다. 따라서 패턴층(104)의 중앙 영역에 결함영역이 형성된다.
이후, 도 4d 및 도 4e에 도시한 바와 같이, 질화물 반도체층들의 성장이 계속되면 최종적인 에피택셜 구조층(60)이 형성된다. 상기 에피택셜 구조층(60)은 도 1과 관련하여 상술한 바와 같이 예를 들어 질화물 반절연층, 제1 및 제2 질화물 반도체층 등을 포함할 수 있다.
상기 반절연층은 질화물 반도체 물질로 형성되며, 억셉터를 제공할 수 있는 물질을 혼합하거나 이를 포함하는 물질로을 확산시켜 일반적인 질화물 반도체층 보다 높은 저항값을 갖도록 한 층이다. 상기 억셉터를 제공할 수 있는 물질은 탄소(C)나 철(Fe) 이외에, 크롬(Cr), 아연(Zn), 베릴륨(Be), 마그네슘(Mg), 망간(Mn), 바나듐(V) 등과 같은 물질일 수 있다.
상기 제1 및 제2 질화물 반도체층은 P형 질화물질 또는 N형 질화물질로 이루어진 층으로써, 질화물 반도체 소자의 활성층, 정공 또는 전자의 수송층을 포함할 수 있다.
이와 같이, 상기 패턴층(104) 상에 에피택셜 구조층(60)이 형성되면, 위에서 설명한 바와 같이, 상기 에피택셜 구조층(60)은 결함회피영역과 대응되는 제3영역(A3)과 결함영역과 대응되는 제1 및 제2 영역(A1, A2)으로 구분될 수 있다.
상기 윈도우 영역(W)들 사이의 패턴층(104)의 마스크가 형성된 영역의 중앙 영역에 대응되는 제2영역(A2)과 윈도우 영역(W)과 대응되는 제1영역(A1)에서는 다수의 결함들(D)이 발생된다. 따라서, 상기 제1영역(A1)과 제2영역(A2)에서는 결함 밀도가 높고, 상대적으로 제3영역(A3)에서는 결함 밀도가 낮게 된다.
본 발명에서는 윈도우 영역(W)으로 분리된 패턴층(104)의 마스크가 형성된 영역에 그 폭이 5㎛ 이상인 결함회피영역을 형성할 수 있다.
상기와 같이, 에피택셜 구조층(60)이 형성되면, 제3영역(A3)과 대응되는 결함회피영역에 전극들(150: 게이트 전극, 소스 전극 및 드레인 전극)을 형성한다. 즉, 본 발명에서는 질화물 반도체 소자의 전극들을 에피택셜 구조층(60) 중 결함 밀도가 낮거나 결함들이 존재하지 않는 결함회피영역에 형성함으로써, 전극들과 결함들의 접촉에 의해 발생되는 문제를 최소화하였다.
이와 같이, 본 발명에 따른 질화물 반도체 소자 및 이의 제조방법은, 에피택셜 구조층 형성을 위해 배치된 패턴층의 윈도우 영역들 간의 거리를 증가시켜 에피택셜 구조층에 결함 밀도가 낮은 결함회피영역을 형성하고, 상기 결함회피영역과 대응되는 영역에 전극들을 형성함으로써, 소자의 전기적 특성을 향상시키는 효과가 있다.
또한, 본 발명에 따른 질화물 반도체 소자 및 이의 제조방법은, 질화물 반도체층들이 적층된 에피택셜 구조층에서 결함들의 밀도가 낮은 영역과 대응되는 영역에 소자 전극들을 형성함으로써, 에피택셜 구조층의 결함들과 전극들의 접촉에 의한 누설 전류 증가 및 항복전압 저하를 방지한 효과가 있다.
또한, 본 발명에 따른 질화물 반도체 소자 및 이의 제조방법은, 에피택셜 구조층에 결함 밀도가 낮은 결함회피영역을 형성하고, 결함회피영역과 대응되는 영역에 소자 전극들을 형성함으로써, 소자 신뢰성을 향상시킨 효과가 있다.
도 5a 및 도 5b는 본 발명에 따른 질화물 반도체 소자의 제조 방법에서 사용되는 윈도우 영역들이 형성된 패턴층의 일례를 도시한 도면과 이러한 윈도우 영역(W)에서의 질화물 반도체층의 초기 성장 모습을 도시한 SEM 사진이다.
도 5a에 도시된 패턴층(104) 구조의 일례는, 패턴층(104)에 원형의 윈도우 영역(W)이 형성되어 있고, 상기 윈도우 영역(W)의 지름(D2)은 5㎛, 윈도우 영역(W)들 사이의 거리(D1: 패턴층의 폭)는 17㎛로 하였다. 도 5b는 도 5a와 같은 패턴층을 이용하여 HVPE 방법으로 온도 950~1050℃, 대기압, 암모니아(NH3) 가스와 갈륨(Ga) 원소를 포함하는 GaCl 가스를 혼합하여 성장시킨 결과를 도시한다.
도면에 도시된 바와 같이, 인접한 7개의 윈도우 영역(W)들은 가운데의 윈도우 영역(W)을 제외한 나머지 윈도우 영역들이 육각형의 꼭지점에 배치되는 구조로 배열되어 있다. 물론, 복수의 윈도우 영역(W)들은 사각형 또는 삼각형 등 다양한 결합 구조로 배열될 수도 있다.
도 5a와 같은 패턴층을 이용하는 경우, 상기 윈도우 영역(W)에는 질화물 반도체 물질의 초기 성장에 따른 씨드층(60a)이 형성되고, 상기 씨드층(60a)을 중심으로 더욱 성장되는 성장층은 도 5b에 도시된 바와 같이, 육각뿔 형태를 갖는다.
또한, 도 4a 및 도 4b에 설명한 바와 같이, 윈도우 영역(W) 상부에 씨드층(60a)을 형성하고, 이후 질화물 반도체층을 더욱 성장시키면 도 5b에 도시한 바와 같은 윈도우 영역들(W) 사이에서 성장층들이 서로 교차되는 것을 볼 수 있다.
이후, 씨드층(60a)을 중심으로 더욱 성장된 질화물 반도체층은 대략 동일한 수평을 유지하면서 성장하고, 이러한 질화물 반도체층들이 복수층으로 적층되어 질화물 반도체 소자의 에피택셜 구조층을 이룬다.
도 6a 및 도 6b는 본 발명에 따른 질화물 반도체 소자의 제조 방법에서 에피택셜 구조층의 결합영역과 결함회피영역을 설명하기 위한 도면이다.
도 6a 및 도 6b를 참조하면, 본 발명의 질화물 반도체 소자의 제조방법에서 베이스 기판(100) 상에 완충층(102)이 형성되면, 도 4a에서 설명한 바와 같이, 패턴층(104)을 완충층(102) 상에 형성한다.
이후, 상기 패턴층(104)의 윈도우 영역(W)에 형성한 씨드층을 중심으로 성장된 질화물 반도체층들로 구성된 에피택셜 구조층(60)을 형성한다.
상기 윈도우 영역(W)들 사이의 패턴층(104)의 폭은 16 ~ 500㎛로 형성하고, 패턴층(104)에 형성되는 윈도우 영역(W)의 지름(폭)은 5 ~ 50㎛로 형성한다.
도 4b 및 도 4c에서 설명한 바와 같이, 에피택셜 구조층(60)을 중심으로 제1영역(A1)과 제2영역(A2)과 대응되는 결함영역, 제3영역(A3)과 대응되는 결함회피영역이 규정될 수 있다.
상기 윈도우 영역(W)은 결함영역인 제1영역(A1)에 포함된다. 상기 제1영역(A1)은 상기 윈도우 영역(W)보다 다소 넓은 폭으로 형성된다. 즉, 제1영역(A1)은 윈도우 영역(W)의 지름이 5㎛인 원형인 경우 상기 윈도우 영역(W)과 중첩되면서 인접한 패턴층(104) 내측으로 2㎛ 정도 확장된다.
또한, 제2영역(A2)은 윈도우 영역(W)들 사이의 패턴층(104) 중앙 영역에 형성되는데, 예를 들어 윈도우 영역(W)의 지름이 5㎛인 원형인 경우 수평 방향의 인접한 윈도우 영역(W)들 사이의 패턴층(104)의 중심선을 기준으로 양측 방향으로 각각 2㎛ 폭으로 형성될 수 있다.
즉, 상기 에피택셜 구조층(60)을 형성하면 윈도우 영역(W)에 대응하여 생성되는 결함 영역(A1) 이외에, 측면 성장되는 성장층의 병합에 따른 격자의 어긋남과 같은 물리적 원인에 의해 윈도우 영역(W)과 윈도우 영역(W)들 사이의 중앙 영역에서 결함영역(A2)이 형성된다. 또한, 결함영역(A1, A2)보다 상대적으로 결함 밀도가 낮은 결함회피영역(A3)이 상기 제1영역(A1)과 제2영역(A2) 사이에 형성된다. 상기 제3영역(A3)은 윈도우 영역(W)들 사이의 패턴층(104)과 중첩된다.
본 발명에 따르면 결함들(D)이 존재하는 제1 및 제2 영역(A1, A2: 결함영역)의 결함 밀도는 1×108/cm2 이하이고, 결함들이 상대적으로 적은 제3영역(A3: 결함회피영역)의 결함 밀도는 5×106/cm2 이하로 형성되어, 결함회피영역(A3)이 결함영역(A1, A2) 보다 결함 밀도가 50배 정도 낮게 되는 결과를 나타내었다.
도 6b를 참조하면, 도 4b에서 설명한 바와 같이, 윈도우 영역(W)이 원형이고 육각형의 중심과 꼭지점에 해당하는 위치에 형성되는 경우 패턴층(104)의 윈도우 영역(W)을 중심으로 육각뿔 구조로 성장층이 형성되었다. 성장층이 더욱 성장되면서 패턴층(104)의 중앙 영역(윈도우 영역(W)들의 사이 패턴층의 중앙 영역) 에도 결함영역(A1)이 형성된다.
본 발명에서는 물리적 공정에 따라 에피택셜 구조층(60)에 결함밀도가 높은 영역(결함영역: A1, A2)과 상대적으로 결함밀도가 낮은 영역(결함회피영역: A3)이 형성되는 점을 고려하여, 질화물 반도체 소자의 전극들을 결함회피영역(A3)과 대응되는 영역에 형성함으로써, 질화물 반도체 소자의 신뢰성이 향상되도록 하였다.
도 7은 본 발명에 따른 질화물 반도체 소자 제조 방법에 의해 형성된 수직형 질화물 반도체 소자의 구조를 도시한 도면이다.
도 7을 참조하면, 도 4d에 도시된 바와 같이, 수평형 질화물 반도체 소자를 형성할 수 있지만, 상기 에피택셜 구조층(60) 상부와 하부에 각각 제1전극(250)과 제2전극(260)을 형성함으로써, 수직형 질화물 반도체 소자를 구현할 수도 있다. 여기서 베이스 기판(100)이 이종 물질이든 동종 물질로 된 기판인지에 따라 베이스 기판(100) 및 완충층(102)의 제거 여부가 다르지만, 도시된 도면에서는 설명의 편의상 베이스 기판(100) 및 완충층(102)에 대한 도시는 생략되었다. 상기 제1전극(250)은 도 1에서 설명한 바와 같이, 게이트 전극과 소스 전극일 수 있고, 상기 제2전극(260)은 드레인 전극일 수 있다.
이와 같이, 질화물 반도체 소자를 수직형 구조로 형성할 경우, 질화물 반도체 소자의 문턱전압(Threshold Voltage)을 높여 외부의 노이즈에 따른 에러를 최소화 한 고신뢰성의 고전압 및 고전력 트랜지스터 구현이 가능하고, 질화물 반도체 소자의 수평 방향의 면적 증가 없이 유효 전류밀도를 높일 수 있어, 소형화 구현이 가능한 이점이 있다.
도 8은 본 발명에 따른 에피택셜 구조층의 결함 회피 영역에 형성된 질화물 반도체 소자의 전극들 구조를 설명하기 위한 도면이다.
도 8에 도시된 바와 같이, 질화물 반도체 소자의 에피택셜 구조층(60) 중 결함회피영역(A3)과 대응되는 영역에 전극들(E)을 형성한다. 상기 전극들(E)의 구조는 윈도우 영역(W)을 중심으로 질화물 반도체층이 성장하는 육각형 폐루프 구조로 형성하거나, 비연속적인 패턴들 형태로 형성할 수 있다.
즉, 본 발명에서는 에피택셜 구조층(60) 중 결함영역(A1, A2)에는 전극들(E)을 형성하지 않고 결함회피영역(A3)에만 전극들을 형성하되, 결함회피영역(A3)에 형성되는 전극들(E)의 구조는 소자 특성에 따라 다양한 형태로 형성한다.
이와 같이, 본 발명에 따른 질화물 반도체 소자 및 이의 제조방법은, 에피택셜 구조층 형성을 위해 배치하는 패턴층에서 형성되는 윈도우 영역들 간의 거리를 증가시켜 에피택셜 구조층에 결함 밀도가 낮은 결함회피영역을 형성하고, 상기 결함회피영역과 대응되는 영역에 전극들을 형성함으로써, 소자의 전기적 특성을 향상시킨 효과가 있다.
또한, 본 발명에 따른 질화물 반도체 소자 및 이의 제조방법은, 질화물 반도체층들이 적층된 에피택셜 구조층에서 결함들의 밀도가 낮은 영역과 대응되는 영역에 소자 전극들을 형성함으로써, 에피택셜 구조층의 결함들과 전극들의 접촉에 의한 누설 전류 증가 및 항복전압 저하를 방지한 효과가 있다.
또한, 본 발명에 따른 질화물 반도체 소자 및 이의 제조방법은, 에피택셜 구조층에 결함 밀도가 낮은 결함회피영역을 형성하고, 결함회피영역과 대응되는 영역에 소자 전극들을 형성함으로써, 소자 신뢰성을 향상시킨 효과가 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 베이스기판
102: 완충층
104: 패턴층
60: 에피택셜 구조층
150: 전극
W: 윈도우 영역
D: 결함

Claims (11)

  1. 베이스 기판을 제공하는 단계;
    상기 베이스 기판 상에 질화물 반도체층이 측면 성장하는 씨드층이 형성되는 복수의 윈도우 영역을 포함하는 패턴층을 형성하는 단계;
    상기 패턴층 상에 결함 밀도가 높은 결함영역과 상기 결함영역보다 상대적으로 결함 밀도가 낮은 결함회피영역으로 구획되도록 상기 질화물 반도체층이 성장된 에피택셜 구조층을 형성하는 단계; 및
    상기 결함회피영역과 대응되는 에피택셜 구조층 상부 영역에 전극들을 형성하는 단계를 포함하고,
    수평방향으로 인접한 상기 윈도우 영역 사이의 패턴층의 폭은 16㎛ 내지 500㎛인 것을 특징으로 하는 질화물 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 윈도우 영역은 상기 베이스 기판에 노출되거나 또는 상기 베이스 기판과 상기 패턴층 사이에 형성된 완충층이 노출된 영역인 것을 특징으로 하는 질화물 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 윈도우 영역은 스트라이프형, 원형 또는 다각형 구조이고 상기 윈도우 영역의 크기는 5㎛ 내지 50㎛인 것을 특징으로 하는 질화물 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 결함영역은 상기 윈도우 영역과 중첩되는 제1영역과 상기 윈도우 영역들 사이의 중앙 영역에 대응되는 제2영역인 것을 특징으로 하는 질화물 반도체 소자의 제조방법.
  5. 제4항에 있어서,
    상기 결함회피영역은 상기 제1영역과 상기 제2영역 사이의 패턴층에 대응되는 제3영역인 것을 특징으로 하는 질화물 반도체 소자의 제조방법.
  6. 제4항에 있어서,
    상기 제1영역은 상기 윈도우 영역과 인접한 패턴층과 일부 영역이 중첩되는 것을 특징으로 하는 질화물 반도체 소자의 제조방법.
  7. 제1항에 있어서,
    상기 결함영역의 결함 밀도는 상기 결함회피영역의 결함밀도보다 50배 이상인 것을 특징으로 하는 질화물 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 패턴층을 형성하는 단계는, 상기 베이스 기판 상에 SiO2, SiN, Al2O3, Ti, Cr, TiN 및 CrN 을 포함하는 그룹으로부터 선택된 물질이 증착된 후 상기 윈도우 영역이 형성될 영역이 식각되는 단계를 포함하여 이루어지는 것을 특징으로 하는 질화물 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 결함회피영역과 대응되는 하부 영역에 다른 전극들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 질화물 반도체 소자의 제조방법.
  10. 질화물 반도체층이 측면 성장되는 씨드층이 형성되는 복수의 윈도우 영역을 포함하는 패턴층;
    상기 패턴층 상에 결함 밀도가 높은 결함영역과 상기 결함영역보다 상대적으로 결함 밀도가 낮은 결함회피영역이 구획되도록 상기 질화물 반도체층이 성장된 에피택셜 구조층; 및
    상기 결함회피영역과 대응되는 상기 에피택셜 구조층의 상부 또는 하부에 배치된 전극들을 포함하고,
    수평방향으로 인접한 상기 윈도우 영역 사이의 패턴층의 폭은 16㎛ 내지 500㎛이고, 상기 윈도우 영역의 크기는 5㎛ 내지 50㎛인 것을 특징으로 하는 질화물 반도체 소자.
  11. 제10항에 있어서,
    상기 패턴층은 SiO2, SiN, Al2O3, Ti, Cr, TiN 및 CrN 을 포함하는 그룹으로부터 선택되는 물질로 이루어진 것을 특징으로 하는 질화물 반도체 소자.

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