JP7422271B1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP7422271B1
JP7422271B1 JP2023569595A JP2023569595A JP7422271B1 JP 7422271 B1 JP7422271 B1 JP 7422271B1 JP 2023569595 A JP2023569595 A JP 2023569595A JP 2023569595 A JP2023569595 A JP 2023569595A JP 7422271 B1 JP7422271 B1 JP 7422271B1
Authority
JP
Japan
Prior art keywords
intermediate layer
layer
semiconductor device
nitride semiconductor
group iii
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2023569595A
Other languages
English (en)
Other versions
JPWO2023176260A1 (ja
JPWO2023176260A5 (ja
Inventor
裕介 神田
達也 八木
順 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nuvoton Technology Corp Japan
Original Assignee
Nuvoton Technology Corp Japan
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nuvoton Technology Corp Japan filed Critical Nuvoton Technology Corp Japan
Publication of JPWO2023176260A1 publication Critical patent/JPWO2023176260A1/ja
Application granted granted Critical
Publication of JP7422271B1 publication Critical patent/JP7422271B1/ja
Publication of JPWO2023176260A5 publication Critical patent/JPWO2023176260A5/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66848Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/80Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

半導体装置(100)は、基板(101)と、バッファ層(102)と、中間層(103)と、電子走行層(104)と、電子供給層(105)と、ソース電極(201)およびドレイン電極(202)と、ゲート電極(203)とを有し、中間層(103)は、第1中間層(103A)と第2中間層(103B)とを積層した積層体を含み、第2中間層(103B)は、第1中間層(103A)の上方に設けられ、中間層(103)の下面から100nm上方の第1位置は、第1中間層(103A)内に位置し、中間層(103)の上面から100nm下方の第2位置は、第2中間層(103B)内に位置し、第2位置におけるバーガースべクトル<11-23>/3からなる刃状らせん混合転位密度を、第1位置におけるバーガースべクトル<11-23>/3からなる刃状らせん混合転位密度で割った値は、0.66以下である。

Description

本開示は、半導体装置および半導体装置の製造方法に関し、特に、III族窒化物半導体を用いたIII族窒化物半導体装置に関する。
III族窒化物半導体、特に、窒化ガリウム(GaN)または窒化アルミニウムガリウム(AlGaN)を用いたIII族窒化物半導体装置は、材料のバンドギャップの広さから、高い絶縁破壊電圧を有する。また、III族窒化物半導体装置では、AlGaN/GaN等のヘテロ構造を容易に形成することができる。
AlGaN/GaNヘテロ構造では、材料間での格子定数差から発生するピエゾ分極とAlGaNおよびGaNの自発分極とにより、AlGaN/GaN界面のGaN層側に高密度の電子(以下「2DEG(2 Dimensional Electron Gas):2次元電子ガス層」と称する)によるチャネルが形成される。この2次元電子ガス層のチャネルを利用したIII族窒化物半導体装置は、電子飽和速度が比較的高く、かつ、耐絶縁性が比較的高く、熱伝導率も比較的高いことから、高周波パワーデバイスに応用されている。
これらのIII族窒化物半導体装置において特性を高めるためには、出力電流にかかる電気特性が時間変化する現象、言い換えると、出力電流特性の再現性が劣化する現象である「電流コラプス」は出来る限り抑制されるとよい。
特許文献1には、窒化物半導体装置が開示されている。この窒化物半導体装置は、第1の窒化物半導体層、第2の窒化物半導体層、第3の窒化物半導体層および第4の窒化物半導体層を備える。さらに特許文献1には、第3の窒化物半導体層における第4の窒化物半導体層との界面の近傍にキャリアが蓄積されたチャネルが形成され、第2の窒化物半導体層は、第3の窒化物半導体層よりもバンドギャップが大きく、第1の窒化物半導体層は、そのバンドギャップが第2の窒化物半導体層のバンドギャップと同等かそれよりも大きく、かつ、第2の窒化物半導体層よりも高濃度の炭素が導入された構造が開示されている。これにより、チャネルが形成されている第3の窒化物半導体層と高濃度の炭素が導入されている第1の窒化物半導体層との距離を大きくすることで電流コラプスが低減できる。また、特許文献1では、窒化物半導体装置がトランジスタであることが開示されている。
国際公開第2012/066701号
上記特許文献1に記載された窒化物半導体装置において、さらに電流コラプスを抑制するために、低濃度の炭素であるため電子のトラップが少ない第2の窒化物半導体層を単純に厚膜化すると第2の窒化物半導体層の膜中に積層欠陥が生じる。そのため、第2の窒化物半導体層の膜中に積層欠陥によるトランジスタのゲートリークが増大して歩留まりが低下する課題がある。
そこで、本開示は、積層欠陥の発生を抑制できる半導体装置および半導体装置の製造方法を提供する。
上記目的を達成するために、本開示の一態様に係る半導体装置は、基板と、前記基板の上方に設けられた、III族窒化物半導体からなるバッファ層と、前記バッファ層の上方に設けられた、前記バッファ層と比べてバンドギャップが小さいIII族窒化物半導体からなる中間層と、前記中間層の上方に設けられた、前記中間層と比べてバンドギャップが小さいIII族窒化物半導体からなる電子走行層と、前記電子走行層の上方に設けられた、前記電子走行層と比べてバンドギャップが大きいIII族窒化物半導体からなる電子供給層と、前記電子供給層の上方に互いに間隔を空けて設けられたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極とのそれぞれに対して間隔を空けて前記電子供給層の上方に設けられたゲート電極とを有し、前記中間層は、第1中間層と第2中間層とを積層した積層体を含み、前記第2中間層は、前記第1中間層の上方に設けられ、前記中間層の下面から100nm上方の第1位置は、前記第1中間層内に位置し、前記中間層の上面から100nm下方の第2位置は、前記第2中間層内に位置し、前記第2位置におけるバーガースべクトル<11-23>/3からなる刃状らせん混合転位密度を、前記第1位置におけるバーガースべクトル<11-23>/3からなる刃状らせん混合転位密度で割った値は、0.66以下である。
また、本開示の一態様に係る半導体装置の製造方法は、基板の上方にIII族窒化物半導体からなるバッファ層を形成する第1工程と、前記バッファ層の上方に前記バッファ層と比べてバンドギャップが小さいIII族窒化物半導体からなる中間層を形成する第2工程と、前記中間層の上方に前記中間層と比べてバンドギャップが小さいIII族窒化物半導体からなる電子走行層を形成する第3工程と、前記電子走行層の上方に前記電子走行層と比べてバンドギャップが大きいIII族窒化物半導体からなる電子供給層を形成する第4工程と、前記電子供給層の上方に互いに間隔を空けてソース電極およびドレイン電極を形成する第5工程と、前記電子供給層の上方に前記ソース電極と前記ドレイン電極とのそれぞれに対して間隔を空けてゲート電極を形成する第6工程とを有し、前記第2工程は、前記バッファ層の上方に第1中間層を形成する第7工程と、前記第1中間層の上方に第2中間層を形成する第8工程とを備え、前記第8工程における窒素原料の供給モル量を、III族原料の供給モル量で割った値は、5000以上20000以下であり、かつ、前記第8工程における基板温度は、前記第7工程における基板温度と比べて大きいまたは同等である。
本開示に係る半導体装置および半導体装置の製造方法によれば、積層欠陥の発生を抑制できる。
図1は、実施の形態に係る半導体装置の構成を示す断面図である。 図2Aは、製造途上における半導体装置の構成を示す断面図である。 図2Bは、製造途上における半導体装置の構成を示す断面図である。 図2Cは、製造途上における半導体装置の構成を示す断面図である。 図2Dは、製造途上における半導体装置の構成を示す断面図である。 図2Eは、製造途上における半導体装置の構成を示す断面図である。 図2Fは、実施の形態に係る半導体装置の製造方法を示すフローチャートである。 図2Gは、比較例に係る水準1の窒化物半導体基板の構成を示す断面図である。 図2Hは、比較例に係る水準2および水準4の窒化物半導体基板の構成を示す断面図である。 図3は、水準3のバッファ層と第1中間層と第2中間層とにおける2次イオン質量分析法プロファイルを示す図である。 図4は、水準2の窒化物半導体基板における積層欠陥を示す画像である。 図5は、第1中間層を形成するステップから第2中間層を形成するステップへの工程の切り替え方法のフローチャートである。 図6は、欠陥検査機での欠陥検出数の第1中間層の膜厚依存性の結果を示す図である。 図7は、ゲートリークの第2中間層の膜厚依存性の結果を示す図である。
以下では、実施の形態について、図面を参照しながら具体的に説明する。
なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、例えば、各図において、構成要素の厚さ、大きさなどは、説明を分かりやすくするために誇張して図示されている場合もある。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略または簡略化する。
また、本明細書において、平行または直交などの要素間の関係性を示す用語、および、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数%程度の差異をも含むことを意味する表現である。
また、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向(鉛直上方)および下方向(鉛直下方)を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」および「下方」という用語は、2つの構成要素が互いに間隔を空けて配置されて2つの構成要素の間に別の構成要素が存在する場合のみならず、2つの構成要素が互いに密着して配置されて2つの構成要素が接する場合にも適用される。
また、本明細書および図面において、x軸、y軸およびz軸は、三次元直交座標系の三軸を示している。実施の形態では、z軸方向を基板の膜厚方向としている。また、本明細書において、「膜厚方向」とは、基板の膜厚方向を意味し、基板の上面に垂直な方向のことである。x軸およびy軸は、基板の上面に平行な二軸である。また、「平面視」とは、基板の上面に対して垂直な方向から見たときのことをいう。
また、本明細書において、「第1」、「第2」などの序数詞は、特に断りの無い限り、構成要素の数または順序を意味するものではなく、同種の構成要素の混同を避け、区別する目的で用いられている。
(実施の形態)
[構成]
まず、実施の形態に係る半導体装置100について、図1を用いて説明する。図1は、実施の形態に係る半導体装置100の構成を示す断面図である。
本実施の形態では、半導体装置100が高電子移動度トランジスタ(High Electron Mobility Transistor:HEMT)である場合について説明する。また、半導体装置100は、窒化物半導体装置である。
図1に示すように、半導体装置100は、窒化物半導体基板100Aと、ゲート電極203と、ソース電極201と、ドレイン電極202とを備える。また、窒化物半導体基板100Aは、基板101と、バッファ層102と、第1中間層103Aおよび第2中間層103Bからなる中間層103と、電子走行層104と、電子供給層105と、2DEG106とを備える。
基板101は、本実施の形態において、例えば、上方にバッファ層102と、中間層103と、電子走行層104と、電子供給層105とが形成可能な下地基板である。なお、基板101の上面(z軸正側の面)とは、上記バッファ層102などが形成される面である。基板101は、Siからなる基板である。より具体的には、基板101は、(111)面のSi単結晶基板(つまりは、(111)面を有するSi単結晶基板)である。基板101は、(111)面のSi単結晶基板に限らず、サファイア(Sapphire)、SiC、GaN、または、AlN等からなる基板であってもよい。なお、基板101である(111)面のSi単結晶基板の膜厚は、675μm以上1200μm以下であってもよい。
バッファ層102は、基板101の上方に設けられている。本実施の形態において、バッファ層102は、例えば、膜厚が2μmのIII族窒化物半導体からなる層(つまりは、III族窒化物半導体層)である。なお、バッファ層102の膜厚は、上記に限られない。バッファ層102は、より具体的には、AlNおよびAlGaNで構成される複数の積層構造からなるIII族窒化物半導体層である。バッファ層102は、その他に、GaN、AlGaN、AlN、InGaN、または、AlInGaN等のIII族窒化物半導体の単層もしくは複数層によって構成されていてもよい。バッファ層102は、Al1-αGaαN(0≦α<0.8)層を複数層積層した構造からなる超格子構造を含んでもよい。なお、バッファ層102は、AlNとAlGaNとを1つのペアとして、20以上100以下のペアが積層されて構成されてもよい。
また、バッファ層102は、例えば、炭素濃度が2.0E+19atoms・cm-3の領域を備えている。なお、バッファ層102の炭素濃度は、1.0E+19atoms・cm-3以上3.0E+20atoms・cm-3以下であればよい。
なお、バッファ層102の上面(z軸正側の面)は、SiH(x=0、1、2、3)で終端されてもよい。より具体的には、バッファ層102の上面のダングリングボンドは、SiH(x=0、1、2、3)で終端されているとよい。例えば、バッファ層102の上面にSiHガスが供給されることで、バッファ層102の上面のダングリングボンドが上記のように終端される。バッファ層102の上面の転位にSiHが吸着してバッファ層102を改質することで混合転位を低減することができる。なお、混合転位とは、刃状転位とらせん転位との刃状らせん混合転位を意味する。積層欠陥は、らせん転位を起点として発生することが知られており、この混合転位を低減することで、積層欠陥の発生を抑制することができる。
中間層103は、バッファ層102の上方に設けられたIII族窒化物半導体層である。より具体的には、中間層103は、バッファ層102と比べてバンドギャップが小さく、電子走行層104と比べてバンドギャップが大きいIII族窒化物半導体層である。中間層103は、第1中間層103Aと第2中間層103Bとを積層した積層体を含む。より具体的には、中間層103は、第1中間層103Aと第2中間層103Bとからなる。第1中間層103Aはバッファ層102の上方に設けられ、第2中間層103Bは第1中間層103Aの上方に設けられている。第1中間層103Aおよび第2中間層103Bのそれぞれは、バッファ層102と比べてバンドギャップが小さく、電子走行層104と比べてバンドギャップが大きいIII族窒化物半導体層である。
本実施の形態において、中間層103の膜厚は、例えば、1075nmである。また、中間層103(つまりは、第1中間層103Aおよび第2中間層103Bのそれぞれ)は、Al平均組成率は5%のAlGaNによって構成される。なお、Al平均組成率の定義は、以下の通りである。層のAl平均組成率とは、当該層を構成するIII族窒化物の化学式がAlInGaN(a+b+c=1、a≧0、b≧0、c≧0)で示される場合に、式1で示される。
(a/(a+b+c))×100% (式1)
次に、第2中間層103Bの膜厚は、400nmで、第1中間層103Aの膜厚は675nmである。
なお、中間層103の膜厚は、1000nm以上2000nm以下であってもよいし、さらに望ましくは1000nm以上1395nm以下とするのがよい。
また、第2中間層103Bの膜厚は、100nm以上400nm以下とすることが好ましいが、これに限られない。また、第1中間層103Aの膜厚は、600nm以上1000nm以下とすることが好ましいが、これに限られない。
なお中間層103のAl平均組成率は1%以上10%以下でもよい。さらに望ましくは、Al平均組成率は、バッファ層102>第1中間層103A≧第2中間層103Bの関係を満たすとよい。このように、上方に設けられた層ほどAl平均組成率が低くなることが好ましい。また、第1中間層103AのAl平均組成率は5%以上10%以下であるとよい。さらに、第2中間層103BのAl平均組成率と、第1中間層103AのAl平均組成率との差は5%以下であることが好ましい。このようにすることで、中間層103における歪を低減して積層欠陥の発生を抑制できる。また、中間層103において、Al平均組成率は段階的でなく連続的に変化させてもよい。さらに、中間層103(第1中間層103Aおよび第2中間層103B)にInが含まれていてもよい。
なお、第1中間層103Aの上面(z軸正側の面)は、SiH(y=0、1、2、3)で終端されてもよい。より具体的には、第1中間層103Aの上面のダングリングボンドは、SiH(y=0、1、2、3)で終端されているとよい。例えば、第1中間層103Aの上面にSiHガスが供給されることで、第1中間層103Aの上面のダングリングボンドが上記のように終端される。第1中間層103Aの上面の転位にSiHが吸着して第1中間層103Aを改質することで混合転位を低減して、積層欠陥の発生を抑制することができる。
また、第1中間層103Aの炭素濃度は、例えば、2.6E+16atoms・cm-3である。なお、第1中間層103Aの炭素濃度は、2E+16atoms・cm-3以上7E+16atoms・cm-3以下であってもよい。
また、第2中間層103Bの炭素濃度は、例えば、6.5E+15atoms・cm-3である。なお、第2中間層103Bの炭素濃度は、1.0E+15atoms・cm-3以上2E+16atoms・cm-3以下の一般的に検出限界以下と言われている値以下であればよい。
また、第2中間層103Bの炭素濃度は、第1中間層103Aの炭素濃度よりも低いとよく、第1中間層103Aの炭素濃度は、バッファ層102の炭素濃度よりも低いとよい。
本実施の形態では、中間層103は、第1中間層103Aおよび第2中間層103Bの2層からなる層であると説明しているが、2層以上の複数層であってもよいし、中間層103に窒化物半導体基板100Aの反りを制御するために薄膜のAlN層が挿入されてもよい。
電子走行層104は、中間層103の上方に設けられている。より具体的には、電子走行層104は、中間層103の第2中間層103Bの上方に設けられている。本実施の形態において、電子走行層104は、例えば、膜厚が150nmのGaNによって構成されるが、電子走行層104の膜厚はこれに限られない。なお、電子走行層104は、GaNに限らず、InGaN、AlGaN、AlInGaN等のIII族窒化物半導体によって構成されていてもよく、また、電子走行層104には、n型の不純物が含まれていてもよい。また、電子走行層104は、中間層と比べてバンドギャップが小さいIII族窒化物半導体層である。
電子供給層105は、電子走行層104の上方に設けられたIII族窒化物半導体層である。また、電子供給層105は、電子走行層104と比べてバンドギャップが大きいIII族窒化物半導体層である。本実施の形態において、電子供給層105は、例えば、膜厚が20nmであるが、電子供給層105の膜厚はこれに限られない。電子供給層105は、Al平均組成率が25%のAlGaNによって構成される。電子供給層105と電子走行層104とのヘテロ界面の電子走行層104側には、高濃度の2DEG106が発生する。本実施の形態に係る窒化物半導体基板100Aは、この2DEG106であるチャネルを備える。
なお、電子供給層105のAl平均組成率は20%以上100%以下でもよい。電子供給層105は、AlGaNに限られず、AlInGaN、InAlN等のInを含んだIII族窒化物半導体によって構成されていてもよい。また、電子供給層105には、n型の不純物が含まれていてもよい。
ゲート電極203は、電子供給層105の上方に設けられている。また、ゲート電極203は、ソース電極201とドレイン電極202とのそれぞれに対して間隔を空けて設けられている。本実施の形態において、ゲート電極203は、例えば、Ni膜とAl膜とを順に積層した積層構造からなる多層電極膜であるが、これに限られない。また、ゲート電極203は、電子供給層105と接触して、電子供給層105とショットキー接続されている。なお、ゲート電極203と電子供給層105との接続はショットキー接続に限らず、ゲート電極203と電子供給層105との間に、絶縁膜またはIII族窒化物半導体が設けられてもよい。
ソース電極201とドレイン電極202とは、電子供給層105の上方にゲート電極203を挟んで対向するように設けられている。換言すると、ソース電極201とドレイン電極202とは、互いに間隔を空けて設けられている。本実施の形態において、ソース電極201とドレイン電極202とのそれぞれは、例えば、Ti膜とAl膜とを順に積層した積層構造からなる多層電極膜であるが、これに限られない。また、ソース電極201とドレイン電極202とのそれぞれは、2DEG106と電気的にオーミック接続されている。
[半導体装置の製造方法]
以下、図2A~図2Fを参照しながら、実施の形態における半導体装置100の製造方法を説明する。
図2A~図2Eは、それぞれ、製造途上における半導体装置100の構成を示す断面図である。図2Fは、実施の形態に係る半導体装置100の製造方法を示すフローチャートである。
Siからなる基板101の上方に、有機金属気相成長法(MOCVD:Metal Organic Chemical Vapor Deposition)を用いて、バッファ層102、中間層103、電子走行層104および電子供給層105などのIII族窒化物半導体層を形成することで窒化物半導体基板100Aが形成される。ここでは、窒化物半導体基板100Aの形成のために、半導体結晶成長装置が用いられる。
まず、Siからなる基板101が、半導体結晶成長装置に内に設置される(S10)。
続いて、図2Aに示すように、Siからなる基板101の上方に、バッファ層102が形成される(S20)。バッファ層102は、例えば、膜厚が2μmであり、AlNおよびAlGaNで構成される複数の積層構造からなるIII族窒化物半導体層である。バッファ層102は、+c面方向(<0001>方向)に順次、半導体結晶成長装置内で連続してエピタキシャル成長したIII族窒化物半導体層である。また、バッファ層102は、炭素濃度が1.0E+19atoms・cm-3以上となる層を含んでいる。
バッファ層102の成長条件として、以下の温度条件および圧力条件が適用される。温度条件として、例えば、基板温度が600℃以上1200℃以下の条件が適用される。なお、圧力条件として、成長圧力が減圧(つまりは大気圧以下の圧力)の条件が適用され、具体的に成長圧力は50KPa以下が好ましい。
また、このステップS20が第1工程に相当する。
次に、図2Bに示すように、バッファ層102の上に中間層103が形成される(S30)。中間層103は、例えば、膜厚が1075nmである。中間層103は、Al平均組成率が5%のAlGaNをエピタキシャル成長させることで得られる。
また、このステップS30は第2工程に相当する。ステップS30(第2工程)では、以下のステップS31およびステップS32が行われる。すなわち、ステップS30では、第1中間層103Aがバッファ層102の上方に形成され(S31)、さらに、第2中間層103Bが第1中間層103Aの上方に形成される(S32)。このステップS31が第7工程に相当し、ステップS32が第8工程に相当する。
ステップS31およびステップS32が行われるため、中間層103は、例えば、炭素濃度が異なる2層(第1中間層103Aおよび第2中間層103B)からなる。第1中間層103Aは、膜厚が675nmであり、炭素濃度が2.6E+16atoms・cm-3である。第2中間層103Bは、膜厚が400nmであり、炭素濃度が6.5E+15atoms・cm-3である。
ステップS30では、キャリアガスは、NおよびHである。また、ステップS30では、成長圧力は、例えば、30kPaである。なお、ステップS30における圧力条件として減圧条件が適用されるとよく、成長圧力は80KPa以下であることが好ましい。
基板温度は、例えば、第1中間層103Aが形成されるステップS31における基板温度が1114℃で、第2中間層103Bが形成されるステップS32における基板温度が1144℃である。第2中間層103Bが形成されるステップS32における基板温度は、第1中間層103Aが形成されるステップS31における基板温度と比べて大きいまたは同等である。なお、第2中間層103Bが形成されるステップS32における基板温度は1100℃以上1250℃以下であることが好ましい。このようにすることで、横方向(すなわちxy平面に平行な方向)のエピタキシャル成長を促すことができるため、第2中間層103Bにおける混合転位が低減され、積層欠陥の発生が抑制できる。
ステップS31およびステップS32におけるガス流量は、例えば、NHが50slmである。なお、NHがステップS31およびステップS32のそれぞれにおける窒素原料に相当する。第1中間層103Aを形成するステップS31では、TMG(Trimethyl Gallium)の流量が81.6sccmであり、TMA(Trimethyl Aluminum)の流量が18.7sccmである。第2中間層103Bを形成するステップS32では、TMGの流量が40.8sccmであり、TMAの流量が9.6sccmである。
なお、TMGおよびTMAがステップS31およびステップS32のそれぞれにおけるIII族原料に相当する。
すなわち、第1中間層103Aを形成するステップS31の((窒素原料の供給モル量)/(III族原料の供給モル量))(以下、V/III比と称す)は4497であり、第2中間層103BのV/III比は8984となる。なお、第2中間層103Bを形成するステップS32におけるV/III比は、5000以上20000以下である。
なお、ステップS30(第2工程)では、ステップS31とステップS32との間で、III族原料ガスの供給を停止する工程(第9工程)が行われてもよい。本実施の形態においては、第1中間層103Aを形成するステップS31から第2中間層103Bを形成するステップS32への切り替え方法として、例えば、III族原料の供給を停止する第9工程が1分間行われる方法が用いられる。つまり、ステップS31とステップS32との間では、III族原料の供給が1分間中断されている。
次に、図2Cに示すように、中間層103(より具体的には、第2中間層103B)の上方に電子走行層104が形成される(S40)。電子走行層104は、例えば、膜厚が150nmである。電子走行層104は、GaNをエピタキシャル成長させることで得られる。
電子走行層104の成長条件として、以下の温度条件および圧力条件が適用される。温度条件として、例えば、基板温度が900℃以上1200℃以下の条件が適用され、さらに望ましくは1000℃以上1150℃以下の条件が適用されるのがよい。また圧力条件として、成長圧力が常圧または減圧の条件が適用されても構わない。また、電子走行層104として意図的に不純物を添加しないGaNが用いられることで、当該不純物によって生じる電流コラプスを抑制することができる。なお、中間層103を形成した後に、III族原料ガスの供給を停止せずに電子走行層104を連続して形成することが好ましい。また、電子走行層104を形成するステップS40と第2中間層103Bを形成するステップS32との基板温度は等しいことが好ましい。また、このステップS40が第3工程に相当する。
次に、図2Dに示すように、電子走行層104の上方に電子供給層105が形成される(S50)。電子供給層105は、例えば、膜厚が20nmであり、Al平均組成率が25%のAlGaNである。
電子供給層105が電子走行層104の上方に形成されることで、電子走行層104と電子供給層105との界面に、自発分極と格子定数差によるピエゾ分極との影響により2DEG106が形成される。つまり、電子走行層104と電子供給層105との界面の電子走行層104側に2DEG106が発生する。
電子供給層105の成長条件として、以下の温度条件および圧力条件が適用される。温度条件として、例えば、基板温度が900℃以上1200℃以下の条件が適用され、さらに望ましくは1000℃以上1150℃以下の条件が適用されるのがよい。また圧力条件として、成長圧力が減圧の条件が適用され、成長圧力は具体的に80KPa以下が好ましい。当然ながら必要に応じて電子供給層105のAl平均組成率の変更、膜厚の変更、および、形成する条件の変更は可能である。また、このステップS50が第4工程に相当する。
このようにして、窒化物半導体基板100Aが形成される。
次に、図2Eに示すように、電子供給層105の上方に互いに間隔を空けてソース電極201およびドレイン電極202が形成される(S60)。より具体的には、以下の通りである。まず、窒化物半導体基板100Aに塩酸による前洗浄が行われ、電子供給層105の上方にスパッタ法によりTiおよびAlが順に堆積される。その後、リソグラフィー法およびドライエッチング法を順に適用してTiおよびAlの積層膜がパターニングされることにより、所定形状のソース電極201およびドレイン電極202が電子供給層105の上方に形成される。なお、リソグラフィー法およびリフトオフ法が順に適用されることにより、所定形状のソース電極201およびドレイン電極202を形成してもよい。次に、窒素雰囲気下で熱処理が行われることにより、ソース電極201およびドレイン電極202と2DEG106とが電気的に接続される。また、このステップS60が第5工程に相当する。
次に、電子供給層105の上方にソース電極201とドレイン電極202とのそれぞれに対して間隔を空けてゲート電極203が形成される(S70)。より具体的には、以下の通りである。電子供給層105の上方にスパッタ法によりTiNおよびAlが順に堆積される。その後にリソグラフィー法およびドライエッチング法が順に適用されてTiNおよびAlの積層膜がパターニングされることにより、ゲート電極203が電子供給層105の上方に形成される。なお、リソグラフィー法およびリフトオフ法が順に適用されることにより、所定形状のゲート電極203が形成されてもよい。また、このステップS70が第6工程に相当する。
以上の一連の工程を経ることで、図1に示した構造の半導体装置100が完成する。
[本開示を想到するに至った理由、および、実験結果]
以下に、本開示を想到するに至った理由を実験結果を基に説明する。
表1は、実施の形態に係る実験水準毎の中間層103の成長条件と中間層103のAl平均組成率と炭素濃度との実験結果を示す。また、表1は、比較例に係る実験水準毎の中間層の成長条件と中間層のAl平均組成率と炭素濃度との実験結果を示す。
Figure 0007422271000001
ここでは、水準1~水準5の窒化物半導体基板が作製されており、実験水準として水準1~水準5が用いられている。水準1、水準2および水準4のそれぞれが比較例に係る実験水準であり、水準3および水準5のそれぞれが本実施の形態に係る水準である。水準1、水準2および水準4の窒化物半導体基板について、図2Gおよび図2Hを用いて説明する。
図2Gは、比較例に係る水準1の窒化物半導体基板100Xの構成を示す断面図である。図2Hは、比較例に係る水準2および水準4の窒化物半導体基板100Yの構成を示す断面図である。
水準1の窒化物半導体基板100Xは、図2Gが示すように、中間層103にかえて中間層103Xを備える点を除いて、本実施の形態に係る窒化物半導体基板100Aと同じ構成を備える。中間層103Xは、第1中間層103Aのみからなり、第2中間層103Bを含まない。
水準2および水準4の窒化物半導体基板100Yは、図2Hが示すように、中間層103にかえて中間層103Yを備える点を除いて、本実施の形態に係る窒化物半導体基板100Aと同じ構成を備える。中間層103Yは、第2中間層103Bのみからなり、第1中間層103Aを含まない。
また、比較例に係る実験水準である水準1、水準2および水準4においても、特に記載のない限り、本実施の形態に係る水準3と同様の製造方法が用いられている。
なお、本実施の形態に係る水準である水準3および水準5の窒化物半導体基板100Aの構成は、図1に示す通りである。
水準1~水準5の窒化物半導体基板について以下、説明する。
表1に示すように、第1中間層103Aと第2中間層103Bとの合計膜厚は、1075nmとした。次に、第1中間層103Aの炭素濃度は、2.6E+16atoms・cm-3であり、第2中間層103Bの炭素濃度は、6.5E+15atoms・cm-3である。このように、第2中間層103Bの炭素濃度は、第1中間層103Aの炭素濃度と比べて低い。
上記の通り水準1では、中間層103Xが第1中間層103Aのみで形成され、水準2では、中間層103Yが第2中間層103Bのみで形成されている。つまり、水準1および水準2においては、中間層103Xおよび中間層103Yのそれぞれは、単層型である。
水準3では、中間層103が水準1と同じ条件の第1中間層103Aと水準2と同じ条件の第2中間層103Bとからなり、中間層103は、異質層積層型である。なお、水準3の第1中間層103Aの膜厚は500nmであり、水準3の第2中間層103Bの膜厚は575nmである。
図3は、水準3のバッファ層102と第1中間層103Aと第2中間層103Bとにおける2次イオン質量分析法(Secondary Ion Mass Spectrometry:SIMS)プロファイルを示す図である。より具体的には、図3は、水準3のバッファ層102、第1中間層103Aおよび第2中間層103Bにおける炭素濃度とAlの2次イオン濃度との分析結果を示す。なお図3の横軸は、中間層103(より具体的には第2中間層103B)の上面からの深さが示されている。図3からわかるように、第2中間層103Bの炭素濃度は、第1中間層103Aの炭素濃度と比べて低い。また、Al平均組成率は、バッファ層102>第1中間層103A≧第2中間層103Bの関係が満たされている。
なお、表1が示す水準1、水準2、水準4および水準5における炭素濃度も、図3が示す分析が用いられて評価された。
水準4では、水準2と同じく中間層103Yが第2中間層103Bのみで形成されている。水準4は、中間層103YのAl平均組成率が10%である点を除いて、水準2と同じである。
水準5の第1中間層103Aおよび第2中間層103Bは、水準3の第1中間層103Aおよび第2中間層103Bと同じ構造である。ただし、水準5では、第1中間層103Aを形成するステップS31と第2中間層103Bを形成するステップS32との間に、III族原料ガスの供給を停止する第9工程が行われていない。
作製された水準1~水準3(つまりは、水準1の窒化物半導体基板100X、水準2の窒化物半導体基板100Yおよび水準3の窒化物半導体基板100A)の欠陥検出数が欠陥検査機を用いて測定された。欠陥検査機として東レエンジニアリング株式会社製のINSPECTRA 3000SR-III200が用いられた。ここでは、欠陥として、積層欠陥と積層欠陥以外の欠陥とが検出される。
さらに、作製された水準1~水準3の混合転位密度が透過型電子顕微鏡(TEM)を用いて測定された。透過型電子顕微鏡(TEM)により得られたバーガースベクトルが<11-23>/3である転位が、刃状転位とらせん転位とが混合した刃状らせん混合転位である。ここでは、水準1~水準3について、バーガースべクトル<11-23>/3からなる刃状らせん混合転位密度が測定された。さらに、中間層の混合転位密度の低減効果を定量化するため、以下の指標が用いられた。まず、中間層(より具体的には、中間層103、103Xおよび103Y)の上面から100nm下方の第2位置における混合転位密度が計測され、中間層(より具体的には、中間層103、103Xおよび103Y)の下面から100nm上方の第1位置における混合転位密度が計測される。第1位置における混合転位密度をBとし、第2位置における混合転位密度をAとすると、混合転位密度の低減効果を定量化するために、混合転位密度比(A/B)が指標として評価された。
混合転位密度比が小さい場合、より具体的には、1よりも十分に小さい場合、中間層のより下方の位置である第1位置の混合転位密度に対して中間層のより上方の位置である第2位置の混合転位密度が低いことを示し、中間層の混合転位密度の低減効果が高いと言える。また、混合転位密度比が1よりも十分に小さい場合、中間層においては上方に向かうほど混合転位密度が低下していることを示す。
なお、本実施の形態に係る水準である水準3においては、中間層103の下面から100nm上方の第1位置は第1中間層103A内に位置し、中間層103の上面から100nm下方の第2位置は、第2中間層103B内に位置する。
表2は、水準1~水準3の欠陥検出数と積層欠陥の発生有無と混合転位密度との実験結果を示す。
Figure 0007422271000002
より具体的には、表2は、水準1~水準3のそれぞれの窒化物半導体基板について、欠陥検査機によって検出された欠陥数(欠陥検出数)を示す。また、表2は、水準1~水準3のそれぞれの窒化物半導体基板の中央および外周について、積層欠陥の発生有無と、第2位置における混合転位密度であるAおよび第1位置における混合転位密度であるBと、混合転位密度比(A/B)を示す。なお、窒化物半導体基板がHEMTに利用される場合には、当該窒化物半導体基板の外周よりも中央の方がより重要な領域となるため、中央についての実験結果がより重要である。
まず、水準1および水準2、つまりは、中間層103Xおよび中間層103Yのそれぞれが単層型である2つの水準を比較する。水準1の欠陥検出数(178個)に対して水準2の欠陥検出数(91160個)は、512倍に増加した。図4は、水準2における欠陥検査機で検出した積層欠陥を示す画像である。より具体的には、図4は、水準2の窒化物半導体基板100Yにおける積層欠陥を示す画像である。また、図4で示された積層欠陥は、窒化物半導体基板100Yが備えるいずれかの層に発生した積層欠陥である。なお、UV光を用いた欠陥検査機で検出した半月状の欠陥をここでは積層欠陥と呼ぶ。窒化物半導体基板における積層欠陥は、当該窒化物半導体基板が用いられてHEMTが形成した際にリークパスとなり得るため、低減することが好ましい。上記の通り、欠陥検査機は、積層欠陥と積層欠陥以外の欠陥とを、欠陥として検出する。表2が示す欠陥検出数には、積層欠陥の欠陥検出数と積層欠陥以外の欠陥の欠陥検出数との両方が含まれる。ここで、積層欠陥以外の欠陥の欠陥検出数のバックグラウンドレベルは、約300程度である。このため、欠陥検出数がこの約300個を大きく超えた水準には、積層欠陥が発生していると判断できる。表2が示すように、欠陥検出数が178個である水準1では積層欠陥が発生しておらず、欠陥検出数が91160個である水準2では積層欠陥が発生していると判断できる。また、水準1の窒化物半導体基板100Xの中央および外周の両方において積層欠陥が発生していないことが確認され、水準2の窒化物半導体基板100Yの中央および外周の両方において積層欠陥が発生していることが確認された。
積層欠陥は、らせん転位を起点として発生することが知られている。よって、積層欠陥を抑制するためには、混合転位密度を低減することが好ましい。水準1および水準2における中央の混合転位密度比(A/B)を比較すると、水準1の方がより混合転位密度比が小さい。より具体的には、水準1においては、混合転位密度比が1よりも十分小さく0.66となっており、上記の通り、中間層103Xの混合転位密度の低減効果が高いと言える。このように、水準1では、中間層103Xのより上方の位置(第2位置)における混合転位密度を十分に低減できているため、中央における積層欠陥が抑制されていると考えられる。
以上より、表2の実験結果から、水準1と同等程度以上に積層欠陥を抑制するためには、つまりは、積層欠陥を無くすためには、混合転位密度比は、0.66以下がよいことがわかる。
さらに、本実施の形態に係る水準である水準3について検討する。中間層103が異質層積層型である水準3では、中間層103Yが単層型である水準2に対して欠陥検出数が0.01倍に減少した。さらに、水準3では欠陥検出数が552個であり約300個を超えていることから、積層欠陥の発生が有ると判断された。しかし、表2が示すように、水準3では、より重要な領域である中央には積層欠陥の発生が無いことが明らかとなった。
中央の混合転位密度比が、水準1では0.66であり、水準3では0.55である。このように、本実施の形態に係る水準である水準3は、中間層103が第1中間層103Aおよび第2中間層103Bを含むため、中央の混合転位密度比が0.66以下、より具体的には、0.55となる。本実施の形態に係る水準である水準3は、比較例に係る水準である水準1よりも、中央の混合転位密度比が小さく、中間層103の混合転位密度の低減効果がより高いと言える。このことから中間層は、水準1の単層型よりも水準3の異質層積層型の方がよいことが判る。また、このように、水準3では、中間層103のより上方の位置(第2位置)における混合転位密度を十分に低減できているため、中央における積層欠陥が抑制されていると考えられる。
さらに、中間層103が異質層積層型である水準3で、積層欠陥が少ないのは、以下2つの理由によって第1中間層103Aと第2中間層103Bの境界面で混合転位数が低減したことによると考えられる。
一つ目の理由は、以下の通りである。第2中間層103Bを形成するステップS32においてV/III比が5000以上20000以下であり、具体的には8984と高い。この結果、第2中間層103Bの窒素面が安定して形成され、Gaのマイグレーションが抑制されて横方向への第2中間層103Bの成長が促されたことが一つ目の理由として挙げられる。
二つ目の理由は、以下の通りである。第2中間層103Bを形成するステップS32の基板温度が、第1中間層103Aを形成するステップS31の基板温度と比べて大きいまたは同等であり、具体的には1144℃と高い。この結果、ステップS32において、キャリアガスのHによるエッチングが促進され、横方向への第2中間層103Bの成長が促されたことが二つ目の理由として挙げられる。
以上より、第2中間層103Bを形成するステップS32のV/III比は5000以上20000以下であるとよい。また、第2中間層103Bを形成するステップS32の基板温度は、第1中間層103Aを形成するステップS31の基板温度より大きいまたは同等であればよい。また、ステップS32において、横方向への成長を促す基板温度としては1100℃以上1250℃以下が好ましい。つまりは、第2中間層103Bを形成するステップS32の基板温度が1100℃以上1250℃以下であると、第2中間層103Bの成長がより促され、積層欠陥の発生が抑制される。
次に、水準1と水準3とを比較する。ここでは炭素濃度に着目する。
上記背景技術にも記載の通り、電流コラプスは出来る限り抑制されるとよい。この電流コラプスの発生の要因として電子がトラップすることが挙げられる。中間層103における炭素は電子トラップ源となり、中間層103における炭素濃度が高いほど電子がトラップされ易くなる。従って、電流コラプスを抑制するためには、中間層103の炭素濃度を十分に低減することが求められる。
水準1の中間層103X(第1中間層103A)の炭素濃度は、2.6E+16atoms・cm-3である。水準3の第1中間層103Aおよび第2中間層103Bの炭素濃度は、それぞれ2.6E+16atoms・cm-3および6.5E+15atoms・cm-3である。水準3では、第2中間層103Bを形成する際のTMG流量およびTMA流量が、第1中間層103Aを形成する際のTMG流量およびTMA流量に比べて約半分程度である。このため、第1中間層103Aに比べて、第2中間層103Bの炭素濃度を十分に低減することができる。このように、水準1の中間層103Xに比べ、水準3の中間層103が含む第2中間層103Bでは十分に炭素濃度が低減されていることから、水準1に比べて水準3では、電流コラプスを十分に抑制することができる。
次に、作製された水準2と水準4の欠陥検出数が欠陥検査機を用いて測定された。表3は、水準2と水準4との欠陥検出数の実験結果を示す。
Figure 0007422271000003
表3の実験結果から、水準4は、水準2と比較して欠陥検出数が減少していることが明らかである。このことから、積層欠陥を無くすためには、第2中間層103BのAl平均組成率が高い方がよいことがわかる。これは、バッファ層102(Al平均組成率:20%以上100%以下)と中間層103Y(第2中間層103B)とのAl平均組成率の差が小さい方が中間層103Yに生じる歪が小さくなるため、積層欠陥の発生が抑制されたと考えられる。本実施の形態に係る水準である水準3においても同様の現象が起こることが予想されるため、水準3においても、Al平均組成率は、バッファ層102>第1中間層103A≧第2中間層103Bとすることが好ましい。
つまり、本実施の形態においては、第1中間層103AのAl平均組成率は、第2中間層103BのAl平均組成率と比べて大きいまたは同等であり、バッファ層102のAl平均組成率は、第1中間層103AのAl平均組成率と比べて大きいとよい。
これにより、第1中間層103Aと第2中間層103Bとに生じる歪が小さくなる。このため、積層欠陥の発生をより抑制できる半導体装置100が実現される。
また、本実施の形態においては、第1中間層103AのAl平均組成率は、5%以上10%以下であるとよい。
これにより、バッファ層102のAl平均組成率が20%以上100%以下である場合に、第1中間層103Aに生じる歪が小さくなる。このため、積層欠陥の発生をより抑制できる半導体装置100が実現される。
また、本実施の形態においては、第2中間層103BのAl平均組成率と第1中間層103AのAl平均組成率との差は、5%以下であるとよい。
これにより、第2中間層103Bに生じる歪がより小さくなる。このため、積層欠陥の発生をより抑制できる半導体装置100が実現される。
次に、作製された水準3と水準5との欠陥検出数が欠陥検査機を用いて測定された。表4は、水準3と水準5との欠陥検出数の実験結果を示す。
Figure 0007422271000004
また、水準3と水準5とはいずれも本実施の形態に係る水準である。水準3の窒化物半導体基板100Aは、第9工程が行われて製造され、水準5の窒化物半導体基板100Aでは第9工程が行われずに製造されている。
表4の実験結果から、水準3では、水準5と比べて欠陥検出数が少なく、つまりは、積層欠陥の発生が抑制されている。よって、積層欠陥を低減するためには、第1中間層103Aを形成するステップS31と第2中間層103Bを形成するステップS32との間に、III族原料ガスの供給を停止する第9工程が行われた方がいいことがわかる。
これは、以下のように説明される。III族原料供給が中断されると、1100℃以上の高温下での成長中断により、第1中間層103A表面がキャリアガスのHでエッチングされて第1中間層103A表面が荒らされる。これにより、第2中間層103Bの成長時に転位の向きが変わり、転位同士の相互干渉によって混合転位数が減ったことにより、水準3では欠陥検出数が少なくなったと考えられる。
つまりは、第2工程は、第7工程と、第8工程との間で、III族原料ガスの供給を停止する第9工程を備えるとよい。
これにより、積層欠陥の発生を抑制することができる半導体装置100の製造方法が実現される。
さらに、第9工程について図5を用いて説明する。
図5は、第1中間層103Aを形成するステップS31から第2中間層103Bを形成するステップS32への工程の切り替え方法のフローチャートである。より具体的には、図5の(a)は、第9工程が行われる水準3に係るフローチャートを示し、図5の(b)は、第9工程が行われない水準5に係るフローチャートを示す。
図5の(a)が示すように、水準3の窒化物半導体基板100Aの製造方法では、ステップS10、S20およびS31が行われる。さらに、III族原料ガスの供給を停止する第9工程(S33)が行われる。つまりこの場合、III族原料ガスの供給が中断される。その後、III族原料ガスの供給が再開され(S34)、第2中間層103Bが形成される(S32)。なお、ステップS31とステップS32とで基板温度が変更される場合は、III族原料ガスの供給を停止している間(つまりは第9工程(S33)の間)にするとよい。また、第9工程(S33)の時間、つまりは、III族原料ガスの供給を中断する時間は1min以上5min以下であるとよい。時間が1min以上であることで、第1中間層103A表面を十分に荒らすことができる。また、時間が5min以下であることで生産性を高めることができる。また、第9工程(S33)では、SiHが供給されるとよい。III族原料供給中断時(第9工程(S33))にSiHが供給されることで、第1中間層103Aの上面がSiHで終端される。これにより、第1中間層103Aの上面の転位にSiHが吸着して第1中間層103Aを改質することで混合転位を低減して、積層欠陥の発生を抑制することが期待できる。
このように、本実施の形態においては、第9工程の時間は、1min以上5min以下であるとよい。
第1中間層103A表面を十分に荒らすことができ、また、生産性を高めることができる。
また、本実施の形態においては、第9工程では、SiHガスを供給する。
これにより、第1中間層103Aの上面の転位にSiHが吸着して第1中間層103Aを改質することで混合転位を低減して、積層欠陥の発生を抑制することができる。
また、図5の(b)が示すように、水準5では、第9工程が行われずに、窒化物半導体基板100Aが製造される。
本実施の形態に係る半導体装置100および半導体装置100の製造方法についてまとめると、以下の通りである。
本実施の形態に係る半導体装置100は、基板101と、基板101の上方に設けられた、III族窒化物半導体からなるバッファ層102と、バッファ層102の上方に設けられた、バッファ層102と比べてバンドギャップが小さいIII族窒化物半導体からなる中間層103と、中間層103の上方に設けられた、中間層103と比べてバンドギャップが小さいIII族窒化物半導体からなる電子走行層104と、電子走行層104の上方に設けられた、電子走行層104と比べてバンドギャップが大きいIII族窒化物半導体からなる電子供給層105と、電子供給層105の上方に互いに間隔を空けて設けられたソース電極201およびドレイン電極202と、ソース電極201とドレイン電極202とのそれぞれに対して間隔を空けて電子供給層105の上方に設けられたゲート電極203とを有する。中間層103は、第1中間層103Aと第2中間層103Bとを積層した積層体を含む。第2中間層103Bは、第1中間層103Aの上方に設けられる。中間層103の下面から100nm上方の第1位置は、第1中間層103A内に位置し、中間層103の上面から100nm下方の第2位置は、第2中間層103B内に位置する。第2位置におけるバーガースべクトル<11-23>/3からなる刃状らせん混合転位密度(A)を、第1位置におけるバーガースべクトル<11-23>/3からなる刃状らせん混合転位密度(B)で割った値(つまりは混合転位密度比であるA/B)は、0.66以下である。
これにより、上記水準3で示したように、中間層103が第1中間層103Aおよび第2中間層103Bを含むため、混合転位密度比(A/B)が0.66以下、より具体的には、0.55となる。本実施の形態(例えば水準3)においては、比較例に係る水準である水準1よりも、中央の混合転位密度比(A/B)が小さく、中間層103の混合転位密度の低減効果がより高いと言える。このように、本実施の形態においては、中間層103のより上方の位置(第2位置)における混合転位密度を十分に低減できている。従って、この第2位置における混合転位密度に由来する積層欠陥の数を抑制することができ、つまりは、積層欠陥の発生を抑制できる半導体装置100が実現される。
本実施の形態に係る半導体装置100の製造方法は、基板101の上方にIII族窒化物半導体からなるバッファ層102を形成する第1工程と、バッファ層102の上方にバッファ層102と比べてバンドギャップが小さいIII族窒化物半導体からなる中間層103を形成する第2工程と、中間層103の上方に中間層103と比べてバンドギャップが小さいIII族窒化物半導体からなる電子走行層104を形成する第3工程と、電子走行層104の上方に電子走行層104と比べてバンドギャップが大きいIII族窒化物半導体からなる電子供給層105を形成する第4工程と、電子供給層105の上方に互いに間隔を空けてソース電極201およびドレイン電極202を形成する第5工程と、電子供給層105の上方にソース電極201とドレイン電極202とのそれぞれに対して間隔を空けてゲート電極203を形成する第6工程とを有する。第2工程は、バッファ層102の上方に第1中間層103Aを形成する第7工程と、第1中間層103Aの上方に第2中間層103Bを形成する第8工程とを備える。第8工程における窒素原料の供給モル量を、III族原料の供給モル量で割った値(V/III比)は、5000以上20000以下であり、かつ、第8工程における基板温度は、第7工程における基板温度と比べて大きいまたは同等である。
これにより、上記水準3で示したように、中間層103が第1中間層103Aおよび第2中間層103Bを含むため、混合転位密度比(A/B)が0.66以下、より具体的には、0.55となる。本実施の形態(例えば水準3)においては、比較例に係る水準である水準1よりも、中央の混合転位密度比(A/B)が小さく、中間層103の混合転位密度の低減効果がより高いと言える。このように、本実施の形態においては、中間層103のより上方の位置(第2位置)における混合転位密度を十分に低減できている。従って、この第2位置における混合転位密度に由来する積層欠陥の数を抑制することができ、つまりは、積層欠陥の発生を抑制できる半導体装置100の製造方法が実現される。
さらに、第2中間層103Bを形成するステップS32(第8工程)におけるV/III比が5000以上20000以下であることから、第2中間層103Bの窒素面が安定して形成され、Gaのマイグレーションが抑制されて横方向への第2中間層103Bの成長が促される。このため、本実施の形態に係る半導体装置100の製造方法は、積層欠陥の発生をさらに抑制できる。
またさらに、第2中間層103Bを形成するステップS32の基板温度が、第1中間層103Aを形成するステップS31(第7工程)の基板温度と比べて大きいまたは同等であることから、キャリアガスのHによるエッチングが促進され、横方向への第2中間層103Bの成長が促される。このため、本実施の形態に係る半導体装置100の製造方法は、積層欠陥の発生をさらに抑制できる。
また以下では、本実施の形態に係る中間層103の膜厚について、更なる検討が行われた。
図3が示す通り、バッファ層102の炭素濃度は、第1中間層103Aおよび第2中間層103Bの炭素濃度と比べると非常に高い。バッファ層102起因の炭素に電子がトラップされる観点から、電子走行層104とバッファ層102との間隔は、1000nm以上が好ましい。このため、中間層103の膜厚を1075nm、1395nmとして、各特性における第1中間層103Aおよび第2中間層103Bの膜厚依存性を確認した。
図6は、欠陥検査機での欠陥検出数の第1中間層103Aの膜厚依存性を示す図である。図6からわかるように、中間層103の膜厚に関わらず、第1中間層103Aが厚いと欠陥検出数が減少している。欠陥検出数の減少は第1中間層103Aの膜厚が600nm以上で飽和しているため、第1中間層103Aの膜厚が600nm以上とすることが好ましい。
図7は、ゲートリークの第2中間層103Bの膜厚依存性の結果を示す図である。より具体的には、第2中間層103Bの膜厚が変更された状態で、半導体装置100におけるゲートリークが測定された結果が図7に示されている。また、図7に示すように、ゲートリークの測定の条件は以下の通りである。ゲート電極203の長さ(x軸方向の長さ)であるLgは150nmであり、ゲート電極203の幅(y軸方向の幅)であるWgは200μmであり、ゲート電極203とドレイン電極202との距離(x軸方向の距離)であるLgdは5μmであり、ゲート電極203とソース電極201との距離(x軸方向の距離)であるLgsは2μmである。ゲート電極203とソース電極201との電圧であるVgsは0Vであり、ドレイン電極202とソース電極201との電圧であるVdsは150Vである。図7からわかるように、第2中間層103Bの膜厚が厚いとゲートリークが減少している。ゲートリークの減少は第2中間層103Bの膜厚が400nm以下で飽和しているため、第2中間層103Bの厚さが400nm以下とすることが好ましい。
つまり、本実施の形態においては、中間層103の膜厚は、1000nm以上1395nm以下であるとよい。
これにより、電子走行層104と高炭素濃度のバッファ層102との間隔を十分に広く開けることができ、バッファ層102起因の炭素に電子がトラップされることが抑制され、つまりは、電流コラプスが抑制される。
また、本実施の形態においては、第1中間層103Aの膜厚は、600nm以上であるとよい。
これにより、欠陥検出数を減少させ、つまりは、積層欠陥の発生をより抑制できる半導体装置100が実現される。
また、本実施の形態においては、第2中間層103Bの膜厚は、400nm以下であるとよい。
これにより、半導体装置100におけるゲートリークを減少させることができる。
(その他の実施の形態)
以上、1つまたは複数の態様に係る半導体装置について、実施の形態に基づいて説明したが、本開示は、これらの実施の形態等に限定されるものではない。例えば、実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で実施の形態における構成要素および機能を任意に組み合わせることで実現される形態も本開示に含まれる。
また、上記の実施の形態は、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
本開示に係る半導体装置は、高速動作が要求される通信機器やインバータ、および、電源回路等に用いられるパワースイッチング素子等に有用である。
100 半導体装置
100A、100X、100Y 窒化物半導体基板
101 基板
102 バッファ層
103、103X、103Y 中間層
103A 第1中間層
103B 第2中間層
104 電子走行層
105 電子供給層
106 2DEG
201 ソース電極
202 ドレイン電極
203 ゲート電極

Claims (15)

  1. 基板と、
    前記基板の上方に設けられた、III族窒化物半導体からなるバッファ層と、
    前記バッファ層の上方に設けられた、前記バッファ層と比べてバンドギャップが小さいIII族窒化物半導体からなる中間層と、
    前記中間層の上方に設けられた、前記中間層と比べてバンドギャップが小さいIII族窒化物半導体からなる電子走行層と、
    前記電子走行層の上方に設けられた、前記電子走行層と比べてバンドギャップが大きいIII族窒化物半導体からなる電子供給層と、
    前記電子供給層の上方に互いに間隔を空けて設けられたソース電極およびドレイン電極と、
    前記ソース電極と前記ドレイン電極とのそれぞれに対して間隔を空けて前記電子供給層の上方に設けられたゲート電極とを有し、
    前記中間層は、第1中間層と第2中間層とを積層した積層体を含み、
    前記第2中間層は、前記第1中間層の上方に設けられ、
    前記中間層の下面から100nm上方の第1位置は、前記第1中間層内に位置し、
    前記中間層の上面から100nm下方の第2位置は、前記第2中間層内に位置し、
    前記第2位置におけるバーガースべクトル<11-23>/3からなる刃状らせん混合転位密度を、前記第1位置におけるバーガースべクトル<11-23>/3からなる刃状らせん混合転位密度で割った値は、0.66以下である
    半導体装置。
  2. 前記中間層の膜厚は、1000nm以上1395nm以下である
    請求項1に記載の半導体装置。
  3. 前記第1中間層の膜厚は、600nm以上である
    請求項2に記載の半導体装置。
  4. 前記第2中間層の膜厚は、400nm以下である
    請求項3に記載の半導体装置。
  5. 前記第1中間層のAl平均組成率は、前記第2中間層のAl平均組成率と比べて大きいまたは同等であり、
    前記バッファ層のAl平均組成率は、前記第1中間層のAl平均組成率と比べて大きい
    請求項1~4のいずれか1項に記載の半導体装置。
  6. 前記第1中間層のAl平均組成率は、5%以上10%以下である
    請求項5に記載の半導体装置。
  7. 前記第2中間層のAl平均組成率と前記第1中間層のAl平均組成率との差は、5%以下である
    請求項6に記載の半導体装置。
  8. 前記バッファ層の上面のダングリングボンドは、SiH(x=0、1、2、3)で終端されている
    請求項1に記載の半導体装置。
  9. 前記第1中間層の上面のダングリングボンドは、SiH(y=0、1、2、3)で終端されている
    請求項1に記載の半導体装置。
  10. 基板の上方にIII族窒化物半導体からなるバッファ層を形成する第1工程と、
    前記バッファ層の上方に前記バッファ層と比べてバンドギャップが小さいIII族窒化物半導体からなる中間層を形成する第2工程と、
    前記中間層の上方に前記中間層と比べてバンドギャップが小さいIII族窒化物半導体からなる電子走行層を形成する第3工程と、
    前記電子走行層の上方に前記電子走行層と比べてバンドギャップが大きいIII族窒化物半導体からなる電子供給層を形成する第4工程と、
    前記電子供給層の上方に互いに間隔を空けてソース電極およびドレイン電極を形成する第5工程と、
    前記電子供給層の上方に前記ソース電極と前記ドレイン電極とのそれぞれに対して間隔を空けてゲート電極を形成する第6工程とを有し、
    前記第2工程は、
    前記バッファ層の上方に第1中間層を形成する第7工程と、
    前記第1中間層の上方に第2中間層を形成する第8工程とを備え、
    前記第8工程における窒素原料の供給モル量を、III族原料の供給モル量で割った値は、5000以上20000以下であり、かつ、
    前記第8工程における基板温度は、前記第7工程における基板温度と比べて大きいまたは同等である
    半導体装置の製造方法。
  11. 前記第8工程の基板温度は、1100℃以上1250℃以下である
    請求項10に記載の半導体装置の製造方法。
  12. 前記第2工程は、前記第7工程と、前記第8工程との間で、III族原料ガスの供給を停止する第9工程を備える
    請求項10または11に記載の半導体装置の製造方法。
  13. 前記第9工程の時間は、1min以上5min以下である
    請求項12に記載の半導体装置の製造方法。
  14. 前記第9工程では、SiHガスを供給する
    請求項12に記載の半導体装置の製造方法。
  15. 前記第9工程では、SiH ガスを供給する
    請求項13に記載の半導体装置の製造方法。
JP2023569595A 2022-03-15 2023-02-15 半導体装置および半導体装置の製造方法 Active JP7422271B1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US202263320051P 2022-03-15 2022-03-15
US63/320,051 2022-03-15
PCT/JP2023/005189 WO2023176260A1 (ja) 2022-03-15 2023-02-15 半導体装置および半導体装置の製造方法

Publications (3)

Publication Number Publication Date
JPWO2023176260A1 JPWO2023176260A1 (ja) 2023-09-21
JP7422271B1 true JP7422271B1 (ja) 2024-01-25
JPWO2023176260A5 JPWO2023176260A5 (ja) 2024-02-22

Family

ID=88022897

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023569595A Active JP7422271B1 (ja) 2022-03-15 2023-02-15 半導体装置および半導体装置の製造方法

Country Status (4)

Country Link
JP (1) JP7422271B1 (ja)
CN (1) CN117916890A (ja)
TW (1) TW202343552A (ja)
WO (1) WO2023176260A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010199441A (ja) 2009-02-26 2010-09-09 Furukawa Electric Co Ltd:The 半導体電子デバイスおよび半導体電子デバイスの製造方法
JP2013026321A (ja) 2011-07-19 2013-02-04 Sharp Corp 窒化物系半導体層を含むエピタキシャルウエハ
JP2014222730A (ja) 2013-05-14 2014-11-27 シャープ株式会社 窒化物半導体エピタキシャルウェハ
JP2016207715A (ja) 2015-04-16 2016-12-08 株式会社豊田中央研究所 半導体ウエハ及び半導体装置
JP2018509776A (ja) 2015-01-09 2018-04-05 スウェガン、アクチボラグSwegan Ab 半導体デバイス構造およびその製造方法
JP2018067712A (ja) 2017-10-19 2018-04-26 国立大学法人 名古屋工業大学 半導体積層構造およびこれを用いた半導体素子

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010199441A (ja) 2009-02-26 2010-09-09 Furukawa Electric Co Ltd:The 半導体電子デバイスおよび半導体電子デバイスの製造方法
JP2013026321A (ja) 2011-07-19 2013-02-04 Sharp Corp 窒化物系半導体層を含むエピタキシャルウエハ
JP2014222730A (ja) 2013-05-14 2014-11-27 シャープ株式会社 窒化物半導体エピタキシャルウェハ
JP2018509776A (ja) 2015-01-09 2018-04-05 スウェガン、アクチボラグSwegan Ab 半導体デバイス構造およびその製造方法
JP2016207715A (ja) 2015-04-16 2016-12-08 株式会社豊田中央研究所 半導体ウエハ及び半導体装置
JP2018067712A (ja) 2017-10-19 2018-04-26 国立大学法人 名古屋工業大学 半導体積層構造およびこれを用いた半導体素子

Also Published As

Publication number Publication date
JPWO2023176260A1 (ja) 2023-09-21
TW202343552A (zh) 2023-11-01
WO2023176260A1 (ja) 2023-09-21
CN117916890A (zh) 2024-04-19

Similar Documents

Publication Publication Date Title
US11417520B2 (en) Semiconductor structure having sets of III-V compound layers and method of forming
JP5634681B2 (ja) 半導体素子
JP5099008B2 (ja) SiC基板を用いた化合物半導体装置とその製造方法
KR101418187B1 (ko) 화합물 반도체 장치 및 그 제조 방법
US8816398B2 (en) Semiconductor device and method for producing the same
JP5495257B2 (ja) Iii族窒化物系電界効果トランジスタおよびその製造方法
JPWO2005015642A1 (ja) 半導体装置及びその製造方法
US20100301393A1 (en) Field effect transistor and manufacturing method therefor
JP6392498B2 (ja) 化合物半導体装置及びその製造方法
US20120187413A1 (en) Nitride semiconductor device and method for manufacturing same
US9401402B2 (en) Nitride semiconductor device and nitride semiconductor substrate
JP2011187643A (ja) ヘテロ接合型電界効果トランジスタ
KR102111459B1 (ko) 질화물 반도체 소자 및 그 제조 방법
JP2007123824A (ja) Iii族窒化物系化合物半導体を用いた電子装置
JP6089122B2 (ja) 窒化物半導体積層体およびその製造方法並びに窒化物半導体装置
JP7422271B1 (ja) 半導体装置および半導体装置の製造方法
WO2012020565A1 (ja) 半導体基板、半導体デバイスおよび半導体基板の製造方法
KR102077674B1 (ko) 질화물 반도체 소자 및 그 제조 방법
US11973137B2 (en) Stacked buffer in transistors
US20220115525A1 (en) Semiconductor structures and manufacturing methods thereof
KR101962201B1 (ko) 질화물계 반도체 및 그 제조방법
JP7120334B2 (ja) 半導体装置および半導体装置の製造方法
KR102111458B1 (ko) 질화물 반도체 소자 및 그 제조 방법
JP7220647B2 (ja) 窒化物半導体基板及びその製造方法
WO2015005083A1 (ja) 窒化物半導体積層基板、窒化物半導体装置および窒化物半導体積層基板の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231108

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20231108

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20231108

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231219

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240115

R150 Certificate of patent or registration of utility model

Ref document number: 7422271

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150