WO2023176260A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
WO2023176260A1
WO2023176260A1 PCT/JP2023/005189 JP2023005189W WO2023176260A1 WO 2023176260 A1 WO2023176260 A1 WO 2023176260A1 JP 2023005189 W JP2023005189 W JP 2023005189W WO 2023176260 A1 WO2023176260 A1 WO 2023176260A1
Authority
WO
WIPO (PCT)
Prior art keywords
intermediate layer
layer
semiconductor device
nitride semiconductor
group iii
Prior art date
Application number
PCT/JP2023/005189
Other languages
English (en)
French (fr)
Inventor
裕介 神田
達也 八木
順 清水
Original Assignee
ヌヴォトンテクノロジージャパン株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ヌヴォトンテクノロジージャパン株式会社 filed Critical ヌヴォトンテクノロジージャパン株式会社
Priority to JP2023569595A priority Critical patent/JP7422271B1/ja
Priority to CN202380013447.XA priority patent/CN117916890A/zh
Publication of WO2023176260A1 publication Critical patent/WO2023176260A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • the present disclosure relates to a semiconductor device and a method for manufacturing a semiconductor device, and particularly relates to a group III nitride semiconductor device using a group III nitride semiconductor.
  • a group III nitride semiconductor device using a group III nitride semiconductor, particularly gallium nitride (GaN) or aluminum gallium nitride (AlGaN), has a high dielectric breakdown voltage due to the wide band gap of the material. Further, in a group III nitride semiconductor device, a heterostructure such as AlGaN/GaN can be easily formed.
  • a high density of electrons (hereinafter referred to as "2DEG") is generated on the GaN layer side of the AlGaN/GaN interface due to the piezoelectric polarization generated from the lattice constant difference between the materials and the spontaneous polarization of AlGaN and GaN.
  • 2-dimensional electron gas layer is formed.
  • Group III nitride semiconductor devices that utilize channels in this two-dimensional electron gas layer have a relatively high electron saturation velocity, relatively high insulation resistance, and relatively high thermal conductivity, so they can be used as high-frequency power devices. It is applied to.
  • Patent Document 1 discloses a nitride semiconductor device.
  • This nitride semiconductor device includes a first nitride semiconductor layer, a second nitride semiconductor layer, a third nitride semiconductor layer, and a fourth nitride semiconductor layer. Further, in Patent Document 1, a channel in which carriers are accumulated is formed in the third nitride semiconductor layer near the interface with the fourth nitride semiconductor layer, and the second nitride semiconductor layer is formed in the third nitride semiconductor layer.
  • the first nitride semiconductor layer has a band gap larger than that of the nitride semiconductor layer, and the first nitride semiconductor layer has a band gap that is equal to or larger than the band gap of the second nitride semiconductor layer, and the first nitride semiconductor layer has a band gap larger than that of the second nitride semiconductor layer.
  • a structure in which a higher concentration of carbon is introduced than the layer is disclosed. Thereby, current collapse can be reduced by increasing the distance between the third nitride semiconductor layer in which a channel is formed and the first nitride semiconductor layer into which carbon is introduced at a high concentration.
  • Patent Document 1 discloses that the nitride semiconductor device is a transistor.
  • the second nitride semiconductor layer which traps fewer electrons due to its low concentration of carbon, is simply made thicker. Stacking faults occur in the nitride semiconductor layer No. 2. Therefore, there is a problem that gate leakage of the transistor due to stacking faults in the second nitride semiconductor layer increases, resulting in a decrease in yield.
  • the present disclosure provides a semiconductor device and a method for manufacturing a semiconductor device that can suppress the occurrence of stacking faults.
  • a semiconductor device includes a substrate, a buffer layer made of a group III nitride semiconductor provided above the substrate, and a buffer layer provided above the buffer layer. Further, an intermediate layer made of a group III nitride semiconductor having a smaller band gap than the buffer layer; and an intermediate layer made of a group III nitride semiconductor having a smaller band gap than the intermediate layer provided above the intermediate layer.
  • the second intermediate layer includes a laminate in which a first intermediate layer and a second intermediate layer are stacked, the second intermediate layer is provided above the first intermediate layer, and a first position 100 nm above the lower surface of the intermediate layer is A second position located within the first intermediate layer and 100 nm below the top surface of the intermediate layer is located within the second intermediate layer and has a difference from Burgers vector ⁇ 11-23>/3 at the second position.
  • the value obtained by dividing the mixed edge screw dislocation density formed by the mixed edge screw dislocation density formed by the Burgers vector ⁇ 11-23>/3 at the first position is 0.66 or less.
  • a method for manufacturing a semiconductor device includes a first step of forming a buffer layer made of a group III nitride semiconductor above a substrate, and a method for manufacturing a semiconductor device that has a band above the buffer layer compared to the buffer layer. a second step of forming an intermediate layer made of a group III nitride semiconductor with a small gap; and a second step of forming an electron transit layer made of a group III nitride semiconductor with a smaller band gap than the intermediate layer above the intermediate layer.
  • the second step includes a seventh step of forming a first intermediate layer above the buffer layer, and an eighth step of forming a second intermediate layer above the first intermediate layer.
  • the value obtained by dividing the molar amount of the nitrogen raw material supplied in the 8th step by the molar amount of the Group III raw material supplied is 5000 or more and 20000 or less, and the substrate temperature in the 8th step is the same as the substrate temperature in the 7th step. greater than or equal to.
  • the occurrence of stacking faults can be suppressed.
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to an embodiment.
  • FIG. 2A is a cross-sectional view showing the configuration of a semiconductor device in the process of being manufactured.
  • FIG. 2B is a cross-sectional view showing the configuration of a semiconductor device in the process of being manufactured.
  • FIG. 2C is a cross-sectional view showing the configuration of a semiconductor device in the process of being manufactured.
  • FIG. 2D is a cross-sectional view showing the configuration of a semiconductor device in the process of being manufactured.
  • FIG. 2E is a cross-sectional view showing the configuration of a semiconductor device in the process of being manufactured.
  • FIG. 2F is a flowchart showing a method for manufacturing a semiconductor device according to an embodiment.
  • FIG. 2G is a cross-sectional view showing the structure of a level 1 nitride semiconductor substrate according to a comparative example.
  • FIG. 2H is a cross-sectional view showing the structure of a nitride semiconductor substrate of level 2 and level 4 according to a comparative example.
  • FIG. 3 is a diagram showing secondary ion mass spectrometry profiles in the buffer layer, first intermediate layer, and second intermediate layer of Level 3.
  • FIG. 4 is an image showing stacking faults in a level 2 nitride semiconductor substrate.
  • FIG. 5 is a flowchart of a method for switching the process from the step of forming the first intermediate layer to the step of forming the second intermediate layer.
  • FIG. 6 is a diagram showing the dependence of the number of defects detected by the defect inspection machine on the film thickness of the first intermediate layer.
  • FIG. 7 is a diagram showing the dependence of gate leakage on the film thickness of the second intermediate layer.
  • each figure is a schematic diagram and is not necessarily strictly illustrated. Therefore, for example, the scales and the like in each figure do not necessarily match. Further, for example, in each figure, the thickness, size, etc. of the constituent elements may be exaggerated in order to make the explanation easier to understand. Further, in each figure, substantially the same configurations are denoted by the same reference numerals, and overlapping explanations will be omitted or simplified.
  • the terms “upper” and “lower” do not refer to the upper direction (vertically upward) or the lower direction (vertically downward) in absolute spatial recognition, but are based on the stacking order in the stacked structure. Used as a term defined by the relative positional relationship. Additionally, the terms “above” and “below” are used not only when two components are spaced apart and there is another component between them; This also applies when two components are placed in close contact with each other.
  • the x-axis, y-axis, and z-axis indicate three axes of a three-dimensional orthogonal coordinate system.
  • the z-axis direction is the film thickness direction of the substrate.
  • film thickness direction means the film thickness direction of the substrate, and is a direction perpendicular to the upper surface of the substrate.
  • the x-axis and y-axis are two axes parallel to the top surface of the substrate.
  • plane view refers to a view from a direction perpendicular to the top surface of the substrate.
  • ordinal numbers such as “first” and “second” do not mean the number or order of components, unless otherwise specified, and do not mean the number or order of components. It is used for the purpose of
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device 100 according to an embodiment.
  • the semiconductor device 100 is a high electron mobility transistor (HEMT). Further, the semiconductor device 100 is a nitride semiconductor device.
  • HEMT high electron mobility transistor
  • the semiconductor device 100 includes a nitride semiconductor substrate 100A, a gate electrode 203, a source electrode 201, and a drain electrode 202. Further, the nitride semiconductor substrate 100A includes a substrate 101, a buffer layer 102, an intermediate layer 103 consisting of a first intermediate layer 103A and a second intermediate layer 103B, an electron transit layer 104, an electron supply layer 105, and a 2DEG 106. Equipped with
  • the substrate 101 is a base substrate on which, for example, a buffer layer 102, an intermediate layer 103, an electron transport layer 104, and an electron supply layer 105 can be formed.
  • the upper surface (the surface on the positive side of the z-axis) of the substrate 101 is a surface on which the buffer layer 102 and the like are formed.
  • the substrate 101 is a substrate made of Si. More specifically, the substrate 101 is a (111)-plane Si single-crystal substrate (that is, a (111)-plane Si single-crystal substrate).
  • the substrate 101 is not limited to a (111)-plane Si single crystal substrate, but may be a substrate made of sapphire, SiC, GaN, AlN, or the like. Note that the film thickness of the (111) plane Si single crystal substrate that is the substrate 101 may be 675 ⁇ m or more and 1200 ⁇ m or less.
  • Buffer layer 102 is provided above substrate 101 .
  • the buffer layer 102 is, for example, a layer made of a group III nitride semiconductor having a thickness of 2 ⁇ m (that is, a group III nitride semiconductor layer). Note that the thickness of the buffer layer 102 is not limited to the above. More specifically, the buffer layer 102 is a group III nitride semiconductor layer having a multi-layered structure made of AlN and AlGaN. In addition, the buffer layer 102 may be composed of a single layer or multiple layers of a group III nitride semiconductor such as GaN, AlGaN, AlN, InGaN, or AlInGaN.
  • the buffer layer 102 may include a superlattice structure formed by stacking a plurality of Al 1- ⁇ Ga ⁇ N (0 ⁇ 0.8) layers. Note that the buffer layer 102 may be configured by stacking 20 or more and 100 or less pairs of AlN and AlGaN as one pair.
  • the buffer layer 102 includes, for example, a region where the carbon concentration is 2.0E+19 atoms ⁇ cm ⁇ 3 .
  • the carbon concentration of the buffer layer 102 may be 1.0E+19 atoms ⁇ cm ⁇ 3 or more and 3.0E+20 atoms ⁇ cm ⁇ 3 or less.
  • the mixed dislocation means a mixed edge-screw dislocation of an edge dislocation and a screw dislocation. It is known that stacking faults occur starting from screw dislocations, and by reducing the mixed dislocations, the occurrence of stacking faults can be suppressed.
  • the intermediate layer 103 is a group III nitride semiconductor layer provided above the buffer layer 102. More specifically, the intermediate layer 103 is a group III nitride semiconductor layer that has a smaller band gap than the buffer layer 102 and a larger band gap than the electron transit layer 104.
  • the intermediate layer 103 includes a laminate in which a first intermediate layer 103A and a second intermediate layer 103B are laminated. More specifically, the intermediate layer 103 includes a first intermediate layer 103A and a second intermediate layer 103B.
  • the first intermediate layer 103A is provided above the buffer layer 102, and the second intermediate layer 103B is provided above the first intermediate layer 103A.
  • Each of the first intermediate layer 103A and the second intermediate layer 103B is a group III nitride semiconductor layer that has a smaller band gap than the buffer layer 102 and a larger band gap than the electron transit layer 104.
  • the thickness of intermediate layer 103 is, for example, 1075 nm.
  • the intermediate layer 103 (that is, each of the first intermediate layer 103A and the second intermediate layer 103B) is composed of AlGaN with an average Al composition ratio of 5%.
  • the thickness of the second intermediate layer 103B is 400 nm, and the thickness of the first intermediate layer 103A is 675 nm.
  • the thickness of the intermediate layer 103 may be 1000 nm or more and 2000 nm or less, and more preferably 1000 nm or more and 1395 nm or less.
  • the thickness of the second intermediate layer 103B is preferably 100 nm or more and 400 nm or less, but is not limited thereto. Further, the thickness of the first intermediate layer 103A is preferably 600 nm or more and 1000 nm or less, but is not limited thereto.
  • the average Al composition ratio of the intermediate layer 103 may be 1% or more and 10% or less. More preferably, the average Al composition ratio satisfies the relationship: buffer layer 102>first intermediate layer 103A ⁇ second intermediate layer 103B. In this way, it is preferable that the higher the layer is provided, the lower the average Al composition ratio. Further, the average Al composition ratio of the first intermediate layer 103A is preferably 5% or more and 10% or less. Further, it is preferable that the difference between the average Al composition ratio of the second intermediate layer 103B and the average Al composition ratio of the first intermediate layer 103A is 5% or less. By doing so, the strain in the intermediate layer 103 can be reduced and the occurrence of stacking faults can be suppressed. Further, in the intermediate layer 103, the average Al composition ratio may be changed continuously instead of stepwise. Furthermore, the intermediate layer 103 (first intermediate layer 103A and second intermediate layer 103B) may contain In.
  • SiH y 0, 1, 2, 3
  • the dangling bonds on the upper surface of the first intermediate layer 103A are terminated as described above.
  • the carbon concentration of the first intermediate layer 103A is, for example, 2.6E+16 atoms ⁇ cm ⁇ 3 .
  • the carbon concentration of the first intermediate layer 103A may be greater than or equal to 2E+16 atoms ⁇ cm ⁇ 3 and less than or equal to 7E+16 atoms ⁇ cm ⁇ 3 .
  • the carbon concentration of the second intermediate layer 103B is, for example, 6.5E+15 atoms ⁇ cm ⁇ 3 .
  • the carbon concentration of the second intermediate layer 103B may be below a value generally said to be below the detection limit, which is between 1.0E+15 atoms ⁇ cm -3 and 2E+16 atoms ⁇ cm -3 .
  • the carbon concentration of the second intermediate layer 103B is preferably lower than the carbon concentration of the first intermediate layer 103A, and the carbon concentration of the first intermediate layer 103A is preferably lower than the carbon concentration of the buffer layer 102.
  • the intermediate layer 103 is described as a layer consisting of two layers, the first intermediate layer 103A and the second intermediate layer 103B, but it may be a plurality of layers of two or more layers, A thin AlN layer may be inserted into the intermediate layer 103 in order to control warping of the nitride semiconductor substrate 100A.
  • the electron transit layer 104 is provided above the intermediate layer 103. More specifically, the electron transit layer 104 is provided above the second intermediate layer 103B of the intermediate layer 103.
  • the electron transit layer 104 is made of GaN with a thickness of 150 nm, for example, but the thickness of the electron transit layer 104 is not limited to this.
  • the electron transit layer 104 is not limited to GaN, but may be made of a group III nitride semiconductor such as InGaN, AlGaN, AlInGaN, etc., and the electron transit layer 104 may contain n-type impurities. It's okay.
  • the electron transport layer 104 is a group III nitride semiconductor layer having a smaller band gap than the intermediate layer.
  • the electron supply layer 105 is a group III nitride semiconductor layer provided above the electron transit layer 104. Further, the electron supply layer 105 is a group III nitride semiconductor layer having a larger band gap than the electron transit layer 104. In this embodiment, the electron supply layer 105 has a thickness of, for example, 20 nm, but the thickness of the electron supply layer 105 is not limited to this.
  • the electron supply layer 105 is made of AlGaN with an average Al composition ratio of 25%.
  • a high concentration of 2DEG 106 is generated on the electron transit layer 104 side of the hetero interface between the electron supply layer 105 and the electron transit layer 104.
  • Nitride semiconductor substrate 100A according to this embodiment includes a channel that is this 2DEG 106.
  • the average Al composition ratio of the electron supply layer 105 may be 20% or more and 100% or less.
  • the electron supply layer 105 is not limited to AlGaN, and may be made of a group III nitride semiconductor containing In, such as AlInGaN and InAlN. Further, the electron supply layer 105 may contain an n-type impurity.
  • the gate electrode 203 is provided above the electron supply layer 105. Further, the gate electrode 203 is provided with a space between the source electrode 201 and the drain electrode 202, respectively.
  • the gate electrode 203 is a multilayer electrode film having a laminated structure in which a Ni film and an Al film are laminated in order, for example, but the present invention is not limited thereto.
  • the gate electrode 203 is in contact with the electron supply layer 105 and is connected to the electron supply layer 105 in a Schottky manner. Note that the connection between the gate electrode 203 and the electron supply layer 105 is not limited to the Schottky connection, and an insulating film or a group III nitride semiconductor may be provided between the gate electrode 203 and the electron supply layer 105.
  • each of the source electrode 201 and the drain electrode 202 are provided above the electron supply layer 105 to face each other with the gate electrode 203 in between. In other words, the source electrode 201 and the drain electrode 202 are spaced apart from each other.
  • each of the source electrode 201 and the drain electrode 202 is a multilayer electrode film having a laminated structure in which a Ti film and an Al film are laminated in order, for example, but the present invention is not limited to this. Further, each of the source electrode 201 and the drain electrode 202 is electrically ohmically connected to the 2DEG 106.
  • FIGS. 2A to 2E are cross-sectional views showing the configuration of the semiconductor device 100 in the process of being manufactured.
  • FIG. 2F is a flowchart showing a method for manufacturing the semiconductor device 100 according to the embodiment.
  • Group III nitride layers such as the buffer layer 102, intermediate layer 103, electron transport layer 104, and electron supply layer 105 are formed above the substrate 101 made of Si using metal organic chemical vapor deposition (MOCVD).
  • MOCVD metal organic chemical vapor deposition
  • a nitride semiconductor substrate 100A is formed by forming the semiconductor layer.
  • a semiconductor crystal growth apparatus is used to form the nitride semiconductor substrate 100A.
  • a substrate 101 made of Si is placed inside a semiconductor crystal growth apparatus (S10).
  • a buffer layer 102 is formed above the substrate 101 made of Si (S20).
  • the buffer layer 102 is, for example, a group III nitride semiconductor layer having a film thickness of 2 ⁇ m and having a multilayer structure made of AlN and AlGaN.
  • the buffer layer 102 is a group III nitride semiconductor layer epitaxially grown successively in the +c plane direction ( ⁇ 0001> direction) in a semiconductor crystal growth apparatus.
  • the buffer layer 102 includes a layer having a carbon concentration of 1.0E+19 atoms ⁇ cm ⁇ 3 or more.
  • the following temperature and pressure conditions are applied as growth conditions for the buffer layer 102.
  • the temperature condition for example, a condition where the substrate temperature is 600° C. or higher and 1200° C. or lower is applied.
  • the pressure condition a condition in which the growth pressure is reduced (that is, a pressure below atmospheric pressure) is applied, and specifically, the growth pressure is preferably 50 KPa or less.
  • step S20 corresponds to the first step.
  • the intermediate layer 103 is formed on the buffer layer 102 (S30).
  • the intermediate layer 103 has a thickness of, for example, 1075 nm.
  • the intermediate layer 103 is obtained by epitaxially growing AlGaN with an average Al composition ratio of 5%.
  • step S30 corresponds to a second process.
  • step S30 second step
  • the following steps S31 and S32 are performed. That is, in step S30, the first intermediate layer 103A is formed above the buffer layer 102 (S31), and further, the second intermediate layer 103B is formed above the first intermediate layer 103A (S32).
  • step S31 corresponds to the seventh step
  • step S32 corresponds to the eighth step.
  • the intermediate layer 103 includes, for example, two layers (first intermediate layer 103A and second intermediate layer 103B) having different carbon concentrations.
  • the first intermediate layer 103A has a film thickness of 675 nm and a carbon concentration of 2.6E+16 atoms ⁇ cm ⁇ 3 .
  • the second intermediate layer 103B has a film thickness of 400 nm and a carbon concentration of 6.5E+15 atoms ⁇ cm ⁇ 3 .
  • the carrier gases are N2 and H2 .
  • the growth pressure is, for example, 30 kPa. Note that a reduced pressure condition may be applied as the pressure condition in step S30, and the growth pressure is preferably 80 KPa or less.
  • the substrate temperature in step S31 where the first intermediate layer 103A is formed is 1114°C
  • the substrate temperature in step S32 where the second intermediate layer 103B is formed is 1144°C.
  • the substrate temperature in step S32 where the second intermediate layer 103B is formed is higher than or equal to the substrate temperature in step S31 where the first intermediate layer 103A is formed.
  • the substrate temperature in step S32 in which the second intermediate layer 103B is formed is preferably 1100° C. or more and 1250° C. or less. By doing so, it is possible to promote epitaxial growth in the lateral direction (that is, in a direction parallel to the xy plane), thereby reducing mixed dislocations in the second intermediate layer 103B and suppressing the occurrence of stacking faults.
  • the gas flow rate in step S31 and step S32 is, for example, 50 slm for NH3 .
  • NH 3 corresponds to the nitrogen raw material in each of step S31 and step S32.
  • the flow rate of TMG Trimethyl Gallium
  • TMA Trimethyl Aluminum
  • the flow rate of TMG is 40.8 sccm
  • the flow rate of TMA is 9.6 sccm.
  • TMG and TMA correspond to the group III raw materials in step S31 and step S32, respectively.
  • step S31 for forming the first intermediate layer 103A ((mole amount of nitrogen raw material supplied)/(mole amount of group III raw material supplied)) (hereinafter referred to as V/III ratio) is 4497, and the second The V/III ratio of the intermediate layer 103B is 8984.
  • V/III ratio in step S32 of forming the second intermediate layer 103B is 5,000 or more and 20,000 or less.
  • step S30 a step (ninth step) of stopping the supply of the group III source gas may be performed between step S31 and step S32.
  • the ninth step of stopping the supply of the group III raw material is performed for one minute. The method used is used. That is, between step S31 and step S32, the supply of the group III raw material is interrupted for one minute.
  • an electron transit layer 104 is formed above the intermediate layer 103 (more specifically, the second intermediate layer 103B) (S40).
  • the electron transit layer 104 has a thickness of, for example, 150 nm.
  • the electron transit layer 104 is obtained by epitaxially growing GaN.
  • the following temperature and pressure conditions are applied as growth conditions for the electron transit layer 104.
  • the temperature condition for example, a condition in which the substrate temperature is 900° C. or more and 1200° C. or less is applied, and more preferably a condition in which the substrate temperature is 1000° C. or more and 1150° C. or less is applied.
  • the pressure condition a growth pressure of normal pressure or reduced pressure may be applied.
  • GaN to which no impurities are intentionally added as the electron transit layer 104, current collapse caused by the impurities can be suppressed.
  • the substrate temperatures in Step S40 of forming the electron transit layer 104 and Step S32 of forming the second intermediate layer 103B are the same. Further, this step S40 corresponds to the third step.
  • an electron supply layer 105 is formed above the electron transit layer 104 (S50).
  • the electron supply layer 105 is, for example, AlGaN with a thickness of 20 nm and an average Al composition ratio of 25%.
  • a 2DEG 106 is formed at the interface between the electron transit layer 104 and the electron supply layer 105 due to the effects of spontaneous polarization and piezo polarization due to the difference in lattice constant. . That is, 2DEG 106 is generated on the electron transit layer 104 side of the interface between the electron transit layer 104 and the electron supply layer 105.
  • the following temperature and pressure conditions are applied as growth conditions for the electron supply layer 105.
  • the temperature condition for example, a condition in which the substrate temperature is 900° C. or more and 1200° C. or less is applied, and more preferably a condition in which the substrate temperature is 1000° C. or more and 1150° C. or less is applied.
  • the pressure condition a condition in which the growth pressure is reduced is applied, and specifically, the growth pressure is preferably 80 KPa or less.
  • this step S50 corresponds to the fourth step.
  • the nitride semiconductor substrate 100A is formed.
  • a source electrode 201 and a drain electrode 202 are formed above the electron supply layer 105 and spaced apart from each other (S60). More specifically, it is as follows. First, the nitride semiconductor substrate 100A is pre-cleaned with hydrochloric acid, and Ti and Al are sequentially deposited above the electron supply layer 105 by sputtering. Thereafter, the stacked film of Ti and Al is patterned by sequentially applying a lithography method and a dry etching method, thereby forming a source electrode 201 and a drain electrode 202 of a predetermined shape above the electron supply layer 105.
  • the source electrode 201 and the drain electrode 202 having a predetermined shape may be formed by sequentially applying a lithography method and a lift-off method. Next, heat treatment is performed in a nitrogen atmosphere to electrically connect the source electrode 201 and the drain electrode 202 to the 2DEG 106. Further, this step S60 corresponds to the fifth step.
  • a gate electrode 203 is formed above the electron supply layer 105 with an interval from each of the source electrode 201 and the drain electrode 202 (S70). More specifically, it is as follows. TiN and Al are sequentially deposited above the electron supply layer 105 by sputtering. Thereafter, a lithography method and a dry etching method are sequentially applied to pattern the stacked film of TiN and Al, thereby forming a gate electrode 203 above the electron supply layer 105. Note that the gate electrode 203 having a predetermined shape may be formed by sequentially applying a lithography method and a lift-off method. Further, this step S70 corresponds to the sixth step.
  • Table 1 shows the experimental results of the growth conditions of the intermediate layer 103 and the average Al composition ratio and carbon concentration of the intermediate layer 103 for each experimental level according to the embodiment. Further, Table 1 shows the experimental results of the growth conditions of the intermediate layer, the average Al composition ratio, and the carbon concentration of the intermediate layer for each experimental level according to the comparative example.
  • nitride semiconductor substrates of levels 1 to 5 are fabricated, and levels 1 to 5 are used as experimental levels.
  • levels 1 to 5 are used as experimental levels.
  • Each of level 1, level 2, and level 4 is an experimental level according to the comparative example, and each of level 3 and level 5 is a level according to the present embodiment.
  • Nitride semiconductor substrates of level 1, level 2, and level 4 will be explained using FIG. 2G and FIG. 2H.
  • FIG. 2G is a cross-sectional view showing the configuration of a level 1 nitride semiconductor substrate 100X according to a comparative example.
  • FIG. 2H is a cross-sectional view showing the configuration of a nitride semiconductor substrate 100Y of level 2 and level 4 according to a comparative example.
  • the level 1 nitride semiconductor substrate 100X has the same configuration as the nitride semiconductor substrate 100A according to the present embodiment, except that it includes an intermediate layer 103X instead of the intermediate layer 103.
  • the intermediate layer 103X includes only the first intermediate layer 103A and does not include the second intermediate layer 103B.
  • the nitride semiconductor substrates 100Y of levels 2 and 4 have the same configuration as the nitride semiconductor substrate 100A according to the present embodiment, except that an intermediate layer 103Y is provided instead of the intermediate layer 103. Equipped with The intermediate layer 103Y consists of only the second intermediate layer 103B and does not include the first intermediate layer 103A.
  • Nitride semiconductor substrates of levels 1 to 5 will be described below.
  • the total thickness of the first intermediate layer 103A and the second intermediate layer 103B was 1075 nm.
  • the carbon concentration of the first intermediate layer 103A is 2.6E+16 atoms ⁇ cm ⁇ 3
  • the carbon concentration of the second intermediate layer 103B is 6.5E+15 atoms ⁇ cm ⁇ 3 .
  • the carbon concentration of the second intermediate layer 103B is lower than that of the first intermediate layer 103A.
  • each of the intermediate layer 103X and the intermediate layer 103Y is a single layer type.
  • the intermediate layer 103 consists of a first intermediate layer 103A under the same conditions as level 1 and a second intermediate layer 103B under the same conditions as level 2, and the intermediate layer 103 is of a stacked type with different layers. Note that the thickness of the first intermediate layer 103A of level 3 is 500 nm, and the thickness of the second intermediate layer 103B of level 3 is 575 nm.
  • FIG. 3 is a diagram showing secondary ion mass spectrometry (SIMS) profiles of the buffer layer 102, first intermediate layer 103A, and second intermediate layer 103B at level 3. More specifically, FIG. 3 shows the analysis results of the carbon concentration and Al secondary ion concentration in the buffer layer 102, first intermediate layer 103A, and second intermediate layer 103B of level 3. Note that the horizontal axis in FIG. 3 indicates the depth from the top surface of the intermediate layer 103 (more specifically, the second intermediate layer 103B). As can be seen from FIG. 3, the carbon concentration of the second intermediate layer 103B is lower than that of the first intermediate layer 103A. Furthermore, the average Al composition ratio satisfies the relationship: buffer layer 102>first intermediate layer 103A ⁇ second intermediate layer 103B.
  • Level 4 as in level 2, the intermediate layer 103Y is formed only of the second intermediate layer 103B.
  • Level 4 is the same as Level 2 except that the average Al composition ratio of the intermediate layer 103Y is 10%.
  • the first intermediate layer 103A and second intermediate layer 103B of level 5 have the same structure as the first intermediate layer 103A and second intermediate layer 103B of level 3. However, in level 5, the ninth step of stopping the supply of the group III source gas is not performed between step S31 of forming the first intermediate layer 103A and step S32 of forming the second intermediate layer 103B.
  • the number of defects detected in the fabricated levels 1 to 3 was determined using a defect inspection machine. Measured. INSPECTRA 3000SR-III200 manufactured by Toray Engineering Co., Ltd. was used as a defect inspection machine. Here, stacking faults and defects other than stacking faults are detected as defects.
  • the mixed dislocation densities of the fabricated Levels 1 to 3 were measured using a transmission electron microscope (TEM).
  • a dislocation whose Burgers vector is ⁇ 11-23>/3 obtained by a transmission electron microscope (TEM) is a mixed edge screw dislocation in which an edge dislocation and a screw dislocation are mixed.
  • the mixed edge screw dislocation density consisting of Burgers vector ⁇ 11-23>/3 was measured for levels 1 to 3.
  • the following index was used to quantify the effect of reducing the mixed dislocation density in the intermediate layer.
  • the mixed dislocation density at a second position 100 nm below the top surface of the intermediate layer (more specifically, intermediate layers 103, 103X, and 103Y) is measured, and The mixed dislocation density at the first position 100 nm above the bottom surface of (103Y and 103Y) is measured. Assuming that the mixed dislocation density at the first position is B and the mixed dislocation density at the second position is A, the mixed dislocation density ratio (A/B) is evaluated as an index to quantify the mixed dislocation density reduction effect. Ta.
  • the mixed dislocation density ratio is small, more specifically, when it is sufficiently smaller than 1, the mixed dislocation density is at a position higher in the intermediate layer with respect to the mixed dislocation density at the first position, which is a lower position in the intermediate layer. This shows that the mixed dislocation density at the second position is low, and it can be said that the effect of reducing the mixed dislocation density in the intermediate layer is high. Further, when the mixed dislocation density ratio is sufficiently smaller than 1, it indicates that the mixed dislocation density decreases upward in the intermediate layer.
  • level 3 which is the level according to the present embodiment
  • a first position 100 nm above the bottom surface of intermediate layer 103 is located in first intermediate layer 103A
  • a second position 100 nm below the top surface of intermediate layer 103 is located within first intermediate layer 103A.
  • the position is within the second intermediate layer 103B.
  • Table 2 shows the experimental results of the number of defects detected for levels 1 to 3, the presence or absence of stacking faults, and the mixed dislocation density.
  • Table 2 shows the number of defects (number of defects detected) detected by the defect inspection machine for each of the nitride semiconductor substrates of levels 1 to 3.
  • Table 2 shows the presence or absence of stacking faults, the mixed dislocation density A at the second position, and the mixed dislocation density at the first position for the center and outer periphery of each of the nitride semiconductor substrates of levels 1 to 3.
  • a certain B and mixed dislocation density ratio (A/B) are shown. Note that when a nitride semiconductor substrate is used for a HEMT, the center of the nitride semiconductor substrate is a more important region than the outer periphery, so experimental results regarding the center are more important.
  • FIG. 4 is an image showing stacking defects detected by the defect inspection machine at Level 2. More specifically, FIG. 4 is an image showing stacking faults in the level 2 nitride semiconductor substrate 100Y. Furthermore, the stacking fault shown in FIG. 4 is a stacking fault that occurs in any layer of the nitride semiconductor substrate 100Y. Note that a half-moon-shaped defect detected by a defect inspection machine using UV light is referred to as a stacking fault here.
  • the defect inspection machine detects stacking faults and defects other than stacking faults as defects.
  • the number of detected defects shown in Table 2 includes both the number of detected stacking faults and the number of detected defects other than stacking faults.
  • the background level of the number of detected defects other than stacking defects is about 300. Therefore, when the number of detected defects greatly exceeds about 300, it can be determined that stacking faults have occurred.
  • level 1 has a smaller mixed dislocation density ratio. More specifically, in level 1, the mixed dislocation density ratio is 0.66, which is sufficiently smaller than 1, and as described above, it can be said that the effect of reducing the mixed dislocation density of the intermediate layer 103X is high. In this way, in level 1, the mixed dislocation density at the upper position (second position) of the intermediate layer 103X can be sufficiently reduced, so it is considered that stacking faults at the center are suppressed.
  • the mixed dislocation density ratio should be 0.66 or less.
  • level 3 which is the level according to this embodiment, will be considered.
  • level 3 in which the intermediate layer 103 is of a multilayer type with different types, the number of detected defects is reduced by 0.01 times compared to level 2, in which the intermediate layer 103Y is of a single layer type.
  • the number of detected defects was 552, which exceeded about 300, and it was therefore determined that stacking faults had occurred.
  • Table 2 shows, in level 3, it became clear that no stacking faults occurred in the center, which is a more important area.
  • the mixed dislocation density ratio at the center is 0.66 at level 1 and 0.55 at level 3.
  • level 3 which is the level according to the present embodiment
  • the central mixed dislocation density ratio is 0.66 or less, which is more specific. Specifically, it is 0.55.
  • Level 3 which is the level according to the present embodiment, has a lower mixed dislocation density ratio in the center than Level 1, which is the level according to the comparative example, and can be said to have a higher effect of reducing the mixed dislocation density of intermediate layer 103. From this, it can be seen that the intermediate layer of the level 3 multilayer type is better than the single layer type of the level 1. Moreover, in this way, in level 3, the mixed dislocation density at the upper position (second position) of the intermediate layer 103 can be sufficiently reduced, so it is considered that stacking faults at the center are suppressed.
  • level 3 where the intermediate layer 103 is a heterogeneous layer stack type, there are fewer stacking faults because the number of mixed dislocations at the interface between the first intermediate layer 103A and the second intermediate layer 103B is reduced due to the following two reasons. This is thought to be due to the following.
  • the first reason is as follows.
  • the V/III ratio is 5,000 or more and 20,000 or less, specifically as high as 8,984.
  • the first reason is that as a result, the nitrogen surface of the second intermediate layer 103B is stably formed, Ga migration is suppressed, and the growth of the second intermediate layer 103B in the lateral direction is promoted. .
  • the second reason is as follows.
  • the substrate temperature in step S32 for forming the second intermediate layer 103B is higher than or equal to the substrate temperature in step S31 for forming the first intermediate layer 103A, specifically as high as 1144°C.
  • the second reason is that the etching by the carrier gas H 2 is promoted in step S32, and the growth of the second intermediate layer 103B in the lateral direction is promoted.
  • the V/III ratio in step S32 of forming the second intermediate layer 103B is preferably 5,000 or more and 20,000 or less.
  • the substrate temperature in step S32 for forming the second intermediate layer 103B may be higher than or equal to the substrate temperature in step S31 for forming the first intermediate layer 103A.
  • the substrate temperature for promoting growth in the lateral direction is preferably 1100° C. or more and 1250° C. or less. In other words, when the substrate temperature in step S32 for forming the second intermediate layer 103B is 1100° C. or more and 1250° C. or less, the growth of the second intermediate layer 103B is further promoted and the occurrence of stacking faults is suppressed.
  • the carbon concentration of the level 1 intermediate layer 103X (first intermediate layer 103A) is 2.6E+16 atoms ⁇ cm ⁇ 3 .
  • the carbon concentrations of the first intermediate layer 103A and the second intermediate layer 103B of level 3 are 2.6E+16 atoms ⁇ cm ⁇ 3 and 6.5E+15 atoms ⁇ cm ⁇ 3 , respectively.
  • the TMG flow rate and TMA flow rate when forming the second intermediate layer 103B are approximately half of the TMG flow rate and TMA flow rate when forming the first intermediate layer 103A. Therefore, the carbon concentration of the second intermediate layer 103B can be sufficiently reduced compared to the first intermediate layer 103A. In this way, compared to the intermediate layer 103X of level 1, the carbon concentration in the second intermediate layer 103B included in the intermediate layer 103 of level 3 is sufficiently reduced. can be sufficiently suppressed.
  • Table 3 shows the experimental results of the number of defects detected for level 2 and level 4.
  • level 4 has a reduced number of detected defects compared to level 2. From this, it can be seen that in order to eliminate stacking faults, it is better for the average Al composition ratio of the second intermediate layer 103B to be high. This is because the smaller the difference in the Al average composition ratio between the buffer layer 102 (Al average composition ratio: 20% to 100%) and the intermediate layer 103Y (second intermediate layer 103B), the smaller the strain generated in the intermediate layer 103Y. Therefore, it is thought that the occurrence of stacking faults was suppressed. It is expected that a similar phenomenon will occur in level 3, which is the level according to this embodiment, so that in level 3 as well, the average Al composition ratio is as follows: buffer layer 102>first intermediate layer 103A ⁇ second intermediate layer 103B is preferable.
  • the average Al composition rate of the first intermediate layer 103A is greater than or equal to the average Al composition rate of the second intermediate layer 103B, and the average Al composition rate of the buffer layer 102 is It is preferable that it is larger than the average Al composition ratio of the first intermediate layer 103A.
  • the average Al composition ratio of the first intermediate layer 103A is preferably 5% or more and 10% or less.
  • the semiconductor device 100 that can further suppress the occurrence of stacking faults is realized.
  • the difference between the average Al composition ratio of the second intermediate layer 103B and the average Al composition ratio of the first intermediate layer 103A is preferably 5% or less.
  • the strain occurring in the second intermediate layer 103B becomes smaller. Therefore, the semiconductor device 100 that can further suppress the occurrence of stacking faults is realized.
  • Table 4 shows the experimental results of the number of defects detected for level 3 and level 5.
  • level 3 and level 5 are both levels according to this embodiment.
  • the nitride semiconductor substrate 100A of level 3 is manufactured by performing the ninth step, and the nitride semiconductor substrate 100A of level 5 is manufactured without performing the ninth step.
  • a ninth step of stopping the supply of the group III raw material gas is performed between step S31 of forming the first intermediate layer 103A and step S32 of forming the second intermediate layer 103B. I know it's better to do it.
  • the second step may include a ninth step in which the supply of the group III source gas is stopped between the seventh step and the eighth step.
  • FIG. 5 is a flowchart of a method for switching the process from step S31 of forming the first intermediate layer 103A to step S32 of forming the second intermediate layer 103B. More specifically, (a) of FIG. 5 shows a flowchart related to level 3 in which the ninth step is performed, and (b) of FIG. 5 shows a flowchart related to level 5 in which the ninth step is not performed. .
  • steps S10, S20, and S31 are performed. Furthermore, a ninth step (S33) of stopping the supply of the group III raw material gas is performed. In other words, in this case, the supply of the group III source gas is interrupted. Thereafter, the supply of the group III source gas is restarted (S34), and the second intermediate layer 103B is formed (S32). In addition, when the substrate temperature is changed in step S31 and step S32, it is preferable to change it while the supply of the group III source gas is stopped (that is, during the ninth step (S33)).
  • the time of the ninth step (S33), that is, the time for interrupting the supply of the group III source gas, is preferably 1 min or more and 5 min or less.
  • the time is 1 min or more, the surface of the first intermediate layer 103A can be sufficiently roughened.
  • productivity can be improved by setting the time to 5 minutes or less.
  • SiH 4 is preferably supplied.
  • the upper surface of the first intermediate layer 103A is terminated with SiH y .
  • SiH 4 is adsorbed to the dislocations on the upper surface of the first intermediate layer 103A to modify the first intermediate layer 103A, thereby reducing mixed dislocations and suppressing the occurrence of stacking faults.
  • the time of the ninth step is preferably 1 min or more and 5 min or less.
  • the surface of the first intermediate layer 103A can be sufficiently roughened, and productivity can also be improved.
  • SiH 4 gas is supplied in the ninth step.
  • SiH 4 is adsorbed to the dislocations on the upper surface of the first intermediate layer 103A and modifies the first intermediate layer 103A, thereby reducing mixed dislocations and suppressing the occurrence of stacking faults.
  • the nitride semiconductor substrate 100A is manufactured without performing the ninth step.
  • the semiconductor device 100 and the method for manufacturing the semiconductor device 100 according to the present embodiment are summarized as follows.
  • the semiconductor device 100 includes a substrate 101, a buffer layer 102 made of a group III nitride semiconductor provided above the substrate 101, and a buffer layer 102 provided above the buffer layer 102. an intermediate layer 103 made of a group III nitride semiconductor with a smaller bandgap than the intermediate layer 103; and an electron transport layer 104 made of a group III nitride semiconductor with a smaller band gap than the intermediate layer 103 provided above the intermediate layer 103.
  • an electron supply layer 105 made of a group III nitride semiconductor having a larger bandgap than the electron transport layer 104 and provided above the electron transport layer 104;
  • the gate electrode 203 has a source electrode 201 and a drain electrode 202, and a gate electrode 203 provided above the electron supply layer 105 with a space between the source electrode 201 and the drain electrode 202, respectively.
  • the intermediate layer 103 includes a laminate in which a first intermediate layer 103A and a second intermediate layer 103B are laminated. The second intermediate layer 103B is provided above the first intermediate layer 103A.
  • a first position 100 nm above the bottom surface of the intermediate layer 103 is located within the first intermediate layer 103A, and a second position 100 nm below the top surface of the intermediate layer 103 is located within the second intermediate layer 103B.
  • the mixed edge screw dislocation density (A) consisting of the Burgers vector ⁇ 11-23>/3 at the second position is defined as the mixed edge screw dislocation density (A) consisting of the Burgers vector ⁇ 11-23>/3 at the first position.
  • the value divided by B) (that is, the mixed dislocation density ratio A/B) is 0.66 or less.
  • the mixed dislocation density ratio (A/B) is 0.66 or less. becomes 0.55.
  • the mixed dislocation density ratio (A/B) at the center is smaller than in level 1, which is a level related to the comparative example, and the mixed dislocation density reduction effect of the intermediate layer 103 is more effective. It can be said to be expensive.
  • the mixed dislocation density at the upper position (second position) of intermediate layer 103 can be sufficiently reduced. Therefore, the number of stacking faults resulting from the mixed dislocation density at the second position can be suppressed, and in other words, the semiconductor device 100 that can suppress the occurrence of stacking faults is realized.
  • the method for manufacturing the semiconductor device 100 includes a first step of forming a buffer layer 102 made of a group III nitride semiconductor above a substrate 101, and a step of forming a buffer layer 102 above the buffer layer 102, which is made of a group III nitride semiconductor.
  • the second step includes a seventh step of forming the first intermediate layer 103A above the buffer layer 102, and an eighth step of forming the second intermediate layer 103B above the first intermediate layer 103A.
  • V/III ratio The value obtained by dividing the molar amount of nitrogen raw material supplied by the molar amount of Group III raw material supplied in the eighth step (V/III ratio) is 5,000 or more and 20,000 or less, and the substrate temperature in the eighth step is Greater than or equal to the substrate temperature in the process.
  • the mixed dislocation density ratio (A/B) is 0.66 or less. becomes 0.55.
  • the mixed dislocation density ratio (A/B) at the center is smaller than in level 1, which is a level related to the comparative example, and the mixed dislocation density reduction effect of the intermediate layer 103 is more effective. It can be said to be expensive.
  • the mixed dislocation density at the upper position (second position) of intermediate layer 103 can be sufficiently reduced. Therefore, the number of stacking faults resulting from the mixed dislocation density at the second position can be suppressed, and in other words, a method for manufacturing the semiconductor device 100 that can suppress the occurrence of stacking faults is realized.
  • step S32 (eighth step) of forming the second intermediate layer 103B is 5,000 or more and 20,000 or less, the nitrogen surface of the second intermediate layer 103B is stably formed, and Ga migration is prevented. is suppressed, and the growth of the second intermediate layer 103B in the lateral direction is promoted. Therefore, the method for manufacturing semiconductor device 100 according to this embodiment can further suppress the occurrence of stacking faults.
  • the substrate temperature in step S32 for forming the second intermediate layer 103B is higher than or equal to the substrate temperature in step S31 (seventh step) for forming the first intermediate layer 103A, the carrier gas Etching by H 2 is promoted, and the growth of the second intermediate layer 103B in the lateral direction is promoted. Therefore, the method for manufacturing semiconductor device 100 according to this embodiment can further suppress the occurrence of stacking faults.
  • the carbon concentration of the buffer layer 102 is very high compared to the carbon concentration of the first intermediate layer 103A and the second intermediate layer 103B.
  • the distance between the electron transit layer 104 and the buffer layer 102 is preferably 1000 nm or more.
  • the film thickness of the intermediate layer 103 was set to 1075 nm and 1395 nm, and the dependence of each characteristic on the thickness of the first intermediate layer 103A and the second intermediate layer 103B was confirmed.
  • FIG. 6 is a diagram showing the dependence of the number of defects detected by the defect inspection machine on the film thickness of the first intermediate layer 103A.
  • the number of detected defects decreases when the first intermediate layer 103A is thicker, regardless of the thickness of the intermediate layer 103. Since the reduction in the number of detected defects is saturated when the thickness of the first intermediate layer 103A is 600 nm or more, it is preferable that the thickness of the first intermediate layer 103A is 600 nm or more.
  • FIG. 7 is a diagram showing the dependence of gate leakage on the film thickness of the second intermediate layer 103B. More specifically, FIG. 7 shows the results of measuring gate leakage in the semiconductor device 100 with the thickness of the second intermediate layer 103B changed. Further, as shown in FIG. 7, the conditions for measuring gate leakage are as follows. Lg, which is the length of the gate electrode 203 (length in the x-axis direction), is 150 nm, and Wg, which is the width (width in the y-axis direction) of the gate electrode 203, is 200 ⁇ m.
  • Lgd which is the distance between the gate electrode 203 and the source electrode 201 (distance in the x-axis direction), is 5 ⁇ m
  • Lgs which is the distance between the gate electrode 203 and the source electrode 201 (distance in the x-axis direction)
  • Vgs which is the voltage between the gate electrode 203 and the source electrode 201
  • Vds which is the voltage between the drain electrode 202 and the source electrode 201
  • the thickness of the intermediate layer 103 is preferably 1000 nm or more and 1395 nm or less.
  • the gap between the electron transit layer 104 and the buffer layer 102 with a high carbon concentration can be sufficiently widened, and trapping of electrons in carbon caused by the buffer layer 102 is suppressed, which means that current collapse is prevented. suppressed.
  • the thickness of the first intermediate layer 103A is preferably 600 nm or more.
  • the semiconductor device 100 is realized which can reduce the number of defects detected, that is, can further suppress the occurrence of stacking faults.
  • the film thickness of the second intermediate layer 103B is preferably 400 nm or less.
  • the semiconductor device according to the present disclosure is useful for communication devices and inverters that require high-speed operation, power switching elements used in power supply circuits, and the like.
  • Electron supply layer 106 2DEG 201 Source electrode 202 Drain electrode 203 Gate electrode

Abstract

半導体装置（１００）は、基板（１０１）と、バッファ層（１０２）と、中間層（１０３）と、電子走行層（１０４）と、電子供給層（１０５）と、ソース電極（２０１）およびドレイン電極（２０２）と、ゲート電極（２０３）とを有し、中間層（１０３）は、第１中間層（１０３Ａ）と第２中間層（１０３Ｂ）とを積層した積層体を含み、第２中間層（１０３Ｂ）は、第１中間層（１０３Ａ）の上方に設けられ、中間層（１０３）の下面から１００ｎｍ上方の第１位置は、第１中間層（１０３Ａ）内に位置し、中間層（１０３）の上面から１００ｎｍ下方の第２位置は、第２中間層（１０３Ｂ）内に位置し、第２位置におけるバーガースべクトル＜１１－２３＞／３からなる刃状らせん混合転位密度を、第１位置におけるバーガースべクトル＜１１－２３＞／３からなる刃状らせん混合転位密度で割った値は、０．６６以下である。

Description

半導体装置および半導体装置の製造方法
　本開示は、半導体装置および半導体装置の製造方法に関し、特に、ＩＩＩ族窒化物半導体を用いたＩＩＩ族窒化物半導体装置に関する。
　ＩＩＩ族窒化物半導体、特に、窒化ガリウム（ＧａＮ）または窒化アルミニウムガリウム（ＡｌＧａＮ）を用いたＩＩＩ族窒化物半導体装置は、材料のバンドギャップの広さから、高い絶縁破壊電圧を有する。また、ＩＩＩ族窒化物半導体装置では、ＡｌＧａＮ／ＧａＮ等のヘテロ構造を容易に形成することができる。
　ＡｌＧａＮ／ＧａＮヘテロ構造では、材料間での格子定数差から発生するピエゾ分極とＡｌＧａＮおよびＧａＮの自発分極とにより、ＡｌＧａＮ／ＧａＮ界面のＧａＮ層側に高密度の電子（以下「２ＤＥＧ（２　Ｄｉｍｅｎｓｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｇａｓ）：２次元電子ガス層」と称する）によるチャネルが形成される。この２次元電子ガス層のチャネルを利用したＩＩＩ族窒化物半導体装置は、電子飽和速度が比較的高く、かつ、耐絶縁性が比較的高く、熱伝導率も比較的高いことから、高周波パワーデバイスに応用されている。
　これらのＩＩＩ族窒化物半導体装置において特性を高めるためには、出力電流にかかる電気特性が時間変化する現象、言い換えると、出力電流特性の再現性が劣化する現象である「電流コラプス」は出来る限り抑制されるとよい。
　特許文献１には、窒化物半導体装置が開示されている。この窒化物半導体装置は、第１の窒化物半導体層、第２の窒化物半導体層、第３の窒化物半導体層および第４の窒化物半導体層を備える。さらに特許文献１には、第３の窒化物半導体層における第４の窒化物半導体層との界面の近傍にキャリアが蓄積されたチャネルが形成され、第２の窒化物半導体層は、第３の窒化物半導体層よりもバンドギャップが大きく、第１の窒化物半導体層は、そのバンドギャップが第２の窒化物半導体層のバンドギャップと同等かそれよりも大きく、かつ、第２の窒化物半導体層よりも高濃度の炭素が導入された構造が開示されている。これにより、チャネルが形成されている第３の窒化物半導体層と高濃度の炭素が導入されている第１の窒化物半導体層との距離を大きくすることで電流コラプスが低減できる。また、特許文献１では、窒化物半導体装置がトランジスタであることが開示されている。
国際公開第２０１２／０６６７０１号
　上記特許文献１に記載された窒化物半導体装置において、さらに電流コラプスを抑制するために、低濃度の炭素であるため電子のトラップが少ない第２の窒化物半導体層を単純に厚膜化すると第２の窒化物半導体層の膜中に積層欠陥が生じる。そのため、第２の窒化物半導体層の膜中に積層欠陥によるトランジスタのゲートリークが増大して歩留まりが低下する課題がある。
　そこで、本開示は、積層欠陥の発生を抑制できる半導体装置および半導体装置の製造方法を提供する。
　上記目的を達成するために、本開示の一態様に係る半導体装置は、基板と、前記基板の上方に設けられた、ＩＩＩ族窒化物半導体からなるバッファ層と、前記バッファ層の上方に設けられた、前記バッファ層と比べてバンドギャップが小さいＩＩＩ族窒化物半導体からなる中間層と、前記中間層の上方に設けられた、前記中間層と比べてバンドギャップが小さいＩＩＩ族窒化物半導体からなる電子走行層と、前記電子走行層の上方に設けられた、前記電子走行層と比べてバンドギャップが大きいＩＩＩ族窒化物半導体からなる電子供給層と、前記電子供給層の上方に互いに間隔を空けて設けられたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極とのそれぞれに対して間隔を空けて前記電子供給層の上方に設けられたゲート電極とを有し、前記中間層は、第１中間層と第２中間層とを積層した積層体を含み、前記第２中間層は、前記第１中間層の上方に設けられ、前記中間層の下面から１００ｎｍ上方の第１位置は、前記第１中間層内に位置し、前記中間層の上面から１００ｎｍ下方の第２位置は、前記第２中間層内に位置し、前記第２位置におけるバーガースべクトル＜１１－２３＞／３からなる刃状らせん混合転位密度を、前記第１位置におけるバーガースべクトル＜１１－２３＞／３からなる刃状らせん混合転位密度で割った値は、０．６６以下である。
　また、本開示の一態様に係る半導体装置の製造方法は、基板の上方にＩＩＩ族窒化物半導体からなるバッファ層を形成する第１工程と、前記バッファ層の上方に前記バッファ層と比べてバンドギャップが小さいＩＩＩ族窒化物半導体からなる中間層を形成する第２工程と、前記中間層の上方に前記中間層と比べてバンドギャップが小さいＩＩＩ族窒化物半導体からなる電子走行層を形成する第３工程と、前記電子走行層の上方に前記電子走行層と比べてバンドギャップが大きいＩＩＩ族窒化物半導体からなる電子供給層を形成する第４工程と、前記電子供給層の上方に互いに間隔を空けてソース電極およびドレイン電極を形成する第５工程と、前記電子供給層の上方に前記ソース電極と前記ドレイン電極とのそれぞれに対して間隔を空けてゲート電極を形成する第６工程とを有し、前記第２工程は、前記バッファ層の上方に第１中間層を形成する第７工程と、前記第１中間層の上方に第２中間層を形成する第８工程とを備え、前記第８工程における窒素原料の供給モル量を、ＩＩＩ族原料の供給モル量で割った値は、５０００以上２００００以下であり、かつ、前記第８工程における基板温度は、前記第７工程における基板温度と比べて大きいまたは同等である。
　本開示に係る半導体装置および半導体装置の製造方法によれば、積層欠陥の発生を抑制できる。
図１は、実施の形態に係る半導体装置の構成を示す断面図である。 図２Ａは、製造途上における半導体装置の構成を示す断面図である。 図２Ｂは、製造途上における半導体装置の構成を示す断面図である。 図２Ｃは、製造途上における半導体装置の構成を示す断面図である。 図２Ｄは、製造途上における半導体装置の構成を示す断面図である。 図２Ｅは、製造途上における半導体装置の構成を示す断面図である。 図２Ｆは、実施の形態に係る半導体装置の製造方法を示すフローチャートである。 図２Ｇは、比較例に係る水準１の窒化物半導体基板の構成を示す断面図である。 図２Ｈは、比較例に係る水準２および水準４の窒化物半導体基板の構成を示す断面図である。 図３は、水準３のバッファ層と第１中間層と第２中間層とにおける２次イオン質量分析法プロファイルを示す図である。 図４は、水準２の窒化物半導体基板における積層欠陥を示す画像である。 図５は、第１中間層を形成するステップから第２中間層を形成するステップへの工程の切り替え方法のフローチャートである。 図６は、欠陥検査機での欠陥検出数の第１中間層の膜厚依存性の結果を示す図である。 図７は、ゲートリークの第２中間層の膜厚依存性の結果を示す図である。
　以下では、実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、例えば、各図において、構成要素の厚さ、大きさなどは、説明を分かりやすくするために誇張して図示されている場合もある。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略または簡略化する。
　また、本明細書において、平行または直交などの要素間の関係性を示す用語、および、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
　また、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」および「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
　また、本明細書および図面において、ｘ軸、ｙ軸およびｚ軸は、三次元直交座標系の三軸を示している。実施の形態では、ｚ軸方向を基板の膜厚方向としている。また、本明細書において、「膜厚方向」とは、基板の膜厚方向を意味し、基板の上面に垂直な方向のことである。ｘ軸およびｙ軸は、基板の上面に平行な二軸である。また、「平面視」とは、基板の上面に対して垂直な方向から見たときのことをいう。
　また、本明細書において、「第１」、「第２」などの序数詞は、特に断りの無い限り、構成要素の数または順序を意味するものではなく、同種の構成要素の混同を避け、区別する目的で用いられている。
　（実施の形態）
　［構成］
　まず、実施の形態に係る半導体装置１００について、図１を用いて説明する。図１は、実施の形態に係る半導体装置１００の構成を示す断面図である。
　本実施の形態では、半導体装置１００が高電子移動度トランジスタ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）である場合について説明する。また、半導体装置１００は、窒化物半導体装置である。
　図１に示すように、半導体装置１００は、窒化物半導体基板１００Ａと、ゲート電極２０３と、ソース電極２０１と、ドレイン電極２０２とを備える。また、窒化物半導体基板１００Ａは、基板１０１と、バッファ層１０２と、第１中間層１０３Ａおよび第２中間層１０３Ｂからなる中間層１０３と、電子走行層１０４と、電子供給層１０５と、２ＤＥＧ１０６とを備える。
　基板１０１は、本実施の形態において、例えば、上方にバッファ層１０２と、中間層１０３と、電子走行層１０４と、電子供給層１０５とが形成可能な下地基板である。なお、基板１０１の上面（ｚ軸正側の面）とは、上記バッファ層１０２などが形成される面である。基板１０１は、Ｓｉからなる基板である。より具体的には、基板１０１は、（１１１）面のＳｉ単結晶基板（つまりは、（１１１）面を有するＳｉ単結晶基板）である。基板１０１は、（１１１）面のＳｉ単結晶基板に限らず、サファイア（Ｓａｐｐｈｉｒｅ）、ＳｉＣ、ＧａＮ、または、ＡｌＮ等からなる基板であってもよい。なお、基板１０１である（１１１）面のＳｉ単結晶基板の膜厚は、６７５μｍ以上１２００μｍ以下であってもよい。
　バッファ層１０２は、基板１０１の上方に設けられている。本実施の形態において、バッファ層１０２は、例えば、膜厚が２μｍのＩＩＩ族窒化物半導体からなる層（つまりは、ＩＩＩ族窒化物半導体層）である。なお、バッファ層１０２の膜厚は、上記に限られない。バッファ層１０２は、より具体的には、ＡｌＮおよびＡｌＧａＮで構成される複数の積層構造からなるＩＩＩ族窒化物半導体層である。バッファ層１０２は、その他に、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＧａＮ、または、ＡｌＩｎＧａＮ等のＩＩＩ族窒化物半導体の単層もしくは複数層によって構成されていてもよい。バッファ層１０２は、Ａｌ１－αＧａαＮ（０≦α＜０．８）層を複数層積層した構造からなる超格子構造を含んでもよい。なお、バッファ層１０２は、ＡｌＮとＡｌＧａＮとを１つのペアとして、２０以上１００以下のペアが積層されて構成されてもよい。
　また、バッファ層１０２は、例えば、炭素濃度が２．０Ｅ＋１９ａｔｏｍｓ・ｃｍ－３の領域を備えている。なお、バッファ層１０２の炭素濃度は、１．０Ｅ＋１９ａｔｏｍｓ・ｃｍ－３以上３．０Ｅ＋２０ａｔｏｍｓ・ｃｍ－３以下であればよい。
　なお、バッファ層１０２の上面（ｚ軸正側の面）は、ＳｉＨｘ（ｘ＝０、１、２、３）で終端されてもよい。より具体的には、バッファ層１０２の上面のダングリングボンドは、ＳｉＨｘ（ｘ＝０、１、２、３）で終端されているとよい。例えば、バッファ層１０２の上面にＳｉＨ４ガスが供給されることで、バッファ層１０２の上面のダングリングボンドが上記のように終端される。バッファ層１０２の上面の転位にＳｉＨ４が吸着してバッファ層１０２を改質することで混合転位を低減することができる。なお、混合転位とは、刃状転位とらせん転位との刃状らせん混合転位を意味する。積層欠陥は、らせん転位を起点として発生することが知られており、この混合転位を低減することで、積層欠陥の発生を抑制することができる。
　中間層１０３は、バッファ層１０２の上方に設けられたＩＩＩ族窒化物半導体層である。より具体的には、中間層１０３は、バッファ層１０２と比べてバンドギャップが小さく、電子走行層１０４と比べてバンドギャップが大きいＩＩＩ族窒化物半導体層である。中間層１０３は、第１中間層１０３Ａと第２中間層１０３Ｂとを積層した積層体を含む。より具体的には、中間層１０３は、第１中間層１０３Ａと第２中間層１０３Ｂとからなる。第１中間層１０３Ａはバッファ層１０２の上方に設けられ、第２中間層１０３Ｂは第１中間層１０３Ａの上方に設けられている。第１中間層１０３Ａおよび第２中間層１０３Ｂのそれぞれは、バッファ層１０２と比べてバンドギャップが小さく、電子走行層１０４と比べてバンドギャップが大きいＩＩＩ族窒化物半導体層である。
　本実施の形態において、中間層１０３の膜厚は、例えば、１０７５ｎｍである。また、中間層１０３（つまりは、第１中間層１０３Ａおよび第２中間層１０３Ｂのそれぞれ）は、Ａｌ平均組成率は５％のＡｌＧａＮによって構成される。なお、Ａｌ平均組成率の定義は、以下の通りである。層のＡｌ平均組成率とは、当該層を構成するＩＩＩ族窒化物の化学式がＡｌａＩｎｂＧａｃＮ（ａ＋ｂ＋ｃ＝１、ａ≧０、ｂ≧０、ｃ≧０）で示される場合に、式１で示される。
　（ａ／（ａ＋ｂ＋ｃ））×１００％　（式１）
　次に、第２中間層１０３Ｂの膜厚は、４００ｎｍで、第１中間層１０３Ａの膜厚は６７５ｎｍである。
　なお、中間層１０３の膜厚は、１０００ｎｍ以上２０００ｎｍ以下であってもよいし、さらに望ましくは１０００ｎｍ以上１３９５ｎｍ以下とするのがよい。
　また、第２中間層１０３Ｂの膜厚は、１００ｎｍ以上４００ｎｍ以下とすることが好ましいが、これに限られない。また、第１中間層１０３Ａの膜厚は、６００ｎｍ以上１０００ｎｍ以下とすることが好ましいが、これに限られない。
　なお中間層１０３のＡｌ平均組成率は１％以上１０％以下でもよい。さらに望ましくは、Ａｌ平均組成率は、バッファ層１０２＞第１中間層１０３Ａ≧第２中間層１０３Ｂの関係を満たすとよい。このように、上方に設けられた層ほどＡｌ平均組成率が低くなることが好ましい。また、第１中間層１０３ＡのＡｌ平均組成率は５％以上１０％以下であるとよい。さらに、第２中間層１０３ＢのＡｌ平均組成率と、第１中間層１０３ＡのＡｌ平均組成率との差は５％以下であることが好ましい。このようにすることで、中間層１０３における歪を低減して積層欠陥の発生を抑制できる。また、中間層１０３において、Ａｌ平均組成率は段階的でなく連続的に変化させてもよい。さらに、中間層１０３（第１中間層１０３Ａおよび第２中間層１０３Ｂ）にＩｎが含まれていてもよい。
　なお、第１中間層１０３Ａの上面（ｚ軸正側の面）は、ＳｉＨｙ（ｙ＝０、１、２、３）で終端されてもよい。より具体的には、第１中間層１０３Ａの上面のダングリングボンドは、ＳｉＨｙ（ｙ＝０、１、２、３）で終端されているとよい。例えば、第１中間層１０３Ａの上面にＳｉＨ４ガスが供給されることで、第１中間層１０３Ａの上面のダングリングボンドが上記のように終端される。第１中間層１０３Ａの上面の転位にＳｉＨ４が吸着して第１中間層１０３Ａを改質することで混合転位を低減して、積層欠陥の発生を抑制することができる。
　また、第１中間層１０３Ａの炭素濃度は、例えば、２．６Ｅ＋１６ａｔｏｍｓ・ｃｍ－３である。なお、第１中間層１０３Ａの炭素濃度は、２Ｅ＋１６ａｔｏｍｓ・ｃｍ－３以上７Ｅ＋１６ａｔｏｍｓ・ｃｍ－３以下であってもよい。
　また、第２中間層１０３Ｂの炭素濃度は、例えば、６．５Ｅ＋１５ａｔｏｍｓ・ｃｍ－３である。なお、第２中間層１０３Ｂの炭素濃度は、１．０Ｅ＋１５ａｔｏｍｓ・ｃｍ－３以上２Ｅ＋１６ａｔｏｍｓ・ｃｍ－３以下の一般的に検出限界以下と言われている値以下であればよい。
　また、第２中間層１０３Ｂの炭素濃度は、第１中間層１０３Ａの炭素濃度よりも低いとよく、第１中間層１０３Ａの炭素濃度は、バッファ層１０２の炭素濃度よりも低いとよい。
　本実施の形態では、中間層１０３は、第１中間層１０３Ａおよび第２中間層１０３Ｂの２層からなる層であると説明しているが、２層以上の複数層であってもよいし、中間層１０３に窒化物半導体基板１００Ａの反りを制御するために薄膜のＡｌＮ層が挿入されてもよい。
　電子走行層１０４は、中間層１０３の上方に設けられている。より具体的には、電子走行層１０４は、中間層１０３の第２中間層１０３Ｂの上方に設けられている。本実施の形態において、電子走行層１０４は、例えば、膜厚が１５０ｎｍのＧａＮによって構成されるが、電子走行層１０４の膜厚はこれに限られない。なお、電子走行層１０４は、ＧａＮに限らず、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等のＩＩＩ族窒化物半導体によって構成されていてもよく、また、電子走行層１０４には、ｎ型の不純物が含まれていてもよい。また、電子走行層１０４は、中間層と比べてバンドギャップが小さいＩＩＩ族窒化物半導体層である。
　電子供給層１０５は、電子走行層１０４の上方に設けられたＩＩＩ族窒化物半導体層である。また、電子供給層１０５は、電子走行層１０４と比べてバンドギャップが大きいＩＩＩ族窒化物半導体層である。本実施の形態において、電子供給層１０５は、例えば、膜厚が２０ｎｍであるが、電子供給層１０５の膜厚はこれに限られない。電子供給層１０５は、Ａｌ平均組成率が２５％のＡｌＧａＮによって構成される。電子供給層１０５と電子走行層１０４とのヘテロ界面の電子走行層１０４側には、高濃度の２ＤＥＧ１０６が発生する。本実施の形態に係る窒化物半導体基板１００Ａは、この２ＤＥＧ１０６であるチャネルを備える。
　なお、電子供給層１０５のＡｌ平均組成率は２０％以上１００％以下でもよい。電子供給層１０５は、ＡｌＧａＮに限られず、ＡｌＩｎＧａＮ、ＩｎＡｌＮ等のＩｎを含んだＩＩＩ族窒化物半導体によって構成されていてもよい。また、電子供給層１０５には、ｎ型の不純物が含まれていてもよい。
　ゲート電極２０３は、電子供給層１０５の上方に設けられている。また、ゲート電極２０３は、ソース電極２０１とドレイン電極２０２とのそれぞれに対して間隔を空けて設けられている。本実施の形態において、ゲート電極２０３は、例えば、Ｎｉ膜とＡｌ膜とを順に積層した積層構造からなる多層電極膜であるが、これに限られない。また、ゲート電極２０３は、電子供給層１０５と接触して、電子供給層１０５とショットキー接続されている。なお、ゲート電極２０３と電子供給層１０５との接続はショットキー接続に限らず、ゲート電極２０３と電子供給層１０５との間に、絶縁膜またはＩＩＩ族窒化物半導体が設けられてもよい。
　ソース電極２０１とドレイン電極２０２とは、電子供給層１０５の上方にゲート電極２０３を挟んで対向するように設けられている。換言すると、ソース電極２０１とドレイン電極２０２とは、互いに間隔を空けて設けられている。本実施の形態において、ソース電極２０１とドレイン電極２０２とのそれぞれは、例えば、Ｔｉ膜とＡｌ膜とを順に積層した積層構造からなる多層電極膜であるが、これに限られない。また、ソース電極２０１とドレイン電極２０２とのそれぞれは、２ＤＥＧ１０６と電気的にオーミック接続されている。
　［半導体装置の製造方法］
　以下、図２Ａ～図２Ｆを参照しながら、実施の形態における半導体装置１００の製造方法を説明する。
　図２Ａ～図２Ｅは、それぞれ、製造途上における半導体装置１００の構成を示す断面図である。図２Ｆは、実施の形態に係る半導体装置１００の製造方法を示すフローチャートである。
　Ｓｉからなる基板１０１の上方に、有機金属気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）を用いて、バッファ層１０２、中間層１０３、電子走行層１０４および電子供給層１０５などのＩＩＩ族窒化物半導体層を形成することで窒化物半導体基板１００Ａが形成される。ここでは、窒化物半導体基板１００Ａの形成のために、半導体結晶成長装置が用いられる。
　まず、Ｓｉからなる基板１０１が、半導体結晶成長装置に内に設置される（Ｓ１０）。
　続いて、図２Ａに示すように、Ｓｉからなる基板１０１の上方に、バッファ層１０２が形成される（Ｓ２０）。バッファ層１０２は、例えば、膜厚が２μｍであり、ＡｌＮおよびＡｌＧａＮで構成される複数の積層構造からなるＩＩＩ族窒化物半導体層である。バッファ層１０２は、＋ｃ面方向（＜０００１＞方向）に順次、半導体結晶成長装置内で連続してエピタキシャル成長したＩＩＩ族窒化物半導体層である。また、バッファ層１０２は、炭素濃度が１．０Ｅ＋１９ａｔｏｍｓ・ｃｍ－３以上となる層を含んでいる。
　バッファ層１０２の成長条件として、以下の温度条件および圧力条件が適用される。温度条件として、例えば、基板温度が６００℃以上１２００℃以下の条件が適用される。なお、圧力条件として、成長圧力が減圧（つまりは大気圧以下の圧力）の条件が適用され、具体的に成長圧力は５０ＫＰａ以下が好ましい。
　また、このステップＳ２０が第１工程に相当する。
　次に、図２Ｂに示すように、バッファ層１０２の上に中間層１０３が形成される（Ｓ３０）。中間層１０３は、例えば、膜厚が１０７５ｎｍである。中間層１０３は、Ａｌ平均組成率が５％のＡｌＧａＮをエピタキシャル成長させることで得られる。
　また、このステップＳ３０は第２工程に相当する。ステップＳ３０（第２工程）では、以下のステップＳ３１およびステップＳ３２が行われる。すなわち、ステップＳ３０では、第１中間層１０３Ａがバッファ層１０２の上方に形成され（Ｓ３１）、さらに、第２中間層１０３Ｂが第１中間層１０３Ａの上方に形成される（Ｓ３２）。このステップＳ３１が第７工程に相当し、ステップＳ３２が第８工程に相当する。
　ステップＳ３１およびステップＳ３２が行われるため、中間層１０３は、例えば、炭素濃度が異なる２層（第１中間層１０３Ａおよび第２中間層１０３Ｂ）からなる。第１中間層１０３Ａは、膜厚が６７５ｎｍであり、炭素濃度が２．６Ｅ＋１６ａｔｏｍｓ・ｃｍ－３である。第２中間層１０３Ｂは、膜厚が４００ｎｍであり、炭素濃度が６．５Ｅ＋１５ａｔｏｍｓ・ｃｍ－３である。
　ステップＳ３０では、キャリアガスは、Ｎ２およびＨ２である。また、ステップＳ３０では、成長圧力は、例えば、３０ｋＰａである。なお、ステップＳ３０における圧力条件として減圧条件が適用されるとよく、成長圧力は８０ＫＰａ以下であることが好ましい。
　基板温度は、例えば、第１中間層１０３Ａが形成されるステップＳ３１における基板温度が１１１４℃で、第２中間層１０３Ｂが形成されるステップＳ３２における基板温度が１１４４℃である。第２中間層１０３Ｂが形成されるステップＳ３２における基板温度は、第１中間層１０３Ａが形成されるステップＳ３１における基板温度と比べて大きいまたは同等である。なお、第２中間層１０３Ｂが形成されるステップＳ３２における基板温度は１１００℃以上１２５０℃以下であることが好ましい。このようにすることで、横方向（すなわちｘｙ平面に平行な方向）のエピタキシャル成長を促すことができるため、第２中間層１０３Ｂにおける混合転位が低減され、積層欠陥の発生が抑制できる。
　ステップＳ３１およびステップＳ３２におけるガス流量は、例えば、ＮＨ３が５０ｓｌｍである。なお、ＮＨ３がステップＳ３１およびステップＳ３２のそれぞれにおける窒素原料に相当する。第１中間層１０３Ａを形成するステップＳ３１では、ＴＭＧ（Ｔｒｉｍｅｔｈｙｌ　Ｇａｌｌｉｕｍ）の流量が８１．６ｓｃｃｍであり、ＴＭＡ（Ｔｒｉｍｅｔｈｙｌ　Ａｌｕｍｉｎｕｍ）の流量が１８．７ｓｃｃｍである。第２中間層１０３Ｂを形成するステップＳ３２では、ＴＭＧの流量が４０．８ｓｃｃｍであり、ＴＭＡの流量が９．６ｓｃｃｍである。
　なお、ＴＭＧおよびＴＭＡがステップＳ３１およびステップＳ３２のそれぞれにおけるＩＩＩ族原料に相当する。
　すなわち、第１中間層１０３Ａを形成するステップＳ３１の（（窒素原料の供給モル量）／（ＩＩＩ族原料の供給モル量））（以下、Ｖ／ＩＩＩ比と称す）は４４９７であり、第２中間層１０３ＢのＶ／ＩＩＩ比は８９８４となる。なお、第２中間層１０３Ｂを形成するステップＳ３２におけるＶ／ＩＩＩ比は、５０００以上２００００以下である。
　なお、ステップＳ３０（第２工程）では、ステップＳ３１とステップＳ３２との間で、ＩＩＩ族原料ガスの供給を停止する工程（第９工程）が行われてもよい。本実施の形態においては、第１中間層１０３Ａを形成するステップＳ３１から第２中間層１０３Ｂを形成するステップＳ３２への切り替え方法として、例えば、ＩＩＩ族原料の供給を停止する第９工程が１分間行われる方法が用いられる。つまり、ステップＳ３１とステップＳ３２との間では、ＩＩＩ族原料の供給が１分間中断されている。
　次に、図２Ｃに示すように、中間層１０３（より具体的には、第２中間層１０３Ｂ）の上方に電子走行層１０４が形成される（Ｓ４０）。電子走行層１０４は、例えば、膜厚が１５０ｎｍである。電子走行層１０４は、ＧａＮをエピタキシャル成長させることで得られる。
　電子走行層１０４の成長条件として、以下の温度条件および圧力条件が適用される。温度条件として、例えば、基板温度が９００℃以上１２００℃以下の条件が適用され、さらに望ましくは１０００℃以上１１５０℃以下の条件が適用されるのがよい。また圧力条件として、成長圧力が常圧または減圧の条件が適用されても構わない。また、電子走行層１０４として意図的に不純物を添加しないＧａＮが用いられることで、当該不純物によって生じる電流コラプスを抑制することができる。なお、中間層１０３を形成した後に、ＩＩＩ族原料ガスの供給を停止せずに電子走行層１０４を連続して形成することが好ましい。また、電子走行層１０４を形成するステップＳ４０と第２中間層１０３Ｂを形成するステップＳ３２との基板温度は等しいことが好ましい。また、このステップＳ４０が第３工程に相当する。
　次に、図２Ｄに示すように、電子走行層１０４の上方に電子供給層１０５が形成される（Ｓ５０）。電子供給層１０５は、例えば、膜厚が２０ｎｍであり、Ａｌ平均組成率が２５％のＡｌＧａＮである。
　電子供給層１０５が電子走行層１０４の上方に形成されることで、電子走行層１０４と電子供給層１０５との界面に、自発分極と格子定数差によるピエゾ分極との影響により２ＤＥＧ１０６が形成される。つまり、電子走行層１０４と電子供給層１０５との界面の電子走行層１０４側に２ＤＥＧ１０６が発生する。
　電子供給層１０５の成長条件として、以下の温度条件および圧力条件が適用される。温度条件として、例えば、基板温度が９００℃以上１２００℃以下の条件が適用され、さらに望ましくは１０００℃以上１１５０℃以下の条件が適用されるのがよい。また圧力条件として、成長圧力が減圧の条件が適用され、成長圧力は具体的に８０ＫＰａ以下が好ましい。当然ながら必要に応じて電子供給層１０５のＡｌ平均組成率の変更、膜厚の変更、および、形成する条件の変更は可能である。また、このステップＳ５０が第４工程に相当する。
　このようにして、窒化物半導体基板１００Ａが形成される。
　次に、図２Ｅに示すように、電子供給層１０５の上方に互いに間隔を空けてソース電極２０１およびドレイン電極２０２が形成される（Ｓ６０）。より具体的には、以下の通りである。まず、窒化物半導体基板１００Ａに塩酸による前洗浄が行われ、電子供給層１０５の上方にスパッタ法によりＴｉおよびＡｌが順に堆積される。その後、リソグラフィー法およびドライエッチング法を順に適用してＴｉおよびＡｌの積層膜がパターニングされることにより、所定形状のソース電極２０１およびドレイン電極２０２が電子供給層１０５の上方に形成される。なお、リソグラフィー法およびリフトオフ法が順に適用されることにより、所定形状のソース電極２０１およびドレイン電極２０２を形成してもよい。次に、窒素雰囲気下で熱処理が行われることにより、ソース電極２０１およびドレイン電極２０２と２ＤＥＧ１０６とが電気的に接続される。また、このステップＳ６０が第５工程に相当する。
　次に、電子供給層１０５の上方にソース電極２０１とドレイン電極２０２とのそれぞれに対して間隔を空けてゲート電極２０３が形成される（Ｓ７０）。より具体的には、以下の通りである。電子供給層１０５の上方にスパッタ法によりＴｉＮおよびＡｌが順に堆積される。その後にリソグラフィー法およびドライエッチング法が順に適用されてＴｉＮおよびＡｌの積層膜がパターニングされることにより、ゲート電極２０３が電子供給層１０５の上方に形成される。なお、リソグラフィー法およびリフトオフ法が順に適用されることにより、所定形状のゲート電極２０３が形成されてもよい。また、このステップＳ７０が第６工程に相当する。
　以上の一連の工程を経ることで、図１に示した構造の半導体装置１００が完成する。
　［本開示を想到するに至った理由、および、実験結果］
　以下に、本開示を想到するに至った理由を実験結果を基に説明する。
　表１は、実施の形態に係る実験水準毎の中間層１０３の成長条件と中間層１０３のＡｌ平均組成率と炭素濃度との実験結果を示す。また、表１は、比較例に係る実験水準毎の中間層の成長条件と中間層のＡｌ平均組成率と炭素濃度との実験結果を示す。
Figure JPOXMLDOC01-appb-T000001
　ここでは、水準１～水準５の窒化物半導体基板が作製されており、実験水準として水準１～水準５が用いられている。水準１、水準２および水準４のそれぞれが比較例に係る実験水準であり、水準３および水準５のそれぞれが本実施の形態に係る水準である。水準１、水準２および水準４の窒化物半導体基板について、図２Ｇおよび図２Ｈを用いて説明する。
　図２Ｇは、比較例に係る水準１の窒化物半導体基板１００Ｘの構成を示す断面図である。図２Ｈは、比較例に係る水準２および水準４の窒化物半導体基板１００Ｙの構成を示す断面図である。
　水準１の窒化物半導体基板１００Ｘは、図２Ｇが示すように、中間層１０３にかえて中間層１０３Ｘを備える点を除いて、本実施の形態に係る窒化物半導体基板１００Ａと同じ構成を備える。中間層１０３Ｘは、第１中間層１０３Ａのみからなり、第２中間層１０３Ｂを含まない。
　水準２および水準４の窒化物半導体基板１００Ｙは、図２Ｈが示すように、中間層１０３にかえて中間層１０３Ｙを備える点を除いて、本実施の形態に係る窒化物半導体基板１００Ａと同じ構成を備える。中間層１０３Ｙは、第２中間層１０３Ｂのみからなり、第１中間層１０３Ａを含まない。
　また、比較例に係る実験水準である水準１、水準２および水準４においても、特に記載のない限り、本実施の形態に係る水準３と同様の製造方法が用いられている。
　なお、本実施の形態に係る水準である水準３および水準５の窒化物半導体基板１００Ａの構成は、図１に示す通りである。
　水準１～水準５の窒化物半導体基板について以下、説明する。
　表１に示すように、第１中間層１０３Ａと第２中間層１０３Ｂとの合計膜厚は、１０７５ｎｍとした。次に、第１中間層１０３Ａの炭素濃度は、２．６Ｅ＋１６ａｔｏｍｓ・ｃｍ－３であり、第２中間層１０３Ｂの炭素濃度は、６．５Ｅ＋１５ａｔｏｍｓ・ｃｍ－３である。このように、第２中間層１０３Ｂの炭素濃度は、第１中間層１０３Ａの炭素濃度と比べて低い。
　上記の通り水準１では、中間層１０３Ｘが第１中間層１０３Ａのみで形成され、水準２では、中間層１０３Ｙが第２中間層１０３Ｂのみで形成されている。つまり、水準１および水準２においては、中間層１０３Ｘおよび中間層１０３Ｙのそれぞれは、単層型である。
　水準３では、中間層１０３が水準１と同じ条件の第１中間層１０３Ａと水準２と同じ条件の第２中間層１０３Ｂとからなり、中間層１０３は、異質層積層型である。なお、水準３の第１中間層１０３Ａの膜厚は５００ｎｍであり、水準３の第２中間層１０３Ｂの膜厚は５７５ｎｍである。
　図３は、水準３のバッファ層１０２と第１中間層１０３Ａと第２中間層１０３Ｂとにおける２次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）プロファイルを示す図である。より具体的には、図３は、水準３のバッファ層１０２、第１中間層１０３Ａおよび第２中間層１０３Ｂにおける炭素濃度とＡｌの２次イオン濃度との分析結果を示す。なお図３の横軸は、中間層１０３（より具体的には第２中間層１０３Ｂ）の上面からの深さが示されている。図３からわかるように、第２中間層１０３Ｂの炭素濃度は、第１中間層１０３Ａの炭素濃度と比べて低い。また、Ａｌ平均組成率は、バッファ層１０２＞第１中間層１０３Ａ≧第２中間層１０３Ｂの関係が満たされている。
　なお、表１が示す水準１、水準２、水準４および水準５における炭素濃度も、図３が示す分析が用いられて評価された。
　水準４では、水準２と同じく中間層１０３Ｙが第２中間層１０３Ｂのみで形成されている。水準４は、中間層１０３ＹのＡｌ平均組成率が１０％である点を除いて、水準２と同じである。
　水準５の第１中間層１０３Ａおよび第２中間層１０３Ｂは、水準３の第１中間層１０３Ａおよび第２中間層１０３Ｂと同じ構造である。ただし、水準５では、第１中間層１０３Ａを形成するステップＳ３１と第２中間層１０３Ｂを形成するステップＳ３２との間に、ＩＩＩ族原料ガスの供給を停止する第９工程が行われていない。
　作製された水準１～水準３（つまりは、水準１の窒化物半導体基板１００Ｘ、水準２の窒化物半導体基板１００Ｙおよび水準３の窒化物半導体基板１００Ａ）の欠陥検出数が欠陥検査機を用いて測定された。欠陥検査機として東レエンジニアリング株式会社製のＩＮＳＰＥＣＴＲＡ　３０００ＳＲ－ＩＩＩ２００が用いられた。ここでは、欠陥として、積層欠陥と積層欠陥以外の欠陥とが検出される。
　さらに、作製された水準１～水準３の混合転位密度が透過型電子顕微鏡（ＴＥＭ）を用いて測定された。透過型電子顕微鏡（ＴＥＭ）により得られたバーガースベクトルが＜１１－２３＞／３である転位が、刃状転位とらせん転位とが混合した刃状らせん混合転位である。ここでは、水準１～水準３について、バーガースべクトル＜１１－２３＞／３からなる刃状らせん混合転位密度が測定された。さらに、中間層の混合転位密度の低減効果を定量化するため、以下の指標が用いられた。まず、中間層（より具体的には、中間層１０３、１０３Ｘおよび１０３Ｙ）の上面から１００ｎｍ下方の第２位置における混合転位密度が計測され、中間層（より具体的には、中間層１０３、１０３Ｘおよび１０３Ｙ）の下面から１００ｎｍ上方の第１位置における混合転位密度が計測される。第１位置における混合転位密度をＢとし、第２位置における混合転位密度をＡとすると、混合転位密度の低減効果を定量化するために、混合転位密度比（Ａ／Ｂ）が指標として評価された。
　混合転位密度比が小さい場合、より具体的には、１よりも十分に小さい場合、中間層のより下方の位置である第１位置の混合転位密度に対して中間層のより上方の位置である第２位置の混合転位密度が低いことを示し、中間層の混合転位密度の低減効果が高いと言える。また、混合転位密度比が１よりも十分に小さい場合、中間層においては上方に向かうほど混合転位密度が低下していることを示す。
　なお、本実施の形態に係る水準である水準３においては、中間層１０３の下面から１００ｎｍ上方の第１位置は第１中間層１０３Ａ内に位置し、中間層１０３の上面から１００ｎｍ下方の第２位置は、第２中間層１０３Ｂ内に位置する。
　表２は、水準１～水準３の欠陥検出数と積層欠陥の発生有無と混合転位密度との実験結果を示す。
Figure JPOXMLDOC01-appb-T000002
　より具体的には、表２は、水準１～水準３のそれぞれの窒化物半導体基板について、欠陥検査機によって検出された欠陥数（欠陥検出数）を示す。また、表２は、水準１～水準３のそれぞれの窒化物半導体基板の中央および外周について、積層欠陥の発生有無と、第２位置における混合転位密度であるＡおよび第１位置における混合転位密度であるＢと、混合転位密度比（Ａ／Ｂ）を示す。なお、窒化物半導体基板がＨＥＭＴに利用される場合には、当該窒化物半導体基板の外周よりも中央の方がより重要な領域となるため、中央についての実験結果がより重要である。
　まず、水準１および水準２、つまりは、中間層１０３Ｘおよび中間層１０３Ｙのそれぞれが単層型である２つの水準を比較する。水準１の欠陥検出数（１７８個）に対して水準２の欠陥検出数（９１１６０個）は、５１２倍に増加した。図４は、水準２における欠陥検査機で検出した積層欠陥を示す画像である。より具体的には、図４は、水準２の窒化物半導体基板１００Ｙにおける積層欠陥を示す画像である。また、図４で示された積層欠陥は、窒化物半導体基板１００Ｙが備えるいずれかの層に発生した積層欠陥である。なお、ＵＶ光を用いた欠陥検査機で検出した半月状の欠陥をここでは積層欠陥と呼ぶ。窒化物半導体基板における積層欠陥は、当該窒化物半導体基板が用いられてＨＥＭＴが形成した際にリークパスとなり得るため、低減することが好ましい。上記の通り、欠陥検査機は、積層欠陥と積層欠陥以外の欠陥とを、欠陥として検出する。表２が示す欠陥検出数には、積層欠陥の欠陥検出数と積層欠陥以外の欠陥の欠陥検出数との両方が含まれる。ここで、積層欠陥以外の欠陥の欠陥検出数のバックグラウンドレベルは、約３００程度である。このため、欠陥検出数がこの約３００個を大きく超えた水準には、積層欠陥が発生していると判断できる。表２が示すように、欠陥検出数が１７８個である水準１では積層欠陥が発生しておらず、欠陥検出数が９１１６０個である水準２では積層欠陥が発生していると判断できる。また、水準１の窒化物半導体基板１００Ｘの中央および外周の両方において積層欠陥が発生していないことが確認され、水準２の窒化物半導体基板１００Ｙの中央および外周の両方において積層欠陥が発生していることが確認された。
　積層欠陥は、らせん転位を起点として発生することが知られている。よって、積層欠陥を抑制するためには、混合転位密度を低減することが好ましい。水準１および水準２における中央の混合転位密度比（Ａ／Ｂ）を比較すると、水準１の方がより混合転位密度比が小さい。より具体的には、水準１においては、混合転位密度比が１よりも十分小さく０．６６となっており、上記の通り、中間層１０３Ｘの混合転位密度の低減効果が高いと言える。このように、水準１では、中間層１０３Ｘのより上方の位置（第２位置）における混合転位密度を十分に低減できているため、中央における積層欠陥が抑制されていると考えられる。
　以上より、表２の実験結果から、水準１と同等程度以上に積層欠陥を抑制するためには、つまりは、積層欠陥を無くすためには、混合転位密度比は、０．６６以下がよいことがわかる。
　さらに、本実施の形態に係る水準である水準３について検討する。中間層１０３が異質層積層型である水準３では、中間層１０３Ｙが単層型である水準２に対して欠陥検出数が０．０１倍に減少した。さらに、水準３では欠陥検出数が５５２個であり約３００個を超えていることから、積層欠陥の発生が有ると判断された。しかし、表２が示すように、水準３では、より重要な領域である中央には積層欠陥の発生が無いことが明らかとなった。
　中央の混合転位密度比が、水準１では０．６６であり、水準３では０．５５である。このように、本実施の形態に係る水準である水準３は、中間層１０３が第１中間層１０３Ａおよび第２中間層１０３Ｂを含むため、中央の混合転位密度比が０．６６以下、より具体的には、０．５５となる。本実施の形態に係る水準である水準３は、比較例に係る水準である水準１よりも、中央の混合転位密度比が小さく、中間層１０３の混合転位密度の低減効果がより高いと言える。このことから中間層は、水準１の単層型よりも水準３の異質層積層型の方がよいことが判る。また、このように、水準３では、中間層１０３のより上方の位置（第２位置）における混合転位密度を十分に低減できているため、中央における積層欠陥が抑制されていると考えられる。
　さらに、中間層１０３が異質層積層型である水準３で、積層欠陥が少ないのは、以下２つの理由によって第１中間層１０３Ａと第２中間層１０３Ｂの境界面で混合転位数が低減したことによると考えられる。
　一つ目の理由は、以下の通りである。第２中間層１０３Ｂを形成するステップＳ３２においてＶ／ＩＩＩ比が５０００以上２００００以下であり、具体的には８９８４と高い。この結果、第２中間層１０３Ｂの窒素面が安定して形成され、Ｇａのマイグレーションが抑制されて横方向への第２中間層１０３Ｂの成長が促されたことが一つ目の理由として挙げられる。
　二つ目の理由は、以下の通りである。第２中間層１０３Ｂを形成するステップＳ３２の基板温度が、第１中間層１０３Ａを形成するステップＳ３１の基板温度と比べて大きいまたは同等であり、具体的には１１４４℃と高い。この結果、ステップＳ３２において、キャリアガスのＨ２によるエッチングが促進され、横方向への第２中間層１０３Ｂの成長が促されたことが二つ目の理由として挙げられる。
　以上より、第２中間層１０３Ｂを形成するステップＳ３２のＶ／ＩＩＩ比は５０００以上２００００以下であるとよい。また、第２中間層１０３Ｂを形成するステップＳ３２の基板温度は、第１中間層１０３Ａを形成するステップＳ３１の基板温度より大きいまたは同等であればよい。また、ステップＳ３２において、横方向への成長を促す基板温度としては１１００℃以上１２５０℃以下が好ましい。つまりは、第２中間層１０３Ｂを形成するステップＳ３２の基板温度が１１００℃以上１２５０℃以下であると、第２中間層１０３Ｂの成長がより促され、積層欠陥の発生が抑制される。
　次に、水準１と水準３とを比較する。ここでは炭素濃度に着目する。
　上記背景技術にも記載の通り、電流コラプスは出来る限り抑制されるとよい。この電流コラプスの発生の要因として電子がトラップすることが挙げられる。中間層１０３における炭素は電子トラップ源となり、中間層１０３における炭素濃度が高いほど電子がトラップされ易くなる。従って、電流コラプスを抑制するためには、中間層１０３の炭素濃度を十分に低減することが求められる。
　水準１の中間層１０３Ｘ（第１中間層１０３Ａ）の炭素濃度は、２．６Ｅ＋１６ａｔｏｍｓ・ｃｍ－３である。水準３の第１中間層１０３Ａおよび第２中間層１０３Ｂの炭素濃度は、それぞれ２．６Ｅ＋１６ａｔｏｍｓ・ｃｍ－３および６．５Ｅ＋１５ａｔｏｍｓ・ｃｍ－３である。水準３では、第２中間層１０３Ｂを形成する際のＴＭＧ流量およびＴＭＡ流量が、第１中間層１０３Ａを形成する際のＴＭＧ流量およびＴＭＡ流量に比べて約半分程度である。このため、第１中間層１０３Ａに比べて、第２中間層１０３Ｂの炭素濃度を十分に低減することができる。このように、水準１の中間層１０３Ｘに比べ、水準３の中間層１０３が含む第２中間層１０３Ｂでは十分に炭素濃度が低減されていることから、水準１に比べて水準３では、電流コラプスを十分に抑制することができる。
　次に、作製された水準２と水準４の欠陥検出数が欠陥検査機を用いて測定された。表３は、水準２と水準４との欠陥検出数の実験結果を示す。
Figure JPOXMLDOC01-appb-T000003
　表３の実験結果から、水準４は、水準２と比較して欠陥検出数が減少していることが明らかである。このことから、積層欠陥を無くすためには、第２中間層１０３ＢのＡｌ平均組成率が高い方がよいことがわかる。これは、バッファ層１０２（Ａｌ平均組成率：２０％以上１００％以下）と中間層１０３Ｙ（第２中間層１０３Ｂ）とのＡｌ平均組成率の差が小さい方が中間層１０３Ｙに生じる歪が小さくなるため、積層欠陥の発生が抑制されたと考えられる。本実施の形態に係る水準である水準３においても同様の現象が起こることが予想されるため、水準３においても、Ａｌ平均組成率は、バッファ層１０２＞第１中間層１０３Ａ≧第２中間層１０３Ｂとすることが好ましい。
　つまり、本実施の形態においては、第１中間層１０３ＡのＡｌ平均組成率は、第２中間層１０３ＢのＡｌ平均組成率と比べて大きいまたは同等であり、バッファ層１０２のＡｌ平均組成率は、第１中間層１０３ＡのＡｌ平均組成率と比べて大きいとよい。
　これにより、第１中間層１０３Ａと第２中間層１０３Ｂとに生じる歪が小さくなる。このため、積層欠陥の発生をより抑制できる半導体装置１００が実現される。
　また、本実施の形態においては、第１中間層１０３ＡのＡｌ平均組成率は、５％以上１０％以下であるとよい。
　これにより、バッファ層１０２のＡｌ平均組成率が２０％以上１００％以下である場合に、第１中間層１０３Ａに生じる歪が小さくなる。このため、積層欠陥の発生をより抑制できる半導体装置１００が実現される。
　また、本実施の形態においては、第２中間層１０３ＢのＡｌ平均組成率と第１中間層１０３ＡのＡｌ平均組成率との差は、５％以下であるとよい。
　これにより、第２中間層１０３Ｂに生じる歪がより小さくなる。このため、積層欠陥の発生をより抑制できる半導体装置１００が実現される。
　次に、作製された水準３と水準５との欠陥検出数が欠陥検査機を用いて測定された。表４は、水準３と水準５との欠陥検出数の実験結果を示す。
Figure JPOXMLDOC01-appb-T000004
　また、水準３と水準５とはいずれも本実施の形態に係る水準である。水準３の窒化物半導体基板１００Ａは、第９工程が行われて製造され、水準５の窒化物半導体基板１００Ａでは第９工程が行われずに製造されている。
　表４の実験結果から、水準３では、水準５と比べて欠陥検出数が少なく、つまりは、積層欠陥の発生が抑制されている。よって、積層欠陥を低減するためには、第１中間層１０３Ａを形成するステップＳ３１と第２中間層１０３Ｂを形成するステップＳ３２との間に、ＩＩＩ族原料ガスの供給を停止する第９工程が行われた方がいいことがわかる。
　これは、以下のように説明される。ＩＩＩ族原料供給が中断されると、１１００℃以上の高温下での成長中断により、第１中間層１０３Ａ表面がキャリアガスのＨ２でエッチングされて第１中間層１０３Ａ表面が荒らされる。これにより、第２中間層１０３Ｂの成長時に転位の向きが変わり、転位同士の相互干渉によって混合転位数が減ったことにより、水準３では欠陥検出数が少なくなったと考えられる。
　つまりは、第２工程は、第７工程と、第８工程との間で、ＩＩＩ族原料ガスの供給を停止する第９工程を備えるとよい。
　これにより、積層欠陥の発生を抑制することができる半導体装置１００の製造方法が実現される。
　さらに、第９工程について図５を用いて説明する。
　図５は、第１中間層１０３Ａを形成するステップＳ３１から第２中間層１０３Ｂを形成するステップＳ３２への工程の切り替え方法のフローチャートである。より具体的には、図５の（ａ）は、第９工程が行われる水準３に係るフローチャートを示し、図５の（ｂ）は、第９工程が行われない水準５に係るフローチャートを示す。
　図５の（ａ）が示すように、水準３の窒化物半導体基板１００Ａの製造方法では、ステップＳ１０、Ｓ２０およびＳ３１が行われる。さらに、ＩＩＩ族原料ガスの供給を停止する第９工程（Ｓ３３）が行われる。つまりこの場合、ＩＩＩ族原料ガスの供給が中断される。その後、ＩＩＩ族原料ガスの供給が再開され（Ｓ３４）、第２中間層１０３Ｂが形成される（Ｓ３２）。なお、ステップＳ３１とステップＳ３２とで基板温度が変更される場合は、ＩＩＩ族原料ガスの供給を停止している間（つまりは第９工程（Ｓ３３）の間）にするとよい。また、第９工程（Ｓ３３）の時間、つまりは、ＩＩＩ族原料ガスの供給を中断する時間は１ｍｉｎ以上５ｍｉｎ以下であるとよい。時間が１ｍｉｎ以上であることで、第１中間層１０３Ａ表面を十分に荒らすことができる。また、時間が５ｍｉｎ以下であることで生産性を高めることができる。また、第９工程（Ｓ３３）では、ＳｉＨ４が供給されるとよい。ＩＩＩ族原料供給中断時（第９工程（Ｓ３３））にＳｉＨ４が供給されることで、第１中間層１０３Ａの上面がＳｉＨｙで終端される。これにより、第１中間層１０３Ａの上面の転位にＳｉＨ４が吸着して第１中間層１０３Ａを改質することで混合転位を低減して、積層欠陥の発生を抑制することが期待できる。
　このように、本実施の形態においては、第９工程の時間は、１ｍｉｎ以上５ｍｉｎ以下であるとよい。
　第１中間層１０３Ａ表面を十分に荒らすことができ、また、生産性を高めることができる。
　また、本実施の形態においては、第９工程では、ＳｉＨ４ガスを供給する。
　これにより、第１中間層１０３Ａの上面の転位にＳｉＨ４が吸着して第１中間層１０３Ａを改質することで混合転位を低減して、積層欠陥の発生を抑制することができる。
　また、図５の（ｂ）が示すように、水準５では、第９工程が行われずに、窒化物半導体基板１００Ａが製造される。
　本実施の形態に係る半導体装置１００および半導体装置１００の製造方法についてまとめると、以下の通りである。
　本実施の形態に係る半導体装置１００は、基板１０１と、基板１０１の上方に設けられた、ＩＩＩ族窒化物半導体からなるバッファ層１０２と、バッファ層１０２の上方に設けられた、バッファ層１０２と比べてバンドギャップが小さいＩＩＩ族窒化物半導体からなる中間層１０３と、中間層１０３の上方に設けられた、中間層１０３と比べてバンドギャップが小さいＩＩＩ族窒化物半導体からなる電子走行層１０４と、電子走行層１０４の上方に設けられた、電子走行層１０４と比べてバンドギャップが大きいＩＩＩ族窒化物半導体からなる電子供給層１０５と、電子供給層１０５の上方に互いに間隔を空けて設けられたソース電極２０１およびドレイン電極２０２と、ソース電極２０１とドレイン電極２０２とのそれぞれに対して間隔を空けて電子供給層１０５の上方に設けられたゲート電極２０３とを有する。中間層１０３は、第１中間層１０３Ａと第２中間層１０３Ｂとを積層した積層体を含む。第２中間層１０３Ｂは、第１中間層１０３Ａの上方に設けられる。中間層１０３の下面から１００ｎｍ上方の第１位置は、第１中間層１０３Ａ内に位置し、中間層１０３の上面から１００ｎｍ下方の第２位置は、第２中間層１０３Ｂ内に位置する。第２位置におけるバーガースべクトル＜１１－２３＞／３からなる刃状らせん混合転位密度（Ａ）を、第１位置におけるバーガースべクトル＜１１－２３＞／３からなる刃状らせん混合転位密度（Ｂ）で割った値（つまりは混合転位密度比であるＡ／Ｂ）は、０．６６以下である。
　これにより、上記水準３で示したように、中間層１０３が第１中間層１０３Ａおよび第２中間層１０３Ｂを含むため、混合転位密度比（Ａ／Ｂ）が０．６６以下、より具体的には、０．５５となる。本実施の形態（例えば水準３）においては、比較例に係る水準である水準１よりも、中央の混合転位密度比（Ａ／Ｂ）が小さく、中間層１０３の混合転位密度の低減効果がより高いと言える。このように、本実施の形態においては、中間層１０３のより上方の位置（第２位置）における混合転位密度を十分に低減できている。従って、この第２位置における混合転位密度に由来する積層欠陥の数を抑制することができ、つまりは、積層欠陥の発生を抑制できる半導体装置１００が実現される。
　本実施の形態に係る半導体装置１００の製造方法は、基板１０１の上方にＩＩＩ族窒化物半導体からなるバッファ層１０２を形成する第１工程と、バッファ層１０２の上方にバッファ層１０２と比べてバンドギャップが小さいＩＩＩ族窒化物半導体からなる中間層１０３を形成する第２工程と、中間層１０３の上方に中間層１０３と比べてバンドギャップが小さいＩＩＩ族窒化物半導体からなる電子走行層１０４を形成する第３工程と、電子走行層１０４の上方に電子走行層１０４と比べてバンドギャップが大きいＩＩＩ族窒化物半導体からなる電子供給層１０５を形成する第４工程と、電子供給層１０５の上方に互いに間隔を空けてソース電極２０１およびドレイン電極２０２を形成する第５工程と、電子供給層１０５の上方にソース電極２０１とドレイン電極２０２とのそれぞれに対して間隔を空けてゲート電極２０３を形成する第６工程とを有する。第２工程は、バッファ層１０２の上方に第１中間層１０３Ａを形成する第７工程と、第１中間層１０３Ａの上方に第２中間層１０３Ｂを形成する第８工程とを備える。第８工程における窒素原料の供給モル量を、ＩＩＩ族原料の供給モル量で割った値（Ｖ／ＩＩＩ比）は、５０００以上２００００以下であり、かつ、第８工程における基板温度は、第７工程における基板温度と比べて大きいまたは同等である。
　これにより、上記水準３で示したように、中間層１０３が第１中間層１０３Ａおよび第２中間層１０３Ｂを含むため、混合転位密度比（Ａ／Ｂ）が０．６６以下、より具体的には、０．５５となる。本実施の形態（例えば水準３）においては、比較例に係る水準である水準１よりも、中央の混合転位密度比（Ａ／Ｂ）が小さく、中間層１０３の混合転位密度の低減効果がより高いと言える。このように、本実施の形態においては、中間層１０３のより上方の位置（第２位置）における混合転位密度を十分に低減できている。従って、この第２位置における混合転位密度に由来する積層欠陥の数を抑制することができ、つまりは、積層欠陥の発生を抑制できる半導体装置１００の製造方法が実現される。
　さらに、第２中間層１０３Ｂを形成するステップＳ３２（第８工程）におけるＶ／ＩＩＩ比が５０００以上２００００以下であることから、第２中間層１０３Ｂの窒素面が安定して形成され、Ｇａのマイグレーションが抑制されて横方向への第２中間層１０３Ｂの成長が促される。このため、本実施の形態に係る半導体装置１００の製造方法は、積層欠陥の発生をさらに抑制できる。
　またさらに、第２中間層１０３Ｂを形成するステップＳ３２の基板温度が、第１中間層１０３Ａを形成するステップＳ３１（第７工程）の基板温度と比べて大きいまたは同等であることから、キャリアガスのＨ２によるエッチングが促進され、横方向への第２中間層１０３Ｂの成長が促される。このため、本実施の形態に係る半導体装置１００の製造方法は、積層欠陥の発生をさらに抑制できる。
　また以下では、本実施の形態に係る中間層１０３の膜厚について、更なる検討が行われた。
　図３が示す通り、バッファ層１０２の炭素濃度は、第１中間層１０３Ａおよび第２中間層１０３Ｂの炭素濃度と比べると非常に高い。バッファ層１０２起因の炭素に電子がトラップされる観点から、電子走行層１０４とバッファ層１０２との間隔は、１０００ｎｍ以上が好ましい。このため、中間層１０３の膜厚を１０７５ｎｍ、１３９５ｎｍとして、各特性における第１中間層１０３Ａおよび第２中間層１０３Ｂの膜厚依存性を確認した。
　図６は、欠陥検査機での欠陥検出数の第１中間層１０３Ａの膜厚依存性を示す図である。図６からわかるように、中間層１０３の膜厚に関わらず、第１中間層１０３Ａが厚いと欠陥検出数が減少している。欠陥検出数の減少は第１中間層１０３Ａの膜厚が６００ｎｍ以上で飽和しているため、第１中間層１０３Ａの膜厚が６００ｎｍ以上とすることが好ましい。
　図７は、ゲートリークの第２中間層１０３Ｂの膜厚依存性の結果を示す図である。より具体的には、第２中間層１０３Ｂの膜厚が変更された状態で、半導体装置１００におけるゲートリークが測定された結果が図７に示されている。また、図７に示すように、ゲートリークの測定の条件は以下の通りである。ゲート電極２０３の長さ（ｘ軸方向の長さ）であるＬｇは１５０ｎｍであり、ゲート電極２０３の幅（ｙ軸方向の幅）であるＷｇは２００μｍであり、ゲート電極２０３とドレイン電極２０２との距離（ｘ軸方向の距離）であるＬｇｄは５μｍであり、ゲート電極２０３とソース電極２０１との距離（ｘ軸方向の距離）であるＬｇｓは２μｍである。ゲート電極２０３とソース電極２０１との電圧であるＶｇｓは０Ｖであり、ドレイン電極２０２とソース電極２０１との電圧であるＶｄｓは１５０Ｖである。図７からわかるように、第２中間層１０３Ｂの膜厚が厚いとゲートリークが減少している。ゲートリークの減少は第２中間層１０３Ｂの膜厚が４００ｎｍ以下で飽和しているため、第２中間層１０３Ｂの厚さが４００ｎｍ以下とすることが好ましい。
　つまり、本実施の形態においては、中間層１０３の膜厚は、１０００ｎｍ以上１３９５ｎｍ以下であるとよい。
　これにより、電子走行層１０４と高炭素濃度のバッファ層１０２との間隔を十分に広く開けることができ、バッファ層１０２起因の炭素に電子がトラップされることが抑制され、つまりは、電流コラプスが抑制される。
　また、本実施の形態においては、第１中間層１０３Ａの膜厚は、６００ｎｍ以上であるとよい。
　これにより、欠陥検出数を減少させ、つまりは、積層欠陥の発生をより抑制できる半導体装置１００が実現される。
　また、本実施の形態においては、第２中間層１０３Ｂの膜厚は、４００ｎｍ以下であるとよい。
　これにより、半導体装置１００におけるゲートリークを減少させることができる。
　（その他の実施の形態）
　以上、１つまたは複数の態様に係る半導体装置について、実施の形態に基づいて説明したが、本開示は、これらの実施の形態等に限定されるものではない。例えば、実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で実施の形態における構成要素および機能を任意に組み合わせることで実現される形態も本開示に含まれる。
　また、上記の実施の形態は、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
　本開示に係る半導体装置は、高速動作が要求される通信機器やインバータ、および、電源回路等に用いられるパワースイッチング素子等に有用である。
１００　半導体装置
１００Ａ、１００Ｘ、１００Ｙ　窒化物半導体基板
１０１　基板
１０２　バッファ層
１０３、１０３Ｘ、１０３Ｙ　中間層
１０３Ａ　第１中間層
１０３Ｂ　第２中間層
１０４　電子走行層
１０５　電子供給層
１０６　２ＤＥＧ
２０１　ソース電極
２０２　ドレイン電極
２０３　ゲート電極

Claims (14)

  1. 　基板と、
    　前記基板の上方に設けられた、ＩＩＩ族窒化物半導体からなるバッファ層と、
    　前記バッファ層の上方に設けられた、前記バッファ層と比べてバンドギャップが小さいＩＩＩ族窒化物半導体からなる中間層と、
    　前記中間層の上方に設けられた、前記中間層と比べてバンドギャップが小さいＩＩＩ族窒化物半導体からなる電子走行層と、
    　前記電子走行層の上方に設けられた、前記電子走行層と比べてバンドギャップが大きいＩＩＩ族窒化物半導体からなる電子供給層と、
    　前記電子供給層の上方に互いに間隔を空けて設けられたソース電極およびドレイン電極と、
    　前記ソース電極と前記ドレイン電極とのそれぞれに対して間隔を空けて前記電子供給層の上方に設けられたゲート電極とを有し、
    　前記中間層は、第１中間層と第２中間層とを積層した積層体を含み、
    　前記第２中間層は、前記第１中間層の上方に設けられ、
    　前記中間層の下面から１００ｎｍ上方の第１位置は、前記第１中間層内に位置し、
    　前記中間層の上面から１００ｎｍ下方の第２位置は、前記第２中間層内に位置し、
    　前記第２位置におけるバーガースべクトル＜１１－２３＞／３からなる刃状らせん混合転位密度を、前記第１位置におけるバーガースべクトル＜１１－２３＞／３からなる刃状らせん混合転位密度で割った値は、０．６６以下である
    　半導体装置。
  2. 　前記中間層の膜厚は、１０００ｎｍ以上１３９５ｎｍ以下である
    　請求項１に記載の半導体装置。
  3. 　前記第１中間層の膜厚は、６００ｎｍ以上である
    　請求項２に記載の半導体装置。
  4. 　前記第２中間層の膜厚は、４００ｎｍ以下である
    　請求項３に記載の半導体装置。
  5. 　前記第１中間層のＡｌ平均組成率は、前記第２中間層のＡｌ平均組成率と比べて大きいまたは同等であり、
    　前記バッファ層のＡｌ平均組成率は、前記第１中間層のＡｌ平均組成率と比べて大きい
    　請求項１～４のいずれか１項に記載の半導体装置。
  6. 　前記第１中間層のＡｌ平均組成率は、５％以上１０％以下である
    　請求項５に記載の半導体装置。
  7. 　前記第２中間層のＡｌ平均組成率と前記第１中間層のＡｌ平均組成率との差は、５％以下である
    　請求項６に記載の半導体装置。
  8. 　前記バッファ層の上面のダングリングボンドは、ＳｉＨｘ（ｘ＝０、１、２、３）で終端されている
    　請求項１に記載の半導体装置。
  9. 　前記第１中間層の上面のダングリングボンドは、ＳｉＨｙ（ｙ＝０、１、２、３）で終端されている
    　請求項１に記載の半導体装置。
  10. 　基板の上方にＩＩＩ族窒化物半導体からなるバッファ層を形成する第１工程と、
    　前記バッファ層の上方に前記バッファ層と比べてバンドギャップが小さいＩＩＩ族窒化物半導体からなる中間層を形成する第２工程と、
    　前記中間層の上方に前記中間層と比べてバンドギャップが小さいＩＩＩ族窒化物半導体からなる電子走行層を形成する第３工程と、
    　前記電子走行層の上方に前記電子走行層と比べてバンドギャップが大きいＩＩＩ族窒化物半導体からなる電子供給層を形成する第４工程と、
    　前記電子供給層の上方に互いに間隔を空けてソース電極およびドレイン電極を形成する第５工程と、
    　前記電子供給層の上方に前記ソース電極と前記ドレイン電極とのそれぞれに対して間隔を空けてゲート電極を形成する第６工程とを有し、
    　前記第２工程は、
    　　前記バッファ層の上方に第１中間層を形成する第７工程と、
    　　前記第１中間層の上方に第２中間層を形成する第８工程とを備え、
    　前記第８工程における窒素原料の供給モル量を、ＩＩＩ族原料の供給モル量で割った値は、５０００以上２００００以下であり、かつ、
    　前記第８工程における基板温度は、前記第７工程における基板温度と比べて大きいまたは同等である
    　半導体装置の製造方法。
  11. 　前記第８工程の基板温度は、１１００℃以上１２５０℃以下である
    　請求項１０に記載の半導体装置の製造方法。
  12. 　前記第２工程は、前記第７工程と、前記第８工程との間で、ＩＩＩ族原料ガスの供給を停止する第９工程を備える
    　請求項１０または１１に記載の半導体装置の製造方法。
  13. 　前記第９工程の時間は、１ｍｉｎ以上５ｍｉｎ以下である
    　請求項１２に記載の半導体装置の製造方法。
  14. 　前記第９工程では、ＳｉＨ４ガスを供給する
    　請求項１２または１３に記載の半導体装置の製造方法。
PCT/JP2023/005189 2022-03-15 2023-02-15 半導体装置および半導体装置の製造方法 WO2023176260A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2023569595A JP7422271B1 (ja) 2022-03-15 2023-02-15 半導体装置および半導体装置の製造方法
CN202380013447.XA CN117916890A (zh) 2022-03-15 2023-02-15 半导体装置以及半导体装置的制造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US202263320051P 2022-03-15 2022-03-15
US63/320,051 2022-03-15

Publications (1)

Publication Number Publication Date
WO2023176260A1 true WO2023176260A1 (ja) 2023-09-21

Family

ID=88022897

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2023/005189 WO2023176260A1 (ja) 2022-03-15 2023-02-15 半導体装置および半導体装置の製造方法

Country Status (4)

Country Link
JP (1) JP7422271B1 (ja)
CN (1) CN117916890A (ja)
TW (1) TW202343552A (ja)
WO (1) WO2023176260A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010199441A (ja) * 2009-02-26 2010-09-09 Furukawa Electric Co Ltd:The 半導体電子デバイスおよび半導体電子デバイスの製造方法
JP2013026321A (ja) * 2011-07-19 2013-02-04 Sharp Corp 窒化物系半導体層を含むエピタキシャルウエハ
JP2014222730A (ja) * 2013-05-14 2014-11-27 シャープ株式会社 窒化物半導体エピタキシャルウェハ
JP2016207715A (ja) * 2015-04-16 2016-12-08 株式会社豊田中央研究所 半導体ウエハ及び半導体装置
JP2018509776A (ja) * 2015-01-09 2018-04-05 スウェガン、アクチボラグＳｗｅｇａｎ Ａｂ 半導体デバイス構造およびその製造方法
JP2018067712A (ja) * 2017-10-19 2018-04-26 国立大学法人 名古屋工業大学 半導体積層構造およびこれを用いた半導体素子

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010199441A (ja) * 2009-02-26 2010-09-09 Furukawa Electric Co Ltd:The 半導体電子デバイスおよび半導体電子デバイスの製造方法
JP2013026321A (ja) * 2011-07-19 2013-02-04 Sharp Corp 窒化物系半導体層を含むエピタキシャルウエハ
JP2014222730A (ja) * 2013-05-14 2014-11-27 シャープ株式会社 窒化物半導体エピタキシャルウェハ
JP2018509776A (ja) * 2015-01-09 2018-04-05 スウェガン、アクチボラグＳｗｅｇａｎ Ａｂ 半導体デバイス構造およびその製造方法
JP2016207715A (ja) * 2015-04-16 2016-12-08 株式会社豊田中央研究所 半導体ウエハ及び半導体装置
JP2018067712A (ja) * 2017-10-19 2018-04-26 国立大学法人 名古屋工業大学 半導体積層構造およびこれを用いた半導体素子

Also Published As

Publication number Publication date
TW202343552A (zh) 2023-11-01
JP7422271B1 (ja) 2024-01-25
CN117916890A (zh) 2024-04-19
JPWO2023176260A1 (ja) 2023-09-21

Similar Documents

Publication Publication Date Title
JP5099008B2 (ja) ＳｉＣ基板を用いた化合物半導体装置とその製造方法
JP5634681B2 (ja) 半導体素子
KR101418187B1 (ko) 화합물 반도체 장치 및 그 제조 방법
US8816398B2 (en) Semiconductor device and method for producing the same
JP5787417B2 (ja) 窒化物半導体基板
JPWO2005015642A1 (ja) 半導体装置及びその製造方法
US20120313145A1 (en) Semiconductor device with spacer layer between carrier traveling layer and carrier supplying layer
JP6392498B2 (ja) 化合物半導体装置及びその製造方法
US20100301393A1 (en) Field effect transistor and manufacturing method therefor
US9401402B2 (en) Nitride semiconductor device and nitride semiconductor substrate
KR102111459B1 (ko) 질화물 반도체 소자 및 그 제조 방법
JP6089122B2 (ja) 窒化物半導体積層体およびその製造方法並びに窒化物半導体装置
WO2012020565A1 (ja) 半導体基板、半導体デバイスおよび半導体基板の製造方法
JP7422271B1 (ja) 半導体装置および半導体装置の製造方法
US20120132962A1 (en) Method of Manufacturing Semiconductor Device and Semiconductor Device
US11973137B2 (en) Stacked buffer in transistors
JP7120334B2 (ja) 半導体装置および半導体装置の製造方法
KR102111458B1 (ko) 질화물 반도체 소자 및 그 제조 방법
JP7220647B2 (ja) 窒化物半導体基板及びその製造方法
TWI728498B (zh) 氮化物半導體基板
KR20180135333A (ko) 질화물계 반도체 및 그 제조방법
WO2015005083A1 (ja) 窒化物半導体積層基板、窒化物半導体装置および窒化物半導体積層基板の製造方法
CN115812246A (zh) 半导体结构及其制作方法
JP2008071877A (ja) ＧａＮ系半導体素子
JP2018107290A (ja) 半導体基板および電子デバイス

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23770220

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2023569595

Country of ref document: JP