KR20180074893A - 탄화규소 에피 웨이퍼 제조 방법 - Google Patents

탄화규소 에피 웨이퍼 제조 방법 Download PDF

Info

Publication number
KR20180074893A
KR20180074893A KR1020160178360A KR20160178360A KR20180074893A KR 20180074893 A KR20180074893 A KR 20180074893A KR 1020160178360 A KR1020160178360 A KR 1020160178360A KR 20160178360 A KR20160178360 A KR 20160178360A KR 20180074893 A KR20180074893 A KR 20180074893A
Authority
KR
South Korea
Prior art keywords
buffer layer
gas
silicon carbide
temperature
flow rate
Prior art date
Application number
KR1020160178360A
Other languages
English (en)
Other versions
KR101951838B1 (ko
Inventor
서한석
김장열
은태희
여임규
전명철
Original Assignee
주식회사 포스코
재단법인 포항산업과학연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 포스코, 재단법인 포항산업과학연구원 filed Critical 주식회사 포스코
Priority to KR1020160178360A priority Critical patent/KR101951838B1/ko
Publication of KR20180074893A publication Critical patent/KR20180074893A/ko
Application granted granted Critical
Publication of KR101951838B1 publication Critical patent/KR101951838B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

탄화규소 에피 웨이퍼 제조 방법을 제공한다. 본 발명에 따르면, 반응 장치(reactor) 내에 탄화규소(SiC) 기판을 장입한 후, 상기 반응 장치 내부를 설정 온도로 승온시키는 승온 단계, 상기 승온 단계에서 상기 반응 장치 내부를 승온시키면서 행해지고, 상기 탄화규소 기판 표면을 설정 시간 동안 에칭하는 에칭 단계, 상기 에칭 단계가 끝남과 동시에 행해지고, 상기 반응 장치 내에 공정가스인 SiH4 가스와 C3H8 가스를 공급하여 상기 탄화규소(SiC) 기판에 버퍼층을 형성하는 버퍼층 형성 단계, 및 상기 버퍼층이 형성된 후, 설정 온도 및 설정 압력 하에서 공정 가스로서 SiH4 가스와 C3H8 가스를 사용하여 상기 탄화규소(SiC) 기판에 에피 박막을 성장시켜 에피층을 형성하는 에피 박막 성장 단계를 포함하고, 상기 버퍼층 형성 단계 및 상기 에피 박막 성장 단계에서는 공정 가스로서 염화수소(HCl)가 도입되고, 상기 인-시튜 에칭 단계에서는 상기 반응 장치 내에 수소 또는 수소(H2)와 염화수소(HCl)의 혼합 가스가 공급되고, 상기 버퍼층 형성 단계 및 상기 에피 박막 성장 단계에서는 도핑 가스로서 질소(N2)가 도입되며, 상기 버퍼층 형성 단계는 초기 공정 가스 유량을 상기 에피 박막 성장 단계에서 주입하는 공정 가스 유량 대비 1/5 이하로 제어하는 버퍼층 형성 초기 공정 가스 유량 제어 단계를 포함한다.

Description

탄화규소 에피 웨이퍼 제조 방법{method for fabricating Silicon carbide epitaxial wafer}
본 발명은 탄화규소 에피 웨이퍼 제조 방법에 관한 것이다.
최근까지 알려진 Si 기반 반도체 산업은 인류사회 전반에 큰 파급효과를 가지고 왔으며, 앞으로도 지속적인 발전을 해 나갈 것으로 예상된다.
그러나, 세계적인 에너지 자원 고갈문제와 연계된 에너지, 산업전자, 정보통신 분야에서의 주요한 요구 사항 중의 하나가 반도체 동작 시 전력 손실을 최소화하는 것이다. 기존 Si 반도체에서 완전히 새로운 구동기구의 소자가 개발되지 않는 한, Si 반도체의 낮은 열전도율이나 낮은 절연파괴 전계와 같은 물리적, 전기적 특성한계 때문에 이러한 요구를 만족시키는 것이 불가능한 실정이다. 이에 기존 Si 반도체를 대체할 새로운 반도체 소재가 필요하며, 이에 적합한 재료로 SiC(탄화규소)가 각광받고 있다.
SiC 반도체는 실리콘(Si) 원자와 카본(C) 원자 간의 공유결합을 기본으로 한 결정이며, 각각의 원자는 사면체 구조 내에서 4개의 다른 원소와 결합을 하고 있다. 가장 많이 나타나는 상은 3C, 4H, 6H, 그리고 15R 등이며, 특히, 4H가 산업 관점에서 전력 소자용으로 가장 널리 연구되고 있다.
4H-SiC는 높은 절연 파괴전압, 높은 열전도도, 높은 전자 포화속도를 가지고 있어 전력 소자로의 응용 면에서 가장 적합하며, 높은 절연 파괴전압은 1kV 이상의 매우 높은 전압 영역에서 단극 소자의 구현을 가능하게 한다. 이는 Si에 비해 10배 이상의 절연 파괴전압을 가지기 때문에 1/10배의 SiC 단결정 박막 두께와 10배의 도핑 농도로 동일한 소자를 제작할 수 있으며, 전력회로에 SiC 단극 소자를 적용할 경우 빠른 스위칭 속도를 얻을 수 있다.
또한, 전력 소자에서 발생한 열은 이동도를 감소시켜 손실을 증가시키는 데, 높은 열전도도는 On 상태의 저항 및 스위칭 손실로부터 기인되는 열을 보다 쉽게 확산시켜 소자의 성능을 높일 수 있으며, 소자의 크기를 크게 줄일 수 있다.
또한, 시스템 냉각기 부피 감소로 인버터, 컨버터와 같은 전력 변환 장치의 부피 또한 크게 줄일 수 있다. 이와 같이 높은 열전도도와 열적 안전성을 갖는 SiC 전력 소자는 높은 열적 환경에서 동작이 가능하고 제반 냉각시스템을 줄일 수 있어, 향후 xEV 등 미래형 자동차에 활용성이 크게 부각될 것으로 기대된다.
현재 전 세계적으로 SiC 반도체 기술은 150mm 단결정 제조기술이 확립되어 가는 중이며 전 세계 메이저 업체 중 Cree사가 유일하게 150mm bare 기판을 판매 중에 있다. 또한, 2015 ICSCRM 학회에서 Cree사와 II-VI사가 200mm SiC 기판 샘플을 선보인 바 있다.
이와 더불어, 후속 공정인 SiC 단결정 박막 성장 및 전력소자, 패키징 기술 등의 개발이 활발이 진행되고 있다. 그러나, Si에 비해 아직까지 낮은 단결정 및 박막 품질 문제, 연관 인프라 공정, 그리고 높은 웨이퍼 가격 때문에 새로운 반도체 핵심산업으로의 발전은 다소 시간이 필요할 것으로 보인다.
SiC 단결정 박막에는 결정다형 외에도 마이크로파이프(micropipe), TSD(전파나선 전위, threading screw dislocations), TED(전파 칼날 전위, Threading Edge Dislocation, 전파 칼날 전위), BPD(기저면 전위, basal plane dislocations), 스태킹 결함(적층 결함, stacking faults), 캐럿 결함(carrot defect), 삼각 결함(triangular defect)(도 1 참조)등 다양한 형태의 결함들이 존재한다.
이들 중 마이크로파이프(micropipe)와 BPD(기저면 전위)는 전력반도체 소자의 특성과 신뢰성에 심각한 문제를 야기하는 킬러 결함(killer defect)로 알려져 있다. 최근에는 기존의 결함 외에도 TED II로 분류되는 결함이 보고되기도 했다. 이에 대해서는 보다 세밀한 분석이 필요해 보이지만 기존의 TED 보다는 더 작은 에치 피트(etch pit) 크기를 갖고 c축 방향으로 진행되는 특징으로 미루어 기존 TED와는 달리 기저면이 아닌 방향으로의 버거스 벡터(burgers vector)를 가진 혼합 형태(mixed type)의 전위로 고려되고 있다.
SiC 에피에 존재하는 BPD(기저면 전위)가 소자동작 시 스태킹 결함(stacking fault)을 발생시키고, 이들이 전자들의 트랩(trap)으로 작용하여 소자의 신뢰성이 나빠지는 것으로 알려져 있다. 결함 에너지 차이로 인해 낮은 오프 기판에서 BPD가 TED로 변환이 쉬운 것으로 알려져 있다. TED 2라고 표시된 에치 피트(etch pit)는 KOH 에칭(etching)을 계속 진행할 경우 센터에서 BPD의 에치 피트(etch pit)인 쉘(shell) 모습이 관찰된다. 이는 BPD가 에피 성장 중 TED로 변환된 것으로 일반적인 TED와는 에칭 이후 다른 모습을 한 것이며, BPD의 TED로의 변환은 에피 두께 1.5㎛ 이내인 것으로 관찰 되었다.
일반적으로 SiC 에피소재에서 마이크로파이프(micro-pipe), 다운폴(downfall), 삼각 결함(triangular defect), 캐럿(carrot) 등과 같은 결함은 쇼트키 배리어 다이오드의 동작에서 항복전압을 감소시키고, 누설 전류를 증가시키는 킬러 결함으로 잘 알려져 있다. SiC 소재의 품질이 향상됨에 현재 킬러 결함으로 분류되는 위와 같은 결함은 점차 제어될 것으로 기대되고 있다.
그러나, 여전히 위의 주요 결함들은 단위 면적(/cm2) 당 1~2개 정도의 수준으로 발생하고 있다. 주요 결함으로 인해 소자의 수율 감소하고, 단위면적당 1개 수준의 결함이 수율에 미치는 영향은 4인치 기판에서 2.5x2.5mm2 면적의 소자 기준으로 약 7%정도이다.
SiC 소재가 고전력반도체 소자로 적용되기 위해서는 소자 성능에 치명적인 결함을 줄여 수율을 높여야 한다. 에피의 킬러 결함 중 하나인 캐럿(carrot) 결함은 소자의 항복전압을 줄이고 누설 전류를 증가시켜 소자 동작에 치명적인 결함 중 하나로 알려져 있다.
종래의 특허에서는 에피 성장을 중간에 멈추고 KOH 에칭을 하여 캐럿(carrot) 결함이 에피로 더 이상 전이되지 않도록 하는 방법을 제시하였다. 그러나, 에피 성장을 도중에 멈추고 다시 에피를 성장시키는 방법은 비효율적이고 시간과 비용이 많이 소요된다. 또한, 에피 공정에서 발생하는 3C-SiC 입자(particle)는 에피 재성장 시 결함의 요인으로 작용할 수 있어 다른 킬러결함을 생성시킬 수 있는 문제점이 있었다.
본 발명은 인-시튜 에칭(in-situ etching) 공정을 최적화하고, 버퍼층 형성시 캐럿 형성에 영향을 미치는 공정 변수를 최적으로 제어하여, SiC 에피의 주요 결함인 캐럿 결함을 저감시키고, 베어 웨이퍼(bare wafer)의 결함층으로 인해 발생하는 결함을 저감시킬 수 있는 탄화규소 에피 웨이퍼 제조 방법을 제공하고자 한다.
본 발명의 일 구현예에 따르면, 반응 장치(reactor) 내에 탄화규소(SiC) 기판을 장입한 후, 상기 반응 장치 내부를 설정 온도로 승온시키는 승온 단계,
상기 승온 단계에서 상기 반응 장치 내부를 승온시키면서 행해지고, 상기 탄화규소 기판 표면을 설정 시간 동안 에칭하는 인-시튜 에칭(In-situ etching) 단계,
상기 인-시튜 에칭 단계가 끝남과 동시에 행해지고, 상기 반응 장치 내에 공정가스인 SiH4 가스와 C3H8 가스를 공급하여 상기 탄화규소(SiC) 기판에 버퍼층을 형성하는 버퍼층 형성 단계, 및
상기 버퍼층이 형성된 후, 설정 온도 및 설정 압력 하에서 공정 가스로서 SiH4 가스와 C3H8 가스를 사용하여 상기 탄화규소(SiC) 기판에 에피 박막을 성장시켜 에피층을 형성하는 에피 박막 성장 단계를 포함하고,
상기 버퍼층 형성 단계 및 상기 에피 박막 성장 단계에서는 공정 가스로서 염화수소(HCl)가 도입되고,
상기 인-시튜 에칭 단계에서는 상기 반응 장치 내에 수소 또는 수소(H2)와 염화수소(HCl)의 혼합 가스가 공급되고,
상기 버퍼층 형성 단계 및 상기 에피 박막 성장 단계에서는 도핑 가스로서 질소(N2)가 도입되며,
상기 버퍼층 형성 단계는 초기 공정 가스 유량을 상기 에피 박막 성장 단계에서 주입하는 공정 가스 유량 대비 1/5 이하로 제어하는 버퍼층 형성 초기 공정 가스 유량 제어 단계를 포함하는 것인, 탄화규소 에피 웨이퍼 제조 방법이 제공될 수 있다.
상기 버퍼층 형성 초기 공정 가스 유량 제어 단계의 초기 공정 가스의 유량 조건은, SiH4는 10 cm3/min 이상 30 cm3/min 이하로 설정되고, C3H8은 5 cm3/min 이상 10 cm3/min 이하로 설정되고, N2는 1 cm3/min 이상 3 cm3/min 이하로 설정되는 것일 수 있다.
상기 에피 성장 박막 단계에서 Cl/Si 유량비의 범위는 2 내지 3의 범위로 설정되는 것일 수 있다.
상기 에피 박막 성장 단계에서, 설정 온도는 1500℃ 내지 1600℃ 범위 내의온도이고, 설정 압력은 100 mbar 내지 150 mbar 범위 내의 압력인 것일 수 있다.
상기 인-시튜 에칭 단계에서 에칭 시간은 20분 이상 30분 이하의 범위로 설정되는 것일 수 있다.
상기 인-시튜 에칭 단계에서 에칭 온도는 1530℃ 내지 1570℃ 범위 내의 온도인 것일 수 있다.
상기 에피 박막 성장 단계에서 에피층의 C/Si 유량비는 0.9 이상이고 1.1 이하인 것일 수 있다.
또한, 본 발명의 다른 구현예에 따르면, 상기의 탄화규소 에피 웨이퍼 제조 방법에 의하여 제조되는 탄화규소 에피 웨이퍼가 제공될 수 있다.
본 발명의 구현예에 따르면, 인-시튜 에칭(in-situ etching) 공정을 최적화하고, 버퍼층 형성시 캐럿 형성에 영향을 미치는 공정 변수를 최적으로 제어하여, 탄화규소(SiC) 에피의 주요 결함인 캐럿(carrot) 결함수를 최대한으로 감소시키고, 베어 웨이퍼(bare wafer)의 결함층으로 인해 발생하는 결함을 저감시킬 수 있다.
도 1은 종래의 탄화규소(SiC) 결정 내에 존재하는 다양한 형태의 결함을 나타낸 사진이다.
도 2는 본 발명의 일 구현예에 따른 탄화규소 에피 웨이퍼 제조 방법에 따른 에피 박막 성장의 공정 차트이다.
도 3은 본 발명의 일 구현예에 따른 탄화규소 에피 웨이퍼 제조 방법의 개략적인 구성도이다.
도 4는 본 발명의 일 구현예에 따른 탄화규소 에피 웨이퍼 제조 방법에 따른 에피 구조를 나타낸 도면이다.
도 5는 본 발명의 일 구현예에 따른 탄화규소 에피 웨이퍼 제조 방법에 따른 인-시튜 에칭 시간에 따른 결함 맵으로, 캐럿 결함 SICA 이미지(a), 인-시튜 에칭 10분 적용 에피의 캐럿 결함 맵(b), 인-시튜 에칭 20분 적용 에피의 캐럿 결함 맵(c)을 나타낸 사진이다.
도 6은 본 발명의 일 구현예에 따른 탄화규소 에피 웨이퍼 제조 방법에 따른 버퍼층 형성 단계에서 초기 유량과 시간의 관계를 나타낸 그래프이다.
도 7은 본 발명의 일 구현예에 따른 탄화규소 에피 웨이퍼 제조 방법에 따른 인-시튜 에칭 20분 적용, 버퍼 초기 유량 최적화 적용 에피의 캐러 결함 맵(a), 버퍼 가스 유량, C/Si 유량비 최적화 적용 에피의 캐럿 결함 맵(b)을 나타낸 사진이다.
도 8은 본 발명의 일 구현예에 따른 탄화규소 에피 웨이퍼 제조 방법에 따른 에피 박막 성장 단계에서 탄화규소의 발생의 구조와 온도 사이의 관계를 나타낸 그래프이다.
도 9는 본 발명의 일 구현예에 따른 탄화규소 에피 웨이퍼 제조 방법에 따른 에피 박막 성장시 탄화규소 기판의 표면 전체 결함 분포 맵(a) 및 표면 결함 이미지(b)를 나타낸 사진이다.
도 10은 본 발명의 일 구현예에 따른 탄화규소 에피 웨이퍼 제조 방법에 따른 인-시튜 에칭시 발생하는 기판 표면의 결함층(a) 및 결함층 제거 후의 상태(b)를 나타낸 사진이다.
도 11은 본 발명의 일 구현예에 따른 탄화규소 에피 웨이퍼 제조 방법에 따른 인-시튜 에칭시 30분 이상 수소 식각 후 표면 이지미를 나타낸 사진이다.
도 12는 본 발명의 일 구현예에 따른 탄화규소 에피 웨이퍼 제조 방법에 따른 에피층의 C/Si유량비=1.6에서 성장한 에피 주요 결함 맵(a) 및 결함 이미지(b)를 나타낸 사진이다.
도 13은 본 발명의 일 구현예에 따른 탄화규소 에피 웨이퍼 제조 방법에 따른 에피층의 C/Si유량비=1.3에서 도핑 균일도(a) 및 C/Si유량비=1.1에서 도핑 균일도(b)를 나타낸 그래프이다.
이하, 첨부한 도면을 참조하여, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 구현예를 설명한다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 이해할 수 있는 바와 같이, 후술하는 구현예는 본 발명의 개념과 범위를 벗어나지 않는 한도 내에서 다양한 형태로 변형될 수 있다. 가능한 한 동일하거나 유사한 부분은 도면에서 동일한 도면부호를 사용하여 나타낸다.
이하에서 사용되는 전문용어는 단지 특정 구현예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 여기서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다. 명세서에서 사용되는 “포함하는” 의 의미는 특정 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분을 구체화하며, 다른 특정 특성, 영역, 정수, 단계, 동작, 요소, 성분 및/또는 군의 존재나 부가를 제외시키는 것은 아니다.
이하에서 사용되는 기술용어 및 과학용어를 포함하는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 일반적으로 이해하는 의미와 동일한 의미를 가진다. 사전에 정의된 용어들은 관련기술문헌과 현재 개시된 내용에 부합하는 의미를 가지는 것으로 추가 해석되고, 정의되지 않는 한 이상적이거나 매우 공식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 구현예에 따른 탄화규소 에피 박막 성장 공정 차트이고, 도 2는 본 발명의 일 구현예에 따른 탄화규소 에피 웨이퍼 제조 방법의 개략적인 구성도이다.
도 1 및 도 2를 참고하면, 본 발명의 일 구현예에 따른 탄화규소 에피 웨이퍼 제조 방법은, 반응 장치(reactor) 내에 탄화규소(SiC) 기판을 장입한 후, 상기 반응 장치 내부를 설정 온도로 승온시키는 승온 단계(S10),
상기 승온 단계(S10)에서 상기 반응 장치 내부를 승온시키면서 행해지고, 상기 탄화규소 기판 표면을 설정 시간 동안 에칭하는 인-시튜 에칭(In-situ etching) 단계(S20),
상기 인-시튜 에칭 단계(S20)가 끝남과 동시에 행해지고, 상기 반응 장치 내에 공정가스인 SiH4 가스와 C3H8 가스를 공급하여 상기 탄화규소(SiC) 기판에 버퍼층을 형성하는 버퍼층 형성 단계(S30), 및
상기 버퍼층이 형성된 후, 설정 온도 및 설정 압력 하에서 공정 가스로서 SiH4 가스와 C3H8 가스를 사용하여 상기 탄화규소(SiC) 기판에 에피 박막을 성장시켜 에피층을 형성하는 에피 박막 성장 단계(S40)를 포함할 수 있다.
또한, 상기 에피 박막 성장 단계(S40)에서 에피층을 형성한 후 상기 반응 장치 내부를 일정한 온도 이하로 냉각시키는 냉각 단계(S50)를 포함할 수 있다.
상기 버퍼층 형성 단계(S30) 및 상기 에피 박막 성장 단계(S40)에서 공정 가스로는 Si 드로플릿(droplet) 생성 억제와 에피 성장 속도 향상을 위하여 염화수소(HCl)가 도입될 수 있다.
상기 인-시튜 에칭 단계(S20)에서 에칭은 상기 반응 장치 내에 수소 또는 수소(H2)와 염화수소(HCl)의 혼합 가스를 공급하여 수소 분위기 하에서 이루어질 수 있다.
상기 버퍼층 형성 단계(S30) 및 상기 에피 박막 성장 단계(S40)에서 도핑 가스로는 질소(N2)가 도입될 수 있다.
상기 버퍼층 형성 단계(S30)는 소스 유입시 발생할 수 있는 2D 핵화(nucleation) 형성을 억제하기 위하여 상기 버퍼층 형성 단계의 초기 공정 가스 유량을 상기 에피 박막 성장 단계에서 주입하는 공정 가스 유량 대비 1/5 이하로 제어하는 버퍼층 형성 초기 공정 가스 유량 제어 단계(S31)를 포함할 수 있다.
(에피 박막 성장 주요 공정 변수)
[온도 범위]
에피 박막 성장 시 에피 박막 표면의 결함인 피트(pit)를 감소시키기 위하여 상기 에피 박막 성장 단계(S40)의 설정 온도는 1500℃ 내지 1600℃ 범위 내의 온도일 수 있다.
[압력 범위]
상기 에피 박막 성장 단계(S40)에서 압력은 다양한 압력으로 적용 가능하다. 그러나, 상기 에피 박막 성장 단계(S40)의 압력 범위는 에피층의 두께 및 도핑 균일도와 관련된 변수이므로, 수소 유량, 반응 장치 내의 온도에 따라 최적화 할 수 있는 100 mbar 내지 150 mbar 범위 내의 압력일 수 있다.
[Cl/Si 유량비의 범위]
상기 에피 박막 성장 단계(S40)에서 Cl/Si 유량비의 범위는 에피 박막의 성장 속도, 및 Si 드로플릿(droplet)과 관련된다.
즉, 에피 박막 성장 온도의 고온에서는 Si가 서로 결합하여 Si 드로플릿(droplet)이 발생되고, 이는 에피 성장에 사용되지 않기 때문에 에피 박막 성장 속도가 낮아지고, Si 드로플릿(droplet)이 기판에 흡착되면 결함 발생 요인이 된다.
Cl은 Si가 드로플릿(droplet)이 되지 않도록 분해하는 역할을 하기 때문에 Si 드로플릿(droplet)이 발생하지 않는 Cl양이 필요하다.
본 발명(실험)에서는 Cl/Si 유량비가 2 이상 필요하다. 그러나, Cl/Si유량비가 4이상일 경우 표면에 결함 발생을 시작했으며, Cl/Si유량비=5 이상에서 표면결함 다수 발생하였다(도 9 참고). 따라서, 상기 에피 성장 박막 단계(S40)에서 Cl/Si유량비의 범위는 2 내지 3의 범위로 설정된다.
(에칭 조건)
상기 인-시튜 에칭 단계(S20)에서 에칭은 상기 반응 장치 내에 수소 또는 수소(H2)와 염화수소(HCl)의 혼합 가스를 공급하여 수소 분위기 하에서 이루어질 수 있다.
[에칭 시간 및 에칭 온도]
인-시튜 에칭(In-situ etching)이 필요한 이유는 CMP(Chemical Mechanical Polishing) 이후 발생하는 물리적 손상 때문이다. 이를 결함층(defective layer)이라고 하는데 가공 정도에 따라 기판 표면에 수nm 내지 수십nm 정도로 형성된다. 이 결함층(defective layer)은 물리적 손상으로 수많은 전위(dislocation)가 형성되어(도 10 참조) 있는데 이는 에피 성장 시 결함 사이트(site)로 작용한다.
상기의 에칭 조건은 현재 SiC 기판 제조에서 최적화한 조건이다. 에칭(식각) 조건은 시간과 온도의 함수이며, 결국 손상층(damaged layer)이 에칭(식각)될 때까지가 필요한 조건이다.
에칭 시간은 30분 이상부터(에칭 온도 1550도일 경우) 쇼트렝스 스텝 번칭(short length step bunching)이 발생되므로, 그 이하 조건 필요하다(도 11 참조).
따라서, 에칭 시간은 20분 이상 30분 이하의 범위로 설정될 수 있다. 이때, 에칭 온도는 1530℃ 내지 1570℃ 범위 내의 온도일 수 있다.
(버퍼 초기 유량 조건)
버퍼는 에피가 처음 형성되는 층이기 때문에 소스 유입시 발생할 수 있는 2D 핵화(nucleation) 형성을 억제해야 한다. 추후 장비 유량 최저한계까지 실험이 필요한 부분이긴 하나, 버퍼 초기 유량 변화로 결함 발생이 영향을 받는 것은 위 실험 결과로 명확하다.
상기 버퍼층 형성 초기 공정 가스 유량 제어 단계(S31)에서 초기 공정 가스 유량 조건은, 소스 유입시 발생할 수 있는 2D 핵화(nucleation) 형성을 억제하기 위하여 하기와 같이 설정될 수 있다.
SiH4: 10sccm 이상 30sccm 이하
C3H8: 5sccm 이상 10sccm 이하
N2: 1sccm 이상 3sccm 이하
여기서, sccm은 Standard Cubic Centimeter per Minute의 약자이며, cm3/min 의 의미로서, 분당 1cc 흐르는 것을 나타내는 유량 단위를 가리킨다.
(에피층의 C/Si 유량비 조건)
에피층의 C/Si 유량비는 (1) 낮은 범위에서는 Si 드로플릿(droplet) 발생하며, (2) 높은 범위에서는 스텝 번칭(step bunching) 및 결함 발생된다(도 12 참조).
이 범위는 현재 시스템에서 C/Si유량비=0.6 이하, C/Si유량비=1.5이상 일 경우 발생하는 문제이며, 상기 조건은 결함 발생보다는 도핑 균일도 향상에 유리한 조건이다(도 13 참조).
C/Si 유량비가 낮을 경우 백그라운드(background) 도핑농도가 높아진다. 현재 소자에 사용하는 도핑농도는 1E15~1E16/cm3으로 백그라운드(background) 도핑농도가 1E15/cm3보다 크면 소자에 적용하기 어렵다. 따라서, 에피층의 C/Si 유량비는 0.9 이상 1.1 이하가 필요하며, 이는 또한 더 낮은 도핑이 필요할 경우 도핑농도에 따라 달라질 수 있다.
(실시예)
[1. SiC 에피 박막 성장 공정]
일반적으로, 반도체소자 제조공정에서는 기본적인 소자 구성요소인 p-n 접합을 형성하기 위해 다양한 불순물 주입용 확산공정이 필요하다. 탄화규소(SiC) 웨이퍼의 경우, 전력소자용 활성층을 형성하기 위해 고온 이온주입 및 확산공정이 필요하지만, 현실적으로 이를 안정하게 공정을 수행할 장비를 확보하기가 어렵고, 또한 결정 및 표면 결함발생의 문제점도 가지고 있다. 그러므로, 전력소자 적용을 위해서는 SiC 웨이퍼 표면에 한층 혹은 다층구조의 에피 박막을 위한 Epitaxy 공정이 필요한 것이다. 특정 전력소자로 이용하기 위해서 일정한 두께와 정확한 도핑 농도 조절이 가능하고, 또한 SiC 기판에서 야기된 결함들을 에피 박막 성장시 감소시키거나 타 무전위 결함으로 전환하여 제어할 수 있어야 한다.
에피 박막 성장기술은 일반적으로 화학 기상 증착(CVD: Chemical Vapor Deposition) 방법을 이용한다. 반도체 공정에서 폭넓게 쓰이는 공정으로 넓은 면적에서 Epi 박막의 두께 및 도핑 농도 균일성 확보 및 이의 조절이 용이하다. 이외에도 Molecular Beam Epitaxy (MBE), Sublimation Epitaxy, Liquid Phase Epitaxy(LPE) 등의 방법이 연구 중에 있지만, 낮은 성장 속도, 높은 백그라운드(background) 도핑 농도, 표면 형상 저하 문제 등의 이유로 산업상 이용성이 떨어지는 단점이 있다.
탄화규소(SiC) CVD법은 일반적으로 1500~1600℃의 고온에서 SiH4와 C3H8을 Si와 C의 반응 가스로 진행한다. 희석 가스로 사용하는 수소는 가열된 기판 위에서 경계 확산층(boundary Layer)을 형성하게 되고 반응기 내부에서 반응 가스는 분해되어 이 층을 통해 확산하여 기판에 붙게 된다. 수소의 높은 열전도율은 기판과 반응로 내부의 온도 차이에 의한 표면 반응 가스의 역 확산을 방지하고 가스의 분해에 중요한 역할을 한다. 기판 표면에 붙은 가스는 재배열되어 Epi 단결정 박막으로 성장하게 된다.
주요 반응 메커니즘은 1) 반응로 내에 반응가스의 매스 트랜스포트(mass transport), 2) 반응가스의 반응, 3) 결정표면으로 반응물의 확산, 4) 기판 표면에 몇몇 가스종의 흡착, 5) 기판 표면 위로 흡착된 원자들의 확산, 6) 기판 표면에서 원자가 결합하거나 원자의 탈착, 7) 탈착된 가스종이나 반응에 참가하지 못한 부산물의 배기 순으로 이루어진다.
화학 기상 증착법(CVD, Chemical Vapor Deposition)으로 박막 형성 시 에피 공정은 반응용기(reactor)의 온도 상승, 인-시튜 에칭(in-situ etching), SiC 버퍼층 성장, SiC 에피박막 성장, 냉각으로 이루어 진다(도 2 참조).
먼저, 기판 표면의 전처리 과정을 통해서 웨이퍼 제작 공정 후, 기판에 남아있는 스크래치, 가공으로 인해 발생한 결함층(damage layer)과 표면 이물질 등을 제거하여 고품질의 박막을 성장할 수 있다. 인-시튜 에칭(In-situ etching)은 일반적으로 수소가스를 사용하지만 에칭(etching) 동안 기판의 Si과 C가 서로 다른 비율로 탈착하고 기판의 오프 각도와 면에 의해 에칭(etching) 후 다른 양상을 보이기 때문에 C- 또는 Si-rich 분위기에서 진행하기도 한다. Si-rich 분위기에서는 Si droplet이 기판 위에 흡착되는 것을 방지하기 위해 Cl 소스를 추가하기도 한다. 안정화 단계를 지나 실제 SiC Epitaxy 성장에서는 SiH4과 C3H8을 반응가스로 사용한다. 필요시, HCl을 추가하여 Si droplet 형성을 방지하고 에피 박막 내에 3C의 형성을 억제하기도 한다.
SiC 박막을 성장은 SiH4, C3H8이 쓰이지만 최근 염소(chlorine)를 추가로 더해주는 공정이 많이 연구되고 있다. 염소(chlorine)는 HCl을 사용하거나 SiCl4(Tetrachlorosilane, TET), SiH2Cl2(Dichlorosilane, DCS), SiHCl3(Trichlorosilane, TCS), CHCl3, CH3SiCl3(Methyltrichlorosilane, MTS)와 같이 염소(chlorine)를 함유한 전구체를 사용하여 주입한다. 염소(chlorine) 사용은 Si droplet 형성을 방지하고 단결정 박막 내에 3C의 형성을 억제하는데 효과적인 것으로 알려져 있다. 이러한 새로운 원료물질의 적용으로 고속(100um/hr)의 단결정 박막 성장에 성공했으며 이것 이외에도 다양한 방법으로 고속성장 연구가 진행되고 있다. 이는 SiC 소재가 전력용 반도체, 그 중에서도 초고압의 소자로의 응용이 기대되기 때문으로 100~200㎛의 고품질 단결정 박막을 단기에 성장시키는 것이 가격 경쟁력에서 중요하기 때문이다.
본 발명에서는 반응용기(Reactor) 온도 상승 및 인-시튜 에칭(in-situ etching) 구간에서는 H2(또는 H2+HCl이 혼합된 가스)를 사용하였고, 에피 박막 성장에 필요한 소스 가스는 SiH4, C3H88을 사용하였다. 도핑가스로는 N2를 사용하였고, Si droplet 생성 억제와 성장 속도 향상을 위해서 Cl이 함유된 HCl을 조절하여 사용하였다.
버퍼층은 승온과 인-시튜 에칭(in-situ etching)후 약 5분 동안 총 두께 0.5㎛ 정도로 성장하였고, 기판과 비슷한 도핑 농도를 갖도록 하였다(도 3 참조).
[2. 인-시튜 에칭(In-situ H2 etching) 공정에 따른 결함 발생]
도 5는 인-시튜 에칭(In-situ H2 etching) 시간에 따른 결함 맵이다. 기판에 따른 영향을 최소화하기 위해 실험은 같은 잉곳에서 나온 기판을 사용하였다. 에칭(Etching) 시간이 10분일 때 캐럿(carrot) 결함은 150개가 발생하는 것을 확인할 수 있었다. 에칭(Etching) 시간을 20분으로 늘렸을 때 캐럿(carrot) 결함은 도 4의 (c)와 같이 72개로 감소한 것을 확인하였다. 베어 웨이퍼(Bare wafer)의 결함층(defective layer)이 수소 에칭(etching) 동안 다 제거되지 않으면 이로 인해 캐럿(carrot) 결함이 발생할 수 있기 때문이다. 에칭(Etching) 시간을 20분 이상 진행하였을 때는 20분 공정과 때와 큰 차이가 없었지만 이는 기판의 가공상태와 관련이 있기 때문에 가공 상태에 따라 시간의 차이는 발생할 수 있다.
[3. 버퍼층 형성 공정 최적화에 따른 결함 발생]
버퍼층 형성 공정 최적화는 (1) 초기 공정 가스 유량 제어와, (2) C/Si 유량비를 제어하여 최적화하였다. 버퍼층 형성 단계의 초기 공정 가스 유량을 에피 박막 성장 단계에서 주입하는 공정 가스 유량 대비 1/5 이하로 하고 총 버퍼 두께를 0.5㎛로 하였다(앞의 in-situ etching 시간만 변화하였을 때는 1/2로 주입). 도 6은 버퍼층 형성 공정에서 초기 공정 가스 유량과 시간의 관계를 나타낸 도표이다. 시간에 따라 공정 가스 유량을 증가하여 최종 에피 공정의 유량이 되도록 시간과 초기 유량을 설정한다.
도 7의 (a)는 초기 에피 공정 가스 유량을 제어한 에피의 캐럿(carrot) 결함 맵이다. 총 캐럿 결함 수는 21개로 인-시튜 에칭(in-situ etching)을 20분만 한 에피의 결함보다 감소한 것을 확인하였다. 도 7의 (b)는 인-시튜 에칭(in-situ etching) 20분, 버퍼층 형성 공정의 초기 공정 가스 유량을 에피층 형성 공정의 공정 가스 유량 대비 1/5, C/Si 유량비 1.1이하의 결과이다. 총 캐럿 결함 수는 13개로 감소하였다(기존 C/Si 유량비는 1.1이상).
S10: 승온 단계
S20: 에칭 단계
S30: 버퍼층 형성 단계
S31: 버퍼층 형성 초기 공정 가스 유량 제어 단계
S40: 에피 박막 성장 단계
S50: 냉각 단계

Claims (7)

  1. 반응 장치(reactor) 내에 탄화규소(SiC) 기판을 장입한 후, 상기 반응 장치 내부를 설정 온도로 승온시키는 승온 단계,
    상기 승온 단계에서 상기 반응 장치 내부를 승온시키면서 행해지고, 상기 탄화규소 기판 표면을 설정 시간 동안 에칭하는 인-시튜 에칭(In-situ etching) 단계,
    상기 인-시튜 에칭 단계가 끝남과 동시에 행해지고, 상기 반응 장치 내에 공정가스인 SiH4 가스와 C3H8 가스를 공급하여 상기 탄화규소(SiC) 기판에 버퍼층을 형성하는 버퍼층 형성 단계, 및
    상기 버퍼층이 형성된 후, 설정 온도 및 설정 압력 하에서 공정 가스로서 SiH4 가스와 C3H8 가스를 사용하여 상기 탄화규소(SiC) 기판에 에피 박막을 성장시켜 에피층을 형성하는 에피 박막 성장 단계를 포함하고,
    상기 버퍼층 형성 단계 및 상기 에피 박막 성장 단계에서는 공정 가스로서 염화수소(HCl)가 도입되고,
    상기 인-시튜 에칭 단계에서는 상기 반응 장치 내에 수소 또는 수소(H2)와 염화수소(HCl)의 혼합 가스가 공급되고,
    상기 버퍼층 형성 단계 및 상기 에피 박막 성장 단계에서는 도핑 가스로서 질소(N2)가 도입되며,
    상기 버퍼층 형성 단계는 초기 공정 가스 유량을 상기 에피 박막 성장 단계에서 주입하는 공정 가스 유량 대비 1/5 이하로 제어하는 버퍼층 형성 초기 공정 가스 유량 제어 단계를 포함하는 것인, 탄화규소 에피 웨이퍼 제조 방법.
  2. 제1항에 있어서,
    상기 버퍼층 형성 초기 공정 가스 유량 제어 단계의 초기 공정 가스의 유량 조건은, SiH4는 10 cm3/min 이상 30 cm3/min 이하로 설정되고, C3H8은 cm3/min 이상 10 cm3/min 이하로 설정되고, N2는 1 cm3/min 이상 3 cm3/min 이하로 설정되는 것인, 탄화규소 에피 웨이퍼 제조 방법.
  3. 제2항에 있어서,
    상기 에피 성장 박막 단계에서 Cl/Si 유량비의 범위는 2 내지 3의 범위로 설정되는 것인, 탄화규소 에피 웨이퍼 제조 방법.
  4. 제3항에 있어서,
    상기 에피 박막 성장 단계에서, 설정 온도는 1500℃ 내지 1600℃ 범위 내의온도이고, 설정 압력은 100 mbar 내지 150 mbar 범위 내의 압력인 것인, 탄화규소 에피 웨이퍼 제조 방법.
  5. 제4항에 있어서,
    상기 인-시튜 에칭 단계에서 에칭 시간은 20분 이상 30분 이하의 범위로 설정되는 것인, 탄화규소 에피 웨이퍼 제조 방법.
  6. 제5항에 있어서,
    상기 인-시튜 에칭 단계에서 에칭 온도는 1530℃ 내지 1570℃ 범위 내의 온도인 것인, 탄화규소 에피 웨이퍼 제조 방법.
  7. 제1항에 있어서,
    상기 에피 박막 성장 단계에서 에피층의 C/Si 유량비는 0.9 이상이고 1.1 이하인 것인, 탄화규소 에피 웨이퍼 제조 방법.
KR1020160178360A 2016-12-23 2016-12-23 탄화규소 에피 웨이퍼 제조 방법 KR101951838B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160178360A KR101951838B1 (ko) 2016-12-23 2016-12-23 탄화규소 에피 웨이퍼 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160178360A KR101951838B1 (ko) 2016-12-23 2016-12-23 탄화규소 에피 웨이퍼 제조 방법

Publications (2)

Publication Number Publication Date
KR20180074893A true KR20180074893A (ko) 2018-07-04
KR101951838B1 KR101951838B1 (ko) 2019-02-26

Family

ID=62913136

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160178360A KR101951838B1 (ko) 2016-12-23 2016-12-23 탄화규소 에피 웨이퍼 제조 방법

Country Status (1)

Country Link
KR (1) KR101951838B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112663137A (zh) * 2020-12-28 2021-04-16 中电晶华(天津)半导体材料有限公司 一种硅反外延片的制备方法
KR20210080719A (ko) * 2019-12-20 2021-07-01 주식회사 포스코 탄화규소 에피 웨이퍼 및 그 제조방법
CN116613056A (zh) * 2023-07-21 2023-08-18 瀚天天成电子科技(厦门)股份有限公司 一种降低碳化硅外延薄膜表面缺陷的方法
CN117637444A (zh) * 2024-01-25 2024-03-01 希科半导体科技(苏州)有限公司 外延生长方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102233751B1 (ko) * 2019-03-12 2021-03-30 주식회사 카보넥스 탄화규소 제조장치 및 그를 이용한 탄화규소의 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110093892A (ko) * 2009-01-30 2011-08-18 신닛뽄세이테쯔 카부시키카이샤 에피텍셜 탄화규소 단결정 기판 및 그 제조 방법
JP2015002207A (ja) * 2013-06-13 2015-01-05 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110093892A (ko) * 2009-01-30 2011-08-18 신닛뽄세이테쯔 카부시키카이샤 에피텍셜 탄화규소 단결정 기판 및 그 제조 방법
JP2015002207A (ja) * 2013-06-13 2015-01-05 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210080719A (ko) * 2019-12-20 2021-07-01 주식회사 포스코 탄화규소 에피 웨이퍼 및 그 제조방법
CN112663137A (zh) * 2020-12-28 2021-04-16 中电晶华(天津)半导体材料有限公司 一种硅反外延片的制备方法
CN116613056A (zh) * 2023-07-21 2023-08-18 瀚天天成电子科技(厦门)股份有限公司 一种降低碳化硅外延薄膜表面缺陷的方法
CN116613056B (zh) * 2023-07-21 2023-10-10 瀚天天成电子科技(厦门)股份有限公司 一种降低碳化硅外延薄膜表面缺陷的方法
CN117637444A (zh) * 2024-01-25 2024-03-01 希科半导体科技(苏州)有限公司 外延生长方法
CN117637444B (zh) * 2024-01-25 2024-06-07 希科半导体科技(苏州)有限公司 外延生长方法

Also Published As

Publication number Publication date
KR101951838B1 (ko) 2019-02-26

Similar Documents

Publication Publication Date Title
KR101951838B1 (ko) 탄화규소 에피 웨이퍼 제조 방법
JP5268354B2 (ja) 低減されたニンジン状欠陥を有する単結晶エピタキシャル炭化珪素層構造およびその製造方法
KR101478331B1 (ko) 에피택셜 탄화규소 단결정 기판의 제조 방법
US8790461B2 (en) Silicon carbide single crystal wafer and method for manufacturing the same
KR101727544B1 (ko) 탄화 규소 반도체장치의 제조방법
JP4844330B2 (ja) 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
Zhao Surface defects in 4H-SiC homoepitaxial layers
JPH076971A (ja) 合成半導体及び制御されたそのドーピング
US20080318359A1 (en) Method of manufacturing silicon carbide semiconductor substrate
KR101971597B1 (ko) 웨이퍼 및 박막 제조 방법
WO2006115148A1 (ja) 炭化ケイ素単結晶ウェハ及びその製造方法
JP2008290898A (ja) 低抵抗率炭化珪素単結晶基板
JP2006032655A (ja) 炭化珪素基板の製造方法
JP4853364B2 (ja) ＳｉＣ単結晶エピタキシャル薄膜の成長方法
CN108878257B (zh) 一种降低碳化硅外延表面缺陷密度的方法
US10964785B2 (en) SiC epitaxial wafer and manufacturing method of the same
CN111180311B (zh) 一种降低GaN衬底与外延层界面处Si浓度的方法
CN115074825B (zh) 碳化硅外延结构、脉冲式生长方法及其应用
CN114032616B (zh) 非平衡条件下化学势调控生长单体的SiC台阶流低速生长方法
KR102399813B1 (ko) 탄화규소 에피 웨이퍼 및 그 제조방법
CN115552630A (zh) SiC层叠体、其制造方法和半导体器件
JP2015020945A (ja) 炭化珪素基板ならびに半導体素子
CN113871473A (zh) 一种控制范德瓦耳斯外延与远程外延生长模式的装置及方法
KR20200075992A (ko) 탄화규소 에피웨이퍼 제조방법
KR102128495B1 (ko) 에피택셜 웨이퍼

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant