KR20180072838A - 실리콘 산화물의 자기 정렬 차폐 - Google Patents

실리콘 산화물의 자기 정렬 차폐 Download PDF

Info

Publication number
KR20180072838A
KR20180072838A KR1020187017012A KR20187017012A KR20180072838A KR 20180072838 A KR20180072838 A KR 20180072838A KR 1020187017012 A KR1020187017012 A KR 1020187017012A KR 20187017012 A KR20187017012 A KR 20187017012A KR 20180072838 A KR20180072838 A KR 20180072838A
Authority
KR
South Korea
Prior art keywords
silicon nitride
silicon oxide
patterned substrate
exposed
self
Prior art date
Application number
KR1020187017012A
Other languages
English (en)
Inventor
페이 왕
미카일 코롤릭
니틴 케이. 잉글
안촨 왕
로버트 얀 비서
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20180072838A publication Critical patent/KR20180072838A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/80Etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32431Constructional details of the reactor
    • H01J37/3244Gas supply means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

실리콘 질화물을 실리콘 또는 실리콘 산화물보다 빠르게 식각하는 방법들이 설명된다. 실리콘 질화물 상에 추가 재료를 선택적으로 퇴적하는 방법들이 또한 설명된다. 실리콘 질화물 및 실리콘 산화물의 노출된 부분들 둘 다가 패터닝된 기판 상에 존재할 수 있다. 자기 조립 모노층(SAM)은 실리콘 산화물 위에 선택적으로 퇴적되지만, 노출된 실리콘 질화물 상에는 퇴적되지 않는다. 자기 조립 모노층의 분자들은 헤드 모이어티 및 테일 모이어티를 포함하고, 헤드 모이어티는 노출된 실리콘 산화물 부분 상의 OH기와의 결합을 형성하고, 테일 모이어티는 패터닝된 기판으로부터 멀어지는 방향으로 연장된다. 다음으로, 실리콘 질화물을 선택적으로 제거하거나 실리콘 질화물 상에 추가 재료를 선택적으로 퇴적하기 위해, 에천트 또는 퇴적 프리커서에의 후속 노출이 이용될 수 있다.

Description

실리콘 산화물의 자기 정렬 차폐
관련 출원들에 대한 상호 참조
본 출원은 2015년 11월 20일에 출원된 미국 가특허 출원 제62/258,122호의 혜택을 주장하는, 2016년 8월 11일에 출원된 미국 특허 출원 제15/235,048호의 일부 계속 출원이다. 제15/235,048호 및 제62/258,122호의 개시내용들은 이로써 모든 목적들을 위해 그 전체가 참조로 포함된다.
기술분야
본 명세서에 설명된 실시예들은 실리콘 산화물을 식각(etching) 및 퇴적(deposition)으로부터 선택적으로 차폐하는 것에 관련된다.
집적 회로들은 기판 표면들 상에 복잡하게 패터닝된 재료 층들을 생성하는 프로세스들에 의해 가능해진다. 기판 상에 패터닝된 재료를 생성하는 것은 노출된 재료의 제거를 위한 제어된 방법들을 필요로 한다. 화학적 식각은 포토레지스트 내의 패턴을 기저 층들에 전사하는 것, 층들을 박형화(thinning)하는 것, 또는 표면 상에 이미 존재하는 피처들의 횡방향 치수들을 박형화하는 것을 포함하는 다양한 목적을 위해 이용된다. 하나의 재료를 다른 재료보다 빠르게 제거하여, 예를 들어 패턴 전사 프로세스의 진행을 돕는 식각 프로세스를 갖는 것이 바람직한 경우가 종종 있다. 그러한 식각 프로세스는 제1 재료에 대해 선택성이 있다고 말해진다. 재료들, 회로들 및 프로세스들의 다양성의 결과로서, 식각 프로세스들은 다양한 재료들에 대한 선택성을 갖고서 개발되었다. 그러나, 실리콘 질화물을 실리콘 또는 실리콘 산화물보다 빠르게 선택적으로 제거하기 위한 옵션들은 부족하다.
건식 식각 프로세스들은 반도체 기판들로부터 재료를 선택적으로 제거하는 데에 종종 바람직하다. 그러한 바람직함은 물리적 교란(physical disturbance)을 최소한으로 하여, 소형 구조물들로부터 재료를 조심스럽게 제거하는 능력으로부터 유래한다. 또한, 건식 식각 프로세스들은 기상 반응물들(gas phase reagents)을 제거함으로써 식각률이 갑작스럽게 중단되는 것을 허용한다. 일부 건식 식각 프로세스들은 하나 이상의 프리커서로부터 형성된 원격 플라즈마 부산물들에 대한 기판의 노출을 포함한다. 예를 들어, 암모니아 및 질소 삼불화물의 원격 플라즈마 여기(remote plasma excitation)는, 플라즈마 유출물들(plasma effluents)이 기판 처리 영역 내로 유동될 때, 실리콘 산화물이 패터닝된 기판으로부터 선택적으로 제거되는 것을 가능하게 한다. 원격 플라즈마 식각 프로세스들은 또한 실리콘 질화물을 제거하도록 개발되었지만, 이러한 식각 프로세스들의 (실리콘 또는 실리콘 산화물에 대한) 실리콘 질화물 선택성은 여전히 추가의 개선사항들로부터 혜택을 받을 수 있다.
건식 식각 프로세스들을 위해 실리콘 또는 실리콘 산화물에 대한 실리콘 질화물 식각 선택성을 개선하기 위한 방법들이 필요하다.
실리콘 질화물을 실리콘 산화물보다 빠르게 식각하는 방법들이 설명된다. 실리콘 질화물 상에 추가 재료를 선택적으로 퇴적하는 방법들이 또한 설명된다. 실리콘 질화물 및 실리콘 산화물의 노출된 부분들 둘 다가 패터닝된 기판 상에 존재할 수 있다. 자기 조립 모노층(self-assembled monolayer, SAM)은 실리콘 산화물 위에 선택적으로 퇴적되지만, 노출된 실리콘 질화물 상에는 퇴적되지 않는다. 자기 조립 모노층의 분자들은 헤드 모이어티(head moiety) 및 테일 모이어티(tail moiety)를 포함하고, 헤드 모이어티는 노출된 실리콘 산화물 부분 상의 OH기(OH group)와의 결합을 형성하고, 테일 모이어티는 패터닝된 기판으로부터 멀어지는 방향으로 연장된다. 다음으로, 실리콘 산화물보다 훨씬 더 빠르게 실리콘 질화물을 선택적으로 제거하기 위해, 무수 기상 HF(anhydrous vapor-phase HF)를 이용하는 후속 기상 식각이 이용될 수 있는데, 왜냐하면 SAM은 식각을 지연시키고 식각률을 감소시키는 것으로 밝혀졌기 때문이다. SAM의 존재로 인해, 실리콘 산화물 상에서보다 훨씬 더 빠르게 실리콘 질화물 상에 추가 재료를 선택적으로 퇴적하기 위해, 후속 퇴적이 유사하게 이용될 수 있다.
본 명세서에서, 패터닝된 기판으로부터 실리콘 질화물을 제거하는 단계를 포함하는 방법들이 설명된다. 방법들은 (i) 패터닝된 기판의 실리콘 질화물 부분들의 위에는 형성하지 않으면서, 패터닝된 기판의 실리콘 산화물 부분들 위에 부분 층을 선택적으로 형성하는 단계를 포함한다. 부분 층은 형성 후에, 어떠한 형태의 리소그래피도 적용하지 않고서 패터닝된다. 방법들은 (ii) 실리콘 산화물 부분들로부터 실리콘 산화물을 식각하는 것보다 빠르게 실리콘 질화물 부분들로부터 실리콘 질화물을 선택적으로 식각하는 단계를 더 포함한다.
패터닝된 층은 형성 후에, 어떠한 중간 리소그래피 또는 식각 동작도 적용하지 않고서 패터닝될 수 있다. 동작 (i)은 동작 (ii) 이전에 발생할 수 있다. 동작 (i) 및 동작 (ii)는 정수 횟수만큼 반복될 수 있다. 동작 (i) 및 동작 (ii)는 동시에 발생할 수 있다.
본 명세서에서, 패터닝된 기판으로부터 실리콘 질화물을 식각하는 단계를 포함하는 방법들이 설명된다. 방법들은 노출된 실리콘 질화물 부분 및 노출된 실리콘 산화물 부분을 갖는 패터닝된 기판을 제공하는 단계를 더 포함한다. 방법들은 패터닝된 기판을 알킬실란 프리커서에 노출시키는 단계를 더 포함한다. 방법들은 노출된 실리콘 질화물 부분 상에는 형성하지 않으면서, 노출된 실리콘 산화물 부분 상에 자기 조립 모노층을 형성하는 단계를 더 포함한다. 방법들은 패터닝된 기판을 할로겐 함유 프리커서에 노출시키는 단계를 더 포함한다. 방법들은 실리콘 질화물 식각률로, 노출된 실리콘 질화물 부분으로부터 실리콘 질화물을 식각하는 한편, 실리콘 질화물 식각률의 1 퍼센트 미만의 실리콘 산화물 식각률로, 노출된 실리콘 산화물 부분으로부터 실리콘 산화물을 제거하는 단계를 더 포함한다.
방법들은 노출된 실리콘 산화물 부분을 다시 노출시키기 위해, 패터닝된 층의 두께를 형성한 후에 자기 조립 모노층을 제거하는 단계를 더 포함할 수 있다. 자기 조립 모노층을 형성하는 단계는 실리콘 질화물을 식각하기 전에 발생할 수 있다. 패터닝된 기판을 알킬실란 프리커서들에 노출시키는 단계는 패터닝된 기판을 할로겐 함유 프리커서에 노출시키는 단계와 동시에 발생할 수 있다. 자기 조립 모노층을 형성하는 단계 및 실리콘 질화물을 식각하는 단계 둘 다는 패터닝된 기판이 플라즈마 프리 기판 처리 영역(plasma-free substrate processing region) 내에 있는 동안 발생할 수 있다. 할로겐 함유 프리커서는 불소를 포함할 수 있다. 할로겐 함유 프리커서는 무수 HF를 포함할 수 있다. 할로겐 함유 프리커서는 기상 프리커서(gas-phase precursor)일 수 있다. 자기 조립 모노층의 각각의 분자는 헤드 모이어티 및 테일 모이어티를 포함할 수 있다. 헤드 모이어티는 노출된 실리콘 산화물 부분과 결합을 형성할 수 있고, 테일 모이어티는 패터닝된 기판으로부터 멀어지는 방향으로 연장될 수 있다. 자기 조립 모노층은 노출된 실리콘 질화물 부분의 식각률에 비해, 노출된 실리콘 산화물 부분의 후속 식각률을 감소시킬 수 있다.
패터닝된 기판 상에 추가 층을 선택적으로 퇴적하는 단계를 포함하는 방법들이 설명된다. 방법들은 노출된 실리콘 질화물 부분 및 노출된 실리콘 산화물 부분을 갖는 패터닝된 기판을 제공하는 단계를 포함한다. 방법들은 노출된 실리콘 질화물 부분 상에는 형성하지 않으면서, 노출된 실리콘 산화물 부분 상에 자기 조립 모노층을 선택적으로 형성하는 단계를 더 포함한다. 방법들은 패터닝된 기판을 퇴적 프리커서에 노출시키는 단계를 더 포함한다. 방법들은 실리콘 산화물 부분 상에 퇴적하는 것보다 적어도 100배 빠르게, 노출된 실리콘 질화물 부분 상에 추가 재료를 퇴적하는 단계를 더 포함한다.
기판 처리 영역 내에 퇴적 프리커서를 유동시키는 단계는 자기 조립 모노층을 선택적으로 형성하는 단계 후에 발생할 수 있다. 자기 조립 모노층을 선택적으로 형성하는 단계, 및 노출된 실리콘 질화물 부분 상에 추가 재료를 퇴적하는 단계는 각각 패터닝된 기판이 플라즈마 프리 기판 처리 영역 내에 있는 동안 발생할 수 있다.
본 발명의 본질 및 이점들을 더 잘 이해하기 위해, 이하의 상세한 설명 및 첨부도면이 참조되어야 한다. 그러나, 도면들 각각은 설명만을 목적으로 하여 제공되며, 본 발명의 범위의 한계들의 정의로서 의도되지 않음이 이해되어야 한다.
명세서의 나머지 부분들 및 도면들을 참조함으로써, 개시된 기술의 본질 및 이점들에 대한 더 나은 이해가 실현될 수 있다.
도 1은 실시예들에 따라 실리콘 질화물을 선택적으로 식각하는 방법을 도시한다.
도 2는 실시예들에 따라 실리콘 질화물 상에 선택적으로 막을 형성하는 방법을 도시한다.
도 3a 및 도 3b는 실시예들에 따른 선택적 식각 동안의, 그리고 선택적 식각 후의 패터닝된 기판의 측면도들이다.
도 3c 및 도 3d는 실시예들에 따른 선택적 퇴적 동안의, 그리고 선택적 퇴적 후의 패터닝된 기판의 측면도들이다.
도 4a는 실시예들에 따른 기판 처리 챔버의 개략적 단면도를 도시한다.
도 4b는 실시예들에 따른 기판 처리 챔버의 일부분의 개략적인 단면도를 도시한다.
도 4c는 실시예들에 따른 샤워헤드의 하부도를 도시한다.
도 5a 및 도 5b는 실시예들에 따른 기판 처리 장비의 개략도들이다.
도 6은 실시예들에 따른 예시적인 기판 처리 시스템의 상부도를 도시한다.
첨부 도면들에서, 유사한 컴포넌트들 및/또는 피처들은 동일한 참조 라벨을 가질 수 있다. 또한, 동일한 타입의 다양한 컴포넌트들은 참조 라벨 뒤에 대시(dash), 및 유사한 컴포넌트들을 구별하는 제2 라벨을 후속시킴으로써 구별될 수 있다. 명세서 내에서 제1 참조 라벨만이 이용되는 경우, 그 설명은 제2 참조 라벨에 무관하게 동일한 제1 참조 라벨을 갖는 유사한 컴포넌트들 중 어느 것에라도 적용될 수 있다.
실리콘 질화물을 실리콘 산화물보다 빠르게 식각하는 방법들이 설명된다. 실리콘 질화물 상에 추가 재료를 선택적으로 퇴적하는 방법들이 또한 설명된다. 실리콘 질화물 및 실리콘 산화물의 노출된 부분들 둘 다가 패터닝된 기판 상에 존재할 수 있다. 자기 조립 모노층(SAM)은 실리콘 산화물 위에 선택적으로 퇴적되지만, 노출된 실리콘 질화물 상에는 퇴적되지 않는다. 자기 조립 모노층의 분자들은 헤드 모이어티 및 테일 모이어티를 포함하고, 헤드 모이어티는 노출된 실리콘 산화물 부분 상의 OH기와의 결합을 형성하고, 테일 모이어티는 패터닝된 기판으로부터 멀어지는 방향으로 연장된다. 다음으로, 실리콘 산화물보다 훨씬 더 빠르게 실리콘 질화물을 선택적으로 제거하기 위해, 무수 기상 HF(anhydrous vapor-phase HF)를 이용하는 후속 기상 식각이 이용될 수 있는데, 왜냐하면 SAM은 식각을 지연시키고 식각률을 감소시키는 것으로 밝혀졌기 때문이다. SAM의 존재로 인해, 실리콘 산화물 상에서보다 훨씬 더 빠르게 실리콘 질화물 상에 추가 재료를 선택적으로 퇴적하기 위해, 후속 퇴적이 유사하게 이용될 수 있다.
선택적 원격 기상 식각 프로세스들은 실리콘에 대한 실리콘 질화물의 식각 선택성을 달성하기 위해, 원격 여기되는 불소 함유 프리커서와 함께 공격적인 산화 프리커서들(aggressive oxidizing precursors)을 이용해왔다. 공격적인 산화 프리커서들은 추가의 식각을 방지하기 위해 실리콘의 얇은 층을 산화하기 위해 이용되었다. 본 명세서에 제시되는 방법들은 산화의 필요성을 제거하고, 유효 식각 선택성을 더 증강시킬 수 있는 원격 플라즈마 성분을 제거하거나 제거하지 않을 수 있다. 이러한 이점들은 감소된 피처 크기들에 대해 점점 더 바람직해진다. 실시예들에서, 노출된 실리콘 산화물 부분들 상에서 자기 조립 모노층(SAM)을 우선적으로 형성하지만, 패터닝된 기판 상에 또한 존재하는 노출된 실리콘 질화물 부분들 상에는 형성하지 않는 방법들이 설명된다. 다음으로, 실리콘 질화물을 선택적으로 제거하기 위해, 기판을 갖는 기판 처리 영역 내에 에천트가 도입된다.
실시예들을 더 잘 이해하고 알기 위해, 이제, 실시예들에 따른 실리콘 질화물 선택적 식각 프로세스(101)의 흐름도인 도 1이 참조된다. 제1 동작 전에, 패터닝된 기판 내에 구조물이 형성된다[동작(110)]. 구조물은 실리콘 질화물 및 실리콘 산화물의 노출된 부분들을 소유한다. 다음으로, 패터닝된 기판은 기판 처리 영역 내로 전달될 수 있다. 다음으로, 알킬실란이 샤워헤드를 통해 기판 처리 영역 내로 유동될 수 있다. 동작(120)에서, 자기 조립 모노층(SAM)은 노출된 실리콘 산화물 부분 위에 선택적으로 형성되지만, 노출된 실리콘 질화물 부분 위에는 형성되지 않는다.
동작(130)에서, 기판을 하우징하는 기판 처리 영역 내로의 무수 불화수소의 유동이 개시된다. 기상 HF(예를 들어, 무수 HF)는 패터닝된 기판과 고르게 반응하도록 샤워헤드를 통해 기판 처리 영역 내로 유동될 수 있다. 샤워헤드는 HF(및/또는 이전의 알킬실란)를 기판 표면에 대해 더 고르게 분산시키기 위해 기판 처리 영역 내로 개방되는 관통홀들을 포함할 수 있다. 실시예들에서, 기판 처리 영역 내에서, 또는 기판 처리 영역으로부터 상류에서, 플라즈마가 점화되지 않는다. 기판 처리 영역은 본 명세서에 설명되는 동작들 중 임의의 것 또는 전부 동안 플라즈마 프리 기판 처리 영역이라고 지칭될 수 있다. 실시예들에서, 무수 불화수소는 기판 처리 영역에 진입하기 전에 어떠한 원격 플라즈마도 통과하지 않았을 수 있다. 대안적으로, 실시예들에 따라, 불소 함유 프리커서/수소 함유 프리커서 조합을 여기시켜 HF 또는 무수 HF를 형성하기 위해, 원격 플라즈마가 이용될 수 있다.
패터닝된 기판은 노출된 실리콘 질화물이 노출된 실리콘 산화물보다 높은 식각률로 선택적으로 제거되도록 선택적으로 식각된다[동작(140)]. 노출된 실리콘 산화물 부분은 그 표면 상의 SAM의 얇은 층에도 불구하고, 본 명세서에서 "노출된" 실리콘 산화물이라고 지칭될 수 있다. 노출된 실리콘 산화물은 실시예들에 따라 실리콘 및 산소를 포함할 수 있거나 실리콘 및 산소로 구성될 수 있다. 실리콘 산화물 위에만 SAM이 존재하는 것은 노출된 실리콘 산화물에 대한 노출된 실리콘 질화물을 향한 식각 선택성을 실질적으로 증가시킬 수 있다. 동작(150)에서, 프로세스 유출물들 및 반응되지 않은 반응물질들이 기판 처리 영역으로부터 제거되고, 다음으로 임의의 남아있는 자기 조립 모노층 부분이 제거될 수 있다. 일부 실시예들에서, 실리콘 질화물이 선택적으로 제거될 때 자기 조립 모노층이 제거될 수 있고, 따라서 동작(150)은 임의적(optional)일 수 있다. 실시예들에 따라, 동작(150)에서 나머지 자기 조립 모노층 부분이 제거되기 전에 또는 제거된 후에, 기판이 기판 처리 영역으로부터 제거될 수 있다.
본 명세서에 설명된 모든 식각 프로세스들은 노출된 실리콘 질화물 부분들의 식각 선택성을 증가시키기 위해, 노출된 실리콘 산화물 부분들 상에 선택적으로 퇴적된 자기 조립 모노층(SAM)을 이용한다. 노출된 실리콘 질화물 부분들의 식각은 공격적 식각이고, 이것은 노출된 실리콘 산화물 부분들 위의 자기 조립 모노층의 완결성을 열화시킬 수 있다. SAM은 시간의 경과에 따라 점진적으로 열화되고 제거된다. 실시예들에서, 본 명세서에 설명된 모든 프로세스들은 식각이 0.5분 내지 4분, 또는 1분 내지 3분 지속되는 다수의 반도체 프로세스들에 대해 만족스러운 실리콘 질화물 식각 선택성을 나타낼 수 있다. 대안적으로, SAM은 도 1에서 점선으로 나타낸 바와 같이 식각 프로세스를 반복하기 전에 다시 도포될 수 있다. 실시예들에서, 동작들(120-140)은 방법(101)을 1회 통과하는 것에 비해 훨씬 더 높은 실리콘 질화물 선택성을 유지하면서 더 많은 재료를 제거하기 위해 정수 횟수만큼 반복될 수 있다. 노출된 실리콘 산화물 부분 위에 새로운 자기 조립 모노층을 다시 도포하기 전에 잔류 SAM을 완전히 제거하는 것에 의해 혜택을 받을 수 있는 실시예들에서, 동작들(120-150)은 정수 횟수만큼 반복될 수 있다. 실리콘 산화물 부분은 예를 들어 수산화칼륨에의 노출에 의해 OH기들로 표면을 재종단(reterminate)시키도록 트리트먼트될 수 있다.
일반적으로 말하면, 불소 함유 프리커서(또는 불소 함유 프리커서로부터 형성된 플라즈마 유출물들로부터 원격 플라즈마 내에서 형성되는 플라즈마 유출물들)는 기판을 식각하기 위해 기판 처리 영역 내로 유동될 수 있다. 실시예들에 따라, 불소 함유 프리커서는 F2, NF3 또는 FCl3 중 하나 이상을 포함할 수 있다. 실시예들에서, 불소 함유 프리커서에는 수소가 없을 수 있지만, 불소 함유 프리커서는 HF일 수 있다. 실시예들에서, 플라즈마 유출물들은 불소 함유 프리커서 및 수소 함유 프리커서의 조합으로부터 형성될 수 있다. 실시예들에 따라, 플라즈마 유출물들은 HF 또는 무수 HF를 포함할 수 있거나 HF 또는 무수 HF로 구성될 수 있다. HF를 포함하는 플라즈마 유출물들을 형성하기 위해 원격 플라즈마를 이용하는 것은 HF 또는 무수 HF를 발생시키기 위한 인-시튜 방법일 수 있다. 실시예들에서, 수소 함유 프리커서는 H2 또는 H2O 중 하나 이상을 포함할 수 있다. 실시예들에 따라, 불소 함유 프리커서는 HF를 포함할 수 있거나 HF로 구성될 수 있다. 실시예들에서, 불소 함유 프리커서는 액체 수소-불소 용액을 통해 캐리어 가스를 기포화(bubbling)함으로써 형성될 수 있다. 실시예들에 따라, 액체 수소-불소 용액은 49% HF 용액 또는 70% HF-피리딘 용액일 수 있다.
실시예들에서, 알킬실란이 기판 처리 영역 내로 유동된 후에, HF가 기판 처리 영역 내로 유동될 수 있다. 그러나, 실시예들에 따라, 알킬실란 프리커서를 기판 처리 영역 내로 유동시키는 것과 동시에, HF가 기판 처리 영역 내로 유동될 수 있다. 동시적인 노출은, 식각 프로세스(101)가 진행되고 있을 때 노출된 실리콘 산화물 상에 SAM 층을 다시 생성할 수 있고, 이는 처리 시간을 감소시키는 혜택을 제공할 수 있다. 실시예들에서, 패터닝된 기판을 선택적으로 식각하는 것은 자기 조립 모노층의 형성과 동시에, 또는 그러한 형성 후에 발생할 수 있다. 실시예들에 따라, 패터닝된 기판의 선택적 식각과 함께 자기 조립 모노층의 동시적 재생성을 시작하기 전에, 자기 조립 모노층이 초기에 형성될 수 있다. 실시예들에서, 노출된 실리콘 산화물 부분 상의 자기 조립 모노층의 초기 형성은 노출된 실리콘 산화물 부분이 공격적인 에천트(예를 들어, HF)로부터 (적어도 임시로) 보호될 것을 보장한다. 일반적으로 말하면, 실시예들에 따라, 자기 조립 모노층을 형성하는 것과 패터닝된 기판을 선택적으로 식각하는 것은 별개의 기판 처리 챔버들 내에서, 따라서 별개의 기판 처리 영역들 내에서 수행될 수 있다.
또한, 실리콘 질화물 선택적 식각 프로세스(101)는 실리콘보다 빠르게 실리콘 질화물을 제거하기 위해 이용될 수 있다. 식각을 방지하기 위해 노출된 실리콘을 산화하는 것을 대신하여, 본 명세서에 설명된 에천트들은 실리콘 질화물을 우세하게 식각하고 본질적으로 실리콘만 단독으로 남겨두는 반응물질들을 생성하는 것으로 밝혀졌다. 결과적으로, 실리콘은 높은 식각 선택성들을 달성하도록 보호 실리콘 산화물 층을 생성하는 데에 본질적으로 소비되지 않는다. 그러한 것으로서, 실시예들에서, 노출된 실리콘 부분들은 또한 패터닝된 기판 상에 존재할 수 있고, 실리콘을 포함할 수 있거나 실리콘으로 구성될 수 있다. 실시예들에서, 식각 프로세스(101)의 선택성(노출된 실리콘 질화물 : 노출된 실리콘 산화물 또는 노출된 실리콘)은 100:1 초과, 120:1 초과, 또는 140:1 초과일 수 있다.
본 명세서에 소개되는 식각 프로세스들은 고밀도 실리콘 산화물 막들에 대해서뿐만 아니라 저밀도 실리콘 산화물 막들에 대한 실리콘 질화물 식각 선택성을 제공하는 것으로 밝혀졌다. 달성된 실리콘 질화물 선택성들은 기상 식각들이 더 넓은 범위의 프로세스 시퀀스들에서 이용되는 것을 가능하게 한다. 저밀도 실리콘 산화물을 야기하는 예시적인 퇴적 기술들은 퇴적 프리커서로서 디클로로실란을 이용하는 화학적 기상 증착, 스핀-온 글래스(spin-on glass, SOG), 또는 플라즈마 증강된 화학적 기상 증착을 포함한다. 실시예들에 따라, 고밀도 실리콘 산화물은 열 산화물(고온에서 예를 들어 O2에 실리콘을 노출시키는 것), 디실란 프리커서 퍼네스 산화(disilane precursor furnace oxidation), 또는 고밀도 플라즈마 화학적 기상 증착으로서 퇴적될 수 있다. 실시예들에서, 식각 프로세스(101)의 선택성(노출된 실리콘 질화물 : 노출된 고품질 실리콘 산화물)은 100:1 초과, 120:1 초과, 또는 140:1 초과일 수 있다. 실시예들에 따라, 식각 프로세스(101)의 선택성(노출된 실리콘 질화물 : 노출된 저품질 실리콘 산화물)은 100:1 초과, 120:1 초과, 또는 140:1 초과일 수 있다
무수 불화 수소는 하나 이상의 비교적 불활성인 가스(예를 들어, He, N2, Ar)를 더 포함할 수 있다. 상이한 가스들의 유량들 및 유동비들은 식각률들 및 식각 선택성을 제어하기 위해 이용될 수 있다. 실시예에서, 무수 불화 수소는 실시예들에서 약 10sccm(standard cubic centimeters per minute) 내지 1,000sccm의 유량으로 기판 처리 영역 내로 유동될 수 있다. 아르곤(Ar) 및/또는 헬륨(He)은 0sccm 내지 3,000sccm의 유량으로 어느 하나의 프리커서와 함께(또는 둘 다와 함께, 별개로) 유동될 수 있다. 본 기술분야의 통상의 기술자는 다른 가스들 및/또는 유동들이 처리 챔버 구성, 기판 크기, 식각되는 피처들의 기하형상 및 레이아웃을 포함하는 다수의 인자에 의존하여 이용될 수 있음을 알 것이다. 이러한 프로세스 파라미터들은 본 명세서에 설명된 모든 예들에 적용된다. 도 2의 예에서, 그리고 도 2의 예에 후속하여, 추가의 프로세스 파라미터들이 주어질 것이다.
이제 실시예들에 따라 실리콘 질화물 상에 선택적으로 막을 형성하는 방법의 흐름도인 도 2가 참조된다. 제1 동작 전에, 패터닝된 기판 내에 구조물이 형성된다[동작(210)]. 구조물은 실리콘 질화물 및 실리콘 산화물의 노출된 부분들을 소유한다. 다음으로, 패터닝된 기판은 기판 처리 영역 내에 전달될 수 있다.
알킬실란은 샤워헤드를 통해 기판 처리 영역 내로 유동될 수 있다. 자기 조립 모노층은 노출된 실리콘 산화물 부분 상에 선택적으로 형성되지만, 노출된 실리콘 질화물 부분 상에는 형성되지 않는다[동작(220)]. 동작(230)에서, 퇴적 프리커서는 샤워헤드를 통해 기판 처리 영역 내로 유동된다. 샤워헤드는 어느 하나의 프리커서를 기판 표면에 대해 더 균일하게 분산시키기 위해 기판 처리 영역 내로 개방된 관통홀들을 포함할 수 있다.
추가 층은 노출된 실리콘 산화물 상으로의 임의의 퇴적률보다 높은 퇴적률로 실리콘 질화물 상으로 퇴적되도록, 추가 층이 선택적으로 퇴적된다[동작(240)]. SAM 층의 존재의 결과로서, 노출된 실리콘 질화물 상으로의 추가 층의 퇴적률은 노출된 실리콘 산화물 상으로의 퇴적률보다 작을 수 있다. 추가 층이 이미(실시예들에서 퇴적 동안, 그리고 퇴적 직후에) 패터닝되고, 패터닝 또는 패터닝 되기 위한 식각을 수반하지 않을 수 있다. 실시예들에서, 기판 처리 영역은 선택적 막 형성 프로세스(201)의 모든 동작들 동안 또는 동작들(220-240) 동안 플라즈마 프리일 수 있다. 노출된 실리콘 산화물 부분은 실시예들에 따라 실리콘 및 산소를 포함할 수 있거나 실리콘 및 산소로 구성될 수 있다. 노출된 실리콘 산화물 부분 상의 SAM의 존재는 노출된 실리콘 산화물 상으로의 추가 층의 퇴적률을 실질적으로 억제하거나 제거할 수 있지만, 노출된 실리콘 질화물 상으로 퇴적이 진행되는 것을 허용할 수 있다. 앞에서와 같이, 노출된 실리콘 산화물은 얇은 SAM 층이 흡착되는지에 무관하게 여기에서 "노출된" 것으로 설명될 것이다. 프로세스 유출물들 및/또는 반응되지 않는 반응물질들이 기판 처리 영역으로부터 제거될 수 있고, 다음으로, 기판은 처리 영역으로부터 제거될 수 있다.
이전의 예에서와 같이, 노출된 실리콘 산화물 부분으로부터 SAM 층을 제거하기 위해, SAM 층은 임의로 제거될 수 있다[동작(250)]. 실시예들에 따라, 선택적 퇴적 방법(201)은 리소그래피 패터닝 없이, 노출된 실리콘 질화물 부분들 상으로만 추가 층의 추가 재료를 퇴적한다. 리소그래피 패터닝은 포토레지스트를 퇴적하는 것, 포토리소그래피를 수행하는 것, 및 노출된 실리콘 질화물 부분들을 식각하는 것을 포함할 수 있고, 3가지 중 어느 것도 수행되지 않을 수 있으며, 추가 층은 여전히 본 명세서에 설명된 것과 같이 패터닝될 것이다. 실시예들에서, 동작(210) 후에, 동작(250)을 포함하여 동작(250)까지 리소그래피가 수행되지 않는다. 다르게 말하면, 추가 층은 어떠한 중간 리소그래피 동작들도 적용하지 않고서 형성 후에 패터닝될 수 있다. 실시예들에서, 노출된 실리콘 질화물 부분 상의 추가 층의 퇴적된 두께는 5nm 초과, 10nm 초과, 20nm 초과, 또는 30nm 초과일 수 있다. 한편, 노출된 실리콘 산화물 부분 상의 추가 층의 퇴적된 두께는 가장 민감한 수단에 의해 측정될 수 없을 정도로 작을 수 있다. 실시예들에 따라, 추가 층의 퇴적된 두께는 0.3nm 미만, 0.2nm 미만, 또는 0.1nm 미만일 수 있다.
본 명세서에 설명된 식각 및 퇴적 프로세스들은 트렌치들 또는 비아들의 형태로 된 고 종횡비 피처들을 갖는 패터닝된 기판들에 적용될 수 있다. 실시예들에서, 고 종횡비 피처의 저부 부근에서의 식각률 또는 퇴적률은 고 종횡비 피처의 개구 부근의 식각률 또는 퇴적률의 12% 이내, 7% 이내, 5% 이내, 또는 3% 이내일 수 있다. 실시예들에 따라, 비아 또는 트렌치(고 종횡비 피처들)의 깊이는 0.5㎛ 초과, 1.0㎛ 초과, 또는 2.0㎛ 초과일 수 있다. 실시예들에서, 비아 또는 트렌치의 폭(더 좁은 치수)은 30nm 미만, 20nm 미만, 또는 10nm 미만일 수 있다. 실시예들에 따라, 깊이-대-폭 종횡비는 10 초과, 50 초과, 또는 100 초과일 수 있다.
노출된 실리콘 질화물 부분의 식각률 또는 노출된 실리콘 질화물 부분 상으로의 퇴적률은 SAM에 의한 영향을 받지 않을 수 있는데, 왜냐하면 SAM은 노출된 실리콘 산화물 부분 상에만 선택적으로 퇴적되고, 노출된 실리콘 질화물 부분 또는 임의의 노출된 실리콘 부분 상에는 퇴적되지 않기 때문이다. 노출된 실리콘 질화물 부분의 식각률은 노출된 실리콘 산화물 부분의 식각률의 100배 초과, 150배 초과, 또는 200배 초과일 수 있다. 유사하게, 노출된 실리콘 질화물 부분 상으로의 추가 층의 추가 재료의 퇴적률은 노출된 실리콘 산화물 부분 상으로의 퇴적률의 100배 초과, 150배 초과, 또는 200배 초과일 수 있다.
실시예들에서, (예들에서와 같이) 식각을 위해 이용되는 것과 동일한 기판 처리 영역 내에서, 또는 상이한 기판 처리 영역 내에서, 패터닝된 기판의 노출된 실리콘 산화물을 알킬실란에 노출시킴으로써 기판 상에 SAM이 퇴적될 수 있다. 일반적으로 말하면, SAM 프리커서는 SAM을 퇴적하기 위해 이용될 수 있고, SAM 프리커서는 실시예들에 따라 실리콘, 산소, 탄소 및 수소를 포함할 수 있거나 실리콘, 산소, 탄소 및 수소로 구성될 수 있다. 실시예들에서, SAM 프리커서는 실리콘, 산소, 탄소, 염소 및 수소를 포함할 수 있거나 실리콘, 산소, 탄소, 염소 및 수소로 구성될 수 있다. 실시예들에 따라, SAM 프리커서는 실리콘, 산소, 탄소, 질소 및 수소를 포함할 수 있거나 실리콘, 산소, 탄소, 질소 및 수소로 구성될 수 있다. 실시예들에서, SAM 프리커서는 앞에서 언급된 3가지 원소 그룹들 중 임의의 것 및 불소를 포함할 수 있거나 3가지 원소 그룹들 중 임의의 것 및 불소로 구성될 수 있다.
SAM 프리커서는 헤드 모이어티 및 테일 모이어티를 포함할 수 있거나 헤드 모이어티 및 테일 모이어티로 구성될 수 있다. 실시예들에서, 헤드 모이어티는 3개의 메톡실기에 공유 결합된 실리콘을 가질 수 있고, 테일 모이어티는 헤드 모이어티의 실리콘 원자의 나머지 결합에 공유 결합된 알킬 사슬일 수 있다. 헤드 모이어티의 실리콘 원자는 메톡실기를 상실할 수 있고, 다음으로, 화학적 종단이 올바르게 형성되었다면, 실리콘 원자는 노출된 실리콘 산화물 부분에 결합될 수 있다. 표면 상의 하이드록실기들은 SAM 프리커서와 노출된 실리콘 산화물 부분 사이의 화학 반응을 촉진할 것으로 생각된다. 알킬실란은 할로겐을 더 포함할 수 있다. 실시예들에 따라, 알킬실란은 C8-메톡시실란, C7-메톡시실란, C6-메톡시실란, C5-메톡시실란, C4-메톡시실란, C3-메톡시실란, C5-클로로실란, C4-클로로실란, 또는 C3-클로로실란 중 하나일 수 있다. 테일 모이어티는 실리콘 산화물의 식각 또는 실리콘 산화물 상으로의 퇴적을 방지하거나 억제하는 기능을 할 수 있다. 실시예들에서, SAM 분자(알킬실란)의 테일 모이어티는 사슬 내에 공유 결합된 2 초과의 탄소 원자, 3 초과의 탄소 원자, 4 초과의 탄소 원자, 5 초과의 탄소 원자, 또는 6 초과의 탄소 원자, 8 초과의 탄소 원자, 12 초과의 탄소 원자, 14 초과의 탄소 원자, 또는 16 초과의 탄소 원자를 갖는 알킬기를 포함할 수 있다. 테일 모이어티의 길이에 부분적으로 의존하여, SAM 프리커서는 패터닝된 기판에 다양한 적절한 기술들로 제공될 수 있는 기체, 액체 또는 고체 형태로 되어 있을 수 있다. 실시예들에서, 액체들 및 고체들은 기화될 수 있고, 비교적 불활성인 캐리어 가스를 이용하여 화학적 기상 증착 챔버 내로 운반될 수 있다. 액체 프리커서를 이용하여 자기 조립 모노층을 퇴적하기 위해 이용되는 예시적인 하드웨어가 간단하게 설명될 것이다.
본 명세서에서 자기 조립 모노층들을 퇴적하기 위해 이용되는 SAM 프리커서들은, 특히 테일 모이어티들(TM) 및 헤드 모이어티들(HM), 및 프리커서들과 패터닝된 기판 사이의 사소한 상호작용들이 설명되고 있을 때 SAM 분자들로서 설명될 수 있다. 일반적으로 말하면, 실시예들에서, 테일 모이어티는 선형 또는 분기형 알킬 사슬일 수 있거나, 고리 탄화수소일 수 있다. 실시예들에 따라, 테일 모이어티는 탄소 및 수소를 포함할 수 있거나 탄소 및 수소로 구성될 수 있다. 실시예들에서, 형상에 무관하게, 테일 모이어티는 불소화된 탄화수소일 수 있고, 탄소, 수소 및 불소를 포함할 수 있거나 탄소, 수소 및 불소로 구성될 수 있다. 헤드 모이어티는 메톡시실란(예를 들어, 디메톡시실란 또는 트리메톡시실란), 에톡시실란(예를 들어, 디에톡시실란 또는 트리에톡시실란), 아민 실란, 아미노 실란, 실라잔, 또는 클로로실란일 수 있다. 실시예들에서, SAM 프리커서는 불소화된 알킬실란인 테일을 가질 수 있다. 실시예들에 따라, SAM 분자들은 n-프로필트리메톡시실란, n-옥틸트리메톡시실란, 또는 트리메톡시(옥타데실)실란 중 하나 이상일 수 있다. 실시예들에서, SAM 프리커서는 페닐기인 테일을 가질 수 있고, 페닐 알킬실란일 수 있다.
실시예들에서, (노출된 실리콘이 존재한다면) 노출된 실리콘 및 노출된 실리콘 질화물은 실리콘 산화물에 영향을 주는 동일한 화학적 준비에 의해 화학적으로 수정되지 않고, 따라서 하이드록실 종단을 전개하지 않을 수 있으며, 후속하여 SAM 프리커서와 반응하지 않을 수 있다. SAM은 헤드 모이어티가 기상 또는 액상 중 하나로부터 기판 상에 화학 흡착하는 것에 의해 SAM 프리커서로부터 형성되고, 실리콘 산화물 결합 사이트들로부터 먼 쪽에 있는 테일 모이어티의 대체적인 정렬이 그에 후속한다. 실시예들에 따라, 테일 모이어티는 실리콘, 실리콘 산화물, 또는 실리콘 질화물 중 임의의 것에 화학적으로 결합하지 않을 수 있다. 노출된 실리콘 산화물 부분 상의 모든 실리콘 산화물 결합 사이트들이 SAM 분자들에 의해 점유되고 나면 결합 프로세스가 중단될 수 있고, 그에 의해 자기 제한 프로세스(self-limiting process)로 된다.
실시예들에 따라, 노출된 실리콘 질화물을 선택적으로 식각하거나 노출된 실리콘 질화물 상으로 추가 재료를 선택적으로 퇴적하는 동작 동안, 기판 처리 영역 내의 압력은 0.5 Torr 초과, 5 Torr 초과, 10 Torr 초과, 15 Torr 초과, 또는 25 Torr 초과일 수 있다. 실시예들에서, 기판 처리 영역 내의 압력은 1,000 Torr 미만, 750 Torr 미만, 500 Torr 미만, 250 Torr 미만, 또는 100 Torr 미만일 수 있다. 모든 파라미터들의 상한들은 동일한 파라미터들의 하한들과 조합되어 추가의 실시예들을 형성할 수 있다. 실시예들에 따라, 본 명세서에 설명된 선택적 식각 및 선택적 퇴적 동작들 동안의 기판 처리 영역 내의 압력은 0.5 Torr 내지 1,000 Torr일 수 있다. 바람직한 실시예에서, 선택적으로 식각하거나 선택적으로 퇴적하는 동작들 동안의 기판 처리 영역 내의 압력은 20 Torr 내지 110 Torr이다.
실시예들에서, 선택적으로 식각하는 동작 동안, 패터닝된 기판의 온도는 -20℃ 내지 300℃, 또는 0℃ 내지 250℃일 수 있다. 실시예들에 따라, 추가 재료를 선택적으로 퇴적하는 동작 동안, 패터닝된 기판의 온도는 -20℃ 내지 500℃, 또는 0℃ 내지 450℃일 수 있다. 바람직한 실시예들에서, 노출된 실리콘 질화물을 선택적으로 식각하거나 추가 재료를 노출된 실리콘 질화물 상에 선택적으로 퇴적하는 동작 동안, 패터닝된 기판의 온도는 40℃ 내지 200℃, 또는 50℃ 내지 150℃일 수 있다. 무수 불화수소를 수반하는 종래의 프로세스들은 바람직한 실시예들로서 제공되는 범위들보다 낮은 기판 온도를 유지함으로써 실리콘 산화물을 실리콘 질화물보다 빠르게 식각해왔다. 실리콘 산화물에 대한 실리콘 질화물의 식각 선택성은 55℃ 내지 75℃의 패터닝된 기판 온도들에 대해 가장 높은 범위들에 있을 수 있다. 실시예들에서, 패터닝된 기판 온도는 55℃ 내지 75℃일 수 있다. 실시예들에 따라, 패터닝된 기판의 온도는 동작들(240, 220, 140 및/또는 120) 동안 모든 이러한 범위들 내에 있을 수 있다.
자기 조립 모노층들은 열적으로 안정적일 수 있고, 최대 400℃, 최대 450℃, 또는 심지어는 최대 500℃의 비교적 높은 온도들에서 열 처리를 견딜 수 있다. 실시예들에 따라, 패터닝된 기판의 온도는 자기 조립 모노층을 형성하는 동작, 및 노출된 실리콘 질화물 부분을 식각하는 동작의 각각 동안 400℃ 미만, 450℃ 미만, 또는 500℃ 미만이다. 유사하게, 실시예들에 따라, 패터닝된 기판의 온도는 자기 조립 모노층을 형성하는 동작, 및 노출된 실리콘 질화물 부분 상에 추가 재료를 선택적으로 퇴적하는 동작의 각각 동안 400℃ 미만, 450℃ 미만, 또는 500℃ 미만이다.
본 명세서에서 설명된 식각 프로세스들 전부에서, 노출된 실리콘 질화물을 선택적으로 식각하는 동작 동안, 기판 처리 영역은 질소를 갖지 않을 수 있다. 예를 들어, 기판 처리 영역은 실리콘 질화물 식각 동안 암모니아(또는 일반식으로는 NxHy)를 갖지 않을 수 있다. 실리콘 산화물의 식각률을 증강시키기 위해, 무수 불화 수소를 수반하는 종래의 프로세스들에 암모니아의 소스가 종종 추가되지만, 본 명세서에 설명된 실시예들에서는 바람직하지 않다. 노출된 실리콘 산화물 부분들과 비교하여, 그러한 반응은 노출된 실리콘 질화물 부분들의 선택성을 감소시킨다.
기판 처리 영역은 선택적 퇴적 프로세스 동안, 그리고 본 명세서에서 설명된 모든 퇴적 및 식각 프로세스들 동안 "플라즈마 프리"라고 지칭될 수 있다. 플라즈마 프리 기판 처리 영역을 유지하는 것, 및 본 명세서에서 설명된 프리커서들을 이용하는 것은, 실리콘 및 실리콘 산화물에 대한 실리콘 질화물의 높은 식각률 선택성의 달성을 가능하게 한다. 유사하게, 플라즈마 프리 기판 처리 영역을 유지하는 것은 노출된 표면들 사이의 퇴적률 차이를 증강시킨다. 대안적인 정의를 이용하여, 실시예들에 따라, 본 명세서에 설명된 임의의 또는 모든 동작들 동안 기판 처리 영역 내에서 전자 온도는 0.5eV 미만, 0.45eV 미만, 0.4eV 미만, 또는 0.35eV 미만일 수 있다. 본 명세서에 설명된 프로세스들의 혜택들은 선택적 실리콘 질화물 식각 및 퇴적 프로세스들을 수행하기 위해 대부분 중성인 종들(predominantly neutral species)을 이용하는 것에 의한 플라즈마 손상의 감소를 포함한다. 종래의 국소적 플라즈마 프로세스들은 컴포넌트들을 스퍼터링하고 충격을 주는 것을 포함할 수 있다. 본 명세서에 설명된 프로세스들의 다른 혜택은 액체 에천트들의 표면 장력의 결과로서 작은 피처들의 굴곡 및 박리를 야기할 수 있는 종래의 습식 식각 프로세스들에 비교하여 패터닝된 기판 상의 섬세한 피처들에 대한 응력 감소를 포함한다.
실시예들에서, SAM 프리커서들은 패터닝된 층의 둘 이상의 화학적으로 별개인 부분 모두에 퇴적될 수 있지만, 2개의 부분들 중 하나에서만 공유 결합들을 형성할 수 있다. 다른 부분 상에서, 프리커서들은 물리 흡착에 의해 결합될 수 있고, 이는 프리커서들과 제2 노출된 표면 부분 사이에는 공유 결합들이 형성되지 않음을 의미한다. 이러한 시나리오에서, 화학 흡착된(공유 결합된) 프리커서들이 유지되는 것을 허용하면서, 물리 흡착된 프리커서들이 쉽게 제거될 수 있다. 이것은 본 명세서에 설명된 모든 프로세스들에 대해 선택적으로 퇴적된 SAM 층을 생성하기 위한 대안적인 방법이다.
도 3a 및 도 3b는 실시예들에 따른 선택적 식각 동안의, 그리고 선택적 식각 후의 패터닝된 기판의 측면도들이다. 도 3c 및 도 3d는 실시예들에 따른 선택적 퇴적 동안의, 그리고 선택적 퇴적 후의 패터닝된 기판의 측면도들이다. 도 3a 및 도 3c 둘 다에서, 자기 조립 모노층(310)은 패터닝된 기판(301)의 노출된 실리콘 산화물 부분(305) 상에 선택적으로 퇴적되어 성장되지만, 자기 조립 모노층(310)은 노출된 실리콘 질화물 부분(315) 상에 퇴적되지 않는다. 도 3b는 에천트(예를 들어, 무수 HF)가 노출된 실리콘 질화물 부분(315)을 제거하지만, 노출된 실리콘 산화물(305)을 패터닝된 기판(301) 상에 남겨둔다는 것을 나타낸다. 유사하게, 도 3d는 퇴적 프리커서들이 노출된 실리콘 질화물 부분(315) 상에 재료[추가 층(320)]를 추가하지만, 패터닝된 기판(301)의 노출된 실리콘 산화물(305) 상에는 재료를 추가하지 않음을 나타낸다. 실시예들에서, 추가 퇴적은 SAM 코팅이 없는 영역들 상에서만 진행될 수 있다. 선택적 식각 및 선택적 퇴적 둘 다에 대해, 본 명세서에 설명된 방법들은 리소그래피 패터닝에 의존했던 전통적인 방법들에 비교하여, 비용 절약들 및 증가된 오버레이 정확도를 제공할 수 있다. SAM 선택적 퇴적에 후속하여, 추가 층(320)의 후속 퇴적도 선택적 퇴적으로 지칭될 수 있지만, 선택적으로 퇴적된 SAM 층의 반전 이미지이다. 후속하여 퇴적되는 막은 완성된 집적 회로의 기능에서, 또는 추가의 처리에서 (SAM에 비교하여) 더 큰 유용성을 가질 수 있다.
이제 예시적인 하드웨어가 설명될 것이다. 도 4a는 처리 챔버 내에 구획된 영역을 갖는 예시적인 기판 처리 챔버(1001)의 단면도를 도시한다. 막 식각 동안, 프로세스 가스는 가스 유입 어셈블리(1005)를 통해 원격 영역(1015) 내로 유동될 수 있다. 냉각 플레이트(1003), 정면 플레이트(faceplate)(1017), 이온 억제기(1023), 샤워헤드(1025), 및 그 위에 기판(1055)이 배치된 기판 지지체(1065)(페디스털이라고도 알려져 있음)가 도시되어 있고, 실시예들에 따라 각각 포함될 수 있다. 페디스털(1065)은 열 교환 채널을 가질 수 있고, 열 교환 유체는 그러한 열 교환 채널을 통해 유동되어 기판의 온도를 제어한다. 이러한 구성은 비교적 낮은 온도, 예를 들어 -40℃ 내지 500℃를 유지하기 위해, 기판(1055)의 온도가 냉각 또는 가열되는 것을 허용할 수 있다. 또한, 페디스털(1065)은 내장된 가열기 소자를 이용하여, 100℃ 내지 1100℃와 같은 비교적 높은 온도로 저항 가열될 수 있다.
예시적인 구성들은 정면 플레이트(1017)에 의해 원격 영역(1015)으로부터 구획된 가스 공급 영역(1058) 내로 개방된 가스 유입 어셈블리(1005)를 갖는 것을 포함하고, 그에 의해 가스들/종들이 정면 플레이트(1017) 내의 홀들을 통해 원격 영역(1015) 내로 유동된다. 프리커서, 예를 들어 무수 HF는 본 명세서에 설명된 샤워헤드의 실시예들에 의해 기판 처리 영역(1033) 내로 유동될 수 있다. 원격 영역(1015) 내의 프로세스 가스로부터 유도된 여기 종들은 HF를 포함할 수 있고, 샤워헤드(1025) 내의 애퍼처들을 통해 이동할 수 있고, 임의로, 샤워헤드의 별도의 부분으로부터 기판 처리 영역(1033) 내로 유동되는 2차 프리커서와 결합할 수 있으며, 따라서 이중 채널 샤워헤드라고 지칭될 수 있다. 실란 또는 수증기와 같은 임의적 제2 프리커서는 실리콘 질화물의 식각률을 더 증가시킬 수 있거나, 이러한 방식으로 HF와 조합될 때 실리콘 또는 실리콘 산화물의 식각률을 감소시킬 수 있다.
도 4b는 정면 플레이트(1017)를 통한 처리 가스 분배에 영향을 주는 피처들의 상세도를 도시한다. 처리 챔버 섹션(1001) 내에서 사용하기 위한 샤워헤드(1025)와 같은 가스 분배 어셈블리들은 이중 채널 샤워헤드들(DCSH: dual-channel showerheads)이라고 지칭될 수 있고, 본 명세서에서 도 4c뿐만 아니라 도 4a에 설명된 실시예들에서 추가로 상세하게 설명된다. 이중 채널 샤워헤드는 에천트들이 기판 처리 영역(1033) 내로 전달되기 전에 챔버 컴포넌트들과, 그리고 서로와 상호작용하는 것을 제한하기 위해 기판 처리 영역(1033) 외부에서의 에천트들의 분리를 허용하는 식각 프로세스들을 제공할 수 있다.
샤워헤드(1025)는 상부 플레이트(1014) 및 하부 플레이트(1016)를 포함할 수 있다. 플레이트들은 서로와 결합되어 플레이트들 사이의 용적(1018)을 정의할 수 있다. 플레이트들의 결합은 상부 및 하부 플레이트를 통한 제1 유체 채널들(1019) 및 하부 플레이트(1016)를 통한 제2 유체 채널들(1021)을 제공하기 위한 것일 수 있다. 형성된 채널들은 용적(1018)으로부터 제2 유체 채널들(1021)만을 단독으로 경유하여 하부 플레이트(1016)를 통한 유체 접근을 제공하도록 구성될 수 있고, 제1 유체 채널들(1019)은 플레이트들과 제2 유체 채널들(1021) 사이의 용적(1018)으로부터 유체 격리될(fluidly isolated) 수 있다. 용적(1018)은 가스 분배 어셈블리(1025)의 측면을 통해 유체 접근가능할(fluidly accessible) 수 있다. 도 4a - 도 4c의 예시적인 시스템은 이중 채널 샤워헤드를 포함하지만, 기판 처리 영역(1033) 전에 유체 격리되는 제1 및 제2 프리커서를 유지하는 대안적인 분산 어셈블리들이 이용될 수 있음이 이해된다. 예를 들어, 천공된 플레이트, 및 플레이트 아래의 튜브들이 이용될 수 있지만, 다른 구성들은 감소된 효율로 동작할 수 있거나, 설명된 이중 채널 샤워헤드만큼 균일한 처리를 제공하지 않을 수 있다.
프로세스 가스는 원격 영역(1015) 내로, 그리고 다음으로 샤워헤드(1025)의 제1 유체 채널들(1019)을 통해 유동할 수 있다. 프로세스 가스는 식각을 위한 HF 또는 퇴적을 위한 알킬실란을 포함할 수 있다. 플라즈마는 발생되지 않을 수 있고, 본 명세서에 제시된 동작들 중 임의의 것 또는 전부 동안 기판 처리 영역(1033) 내에 존재하지 않을 수 있다. 플라즈마는 발생되지 않을 수 있고, 본 명세서에 제시된 동작들 중 임의의 것 또는 전부 동안 원격 영역(1015) 내에 존재하지 않을 수 있다. 실시예들에서, 2개의 영역은 플라즈마 프리 기판 처리 영역(1033) 및 플라즈마 프리 원격 영역(1015)으로 지칭될 수 있다. 특히 액체 프리커서 소스가 이용될 때, 프로세스 가스는 또한 헬륨, 아르곤, 질소(N2) 등과 같은 캐리어 가스를 포함할 수 있다. 샤워헤드는 기판 처리 영역 내로의 2개의 별개의 통로로 인해 이중 채널 샤워헤드라고 지칭될 수 있다. 불화수소는 샤워헤드 내의 관통홀들을 통해 유동될 수 있고, 2차 프리커서는 이중 채널 샤워헤드 내의 별개의 채널들을 통과할 수 있다. 위에서 설명된 바와 같이, 별개의 채널들은 기판 처리 영역 내로 개방되지만 원격 영역 내로는 개방되지 않을 수 있다. 기판 처리 영역 내로의 프리커서들의 조합된 유량들은 전체적인 가스 혼합물의 용적의 0.05% 내지 약 20%를 차지할 수 있고; 나머지는 캐리어 가스들이다.
도 4c는 실시예들에서 처리 챔버와 함께 사용하기 위한 샤워헤드(1025)의 하부도이다. 샤워헤드(1025)는 도 4a에 도시된 샤워헤드에 대응한다. 제1 유체 채널들(1019)의 뷰를 보여주는 관통홀들(1031)은 샤워헤드(1025)를 통한 프리커서들의 유동을 제어하고 그러한 유동에 영향을 주기 위한 복수의 형상 및 구성을 가질 수 있다. 제2 유체 채널들(1021)의 뷰를 보여주는 작은 홀들(1027)은 샤워헤드의 표면에 걸쳐서 실질적으로 균일하게, 심지어는 관통홀들(1031) 사이에도 분산될 수 있고, 이것은 프리커서들이 샤워헤드에서 빠져나갈 때, 다른 구성들에 비해 프리커서들의 더 균일한 혼합을 제공하는 것을 도울 수 있다.
도 5a 및 도 5b는 실시예들에 따른 기판 처리 장비의 개략도들이다. 도 5a는 기판(1105)을 탱크(1101) 내의 액체 SAM 프리커서 용액(1115-1)에 노출시키기 위해 이용되는 하드웨어를 보여준다. 기판(1105)은 로봇을 이용하여 용액(1115-1) 내로 하강될 수 있고, 처리 동안 기판 지지체들(1110)에 의해 지지될 수 있다. 도 5b는 디스펜서(1120)로부터의 액체 SAM 프리커서 용액(1115-2)을 기판의 최상부면에 걸쳐 붓는 동안 기판(1105)을 회전시키는 대안적인 하드웨어를 보여준다.
본 명세서에 설명된 시스템들의 실시예들은 집적 회로 칩들을 만들기 위한 더 큰 제조 시스템들에 통합될 수 있다. 도 6은 실시예들에서의 퇴적, 식각, 베이킹 및 경화 챔버들의 하나의 그러한 처리 시스템(메인프레임)(2101)을 보여준다. 도면에서, 한 쌍의 FOUP(front opening unified pod)[로드 록 챔버들(2102)]가 다양한 크기들의 기판들을 공급하고, 이 기판들은 로봇식 암들(2104)에 의해 수용되고, 기판 처리 챔버들(2108a-f) 중 하나에 배치되기 전에 저압 유지 영역(2106)에 배치된다. 기판 웨이퍼들을 유지 영역(2106)으로부터 기판 처리 챔버들(2108a-f)로 이송하고 또한 반대로 이송하기 위해 제2 로봇식 암(2110)이 이용될 수 있다. 각각의 기판 처리 챔버(2108a-f)는 CLD(cyclical layer deposition), ALD(atomic layer deposition), CVD(chemical vapor deposition), PVD(physical vapor deposition), 식각, 사전 세정(pre-clean), 가스제거(degas), 배향(orientation), 및 다른 기판 프로세스들에 더하여 본 명세서에 설명된 건식 식각 프로세스들을 포함하는 다수의 기판 처리 동작을 수행하도록 준비될 수 있다.
전반적으로, "갭"이라는 용어는 식각된 기하형상이 큰 수평 종횡비를 갖는다는 암시없이 이용된다. 표면 위로부터 볼 때, 갭들은 원형, 타원형, 다각형, 직사각형, 또는 다양한 다른 형상을 보일 수 있다. "트렌치"는 긴 갭이다. 트렌치는 재료의 섬 주위의 해자(moat)의 형상일 수 있고, 그 종횡비는 해자의 길이 또는 둘레를 해자의 폭으로 나눈 것이다. "비아"라는 용어는 수직 전기 연결을 형성하기 위해 금속으로 채워지거나 채워지지 않을 수 있는 (위로부터 볼 때) 저 종횡비 트렌치를 지칭하기 위해 이용된다. 본 명세서에서 이용될 때, 형상추종 식각 프로세스는 표면 상의 재료를 표면과 동일한 형상으로 대체로 균일하게 제거하는 것, 즉 식각된 층의 표면과 사전 식각된 표면이 대체로 평행한 것을 언급한다. 본 기술분야의 통상의 기술자는 식각된 계면이 100% 형상추종일 수는 없을 것임을 인식할 것이고, 따라서 "대체로"라는 용어는 허용가능한 오차들(acceptable tolerances)을 허용한다.
본 명세서에서 이용될 때, "기판"은 그 위에 층들이 형성되거나 형성되지 않은 지지 기판일 수 있다. 패터닝된 기판은 다양한 도핑 농도 및 프로파일의 절연체 또는 반도체일 수 있고, 예를 들어 집적 회로들의 제조에서 이용되는 타입의 반도체 기판일 수 있다. 패터닝된 기판의 노출된 "실리콘 산화물"은 대부분 SiO2이지만, 예를 들어 질소, 수소, 및 탄소와 같은 다른 원소 구성요소들의 농도들을 포함할 수 있다. 일부 실시예들에서, 본 명세서에 설명된 실리콘 산화물 부분들은 실리콘 및 산소로 구성되거나, 본질적으로 실리콘 및 산소로 구성된다. 패터닝된 기판의 노출된 "실리콘 질화물" 또는 "SiN"은 대부분 Si3N4이지만, 예를 들어 산소, 수소, 및 탄소와 같은 다른 원소 구성요소들의 농도들을 포함할 수 있다. 일부 실시예들에서, 본 명세서에 설명된 실리콘 질화물 부분들은 실리콘 및 질소로 구성되거나, 본질적으로 실리콘 및 질소로 구성된다.
"프리커서"라는 용어는 표면으로부터 재료를 제거하거나 표면 상에 재료를 퇴적하기 위한 반응에 참여하는 임의의 프로세스 가스를 지칭하기 위해 이용된다. "불활성 가스"라는 문구는 식각되거나 막 내에 통합될 때 화학적 결합을 형성하지 않는 임의의 가스를 지칭한다. 예시적인 불활성 가스들은 희가스들을 포함하지만, (전형적으로) 미량이 막 내에 트랩핑될 때 화학적 결합들이 형성되지만 않는다면 다른 가스들을 포함할 수 있다.
수 개의 실시예가 개시되었지만, 본 기술분야의 통상의 기술자라면, 개시된 실시예들의 사상으로부터 벗어나지 않고서 다양한 수정물들, 대안적인 구성들 및 등가물들이 이용될 수 있음을 인식할 것이다. 부가적으로, 본 발명의 실시예들을 불필요하게 모호하게 하는 것을 회피하기 위해, 다수의 잘 알려진 프로세스들 및 요소들은 설명되지 않았다. 따라서, 상술한 설명은 청구항들의 범위를 제한하는 것으로 간주되어서는 안 된다.
값들의 범위가 제공되는 경우, 맥락이 명백하게 다르게 지시하지 않는 한, 그 범위의 상한과 하한 사이에서 하한의 단위의 10분의 1까지의 각각의 중간 값이 또한 구체적으로 개시된다는 점이 이해된다. 언급된 범위 내의 임의의 기술된 값 또는 중간 값과 그 언급된 범위 내의 임의의 다른 기술된 값 또는 중간 값 사이의 각각의 작은 범위가 포괄된다. 이러한 더 작은 범위들의 상한 및 하한은 독립적으로 범위 내에 포함되거나 배제될 수 있고, 더 작은 범위 내에 이러한 상한과 하한 중 어느 하나 또는 둘 다가 포함되는, 또는 둘 다가 포함되지 않는 각각의 범위는 언급된 범위 내의 임의의 구체적으로 배제된 한계를 조건으로 하여 청구항들 내에 또한 포괄된다. 언급된 범위가 상한 및 하한 중 하나 또는 둘 다를 포함하는 경우, 이러한 포함된 한계들 중 하나 또는 둘 다를 배제하는 범위도 포함된다.
본 명세서 및 첨부된 청구항들에서 이용될 때, 단수 형태("a", "an" 및 "the")는 맥락상 명백하게 달리 나타나지 않는 한, 복수의 지시대상도 포함한다. 따라서, 예를 들어 "프로세스"에 대한 언급은 복수의 그러한 프로세스를 포함하고, "유전체 재료"에 대한 언급은 본 기술분야의 통상의 기술자들에게 알려진 하나 이상의 유전체 재료 및 그들의 등가물들에 대한 언급을 포함하는 등이다.
또한, 본 명세서 및 이하의 청구항들에서 사용될 때의 단어 "포함한다"("comprise," "comprising," "include," "including," 및 "includes")는 언급된 특징들, 정수들, 컴포넌트들, 또는 단계들의 존재를 명시하도록 의도되지만, 그들은 하나 이상의 다른 특징들, 정수들, 컴포넌트들, 단계들, 동작들 또는 그룹들의 존재 또는 추가를 배제하지 않는다.

Claims (15)

  1. 패터닝된 기판으로부터 실리콘 질화물을 제거하는 방법으로서,
    (i) 상기 패터닝된 기판의 실리콘 질화물 부분들의 위에는 형성하지 않으면서, 상기 패터닝된 기판의 실리콘 산화물 부분들 위에 부분 층을 선택적으로 형성하는 단계 - 상기 부분 층은 형성 후에 어떠한 형태의 리소그래피도 적용하지 않고서 패터닝됨 - ; 및
    (ii) 상기 실리콘 산화물 부분들로부터 실리콘 산화물을 식각하는 것보다 빠르게 상기 실리콘 질화물 부분들로부터 실리콘 질화물을 선택적으로 식각하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 실리콘 질화물을 선택적으로 식각하는 단계는 리소그래피의 적용 없이 발생하는, 방법.
  3. 제1항에 있어서, 상기 단계 (i)는 상기 단계 (ii) 이전에 발생하는, 방법.
  4. 제3항에 있어서, 상기 단계 (i) 및 상기 단계 (ii)는 정수 횟수만큼 반복되는, 방법.
  5. 제1항에 있어서, 상기 단계 (i) 및 상기 단계 (ii)는 동시에 발생하는, 방법.
  6. 패터닝된 기판으로부터 실리콘 질화물을 식각하는 방법으로서,
    노출된 실리콘 질화물 부분 및 노출된 실리콘 산화물 부분을 갖는 패터닝된 기판을 제공하는 단계;
    상기 패터닝된 기판을 알킬실란 프리커서에 노출시키는 단계;
    상기 노출된 실리콘 질화물 부분 상에는 형성하지 않으면서 상기 노출된 실리콘 산화물 부분 상에 자기 조립 모노층(self-assembled monolayer)을 형성하는 단계;
    상기 패터닝된 기판을 할로겐 함유 프리커서에 노출시키는 단계;
    실리콘 질화물 식각률로 상기 노출된 실리콘 질화물 부분으로부터 상기 실리콘 질화물을 식각하는 한편, 상기 실리콘 질화물 식각률의 1 퍼센트 미만의 실리콘 산화물 식각률로 상기 노출된 실리콘 산화물 부분으로부터 실리콘 산화물을 제거하는 단계
    를 포함하는 방법.
  7. 제6항에 있어서, 상기 실리콘 질화물을 식각한 후에 상기 자기 조립 모노층을 제거하는 단계를 더 포함하는 방법.
  8. 제6항에 있어서, 상기 자기 조립 모노층을 형성하는 단계는 상기 실리콘 질화물을 식각하기 전에 발생하는, 방법.
  9. 제6항에 있어서, 상기 패터닝된 기판을 알킬실란 프리커서들에 노출시키는 단계는 상기 패터닝된 기판을 할로겐 함유 프리커서에 노출시키는 단계와 동시에 발생하는, 방법.
  10. 제6항에 있어서, 상기 자기 조립 모노층을 형성하는 단계 및 상기 실리콘 질화물을 식각하는 단계 둘 다는 상기 패터닝된 기판이 플라즈마 프리 기판 처리 영역(plasma-free substrate processing region) 내에 있는 동안 발생하는, 방법.
  11. 제6항에 있어서, 상기 할로겐 함유 프리커서는 무수 HF인, 방법.
  12. 제6항에 있어서, 상기 자기 조립 모노층의 각각의 분자는 헤드 모이어티(head moiety) 및 테일 모이어티(tail moiety)를 포함하고, 상기 헤드 모이어티는 상기 노출된 실리콘 산화물 부분과 공유 결합을 형성하고, 상기 테일 모이어티는 상기 패터닝된 기판으로부터 멀어지는 방향으로 연장되는, 방법.
  13. 패터닝된 기판 상에 추가의 층을 선택적으로 퇴적하는 방법으로서,
    노출된 실리콘 질화물 부분 및 노출된 실리콘 산화물 부분을 갖는 패터닝된 기판을 제공하는 단계;
    상기 노출된 실리콘 질화물 부분 상에는 형성하지 않으면서, 상기 노출된 실리콘 산화물 부분 상에 자기 조립 모노층을 선택적으로 형성하는 단계;
    상기 패터닝된 기판을 퇴적 프리커서에 노출시키는 단계; 및
    상기 노출된 실리콘 산화물 부분 상에 퇴적하는 것보다 적어도 100배 빠르게, 상기 노출된 실리콘 질화물 부분 상에 추가 재료를 퇴적하는 단계
    를 포함하는 방법.
  14. 제13항에 있어서, 상기 추가 재료를 퇴적하는 단계는 상기 자기 조립 모노층을 선택적으로 형성하는 단계 후에 발생하는, 방법.
  15. 제13항에 있어서, 상기 자기 조립 모노층을 선택적으로 형성하는 단계, 및 상기 노출된 실리콘 질화물 부분 상에 추가 재료를 퇴적하는 단계는 각각 상기 패터닝된 기판이 플라즈마 프리 기판 처리 영역 내에 있는 동안 발생하는, 방법.
KR1020187017012A 2015-11-20 2016-10-28 실리콘 산화물의 자기 정렬 차폐 KR20180072838A (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201562258122P 2015-11-20 2015-11-20
US62/258,122 2015-11-20
US15/235,048 US9875907B2 (en) 2015-11-20 2016-08-11 Self-aligned shielding of silicon oxide
US15/235,048 2016-08-11
PCT/US2016/059493 WO2017087138A1 (en) 2015-11-20 2016-10-28 Self-aligned shielding of silicon oxide

Publications (1)

Publication Number Publication Date
KR20180072838A true KR20180072838A (ko) 2018-06-29

Family

ID=58717648

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187017012A KR20180072838A (ko) 2015-11-20 2016-10-28 실리콘 산화물의 자기 정렬 차폐

Country Status (5)

Country Link
US (1) US9875907B2 (ko)
KR (1) KR20180072838A (ko)
CN (1) CN108352303A (ko)
TW (1) TW201729283A (ko)
WO (1) WO2017087138A1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9859128B2 (en) 2015-11-20 2018-01-02 Applied Materials, Inc. Self-aligned shielding of silicon oxide
US9875907B2 (en) 2015-11-20 2018-01-23 Applied Materials, Inc. Self-aligned shielding of silicon oxide
US10643840B2 (en) * 2017-09-12 2020-05-05 Applied Materials, Inc. Selective deposition defects removal by chemical etch
WO2019143608A1 (en) 2018-01-16 2019-07-25 Lam Research Corporation Selective processing with etch residue-based inhibitors
TWI716818B (zh) 2018-02-28 2021-01-21 美商應用材料股份有限公司 形成氣隙的系統及方法
CN113348532A (zh) * 2018-11-13 2021-09-03 应用材料公司 金属硅化物的选择性沉积和选择性氧化物移除
KR20220034785A (ko) * 2019-07-18 2022-03-18 도쿄엘렉트론가부시키가이샤 영역 선택적 증착에서 측면 필름 성장의 완화 방법
WO2021044882A1 (ja) * 2019-09-05 2021-03-11 東京エレクトロン株式会社 成膜方法
US20220362803A1 (en) * 2019-10-18 2022-11-17 Lam Research Corporation SELECTIVE ATTACHMENT TO ENHANCE SiO2:SiNx ETCH SELECTIVITY
CN110993499B (zh) * 2019-11-05 2022-08-16 北京北方华创微电子装备有限公司 一种刻蚀方法、空气隙型介电层及动态随机存取存储器
US11903328B2 (en) * 2020-02-07 2024-02-13 International Business Machines Corporation Self assembled monolayer formed on a quantum device
JP2023531617A (ja) * 2020-06-23 2023-07-25 ラム リサーチ コーポレーション 阻害剤としてグラフェンを使用する選択的堆積

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6146767A (en) 1996-10-17 2000-11-14 The Trustees Of Princeton University Self-assembled organic monolayers
US6328814B1 (en) 1999-03-26 2001-12-11 Applied Materials, Inc. Apparatus for cleaning and drying substrates
US20050186339A1 (en) 2004-02-20 2005-08-25 Applied Materials, Inc., A Delaware Corporation Methods and apparatuses promoting adhesion of dielectric barrier film to copper
US20080146011A1 (en) 2006-12-14 2008-06-19 Konkuk University Industrial Cooperation Corp. Method of forming self-assembled monolayer on ito film
KR100841170B1 (ko) 2007-04-26 2008-06-24 삼성전자주식회사 저저항 금속 배선 형성방법, 금속 배선 구조 및 이를이용하는 표시장치
US8283258B2 (en) 2007-08-16 2012-10-09 Micron Technology, Inc. Selective wet etching of hafnium aluminum oxide films
KR101096031B1 (ko) 2009-03-31 2011-12-19 한양대학교 산학협력단 자기조립단분자막 형성방법과 이를 이용한 반도체 소자의 구리배선 및 그의 형성방법
US8286517B2 (en) 2009-06-02 2012-10-16 The United States of America as represented by the Administrator of the U.S. Environments Protection Agency Aerosol particle deposition on surfaces
EP2264460A1 (en) 2009-06-18 2010-12-22 Nxp B.V. Device having self-assembled-monolayer
WO2011050073A1 (en) 2009-10-23 2011-04-28 President And Fellows Of Harvard College Self-aligned barrier and capping layers for interconnects
FR2971369B1 (fr) 2011-02-04 2013-03-08 Commissariat Energie Atomique Procede de fabrication d'une monocouche autoassemblee d'injection
JP5611884B2 (ja) * 2011-04-14 2014-10-22 東京エレクトロン株式会社 エッチング方法、エッチング装置および記憶媒体
JP5490071B2 (ja) * 2011-09-12 2014-05-14 株式会社東芝 エッチング方法
TW201509245A (zh) 2013-03-15 2015-03-01 Omg Electronic Chemicals Llc 用於在金屬表面上形成自組裝單層的方法及包含自組裝單層的印刷電路板
US9515166B2 (en) 2014-04-10 2016-12-06 Applied Materials, Inc. Selective atomic layer deposition process utilizing patterned self assembled monolayers for 3D structure semiconductor applications
US9331094B2 (en) 2014-04-30 2016-05-03 Sandisk Technologies Inc. Method of selective filling of memory openings
US9859128B2 (en) 2015-11-20 2018-01-02 Applied Materials, Inc. Self-aligned shielding of silicon oxide
US9875907B2 (en) 2015-11-20 2018-01-23 Applied Materials, Inc. Self-aligned shielding of silicon oxide

Also Published As

Publication number Publication date
CN108352303A (zh) 2018-07-31
US20170148640A1 (en) 2017-05-25
TW201729283A (zh) 2017-08-16
US9875907B2 (en) 2018-01-23
WO2017087138A1 (en) 2017-05-26

Similar Documents

Publication Publication Date Title
US9859128B2 (en) Self-aligned shielding of silicon oxide
US9875907B2 (en) Self-aligned shielding of silicon oxide
US9576815B2 (en) Gas-phase silicon nitride selective etch
TWI804706B (zh) 氧化矽之拓撲選擇性膜形成之方法
TWI674628B (zh) 氮化鈦移除
US10954129B2 (en) Diamond-like carbon as mandrel
US10186420B2 (en) Formation of silicon-containing thin films
US9659791B2 (en) Metal removal with reduced surface roughness
KR102605757B1 (ko) 플라즈마 강화 원자 층 식각의 방법
US9564341B1 (en) Gas-phase silicon oxide selective etch
US9299582B2 (en) Selective etch for metal-containing materials
US9564338B1 (en) Silicon-selective removal
TWI662617B (zh) 無鹵素之氣相矽蝕刻
US9378969B2 (en) Low temperature gas-phase carbon removal
US20150371861A1 (en) Protective silicon oxide patterning
KR20180006864A (ko) 주기적 처리를 사용하는 선택적 막 퇴적을 위한 방법 및 장치
US20150371865A1 (en) High selectivity gas phase silicon nitride removal
US20150345028A1 (en) Oxide and metal removal
CN109417048A (zh) 用于间隙填充应用的可流动非晶硅膜
CN105900214A (zh) 通过使用远程等离子体pecvd的fcvd硬件形成的可流动碳膜
US20190355617A1 (en) Atomic Layer Deposition For Low-K Trench Protection During Etch
JP2021527172A (ja) 共形性炭素膜堆積
CN111819669B (zh) 形成气隙的系统及方法
US9646818B2 (en) Method of forming planar carbon layer by applying plasma power to a combination of hydrocarbon precursor and hydrogen-containing precursor
KR20220145769A (ko) 포토레지스트 언더레이어 상에 접착 층을 형성하기 위한 방법 및 이를 포함한 구조체