KR20180067511A - 과전압 보호 장치 - Google Patents

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KR20180067511A
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추안팡 친
야오쉥 두
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리텔퓨즈 세미컨덕터 (우시) 씨오., 엘티디.
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Abstract

과전압 보호 장치(100)는 제1 표면(114) 및 제2 표면(116)을 갖는 금속 산화물 바리스터(MOV)(102); 제1 외부 표면(126) 및 제2 외부 표면(128)을 갖고 서로 전기적으로 직렬로 배열되는 복수의 반도체 층들을 포함하는 반도체 크로바 장치(104)를 포함하는 반도체 기판(202) - 상기 반도체 기판(202)은 상기 금속 산화물 바리스터(102)의 제1 측면에 배치됨 -; 상기 반도체 기판(202)의 제1 외부 표면(126)과 MOV(102)의 제2 표면(116) 사이에 배치되는 전도성 영역(124); 상기 MOV(102)의 제1 표면(114)에 배치되는 제1 전기 접점(120); 및 상기 반도체 기판(202)의 제2 외부 표면(128)에 배치되는 제2 전기 접점(122)을 포함할 수 있다.

Description

과전압 보호 장치
실시예들은 회로 보호 장치들의 분야에 관한 것으로, 더 상세하게는 과전압 이벤트에 대한 보호를 위한 반도체 장치들에 관한 것이다.
반도체 장치들은, P/N 접합들의 특성들을 이용함으로써, 일시적인 과전압 이벤트들 또는 서지 이벤트들(surgeevents)과 같은, 과도 상태들(transient conditions)에 대한 보호를 제공하기 위해 널리 사용된다. 현재, 시장에서 광범위하게 전개된 개별 회로 보호 기술들의 두 가지 주요 유형이 있다. 이것들은 크로바 장치들(crowbar devices) 및 클램핑 장치들(clamping devices)이라고 할 수 있다. 클램핑 장치들의 예시들은 일반적으로 금속 산화물 바리스터들(MOV; metal oxide varistors)로 제작된 바리스터들 뿐만 아니라 제너 다이오드들(Zener diodes)을 포함한다. 이 장치들 중 하나에서, 전압은 특정 클램핑 장치의 레벨 특성에 클램핑 될 수 있다. 클램핑 장치의 사용의 문제점은 높은 클램핑 전압으로 비교적 느린 응답이며, 종종 스탠드오프 전압(standoff voltage)의 1.6 배 내지 2.5 배이다. 또한 높은 누설 전류가 MOV 장치에 존재할 수 있으며 자기 발열(self-heat dissipation)은 에이징(aging)을 가속화 할 수 있으며 그 결과 MOV가 다중 서지 이벤트들에 견딜 수 없게 된다. 크로바 유형 장치들은, 특정 전압에 도달할 때 더 낮은 전압 단계로 되돌아간다(return). 크로바 장치들의 사용과 관련한 한 가지 문제는 리셋(resetting)의 부재 또는 장치를 통과하는 전류가 그것들의 홀드 전류(their hold current)의 낮은 레벨 특성으로 되돌아올 때까지, 이 장치들이 낮은 누설 상태로 되돌아 가지 않는다는 것이다.
이들 및 다른 쟁점들과 관련하여 본 명세서는 제공된다.
일 실시예에서, 과전압 보호 장치(overvoltage protection device)는 제1 표면(surface) 및 제2 표면을 갖는 금속 산화물 바리스터(metal oxide varistor)(MOV), 제1 외부 표면(outersurface) 및 제2 외부 표면을 갖고 서로 전기적으로 직렬로 배열되는 복수의 반도체 층들(semiconductor layers)을 포함하는 반도체 크로바 장치(semiconductor crowbar device)를 포함하는 반도체 기판 - 상기 반도체 기판은 상기 금속 산화물 바리스터의 제1 측면에 배치됨 -; 상기 반도체 기판의 제1 외부 표면과 MOV의 제2 표면 사이에 배치되는 전도성 영역(conductive region); 상기 MOV의 제1 표면에 배치되는 제1 전기 접점(electrical contact); 및 상기 반도체 기판의 제2 외부 표면에 배치되는 제2 전기 접점을 포함할 수 있다.
다른 실시예에서, 과전압 보호 장치를 제조하는 방법은 제1 측면 및 제2 측면을 갖는 금속 산화물 바리스터(MOV)를 제공하는 단계; 상기 제2 측면에 반도체 크로바 장치를 포함하는 반도체 기판의 제1 표면을 부착하는 단계; 상기 금속 산화물 바리스터의 제1 측면에 제1 전기 접점을 형성하는 단계; 및 상기 제1 표면 반대의 상기 반도체 기판의 제2 표면에 제2 전기 접점을 형성하는 단계를 포함할 수 있고, 상기 금속 산화물 바리스터 및 상기 반도체 크로바 장치는 상기 제1 전기 접점과 상기 제2 전기 접점 사이에 서로 전기적으로 직렬이다.
추가 실시예에서, 과전압 보호 장치는 제1 전기 접점; 상기 제1 전기 접점에 전기적으로 연결되는 금속 산화물 바리스터(MOV); 제2 전기 접점; 및 복수의 반도체 층들을 포함하는 반도체 크로바 장치를 포함할 수 있고, 상기 금속 산화물 바리스터 및 상기 반도체 크로바 장치는 상기 제1 전기 접점과 제2 전기 접점 사이에 전기적으로 직렬로 배열된다.
도 1a는 본 명세서의 실시예들에 따른 과전압 보호 장치의 일 구현의 회로 표현을 나타낸다;
도 1b는 본 명세서의 실시예들에 따른 과전압 보호 장치의 구조의 측면 단면도를 나타낸다;
도 2는 다양한 실시예들에 따른 과전압 보호 장치의 부분을 형성할 수 있는 반도체 크로바 장치의 측면 단면도를 나타낸다;
도 3a는 일부 실시예들에 따른 캡슐화 전의 과전압 보호 장치를 도시한다;
도 3b는 캡슐화 후의 도 3a의 과전압 보호 장치를 도시한다;
도 4a는 본 명세서의 실시예들에 따른 과전압 보호 장치에 대한 예시적인 전류-전압 곡선을 나타낸다;
도 4b는 과전압 보호 장치의 제1 구성 요소에 대한 예시적인 전류-전압 곡선을 나타낸다;
도 4c는 과전압 보호 장치의 제2 구성 요소에 대한 예시적인 전류-전압 곡선을 나타낸다;
도 4d는 독립형 장치들 및 본 실시예들에 따른 장치를 포함하는 예시적인 브레이크오버 전압 가동을 나타낸다;
도 5는 예시적인 프로세스 흐름을 나타낸다; 및
도 6a 내지 도 6f는 본 명세서의 실시예들에 따른 제조의 다양한 단계들에서 예시적인 과전압 보호 장치의 그림 표현을 나타낸다.
이제 본 실시예들은 첨부된 도면들을 참조하여 이하 더 상세하게 설명될 것이며, 이는 다양한 실시예들이 도시된다. 실시예들은 많은 다른 형태들로 구현될 수 있으며, 여기에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다. 이러한 실시예들은 본 명세서가 철저하고 완전해질 수 있도록 제공되며, 실시예들의 범위를 당업자에게 충분히 전달할 것이다. 도면들에서, 동일한 번호들은 동일한 요소들을 지칭한다.
다음의 설명 및/또는 청구항들에서, "에(on)", "위에 놓여있다(overlying)", "에 배치되다(disposed on)" 및 "위로(over)"라는 용어는 다음의 설명 및 청구항들에서 사용될 수 있다. "에", "위에 놓임", "배치됨"및 "위로"는 둘 이상의 요소들이 서로 직접 물리적으로 접촉하고 있을 때를 나타내는데 사용될 수 있다. "에", "위에 놓임", "에 배치되다" 및 위로라는 용어는 둘 이상의 요소들이 서로 직접 접촉하지 않을 때를 의미 할 수도 있다. 예를 들어, "위로"는 하나의 요소가 다른 요소와 접촉하지 않고 다른 요소보다 위에 있을 때를 의미할 수 있으며, 둘의 요소들(two elements) 사이에서 다른 요소 또는 요소들을 가질 수 있다. 또한, "및/또는(and/or)"이라는 용어는 "및(and)"을 의미할 수도 있고, "또는(or)"을 의미할 수도 있으며, "배타적-또는(exclusive-or)"을 의미할 수 있고, "하나(one)"를 의미할 수 있고, "전부가 아닌, 일부(some, not all)"를 의미할 수 있고, "둘 다 아닌(neither)"을 의미할 수 있고, 및/또는 "둘 다(both)"를 의미 할 수 있다. 청구된 주제의 범위는 이 점에 제한되지 않는다.
본 실시예들은 일반적으로 과전압 보호 장치들에 관한 것이다. 다양한 실시예들에서, 과전압 보호 장치는 반도체 크로바 장치와 금속 산화물 바리스터(MOV)의 통합을 포함할 수 있다. 아래에 상세히 설명된 바와 같이, 이러한 장치는 낮은 클램핑 전압, 낮은 누설 및 빠른 응답 시간의 이점들을 제공할 수 있다. 본 실시예들의 과전압 보호 장치들의 반도체 크로바 구성 요소는 마모되지 않을 뿐만 아니라 정확하고 일관된 브레이크오버 전압(breakover voltage)이면서 서지, 낮은 누설, 내구성 보호에 우수한 응답을 제공할 수 있다. 이러한 과전압 보호 장치의 MOV 구성 요소는 서지에 대응하기 위해 높은 에너지 클램핑을 제공할 수 있다. 여기에 사용된 바와 같이, "반도체 크로바 장치"라는 용어는 반도체 기판에 구현되고 과전압 상태의 이벤트에서 트리거되는(triggered) 트리거 레벨(trigger level) 아래로 전압 레벨을 낮추도록 작동하는(act) 장치를 지칭할 수 있다. 단일 장치로서 구현될 때, 반도체 크로바 장치에서의 트리거 레벨은 브레이크오버 전압으로서 나타낼 수 있다. 브레이크오버 전압에 도달하면, 반도체 크로바 장치는 ON 상태로 들어가고 전압을 접지 레벨과 같은 레벨로 낮추도록 작동할 수 있다. 이 작동은 바리스터와 같은 클램핑 장치와 구별될 수 있는데, 여기서 바리스터가 전기적으로 전도되는(conducting) 클램핑 전압으로 전압이 클램프될(clamped) 수 있다. 공지된 반도체 크로바 장치들의 예시들은 사이리스터 유형 장치들 및 SIDACtor® 유형 장치(SIDACtor는 Littelfuse, Inc.의 등록 상표임)를 포함한다.
다양한 실시예들에서, 공지된 MOV 장치들의 한계를 극복하는 과전압 보호 장치가 제공된다. 예를 들어, 공지된 MOV 장치들에서, 클램핑 전압은 동작 전압의 약 1.6 배로부터 2.5 배로의 범위일 수 있다. 이는 과전압 상태의 이벤트에서 전송될 수 있는 높은 에너지로 인해 전자 장비를 완벽하게 보호하는 MOV 장치의 기능이 제한될 수 있다. 본 실시예들에 따라 배치된 과전압 보호 장치에서, 반도체 크로바 구성 요소는 오프-상태(off-state) 동안 높은 임피던스 스위치(high impedance switch)로서 작동하는 방식으로 MOV에 결합될 수 있다. 이는 전체 누설 전류를 더 낮추는데 도움이 된다.
도 1a는 본 명세서의 실시예들에 따른 과전압 보호 장치의 하나의 구현의 회로도를 나타낸다. 특히, 과전압 보호 장치(100)는 제1 전기선(first electrical line)(110)과 제2 전기선(second electrical line)(112) 사이에 구현된다. 제1 전기선(110) 및 제2 전기선(112)은 교류(AC) 전압 소스(alternating current(AC) voltage source) 또는 직류 DC 전압 소스(direct currentDC voltage source)에 결합될 수 있다.
작동에서, 과전압 보호 장치(100)는 DC 소스(DC source) 또는 AC 소스(AC source)에 결합되어 있는지 아닌지 전압을 제한하도록 작동할 수 있다. 도 1a의 예시에서, 과전압 보호 장치(100)는 과전압 이벤트 동안 전력 회로(106)를 통과하는 에너지 또는 전압을 제한함으로써 전력 회로(106)를 보호할 수 있다. 다양한 실시예들에서, 과전압 보호 장치(100)는 대칭형 장치(symmetrical device)인 양방향 장치(bi-directional device)로서 작동할 수 있고 여기서 과전압 보호 장치(100)는 음의 외부 전압에 응답하여 제2 전류-전압 특성과 동일한 것인 양의 외부 전압에 응답하여 제1 전류-전압 (I-V) 특성을 제공한다.
공지된 원리들에 따른 작동에서, 양방향 또는 대칭 반도체 크로바 장치는 효과적인 AC 전력선 보호를 제공할 수 있다. AC 전압이 브레이크오버 전압을 초과하지 않는 정상 작동 하에서, 이러한 반도체 크로바 장치는 켜지지 않는다. AC 피크 전압 또는 서지 과도 전압이 브레이크오버 전압을 초과하면, 반도체 크로바 장치가 켜져, 반도체 크로바 장치를 낮은 전압 ON 상태로 전환하고, 외부 과도 전압이 우회되도록(diverted) 트리거할 수 있다.
반도체 크로바 장치가 켜질 때 AC 커플링(AC coupling)이 있기 때문에, AC 상승 사이클(AC rise cycle)의 짧은 기간은 반도체 보호기(semiconductor protector)로 들어갈 수 있다. 이 AC 상승 전류가 단일 AC 사이클 전류 내력(single AC cycle currentwithstand capability)을 나타내는 최대 정격 ITSM(비-반복적 피크 온 상태 전류(non-repetitive peak on state current)) 값을 초과하지 않으면, 반도체 크로바 장치는 과전압 상태를 견딜 수 있지만 임의의 저하는 경험하지는 않는다. 사인 곡선 사이클(sinusoidal cycle)이 사이클의 음의 전압 부분으로 갈 때, 반도체 크로바 장치의 홀딩 전류(holding current)의 값 이하로 전류가 감소하기 때문에, 반도체 크로바 장치를 OFF-상태로 리셋(reset)하기 위해 제로 크로싱(zero crossing)이 경험된다. 따라서, 반도체 크로바 장치는 AC 과도 서지뿐만 아니라 AC 커플링 이벤트를 보호하기 위한 AC 라인 보호 장치(AC line protection device)로서 작동할 수 있다. 도 1a에 도시된 바와 같은 실시예들에서, 반도체 크로바 장치가 금속 산화물 바리스터 (MOV) 장치와 함께 결합될 때, 결과적인 과전압 보호 장치는 매우 낮은 클램핑 전압 양방향 서지 보호 장치를 형성할 수 있다.
도 1b는 본 명세서의 실시예에 따른 과전압 보호 장치(100)의 이식의 구조의 측 단면도를 나타낸다. 도시된 바와 같이, 과전압 보호 장치(100)는 금속 산화물 바리스터(102) 및 반도체 크로바 장치(104)를 포함할 수 있다. 금속 산화물 바리스터(102)는 제1 표면(114) 및 제2 표면(116)을 포함할 수 있다. 금속 산화물 바리스터(102)는 공지된 제작 기술들에 따른 임의의 공지된 MOV 재료로 형성될 수 있다. 이하에서 상세히 설명되는 바와 같이, 본 실시예들의 반도체 크로바 장치는 반도체 기판 내에 전기적으로 직렬로 배열된 복수의 반도체 층들을 포함할 수 있다. 도 1b에 도시된 바와 같이, 반도체 크로바 장치(104)는 제1 외부 표면(126) 및 제2 외부 표면(128)을 갖는 반도체 기판으로서 구현될 수 있다. 이 예시에서, 반도체 크로바 장치(104) (반도체 기판)는 금속 산화물 바리스터(102)의 제1 측면(130)에 배치된다.
전도성 영역(124)은 금속 산화물 바리스터(102)의 제2 표면(116)과 반도체 크로바 장치(104)의 제1 외부 표면(126) 사이에 배치된다. 후술하는 바와 같이 상이한 구현들에서, 전도성 영역(124)은 금속 산화물 바리스터(102)와 반도체 크로바 장치(104)를 전기적으로 연결시키는 역할을 하는 복수의 구성 요소들 또는 층들을 포함할 수 있다. 전도성 영역(124)은 적어도 하나의 코트(coat)(코팅(coating))를 적용함으로써(applying) 형성될 수 있으며, 금속 산화물 바리스터(102)와 반도체 크로바 장치(104) 사이에 전기적 전도성을 제공하기 위한 판금(sheet metal) 또는 다른 금속 층을 추가적으로 포함할 수 있다.
과전압 보호 장치(100)는 금속 산화물 바리스터(102)의 제1 표면(114)에 배치된 제1 전기 접점(120) 및 반도체 크로바 장치(104)의 제2 외부 표면(128)에 배치된 제2 전기 접점(122)을 더 포함할 수 있다. 제1 전기 접점(120) 및 제2 전기 접점(122)은 일 예시에서 구리와 같은 재료로 제조된 얇은 금속 판 또는 시트(sheet)를 포함하는 금속 피스들(metallic pieces)로서 구현될 수 있다. 도 1b에 도시된 바와 같이, 금속 산화물 바리스터(102) 및 반도체 크로바 장치(104)는 제1 전기 접점(120)과 제2 전기 접점(122) 사이에 전기적으로 직렬로 적절히 배치될 수 있다.
이하의 구현들에서 상세히 설명되는 바와 같이, 다양한 실시예들에 따른 과전압 보호 장치는 제1 전기 접점(120) 및 제2 전기 접점(122)에 부착된 전기 리드들(electrical leads) (도 1b에 미도시)을 포함할 수 있다. 이는 회로들 또는 전기 구성 요소들을 위한 보호 장치들로서의 편리한 취급 및 구현을 허용할 수 있다. 예를 들어, 전기적으로 절연 층을 구비한 금속 산화물 바리스터(102) 및 반도체 크로바 장치(104)와 같은 전기 구성 요소들을 캡슐화하는데(encapsulate) 유용할 수 있다. 따라서, 전기 리드들의 사용은 전기 절연체에 의해 캡슐화 될 때 과전압 보호 장치(100)에 접근하기 위한 편리한 수단을 적절히 제공할 수 있다.
도 2는 다양한 실시예들에 따른 과전압 보호 장치의 일부를 형성할 수 있는 반도체 크로바 장치(200)의 측 단면도를 나타낸다. 도시된 바와 같이, 반도체 크로바 장치(200)는 단결정 실리콘(monocrystalline silicon)과 같은 반도체 기판(202) 내에 형성된다. 반도체 기판(202)은 내부 n-형 층(inner n-type layer)(204), 제1 외부 n-형 층(206), 제2 외부 n-형 층(208), 제1 외부 n-형 층(206)과 내부 n-형 층(204) 사이에 배치된 제1 p-형 층(210), 및 제2 외부 n-형 층(208)과 내부 n-형 층(204) 사이에 배치된 제2 p-형 층(212)을 포함할 수 있다. 특히, 제1 n-형 외부 층(208)은 반도체 기판(202)의 제1 외부 표면(220)에 배치될 수 있고, 제2 n-형 외브 층(208)은 반도체 기판(202)의 제2 외부 표면(222)에 배치될 수 있다.
도 2에 도시되지는 않았지만, 다양한 실시예들에 따른 통합 과전압 보호 장치(integrated overvoltage protection device)를 형성하기 위해, 반도체 기판(202)은 도 1b의 반도체 크로바 장치(104)로서 구현될 수 있다. 따라서, MOV 장치는 인접한 제2 외부 표면(222) 또는 제1 외부 표면(220)과 같은, 반도체 기판(202)의 일 측면에 배치될 수 있다. 예를 들어, MOV 장치 및 반도체 기판은 도 1b에 도시된 바와 같이 전기적으로 함께 결합될 수 있다. 또한, 도 1b에 도시된 바와 같이, 전기 접점들은 MOV의 외부 표면뿐만 아니라 반도체 기판(202)의 외부 표면에 형성될 수 있다. 이러한 방식으로, MOV는 반도체 크로바 장치(200)의 다양한 층들과 전기적으로 직렬로 배치될 수 있다.
도 2에 더 도시된 바와 같이, 제 1 p-형 층(210)의 제1 부분은 제1 외부 표면(220)에 배치될 수 있고, 제2 p-형 층(212)의 제2 부분은 제2 외부 표면(222)에 배치될 수 있다. 크로바 장치(200)의 제1 외부 표면(220)에 대한 제1 외부 접점(미도시)은 전기적으로 평행한 방식으로 제1 외부 n-형 층(206) 및 제1 p-형 층(210)을 접촉할 수 있다. 마찬가지로, 크로바 장치(200)의 제2 외부 표면(222)에 대한 제2 외부 접점은 전기적으로 평행한 방식으로 제2 외부 n-형 층(208) 및 제2 p-형 층(212)을 접촉할 수 있다. 다양한 실시예들에 따르면, 과전압 이벤트에 응답하여, 반도체 크로바 장치(200)는 공지된 독립형 반도체 크로바 장치와 유사하게, 반드시 동일하게 반응할 수 없다. 예를 들어, 반도체 크로바 장치(200)는 금속 산화물 바리스터와 직렬로 이식될 때, 외부 전압 이벤트에 응답하여 브레이크오버 전압을 나타낼 수 있다. 특히, 반도체 크로바 장치들의 공지된 가동(behavior)에 따라, 반도체 크로바 장치(200)는 제1 외부 표면(220)과 제2 외부 표면(222) 사이에서 겪게 되는 외부 전압이 브레이크오버 전압과 같거나 초과할 때 ON 상태로 놓일 수 있다.
도 3a는 일부 실시예들에 따른 과전압 보호 장치(300)를 도시한다. 이 예시에서, 캡슐화 전 과전압 보호 장치(300)가 도시된다. 과전압 보호 장치(300)는 반도체 크로바 장치(304)와 전기적으로 직렬로 배열된 금속 산화물 바리스터(302)를 포함할 수 있다. 전도성 영역(conductive region)(312)은 금속 산화물 바리스터(302)와 반도체 크로바 장치(304) 사이에 배치되어 금속 산화물 바리스터(302)와 반도체 크로바 장치(304)를 전기적으로 결합시킬 수 있다. 전도성 층(306)은 도시된 바와 같이 반도체 크로바 장치(304)의 외부 표면에 배치될 수 있다. 전기 접점(308)은 전기적 전도성 층(electrically conductive layer)(306)에 인접될 수 있다. 또한, 전기적 전도성 층(310)은 금속 산화물 바리스터(302)의 외부 표면에 배치될 수 있다. 또한, 제1 전기 리드(314)는 전기적 전도성 층(310)에 연결될 수 있으며, 제2 전기 리드(316)는 전기 접점(308)에 연결된다.
도 3b는 캡슐화 후 도 3a의 과전압 보호 장치를 도시하는데, 이 경우에 과전압 보호 장치(320)로서 나타낸다. 이 예시에서, 전기적 절연 코팅(electrically insulating coating)(322)은 금속 산화물 바리스터 (302) 및 반도체 크로바 장비 (304)를 캡슐화하도록 배치된다. 따라서, 과전압 보호 장치(320)는 제1 전기 리드(314) 및 제2 전기 리드(316)를 상이한 전위들에 배치된 상이한 전기 선들에 접합시킴으로써 타깃 장치들 또는 다른 구성 요소들을 보호하기 위한 보호 회로들로 편리하게 통합될 수 있다.
다양한 실시예들에서, 과전압 보호 장치는 금속 산화물 바리스터 및 반도차 크로바 장치를 구비하여 배열될 수 있고, 여기서 금속 산화물 바리스터는 제1 스탠드오프 전압(standoff voltage)을 포함하고, 반도체 크로바 장치는 제2 스탠드오프 전압을 포함하고, 과전압 보호 장치는 제1 스탠드 오프 전압과 상기 제2 스탠드오프 전압의 합과 동일한 총 스탠드오프 전압을 포함한다. 또한, 반도체 크로바 장치 및 금속 산화물 바리스터는 외부 전압이 임계 값을 초과할 때 과전압 보호 장치를 ON 상태로 놓도록 배열되고, 외부 전압이 임계 값 아래일 때 과전압 보호 장치를 OFF 상태로 놓도록 배열될 수 있다.
또한, 과전압 보호 장치는 배치될 수 있고, 과전압 보호 장치는 제1 전기 접점과 제2 전기 접점 사이에 인가된 제1 크기(magnitude)의 양의 외부 전압에 응답하여 제1 전류-전압 특성을 포함하고, 제1 전기 접점과 제2 전기 접점 사이에 인가된 제1 크기의 음의 외부 전압에 응답하여 제2 전류-전압 특성을 포함하는 대칭형 장치를 포함하며, 제2 전류-전압 특성은 제1 전류-전압 특성과 일치한다.
도 4a는 본 명세서의 실시예들에 따른 과전압 보호 장치에 대한, 곡선(400)으로 도시된, 예시적인 전류-전압 곡선을 나타낸다. 곡선(400)은 대칭 가동을 나타내며, 양의 전압 부분(402) 및 음의 전압 부분(404)을 포함한다. 실시예들은 이 문맥에 제한되지 않는다. 곡선(400)은 도 1a, 도 1b, 도 3a 및 도 3b에 도시된 것들과 같은, 과전압 보호 장치의 결합된 작동으로부터의 결과이다. 예를 들어, 도 3b를 참조하여, 외부 전압이 제1 전기 리드(314)와 제2 전기 리드(316) 사이에서 경험될 때, 과전압 보호 장치(320)와 같은 장치를 통해 흐르는 최종 전류는 곡선(400)에 의해 도시된다. 특히, 곡선 (400)은 브레이크오버 전압 VBR을 특징으로 한다. 외부 인가된 전압이 점 B로 나타낸 바와 같이 VBR 전압을 초과하면, 전압은 C 점으로 "폴드 백(fold back)"하여, 과전압 보호 장치는 외부 전압을 최대 클램핑 전압을 나타내는 레벨 D로 클램핑한다. 브레이크오버 전류 ImA는 반도체 클램프 장치의 특성인, 약 400mA 일 수 있다. 특히, 곡선(400)은 일단 외부 전압 이벤트가 진정되면(subsides) OFF 상태로 리셋하는 통합 과전압 보호의 특성이다. 또한, 곡선(400)의 OFF 상태 누설 전류는 단순한 MOV 장치와 비교하여 반도체 크로바 장치의 높은 임피던스로 인해 훨씬 더 낮은 값을 갖는다.
비교를 위해, 도 4b는 본 실시예들의 과전압 보호 장치에 사용될 수 있는 반도체 크로바 장치에 대한, 곡선(410)으로 도시된, 예시적인 전류-전압 곡선을 나타낸다. 곡선(410)은 독립형 구성 요소로서 구현될 때 반도체 크로바 장치의 전류-전압 특성을 나타낸다. 이 예시에서, 외부 전압이 Vs에 도달할 때, 반도체 크로바 장치는 ON 상태가 되고 전압은 낮은 레벨로 감소한다. 도 4C는 본 실시예들의 과전압 보호 장치에 사용될 수 있는 MOV 장치에 대한, 곡선(420)으로 도시된, 예시적인 전류-전압 곡선을 나타낸다. 외부 전압이 Vnom 값에 도달할 때, MOV 장치가 전도되고 전압이 클램프된다. 곡선(400)에 명시적으로 도시되지는 않았지만, 두 개의 전기 선들 사이에 전기적 직렬 방식으로 배열된 MOV 및 반도체 크로바 장치를 포함하는 과전압 보호 장치의 응답 시간은 과도 전압 서지에 대한 응답으로 독립형 MOV보다 훨씬 빠르게 작동할 수 있다.
표 1은 독립형 MOV 및 독립형 SIDACtor 장치와 비교하여 본 실시예들의 통합 과전압 보호 장치에 대한 실험적 전기적 데이터의 비교를 나타낸다. 도시된 바와 같이, 본 실시예들의 장치는 독립형 MOV와 비교하여 클램핑 전압을 850V로부터 492V로 향상시킨다. 누설 전류(Idrm / Irrm)에 대해, 독립형 MOV에 대한 311V에서 7.1uA로부터 본 실시예들의 장치에 대한 311V에서 0.25uA 로의 향상이 측정된다. 표 1에서 볼 수 있듯이, 독립형 SIDACtor는 큰 AC 후속-전류(large AC follow-on current)를 가지면서, 동일한 테스트 조건들에서 비교적 낮은 누설 전류 및 낮은 클램핑 전압을 제공한다. AC 후속 전류는 SIDACtor와 같은 크로바 장치들의 양 특성(quantitycharacteristic)이다. 공지된 SIDACtor 장치들에 대한 후속 전류에 대한 등급은 약 230-270 A 범위(큼(large))이다. 통합 장치가 본래 클램핑되어 있는 MOV와 크로바 장치 (SIDACtor)가 통합될 때, 통합 장치는 후속 전류의 매우 작고 짧은 기간(10A 미만)에 대한 제로(zero)를 나타낸다. 이 거의 제로 AC 후속 전류(AC follow on current)는 매우 빠르게 클램핑 장치의 높은 임피던스에 의해 "흡수(absorbed)"되어 전류가 형성되기 전에 매우 빠르게 진정한다.
VRMS IDRM/IRRM(311v) Vclamp (Typ) AC 후속 전류
MOV 220v 7.1uA 850v 없음
본 실시예 220v 0.25uA 492v 없음/작음
SIDACtor 220v 0.19uA <30v 큼
도 4d는 본 실시예들에 따른 장치와 독립형 장치들을 비교하는 예시적인 브레이크오버 전압 가동을 나타낸다. 도시된 바와 같이, 본 실시예들에 따른 독립형 SIDACtor, MOV 및 장치에 대한 브레이크오버 전압은 시간에 따른 전압에서의 변화율의 함수(dV / dT)로서 도시된다. 도시된 바와 같이, SIDACTor 독립형 장치는 dV/dT의 함수로서 비교적 평탄 응답(flat response)을 나타내지만, MOV 브레이크오버 전압은 dV/dT에 민감하고 100V/㎲ 이상으로 급격히 증가하는 반면, 본 실시예들에 따른 장치는 dV/dT에 대한 브레이크오버 전압의 중간 감도를 도시한다. 따라서, 본 실시예들은 종래의 MOV 장치보다 전압 임펄스에 대한 더 빠른 응답을 제공한다.
도 5는 예시적인 프로세스 흐름(process flow)(500)을 나타낸다. 프로세스 흐름(500)은 본 명세서의 다양한 실시예들에 따른 과전압 보호 장치의 제조에 사용될 수 있다. 블록(502)에서, 금속 산화물 바리스터는 금속 산화물 바리스터가 제1 측면 및 제2 측면을 갖는 곳에 제공된다. 금속 산화물 바리스터는 공지된 프로세싱 기술들에 따라 공지된 재료로부터 제조될 수 있다. 금속 산화물 바리스터(MOV)는 사각형, 원형 또는 타원형과 같은 목표 형상을 갖는 평면 구조를 가질 수 있다. 실시예들은 이 문맥에 제한되지 않는다.
블록(504)에서, 반도체 기판의 제1 표면은 MOV의 제2 측면에 부착된다. 반도체 기판은 다수의 도핑된 반도체 층들을 갖는 반도체 크로바 장치를 포함할 수 있다. 일부 예시들에서, 반도체 크로바 장치는 단결정 실리콘 기판(monocrystalline silicon substrate) 내에 제조될 수 있다. 반도체 기판의 제1 표면은 MOV의 제2 측면, 반도체 기판의 제1 표면, 또는 MOV의 제2 측면 및 반도체 기판의 제1 표면에 전기적인 전도성 재료를 적용함으로써 부착될 수 있다. 일부 예시들에서, 저온 솔더 페이스트(low temperature solder paste), 금속 시트 등과 같은 전도성 솔더 페이스트(conductive solder paste)와 같은 코팅을 포함하는 다수의 상이한 전기적인 전도성 구성 요소들은 MOV를 반도체 기판에 부착하는데 사용될 수 있다.
블록(506)에서, 제1 전기 접점은 MOV의 제2 측면에 형성되고, 제2 측면은 제1측면의 반대편일 수 있다. 제1 전기 접점은 금속 시트 또는 판, 전도성 페이스트 또는 다른 구성 요소들을 포함할 수 있다.
블록(508)에서, 제2 전기 접점은 제1 표면 반대의 반도체 기판의 제2 표면에 형성된다. 제1 전기 접점은 금속 시트 또는 판, 전도성 페이스트 또는 다른 구성 요소들을 포함할 수 있다. 이러한 방식으로, 반도체 크로바 장치 및 MOV는 제1 전기 접점과 제2 전기 접점 사이에서 서로 전기적으로 직렬일 수 있다.
이제 도 6a 내지도 6f를 참조하면, 본 명세서의 실시예들에 따른, 제조의 다양한 단계들에서 예시적인 과전압 보호 장치의 도면이 도시된다. 도 6a 내지 도 6c에서, 장치는 제조의 초기 단계들에서 평면도로 도시된다. 도 6a에서, MOV(602)는 도시된다. MOV(602)는 평면도에서 원 형상을 가질 수 있지만, 다른 실시예들에 따라 다른 형상이 가능하다. 전도성 페이스트(604)와 같은 코트는 MOV(602)의 표면에 적용될 수 있다. 이어서, 도시된 바와 같이, 평평한 구리 피스(flat copper piece)(606)(구리 슬러그(copper slug))는 전도성 페이스트(604)에 적용될 수 있다. 평평한 구리 피스(606)는 예를 들어 구리 시트로부터 형성될 수 있다. 평평한 구리 피스(606)은 도시된 바와 같이 MOV(602)의 영역 보다 작은 영역을 가질 수 있다.
도 6b에서, 솔더 페이스트일 수 있는, 전도성 페이스트(608)가 MOV(602)로부터 떨어진 평평한 구리 시트(606)의 외부 표면에 적용될 때 후속 단계가 도시된다. 이어서, 반도체 크로바 장치(610)는 도 6b에 도시된 바와 같은 전동성 페이스트(608)에 부착된다. 반도체 크로바 장치(610)는 평평한 구리 시트(606)와 유사한 치수를 갖는 직사각형 실리콘 칩으로서 구현될 수 있다.
도 6c에서, 전도성 페이스트(612)가 반도체 크로바 장치(610)의 표면에 적용될 수 있는 제조의 후속 단계가 도시된다. 이어서, 평평한 구리 피스(614)는 도시된 바와 같이 전도성 페이스트(612)에 적용될 수 있다. 평평한 구리 피스(614)는 반도체 크로바 장치(610)와 유사한 치수를 갖는 영역을 가질 수 있다. 구성 요소들은 함께 장치 스택(device stack)(620)을 형성할 수 있다.
이어서, 도 6c에 도시된 단계에서 장치 스택(620)은 핫 에어 건(hot air gun)에 의한 것과 같은 저온 풀림(low temperature anneal)에 노출될 수 있으며, 여기서 핫 에어 건에서의 뜨거운 공기의 온도는 실온 보다 높다. 이러한 저온 풀림은 MOV(602)에 배치된 구성 요소들의 스택의 결합을 촉진할 수 있다.
이제 도 6d를 참조하면, 제조의 후속 단계에서 다수의 과전압 보호 장치들의 상단 화각도(top angled view)가 도시되어 있다. 이 단계에서, 전기 리드(622)로 도시된, 한 쌍의 전기 리드들은 장치 스택(620)의 반대 측면들에 부착될 수 있다. 특히, 전도성 페이스트(624)가 전기 리드(622)를 평평한 구리 피스(614)에 부착하는데 사용될 수 있다. 다른 전기 리드는 반도체 크로바 장치(610)가 위치하는 측면에 반대하는 MOV(602)의 측면에 유사하게 부착될 수 있다. 특히, 다른 전기 리드는 저온 풀림 전에 풀림처리하지 않은 장치(unannealed device)를 형성하는 반대 측면에 부착될 수 있다.
이제 도 6e를 참조하면, 절연 슬리브가 전기 리드(622) 주변에 배열되는 이후의 단계에서의 과전압 보호 장치의 측면도가 도시되어 있다. 마지막으로, 도 6f를 참조하면, 플라스틱 코팅과 같은, 절연 코팅(626)이 장치 스택(620)뿐만 아니라 장치 스택(620)에 인접한 전기 리드들(622)의 부분들을 캡슐화하도록 형성되는 단계에서 측면도가 도시되어 있다. 예를 들어, 절연 코팅(626)은 바리스터들을 캡슐화하기 위한 공지된 방법에 의해 형성될 수 있다. 일례로, 파우더(powder)는 연속 코팅을 형성하기 위해 도입되는 열 및 장치 스택에 적용될 수 있다.
본 실시예들이 특정 실시예들을 참조하여 개시되었지만, 첨부된 청구 범위에 정의된 바와 같이, 본 명세서의 영역(sphere) 및 범위로부터 벗어나지 않으면 서 설명된 실시예들에 대한 다수의 수정들, 변경들 및 변화들이 가능하다. 따라서, 본 실시예들은 설명된 실시예들에 한정되지 않으며, 이하의 청구 범위의 언어 및 그의 등가물에 의해 정의된 전체 범위를 가질 수 있다.

Claims (18)

  1. 제1 표면 및 제2 표면을 갖는 금속 산화물 바리스터(MOV);
    제1 외부 표면 및 제2 외부 표면을 갖고 서로 전기적으로 직렬로 배열되는 복수의 반도체 층들을 포함하는 반도체 크로바 장치를 포함하는 반도체 기판 - 상기 반도체 기판은 상기 금속 산화물 바리스터의 제1 측면에 배치됨 -;
    상기 반도체 기판의 제1 외부 표면과 MOV의 제2 표면 사이에 배치되는 전도성 영역;
    상기 MOV의 제1 표면에 배치되는 제1 전기 접점; 및
    상기 반도체 기판의 제2 외부 표면에 배치되는 제2 전기 접점
    을 포함하는 과전압 보호 장치.
  2. 제1항에 있어서,
    상기 금속 산화물 바리스터 및 상기 반도체 크로바 장치는 상기 제1 전기 접점과 상기 제2 전기 접점 사이에 전기적으로 직렬인
    과전압 보호 장치.
  3. 제1항에 있어서,
    상기 금속 산화물 바리스터는 제1 스탠드오프 전압을 포함하고, 상기 반도체 크로바 장치는 제2 스탠드오프 전압을 포함하고, 및 상기 과전압 보호 장치는 상기 제1 스탠드오프 전압과 상기 제2 스탠드오프 전압의 합과 동일한 총 스탠드오프 전압을 포함하는
    과전압 보호 장치.
  4. 제1항에 있어서,
    상기 금속 산화물 바리스터는 독립형 장치로서 제1 응답 시간을 포함하고, 상기 과전압 보호 장치는 상기 제1 응답 시간 보다 더 짧은 제2 응답 시간을 포함하는
    과전압 보호 장치.
  5. 제1항에 있어서,
    상기 금속 산화물 바리스터는 독립형 장치로서 제1 전압에서 제1 누설 전류를 포함하고, 상기 과전압 보호 장치는 상기 제1 누설 전류 보다 더 작은 상기 제1 전압에서 제2 누설 전류를 포함하는
    과전압 보호 장치.
  6. 제1항에 있어서,
    상기 반도체 크로바 장치 및 금속 산화물 바리스터는 외부 전압이 임계 값을 초과할 때 상기 과전압 보호 장치를 ON 상태로 놓도록 배열되고, 상기 외부 전압이 상기 임계 값 아래일 때 상기 과전압 보호 장치를 OFF 상태로 놓도록 더 배열되는
    과전압 보호 장치.
  7. 제1항에 있어서,
    상기 반도체 크로바 장치는,
    내부 n-형 층;
    상기 제1 외부 표면에 배치되는 제1 외부 n-형 층;
    상기 제2 외부 표면에 배치되는 제2 외부 n-형 층;
    상기 제1 외부 n-형 층과 상기 내부 n-형 층 사이에 배치되는 제1 p-형 층; 및
    상기 제2 외부 n-형 층과 상기 내부 n-형 층 사이에 배치되는 제2 p-형 층
    을 포함하는 과전압 보호 장치.
  8. 제7항에 있어서,
    상기 제1 p-형 층의 제1 부분은 상기 제1 외부 표면에 배치되고 상기 제2 p-형 층의 제2 부분은 상기 제2 외부 표면에 배치되는
    과전압 보호 장치.
  9. 제1항에 있어서,
    상기 전도성 영역은,
    상기 금속 산화물 바리스터의 제2 표면에 배치되는 제1 전도성 층;
    상기 제2 반도체 기판의 제1 외부 표면에 배치되는 제2 전동성 층; 및
    상기 제1 전도성 층과 상기 제2 전도성 층 사이에 배치되는 제1 구리 슬러그
    를 포함하는 과전압 보호 장치.
  10. 제1항에 있어서,
    상기 제2 전기 접점은,
    상기 반도체 기판의 제2 외부 표면에 배치되는 제3 전도성 층; 및
    상기 제3 전도성 층에 배치되는 제2 구리 슬러그
    를 포함하는 과전압 보호 장치.
  11. 제1항에 있어서,
    상기 과전압 보호 장치는 상기 제1 전기 접점과 제2 전기 접점 사이에 인가되는 제1 크기의 양의 외부 전압에 응답하여 제1 전류-전압 특성을 포함하고, 상기 제1 전기 접점과 제2 전기 접점 사이에 인가되는 상기 제1 크기의 음의 외부 전압에 응답하여 제2 전류-전압 특성을 포함하는 대칭형 장치를 포함하고, 상기 제2 전류-전압 특성은 상기 제1 전류-전압 특성과 일치하는
    과전압 보호 장치.
  12. 제1 측면 및 제2 측면을 갖는 금속 산화물 바리스터(MOV)를 제공하는 단계;
    상기 제2 측면에 반도체 크로바 장치를 포함하는 반도체 기판의 제1 표면을 부착하는 단계;
    상기 금속 산화물 바리스터의 제1 측면에 제1 전기 접점을 형성하는 단계; 및
    상기 제1 표면 반대의 상기 반도체 기판의 제2 표면에 제2 전기 접점을 형성하는 단계 - 상기 금속 산화물 바리스터 및 상기 반도체 크로바 장치는 상기 제1 전기 접점과 상기 제2 전기 접점 사이에 서로 전기적으로 직렬임 -
    를 포함하는 과전압 보호 장치를 제조하는 방법.
  13. 제12항에 있어서,
    상기 부착하는 단계는,
    상기 금속 산화물 바리스터(MOV)의 제1 표면에 저온 솔더 페이스트를 포함하는 제1 코트를 적용하는 단계;
    상기 제1 코트에 제1 금속 피스를 부착하는 단계;
    상기 제1 금속 피스에 상기 저온 솔더 페이스트를 포함하는 제2 코트를 적용하는 단계; 및
    상기 제2 코트에 상기 반도체 기판을 부착하는 단계
    를 포함하는 방법.
  14. 제12항에 있어서,
    상기 제2 전기 접점을 형성하는 단계는,
    상기 반도체 기판에 저온 솔더 페이스트를 포함하는 제3 코트를 적용하는 단계; 및
    풀림처리하지 않은 장치를 형성하도록 제3 코트에 제2 금속 피스를 부착하는 단계
    를 포함하는 방법.
  15. 제14항에 있어서,
    제1 온도에 상기 풀림처리하지 않은 장치에 뜨거운 공기를 적용하는 단계
    를 더 포함하는 방법.
  16. 제14항에 있어서,
    상기 금속 산화물 바리스터의 제1 측면에 제1 전기 리드를 부착하는 단계; 및
    상기 제2 금속 피스에 제2 전기 리드를 부착하는 단계
    를 더 포함하는 방법.
  17. 제12항에 있어서,
    상기 반도체 기판, 상기 금속 산화물 바리스터, 상기 제1 전기 접점, 및 상기 제2 전기 접점에 플라스틱 코팅을 적용하는 단계
    를 더 포함하는 방법.
  18. 제1 전기 접점;
    상기 제1 전기 접점에 전기적으로 연결되는 금속 산화물 바리스터(MOV);
    제2 전기 접점; 및
    복수의 반도체 층들을 포함하는 반도체 크로바 장치
    를 포함하고,
    상기 금속 산화물 바리스터 및 상기 반도체 크로바 장치는 상기 제1 전기 접점과 제2 전기 접점 사이에 전기적으로 직렬로 배열되는
    과전압 보호 장치.
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