KR20180066379A - 반도체 발광 소자 - Google Patents

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    • H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/05687—Ceramics, e.g. crystalline carbides, nitrides or oxides
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0605—Shape
    • H01L2224/06051—Bonding areas having different shapes
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10125—Reinforcing structures
    • H01L2224/10126—Bump collar
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13006—Bump connector larger than the underlying bonding area, e.g. than the under bump metallisation [UBM]
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
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Abstract

본 발명은 반도체 발광 소자에 관한 것으로, 차례로 적층된 제1 반도체층, 활성층, 및 제2 반도체층을 포함하는 발광 구조체, 상기 발광 구조체 상에 배치되고, 상기 제1 및 제2 반도체층들 중 적어도 하나와 전기적으로 연결되는 연결 금속층을 포함하는 연결 전극, 상기 연결 전극 상의 UBM 패턴 및 상기 UBM 패턴 상의 연결 단자를 포함하고, 상기 연결 금속층은 금(Au)보다 열전도도가 높은 제1 금속 원소를 포함하고, 상기 연결 단자는 제2 금속 원소를 포함하되, 상기 제1 금속 원소와 상기 제2 금속 원소와의 반응성은 금(Au)과 상기 제2 금속 원소와의 반응성보다 낮은 반도체 발광 소자가 제공된다.

Description

반도체 발광 소자{Semiconductor light emitting device}
본 발명은 반도체 발광 소자에 관한 것으로, 상세하게는 전기적 연결부를 구비한 반도체 발광 소자에 관한 것이다.
발광다이오드(Light emitting diode)와 같은 반도체 발광 소자는 소자 내에 포함되어 있는 물질이 빛을 발광하는 소자로서, 접합된 반도체의 전자와 정공이 재결합하며 발생하는 에너지를 광으로 변환하여 방출한다. 이러한 LED는 현재 조명, 표시장치 및 광원으로서 널리 이용되며 그 개발이 가속화되고 있는 추세이다. 특히, 최근 그 개발 및 사용이 활성화된 질화갈륨(GaN)계 발광다이오드를 이용한 휴대폰 키패드, 턴 시그널 램프, 카메라 플래쉬 등의 상용화에 힘입어, 최근 발광다이오드를 이용한 일반 조명 개발이 활기를 띠고 있다.
이와 같은 반도체 발광 소자는 다른 반도체 소자 내지 인쇄회로기판과 전기적으로 연결되기 위해 솔더볼이나 범프와 같은 전기적 연결 구조를 갖는 것이 일반적이다. 따라서 보다 신뢰성있고 안정적으로 전기적 연결을 구현할 수 있는 반도체 소자의 전기적 연결 구조의 필요성이 있다 할 것이다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 발광 소자를 제공하는 데 있다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 발광 소자는 차례로 적층된 제1 반도체층, 활성층, 및 제2 반도체층을 포함하는 발광 구조체; 상기 발광 구조체 상에 배치되고, 상기 제1 및 제2 반도체층들 중 적어도 하나와 전기적으로 연결되는 연결 금속층을 포함하는 연결 전극; 상기 연결 전극 상의 UBM 패턴; 및 상기 UBM 패턴 상의 연결 단자를 포함하고, 상기 연결 금속층은 금(Au)보다 열전도도가 높은 제1 금속 원소를 포함하고, 상기 연결 단자는 제2 금속 원소를 포함하되, 상기 제1 금속 원소와 상기 제2 금속 원소와의 반응성은 금(Au)과 상기 제2 금속 원소와의 반응성보다 낮다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 발광 소자는 차례로 적층된 제1 반도체층, 활성층, 및 제2 반도체층을 포함하는 발광 구조체; 상기 발광 구조체 상의 연결 전극; 상기 연결 전극 상의 UBM 패턴; 상기 연결 전극 상에 배치되고, 상기 UBM 패턴과 이격되는 보호 절연층; 및 상기 UBM 패턴 상에 배치되고, 상기 UBM 패턴과 상기 보호 절연층 사이로 연장되어 상기 연결 전극과 접하는 연결 단자를 포함하되, 상기 연결 전극은, 상기 제1 및 제2 반도체들 중 적어도 하나와 전기적으로 연결되는 연결 금속층; 및 상기 연결 금속층과 상기 UBM 패턴 사이 개재되고, 상기 연결 금속층과 상기 보호 절연층 사이로 연장되는 배리어층을 포함한다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 발광 소자는 차례로 적층된 제1 반도체층, 활성층, 및 제2 반도체층을 포함하는 발광 구조체; 상기 발광 구조체 상에 배치되고, 상기 제1 및 제2 반도체층들 중 적어도 하나와 전기적으로 연결되는 연결 금속층; 상기 연결 금속층 상의 UBM 패턴; 상기 UBM 패턴을 덮으며, 상기 UBM 패턴의 상부면을 부분적으로 노출하는 개구부를 갖는 보호 절연층; 및 상기 개구부에 노출된 상기 UBM 패턴의 상부면 상에 배치되는 연결 단자를 포함하고, 상기 연결 금속층은 금(Au)보다 열전도도가 높은 제1 금속 원소를 포함하고, 상기 연결 단자는 제2 금속 원소를 포함하되, 상기 제1 금속 원소와 상기 제2 금속 원소와의 반응성은 금(Au)과 상기 제2 금속 원소와의 반응성보다 낮다.
본 발명의 실시예들에 따르면, 반도체 발광 소자의 반도체층들과 전기적으로 연결되는 연결 전극은, 연결 단자의 솔더 성분과 반응성이 낮은 금속 물질로 이루어진 연결 금속층을 포함하거나, 솔더 성분의 확산을 방지하기 위한 배리어층을 포함할 수 있다. 이에 따라, 연결 단자의 형성 과정에서 연결 금속층 및/또는 이에 인접한 다른 층들에 크랙이 발생하는 것을 방지할 수 있다. 결과적으로, 신뢰성이 향상된 반도체 발광 소자가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 발광 소자의 전기적 연결부를 설명하기 위한 개략적인 단면도들이다.
도 2a, 도 2b, 도 2c 및 도 2d는 도 1의 A 부분에 대응하는 확대도들이다.
도 3, 도 5 및 도 6은 본 발명의 실시예들에 따른 반도체 발광 소자의 전기적 연결부를 설명하기 위한 개략적인 단면도들이다.
도 4a, 도 4b, 및 도 4c는 도 3의 A 부분에 대응하는 확대도들이다.
도 7 및 도 8은 본 발명의 실시예들에 따른 반도체 발광 소자의 전기적 연결부를 설명하기 위한 단면도들이다.
도 9a 내지 도 9e는 본 발명의 실시예들에 따른 반도체 발광 소자의 전기적 연결부의 형성 방법을 설명하기 위한 단면도들이다.
도 10a 및 도 10b는 본 발명의 실시예들에 따른 반도체 발광 소자의 전기적 연결부의 형성 방법을 설명하기 위한 단면도들이다.
도 11a 내지 도 11c는 본 발명의 실시예들에 따른 반도체 발광 소자의 전기적 연결부의 형성 방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 실시예들에 따른 반도체 발광 소자를 설명하기 위한 개략적인 평면도이다.
도 13 내지 도 16은 도 12의 I-I’선에 따른 단면도들이다.
도 17은 본 발명의 실시예들에 따른 반도체 발광 소자를 설명하기 위한 개략적인 평면도이다.
도 18 및 도 19는 본 발명의 실시예들에 따른 반도체 발광 소자 패키지를 나타내는 개략적인 단면도들이다.
본 명세서에서, 공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다.
본 발명의 실시예들에 따른 반도체 발광 소자는 발광 구조체 및 발광 구조체 상에 배치되는 복수 개의 전기적 연결부들을 포함할 수 있다. 전기적 연결부들은 발광 구조체와 외부 회로를 전기적으로 연결할 수 있다. 이하 도면들을 참조하여, 본 발명의 실시예들에 따른 반도체 발광 소자의 전기적 연결부에 대해 설명한다. 도 1은 본 발명의 실시예들에 따른 반도체 발광 소자의 전기적 연결부를 설명하기 위한 개략적인 단면도들이다. 도 2a, 도 2b, 도 2c 및 도 2d는 도 1의 A 부분에 대응하는 확대도들이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 발광 소자의 전기적 연결부(11)는 연결 전극(140), 언더 범프 금속 패턴(160, 이하 UBM 패턴) 및 연결 단자(170)를 포함할 수 있다. 연결 단자(170)는 예컨대, 금속간 화합물(172) 및 솔더 범프(174)를 포함할 수 있다.
연결 전극(140)은 발광 구조체의 반도체층들과 전기적으로 연결될 수 있다. 연결 전극(140)과 상기 반도체층들의 연결 구조에 대해서는 뒤에서 상세히 설명한다. 본 발명의 실시예들에 따르면, 연결 전극(140)은 단일 또는 다층의 금속층을 포함할 수 있다. 본 실시예에서, 연결 전극(140)은 단일층의 연결 금속층(144)으로 구성될 수 있다. 연결 금속층(144)은, 발광 구조체에서 발생한 열을 외부로 방출하기 위한 방열층으로서 기능함과 더불어 반도체층들과 외부 회로를 연결하는 전기적인 배선 역할을 할 수 있는 금속 물질로 형성될 것이 요구될 수 있다. 즉, 연결 금속층(144)은 높은 열전도도 및 낮은 저항을 갖는 금속 물질을 이루어질 수 있다. 이에 더해, 본 발명의 개념에 따르면, 연결 금속층(144)은, 고온에서 연결 단자(170) 내의 성분과의 반응성이 낮은 금속 물질로 이루어질 수 있다.
구체적으로, 연결 금속층(144)은 금(Au)보다 열 전도도가 높으면서, 연결 단자(170) 내의 금속 원소(이하, 제2 금속 원소(M2)로 지칭한다)와의 반응성이, 금(Au)과 제2 금속 원소(M2)와의 반응성(또는 반응 속도)보다 낮은 제1 금속 원소(M1)로 이루어질 수 있다. 제1 금속 원소(M1)는 예컨대, 구리(Cu)를 포함할 수 있고, 제2 금속 원소(M2)는 주석(Sn)을 포함할 수 있다. 구리(Cu)는 금(Au)보다 열 전도도가 높고, 구리(Cu)와 주석(Sn)의 반응성(또는 반응 속도)은 금(Au)과 주석(Sn)의 반응성보다 낮을 수 있다.
연결 금속층(144)은 제1 두께(t1)을 가질 수 있다. 연결 금속층(144)의 방열 및 저항 특성을 고려하여, 연결 금속층(144)의 제1 두께(t1)는 약 500 내지 15,000Å 일 수 있다. 바람직하게, 연결 금속층(144)의 제1 두께(t1)은 5000Å 이상일 수 있다. 더하여, 연결 금속층(144)의 전체 평면적은 UBM 패턴(160)의 전체 평면적보다 클 수 있다. 예컨대, 연결 금속층(144)의 전체 평면적은 UBM 패턴(160)의 전체 평면적보다 2배 이상일 수 있다. 연결 금속층(144)의 전체 평면적은 반도체 발광 소자의 전체 평면적 대비 약 80%이상일 수 있다.
연결 전극(140) 상에 보호 절연층(150)이 배치될 수 있다. 보호 절연층(150)은 연결 전극(140)의 상부면을 부분적으로 노출하는 제1 개구부(OP1)를 가질 수 있다. 보호 절연층(150)은 예컨대, 패시베이션 절연막인 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다.
UBM 패턴(160)은 보호 절연층(150)의 제1 개구부(OP1)에 노출된 연결 전극(140)의 상부면 상에 배치될 수 있다. 본 실시예에서, UBM 패턴(160)은 연결 전극(140)(즉, 연결 금속층(144))의 상부면과 접하되, 보호 절연층(150)과 이격될 수 있다. 즉, UBM 패턴(160)은 제1 개구부(OP1)의 측면으로부터 이격되는 측면들을 가질 수 있다. 이에 따라, 보호 절연층(150)과 UBM 패턴(160) 사이에 연결 금속층(144)이 노출될 수 있다. 예컨대, UBM 패턴(160)의 상면은 대체로 평탄할 수 있다. UBM 패턴(160)의 측면들은 UBM 패턴(160)의 상면으로부터 연결 전극(140)을 향하여 완만하게 경사질 수 있다. UBM 패턴(160)의 측면들은 예컨대, 오목한 경사를 가질 수 있다. UBM 패턴(160)은 연결 전극(140)과 솔더 범프(174) 간의 계면 접합력을 증대시키고, 전기적인 통로를 제공할 수 있다. 또한, UBM 패턴(160)은 리플로우(reflow) 과정에서 솔더가 연결 전극(140)으로 확산되는 것을 방지할 수 있다. 예컨대, UBM 패턴(160)은 Ni, Cu, Cr, Au, NiOx, CrOx Ti, TiOx, Sn, SnOx, 및 TiW 중 적어도 하나를 포함할 수 있다.
UBM 패턴(160)은 단일 또는 다중층의 금속층일 수 있다. 일 예로, UBM 패턴(160)은, 도 2a에 도시된 바와 같이, 차례로 적층된 제1 서브 UBM 패턴(162) 및 제2 서브 UBM 패턴(164)을 포함할 수 있다. 제1 및 제2 서브 UBM 패턴들(162, 164)은 서로 다른 금속 물질을 포함할 수 있다. 예컨대, 제1 서브 UBM 패턴(162)은 Ti, Cr, 또는 Cu를 포함할 수 있고, 제2 서브 UBM 패턴(164)은 Ni을 포함할 수 있다. 제1 서브 UBM 패턴(162)은 접합막 또는 배리어막으로 기능할 수 있고, 제2 서브 UBM 패턴(164)은 웨팅막으로서 기능할 수 있다. 다른 예로, UBM 패턴(160)은, 도 2b에 도시된 바와 같이, 차례로 적층된 제1 서브 UBM 패턴(162), 제2 서브 UBM 패턴(164) 및 제3 서브 UBM 패턴(166)을 포함할 수 있다. 이 경우, 제1 내지 제3 서브 UBM 패턴들(162, 164, 166)은 서로 다른 금속 물질, 예컨대, Ti, Cu 및 Ni을 각각 포함할 수 있다. 상술한 UBM 패턴(160)의 구조는 후술되는 다른 실시예들에도 적용될 수 있다.
솔더 범프(174)는 UBM 패턴(160) 상에 배치되고, 금속간 화합물(172)은 UBM 패턴(160)과 솔더 범프(174) 사이에 개재될 수 있다. 즉, 솔더 범프(174)는 금속간 화합물(172)을 매개로 UBM 패턴(160)과 결속(bonding)될 수 있다. 솔더 범프(174)는 일종의 접착제 역할을 하는 금속간 화합물(172)에 의해 UBM 패턴(160) 상에 견고하게 결합될 수 있다.
솔더 범프(174)는 UBM 패턴(160) 상에 놓이는 솔더를 리플로우하여 형성되며, 금속간 화합물(172)은 솔더 범프(174)를 형성하는 리플로우 과정에서 형성될 수 있다. 솔더는 제2 금속 원소(M2)(즉, Sn) 또는 이를 포함하는 화합물, 예를들어, Sn, Sn-Pb, Sn-In, Sn-Ag, Sn-Au, Sn-Cu, Sn-Bi, Sn-Zn, Sn-Ag-Cu, Sn-Ag-Bi, Sn-Ag-Zn, Sn-Cu-Bi, Sn-Cu-Zn, Sn-Bi-Zn, Sn-Ag-Ce, 혹은 이들의 조합을 포함할 수 있다. 금속간 화합물(172)은 솔더 내의 금속이 UBM 패턴(160)의 금속과 반응하여 형성될 수 있다. 일 예로, 금속간 화합물(172)은 솔더 내의 주석(Sn)이 UBM 패턴(160)의 니켈(Ni)과 반응하여 형성된 주석-니켈의 2원계 합금을 포함할 수 있다.
리플로우 과정에서 솔더의 상변화에 의해 솔더와 UBM 패턴(160) 사이에 형성되는 금속간 화합물(172)은 UBM 패턴(160)의 젖음성(wettability)에 의해 UBM 패턴(160)의 측면까지 확산될 수 있다. 이에 따라, 연결 단자(170)는 보호 절연층(150)과 UBM 패턴(160) 사이의 공간으로 연장되어 연결 금속층(144)과 접촉하는 구조로 형성될 수 있다. 이 경우, 도 2c에 도시된 바와 같이, 연결 단자(170) 내의 제2 금속 원소(M2)(예컨대, 주석)은 연결 금속층(144)과의 접촉 영역을 통해 연결 금속층(144) 내로 확산될 수 있다. 도면에 연결 단자(170)가 보호 절연층(150)과 접하지 않는 것으로 도시되었으나, 본 발명의 실시예들이 이에 한정되는 것이 아니다. 다른 실시예에 따르면, 리플로우 과정에서 연결 단자(170)는 UBM 패턴(160)에 인접한 보호 절연층(150)과 접하도록 형성될 수 있다.
일반적으로, 연결 단자(170)와 연결 금속층(144)이 접촉되는 구조에서, 연결 금속층(144)은 낮은 저항 특성을 갖는 금(Au)으로 이루어질 수 있다. 금(Au)은 연결 단자(170) 내의 제2 금속 원소(M2), 즉, 주석(Sn)과의 반응성(또는 반응 속도)이 상대적으로 높을 수 있다. 이에 따라, 도 2d에 도시된 바와 같이, 리플로우 과정에서 연결 금속층(144) 내로 확산되는 제2 금속 원소(M2)(즉, 주석)의 양은 증대될 수 있으며, 연결 금속층(144) 내로 유입된 제2 금속 원소(M2)(주석)와 금의 반응에 의해 연결 금속층(144)의 부피가 팽창될 수 있다. 연결 금속층(144)의 부피 팽창은 연결 금속층(144) 및 이에 인접한 다른 층들(예컨대, 금속간 화합물(172) 또는 연결 금속층(144) 아래의 절연층)에 크랙을 유발할 수 있으며, 이로 인해 솔더 범프(174)가 떨어져 나가거나 크랙을 통해 연결 단자(170)의 금속 물질(예컨대, 은)이 다른 층들로 이동되어 전기적 단락이 발생될 수 있다. 그러나, 본 발명의 실시예들에 따르면, 연결 금속층(144)이 제2 금속 원소(M2)(예컨대, 주석)와의 반응성이 금(Au)보다 낮은 제1 금속 원속(예컨대, Cu)로 형성됨에 따라, 연결 금속층(144) 내로 유입되는 제2 금속 원소(M2)와 제1 금속 원소(M1)의 반응이 억제될 수 있다. 이에 따라, 연결 금속층(144) 및/또는 이에 인접한 다른 층들의 크랙의 발생이 방지되어 반도체 발광 소자의 신뢰성이 향상될 수 있다.
도 3, 도 5 및 도 6은 본 발명의 실시예들에 따른 반도체 발광 소자의 전기적 연결부를 설명하기 위한 개략적인 단면도들이다. 도 4a, 도 4b, 및 도 4c는 도 3의 A 부분에 대응하는 확대도들이다. 도 3 및 도 5의 전기적 연결부들(11)은 연결 전극(140)이 연결 금속층(144)을 포함하는 다층의 금속층 구조를 갖는 것을 제외하면, 도 1의 전기적 연결부(11)와 실질적으로 동일할 수 있다. 설명의 간소화를 위해 중복되는 구성의 상세한 설명은 생략한다.
도 3을 참조하면, 연결 전극(140)은 연결 금속층(144) 및 연결 금속층(144) 상의 배리어층(146)을 포함할 수 있다. 배리어층(146)은 연결 금속층(144)의 상부면을 전체적으로 덮을 수 있다. 예컨대, 배리어층(146)은 연결 금속층(144)과 UBM 패턴(160) 사이에 개재되어, 연결 금속층(144)과 보호 절연층(150) 사이로 연장될 수 있다. 이에 따라, 배리어층(146)은 UBM 패턴(160)과 보호 절연층(150) 사이에서 노출된 연결 금속층(144)의 상부면을 덮을 수 있다. 즉, 연결 단자(170)와 연결 금속층(144) 사이에 배리어층(146)이 개재될 수 있으며, 연결 단자(170)는 연결 금속층(144)과 직접 접하지 않을 수 있다. 배리어층(146)은, 도 4a에 도시된 바와 같이, 연결 단자(170)의 제2 금속 원소(M2)가 연결 금속층(144) 내로 확산되는 것을 방지하는 역할을 할 수 있다.
배리어층(146)은 제2 금속 원소(M2)가 연결 금속층(144) 내로 확산되는 것을 방지함과 더불어, UBM 패턴(160)과 연결 금속층(144)을 전기적으로 연결할 수 있는 금속 물질로 이루어질 수 있다. 예컨대, 배리어층(146)은 Cr, Ti, Pt, TiW 또는 이들 중 적어도 하나를 포함하는 합금으로 이루어질 수 있다. 실시예들에 따르면, 배리어층(146)은 단일층 또는 다층 구조를 가질 수 있다. 일 예로, 배리어층(146)은, 도 4a에 도시된 바와 같이, 단일층일 수 있다. 이 경우, 배리어층(146)은 Cr을 포함할 수 있으나, 이에 한정되는 것은 아니다. 다른 예로, 배리어층(146)은, 도 4b에 도시된 바와 같이, 차례로 적층된 제1 배리어층(146L) 및 제2 배리어층(146U)을 포함할 수 있다. 이 경우, 제1 배리어층(146L)은 Cr을 포함하고, 제2 배리어층(146U) 은 Ti, Pt 또는 TiW를 포함할 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 도시하지는 않았지만, 배리어층(146)은 3개층 이상으로 구성될 수도 있다.
배리어층(146)은 제2 두께(t2)를 가질 수 있다. 배리어층(146)의 제2 두께(t2)는, 연결 전극(140)의 방열 특성 및 저항 특성에 미치는 영향을 최소화하기 위해 연결 금속층(144)의 제1 두께(t1) 보다 작되, 확산 방지 기능을 충분히 수행할 수 있도록 일정 두께 이상으로 구현될 수 있다. 예컨대, 배리어층(146)의 제2 두께(t2)는 300 내지 10,000Å 일 수 있다.
도면에 UBM 패턴(160)이 차례로 적층된 제1 서브 UBM 패턴(162) 및 제2 서브 UBM 패턴(164)을 포함하는 것으로 도시되었으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. UBM 패턴(160)은 단일층 또는 3개층 이상일 수 있다. 그 외 구성은 도 1을 참조하여 설명한 바와 동일할 수 있으므로, 상세한 설명은 생략한다.
본 실시예에 따르면, 연결 전극(140)이 연결 단자(170)의 제2 금속 원소(M2)의 확산을 방지하기 위한 배리어층(146)을 포함함에 따라, 연결 단자(170)의 형성 과정에서 발생될 수 있는 불량(예컨대, 연결 금속층(144)의 부피 팽창에 따른 크랙 유발)이 더욱 방지될 수 있다. 결과적으로, 반도체 발광 소자의 신뢰성이 더욱 개선될 수 있다.
다른 실시예에 따르면, 도 4c에 도시된 바와 같이, UBM 패턴(160)은 옆으로 연장되어 보호 절연층(160)과 접할 수 있다. 이에 따라, 연결 단자(170)는 연결 전극(140)과 접하지 않을 수 있다. 그럼에도, 연결 단자(170)와 연결 전극(140) 사이의 UBM 패턴(160)의 두께는 상대적으로 작기 때문에, UBM 패턴(160) 내로 확산된 제2 금속 원소(M2)은 연결 전극(140) 내로 침투될 수 있다. 이와 같은 경우에도, 연결 전극(140)이 배리어층(146)을 포함함에 따라, 연결 단자(170)의 형성 과정에서 발생될 수 있는 불량(예컨대, 연결 금속층(144)의 부피 팽창에 따른 크랙 유발)이 더욱 방지될 수 있다. 또 다른 실시예에 따르면, 도 4c의 연결 전극(140)에서 배리어층(146)이 생략될 수도 있다.
도 5를 참조하면, 연결 전극(140)은 연결 금속층(144) 아래의 반사 금속층(142)을 더 포함할 수 있다. 즉, 연결 전극(140)은 차례로 적층된 반사 금속층(142), 연결 금속층(144) 및 배리어층(146)을 포함할 수 있다. 연결 금속층(144) 및 배리어층(146)의 구성은 전술한 바와 동일할 수 있다. 반사 금속층(142)은 발광 구조체에서 방출하는 광의 파장 영역에서 반사율이 높은 금속 또는 합금으로 이루어질 수 있다. 그 결과, 발광 구조체의 반사 효율이 증대되어 반도체 발광 소자의 광 추출 효율이 향상될 수 있다. 반사 금속층(142)은 예컨대, Ag, Al, Cr, Ni, Au, Ti, 이들의 조합, 또는 이들의 합금을 포함할 수 있다. 다른 실시예에 따르면, 도 5의 연결 전극(140)에서 배리어층(146)이 생략될 수 있다. 즉, 연결 전극(140)은 차례로 적층된 반사 금속층(142) 및 연결 금속층(144)을 포함할 수도 있다.
도 6을 참조하면, UBM 패턴(160)은 연결 전극(140)의 상부면에 대해 실질적으로 수직한 측면을 가질 수 있다. 그 외 다른 구성들은 전술한 바와 동일할 수 있다. 본 실시예에서, 연결 전극(140)이 차례로 적층된 반사 금속층(142), 연결 금속층(144) 및 배리어층(146)을 포함하는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 도 6의 연결 전극(140)에서, 반사 금속층(142) 및 배리어층(146) 중 하나는 생략될 수 있다.
도 7 및 도 8은 본 발명의 실시예들에 따른 반도체 발광 소자의 전기적 연결부를 설명하기 위한 단면도들이다. 설명의 간소화를 위해 중복되는 구성의 상세한 설명은 생략한다.
도 7 및 도 8을 참조하면, 보호 절연층(150)은 UBM 패턴(160)과 접할 수 있다. 예컨대, 보호 절연층(150)은 UBM 패턴(160)의 측면을 덮으며 UBM 패턴(160)의 상부면 상으로 연장될 수 있다. 보호 절연층(150)의 제1 개구부(OP1)는 UBM 패턴의160)의 상부면을 부분적으로 노출할 수 있다. 연결 단자(170)는 제1 개구부(OP1)에 노출된 UBM 패턴(160)의 상부면 상에 배치될 수 있다. 보호 절연층(150)이 UBM 패턴(160)과 접하도록 형성됨에 따라, 전기적 연결부(11)는 연결 단자(170)과 연결 전극(140)이 서로 접하지 않는 구조로 구현될 수 있다. 예컨대, 연결 단자(170)는 보호 절연층(150)과 접하되, 연결 전극(140)과는 이격될 수 있다. 이에 따라, 연결 단자(170)의 형성 과정에서 발생될 수 있는 불량(예컨대, 연결 금속층(144)의 부피 팽창에 따른 크랙 유발)이 더욱 방지될 수 있다. 결과적으로, 반도체 발광 소자의 신뢰성이 더욱 개선될 수 있다.
연결 전극(140)은, 도 7에 도시된 바와 같이 단일층의 연결 금속층(144)으로 구성되거나, 도 8에 도시된 바와 같이 연결 금속층(144)을 포함하는 다층의 금속층으로 구성될 수 있다. 다른 실시예에 따르면, 도 8의 연결 전극(140)에서, 반사 금속층(142) 및 배리어층(146) 중 하나는 생략될 수 있다.
이하 본 발명의 실시예들에 따른 전기적 연결부의 형성 방법에 대해 설명한다.
도 9a 내지 도 9e는 본 발명의 실시예들에 따른 반도체 발광 소자의 전기적 연결부의 형성 방법을 설명하기 위한 단면도들이다. 설명의 간소화를 위해 중복되는 구성의 상세한 설명은 생략한다.
도 9a를 참조하면, 기판(미도시) 상에 연결 전극(140) 및 보호 절연층(150)이 차례로 형성될 수 있다. 일 예로, 연결 전극(140)은 차례로 적층된 반사 금속층(142), 연결 금속층(144) 및 배리어층(146)을 포함할 수 있다. 반사 금속층(142), 연결 금속층(144) 및 배리어층(146)의 각각은 스퍼터링(sputtering), 전자빔(e-beam) 증착 또는 도금(plating)과 같은 공정을 이용하여 형성될 수 있다. 다른 예로, 도시된 바와 달리, 연결 전극(140)에서 반사 금속층(142) 및 배리어층(146) 중 하나는 생략될 수 있다. 보호 절연층(150)은 CVD, 스퍼터링(sputtering) 또는 전자빔(e-beam) 증착과 같은 공정을 이용하여 연결 전극(140)의 상부면을 전부 덮도록 형성될 수 있다.
도 9b를 참조하면, 보호 절연층(150) 상에 포토레지스트 패턴(MP)이 형성될 수 있다. 포토레지스트 패턴(MP)은 보호 절연층(150)의 일부를 노출하는 제2 개구부(OP2)를 가질 수 있다. 제2 개구부(OP2)에 인접한 포토레지스트 패턴(MP)의 하부에는, 포토레지스트 패턴(MP)의 내측벽이 함몰되어 형성된 언더컷 영역(UC)이 정의될 수 있다. 즉, 제2 개구부(OP2)는 포토레지스트 패턴(MP)의 하부의 언더컷 영역(UC)으로 확장된 구조를 가질 수 있다.
도 9c를 참조하면, 제2 개구부(OP2)에 노출된 보호 절연층(150)이 제거될 수 있다. 보호 절연층(150)의 제거는 습식 식각 공정을 이용할 수 있다. 습식 식각 동안, 보호 절연층(150)은 언더컷 영역(UC, 도 9b 참조)을 통해 측방으로 식각될 수 있다. 그 결과, 보호 절연층(150) 내에 제2 개구부(OP2)보다 확장된 폭을 가지며, 연결 전극(140)을 노출하는 제1 개구부(OP1)가 형성될 수 있다.
도 9d를 참조하면, 연결 전극(140) 상에 UBM 층(160L)이 형성될 수 있다. 일 예로, UBM 층(160L)은 스퍼터링 공정을 이용하여 형성될 수 있다. UBM 층(160L)은, 제2 개구부(OP2)에 노출된 연결 전극(140)의 상부면과, 포토레지스트 패턴(MP)의 상부면 및 측면을 덮도록 형성될 수 있다. 제2 개구부(OP2)가 언더컷 영역(UC, 도 9B 참조)으로 확장되는 구조를 가짐에 따라, 스퍼터링 공정 동안 증착 물질은 언더컷 영역(UC) 아래의 연결 전극(140)의 상부면에도 증착될 수 있다. 즉, UBM 층(160L)은 연결 전극(140) 상에 형성되는 제1 부분(P1) 및 포토레지스트 패턴(MP) 상에 형성되는 제2 부분(P2)을 포함할 수 있으며, 제1 부분(P1)은 포토레지스트 패턴(MP)의 언더컷 영역(UC) 아래로 연장되어 완만하게 경사진 측면을 갖도록 형성될 수 있다.
도 9e를 참조하면, 포토레지스트 패턴(MP)이 제거될 수 있다. 포토레지스트 패턴(MP)의 제거는 리프트 오프(lift off) 공정을 이용할 수 있다. 포토레지스트 패턴(MP)의 제거 동안, UBM 층(160L)의 제2 부분(P2)도 함께 제거될 수 있다. 포토레지스트 패턴(MP)의 제거 후 잔존된 UBM 층(160L)의 제1 부분(P1)은 UBM 패턴(160)으로 정의될 수 있다.
다시 도 5를 참조하면, UBM 패턴(160) 상에 솔더 범프(174)가 형성될 수 있다. 예컨대, 솔더 범프(174)는 UBM 패턴(160) 상에 솔더를 형성하고 이를 리플로우(reflow)하여 형성할 수 있다. 리플로우 동안, 솔더 범프(174)와 UBM 패턴(160) 사이에 금속간 화합물(172)가 형성될 수 있다. 예컨대, 금속간 화합물(172)은 UBM 패턴(160)과 솔더 성분(예컨대, 주석)이 각각 부분적으로 용융되어 주석(Sn)-니켈(Ni)의 2원계 합금으로 형성될 수 있다. 금속간 화합물(172)은 UBM 패턴(160)의 측면까지 덮도록 확산될 수 있으며, 이에 따라 연결 단자(170)는 보호 절연층(150)과 UBM 패턴(160) 사이의 공간으로 연장되어 연결 전극(140)과 접촉될 수 있다. 다른 예로, 솔더 범프(174)는 패키지 기판 상에 형성된 솔더를 UBM 패턴(160)에 접합시킨 후 리플로우하여 형성될 수 있다. 본 발명의 실시예들에 따르면, 연결 금속층(144)이 제1 금속 원소(M1, 예컨대, 구리(Cu))를 포함하는 물질로 형성되거나, 연결 금속층(144) 상에 배리어층(146)이 형성됨에 따라, 리플로우 동안 발생될 수 있는 불량(예컨대, 연결 금속층(144)의 부피 팽창에 따른 크랙 유발)이 방지될 수 있다. 그 결과, 신뢰성이 향상된 반도체 발광 소자의 제공이 가능할 수 있다.
도 10a 및 도 10b는 본 발명의 실시예들에 따른 반도체 발광 소자의 전기적 연결부의 형성 방법을 설명하기 위한 단면도들이다. 설명의 간소화를 위해 중복되는 구성의 상세한 설명은 생략한다.
도 10a를 참조하면, 보호 절연층(150) 및 포토레지스트 패턴(MP)이 형성된 연결 전극(140) 상에 UBM 층(160L)이 형성될 수 있다. UBM 층(160L)은 연결 전극(140) 상의 제1 부분(P1) 및 포토레지스트 패턴(MP) 상의 제2 부분(P2)을 포함할 수 있다. 본 실시예에, UBM 층(160L)은 도 7c의 UBM 층(160L)의 형성 방법보다 직진성을 가지고 증착되거나, 증착 표면에서 낮은 유동성을 가지도록 증착되는 방식에 의해 형성될 수 있다. 일 예로, UBM 층(160L)은 전자빔(e-beam) 증착을 이용하여 형성될 수 있다. 이 경우, UBM 층(160L)의 제1 부분(P1)은 언더컷 영역(UC, 도 9b 참조) 아래의 연결 전극(140) 상에는 형성되지 않으며, 연결 전극(140)의 상부면의 실질적으로 수직한 측면을 가지도록 형성될 수 있다. 또한, UBM 층(160L)의 제2 부분(P1)은 포토레지스트 패턴(MP)의 상부면을 덮고, 제2 개구부(OP2)에 노출된 측면은 덮지 않도록 형성될 수 있다. 다른 예로, UBM 층(160L)은 도금 공정을 이용하여 형성될 수 있다. 연결 전극(140), 보호 절연층(150) 및 포토레지스트 패턴(MP)의 형성 방법은 도 9a 및 도 9b에서 설명한 바와 실질적으로 동일할 수 있으므로 상세한 설명은 생략한다.
도 10b를 참조하면, 포토레지스트 패턴(MP)이 제거될 수 있다. 포토레지스트 패턴(MP)의 제거는 도 9e를 참조하여 설명한 바와 동일할 수 있다. 포토레지스트 패턴(MP)의 제거 동안, UBM 층(160L)의 제2 부분(P2)은 함께 제거되고, 제1 부분(P1)은 잔존되어 UBM 패턴(160)이 형성될 수 있다.
다시 도 6을 참조하면, UBM 패턴(160) 상에 연결 단자(170)가 형성될 수 있으며, 이로써 도 6의 전기적 연결부(11)의 형성이 완료될 수 있다. 연결 단자(170)의 형성 방법은 도 5를 참조하여 설명한 바와 동일할 수 있다.
도 11a 내지 도 11c는 본 발명의 실시예들에 따른 반도체 발광 소자의 전기적 연결부의 형성 방법을 설명하기 위한 단면도들이다. 설명의 간소화를 위해 중복되는 구성의 상세한 설명은 생략한다.
도 11a를 참조하면, 연결 전극(140) 상에 UBM 패턴(160)이 형성될 수 있다. 일 예로, UBM 패턴(160) 형성하는 것은, 연결 전극(140) 상에 마스크 패턴(미도시)을 형성하는 것, 마스크 패턴(미도시)이 형성된 연결 전극(140) 상에 UBM 층을 형성하는 것, 및 마스크 패턴(미도시)을 제거하는 것을 포함할 수 있다. 다른 예로, UBM 패턴(160) 형성하는 것은, 연결 전극(140) 상에 UBM 층을 형성하는 것, UBM 층 상에 마스크 패턴(미도시)을 형성하는 것, 및 마스크 패턴(미도시)을 이용하여 UBM 층을 식각하는 것을 포함할 수 있다. 마스크 패턴(미도시)은 포토레지스트 물질을 포함할 수 있으며, UBM 층의 형성은 스퍼터링 또는 전자빔(e-beam) 증착을 이용할 수 있다. 연결 전극(140)이 차례로 적층된 반사 금속층(142), 연결 금속층(144) 및 배리어층(146)을 포함하는 것으로 도시되었으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
도 11b를 참조하면, 연결 전극(140) 상에 보호 절연층(150)이 형성될 수 이다. 보호 절연층(150)은 UBM 패턴(160)을 전부 덮을 수 있다.
도 11c를 참조하면, 보호 절연층(150) 내에 UBM 패턴(160)의 상부면을 부분적으로 노출하는 제1 개구부(OP1)가 형성될 수 있다. 제1 개구부(OP1)는 보호 절연층(150) 상에 마스크 패턴(미도시)을 형성한 후 이를 식각 마스크로 보호 절연층(150)을 식각하여 형성될 수 있다.
다시 도 8을 참조하면, 보호 절연층(150)의 제1 개구부(OP1) 내에 솔더 범프(174)가 형성될 수 있다. 예컨대, 솔더 범프(174)는 UBM 패턴(160) 상에 솔더를 형성하고 이를 리플로우(reflow)하여 형성할 수 있다. 리플로우 동안, 솔더 범프(174)와 UBM 패턴(160) 사이에 금속간 화합물(172)가 형성될 수 있다. 이로써, 도 8의 전기적 연결부(11)의 형성이 완료될 수 있다.
본 실시예의 경우, 보호 절연층(150)이 UBM 패턴(160)과 접하도록 형성됨에 따라, 리플로우 동안 금속간 화합물(172)이 연결 전극(140)으로 확산되는 것이 차단될 수 있다. 이에 따라, 리플로우 동안 발생될 수 있는 불량(예컨대, 연결 금속층(144)의 부피 팽창에 따른 크랙 유발)이 방지될 수 있다.
이하 상술한 전기적 연결부를 포함하는 반도체 발광 소자에 대해 설명한다.
도 12 및 도 17은 본 발명의 실시예들에 따른 반도체 발광 소자를 설명하기 위한 개략적인 평면도들이다. 도 13 내지 도 16은 도 12의 I-I’선에 따른 단면도들이다.
도 12 및 도 13을 참조하면, 반도체 발광 소자(20)는 기판(100), 발광 구조체(110), 절연층들(120, 130, 150) 및 전기적 연결부들(11a, 11b)을 포함할 수 있다. 발광 구조체(110)는 기판(100) 상에 차례로 적층된 제1 반도체층(112), 활성층(114) 및 제2 반도체층(116)을 포함할 수 있다. 전기적 연결부들(11a 11b)은 제1 반도체층(112)과 전기적으로 연결되는 제1 전기적 연결부(11a) 및 제2 반도체층(116)과 전기적으로 연결되는 제2 전기적 연결부(11b)를 포함할 수 있다. 절연층들(120, 130, 150)은 제1 절연층(120), 제2 절연층(130) 및 보호 절연층(150)을 포함할 수 있다. 기판(100)은 예를 들어, 사파이어 기판일 수 있으며, 반도체 성장용 기판으로 제공될 수 있다. 도시하지는 않았지만, 기판(100)과 제1 반도체층(112) 사이에 버퍼층(미도시)이 개재될 수 있다. 버퍼층(미도시)은 기판(100)과 제1 반도체층(112) 사이의 격자 부정합을 완화하기 위해 제공될 수 있다.
발광 구조체(110)는 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 제1 영역(R1)은 제2 반도체층(116) 및 활성층(114)이 식각되어 제1 반도체층(112)의 상부면을 노출하는 발광 구조체(110)의 식각 영역에 해당할 수 있다. 제2 영역(R2)은 제1 영역(R1)의 형성 동안 식각되지 않은 발광 구조체(110)의 메사 영역에 해당할 수 있다. 제2 영역(R2)은 제1 영역(R1)보다 두꺼울 수 있다.
제1 반도체층(112)은 n형 불순물이 도핑된 반도체로 이루어질 수 있으며, 예컨대, n형 질화물 반도체층일 수 있다. 제2 반도체층(116)은 p형 불순물이 도핑된 반도체로 이루어질 수 있으며, 예컨대, p형 질화물 반도체층일 수 있다. 제1 및 제2 반도체층들(112, 116)은 AlxInyGa(1-x-y)N 조성식(여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1임)을 가지며, 예컨대, GaN, AlGaN, InGaN, AlInGaN 등의 물질을 포함할 수 있다.
제1 및 제2 반도체층들(112, 116) 사이에 배치되는 활성층(114)은 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 방출할 수 있다. 활성층(114)은 제1 및 제2 반도체층들(112, 116)의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 반도체층들(112, 116)이 GaN계 화합물 반도체인 경우, 활성층(114)은 GaN의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 InGaN계 화합물 반도체를 포함할 수 있다. 활성층(114)은 양자 우물층과 양자 장벽층이 서로 교대로 적층된 다중 양자 우물(Multiple Quantum Wells, MQW) 구조, 예컨대, InGaN/GaN 구조를 가질 수 있다. 그러나, 본 발명의 실시예들이, 이에 제한되는 것은 아니다. 다른 예로, 활성층(114)은 단일 양자 우물 구조(Single Quantum Well, SQW)를 가질 수도 있다.
발광 구조체(110)의 제1 및 제2 영역들(R1, R2) 상에 제1 절연층(120)이 배치될 수 있다. 제1 절연층(120)은 제2 영역(R2) 상의 제2 반도체층(116)의 상부면 및 제1 영역(R1) 상의 제1 반도체층(112)의 상부면을 부분적으로 노출할 수 있다. 제1 절연층(120)은 제2 반도체층(116)보다 낮은 굴절률을 갖는 절연성 물질, 예컨대 실리콘 산화물을 포함할 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
제1 절연층(120)에 의해 노출된 제2 반도체층(116)의 상부면 상에 콘택 전극(125)이 배치될 수 있다. 즉, 콘택 전극(125)은 발광 구조체(110)의 제2 영역(R2) 상에 배치되며, 제2 영역(R2)의 제2 반도체층(116)의 상부면과 직접 접할 수 있다. 일 실시예에서, 콘택 전극(125)은 Ag, Al, 이들의 조합, 또는 이들의 합금을 포함할 수 있다. 다른 실시예에 있어서, 콘택 전극(125)은 Ag, Al, Ni, Au, Ag, Ti, Cr, Pd, Cu, Pt, Sn, W, Rh, Ir, Ru, Mg, 및 Zn 중에서 선택되는 적어도 하나의 금속, 또는 적어도 하나의 금속을 포함하는 합금으로 이루어질 수 있다.
제1 절연층(120) 상에 콘택 전극(125)을 덮는 제2 절연층(130)이 배치될 수 있다. 제2 절연층(130)은 제1 영역(R1) 상에서 제1 반도체층(112)을 노출하는 적어도 하나의 제3 개구부(OP3), 및 제2 영역(R2) 상에서 콘택 전극(125)을 노출하는 적어도 하나의 제4 개구부(OP4)를 포함할 수 있다. 바람직하게, 제3 및 제4 개구부들(OP3, OP4)은 각각 복수 개로 제공될 수 있다. 제2 절연층(130)은 제1 절연층(120)과 동일한 물질을 포함할 수 있다. 제2 절연층(130)은 예컨대, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
제2 절연층(130) 상에 연결 전극들(140a, 140b)이 배치될 수 있다. 연결 전극들(140a, 140b)은 제2 절연층(130)의 제3 개구부(OP3)를 통해 제1 반도체층(112)과 접속하는 제1 연결 전극(140a)과, 제2 절연층(130)의 제4 개구부(OP4)를 통해 콘택 전극(125)과 접속하는 제2 연결 전극(140b)을 포함할 수 있다. 제1 연결 전극(140a)은 차례로 적층된 제1 반사 금속층(142a), 제1 연결 금속층(144a) 및 제1 배리어층(146a)을 포함할 수 있다. 제2 연결 전극(140b)은 차례로 적층된 제2 반사 금속층(142b), 제2 연결 금속층(144b) 및 제2 배리어층(146b)을 포함할 수 있다. 제1 반사 금속층(142a)은 그 아래의 제2 절연층(130) 및 제3 개구부(OP3)에 노출된 제1 반도체층(112)과 직접 접할 수 있다. 제1 연결 금속층(144a)은 제1 반사 금속층(142a)의 상부면을 전체적으로 덮을 수 있고, 제1 배리어층(146a)은 제1 연결 금속층(144a)의 상부면을 전체적으로 덮을 수 있다. 예컨대, 제1 반사 금속층(142a) 및/또는 제1 배리어층(146a)의 평면 형상은 제1 연결 금속층(144a)의 평면 형상과 실질적으로 동일할 수 있다. 그러나 본 발명의 실시예들이 이에 한정되는 것은 아니다.
제2 반사 금속층(142b)은 그 아래의 제2 절연층(130) 및 제4 개구부(OP4)에 노출된 콘택 전극(125)과 직접 접할 수 있다. 제2 연결 금속층(144b)은 제2 반사 금속층(142b)의 상부면을 전체적으로 덮을 수 있고, 제2 배리어층(146b)은 제2 연결 금속층(144b)의 상부면을 전체적으로 덮을 수 있다. 예컨대, 제2 반사 금속층(142b) 및/또는 제2 배리어층(146b)의 평면 형상은 제2 연결 금속층(144b)의 평면 형상과 실질적으로 동일할 수 있다. 그러나 본 발명의 실시예들이 이에 한정되는 것은 아니다. 반사 금속층들(142a, 142b), 연결 금속층들(144a, 144b) 및 배리어층들(146a, 146b)은 각각 전술한 전기적 연결부(11)의 반사 금속층(142), 연결 금속층(144), 및 배리어층(146)과 동일한 물질을 포함할 수 있다.
도 1의 연결 금속층(144)과 마찬가지로, 연결 금속층들(144a, 144b)은 약 500 내지 15,000Å의 두께를 가질 수 있다. 바람직하게, 연결 금속층들(144a, 144b)은 5000Å 이상일 수 있다. 더하여, 연결 금속층들(144a, 144b)의 전체 평면적은 UBM 패턴(160)의 전체 평면적보다 클 수 있다. 예컨대, 연결 금속층(144)의 전체 평면적은 UBM 패턴(160)의 전체 평면적보다 2배 이상일 수 있다. 연결 금속층(144)의 전체 평면적은 반도체 발광 소자(20)의 전체 평면적 대비 약 80%이상일 수 있다. 배리어층들(146a, 146b)은 연결 금속층들(144a, 144b)보다 작은 두께를 가질 수 있다. 예컨대, 배리어층들(146a, 146b)은 300 내지 10,000Å의 두께를 가질 수 있다.
제1 및 제2 연결 전극들(140a, 140b) 상에 보호 절연층(150)이 배치될 수 있다. 보호 절연층(150)은 제1 영역(R1) 상으로 연장되어 제2 절연층(130)을 덮을 수 있으며, 제2 영역(R2) 상에서 제1 및 제2 연결 전극들(140a, 140b)의 상부면들을 부분적으로 노출하는 제5 개구부들(OP5)을 가질 수 있다. 보호 절연층(150)은 예컨대, 패시베이션 절연막인 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다.
제5 개구부들(OP5)에 노출된 연결 전극들(140a, 140b)의 상부면 상에 UBM 패턴들(160a, 160b)이 배치될 수 있다. 예컨대, UBM 패턴들(160a, 160b)은 제1 연결 전극(140a) 상에 배치되는 제1 UBM 패턴(160a)과 제2 연결 전극(140b) 상에 배치되는 제2 UBM 패턴(160b)을 포함할 수 있다. UBM 패턴들(160a, 160b)은 전술한 전기적 연결부(11)의 UBM 패턴(160)과 동일 또는 유사한 구성을 가질 수 있다. 예컨대, UBM 패턴들(160a, 160b)은 단일층 또는 다층 구조로 가질 수 있으며, Ni, Cu, Cr, Au, NiOx, CrOx, Ti, TiOx, Sn, SnOx, 및 TiW 중 적어도 하나를 포함할 수 있다. 제1 및 제2 UBM 패턴들(160a, 160b)이 각각 2개씩 제공되는 것으로 도시되었으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 각각의 제1 및 제2 UBM 패턴들(160a, 160b)은 단수로 제공되거나 3개 이상일 수 있다.
제1 UBM 패턴(160a) 상에 제1 연결 단자(170a)가 배치될 수 있고, 제2 UBM 패턴(160b) 상에 제2 연결 단자(170b)가 배치될 수 있다. 제1 및 제2 연결 단자들(170a, 170b)은 전술한 전기적 연결부(11)의 연결 단자(170)과 동일 또는 유사한 구성을 가질 수 있다. 예컨대, 제1 및 제2 연결 단자들(170a, 170b)의 각각은 전기적 연결부(11)의 연결 단자(170)와 마찬가지로 금속간 화합물 및 솔더 범프를 포함할 수 있다.
제1 연결 전극(140a), 제1 UBM 패턴(160a) 및 제1 연결 단자(170a)는 제1 전기적 연결부(11a)를 구성할 수 있고, 제2 연결 전극(140b), 제2 UBM 패턴(160b) 및 제2 연결 단자(170b)는 제2 전기적 연결부(11b)를 구성할 수 있다. 제1 및 제2 전기적 연결부들(11a, 11b)은 전술한 전기적 연결부(11)와 같이 다양한 형태로 구현될 수 있다. 일 예로, 도 14에 도시된 바와 같이, 연결 전극들(140a, 140b)에서 배리어층들(146a, 146b)이 생략될 수 있다. 다른 예로, 도 15에 도시된 바와 같이, 연결 전극들(140a, 140b)에서 반사 금속층들(142a, 142b)이 생략될 수 있다. 이 경우, 제2 절연층(130)의 제3 개구부(OP3) 내에는 제1 반도체층(112)와 접하는 추가적 콘택 전극(127)이 배치될 수 있다. 추가적 콘택 전극(127)은 콘택 전극(125)과 동일한 물질을 포함할 수 있다. 제1 연결 금속층(144a)는 추가적 콘택 전극(127)을 통해 제1 반도체층(112)와 전기적으로 연결될 수 있다. 또 다른 예로, 도 16에 도시된 바와 같이, 보호 절연층(150)은 UBM 패턴들(160a, 160b)과 접하도록 형성될 수 있으며, UBM 패턴들(160a, 160b) 상의 연결 단자들(170a, 170b)는 연결 전극들(140a, 140b)와 접하지 않도록 구현될 수 있다.
상술한 구성들의 평면적 배치 및 개수는 다양하게 변형될 수 있다. 예컨대, 도 17에 도시된 바와 같이, 발광 구조체(110)의 제2 영역(R2)은 아일랜드 형태로 형성될 수 있으며, 제2 절연층(130)의 제3 개구부들(OP3)은 제2 영역(R2) 내에 아일랜드 형태로 각각 형성될 수 있다. 또한, 제1 UBM 패턴(160a)는 단수로 제공되는 반면, 제2 UBM 패턴(160b)는 4개로 제공될 수도 있다.
이하 상술한 반도체 발광 소자를 포함하는 반도체 발광 소자 패키지에 대해 설명한다.
도 18 및 도 19는 본 발명의 실시예들에 따른 반도체 발광 소자 패키지를 나타내는 개략적인 단면도들이다.
도 18을 참조하면, 본 발명의 실시예들에 따른 반도체 발광 소자 패키지(1)는 패키지 본체(10), 한 쌍의 리드 프레임들(12, 14), 반도체 발광 소자(20) 및 봉지층(30)을 포함할 수 있다. 한 쌍의 리드 프레임들(12, 14)은 제1 리드 프레임(12)과 제2 리드 프레임(14)을 포함할 수 있다. 반도체 발광 소자(20)는 도 12 내지 도 17을 참조하여 설명한 바와 동일할 수 있으므로, 이에 대한 설명은 생략한다.
반도체 발광 소자(20)는 UBM 패턴들(160a, 160b) 상에 각각 형성되는 연결 단자들(170a, 170b)에 의해 제1 및 제2 리드 프레임들(12, 14)에 실장될 수 있다. 예컨대, 제1 UBM 패턴(160a)은 제1 연결 단자(170a)를 통해 제1 리드 프레임(12)에 전기적으로 연결되고, 제2 UBM 패턴(160b)은 제2 연결 단자(170b)를 통해 제2 리드 프레임(14)에 전기적으로 연결될 수 있다. 제1 UBM 패턴(160a) 및 제1 연결 단자(170a)는 제1 전기적 연결부(11a)를 구성할 수 있으며, 제2 UBM 패턴(160b) 및 제2 연결 단자(170b)는 제2 전기적 연결부(11b)를 구성할 수 있다. 제1 및 제2 전기적 연결부들(11a, 11b)은 각각 단수 또는 복수 개로 제공될 수 있다.
패키지 본체(10a)는 빛의 반사 효율 및 광 추출 효율이 향상을 위한 반사컵을 구비할 수 있으며, 반사컵 내에는 투광성 물질로 이루어진 봉지층(30)이 배치되어 반도체 발광 소자(20)를 밀봉할 수 있다. 봉지층(30)은 형광체가 분산된 수지를 포함할 수 있다. 상기 형광체는 예컨대, 녹색 형광체 및/또는 적색 형광체를 포함할 수 있다.
리드 프레임들(12, 14)에 인가되는 전기적 신호는 전기적 연결부들(11a, 11b)를 통해 활성층(114, 도 13 참조)에 전달될 수 있으며, 이에 따라, 활성층(114)에서 전자-정공 재결합이 일어날 수 있다. 전자-정공 재결합에 의해 생성되는 빛은 기판(100, 도 13 참조)을 통해 상부로 방출될 수 있다. 즉, 반도체 발광 소자(20)는 기판(100)을 통해 빛이 방출되는 플립칩 구조를 가질 수 있다.
도 19를 참조하면, 발광 소자 패키지(2)는 실장 기판(10b), 반도체 발광 소자(20) 및 봉지층(30)을 포함할 수 있다. 반도체 발광 소자(20)는 도 12 내지 도 17을 참조하여 설명한 바와 동일할 수 있으므로, 이에 대한 설명은 생략한다.
반도체 발광 소자(20)는 실장 기판(10b)에 실장되어 제1 및 제2 회로 패턴들(16, 18)에 전기적으로 연결될 수 있다. 예컨대, 제1 UBM 패턴(160a)은 제1 연결 단자(170a)를 통해 제1 회로 패턴(16)에 전기적으로 연결되고, 제2 UBM 패턴(160b)은 제2 연결 단자(170b)를 통해 제2 회로 패턴(16)에 전기적으로 연결될 수 있다. 실장 기판(10b)은 PCB, MCPCB, MPCB, FPCB 등의 기판으로 제공될 수 있으며, 실장 기판(10a)의 구조는 다양한 형태로 응용될 수 있다. 반도체 발광 소자(20)는 봉지층(30)에 의해 봉지될 수 있다. 이를 통해 칩 온 보드(Chip On Board, COB) 타입의 패키지 구조를 구현할 수 있다. 본 발명의 실시예들에 따른 반도체 발광 소자(20)를 포함하는 패키지 구조는 상술한 예들에 한정되지 않으며 다양한 형태(예컨대, 칩 스케일 패키지 형태)로 구현될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 차례로 적층된 제1 반도체층, 활성층, 및 제2 반도체층을 포함하는 발광 구조체;
    상기 발광 구조체 상에 배치되고, 상기 제1 및 제2 반도체층들 중 적어도 하나와 전기적으로 연결되는 연결 금속층을 포함하는 연결 전극;
    상기 연결 전극 상의 UBM 패턴; 및
    상기 UBM 패턴 상의 연결 단자를 포함하고,
    상기 연결 금속층은 금(Au)보다 열전도도가 높은 제1 금속 원소를 포함하고, 상기 연결 단자는 제2 금속 원소를 포함하되,
    상기 제1 금속 원소와 상기 제2 금속 원소와의 반응성은 금(Au)과 상기 제2 금속 원소와의 반응성보다 낮은 반도체 발광 소자.
  2. 제 1 항에 있어서,
    상기 제1 금속 원소는 구리(Cu)를 포함하고,
    상기 제2 금속 원소는 주석(Sn)을 포함하는 반도체 발광 소자.
  3. 제 1 항에 있어서,
    상기 연결 금속층 상에 배치되고, 상기 UBM 패턴과 이격되는 보호 절연층을 더 포함하되,
    상기 연결 단자는 상기 보호 절연층과 상기 UBM 패턴 사이로 연장되어 상기 연결 전극과 접하는 반도체 발광 소자.
  4. 제 3 항에 있어서,
    상기 연결 전극은 상기 연결 금속층과 상기 UBM 패턴 사이의 배리어층을 더 포함하되,
    상기 배리어층은 상기 연결 금속층과 상기 연결 단자 사이로 연장되어 상기 보호 절연층과 접하는 반도체 발광 소자.
  5. 제 4 항에 있어서,
    상기 배리어층은 Cr, Ti, Pt 또는 TiW 중 적어도 하나를 포함하는 반도체 발광 소자.
  6. 제 4 항에 있어서,
    상기 배리어층은 차례로 적층된 제1 배리어층 및 제2 배리어층을 포함하되,
    상기 제1 및 제2 배리어층들은 서로 다른 금속 물질을 포함하는 반도체 발광 소자.
  7. 제 4 항에 있어서,
    상기 배리어층의 두께는 상기 연결 금속층의 두께보다 작은 반도체 발광 소자.
  8. 제 7 항에 있어서,
    상기 연결 금속층의 두께는 500 내지 15,000 Å이고,
    상기 배리어층의 두께는 300 내지 10,000 Å인 반도체 발광 소자.
  9. 제 1 항에 있어서,
    상기 연결 금속층의 평면적은 상기 UBM 패턴의 평면적의 2배 이상인 반도체 발광 소자.
  10. 제 1 항에 있어서,
    상기 연결 전극은 상기 발광 구조체와 상기 연결 금속층 사이의 반사 금속층을 더 포함하되,
    상기 반사 금속층은 상기 제1 및 제2 반도체층들 중 하나와 직접 연결되는 반도체 발광 소자.
  11. 제 1 항에 있어서,
    상기 발광 구조체와 상기 연결 전극 사이의 제1 절연층을 더 포함하되,
    상기 발광 구조체는 메사 영역 및 상기 메사 영역보다 얇은 두께를 갖는 식각 영역을 포함하고,
    상기 제1 절연층은 상기 메사 영역 및 상기 식각 영역을 덮되,
    상기 식각 영역에서, 상기 제1 절연층은 상기 제1 반도체층을 노출하는 개구부를 갖는 반도체 발광 소자.
  12. 제 11 항에 있어서,
    상기 연결 전극은 상기 개구부를 통해 상기 제1 반도체층에 연결되는 반도체 발광 소자.
  13. 제 12 항에 있어서,
    상기 연결 전극은 제1 연결 전극이되,
    상기 반도체 발광 소자는:
    상기 메사 영역 상의 상기 제1 절연층 상에 배치되고, 상기 제1 연결 전극과 이격되는 제2 연결 전극, 상기 제2 연결 전극은 상기 제1 연결 금속층과 동일한 물질을 포함하는 제2 연결 금속층을 포함하고; 및
    상기 메사 영역과 상기 제1 절연층 사이에 개재되고, 상기 메사 영역의 상기 제2 반도체층과 접하는 콘택 전극을 더 포함하되,
    상기 메사 영역 상에서, 상기 제2 연결 전극은 상기 제1 절연층을 관통하여 상기 콘택 전극과 접하는 반도체 발광 소자.
  14. 제 11 항에 있어서,
    상기 개구부 내에 배치되어 상기 제1 반도체층과 접하는 추가적 콘택 전극을 더 포함하되,
    상기 연결 금속층은 상기 추가적 콘택 전극을 통해 상기 제1 반도체층과 전기적으로 연결되는 반도체 발광 소자.
  15. 제 1 항에 있어서,
    상기 UBM 패턴을 덮으며, 상기 UBM 패턴의 상부면을 부분적으로 노출하는 개구부를 갖는 보호 절연층을 더 포함하되,
    상기 연결 단자는 상기 개구부에 노출된 상기 UBM 패턴의 상부면 상에 배치되는 반도체 발광 소자.
  16. 차례로 적층된 제1 반도체층, 활성층, 및 제2 반도체층을 포함하는 발광 구조체;
    상기 발광 구조체 상의 연결 전극;
    상기 연결 전극 상의 UBM 패턴;
    상기 연결 전극 상에 배치되고, 상기 UBM 패턴과 이격되는 보호 절연층; 및
    상기 UBM 패턴 상에 배치되고, 상기 UBM 패턴과 상기 보호 절연층 사이로 연장되어 상기 연결 전극과 접하는 연결 단자를 포함하되,
    상기 연결 전극은,
    상기 제1 및 제2 반도체들 중 적어도 하나와 전기적으로 연결되는 연결 금속층; 및
    상기 연결 금속층과 상기 UBM 패턴 사이 개재되고, 상기 연결 금속층과 상기 보호 절연층 사이로 연장되는 배리어층을 포함하는 반도체 발광 소자.
  17. 제 16 항에 있어서,
    상기 연결 금속층은 금(Au)보다 열전도도가 높은 제1 금속 원소를 포함하고, 상기 연결 단자는 제2 금속 원소를 포함하되,
    상기 제1 금속 원소와 상기 제2 금속 원소와의 반응성은 금(Au)과 상기 제2 금속 원소와의 반응성보다 낮은 반도체 발광 소자.
  18. 제 16 항에 있어서,
    상기 배리어층의 두께는 상기 연결 금속층의 두께보다 작은 반도체 발광 소자.
  19. 제 16 항에 있어서,
    상기 발광 구조체와 상기 연결 전극 사이의 제1 절연층을 더 포함하되,
    상기 발광 구조체는 메사 영역 및 상기 메사 영역보다 얇은 두께를 갖는 식각 영역을 포함하고,
    상기 제1 절연층 및 상기 메사 영역 및 상기 식각 영역을 덮되,
    상기 식각 영역에서, 상기 제1 절연층은 상기 제1 반도체층을 노출하는 개구부를 갖는 반도체 발광 소자.
  20. 제 19 항에 있어서,
    상기 연결 전극은 상기 연결 금속층과 제1 절연층 사이의 반사 금속층을 더 포함하되,
    상기 반사 금속층은 상기 개구부를 통해 상기 제1 반도체층에 직접 연결되는 반도체 발광 소자.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200056598A (ko) * 2018-11-15 2020-05-25 삼성전자주식회사 Ubm을 포함하는 웨이퍼-레벨 반도체 패키지

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6436531B2 (ja) * 2015-01-30 2018-12-12 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
DE102017110073A1 (de) * 2017-05-10 2018-11-15 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines strahlungsemittierenden Halbleiterbauelements und strahlungsemittierendes Halbleiterbauelement
KR20210056751A (ko) 2019-11-11 2021-05-20 삼성전자주식회사 비아를 포함하는 반도체 패키지
US11410947B2 (en) 2019-12-19 2022-08-09 Texas Instruments Incorporated Brass-coated metals in flip-chip redistribution layers

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160013737A (ko) * 2014-07-28 2016-02-05 삼성전자주식회사 솔더 조인트를 갖는 반도체 소자 및 그 형성 방법
KR20160056330A (ko) * 2014-11-10 2016-05-20 삼성전자주식회사 반도체 소자, 반도체 소자 패키지 및 조명 장치

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0555228A (ja) 1991-08-27 1993-03-05 Nec Corp 半導体装置
KR100313706B1 (ko) 1999-09-29 2001-11-26 윤종용 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법
KR100306842B1 (ko) 1999-09-30 2001-11-02 윤종용 범프 패드에 오목 패턴이 형성된 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법
TW449813B (en) * 2000-10-13 2001-08-11 Advanced Semiconductor Eng Semiconductor device with bump electrode
US6413851B1 (en) 2001-06-12 2002-07-02 Advanced Interconnect Technology, Ltd. Method of fabrication of barrier cap for under bump metal
TWI230425B (en) * 2004-02-06 2005-04-01 South Epitaxy Corp Bumping process for light emitting diode
JP4327656B2 (ja) * 2004-05-20 2009-09-09 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP2008016514A (ja) * 2006-07-03 2008-01-24 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US20080251916A1 (en) * 2007-04-12 2008-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. UBM structure for strengthening solder bumps
US8405199B2 (en) * 2010-07-08 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive pillar for semiconductor substrate and method of manufacture
JP2012023181A (ja) 2010-07-14 2012-02-02 Lapis Semiconductor Co Ltd 半導体装置及びその製造方法
US20120098124A1 (en) * 2010-10-21 2012-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having under-bump metallization (ubm) structure and method of forming the same
JP2012204788A (ja) 2011-03-28 2012-10-22 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
US9082776B2 (en) 2012-08-24 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having protective layer with curved surface and method of manufacturing same
US9543488B2 (en) * 2014-06-23 2017-01-10 Seoul Viosys Co., Ltd. Light emitting device
KR102282141B1 (ko) * 2014-09-02 2021-07-28 삼성전자주식회사 반도체 발광소자
KR102282137B1 (ko) * 2014-11-25 2021-07-28 삼성전자주식회사 반도체 발광소자 및 이를 구비한 반도체 발광장치
TWI550803B (zh) * 2015-02-17 2016-09-21 南茂科技股份有限公司 封裝半導體裝置
CN106024727B (zh) * 2015-03-27 2018-10-26 台湾积体电路制造股份有限公司 具有ubm的封装件及其形成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160013737A (ko) * 2014-07-28 2016-02-05 삼성전자주식회사 솔더 조인트를 갖는 반도체 소자 및 그 형성 방법
KR20160056330A (ko) * 2014-11-10 2016-05-20 삼성전자주식회사 반도체 소자, 반도체 소자 패키지 및 조명 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200056598A (ko) * 2018-11-15 2020-05-25 삼성전자주식회사 Ubm을 포함하는 웨이퍼-레벨 반도체 패키지
US11810878B2 (en) 2018-11-15 2023-11-07 Samsung Electronics Co., Ltd. Wafer-level package including under bump metal layer
US11862589B2 (en) 2018-11-15 2024-01-02 Samsung Electronics Co., Ltd. Wafer-level package including under bump metal layer

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