KR20180056317A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20180056317A
KR20180056317A KR1020160154452A KR20160154452A KR20180056317A KR 20180056317 A KR20180056317 A KR 20180056317A KR 1020160154452 A KR1020160154452 A KR 1020160154452A KR 20160154452 A KR20160154452 A KR 20160154452A KR 20180056317 A KR20180056317 A KR 20180056317A
Authority
KR
South Korea
Prior art keywords
circuit board
printed circuit
transmission line
semiconductor chip
pad
Prior art date
Application number
KR1020160154452A
Other languages
English (en)
Other versions
KR102554415B1 (ko
Inventor
김광석
강선원
김일준
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160154452A priority Critical patent/KR102554415B1/ko
Priority to US15/815,042 priority patent/US10134713B2/en
Priority to CN201711153717.XA priority patent/CN108074898B/zh
Publication of KR20180056317A publication Critical patent/KR20180056317A/ko
Application granted granted Critical
Publication of KR102554415B1 publication Critical patent/KR102554415B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/647—Resistive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48155—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48157—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H01L2224/49176—Wire connectors having the same loop shape and height
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Geometry (AREA)

Abstract

본 개시의 일 실시예에 따른 반도체 패키지는, 상면에 형성된 제1 패드 및 제2 패드를 포함하는 인쇄회로기판, 상기 인쇄회로기판의 하면에 배치된 외부 연결 단자, 제1 연결 단자 및 제2 연결 단자를 포함하고, 상기 제1 연결 단자는 상기 제1 패드와 연결되고, 상기 제2 연결 단자는 상기 제2 패드에 연결되도록 형성된 저항부, 상기 인쇄회로기판 상에 실장되고, 상기 제1 패드와 연결되는 제1 반도체 칩, 및 상기 제1 반도체 칩 상에 적층되고, 상기 제2 패드와 연결되는 제2 반도체 칩을 포함하고, 상기 인쇄회로기판은, 상기 인쇄회로기판의 내부의 분기점과 상기 외부 연결 단자를 연결하는 신호 전달 라인, 상기 분기점과 상기 제1 패드를 연결하는 제1 전달 라인, 및 상기 분기점과 상기 제2 패드를 연결하는 제2 전달 라인을 더 포함할 수 있다.

Description

반도체 패키지{Semiconductor Package}
본 개시는 반도체 패키지에 관한 것으로, 더욱 상세하게는 복수의 반도체 칩들을 장착하기 위한 인쇄회로기판 및 복수의 반도체 칩들을 가지는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화, 다기능화 및 대용량화되고 있다. 대용량을 가지는 반도체 칩 및 다기능을 가지는 반도체 칩이 요구되며, 복수의 반도체 칩들의 연결(interconnection)의 신뢰성을 확보할 수 있는, 복수의 반도체 칩을 포함하는 반도체 패키지가 요구되고 있다.
본 개시의 기술적 사상이 이루고자 하는 복수의 반도체 칩들에 전송되는 신호들의 신뢰성을 확보하고, 전력 소모를 감소시킨 반도체 패키지를 제공하는 데 있다.
본 개시의 기술적 사상에 의한 일 양태에 따른 반도체 패키지는, 상면에 형성된 제1 패드 및 제2 패드를 포함하는 인쇄회로기판, 상기 인쇄회로기판의 하면에 배치된 외부 연결 단자, 제1 연결 단자 및 제2 연결 단자를 포함하고, 상기 제1 연결 단자는 상기 제1 패드와 연결되고, 상기 제2 연결 단자는 상기 제2 패드에 연결되도록 형성된 저항부, 상기 인쇄회로기판 상에 실장되고, 상기 제1 패드와 연결되는 제1 반도체 칩, 및 상기 제1 반도체 칩 상에 적층되고, 상기 제2 패드와 연결되는 제2 반도체 칩을 포함하고, 상기 인쇄회로기판은, 상기 인쇄회로기판의 내부의 분기점과 상기 외부 연결 단자를 연결하는 신호 전달 라인, 상기 분기점과 상기 제1 패드를 연결하는 제1 전달 라인, 및 상기 분기점과 상기 제2 패드를 연결하는 제2 전달 라인을 더 포함할 수 있다.
본 개시의 기술적 사상에 의한 일 양태에 따른 반도체 패키지는, 상면에 형성된 제1 패드 및 제2 패드를 포함하는 인쇄회로기판, 상기 인쇄회로기판의 하면에 배치된 외부 연결 단자, 제1 연결 단자 및 제2 연결 단자를 포함하고, 상기 제1 연결 단자는 상기 제1 패드와 연결되고, 상기 제2 연결 단자는 상기 제2 패드에 연결되도록 형성된 저항부, 상기 인쇄회로기판 상에 실장되고, 상기 제1 패드와 연결되는 제1 반도체 칩, 및 상기 인쇄회로기판 상에 실장되고, 상기 제2 패드와 연결되는 제2 반도체 칩을 포함하고, 상기 제1 반도체 칩 및 상기 제2 반도체 칩은 상기 인쇄회로기판의 동일 평면 상에 실장되는 것을 특징으로 하고, 상기 인쇄회로기판은, 상기 인쇄회로기판의 내부의 분기점과 상기 외부 연결 단자를 연결하는 신호 전달 라인, 상기 분기점과 상기 제1 패드를 연결하는 제1 전달 라인 및 상기 분기점과 상기 제2 패드를 연결하는 제2 전달 라인을 더 포함할 수 있다.
본 개시의 기술적 사상에 의한 일 양태에 따른 반도체 패키지는, 인쇄회로기판, 상기 인쇄회로기판 상에 실장되는 제1 반도체 칩 및 제2 반도체 칩; 및 상기 인쇄회로기판 상에 실장되는 전력 분배 소자를 포함하고, 상기 전력 분배 소자는, 신호를 수신하는 입력단, 신호를 출력하는 제1 출력단 및 제2 출력단, 제1 출력단에 연결되는 제1 연결 단자 및 제2 출력단에 연결되는 제2 연결 단자를 포함하는 저항부, 상기 전력 분배 소자 내부의 분기점과 상기 입력단을 연결하는 신호 전달 라인, 상기 분기점과 상기 제1 연결 단자를 연결하는 제1 전달 라인, 및 상기 분기점과 상기 제2 연결 단자를 연결하는 제2 전달 라인을 포함할 수 있다.
본 개시의 기술적 사상에 따른 반도체 패키지는 윌킨슨 분배기(Wilkinson Divider)의 구조를 활용하여, 반도체 패키지 상에 장착된 복수의 반도체 칩들에 전송되는 신호들 간의 간섭을 방지하고, 복수의 반도체 칩들에 전송되는 신호들의 신뢰성을 확보할 수 있다. 또한, ODT(On Die Termination)를 사용하지 않아 불필요한 전력 소모를 감소시킬 수 있다.
도 1은 본 개시의 기술적 사상에 의한 실시예에 따른 반도체 패키지를 나타내는 사시도이다.
도 2a는 본 개시의 기술적 사상에 의한 실시예에 따른 반도체 패키지를 나타내는 단면도로, 도 1에서 A-A’선을 따라서 절단한 단면도이다.
도 2b은 본 개시의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지를 구성하는 인쇄회로기판의 상면의 일부를 나타낸 설명하기 위한 상면도이다.
도 3은 본 개시의 기술적 사상에 의한 실시예에 따른 반도체 패키지에서의 신호 전달을 설명하기 위한 등가 회로도이다.
도 4는 본 개시의 기술적 사상에 의한 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 5는 본 개시의 기술적 사상에 의한 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 6은 본 개시의 기술적 사상에 의한 실시예에 따른 반도체 패키지를 나타내는 사시도이다.
도 7은 본 개시의 기술적 사상에 의한 실시예에 따른 반도체 패키지에서의 신호 전달을 설명하기 위한 등가 회로도이다.
도 8은 본 개시의 기술적 사상에 의한 실시예에 따른 반도체 패키지를 나타내는 사시도이다.
도 9는 본 개시의 기술적 사상에 의한 실시예에 따른 반도체 패키지를 나타내는 단면도로, 도 8에서 B-B’선을 따라서 절단한 단면도이다.
도 10은 본 개시의 기술적 사상에 의한 실시예에 따른 반도체 패키지를 나타내는 사시도이다.
도 11a는 본 개시의 기술적 사상에 의한 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 11b는 본 개시의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지를 구성하는 전력 분배 소자를 나타낸 단면도이다.
도 12a는 본 개시의 기술적 사상에 의한 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 12b는 본 개시의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지를 구성하는 전력 분배 소자를 나타낸 단면도이다.
도 13은 본 발명의 실시 예에 따른 반도체 패키지를 포함하는 시스템을 나타내는 구성도이다.
이하, 첨부 도면을 참조하여 본 개시의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 개시의 기술적 사상에 의한 실시예에 따른 반도체 패키지를 나타내는 사시도이다.
도 1을 참조하면, 반도체 패키지(1000)는 인쇄회로기판(500), 저항부(400), 제1 반도체 칩(100) 및 제2 반도체 칩(200)을 포함할 수 있다. 또한, 반도체 패키지(1000)는 인쇄회로기판(500)의 하면에 형성되는 외부 연결 단자(600)를 더 포함할 수 있다. 인쇄회로기판(500)의 상면에는 제1 패드(516) 및 제2 패드(526)를 포함하는 복수의 패드들(516, 526, 506)이 형성될 수 있다.
제1 반도체 칩(100) 및 제2 반도체 칩(200)은 인쇄회로기판(500) 상에 적층된 형태로, 차례로 실장될 수 있다. 제1 반도체 칩(100) 및 제2 반도체 칩(200)은 각각 상면에 형성되는 복수의 패드들(116, 106, 216, 206)를 포함할 수 있다. 다만, 이는 예시적인 것으로, 이에 한정되는 것은 아니며, 제1 반도체 칩(100) 및 제2 반도체 칩(200)의 하면에 복수의 패드들(116, 106, 216, 206)이 형성될 수도 있다.
제1 반도체 칩(100) 및 제2 반도체 칩(200)은 인쇄회로기판(500) 상에 와이어 본딩 방식으로 실장될 수 있다. 따라서, 반도체 패키지(1000)는 제1 본딩 와이어(130) 및 제2 본딩 와이어(230)를 포함할 수 있다. 제1 본딩 와이어(130)는 인쇄회로기판(500)의 제1 패드(516)와 제1 반도체 칩(100)을 전기적으로 연결하고, 제2 본딩 와이어(230)는 인쇄회로기판(500)의 제2 패드(526)와 제2 반도체 칩(200)을 전기적으로 연결할 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 반도체 칩(100) 및 제2 반도체 칩(200)은 인쇄회로기판(500) 상에 플립 칩 본딩 방식으로 실장될 수도 있다.
제1 반도체 칩(100) 및 제2 반도체 칩(200)에는 다양한 종류의 복수의 개별 소자 (individual devices)를 포함하는 반도체 소자가 형성될 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 제1 반도체 칩(100) 및 제2 반도체 칩(200)을 이루는 반도체 기판의 도전 영역에 전기적으로 연결될 수 있다. 제1 반도체 칩(100) 및 제2 반도체 칩(200)은 상기 복수의 개별 소자가 형성된 활성면이 인쇄회로기판(500)의 반대 방향을 향할 수 있다.
일부 실시 예에서, 제1 반도체 칩(100) 및 제2 반도체 칩(200)은 각각 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리 반도체 칩일 수 있으나, 이에 한정되지는 않는다.
저항부(400)는 인쇄회로기판(500) 상에 실장될 수 있고, 저항부(400)는 제1 연결 단자 및 제2 연결 단자를 포함하는 복수의 연결 단자가 형성될 수 있다. 이 때, 저항부(400)의 제1 연결 단자는 인쇄회로기판(500) 상에 형성된 제1 패드(516)와 연결되고, 저항부(400)의 제2 연결 단자는 인쇄회로기판(500) 상에 형성된 제2 패드(526)에 연결될 수 있다. 예를 들어, 저항부(400)는 적어도 하나의 칩 저항으로 구현될 수 있고, 상기 제1 패드(516)와 상기 제2 패드(526)에 양 끝단이 각각 접하도록 실장될 수 있다. 제1 반도체 칩(100) 및 제2 반도체 칩(200)은 인쇄회로기판(500)의 중심부에 실장되고, 저항부(400)는 상기 중심부를 둘러싸도록 형성되는 주변부에 실장될 수 있으나, 이에 한정되는 것은 아니다.
도 2a는 본 개시의 기술적 사상에 의한 실시예에 따른 반도체 패키지를 나타내는 단면도로, 도 1에서 A-A’선을 따라서 절단한 단면도이다. 도 2b은 본 개시의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지를 구성하는 인쇄회로기판의 상면의 일부를 나타낸 설명하기 위한 상면도이다.
도 2a를 참조하면, 반도체 패키지(1000)는 인쇄회로기판(500), 저항부(400), 제1 반도체 칩(100), 제2 반도체 칩(200) 및 인쇄회로기판(500)의 하면에 형성되는 외부 연결 단자(600)를 포함할 수 있다.
제1 반도체 칩(100) 및 제2 반도체 칩(200)은 인쇄회로기판(500) 상에 차례로 적층될 수 있다. 이 때, 제1 반도체 칩(100) 및 제2 반도체 칩(200)은 인쇄회로기판(500)의 상면에 수직한 방향으로 서로 얼라인 되도록 적층될 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 반도체 칩(100)과 제2 반도체 칩(200) 사이에는 접착막(120)이 제공될 수 있다. 상기 접착막(120)에 의해 제1 반도체 칩(100)과 제2 반도체 칩(200)이 서로 부착될 수 있다. 제1 본딩 와이어(130)의 일부분은 상기 접착막(120)에 의해 매립될 수 있다.
제1 반도체 칩(100) 및 제2 반도체 칩(200)의 상면에는 각각 제1 재배선 층 및 제2 재배선 층이 형성될 수 있다. 제1 반도체 칩(100)과 연결되는 제1 본딩 와이어(130)는 제1 재배선 층과 전기적으로 연결될 수 있다. 또한, 제2 반도체 칩(200)과 연결되는 제2 본딩 와이어(230)는 제2 재배선 층과 전기적으로 연결될 수 있다. 따라서, 제1 반도체 칩(100) 및 제2 반도체 칩(200) 각각의 상면에 형성되는 복수의 패드들(116, 106, 216, 206)은 각각 제1 재배선 층 및 제2 재배선 층에 배치될 수 있다.
인쇄회로기판(500)은 복수의 베이스 층들(501, 503, 505)이 적층되어 이루어지는, 복수의 층으로 구성된 인쇄회로기판일 수 있다. 일부 실시 예에서, 복수의 베이스 층들(501, 503, 505) 각각은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 복수의 베이스 층들(501, 503, 505) 각각은 FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 복수의 베이스 층들(501, 503, 505)은 3개의 베이스 층들로 구성된 것으로 도시하였으나, 이에 한정되지 않으며, 2개 또는 4개 이상의 베이스 층들로 구성될 수 있다.
복수의 베이스 층들(501, 503, 505)의 최상위 층의 상면에는 제1 패드(516) 및 제2 패드(526)가 배치되고, 복수의 베이스 층들(501, 503, 505)의 최하위 층의 하면에는 하면 패드(556)가 배치될 수 있다. 하면 패드(556)는 외부 연결 단자(600)와 접하도록 형성되어 외부 연결 단자(600)로부터 신호를 수신할 수 있다. 하면 패드(556)는 인쇄회로기판(500)의 중앙에 형성되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 제1 전달 라인(510), 제2 전달 라인(520) 및 신호 전달 라인(554)이 형성되는 형상에 따라 하면 패드(556)는 인쇄회로기판(500)의 중앙 영역를 둘러싸는 주변 영역에 형성될 수 있다.
제1 패드(516), 제2 패드(526) 및 하면 패드(556) 각각의 상에는 금속층이 더 형성될 수 있다. 상기 금속층은 제1 패드(516), 제2 패드(526) 및 하면 패드(556) 각각의 접착력을 향상시키고, 접촉 저항을 감소시키기 위하여 형성될 수 있다. 예를 들면, 상기 금속층은 H.A.S.L.(Hot Air Solder Leveling), Ni/Au 도금 등으로 형성할 수 있다.
인쇄회로기판(500)의 내부에는 제1 전달 라인(510), 제2 전달 라인(520) 및 신호 전달 라인(554)이 서로 만나는 분기점(555)이 형성될 수 있다. 신호 전달 라인(554)은 분기점(555)과 외부 연결 단자(600)를 전기적으로 연결하여, 외부 연결 단자(600)를 통해 외부로부터 수신된 신호를 제1 반도체 칩(100) 및 제2 반도체 칩(200)으로 전달할 수 있다. 상기 신호는 분기점(755)을 기준으로 제1 전달 라인(510) 및 제2 전달 라인(520)으로 나눠져, 각각 제1 반도체 칩(100) 및 제2 반도체 칩(200)으로 전달될 수 있다. 신호 전달 라인(554)은 도 2a에서, 비아 구조로 도시되어 있으나, 이에 한정되는 것은 아니며, 동일 층상에 형성되는 도전 라인을 포함할 수 있다.
제1 전달 라인(510)은 분기점(555)과 제1 패드(516)를 전기적으로 연결할 수 있다. 제1 전달 라인(510)은 인쇄회로기판(500)의 적어도 하나의 층을 관통하는 제1 비아 구조(514) 및 인쇄회로기판(500)의 동일 층상에 형성되는 제1 배선 패턴(512)을 포함할 수 있다. 제2 전달 라인(520)은 분기점(555)과 제2 패드(526)를 전기적으로 연결할 수 있다. 제2 전달 라인(520)은 인쇄회로기판의 적어도 하나의 층을 관통하는 제2 비아 구조(524) 및 인쇄회로기판의 동일 층상에 형성되는 제2 배선 패턴(522)을 포함할 수 있다.
인쇄회로기판(500)의 하면 패드(556)가 수신한 신호는 신호 전달 라인(554)을 따라 인쇄회로기판(500)의 내부로 전달되고, 상기 신호는 분기점(555)을 기준으로 제1 전달 라인(510) 및 제2 전달 라인(520)으로 나눠져, 각각 제1 반도체 칩(100) 및 제2 반도체 칩(200)으로 전달될 수 있다.
제1 전달 라인(510) 및 제2 전달 라인(520)은 실질적으로 동일한 길이를 가질 수 있다. 제1 전달 라인(510) 및 제2 전달 라인(520)의 길이는 외부 연결 단자(600)를 통해 외부로부터 수신된 신호의 파장의 1/4의 길이와 실질적으로 동일할 수 있다. 제1 전달 라인(510) 및 제2 전달 라인(520)의 임피던스도 실질적으로 동일할 수 있다. 저항부(400)의 임피던스는, 제1 전달 라인(510) 및 제2 전달 라인(520)의 임피던스와 관계가 있을 수 있다. 이는 윌킨슨 분배기 구조를 상기 인쇄회로기판(500) 상에 구현하기 위한 것으로, 상세한 설명은 도 3에 대한 설명에서 후술하도록 하겠다.
제1 배선 패턴(512) 및 제2 배선 패턴(522)은 복수의 베이스 층들(501, 503, 505) 각각의 상면과 하면 상에 배치될 수 있다. 제1 배선 패턴(512) 및 제2 배선 패턴(522)은 예를 들면, ED(electrolytically deposited) 구리 호일(cOPper foil), RA(rolled-annealed) 구리 호일, 스테인리스 스틸 호일(stainless steel foil), 알루미늄 호일(aluminum foil), 최극박 구리 호일(ultra-thin cOPper foils), 스퍼터된 구리(sputtered cOPper), 구리 합금(cOPper alloys) 등으로 이루어질 수 있다.
제1 배선 패턴(512) 및 제2 배선 패턴(522)은 서로 다른 층에 형성될 수 있다. 예를 들어, 제1 배선 패턴(512)은 제1 베이스 층(501)의 상면에 형성될 수 있고, 제2 배선 패턴(522)은 제2 베이스 층(503)의 상면에 형성될 수 있다. 다만, 이에 한정되는 것은 아니다. 제1 전달 라인(510) 및 제2 전달 라인(520)의 길이가 외부로부터 수신된 신호의 파장의 1/4의 길이를 만족할 수 있을 만큼, 인쇄회로기판(500)의 동일 층에 제1 배선 패턴(512) 및 제2 배선 패턴(522)을 모두 형성할 수 있는 공간이 충분하게 확보되는 경우에는 동일 층에 형성할 수도 있다.
예를 들어, 신호 전달 라인(554), 제1 비아 구조(514) 및 제2 비아 구조(524)는 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium cOPper)로 이루어질 수 있다.
복수의 베이스 층들(501, 503, 505)의 최상위 층의 상면과 최하위 층의 하면에는 각각 상면 솔더 레지스트층(562) 및 하면 솔더 레지스트층(564)이 형성될 수 있다. 일부 실시 예에서, 상면 솔더 레지스트층(562) 및 하면 솔더 레지스트층(564) 각각은 솔더 마스크(solder mask) 절연 잉크를 스크린 인쇄 방법 또는 잉크젯 인쇄에 의하여 복수의 베이스 층들(501, 503, 505)의 최상위 층의 상면 및 최하위 층의 하면 상에 도포한 후 열, UV 또는 IR로 경화하여 형성할 수 있다.
일부 실시 예에서, 상면 솔더 레지스트층(562) 및 하면 솔더 레지스트층(564) 각각은, 복수의 베이스 층들(501, 503, 505)의 최상위 층의 상면과 최하위 층의 하면 상에 감광성 솔더 레지스트(Photo-Imageable Solder Resist)를 스크린 인쇄 방법 또는 스프레이 코팅 방법으로 전체 도포하거나 필름형 솔더 레지스트 물질을 라미네이팅(laminating) 방법으로 접착한 후, 불필요한 부분을 노광 및 현상으로 제거하고, 열, UV 또는 IR로 경화하여 형성할 수 있다.
도 2a 및 도 2b를 참조하면, 제1 배선 패턴(512) 및 제2 배선 패턴(522) 중 적어도 하나는 지그재그 형상을 가질 수 있다. 도시된 바에 따르면, 제1 전달 라인(510)의 길이를 외부 연결 단자(600)를 통해 외부로부터 수신된 신호의 파장의 1/4의 길이와 실질적으로 동일하게 형성하기 위하여, 제1 배선 패턴(512)이 지그재그 형상을 갖도록 형성한 것이다. 다만, 이에 한정되는 것은 아니며, 제1 배선 패턴(512)을 지그재그 형상으로 형성하지 않아도, 충분히 길이를 확보할 수 있는 경우에는 제1 배선 패턴(512)을 직선 형상으로 형성할 수 있으며, 이외에도 다양한 형상으로 형성하는 것이 가능하다.
또한, 제2 배선 패턴(522)은 직선 형상으로 도시되어 있으나, 이에 한정되는 것은 아니며, 외부 연결 단자(600)를 통해 외부로부터 수신된 신호의 파장의 1/4의 길이와 실질적으로 동일하게 형성하기 위하여, 경우에 따라 지그재그 형상을 갖도록 형성할 수 있다. 이외에도 제1 배선 패턴(512) 및 제2 배선 패턴(522)은 다양한 형상으로 형성하는 것이 가능하다.
도 3은 본 개시의 기술적 사상에 의한 실시예에 따른 반도체 패키지에서의 신호 전달을 설명하기 위한 등가 회로도이다.
도 2a 및 도 3을 참조하면, 반도체 패키지(1000)의 신호 전달 라인(554), 분기점(555), 제1 전달 라인(510), 제2 전달 라인(520) 및 저항부(400)는 윌킨슨 분배기를 구성할 수 있다. 이하에서는 반도체 패키지(1000)의 신호 전달 라인(554), 분기점(555), 제1 전달 라인(510), 제2 전달 라인(520) 및 저항부(400)가 윌킨슨 분배기(10)의 구성 요소들과 대응되는 관계에 대하여 상술하도록 하겠다.
윌킨슨 분배기(10)는 분기점(I), 입력 라인(13), 복수의 전달 라인(15_1, 15_2) 및 저항(17)을 포함할 수 있다. 윌킨슨 분배기(10)는 T-접합 구조의 라인들을 이용하여 드라이버(11)로부터 전달되는 신호를 수신하여, 복수의 출력 라인으로 신호를 분배시킬 수 있다. 입력 라인(13)의 임피던스는 Z0일 때, 분기점(I)으로부터 분리되는 복수의 전달 라인(15_1, 15_2)의 임피던스는 각각 실질적으로 √2Z0 값을 가질 수 있다. 복수의 전달 라인(15_1, 15_2)의 각각의 길이는 드라이버(11)로부터 전달되는 신호의 파장(λ)의 길이의 1/4 값과 실질적으로 동일할 수 있다.
분기점(I)은 도 2a의 분기점(555)에 대응될 수 있다. 복수의 전달 라인(15_1, 15_2)은 도 2a의 제1 전달 라인(510) 및 제2 전달 라인(520)에 대응될 수 있다. 입력 라인(13)은 신호 전달 라인(554)에 대응될 수 있다. 따라서, 신호 전달 라인(554)의 임피던스는 Z0일 수 있고, 제1 및 제2 전달 라인(510, 520) 각각은 √2Z0 크기의 임피던스를 갖도록, 또한, 전달되는 신호의 파장(λ)의 길이의 1/4 값의 길이를 갖도록 제1 및 제2 배선 패턴(512, 522), 제1 및 제2 비아 구조(514, 524)를 형성할 수 있다.
복수의 출력단들(OP1_1, OP1_2)은 저항(17)과 연결될 수 있고, 상기 저항(17)의 크기는 2Z0일 수 있다. 복수의 출력단들(OP1_1, OP1_2) 각각에는 복수의 반도체 칩(19_1, 19_2)이 연결될 수 있다. 복수의 출력단들(OP1_1, OP1_2)은 각각 도 2a의 제1 및 제2 패드(516, 526)에 대응될 수 있다. 저항(17) 및 복수의 반도체 칩(19_1, 19_2)은 각각 도 2a의 저항부(400), 제1 반도체 칩(100) 및 제2 반도체 칩(200)에 대응될 수 있다.
복수의 출력단들에 ODT를 사용하여 복수의 출력단들으로 출력되는 신호간의 불필요한 간섭을 방지하는 구조는, ODT로 전류가 흐르게 되어 불필요한 전력 소모를 야기시킬 수 있다. 반면, 윌킨슨 분배기(10)는 복수의 반도체 칩(19_1, 19_2)으로 연결되는 복수의 전달 라인(15_1, 15_2)의 구성 이외에 별도의 라인을 형성하지 않아, 전력 소모를 감소시킬 수 있다. 또한, 복수의 전달 라인(15_1, 15_2) 및 저항(17)을 이용하여 임피던스 정합하고, 출력단들(OP1_1, OP1_2) 사이의 분리 특성을 향상시켜, 복수의 반도체 칩(19_1, 19_2) 중 선택되지 않은 반도체 칩으로부터 반사되는 신호의 왜곡을 상쇄시킬 수 있다.
윌킨슨 분배기(10)에 2개의 출력단들(OP1_1, OP1_2)이 형성되고, 2개의 반도체 칩들이 연결된 것으로 도시되었으나, 이에 한정되는 것은 아니며, 추가적으로 하나 이상의 반도체 칩들이 연결될 수도 있다. 3개의 반도체 칩들이 연결된 경우에 대해서는 도 7에서 후술하도록 하겠다.
도 4는 본 개시의 기술적 사상에 의한 실시예에 따른 반도체 패키지를 나타내는 단면도이다. 도 4에서 도 2a에서와 동일한 참조 부호는 동일 부재를 의미하며, 여기서는 설명의 간략화를 위하여 중복되는 구성의 상세한 설명은 생략한다.
도 4를 참조하면, 반도체 패키지(1000A)는 인쇄회로기판(500a), 저항부(400), 외부 연결 단자(600), 제1 반도체 칩(100) 및 제2 반도체 칩(200)을 포함할 수 있다.
인쇄회로기판(500a)의 내부에는 제1 전달 라인(510), 제2 전달 라인(520a) 및 신호 전달 라인(554)이 서로 만나는 분기점(555)이 형성될 수 있다. 신호 전달 라인(554)이 전송하는 신호는 분기점(755)을 기준으로 제1 전달 라인(510) 및 제2 전달 라인(520)으로 나눠져, 각각 제1 반도체 칩(100) 및 제2 반도체 칩(200)으로 전달될 수 있다.
제1 전달 라인(510)은 인쇄회로기판(500a)의 적어도 하나의 층을 관통하는 제1 비아 구조(514) 및 인쇄회로기판(500)의 동일 층상에 형성되는 제1 배선 패턴(512)을 포함할 수 있다. 제2 전달 라인(520a)은 인쇄회로기판의 적어도 하나의 층을 관통하는 제2 비아 구조(524a) 및 인쇄회로기판의 동일 층상에 형성되는 제2 배선 패턴(522a)을 포함할 수 있다.
제2 배선 패턴(522a)은 서로 다른 층에 형성되는 복수의 배선 패턴들로 형성될 수 있다. 예를 들어, 제2 배선 패턴(522a)은 제2 베이스 층(503)의 상면 및 제3 베이스 층(505)의 상면에 걸쳐 형성될 수 있고, 이에 따라 제2 비아 구조(524a)는 제1 베이스 층(501)을 관통하는 비아 구조 및 제2 베이스 층(503)을 관통하는 비아 구조로 형성될 수 있다. 다만, 제2 배선 패턴(522a)에 한정되는 것은 아니며 제1 배선 패턴(512)도 서로 다른 층에 형성되는 복수의 배선 패턴들로 형성될 수 있다. 제1 전달 라인(510) 및 제2 전달 라인(520)의 길이가 외부로부터 수신된 신호의 파장의 1/4의 길이를 만족할 수 있도록, 제1 비아 구조(514), 제1 배선 패턴(512), 제2 비아 구조(524) 및 제2 배선 패턴(522a)을 형성할 수 있다.
도 5는 본 개시의 기술적 사상에 의한 실시예에 따른 반도체 패키지를 나타내는 단면도이다. 도 5에서 도 2a에서와 동일한 참조 부호는 동일 부재를 의미하며, 여기서는 설명의 간략화를 위하여 중복되는 구성의 상세한 설명은 생략한다.
도 5를 참조하면, 반도체 패키지(1000B)는 인쇄회로기판(500), 저항부(400), 외부 연결 단자(600), 제1 반도체 칩(100) 및 제2 반도체 칩(200)을 포함할 수 있다.
제1 반도체 칩(100) 및 제2 반도체 칩(200)은 인쇄회로기판(500) 상에 차례로 적층될 수 있다. 이 때, 제1 반도체 칩(100) 및 제2 반도체 칩(200)은 계단형으로 적층될 수 있다. 이에 따라, 제1 본딩 와이어(130)는 접착막(120b)에 의해 매립되지 않을 수 있고, 제1 반도체 칩(100)에 형성된 패드(116)가 외부로 노출되도록 계단 형상이 형성될 수 있다.
도 6은 본 개시의 기술적 사상에 의한 실시예에 따른 반도체 패키지를 나타내는 사시도이다. 도 5에서 도 1에서와 동일한 참조 부호는 동일 부재를 의미하며, 여기서는 설명의 간략화를 위하여 중복되는 구성의 상세한 설명은 생략한다.
도 6을 참조하면, 반도체 패키지(1000C)는 인쇄회로기판(500c), 저항부(400c), 외부 연결 단자(600), 제1 반도체 칩(100), 제2 반도체 칩(200) 및 제3 반도체 칩(300)을 포함할 수 있다.
인쇄회로기판(500c)의 상면에는 제1 패드(516), 제2 패드(526) 및 제3 패드(536c)가 배치될 수 있다. 인쇄회로기판(500c)의 내부에는 제1 전달 라인, 제2 전달 라인, 제3 전달 라인 및 신호 전달 라인이 서로 만나는 분기점이 형성될 수 있다. 외부 연결 단자(600) 및 신호 전달 라인을 통해서 전달된 신호는 분기점을 기준으로 제1 전달 라인, 제2 전달 라인 및 제3 전달 라인으로 나눠져, 각각 제1 반도체 칩(100), 제2 반도체 칩(200) 및 제3 반도체 칩으로 전달될 수 있다. 예를 들어, 인쇄회로기판(500c)에 형성되는 제1 전달 라인, 제2 전달 라인 및 제3 전달 라인은, 도 2a의 제1 전달 라인(510) 및 제2 전달 라인(520), 도 4의 제1 전달 라인(510) 및 제2 전달 라인(520a) 및 도 5의 제1 전달 라인(510) 및 제2 전달 라인(520)의 구성에서 추가적으로 제3 전달 라인이 형성된 것과 유사할 수 있다.
신호 전달 라인은 분기점과 외부 연결 단자(600)를 전기적으로 연결하여, 외부 연결 단자(600)를 통해 외부로부터 수신된 신호를 제1 반도체 칩(100) 및 제2 반도체 칩(200) 및 제3 반도체 칩(300)으로 전달할 수 있다. 제3 전달 라인은 분기점과 제3 패드(536c)를 전기적으로 연결할 수 있다. 제1 전달 라인, 제2 전달 라인 및 제3 전달 라인은 외부로부터 수신된 신호의 파장의 1/4의 길이와 실질적으로 동일한 길이를 가질 수 있고, 실질적으로 동일한 임피던스를 가질 수 있다. 저항부(400c)의 임피던스는 제1 전달 라인, 제2 전달 라인 및 제3 전달 라인의 임피던스와 관계가 있을 수 있다. 이는 윌킨슨 분배기 구조를 상기 인쇄회로기판(500c) 상에 구현하기 위한 것으로, 상세한 설명은 도 7에 대한 설명에서 후술하도록 하겠다.
인쇄회로기판(500c)은 복수의 층으로 구성된 인쇄회로기판일 수 있다. 1 전달 라인, 제2 전달 라인 및 제3 전달 라인은 각각 인쇄회로기판(500c)의 적어도 하나의 층을 관통하는 비아 구조 및 인쇄회로기판(500c)의 동일 층상에 형성되는 배선 패턴을 포함할 수 있다.
제1 반도체 칩(100), 제2 반도체 칩(200) 및 제3 반도체 칩(300)은 인쇄회로기판(500c) 상에 적층된 형태로, 차례로 실장될 수 있다. 제2 반도체 칩(200) 및 제3 반도체 칩(300) 사이에는 제2 접착층(220)이 배치되어, 제2 반도체 칩(200) 및 제3 반도체 칩(300)을 서로 부착시키고, 절연시킬 수 있다. 제3 반도체 칩(300)은 상면에 배치된 복수의 패드들(316, 306)을 포함할 수 있다. 다만, 이는 예시적인 것으로, 이에 한정되는 것은 아니며, 제3 반도체 칩(300)의 하면에 복수의 패드들(316, 306)이 형성될 수도 있다.
제1 반도체 칩(100), 제2 반도체 칩(200) 및 제3 반도체 칩(300)은 인쇄회로기판(500c) 상에 와이어 본딩 방식으로 실장될 수 있다. 제3 본딩 와이어(330)는 제3 패드(536)와 제3 반도체 칩(300)을 전기적으로 연결할 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 반도체 칩(100), 제2 반도체 칩(200) 및 제3 반도체 칩(300)은 인쇄회로기판(500c) 상에 플립 칩 본딩 방식으로 실장될 수 있다.
저항부(400c)는 인쇄회로기판(500c) 상에 실장될 수 있고, 복수의 연결 단자가 형성될 수 있다. 복수의 연결 단자 중 제1 연결 단자는 인쇄회로기판(500c) 상에 형성된 제1 패드(516)와 연결되고, 제2 연결 단자는 인쇄회로기판(500c) 상에 형성된 제2 패드(526)에 연결될 수 있다. 복수의 연결 단자 중 제3 연결 단자는 인쇄회로기판(500c) 상에 형성된 제3 패드(536c)와 연결될 수 있다.
예를 들어, 저항부(400c)는 3개의 칩 저항들(400c_1, 400c_2, 400c_3)로 구현될 수 있다. 이 때, 제1 칩 저항(400c_1)은 제1 패드(516)와 제2 패드(526)에 양 끝단이 연결되고, 제2 칩 저항(400c_2)은 양 끝단이 제2 패드(526) 및 제3 패드(536c)에 연결되며, 제3 칩 저항(400c_3)은 양 끝단이 제3 패드(536c) 및 제1 패드(516)에 연결될 수 있다. 3개의 칩 저항들(400c_1, 400c_2, 400c_3)은 실질적으로 동일한 임피던스 값을 가질 수 있다. 다만, 이에 한정되는 것은 아니며, 다른 구조의 등가 회로를 구성하여 동일한 효과를 낼 수 있는 경우에는 저항값이 달라질 수 있고, 저항부(400c)의 내부에 형성되는 복수의 저항들은 다른 연결 구조를 가질 수 있다.
도 7은 본 개시의 기술적 사상에 의한 실시예에 따른 반도체 패키지에서의 신호 전달을 설명하기 위한 등가 회로도이다. 도 7에서 도 3에서와 동일한 참조 부호는 동일 부재를 의미하며, 여기서는 설명의 간략화를 위하여 중복되는 구성의 상세한 설명은 생략한다.
도 6 및 도 7을 참조하면, 반도체 패키지(1000C)의 신호 전달 라인, 분기점, 제1 전달 라인, 제2 전달 라인, 제3 전달 라인 및 저항부(400C)는 윌킨슨 분배기를 구성할 수 있다. 이하에서는 반도체 패키지(1000C)의 신호 전달 라인, 분기점, 제1 전달 라인, 제2 전달 라인, 제3 전달 라인 및 저항부(400C)가 윌킨슨 분배기(20)의 구성 요소들과 대응되는 관계에 대하여 상술하도록 하겠다.
윌킨슨 분배기(20)는 분기점(I), 입력 라인(13), 복수의 전달 라인(25_1, 25_2, 25_3) 및 복수의 저항들(27_1, 27_2, 27_3)을 포함할 수 있다. 입력 라인(13)의 임피던스는 Z0일 때, 분기점(I)으로부터 분리되는 복수의 전달 라인(25_1, 25_2, 25_3)의 임피던스는 각각 실질적으로 동일한 값인 √3Z0 값을 가질 수 있다. 복수의 전달 라인(25_1, 25_2, 25_3)의 각각의 길이는 드라이버(11)로부터 전달되는 신호의 파장(λ)의 길이의 1/4 값과 실질적으로 동일할 수 있다.
분기점(I)은 인쇄회로기판(500c) 내부의 분기점에 대응될 수 있다. 복수의 전달 라인(25_1, 25_2, 25_3)은 인쇄회로기판(500c) 내부의 제1 내지 제3 전달 라인에 대응될 수 있다. 입력 라인(13)은 인쇄회로기판(500c) 내부의 신호 전달 라인에 대응될 수 있다.
복수의 출력단들(OP2_1, OP2_2, OP2_3)은 복수의 저항들(27_1, 27_2, 27_3)과 연결될 수 있다. 예를 들어, 제1 저항(27_1)은 양 끝단이 제1 출력단(OP2_1) 및 제2 출력단(OP2_2)에 연결되고, 제2 저항(27_2)은 양 끝단이 제2 출력단(OP2_2) 및 제3 출력단(OP2_3)에 연결되며, 제3 저항(27_3)은 양 끝단이 제3 출력단(OP2_3) 및 제1 출력단(OP2_1)에 연결될 수 있다. 이 때, 복수의 저항들(27_1, 27_2, 27_3) 각각의 저항 값의 크기는 3Z0일 수 있다.
다만, 이에 한정되는 것은 아니며, 복수의 저항들(27_1, 27_2, 27_3)은 다른 구조의 등가 회로를 구성하여 동일한 효과를 낼 수 있다. 도 7에 도시된 구조와 다른 구조의 등가 회로를 구성하는 경우에는 복수의 저항들(27_1, 27_2, 27_3)과 복수의 출력단들(OP2_1, OP2_2, OP2_3) 간의 연결 구조가 달라질 수 있으며, 복수의 저항들(27_1, 27_2, 27_3)의 임피던스 값도 달라질 수 있다.
복수의 출력단들(OP2_1, OP2_2, OP2_3)들 각각에는 복수의 반도체 칩(29_1, 29_2, 29_3)이 연결될 수 있다. 복수의 출력단들(OP2_1, OP2_2, OP2_3)은 도 6의 제1 내지 제3 패드(516, 526, 536c)에 대응될 수 있다. 복수의 저항들(27_1, 27_2, 27_3) 및 복수의 반도체 칩(19_2, 19_2, 19_3)은 각각 도 6의 저항부(400c) 및 제1 내지 제3 반도체 칩(100, 200, 300)에 대응될 수 있다.
윌킨슨 분배기(20)는 복수의 반도체 칩(29_1, 29_2, 29_3)으로 연결되는 복수의 전달 라인(25_1, 25_2, 25_3)의 구성 이외에 별도의 라인을 형성하지 않아, 불필요한 전력 소모를 감소시킬 수 있다. 또한, 복수의 전달 라인(25_1, 25_2, 25_3) 및 복수의 저항들(27_1, 27_2, 27_3)을 이용하여 임피던스를 정합하고, 복수의 반도체 칩(29_1, 29_2, 29_3) 중 선택되지 않은 반도체 칩으로부터 반사되는 신호의 왜곡을 상쇄시킬 수 있다.
도 8은 본 개시의 기술적 사상에 의한 실시예에 따른 반도체 패키지를 나타내는 사시도이다. 도 9는 본 개시의 기술적 사상에 의한 실시예에 따른 반도체 패키지를 나타내는 단면도로, 도 8에서 B-B’선을 따라서 절단한 단면도이다. 도 8 및 도 9에서 도 2a에서와 동일한 참조 부호는 동일 부재를 의미하며, 여기서는 설명의 간략화를 위하여 중복되는 구성의 상세한 설명은 생략한다.
도 8을 참조하면, 반도체 패키지(1000D)는 인쇄회로기판(500d), 저항부(400d), 외부 연결 단자(600), 제1 반도체 칩(100) 및 제2 반도체 칩(200)을 포함할 수 있다. 인쇄회로기판(500d)의 상면에는 제1 패드(516d) 및 제2 패드(526d)를 포함하는 복수의 패드들(516d, 526d, 506d)이 형성될 수 있다.
제1 반도체 칩(100) 및 제2 반도체 칩(200)은 인쇄회로기판(500d)의 동일 평면 상에 실장될 수 있다. 제1 반도체 칩(100) 및 제2 반도체 칩(200)은 인쇄회로기판(500d) 상에 와이어 본딩 방식으로 실장될 수 있다. 따라서, 반도체 패키지(1000D)는 인쇄회로기판(500d)의 제1 패드(516d)와 제1 반도체 칩(100)을 전기적으로 연결하는 제1 본딩 와이어(130) 및 인쇄회로기판(500d)의 제2 패드(526d)와 제2 반도체 칩(200)을 연결하는 제2 본딩 와이어(230)를 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 반도체 칩(100) 및 제2 반도체 칩(200)은 인쇄회로기판(500d) 상에 플립 칩 본딩 방식으로 실장될 수도 있다.
저항부(400d)는 인쇄회로기판(500d) 상에 실장될 수 있다. 저항부(400d)는 제1 연결 단자 및 제2 연결 단자를 포함하는 복수의 연결 단자가 형성될 수 있다. 이 때, 저항부(400d)의 제1 연결 단자는 인쇄회로기판(500d) 상에 형성된 제1 패드(516d)와 연결되고, 저항부(400d)의 제2 연결 단자는 인쇄회로기판(500d) 상에 형성된 제2 패드(526d)에 연결될 수 있다. 예를 들어, 저항부(400d)는 적어도 하나의 칩 저항으로 구현될 수 있고, 상기 제1 패드(516d)와 상기 제2 패드(526d)에 양 끝단이 각각 접하도록 실장될 수 있다. 예를 들어, 저항부(400d)는 제1 반도체 칩(100)과 제2 반도체 칩(200)이 인쇄회로기판(500d) 상에 실장된 영역의 사이의 영역에 배치될 수 있으나, 이에 한정되는 것은 아니다.
도 9를 참조하면, 인쇄회로기판(500d)은 복수의 베이스 층들(501, 503, 505)이 적층되어 이루어지는, 복수의 층으로 구성된 인쇄회로기판일 수 있다. 복수의 베이스 층들(501, 503, 505)의 최상위 층의 상면에는 제1 패드(516d) 및 제2 패드(526d)가 배치되고, 복수의 베이스 층들(501, 503, 505)의 최하위 층의 하면에는 하면 패드(556d)가 배치될 수 있다.
하면 패드(556d)는 인쇄회로기판(500)의 중앙 영역을 둘러싸는 주변 영역에 형성되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 제1 전달 라인(510d), 제2 전달 라인(520d) 및 신호 전달 라인(554d)이 형성되는 형상에 따라 하면 패드(556d)는 인쇄회로기판(500)의 중앙 영역에 형성될 수 있다.
인쇄회로기판(500d)의 내부에는 제1 전달 라인(510d), 제2 전달 라인(520d) 및 신호 전달 라인(554d)이 서로 만나는 분기점(555d)이 형성될 수 있다. 신호 전달 라인(554d)은 분기점(555d)과 외부 연결 단자(600)를 전기적으로 연결하여, 외부 연결 단자(600)를 통해 외부로부터 수신된 신호를 제1 반도체 칩(100) 및 제2 반도체 칩(200)으로 전달할 수 있다. 제1 전달 라인(510d) 및 제2 전달 라인(520d)은 상기 분기점(555d)을 기준으로 서로 전기적으로 분리될 수 있다.
제1 전달 라인(510d)은 분기점(555d)과 제1 패드(516d)를 전기적으로 연결할 수 있다. 제1 전달 라인(510d)은 인쇄회로기판(500d)의 적어도 하나의 층을 관통하는 제1 비아 구조(514d) 및 인쇄회로기판(500d)의 동일 층상에 형성되는 제1 배선 패턴(512d)을 포함할 수 있다. 제2 전달 라인(520d)은 분기점(555)과 제2 패드(526d)를 전기적으로 연결할 수 있다. 제2 전달 라인(520d)은 인쇄회로기판의 적어도 하나의 층을 관통하는 제2 비아 구조(524d) 및 인쇄회로기판의 동일 층상에 형성되는 제2 배선 패턴(522d)을 포함할 수 있다.
제1 전달 라인(510d) 및 제2 전달 라인(520d)은 실질적으로 동일한 길이를 가질 수 있고, 제1 전달 라인(510d) 및 제2 전달 라인(520d)의 길이는 외부 연결 단자(600)를 통해 외부로부터 수신된 신호의 파장의 1/4의 길이와 실질적으로 동일할 수 있다. 제1 전달 라인(510d) 및 제2 전달 라인(520d)의 임피던스도 실질적으로 동일할 수 있다.
제1 배선 패턴(512d) 및 제2 배선 패턴(522d)은 서로 다른 층에 형성될 수 있다. 다만, 이에 한정되는 것은 아니다. 제1 전달 라인(51d0) 및 제2 전달 라인(520d)의 길이가 외부로부터 수신된 신호의 파장의 1/4의 길이를 만족할 수 있을 만큼, 인쇄회로기판(500d)의 동일 층에 제1 배선 패턴(512d) 및 제2 배선 패턴(522d)을 모두 형성할 수 있는 공간이 충분하게 확보되는 경우에는 동일 층에 형성할 수 있다.
제1 배선 패턴(512d) 및 제2 배선 패턴(522d)은 서로 다른 층에 형성되는 복수의 배선 패턴들로 형성될 수 있다. 예를 들어, 제2 배선 패턴(522d)은 제2 베이스 층(503)의 상면 및 제3 베이스 층(505)의 상면에 걸쳐 형성될 수 있고, 이에 따라 제2 비아 구조(524e)는 제1 베이스 층(501)을 관통하는 비아 구조 및 제2 베이스 층(503)을 관통하는 비아 구조로 형성될 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 배선 패턴(512d) 및 제2 배선 패턴(522d) 중 적어도 하나는 도 2b의 제1 배선 패턴(512)의 형상과 유사한 지그재그 형상을 가질 수 있다. 예를 들어, 제1 전달 라인(510d)의 길이가, 수신된 신호의 파장의 1/4의 길이와 실질적으로 동일하게 형성하기 위하여, 제1 배선 패턴(512d)이 지그재그 형상을 갖도록 형성할 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 배선 패턴(512d)을 지그재그 형상으로 형성하지 않아도, 충분히 길이를 확보할 수 있는 경우에는 제1 배선 패턴(512d)을 직선 형상으로 형성할 수 있으며, 이외에도 다양한 형상으로 형성하는 것이 가능하다.
하면 패드(556d)는 인쇄회로기판(500d)의 중심 영역을 둘러싸도록 형성되는 주변 영역에 형성되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 제1 전달 라인(510d), 제2 전달 라인(520d) 및 신호 전달 라인(554d)이 형성되는 형상에 따라 하면 패드(556d)는 인쇄회로기판(500d)의 중앙부에 형성될 수 있다.
도 10은 본 개시의 기술적 사상에 의한 실시예에 따른 반도체 패키지를 나타내는 사시도이다. 도 10에서 도 1 및 도 8에서와 동일한 참조 부호는 동일 부재를 의미하며, 여기서는 설명의 간략화를 위하여 중복되는 구성의 상세한 설명은 생략한다.
도 10을 참조하면, 반도체 패키지(1000E)는 인쇄회로기판(500e), 저항부(400e), 외부 연결 단자(600), 제1 반도체 칩(100), 제2 반도체 칩(200) 및 제3 반도체 칩(300)을 포함할 수 있다.
인쇄회로기판(500e)의 상면에는 제1 패드(516d), 제2 패드(526d) 및 제3 패드(536e)가 배치될 수 있다. 인쇄회로기판(500e)의 내부에는 제1 전달 라인, 제2 전달 라인, 제3 전달 라인 및 신호 전달 라인이 서로 만나는 분기점이 형성될 수 있다. 제1 전달 라인, 제2 전달 라인 및 제3 전달 라인은 상기 분기점을 기준으로 서로 전기적으로 분리될 수 있다. 예를 들어, 인쇄회로기판(500e)에 형성되는 제1 전달 라인, 제2 전달 라인 및 제3 전달 라인은, 도 9의 제1 전달 라인(510d) 및 제2 전달 라인(520d)의 구성에서 추가적으로 제3 전달 라인이 형성된 것과 유사할 수 있다.
신호 전달 라인은 분기점과 외부 연결 단자(600)를 전기적으로 연결하여, 외부 연결 단자(600)를 통해 외부로부터 수신된 신호를 제1 반도체 칩(100) 및 제2 반도체 칩(200) 및 제3 반도체 칩(300)으로 전달할 수 있다.
제3 전달 라인은 분기점과 제3 패드(526d)를 전기적으로 연결할 수 있다. 제1 전달 라인, 제2 전달 라인 및 제3 전달 라인은, 외부로부터 수신된 신호의 파장의 1/4의 길이와 실질적으로 동일한 길이를 가질 수 있고, 각각의 임피던스도 실질적으로 동일할 수 있다. 제1 전달 라인, 제2 전달 라인 및 제3 전달 라인은 도 7에서 전술한 바와 같이, 인쇄회로기판(500e) 내부의 분기점에 연결된 입력 라인의 저항 값이 Z0일 때, 제1 전달 라인, 제2 전달 라인 및 제3 전달 라인 각각의 저항값은 √3Z0일 수 있다.
인쇄회로기판(500e)은 복수의 층으로 구성된 인쇄회로기판일 수 있다. 제3 전달 라인은 각각 인쇄회로기판(500e)의 적어도 하나의 층을 관통하는 비아 구조 및 인쇄회로기판(500e)의 동일 층상에 형성되는 배선 패턴을 포함할 수 있다.
제3 반도체 칩(300)은 제2 반도체 칩(200) 상에 적층될 수 있다. 제2 반도체 칩(200) 및 제3 반도체 칩(300)은 계단형으로 적층될 수 있고, 또는, 인쇄회로기판(500e)의 상면에 수직한 방향으로 서로 얼라인 되도록 적층될 수도 있다. 그러나, 이는 예시적인 것으로, 제3 반도체 칩(300)은 제1 반도체 칩(100) 및 제2 반도체 칩(200)과 동일한 평면 상에 실장될 수도 있다.
제3 반도체 칩(300)은 인쇄회로기판(500e) 상에 와이어 본딩 방식으로 실장될 수 있다. 제3 본딩 와이어(330)는 제3 패드(536e)와 제3 반도체 칩(300)을 전기적으로 연결할 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 반도체 칩(100), 제2 반도체 칩(200) 및 제3 반도체 칩(300)은 인쇄회로기판(500e) 상에 플립 칩 본딩 방식으로 실장될 수 있다.
저항부(400e)는 인쇄회로기판(500e) 상에 실장될 수 있다. 저항부(400e)는 복수의 연결 단자가 형성될 수 있다. 복수의 연결 단자 중 제1 연결 단자는 인쇄회로기판(500e) 상에 형성된 제1 패드(516d)와 연결되고, 제2 연결 단자는 인쇄회로기판(500e) 상에 형성된 제2 패드(526d)에 연결될 수 있다. 복수의 연결 단자 중 제3 연결 단자는 인쇄회로기판(500e) 상에 형성된 제3 패드(536e)와 연결될 수 있다. 예를 들어, 저항부(400e)는 3개의 칩 저항들(400e_1, 400e_2, 400e_3)로 구현될 수 있다. 이 때, 제1 칩 저항(400e_1)은 제1 패드(516d)와 제2 패드(526d)에 양 끝단이 연결되고, 제2 칩 저항(400e_2)은 양 끝단이 제2 패드(526d) 및 제3 패드(536e)에 연결되며, 제3 칩 저항(400e_3)은 양 끝단이 제3 패드(536e) 및 제1 패드(516d)에 연결될 수 있다. 3개의 칩 저항들(400e_1, 400e_2, 400e_3)은 실질적으로 동일한 임피던스 값을 가질 수 있다. 도 7에서 전술한 바와 같이, 3개의 칩 저항들(400e_1, 400e_2, 400e_3) 각각의 저항값은 3Z0일 수 있다. 다만, 이에 한정되는 것은 아니며, 다른 구조의 등가 회로를 구성하여 동일한 효과를 낼 수 있는 경우에는 저항값이 달라질 수 있고, 저항부(400c)의 내부에 형성되는 복수의 저항들은 다른 연결 구조를 가질 수 있다.
도 11a는 본 개시의 기술적 사상에 의한 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 도 11b는 본 개시의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지를 구성하는 전력 분배 소자를 나타낸 단면도이다. 도 11a 및 도 11b에서 도 2a에서와 동일한 참조 부호는 동일 부재를 의미하며, 여기서는 설명의 간략화를 위하여 중복되는 구성의 상세한 설명은 생략한다.
도 11a를 참조하면, 반도체 패키지(1000F)는 인쇄회로기판(500f), 제1 반도체 칩(100), 제2 반도체 칩(200) 및 전력 분배 소자(700)를 포함할 수 있다.
제1 반도체 칩(100) 및 제2 반도체 칩(200)은 인쇄회로기판(500f) 상에 차례로 적층될 수 있다. 이 때, 제1 반도체 칩(100) 및 제2 반도체 칩(200)은 계단형으로 적층될 수 있고, 또는, 인쇄회로기판(500f)의 상면에 수직한 방향으로 서로 얼라인 되도록 적층될 수도 있다. 다만, 이에 한정되는 것은 아니며, 제1 반도체 칩(100) 및 제2 반도체 칩(200)은 인쇄회로기판(500f) 의 동일 평면 상에 실장될 수도 있다. 제1 반도체 칩(100) 및 제2 반도체 칩(200)은 인쇄회로기판(500f) 상에 와이어 본딩 방식으로 실장될 수 있다. 또한, 제1 반도체 칩(100) 및 제2 반도체 칩(200) 이외에 적어도 하나 이상의 반도체 칩들이 인쇄회로기판(500f) 상에 실장될 수 있으며, 실장된 반도체 칩들은 전력 분배 소자(700)와 각각 연결될 수 있다.
제1 반도체 칩(100) 및 제2 반도체 칩(200)의 상면에는 각각 제1 재배선 층 및 제2 재배선 층이 형성될 수 있다. 제1 반도체 칩(100)과 전력 분배 소자(700)를 연결하는 제1 본딩 와이어(130f)는, 제1 재배선 층과 전기적으로 연결될 수 있다. 또한, 제2 반도체 칩(200)과 전력 분배 소자(700)를 연결하는 제2 본딩 와이어(230f)는, 제2 재배선 층과 전기적으로 연결될 수 있다.
복수의 베이스 층들(501, 503, 505) 각각의 상면과 하면 상에는 복수의 배선 패턴들(532)이 배치될 수 있다. 복수의 배선 패턴들(532)은 예를 들면, ED 구리 호일, RA 구리 호일, 스테인리스 스틸 호일, 알루미늄 호일, 최극박 구리 호일, 스퍼터된 구리, 구리 합금 등으로 이루어질 수 있다. 인쇄회로기판(500f)은 복수의 베이스 층들(501, 503, 505) 중 적어도 하나를 관통하도록 형성되는 복수의 비아 구조들(534)을 포함할 수 있다. 예를 들어, 복수의 비아 구조들(534)은 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리로 이루어질 수 있다.
전력 분배 소자(700)는 인쇄회로기판(500f) 상에 와이어 본딩 방식으로 실장될 수 있다. 전력 분배 소자(700)는 상면 패드(538)에 연결된 본딩 와이어(730)를 통해 인쇄회로기판(500f)으로부터 신호를 수신할 수 있다. 전력 분배 소자(700)는 수신한 상기 신호를 각각 제1 반도체 칩(100) 및 제2 반도체 칩(200)에 전달할 수 있다. 제1 반도체 칩(100)에 신호를 전달하고자 하는 경우, 전력 분배 소자(700)는 제2 반도체 칩(200)으로부터 반사된 왜곡 신호를 차단할 수 있다. 즉, 전력 분배 소자(700)는 제1 반도체 칩(100) 및 제2 반도체 칩(200) 간의 신호 간섭을 차단할 수 있다. 전력 분배 소자(700)는 윌킨슨 분배기 구조를 포함할 수 있다. 따라서, 반도체 패키지(1000F) 상에 장착된 복수의 반도체 칩들(100, 200)로 전송되는 신호들 간의 간섭을 방지하고, 복수의 반도체 칩들(100, 200)로 전송되는 신호들의 신뢰성을 확보할 수 있다. 또한, ODT를 사용하지 않아 불필요한 전력 소모를 감소시킬 수 있다. 예를 들어, 전력 분배 소자(700)는 반도체 패키지로 구현될 수 있으나, 이에 한정되는 것은 아니다.
도 11a 및 도 11b를 참조하면, 전력 분배 소자(700)는 복수의 절연층들(702, 704), 입력단(756), 제1 출력단(716), 제2 출력단(726), 저항부(740), 신호 전달 라인(750), 제1 전달 라인(710) 및 제2 전달 라인(720)을 포함할 수 있다.
복수의 절연층들(702, 704) 각각은, 복수의 베이스 층들(501, 503, 505)와 동일한 물질을 포함할 수 있다. 복수의 절연층들(702, 704)은 2개의 절연층들로 구성된 것으로 도시하였으나, 이에 한정되지 않으며, 하나의 절연층 또는 3개 이상의 절연층들로 구성될 수 있다.
복수의 절연층들(702, 704)의 최상위 층에는 솔더 레지스트층(762)이 형성될 수 있다. 솔더 레지스트층(762)은 상면 솔더 레지스트층(562) 및 하면 솔더 레지스트층(564)과 유사한 방식으로 형성될 수 있다.
복수의 절연층들(702, 704)의 최상위 층의 상면에는 입력단(756), 제1 출력단(716) 및 제2 출력단(726)이 배치될 수 있다. 다만, 이에 한정되는 것은 아니며, 입력단(756), 제1 출력단(716) 및 제2 출력단(726)은 복수의 절연층들(702, 704)의 최하위 층의 하면에 배치될 수도 있다.
입력단(756)은 인쇄회로기판(500f)으로부터 전송되는 신호를 수신할 수 있다. 제1 출력단(716)은 상기 신호를 제1 본딩 와이어(130f)를 통하여 제1 반도체 칩(100)로 전송하고, 제2 출력단(726)은 상기 신호를 제2 본딩 와이어(230f)를 통하여 제2 반도체 칩(200)로 전송할 수 있다. 입력단(756), 제1 출력단(716) 및 제2 출력단(726)은 솔더 레지스트층(762)으로부터 노출된 패드들로 구현될 수 있다.
적어도 하나 이상의 반도체 칩들이 인쇄회로기판(500f) 상에 추가로 실장되는 경우에는, 전력 분배 소자(700)는 적어도 하나 이상의 출력단들을 더 포함할 수 있고, 각각의 출력단들과 각각의 반도체 칩들이 1:1로 연결될 수 있다.
입력단(756), 제1 출력단(716) 및 제2 출력단(726) 각각의 상에는 금속층이 더 형성될 수 있다. 예를 들면, 상기 금속층은 H.A.S.L, Ni/Au 도금 등으로 형성할 수 있다.
전력 분배 소자(700)의 내부에는 제1 전달 라인(710), 제2 전달 라인(720) 및 신호 전달 라인(750)이 서로 만나는 분기점(755)이 형성될 수 있다. 따라서, 제1 전달 라인(710) 및 제2 전달 라인(720)은 상기 분기점(755)을 기준으로 서로 전기적으로 분리될 수 있다.
신호 전달 라인(750)은 분기점(755)과 입력단(756)을 전기적으로 연결하여, 인쇄회로기판(500f)로부터 수신된 신호를 제1 반도체 칩(100) 및 제2 반도체 칩(200)으로 전달할 수 있다. 즉, 입력단(756)이 수신한 신호는 신호 전달 라인(750)을 따라 전력 분배 소자(700g)의 내부로 전달되고, 상기 신호는 분기점(755)을 기준으로 제1 전달 라인(710) 및 제2 전달 라인(720)으로 나눠져, 각각 제1 반도체 칩(100) 및 제2 반도체 칩(200)으로 전달될 수 있다. 신호 전달 라인(750)은 복수의 절연층들(702, 704) 중 적어도 하나의 절연층을 관통하는 수직 구조(754) 및 복수의 절연층들(702, 704) 중 동일한 절연층에 형성되는 수평 구조(752)를 포함할 수 있다.
제1 전달 라인(710)은 분기점(755)과 제1 출력단(716)을 전기적으로 연결할 수 있다. 제1 전달 라인(710)은 복수의 절연층들(702, 704) 중 적어도 하나의 층을 관통하는 제1 비아 구조(714) 및 복수의 절연층들(702, 704) 중 동일한 절연층에 형성되는 제1 배선 패턴(712)을 포함할 수 있다.
제2 전달 라인(720)은 분기점(755)과 제2 출력단(726)을 전기적으로 연결할 수 있다. 제2 전달 라인(720)은 복수의 절연층들(702, 704) 중 적어도 하나의 층을 관통하는 제2 비아 구조(724) 및 복수의 절연층들(702, 704) 중 동일한 절연층에 형성되는 제2 배선 패턴(722)을 포함할 수 있다.
제1 전달 라인(710) 및 제2 전달 라인(720)은 실질적으로 동일한 길이를 가질 수 있다. 제1 전달 라인(710) 및 제2 전달 라인(720)의 길이는 입력단(756)으로 수신된 신호의 파장의 1/4의 길이와 실질적으로 동일할 수 있다. 제1 전달 라인(710) 및 제2 전달 라인(720)의 임피던스도 실질적으로 동일할 수 있다. 제1 전달 라인(710) 및 제2 전달 라인(720)의 길이 및 임피던스는 윌킨슨 분배기의 조건을 만족시키도록 조절될 수 있다.
제1 배선 패턴(712) 및 제2 배선 패턴(722) 중 적어도 하나는 도 2b의 제1 배선 패턴(512)의 형상과 유사한 지그재그 형상을 가질 수 있다. 도시된 바에 따르면, 제1 전달 라인(710)의 길이가, 외부 연결 단자(600)를 통해 외부로부터 수신된 신호의 파장의 1/4의 길이와 실질적으로 동일하게 형성하기 위하여, 제1 배선 패턴(712)이 지그재그 형상을 갖도록 형성한 것이다. 다만, 이에 한정되는 것은 아니며, 제1 배선 패턴(712)을 지그재그 형상으로 형성하지 않아도, 충분히 길이를 확보할 수 있는 경우에는 제1 배선 패턴(712)을 직선 형상으로 형성할 수 있으며, 이외에도 다양한 형상으로 형성하는 것이 가능하다.
저항부(740)는 제1 연결 단자 및 제2 연결 단자를 포함하는 복수의 연결 단자를 포함할 수 있다. 이 때, 저항부(740)의 제1 연결 단자는 제1 출력단(716)과 연결되고, 저항부(740)의 제2 연결 단자는 제2 출력단(726)에 연결될 수 있다. 예를 들어, 저항부(740)는 적어도 하나의 칩 저항으로 구현될 수 있고, 상기 제1 출력단(716)과 상기 제2 출력단(726)에 양 끝단이 각각 접하도록 실장될 수 있다. 다만, 이에 한정되는 것은 아니며, 적어도 하나 이상의 반도체 칩들이 인쇄회로기판(500f) 상에 추가로 실장되는 경우에는, 저항부(740)는 복수의 칩 저항들을 포함할 수 있고, 복수의 칩 저항들은 서로 임피던스가 실질적으로 동일할 수 있다. 저항부(740)의 임피던스는 윌킨슨 분배기의 조건을 만족시키도록 조절될 수 있다.
도 12a는 본 개시의 기술적 사상에 의한 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 도 12b는 본 개시의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지를 구성하는 전력 분배 소자를 나타낸 단면도이다. 도 12a 및 도 12b에서 도 2a, 도 11a 및 도 11b에서와 동일한 참조 부호는 동일 부재를 의미하며, 여기서는 설명의 간략화를 위하여 중복되는 구성의 상세한 설명은 생략한다.
도 12a를 참조하면, 반도체 패키지(1000G)는 인쇄회로기판(500f), 제1 반도체 칩(100), 제2 반도체 칩(200) 및 전력 분배 소자(700g)를 포함할 수 있다.
제1 반도체 칩(100)은 인쇄회로기판(500f) 상에 제1 범프(140)를 통하여 플립 칩 본딩 방식으로 실장될 수 있다. 제2 반도체 칩(200)은 제2 범프(240)를 통하여 제1 반도체 칩(100) 상에 플립 칩 본딩 방식으로 실장될 수 있다. 이 때, 제1 반도체 칩(100) 및 제2 반도체 칩(200)은 계단형으로 적층될 수 있고, 또는, 인쇄회로기판(500f)의 상면에 수직한 방향으로 서로 얼라인 되도록 적층될 수도 있다. 다만, 이에 한정되는 것은 아니며, 제1 반도체 칩(100) 및 제2 반도체 칩(200)은 인쇄회로기판(500f) 의 동일 평면 상에 플립 칩 본딩 방식으로 실장될 수도 있다. 또한, 제1 반도체 칩(100) 및 제2 반도체 칩(200) 이외에 적어도 하나 이상의 반도체 칩들이 인쇄회로기판(500f) 상에 실장될 수 있으며, 실장된 반도체 칩들은 전력 분배 소자(700g)와 각각 연결될 수 있다.
전력 분배 소자(700g)는 인쇄회로기판(500f) 상에 플립 칩 방식으로 실장될 수 있다. 전력 분배 소자(700g)는 상면 패드(538)에 접촉된 범프(760)를 통해 인쇄회로기판(500f)으로부터 신호를 수신할 수 있다.
전력 분배 소자(700g)는 인쇄회로기판(500f)으로부터 수신한 상기 신호를 각각 제1 반도체 칩(100) 및 제2 반도체 칩(200)에 전달할 수 있다. 전력 분배 소자(700g)는 윌킨슨 분배기 구조를 포함할 수 있다.
도 12a 및 도 12b를 참조하면, 전력 분배 소자(700g)는 복수의 절연층들(702, 704), 입력단(756), 제1 출력단(716), 제2 출력단(726), 저항부(740), 신호 전달 라인(750), 제1 전달 라인(710), 제2 전달 라인(720) 및 범프(760)를 포함할 수 있다. 복수의 절연층들(702, 704)의 최상위 층의 상면 및 최하위층의 하면에는 각각 솔더 레지스트층(762, 764)이 형성될 수 있다.
입력단(756)은 범프(760)를 통하여, 인쇄회로기판(500f)으로부터 전송되는 신호를 수신하고, 상기 신호를 신호 전달 라인(750)으로 전달할 수 있다. 상기 신호는 분기점(755)을 기준으로 나눠져서 각각 제1 반도체 칩(100) 및 제2 반도체 칩(200)으로 전달될 수 있다.
도 13은 본 발명의 실시 예에 따른 반도체 패키지를 포함하는 시스템을 나타내는 구성도이다.
도 13을 참조하면, 시스템(1200)은 제어기(1210), 입/출력 장치(1220), 기억 장치(1230), 및 인터페이스(1240)를 포함한다. 시스템(1200)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(1210)는 시스템(1200)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (micrOProcessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1220)는 시스템(1200)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1200)은 입/출력 장치(1220)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1220)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1230)는 제어기(1210)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1210)에서 처리된 데이터를 저장할 수 있다. 기억 장치(1230)는 본 발명의 실시 예에 따른 반도체 패키지를 포함한다. 예를 들면, 기억 장치(1230)는 도 1 내지 도 12a에 예시한 반도체 패키지(1000, 1000A, 1000B, 1000C, 1000D, 1000E, 1000F, 1000G)를 포함할 수 있다.
인터페이스(1240)는 시스템(1200)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1210), 입/출력 장치(1220), 기억 장치(1230), 및 인터페이스(1240)는 버스(1250)를 통해 서로 통신할 수 있다. 시스템(1200)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
1000, 1000A, 1000B, 1000C, 1000D, 1000E, 1000F, 1000G: 반도체 패키지
100: 제1 반도체 칩 200: 제2 반도체 칩 300: 제3 반도체 칩
500, 500a, 500c, 500d, 500e, 500f: 인쇄회로기판
555: 분기점 510: 제1 전달 라인 520: 제2 전달 라인 556: 신호 전달 라인
400: 저항부

Claims (20)

  1. 상면에 형성된 제1 패드 및 제2 패드를 포함하는 인쇄회로기판;
    상기 인쇄회로기판의 하면에 배치된 외부 연결 단자;
    제1 연결 단자 및 제2 연결 단자를 포함하고, 상기 제1 연결 단자는 상기 제1 패드와 연결되고, 상기 제2 연결 단자는 상기 제2 패드에 연결되도록 형성된 저항부;
    상기 인쇄회로기판 상에 실장되고, 상기 제1 패드와 연결되는 제1 반도체 칩; 및
    상기 제1 반도체 칩 상에 적층되고, 상기 제2 패드와 연결되는 제2 반도체 칩; 을 포함하고,
    상기 인쇄회로기판은,
    상기 인쇄회로기판의 내부의 분기점과 상기 외부 연결 단자를 연결하는 신호 전달 라인;
    상기 분기점과 상기 제1 패드를 연결하는 제1 전달 라인; 및
    상기 분기점과 상기 제2 패드를 연결하는 제2 전달 라인; 을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 인쇄회로기판은 복수의 층들로 구성되고,
    상기 제1 전달 라인은 상기 복수의 층들 중 적어도 하나의 층을 관통하는 제1 비아 구조 및 상기 인쇄회로기판의 동일 층상에 형성되는 제1 배선 패턴을 포함하고,
    상기 제2 전달 라인은 상기 복수의 층들 중 적어도 하나의 층을 관통하는 제2 비아 구조 및 상기 인쇄회로기판의 동일 층상에 형성되는 제2 배선 패턴을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 제1 배선 패턴 및 상기 제2 배선 패턴은 서로 다른 층에 형성되는 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 반도체 패키지는 상기 인쇄회로기판 상에 실장되는 제3 반도체 칩을 더 포함하고,
    상기 인쇄회로기판은 상기 상면에 형성된 제3 패드를 더 포함하며,
    상기 저항부는 제3 연결 단자를 더 포함하고,
    상기 제3 반도체 칩 및 상기 제3 연결 단자는, 상기 제3 패드와 연결되는 것을 특징으로 하는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 저항부는 실질적으로 동일한 임피던스를 갖는 복수의 칩 저항들을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩은 상기 인쇄회로기판의 상면에 수직한 방향으로 서로 얼라인 되도록 적층된 것을 특징으로 하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 제1 전달 라인 및 상기 제2 전달 라인은 상기 외부 연결 단자로부터 전송되는 신호의 파장의 1/4의 길이를 갖는 것을 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 제1 전달 라인 및 상기 제2 전달 라인의 임피던스는 서로 실질적으로 동일한 것을 특징으로 하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 제1 전달 라인 및 상기 제2 전달 라인 중 적어도 하나는 지그재그 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  10. 상면에 형성된 제1 패드 및 제2 패드를 포함하는 인쇄회로기판;
    상기 인쇄회로기판의 하면에 배치된 외부 연결 단자;
    제1 연결 단자 및 제2 연결 단자를 포함하고, 상기 제1 연결 단자는 상기 제1 패드와 연결되고, 상기 제2 연결 단자는 상기 제2 패드에 연결되도록 형성된 저항부;
    상기 인쇄회로기판 상에 실장되고, 상기 제1 패드와 연결되는 제1 반도체 칩; 및
    상기 인쇄회로기판 상에 실장되고, 상기 제2 패드와 연결되는 제2 반도체 칩; 을 포함하고,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩은 상기 인쇄회로기판의 동일 평면 상에 실장되는 것을 특징으로 하고,
    상기 인쇄회로기판은,
    상기 인쇄회로기판의 내부의 분기점과 상기 외부 연결 단자를 연결하는 신호 전달 라인;
    상기 분기점과 상기 제1 패드를 연결하는 제1 전달 라인; 및
    상기 분기점과 상기 제2 패드를 연결하는 제2 전달 라인을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제10 항에 있어서,
    상기 인쇄회로기판은 복수의 층들로 형성되고,
    상기 제1 전달 라인은 상기 복수의 층들 중 적어도 하나의 층을 관통하는 제1 비아 구조 및 상기 인쇄회로기판의 동일 층상에 형성되는 제1 배선 패턴을 포함하고,
    상기 제2 전달 라인은 상기 복수의 층들 중의 적어도 하나의 층을 관통하는 제2 비아 구조 및 상기 인쇄회로기판의 동일 층상에 형성되는 제2 배선 패턴을 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제10 항에 있어서,
    상기 반도체 패키지는 상기 인쇄회로기판 상에 실장되는 제3 반도체 칩을 더 포함하고,
    상기 인쇄회로기판은 상기 상면에 형성된 제3 패드; 및
    상기 분기점과 상기 제3 패드를 연결하는 제3 전달 라인;를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제12 항에 있어서,
    상기 제3 반도체 칩은 상기 제2 반도체 칩 상에 적층되는 것을 특징으로 하는 반도체 패키지.
  14. 제10 항에 있어서,
    상기 제1 전달 라인 및 상기 제2 전달 라인은 실질적으로 동일한 임피던스 값을 갖는 것을 특징으로 하는 반도체 패키지.
  15. 제10 항에 있어서,
    상기 제1 전달 라인 및 상기 제2 전달 라인은 상기 외부 연결 단자로부터 전송되는 신호의 파장의 1/4의 길이를 갖는 것을 특징으로 하는 반도체 패키지.
  16. 인쇄회로기판;
    상기 인쇄회로기판 상에 실장되는 제1 반도체 칩 및 제2 반도체 칩; 및
    상기 인쇄회로기판 상에 실장되는 전력 분배 소자;를 포함하고,
    상기 전력 분배 소자는,
    신호를 수신하는 입력단;
    신호를 출력하는 제1 출력단 및 제2 출력단;
    제1 출력단에 연결되는 제1 연결 단자 및 제2 출력단에 연결되는 제2 연결 단자를 포함하는 저항부;
    상기 전력 분배 소자 내부의 분기점과 상기 입력단을 연결하는 신호 전달 라인;
    상기 분기점과 상기 제1 연결 단자를 연결하는 제1 전달 라인; 및
    상기 분기점과 상기 제2 연결 단자를 연결하는 제2 전달 라인; 을 포함하는 것을 특징으로 하는 반도체 패키지.
  17. 제16 항에 있어서,
    상기 제1 반도체 칩 및 제2 반도체 칩은 적층된 형태로 상기 인쇄회로기판 상에 실장되는 것을 특징으로 하는 반도체 패키지.
  18. 제16 항에 있어서,
    상기 제1 반도체 칩 및 제2 반도체 칩은 플립 칩 본딩 방식으로 상기 인쇄회로기판 상에 실장되는 것을 특징으로 하는 반도체 패키지.
  19. 제16 항에 있어서,
    상기 제1 전달 라인 및 상기 제2 전달 라인 중 적어도 하나는 지그재그 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  20. 제16 항에 있어서,
    상기 전력 분배 소자는 복수의 층으로 구성되고, 상기 제1 및 제2 전달 라인들은 적어도 하나의 층을 관통하는 비아 구조를 포함하는 것을 특징으로 하는 반도체 패키지.
KR1020160154452A 2016-11-18 2016-11-18 반도체 패키지 KR102554415B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020160154452A KR102554415B1 (ko) 2016-11-18 2016-11-18 반도체 패키지
US15/815,042 US10134713B2 (en) 2016-11-18 2017-11-16 Semiconductor package
CN201711153717.XA CN108074898B (zh) 2016-11-18 2017-11-17 半导体封装

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160154452A KR102554415B1 (ko) 2016-11-18 2016-11-18 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20180056317A true KR20180056317A (ko) 2018-05-28
KR102554415B1 KR102554415B1 (ko) 2023-07-11

Family

ID=62147248

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160154452A KR102554415B1 (ko) 2016-11-18 2016-11-18 반도체 패키지

Country Status (3)

Country Link
US (1) US10134713B2 (ko)
KR (1) KR102554415B1 (ko)
CN (1) CN108074898B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200025543A (ko) * 2018-08-30 2020-03-10 삼성전자주식회사 패키지 볼을 갖는 반도체 패키지를 포함하는 전자 소자
US10643676B2 (en) 2018-09-28 2020-05-05 Western Digital Technologies, Inc. Series resistance in transmission lines for die-to-die communication
FI130081B (en) * 2019-03-18 2023-01-31 Teknologian Tutkimuskeskus Vtt Oy Wilkinson divider
CN110299332A (zh) * 2019-07-19 2019-10-01 安徽安努奇科技有限公司 芯片封装结构
KR20210128681A (ko) * 2020-04-17 2021-10-27 에스케이하이닉스 주식회사 저항 소자를 구비하는 반도체 장치
US11302645B2 (en) * 2020-06-30 2022-04-12 Western Digital Technologies, Inc. Printed circuit board compensation structure for high bandwidth and high die-count memory stacks
CN113067155B (zh) * 2021-02-26 2022-12-13 成都天马微电子有限公司 传输线结构及其制作方法、液晶天线

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008048445A (ja) * 2007-09-21 2008-02-28 Mitsubishi Electric Corp 伝送線路基板および半導体パッケージ
JP2015220727A (ja) * 2014-05-21 2015-12-07 三菱電機株式会社 ウィルキンソン型分配器及び高周波回路
KR20160090705A (ko) * 2015-01-22 2016-08-01 에스케이하이닉스 주식회사 패키지 기판 및 이를 이용한 반도체 패키지

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5574415A (en) 1992-06-11 1996-11-12 Peterson; Robert K. Method of fabricating microwave interconnects and packaging and the interconnects and packaging
US6125419A (en) 1996-06-13 2000-09-26 Hitachi, Ltd. Bus system, printed circuit board, signal transmission line, series circuit and memory module
JP3344685B2 (ja) 1996-06-13 2002-11-11 株式会社日立製作所 バスシステム及び回路基板
US6518856B1 (en) * 1999-10-13 2003-02-11 Signal Technology Corporation RF power divider/combiner circuit
US6362525B1 (en) * 1999-11-09 2002-03-26 Cypress Semiconductor Corp. Circuit structure including a passive element formed within a grid array substrate and method for making the same
US6300789B1 (en) 1999-12-22 2001-10-09 Intel Corporation Dynamic termination for non-symmetric transmission line network topologies
FI20020522A0 (fi) * 2002-03-19 2002-03-19 Nokia Corp Tehonhallintajärjestely
US7282791B2 (en) * 2004-07-09 2007-10-16 Elpida Memory, Inc. Stacked semiconductor device and semiconductor memory module
US7920035B2 (en) * 2005-11-30 2011-04-05 Selex Galileo Ltd. Microwave power splitter/combiner
KR100689967B1 (ko) 2006-02-03 2007-03-08 삼성전자주식회사 개선된 멀티 모듈 메모리 버스 구조를 가진 메모리 시스템
KR101481571B1 (ko) 2007-08-21 2015-01-14 삼성전자주식회사 반도체 패키지 장치 및 그의 제작방법
US8081045B1 (en) * 2008-08-08 2011-12-20 Lockheed Martin Corporation Beamformer power divider/combiner with transmission lines distributed between MMIC and associated PC board
US8216912B2 (en) 2009-08-26 2012-07-10 International Business Machines Corporation Method, structure, and design structure for a through-silicon-via Wilkinson power divider
KR101831692B1 (ko) * 2011-08-17 2018-02-26 삼성전자주식회사 기능적으로 비대칭인 전도성 구성 요소들을 갖는 반도체 소자, 패키지 기판, 반도체 패키지, 패키지 적층 구조물 및 전자 시스템
KR101924388B1 (ko) * 2011-12-30 2018-12-04 삼성전자주식회사 재배선 구조를 갖는 반도체 패키지
KR102198858B1 (ko) * 2014-07-24 2021-01-05 삼성전자 주식회사 인터포저 기판을 갖는 반도체 패키지 적층 구조체

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008048445A (ja) * 2007-09-21 2008-02-28 Mitsubishi Electric Corp 伝送線路基板および半導体パッケージ
JP2015220727A (ja) * 2014-05-21 2015-12-07 三菱電機株式会社 ウィルキンソン型分配器及び高周波回路
KR20160090705A (ko) * 2015-01-22 2016-08-01 에스케이하이닉스 주식회사 패키지 기판 및 이를 이용한 반도체 패키지

Also Published As

Publication number Publication date
KR102554415B1 (ko) 2023-07-11
CN108074898B (zh) 2023-05-26
US20180145054A1 (en) 2018-05-24
CN108074898A (zh) 2018-05-25
US10134713B2 (en) 2018-11-20

Similar Documents

Publication Publication Date Title
KR102554415B1 (ko) 반도체 패키지
US11469201B2 (en) Semiconductor package and method for fabricating base for semiconductor package
US8110899B2 (en) Method for incorporating existing silicon die into 3D integrated stack
US9177899B2 (en) Semiconductor package and method for fabricating base for semiconductor package
US9978729B2 (en) Semiconductor package assembly
KR101709579B1 (ko) Rf 패키지 조립체
US10037938B2 (en) Semiconductor packages
US20060055017A1 (en) Stacked board-on-chip package having mirroring structure and dual inline memory module on which the stacked board-on-chip package are mounted
US20090032927A1 (en) Semiconductor substrates connected with a ball grid array
US20080079132A1 (en) Inverted CSP Stacking System and Method
CN111223829A (zh) 半导体封装
US7754538B2 (en) Packaging substrate structure with electronic components embedded therein and method for manufacturing the same
WO2009119904A1 (ja) 半導体装置、その製造方法、プリント回路基板および電子機器
CN110120388B (zh) 半导体封装
US10141255B2 (en) Circuit boards and semiconductor packages including the same
US20170263570A1 (en) Semiconductor package assembly
US20080230886A1 (en) Stacked package module
CN110223960B (zh) 电子封装件及其制法
US7679928B2 (en) System-in-package module and mobile terminal having the same
US7449365B2 (en) Wafer-level flipchip package with IC circuit isolation
TWI781863B (zh) 平面式多晶片裝置
US20240079308A1 (en) Semiconductor package assembly
JP2002368187A (ja) 半導体装置
KR20140077360A (ko) 패키지 온 패키지형 반도체 패키지 및 그 제조 방법
KR20100002876A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant