KR20180039210A - 박막 트랜지스터 어레이 기판 및 그의 제조방법 - Google Patents

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Abstract

본 발명의 일 실시예에 의한 박막 트랜지스터 어레이 기판은, 베이스 기판; 상기 베이스 기판의 일면 상에 순차적으로 적층된 제1 전극, 스페이서 및 제2 전극과, 상기 제1 전극, 상기 스페이서 및 상기 제2 전극의 일 영역에 접하는 제1 활성층과, 제1 절연막을 사이에 개재하고 상기 제1 활성층에 대향된 제1 게이트 전극을 포함하는 제1 트랜지스터; 상기 제1 전극 또는 상기 제2 전극과 일체로 연결된 제1 스토리지 전극과, 상기 제1 절연막을 사이에 개재하고 상기 제1 스토리지 전극에 대향되며 상기 제1 게이트 전극과 일체로 연결된 제2 스토리지 전극을 포함하는 스토리지 커패시터; 및 상기 스토리지 커패시터에 전기적으로 연결되며, 상기 베이스 기판에 대하여 교차하는 방향으로 연장된 제2 활성층을 포함하는 제2 트랜지스터를 구비한다.

Description

박막 트랜지스터 어레이 기판 및 그의 제조방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND FABRICATING METHOD THEREOF}
본 발명의 실시예는 박막 트랜지스터 어레이 기판 및 그의 제조방법에 관한 것이다.
박막 트랜지스터 어레이 기판(thin film transistor array substrate)은 표시장치의 백플레인(backplane)으로서 널리 이용된다. 최근, 표시장치의 고해상도 추세에 따라, 박막 트랜지스터 어레이 기판의 개별 화소 영역의 크기는 점점 감소되고 있다. 이에 따라, 제한된 화소 영역을 효율적으로 활용할 수 있는 방안이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 화소 영역을 효율적으로 활용함과 아울러, 휘어짐과 같은 형태 변형 시에도 비교적 균일한 특성을 제공할 수 있는 박막 트랜지스터 어레이 기판 및 그의 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 의한 박막 트랜지스터 어레이 기판은, 베이스 기판;상기 베이스 기판의 일면 상에 순차적으로 적층된 제1 전극, 스페이서 및 제2 전극과, 상기 제1 전극, 상기 스페이서 및 상기 제2 전극의 일 영역에 접하는 제1 활성층과, 제1 절연막을 사이에 개재하고 상기 제1 활성층에 대향된 제1 게이트 전극을포함하는 제1 트랜지스터; 상기 제1 전극 또는 상기 제2 전극과 일체로 연결된 제1스토리지 전극과, 상기 제1 절연막을 사이에 개재하고 상기 제1 스토리지 전극에 대향되며 상기 제1 게이트 전극과 일체로 연결된 제2 스토리지 전극을 포함하는 스토리지 커패시터; 및 상기 스토리지 커패시터에 전기적으로 연결되며, 상기 베이스기판에 대하여 교차하는 방향으로 연장된 제2 활성층을 포함하는 제2 트랜지스터를구비한다.
실시예에 따라, 상기 제2 트랜지스터는, 상기 베이스 기판의 일면 상에 위치되며 상기 스페이서를 사이에 개재하고 상기 제2 활성층에 대향되는 제2 게이트 전극과, 상기 제2 활성층의 일단에 연결되는 제3 전극과, 상기 제2 활성층의 타단에 연결되는 제4 전극을 더 포함할 수 있다.
실시예에 따라, 상기 제3 전극의 일 영역과 상기 제2 게이트 전극은 상기 베이스 기판의 일면 상의 동일한 층에 이격되어 배치될 수 있다.
실시예에 따라, 상기 제4 전극 및 상기 제2 스토리지 전극은 일체로 연결될 수 있다.
실시예에 따라, 상기 스페이서는, 상기 제1 전극 및 상기 제2 전극 사이의 영역으로부터 상기 베이스 기판과 상기 제1 스토리지 전극 사이의 영역을 경유하여 상기 제2 게이트 전극과 상기 제2 활성층 사이의 영역까지 일체로 연결될 수 있다.
실시예에 따라, 상기 스페이서는, 적어도 상기 제1 전극과 상기 제2 전극이 중첩되는 제1 영역에서 제1 높이를 가지고, 적어도 상기 제2 게이트 전극과 상기 제2 활성층이 중첩되는 제2 영역에서 상기 제1 높이보다 낮은 제2 높이를 가질 수 있다.
실시예에 따라, 상기 스페이서의 상부면은 상기 제1 전극의 높이에 대응하는단차를 가질 수 있다.
실시예에 따라, 상기 스페이서는 상기 스토리지 커패시터의 적어도 일 영역에 대응하는 개구부를 가질 수 있다.
실시예에 따라, 상기 제1 전극 및 상기 제2 게이트 전극은 동일한 재질의 제1 금속층을 포함할 수 있다.
실시예에 따라, 상기 제2 전극 및 상기 제1 스토리지 전극은 동일한 재질의제2 금속층을 포함할 수 있다.
실시예에 따라, 상기 제1 게이트 전극, 상기 제2 스토리지 전극, 상기 제3 전극 및 상기 제4 전극은 동일한 재질의 제3 금속층을 포함할 수 있다.
실시예에 따라, 상기 제1 활성층 및 상기 제2 활성층은 산화물 반도체를 포함할 수 있다.
실시예에 따라, 상기 제1 활성층 및 상기 제2 활성층 중 적어도 하나는 다결정 실리콘으로 구성될 수 있다.
실시예에 따라, 상기 제2 트랜지스터는, 상기 스페이서의 일 영역을 사이에개재하고 상기 베이스 기판의 일면 상에 순차적으로 적층된 제3 전극 및 제4 전극과, 상기 제3 전극, 상기 스페이서 및 상기 제4 전극의 일 영역에 접하는 상기 제2 활성층과, 상기 제1 절연막을 사이에 개재하고 상기 제2 활성층에 대향된 제2 게이트 전극을 포함할 수 있다.
실시예에 따라, 상기 제1 전극 및 상기 제3 전극은 동일한 재질의 제1 금속층을 포함할 수 있다.
실시예에 따라, 상기 제2 전극 및 상기 제4 전극은 동일한 재질의 제2 금속층을 포함할 수 있다.
실시예에 따라, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 동일한 재질의 제3 금속층을 포함할 수 있다.
실시예에 따라, 상기 제1 게이트 전극은 듀얼 게이트 전극일 수 있다.
실시예에 따라, 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 스토리지 커패시터를 덮는 제2 절연막; 및 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 스토리지 커패시터 중 적어도 하나와 중첩되도록 상기 제2 절연막 상에 위치되며 상기 제2 전극에 전기적으로 연결되는 화소 전극을 더 구비할 수 있다.
실시예에 따라, 상기 스페이서는 각각 한 층 이상의 유기막 및 무기막 중 적어도 하나를 포함할 수 있다.
실시예에 따라, 상기 베이스 기판의 일면 상에 정의된 개별 화소 영역을 포함하며, 상기 화소 영역은 발광 영역과, 상기 발광 영역의 주변에 배치되는 화소 회로 영역을 포함할 수 있다.
실시예에 따라, 상기 발광 영역에 배치되며, 상기 제1 전극, 상기 제2 전극 및 상기 제1 게이트 전극 중 하나와 동일한 재질의 금속층을 포함하는 화소 전극을 더 구비할 수 있다.
실시예에 따라, 상기 화소 전극은 상기 제1 전극 또는 상기 제2 전극과 일체로 연결될 수 있다.
본 발명의 일 실시예에 의한 박막 트랜지스터 어레이 기판의 제조방법은, 베이스 기판 상의 일 영역에 제1 트랜지스터의 제1 전극을 형성하는 단계; 상기 제1 전극의 일 영역을 노출하면서 상기 제1 전극의 다른 영역을 덮도록 상기 제1 전극 상에 스페이서를 형성하는 단계; 상기 스페이서 상에 상기 제1 트랜지스터의 제2 전극을 형성하는 단계; 상기 스페이서의 측면 일 영역을 경유하여 상기 제1 전극의 노출된 일 영역과 상기 제2 전극의 적어도 일 영역을 덮도록, 상기 제1 전극 및 상기 제2 전극의 적어도 일 영역 상에 상기 제1 트랜지스터의 활성층을 형성하는 단계; 상기 활성층을 덮도록 상기 활성층 상에 제1 절연막을 형성하는 단계; 및 상기 제1 절연막을 사이에 개재하고 상기 활성층과 대향되도록 상기 제1 절연막 상에 상기 제1 트랜지스터의 게이트 전극을 형성하는 단계를 포함하며, 상기 제1 전극, 상기 제2 전극 및 상기 게이트 전극 중 하나를 형성하는 단계에서, 화소 전극을 동시 형성함을 특징으로 한다.
실시예에 따라, 상기 제1 전극 또는 상기 제2 전극을 형성하는 단계에서, 상기 제1 전극 또는 상기 제2 전극과 일체로 스토리지 커패시터의 제1 스토리지 전극을 형성할 수 있다.
실시예에 따라, 상기 게이트 전극을 형성하는 단계에서, 상기 게이트 전극과 일체로 상기 스토리지 커패시터의 제2 스토리지 전극을 형성할 수 있다.
실시예에 따라, 상기 게이트 전극을 형성한 이후, 상기 제1 트랜지스터를 덮는 화소 정의막을 형성하는 단계를 더 포함하며, 상기 스페이서, 상기 제1 절연막 및 상기 화소 정의막을 형성하는 각각의 단계에서, 상기 화소 전극의 적어도 일 영역을 노출하는 개구부를 형성할 수 있다.
본 발명의 실시예에 의한 박막 트랜지스터 어레이 기판 및 그의 제조방법에 의하면, 화소 영역의 공간을 효율적으로 활용함으로써, 고해상도 표시장치 등에서의 공간 제약을 극복할 수 있다. 또한, 각 화소에 구비된 트랜지스터의 채널 길이는 충분히 확보하면서도 휘어짐과 같은 형태 변형에 의해 상기 트랜지스터의 특성이 크게 변화되는 것을 방지할 수 있다. 이러한 본 발명의 실시예는 고해상도 표시장치 및/또는 플렉서블 표시장치를 비롯한 다양한 형태의 표시장치에 폭 넓게 적용될 수 있다.
도 1은 본 발명의 일 실시예에 의한 표시장치를 나타내는 평면도이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 의한 화소를 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 의한 박막 트랜지스터 어레이 기판의 일 영역을 나타내는 단면도이다.
도 4는 본 발명의 일 실시예에 의한 박막 트랜지스터 어레이 기판의 일 영역, 예컨대 개별 화소 영역을 나타내는 단면도이다.
도 5는 본 발명의 일 실시예에 의한 박막 트랜지스터 어레이 기판의 일 영역, 예컨대 개별 화소 영역을 나타내는 평면도이다.
도 6은 본 발명의 일 실시예에 의한 박막 트랜지스터 어레이 기판의 일 영역을 나타내는 단면도이다.
도 7은 본 발명의 일 실시예에 의한 박막 트랜지스터 어레이 기판의 일 영역을 나타내는 단면도이다.
도 8은 본 발명의 일 실시예에 의한 박막 트랜지스터 어레이 기판의 일 영역을 나타내는 단면도이다.
도 9a 내지 도 9i는 본 발명의 일 실시예에 의한 박막 트랜지스터 어레이 기판의 제조방법을 순차적으로 나타내는 평면도이다.
도 10a 내지 도 10i는 본 발명의 일 실시예에 의한 박막 트랜지스터 어레이 기판의 제조방법을 순차적으로 나타내는 평면도이다.
도 11a 내지 도 11i는 본 발명의 일 실시예에 의한 박막 트랜지스터 어레이 기판의 제조방법을 순차적으로 나타내는 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 다만, 하기에 설명하는 실시예는 그 표현 여부에 관계없이 예시적인 것에 불과하다. 즉, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 다양한 형태로 변경되어 실시될 수 있을 것이다.
한편, 도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조번호 및 부호를 부여하였다.
도 1은 본 발명의 일 실시예에 의한 표시장치를 나타내는 평면도이다. 편의상, 도 1에서는 표시장치를 구성하는 구성요소들 중 박막 트랜지스터 어레이 기판을 개략적으로 도시하기로 한다.
도 1을 참조하면, 표시장치(1)는, 활성영역(AA) 및 비활성영역(NA)을 포함하는 박막 트랜지스터 어레이 기판(10)을 구비한다. 실시예에 따라, 박막 트랜지스터 어레이 기판(10)은 활성영역(AA)에 배치된 다수의 화소들(PXL)을 포함하며, 상기 화소들(PXL)이 형성되는 화소 영역들에는 화소 전극들 및 상기 화소 전극들에 전기적으로 연결되는 박막 트랜지스터들이 구비될 수 있다. 또한, 표시장치(1)는, 적어도 활성영역(AA)에서 박막 트랜지스터 어레이 기판(10)과 중첩되도록 배치되어 밀봉 라인(SL)을 따라 활성영역(AA)을 밀봉하는 밀봉부재(미도시)를 더 구비할 수 있다.
실시예에 따라, 박막 트랜지스터 어레이 기판(10)의 베이스 기판 및 밀봉부재 중 적어도 하나는, 유리 기판 혹은 플라스틱 기판일 수 있으나, 이에 한정되지는 않는다. 예컨대, 박막 트랜지스터 어레이 기판(10)의 베이스 기판 및/또는 밀봉부재는, 폴리에테르술폰(PES, polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethylene naphthalate), 폴리에틸렌 테레프탈레이드(PET, polyethylene terephthalate), 폴리페닐렌 설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(PAR, polyarylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, Polycarbonate), 셀룰로오스 트리 아세테이트(TAC) 및 셀룰로오스아세테이트 프로피오네이트(CAP, cellulose acetate propionate) 중 적어도 하나의 물질을 포함한 가요성 기판(flexible substrate)일 수 있다. 또한, 베이스 기판 및/또는 밀봉부재는, 유리(glass) 및 강화 유리 중 하나의 물질을 포함하는 경성 기판(rigid substrate)일 수도 있다. 한편, 베이스 기판 및/또는 밀봉부재는 투명한 재질의 기판일 수 있으나, 이에 한정되지는 않는다. 일례로, 베이스 기판 및/또는 밀봉부재는, 불투명 및/또는 반사성 기판일 수도 있다.
또한, 실시예에 따라, 베이스 기판 및 밀봉부재 중 적어도 하나는, 적어도 한 층의 무기막 및/또는 유기막을 포함하는 절연층으로 구현될 수도 있다. 예컨대, 밀봉부재는 적어도 한 층의 무기막 및/또는 유기막을 포함하는 박막 봉지층(Thin Film Encapsulation; TFE)일 수 있다.
박막 트랜지스터 어레이 기판(10) 상의 활성영역(AA)에는 다수의 화소들(PXL)이 구비된다. 실시예에 따라, 화소들(PXL) 각각은 화소 전극 및 대향 전극과, 상기 화소 전극 및 대향 전극의 사이에 개재된 발광층을 포함하는 발광소자를 구비할 수 있다. 한편, 액정 표시장치와 같이 외부의 광원을 이용하는 형태의 표시장치의 경우, 화소들(PXL) 각각은 화소 전극 및 대향 전극과, 상기 화소 전극 및 대향 전극의 사이에 개재된 액정층을 포함할 수 있다. 즉, 화소들(PXL) 각각은 적어도 화소 전극을 포함하며, 화소들(PXL)의 구조는 표시장치의 타입 등에 따라 다양하게 변경 실시될 수 있다.
실시예에 따라, 화소들(PXL) 각각은 화소 전극에 전기적으로 연결되는 화소회로를 포함한다. 화소 회로는 주사신호 및 데이터신호 등을 포함한 제어신호들에 대응하여, 화소들(PXL) 각각에서 생성 혹은 투과되는 광을 제어한다. 이에 의해, 활성영역(AA)은 데이터신호에 대응하는 소정의 영상을 표시한다. 즉, 활성영역(AA)은 표시장치(1)의 유효 표시영역일 수 있다.
비활성영역(NA)은 활성영역(AA)의 주변에 배치되는 영역으로서, 활성영역(AA)을 제외한 나머지 영역을 의미할 수 있다. 실시예에 따라, 비활성영역(NA)에는 화소들(PXL)이 구비되지 않는다. 즉, 비활성영역(NA)은 비유효 표시영역일 수 있다. 이러한 비활성영역(NA)은 배선영역, 패드영역 및/또는 각종 더미영역 등을 포함할 수 있다. 일례로, 화소영역(AA)의 일 측에 배치된 비활성영역(NA)에는 다수의 패드들(PAD)이 배치될 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 의한 화소를 나타내는 회로도이다. 편의상, 도 2a 내지 도 2c에서는 제n(n은 자연수) 주사선 및 제m(m은 자연수) 데이터선에 접속되며, 두 개의 트랜지스터들 및 하나의 커패시터를 구비한 유기전계발광 표시장치의 화소를 도시하기로 한다. 하지만, 본 발명에 의한 화소가 이에 한정되지는 않는다. 일례로, 본 발명의 실시예에 의한 화소는 하나 이상의 트랜지스터 및/또는 커패시터를 더 포함할 수 있다. 또한, 본 발명의 실시예에 의한 화소는 다른 타입의 표시장치, 예컨대 액정 표시장치의 화소로 구현될 수도 있다.
도 2a를 참조하면, 화소(PXL)는 주사선(Sn) 및 데이터선(Dm)에 접속되는 화소 회로(12)와, 상기 화소 회로(12)에 접속되는 발광소자(OLED)를 포함한다. 실시예에 따라, 발광소자(OLED)는 유기 발광 다이오드(Organic Light Emitting Diode)일 수 있으나, 이에 한정되지는 않는다.
화소 회로(12)는 제1 및 제2 트랜지스터들(M1, M2)과 스토리지 커패시터(Cst)를 구비한다.
실시예에 따라, 제1 트랜지스터(M1)는, 제1 전원(ELVDD)에 접속되는 드레인 전극과, 화소 전극(예컨대, 발광소자(OLED)의 애노드 전극)에 접속되는 소스 전극과, 제1 노드(N1)에 접속되는 게이트 전극을 구비한다. 실시예에 따라, 제1 트랜지스터(M1)의 드레인 전극과 소스 전극은 상기 제1 트랜지스터(M1)에 인가되는 전압의 방향 및/또는 제1 트랜지스터(M1)의 타입에 따라 서로 바뀔 수 있다. 상기 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 제1 전원(ELVDD)으로부터 발광소자(OLED)를 경유하여 제2 전원(ELVSS)으로 흐르는 구동전류를 제어한다. 즉, 제1 트랜지스터(M1)는 화소(PXL)의 구동전류를 제어하는 구동 트랜지스터일 수 있다. 실시예에 따라, 제1 전원(ELVDD) 및 제2 전원(ELVSS)은 각각 고전위 화소전원 및 저전위 화소전원일 수 있다.
한편, 실시예에 따라 제1 트랜지스터(M1)는 활성층을 사이에 두고 게이트 전극과 대향되는 바텀 금속층(bottom metal layer)(14)을 더 포함할 수 있다. 바텀 금속층(14)이 형성되면, 제1 트랜지스터(M1)의 출력 특성을 보다 안정화할 수 있다.
실시예에 따라, 제2 트랜지스터(M2)는, 데이터선(Dm)에 접속되는 드레인 전극과, 제1 노드(N1)에 접속되는 소스 전극과, 주사선(Sn)에 접속되는 게이트 전극을 구비한다. 실시예에 따라, 제2 트랜지스터(M2)의 드레인 전극과 소스 전극은 상기 제2 트랜지스터(M2)에 인가되는 전압의 방향 및/또는 제2 트랜지스터(M2)의 타입에 따라 서로 바뀔 수 있다. 상기 제2 트랜지스터(M2)는 주사선(Sn)으로부터 게이트 온 전압(예컨대, 하이 전압)을 가지는 주사신호가 공급될 때 턴-온된다. 제2 트랜지스터(M2)가 턴-온되면, 데이터선(Dm)과 제1 노드(N1)가 전기적으로 연결된다. 즉, 제2 트랜지스터(M2)는 화소(PXL)와 데이터선(Dm) 사이의 연결을 제어하는 스위칭 트랜지스터일 수 있다.
실시예에 따라, 스토리지 커패시터(Cst)는 제1 트랜지스터(M1)의 일 전극, 예컨대, 소스 전극과, 제1 노드(N1)의 사이에 접속된다. 이러한 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 저장하고, 소정 기간 동안 저장된 전압을 유지한다. 예컨대, 스토리지 커패시터(Cst)는 다음 프레임의 데이터 신호가 공급될 때까지 저장된 전압을 유지할 수 있다. 한편, 실시예에 따라, 스토리지 커패시터(Cst)의 접속 위치는 변경될 수 있다. 예컨대, 스토리지 커패시터(Cst)는 제1 전원(ELVDD)과 제1 노드(N1) 사이에 접속될 수도 있다.
실시예에 따라, 발광소자(OLED)는 제1 트랜지스터(M1)와 제2 전원(ELVSS) 사이에 접속된다. 일례로, 발광소자(OLED)는, 제1 트랜지스터(M1)의 소스 전극에 접속되는 애노드 전극과, 제2 전원(ELVSS)에 접속되는 캐소드 전극을 구비할 수 있다. 이러한 발광소자(OLED)는 제1 트랜지스터(M1)에 의해 제어되는 구동전류에 대응하는 휘도로 발광한다. 한편, 제1 노드(N1)로 블랙 계조에 해당하는 데이터 신호가 입력된 경우, 제1 트랜지스터(M1)는 발광소자(OLED)로 구동전류가 흐르는 것을 차단한다. 이 경우, 발광소자(OLED)는 비발광하게 되고, 이에 따라 화소(PXL)는 블랙 계조를 표현한다.
실시예에 따라, 발광소자(OLED)의 접속 위치는 변경될 수 있다. 예컨대, 발광소자(OLED)는 도 2b에 도시된 바와 같이 제1 전원(ELVDD)과 제1 트랜지스터(M1)의 사이에 접속될 수도 있다. 이 경우, 발광소자(OLED)의 애노드 전극은 제1 전원(ELVDD)에 접속되고, 캐소드 전극은 제1 트랜지스터(M1)의 일 전극, 예컨대 드레인 전극에 접속될 수 있다.
한편, 도 2a 및 도 2b에서는 제1 및 제2 트랜지스터들(M1, M2)이 N 타입의 트랜지스터로 구현되는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 실시예에 따라, 제1 및 제2 트랜지스터들(M1, M2) 중 적어도 하나는 P 타입의 트랜지스터로 구현될 수도 있다. 일례로, 제1 및 제2 트랜지스터들(M1, M2)은 도 2c에 도시된 바와 같이 P 타입의 트랜지스터로 구현될 수도 있다.
도 2c를 참조하면, 화소(PXL')는 제1 및 제2 트랜지스터들(M1' M2')과 스토리지 커패시터(Cst)를 구비하는 화소 회로(12')와, 상기 화소 회로(12')에 접속되는 발광소자(OLED)를 포함한다.
실시예에 따라, 제1 트랜지스터(M1')는, 제1 전원(ELVDD)에 접속되는 소스 전극과, 화소 전극, 예컨대, 발광소자(OLED)의 애노드 전극에 접속되는 드레인 전극과, 제1 노드(N1)에 접속되는 게이트 전극을 구비한다. 실시예에 따라, 제2 트랜지스터(M2')는, 데이터선(Dm)에 접속되는 소스 전극과, 제1 노드(N1)에 접속되는 드레인 전극과, 주사선(Sn)에 접속되는 게이트 전극을 구비한다. 실시예에 따라, 스토리지 커패시터(Cst)는 제1 전원(ELVDD)과 제1 노드(N1) 사이에 접속된다. 도 2c에 도시된 화소(PXL')의 동작은 도 2a 및 도 2b에 도시된 실시예의 화소(PXL)와 실질적으로 유사하므로, 이에 대한 상세한 설명은 생략하기로 한다.
전술한 실시예들에서와 같이, 각각의 화소(PXL, PXL')는 화소 전극, 예컨대 발광소자(OLED)의 애노드 전극에 접속되어 상기 화소(PXL, PXL')의 구동을 제어하는 화소 회로(12, 12')를 포함한다. 따라서, 각각의 화소 영역에는 화소 회로(12, 12')가 배치되는 영역이 확보되어야 한다. 화소 회로(12, 12')를 포함하는 능동형 표시장치는, 적은 소비전력으로 구동이 가능하며, 각 화소(PXL, PXL')의 구동을 용이하게 제어할 수 있는 장점이 있다.
실시예에 따라, 화소 회로(12, 12')는 적어도 일 영역이 발광소자(OLED)와 중첩되도록 배치되거나, 혹은 발광소자(OLED)와 중첩되지 않도록 발광소자(OLED)의 주변에 배치될 수 있다. 일례로, 전면 발광형 표시장치에서 화소 회로(12, 12')는 발광소자(OLED)의 하부에 배치되고, 배면 혹은 양면 발광형 표시장치에서 화소 회로(12, 12')는 발광소자(OLED)와 중첩되지 않도록 상기 발광소자(OLED)의 주변에 배치될 수 있다.
한편, 표시장치의 고해상도 추세에 따라, 개별 화소 영역의 크기는 점점 감소되고 있다. 하지만, 표시장치에서 요구되는 특성 조건을 확보하기 위해서는 제1 및 제2 트랜지스터들(M1, M2) 및/또는 스토리지 커패시터(Cst)의 크기를 감소시키는 데에 한계가 있을 수 있다. 또한, 화소 회로(12, 12')에 하나 이상의 트랜지스터 및/또는 커패시터 등이 더 포함되는 경우, 상기 화소 회로(12, 12')가 필요로 하는 공간은 더 증가할 수 있다. 이에, 본 발명에서는 제한된 화소 영역을 효율적으로 활용할 수 있는 화소 구조와 관련된 다양한 실시예들을 개시하기로 하며, 이에 대한 상세한 설명은 후술하기로 한다.
도 3은 본 발명의 일 실시예에 의한 박막 트랜지스터 어레이 기판의 일 영역을 나타내는 단면도이다. 특히, 도 3은 개별 화소 영역에 위치된 화소 회로부의 구조와 관련한 실시예를 도시한 것으로서, 이러한 도 3에서는 일체형 유기 스페이서를 적용한 실시예를 도시하였다.
도 3을 참조하면, 본 발명의 일 실시예에 의한 박막 트랜지스터 어레이 기판(10)은, 베이스 기판(100)과, 상기 베이스 기판(100)의 일면 상에 배치된 제1 및 제2 트랜지스터들(M1, M2)과 스토리지 커패시터(Cst)를 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 트랜지스터들(M1, M2)과 스토리지 커패시터(Cst)는 베이스 기판(100)의 활성영역(AA) 내에 정의된 각각의 화소 영역에 배치될 수 있다.
베이스 기판(100)은 앞서 언급한 바와 같이, 유리 기판 혹은 플라스틱 기판일 수 있으나, 이에 한정되지는 않는다. 또한, 베이스 기판(100)은 경성 기판 혹은 가요성 기판일 수 있다. 또한, 베이스 기판(100)은 투명 기판일 수 있으나, 이에 한정되지는 않는다. 예컨대, 실시예에 따라, 베이스 기판(100)은 불투명 혹은 반투명 기판으로 구현될 수도 있다.
실시예에 따라, 베이스 기판(100)의 일면 상에는 버퍼층(110)이 배치될 수 있다. 버퍼층(110)은 베이스 기판(100)의 상부에 평활한 면을 형성하고 불순 원소가 침투하는 것을 차단한다. 이러한 버퍼층(110)은 SiOx나 SiNx 등과 같은 산화막 혹은 질화막을 포함할 수 있으나, 이에 한정되지는 않는다. 한편, 실시예에 따라, 버퍼층(110)은 생략될 수도 있다.
버퍼층(110)이 형성된 베이스 기판(100)의 일면 상에는 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 스토리지 커패시터(Cst)가 배치된다. 실시예에 따라, 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 스토리지 커패시터(Cst) 중 적어도 두 개는 적어도 일 영역이 서로 중첩되도록 배치되거나, 적어도 일 전극이 서로 일체로 형성될 수 있다.
제1 트랜지스터(M1)는 베이스 기판(100)의 일 영역 상에 배치된 제1 전극(122), 스페이서(130), 제2 전극(142), 제1 활성층(152) 및 제1 게이트 전극(172)을 포함한다. 실시예에 따라, 제1 전극(122), 스페이서(130) 및 제2 전극(142)은 베이스 기판(100)의 일면 상에 순차적으로 적층되고, 제1 활성층(152)은 제1 전극(122) 및 제2 전극(142)의 사이에 연결될 수 있다. 또한, 제1 게이트 전극(172)은 제1 절연막(160)을 사이에 개재하고 제1 활성층(152)과 대향되도록 배치될 수 있다. 즉, 본 발명의 실시예에서 제1 트랜지스터(M1)는 수직형 박막 트랜지스터(Vertical TFT)로 구현될 수 있다.
실시예에 따라, 제1 전극(122)은 드레인 전극일 수 있으나, 이에 한정되지는 않는다. 예컨대, 제1 전극(122)은 제1 트랜지스터(M1)의 타입 및/또는 상기 제1 트랜지스터(M1)에 인가되는 전압의 방향에 따라 소스 전극이 될 수도 있다. 이러한 제1 전극(122)은 도시되지 않은 제1 전원선을 통해 제1 전원(ELVDD)에 접속될 수 있다.
스페이서(130)의 일 영역은 제1 전극(122)과 제2 전극(142)의 사이에 개재된다. 실시예에 따라, 스페이서(130)는 제1 전극(122)과 제2 전극(142) 사이의 제1 영역(제1 트랜지스터(M1) 영역)으로부터, 베이스 기판(100)과 제1 스토리지 전극(144) 사이의 영역(스토리지 커패시터(Cst) 영역)을 경유하여, 제2 게이트 전극(124)과 제2 활성층(154) 사이의 제2 영역(제2 트랜지스터(M2) 영역)까지 일체로 연결될 수 있다.
이러한 스페이서(130)는 각각 적어도 한 층 이상의 유기막 및 무기막 중 적어도 하나를 포함할 수 있다. 일례로, 스페이서(130)는 한 층 이상의 유기 절연막으로 구성될 수 있다. 스페이서(130)를 구성할 수 있는 유기물로는, 폴리이미드, 폴리에스테르, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지 등의 유기물 또는 이들의 적층체를 들 수 있으며, 이 외에 통상의 유기 절연물질로 구성될 수 있다.
실시예에 따라, 스페이서(130)는 제1 전극(122)과 제2 전극(142)이 중첩되는 제1 영역에서 소정의 제1 높이(H1)를 가지도록 형성되어, 상기 제1 및 제2 전극들(122, 142)이 소정 거리만큼 이격되도록 한다. 실시예에 따라, 제1 높이(H1)는, 구동 트랜지스터에서 요구되는 채널 길이를 확보할 수 있는 범위 내에서 설정될 수 있다.
실시예에 따라, 제2 전극(142)은 적어도 일 영역이 제1 전극(122)과 중첩되도록 상기 제1 전극(122) 상에 배치되며, 스페이서(130)에 의해 제1 전극(122)으로부터 소정 거리만큼 이격될 수 있다. 예컨대, 제2 전극(142)은, 베이스 기판(100)이 XY 평면 상에 배치되었다고 할 때, Z 방향을 따른 제1 높이(H1)에 상응하는 거리만큼 제1 전극(122)으로부터 이격될 수 있다. 실시예에 따라, 제2 전극(142)은 소스 전극일 수 있으나, 이에 한정되지는 않는다. 예컨대, 제2 전극(142)은 제1 트랜지스터(M1)의 타입 및/또는 상기 제1 트랜지스터(M1)에 인가되는 전압의 방향에 따라 드레인 전극이 될 수도 있다. 이러한 제2 전극(142)은 제1 스토리지 전극(144)에 전기적으로 연결될 수 있다. 일례로, 제2 전극(142)은 제1 스토리지 전극(144)과 일체로 연결될 수 있다.
실시예에 따라, 제1 활성층(152)은 각각 제1 전극(122), 스페이서(130) 및 제2 전극(142)이 배치된 복수의 층을 경유하도록 베이스 기판(100)에 대하여 교차하는 방향으로 연장될 수 있다. 예컨대, 제1 활성층(152)은 스페이서(130)의 측면 일 영역, 특히 제1 전극(122)과 제2 전극(142) 사이의 경사면(테이퍼 영역)을 경유하여 제1 전극(122)과 제2 전극(142) 사이에 연결될 수 있다. 일례로, 제1 활성층(152)은 제1 전극(122), 스페이서(130) 및 제2 전극(142)의 일 영역(예컨대, 이들의 일 측면, 일 단면, 상부면 및/또는 하부면의 일 영역)에 접하도록 배치될 수 있다. 특히, 본 실시예에서, 제1 활성층(152)은 제1 전극(122), 스페이서(130) 및 제2 전극(142) 각각의 일 측면에 접하도록 배치될 수 있다. 이러한 제1 활성층(152)은, 제1 게이트 전극(172)에 소정의 게이트 온 전압이 인가될 때, 제1 전극(122)과 제2 전극(142)의 사이에서 채널을 형성한다.
즉, 제1 활성층(152)은 베이스 기판(100)에 대하여 교차하는 방향으로 연장된 선 상에 배치되어 수직형 채널을 구성할 수 있다. 예컨대, 베이스 기판(100)이 XY 평면 상에 배치되었다고 할 때, 제1 활성층(152)은 그의 주면(main surface) 혹은 길이 방향이 XY 평면에 수직 혹은 사선인 방향으로 배치되도록, 상기 XY 평면에 수직 혹은 사선으로 교차하는 방향으로 연장될 수 있다. 즉, 본 발명의 실시예에서 수직형 채널이라 함은, 그의 주면 또는 길이 방향(혹은 연장 방향)이, 베이스 기판(100)이 배치되는 평면에 직교하는 방향, 또는 상기 평면을 기준으로 사선으로 교차하는 방향으로 연장된 선 상에 배치된 채널을 포괄적으로 의미할 수 있다. 이와 같이 수직형 채널을 구성하면, 화소 영역 내에서 제1 트랜지스터(M1)가 차지하는 면적을 줄이면서도 제1 트랜지스터(M1)의 특성 확보에 필요한 충분한 채널 길이를 확보할 수 있다.
실시예에 따라, 제1 절연막(160)은 적어도 제1 활성층(152)과 제1 게이트 전극(172)의 사이에 개재된다. 또한, 제1 절연막(160)은 제1 스토리지 전극(144) 및 제2 스토리지 전극(174)의 사이와, 제3 전극(176) 및 제4 전극(178)의 사이에도 개재되도록 적어도 화소 영역 내에서 일체로 형성될 수 있다. 일례로, 제1 절연막(160)은 활성영역(AA) 전반에 걸쳐 일체로 형성될 수 있다. 이러한 제1 절연막(160)은, 상기 제1 절연막(160)이 형성되는 층을 경유하여 두 도전층 사이의 전기적인 연결이 필요한 영역에서는 부분적으로 개구될 수 있다.
실시예에 따라, 제1 절연막(160)은 각각 한 층 이상의 무기막 및/또는 유기막을 포함할 수 있다. 일례로, 제1 절연막(160)은 SiOx나 SiNx 등을 포함한 무기막으로 구성될 수 있으나, 이에 한정되지는 않는다. 예컨대, 제1 절연막(160)은 SiOx, SiNx, SiON, SiOF, AlOx 등의 무기 절연물질 또는 유기 절연물질을 포함할 수 있으며, 이들 물질 중 적어도 하나를 포함하는 단일막 또는 다중막일 수 있다.
실시예에 따라, 제1 게이트 전극(172)은 제1 절연막(160)을 사이에 개재하고 제1 활성층(152)에 대향된다. 이러한 제1 게이트 전극(172)은 제2 스토리지 전극(174)에 접속될 수 있다. 일례로, 제1 게이트 전극(172)은 제2 스토리지 전극(174)과 일체로 연결될 수 있다.
스토리지 커패시터(Cst)는 제1 절연막(160)을 사이에 개재하고 서로 대향되는 제1 스토리지 전극(144) 및 제2 스토리지 전극(174)을 포함한다. 실시예에 따라, 스토리지 커패시터(Cst)는 스페이서(130)의 상부에 배치될 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제1 스토리지 전극(144)은 제2 전극(142)에 전기적으로 연결될 수 있다. 그리고, 제2 스토리지 전극(174)은 제1 게이트 전극(172)에 전기적으로 연결될 수 있다.
제2 트랜지스터(M2)는 스토리지 커패시터(Cst)에 전기적으로 연결된다. 일례로, 제2 트랜지스터(M2)는 제4 전극(178)을 통해 제2 스토리지 전극(174)에 전기적으로 연결될 수 있다.
이러한 제2 트랜지스터(M2)는 베이스 기판(100)의 일 영역 상에 배치된 제2 게이트 전극(124), 스페이서(130), 제2 활성층(154), 제3 전극(176) 및 제4 전극(178)을 포함한다. 실시예에 따라, 제2 게이트 전극(124)과 제2 활성층(154)은, 스페이서(130)의 제2 영역을 사이에 개재하고 서로 대향되도록 배치될 수 있다. 그리고, 제2 활성층(154)은 베이스 기판(100)에 대하여 교차하는 방향으로 연장될 수 있다. 예컨대, 베이스 기판(100)이 XY 평면 상에 배치되었다고 할 때, 제2 활성층(154)은 그의 주면(main surface) 혹은 길이 방향이 XY 평면에 수직 혹은 사선인 방향으로 배치되도록, XY 평면에 수직 혹은 사선으로 교차하는 방향으로 연장될 수 있다. 즉, 실시예에 따라 제2 트랜지스터(M2)는 수직형 박막 트랜지스터로 구현될 수 있다.
실시예에 따라, 제2 게이트 전극(124)은 제1 전극(122)과 베이스 기판(100) 상의 동일한 층에 배치될 수 있으나, 이에 한정되지는 않는다. 이러한 제2 게이트 전극(124)은 도 2a 내지 도 2c에 도시된 바와 같은 주사선(Sn)에 전기적으로 연결될 수 있다.
실시예에 따라, 스페이서(130)의 제2 영역은 적어도 제2 게이트 전극(124)과 제2 활성층(154)의 사이에 개재된다. 즉, 실시예에 따라, 단일의 스페이서(130)를 제1 트랜지스터(M1)의 채널 길이 확보를 위한 스페이서로 이용함과 동시에, 제2 트랜지스터(M2)의 게이트 절연막으로도 활용할 수 있다.
이러한 스페이서(130)는 적어도 일 영역, 예컨대 제2 게이트 전극(124)과 제2 활성층(154)이 중첩되는 제2 영역에서 소정의 제2 높이(H2)를 가질 수 있다. 제2 높이(H2)는 제2 트랜지스터(M2)의 응답 특성을 확보할 수 있는 범위 내에서 설정될 수 있다. 예컨대, 제2 높이(H2)는 제2 게이트 전극(124)과 제2 활성층(154) 사이의 절연성을 안정적으로 확보하면서도, 제2 게이트 전극(124)으로 소정 범위의 게이트 온 전압을 가지는 주사신호가 인가될 때 제2 활성층(154)이 원활히 도통될 수 있는 범위 내에서 설정될 수 있다. 일례로, 제2 높이(H2)는 제1 높이(H1)보다는 낮게 설정될 수 있다.
실시예에 따라, 제2 활성층(154)은 스페이서(130)의 측면 일 영역을 경유하여 제3 전극(176) 및 제4 전극(178)의 사이에 연결될 수 있다. 일례로, 제2 활성층(154)은 제3 전극(176), 스페이서(130) 및 제4 전극(178) 각각의 일 영역(예컨대, 이들의 측면, 단면, 상부면 및/또는 하부면의 적어도 일 영역)에 접하도록 배치될 수 있다. 이러한 제2 활성층(154)은, 제2 게이트 전극(124)에 소정의 게이트 온 전압이 인가될 때, 제3 전극(176)과 제4 전극(178)의 사이에서 채널을 형성한다. 이때, 제3 전극(176) 및 제4 전극(178)은 베이스 기판(100) 상의 서로 다른 층에 배치되므로, 제2 활성층(154)은 제3 전극(176) 및 제4 전극(178)의 사이에서 베이스 기판(100)에 대하여 교차하는 방향으로 연장되어 수직형 채널을 구성할 수 있다.
실시예에 따라, 제3 전극(176)은 제2 활성층(154)의 일단에 연결된다. 일례로, 제3 전극(176)은 제2 활성층(154)의 일단에 직접 컨택되어 상기 제2 활성층(154)에 전기적으로 연결될 수 있다. 이러한 제3 전극(176)은 도 2a 내지 도 2c에 도시된 데이터선(Dm)에 전기적으로 연결될 수 있다. 실시예에 따라, 제3 전극(176)의 적어도 일 영역은 제2 게이트 전극(124)과 동일한 층 상에 배치될 수 있다. 예컨대, 제3 전극(176)의 적어도 일 영역과 제2 게이트 전극(124)은 베이스 기판(100)의 일면 상의 동일한 층에 이격되어 배치될 수 있다.
실시예에 따라, 제4 전극(178)은 제2 활성층(154)의 타단에 연결된다. 일례로, 제4 전극(178)은 제1 절연막(160)에 형성된 컨택홀을 통해 제2 활성층(154)의 타단에 컨택됨에 의해 상기 제2 활성층(154)에 전기적으로 연결될 수 있다. 이러한 제4 전극(178)은 제2 스토리지 전극(174)에 전기적으로 연결될 수 있다. 일례로, 제4 전극(178)은 제2 스토리지 전극(174)에 일체로 연결될 수 있다.
실시예에 따라, 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및/또는 스토리지 커패시터(Cst)를 구성하는 각각의 전극들은 금속, 이들의 합금, 도전성 고분자, 도전성 금속 산화물 중 적어도 하나를 포함할 수 있다. 예컨대, 제1 내지 제4 전극(122, 142, 176, 178), 제1 및 제2 게이트 전극(172, 124), 제1 및 제2 스토리지 전극들(144, 174) 중 적어도 하나는, 금속, 이들의 합금, 도전성 고분자, 도전성 금속 산화물 중 적어도 하나를 포함할 수 있다.
제1 트랜지스터(M1), 제2 트랜지스터(M2) 및/또는 스토리지 커패시터(Cst)의 일 전극을 구성할 수 있는 금속으로는, Ti, Cu, Mo, Al, Au, Cr, TiN, Ag, Pt, Pd, Ni, Sn, Co, Rh, Ir, Fe, Ru, Os, Mn, W, Nb, Ta, Bi, Sb, Pb 등을 예로 들 수 있으며, 이 외에 다양한 금속이 이용될 수 있다. 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및/또는 스토리지 커패시터(Cst)의 일 전극을 구성할 수 있는 합금으로는, MoTi, AlNiLa 등을 예로 들 수 있으며, 이 외에 다양한 합금이 이용될 수 있다. 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및/또는 스토리지 커패시터(Cst)의 일 전극을 구성할 수 있는 다중막으로는 Ti/Cu, Ti/Au, Mo/Al/Mo, ITO/Ag/ITO, TiN/Ti/Al/Ti, TiN/Ti/Cu/Ti 등을 예로 들 수 있으며, 이 외에 다양한 다중막 구조의 도전물질이 이용될 수 있다. 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및/또는 스토리지 커패시터(Cst)의 일 전극을 구성할 수 있는 도전성 고분자로는 폴리티오펜계, 폴리피롤계, 폴리아닐린계, 폴리아세틸렌계, 폴리페닐렌계 화합물 및 이들의 혼합물 등을 예로 들 수 있으며, 특히 폴리티오펜계 중에서는 PEDOT/PSS 화합물을 사용할 수 있다. 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및/또는 스토리지 커패시터(Cst)의 일 전극을 구성할 수 있는 도전성 금속 산화물로는 ITO, IZO, AZO, ITZO, ZnO, SnO2 등을 예로 들 수 있다. 또한, 전술한 도전성 물질 외에도 도전성을 제공할 수 있는 재료이면 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및/또는 스토리지 커패시터(Cst)의 일 전극을 구성하는 물질로 이용될 수 있다. 또한, 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및/또는 스토리지 커패시터(Cst)를 구성하는 개별 전극 구조는 특별히 한정되지 않으며, 각각의 전극은 단일막 혹은 다중막으로 다양하게 구성될 수 있다.
실시예에 따라, 제1 및 제2 활성층(152, 154) 중 적어도 하나는, 산화물 반도체를 포함할 수 있다. 일례로, 제1 활성층(152) 및/또는 제2 활성층(154)은 In, Ga, Zn, Sn, Ti 등의 금속의 산화물, 또는 In, Ga, Zn, Sn, Ti 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다. 보다 구체적으로, 제1 활성층(152) 및/또는 제2 활성층(154)을 구성할 수 있는 산화물 반도체로는 ZnO, ZTO, ZIO, IZO, InO, TiO, IGZO, IZTO 등을 예로 들 수 있으며, 산화물 반도체는 부분적으로 결정화될 수 있다. 또한, 전술한 산화물 반도체 외에도 채널층을 구성할 수 있는 재료이면, 제1 및/또는 제2 트랜지스터(M1, M2)의 활성층(152, 154)을 구성하는 물질로 이용될 수 있다. 일례로, 제1 활성층(152) 및 제2 활성층(154) 중 적어도 하나는, 비정질 혹은 다결정 실리콘 등으로 구성될 수도 있다.
실시예에 따라, 제1 전극(122) 및 제2 게이트 전극(124)은 동일 공정에서 동일 재료를 이용하여 형성될 수 있다. 예컨대, 제1 전극(122) 및 제2 게이트 전극(124)은 동일한 재질의 제1 금속층을 포함할 수 있다.
실시예에 따라, 스페이서(130)는 제1 및 제2 트랜지스터들(M1, M2)과 스토리지 커패시터(Cst)가 형성되는 화소 회로 영역에 일체로 형성되되, 부분적으로 상이한 높이를 가질 수 있다. 예컨대, 스페이서(130)는 영역 별로 제1 높이(H1) 또는 제2 높이(H2)를 가질 수 있다.
한편, 단일 마스크 공정을 통해 단일 스페이서(130)를 영역 별로 상이한 높이로 패터닝하기 위하여, 하프-톤 마스크(half-tone mask)를 이용할 수 있다. 즉, 스페이서(130)는 적어도 제1 전극(122)과 제2 전극(142)이 중첩되는 영역에서 제1 높이(H1)를 가지고, 적어도 제2 게이트 전극(124)과 제2 활성층(154)이 중첩되는 영역에서는 제1 높이(H1)보다 낮은 제2 높이(H2)를 가지므로, 하프-톤 마스크(half-tone mask)를 이용하여 스페이서(130)를 영역 별로 상이한 높이로 패터닝할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 일례로 스페이서(130)를 영역 별로 상이한 높이로 패터닝하기 위하여 적어도 두 번의 마스크 공정을 수행할 수도 있다.
실시예에 따라, 제2 전극(142) 및 제1 스토리지 전극(144)은 동일 공정에서 동일 재료를 이용하여 형성될 수 있다. 예컨대, 제2 전극(142) 및 제1 스토리지 전극(144)은 동일한 재질의 제2 금속층을 포함할 수 있다.
실시예에 따라, 제1 활성층(152) 및 제2 활성층(154)은 동일 공정에서 동일 재료를 이용하여 형성될 수 있다. 예컨대, 제1 활성층(152) 및 제2 활성층(154)은 동일한 산화물 반도체를 포함할 수 있다.
실시예에 따라, 제1 게이트 전극(172), 제2 스토리지 전극(174), 제3 전극(176) 및 제4 전극(178)은 동일 공정에서 동일 재료를 이용하여 형성될 수 있다. 예컨대, 제1 게이트 전극(172), 제2 스토리지 전극(174), 제3 전극(176) 및 제4 전극(178)은 동일한 재질의 제3 금속층을 포함할 수 있다.
전술한 본 발명의 실시예에서, 제1 활성층(152) 및 제2 활성층(154) 각각은, 베이스 기판(100)에 대하여 교차하는 방향으로 연장된 선 상에 배치되어 수직형 채널을 구성한다. 이러한 본 발명의 실시예에 의하면, 베이스 기판(100)에 대하여 교차하는 수직 방향 혹은 사선 방향을 따라 제1 및/또는 제2 트랜지스터(M1, M2)의 채널 길이를 확보할 수 있다. 따라서, 제1 및/또는 제2 트랜지스터(M1, M2)의 채널 길이와 무관하게 각각의 화소 영역 내에서 제1 및/또는 제2 트랜지스터(M1, M2)가 차지하는 면적을 축소할 수 있다. 또한, 스페이서(130)의 높이 조절을 통해 제1 및/또는 제2 트랜지스터(M1, M2)의 채널 길이를 용이하게 조절할 수 있으므로, 용이하게 쇼트 채널 트랜지스터(short channel transistor)를 형성할 수 있다. 이러한 본 발명의 실시예에 의하면, 제1 및/또는 제2 트랜지스터(M1, M2)를 수직형 박막 트랜지스터로 구성함으로써, 화소 영역의 공간을 효율적으로 활용할 수 있다. 이에 따라, 고해상도 표시장치 등에 유용하게 적용될 수 있다. 또한, 제1 및/또는 제2 트랜지스터(M1, M2)를 수직형 박막 트랜지스터로 구성하게 되면, 채널층이 실질적으로 수평으로 배치되는 수평형 박막 트랜지스터 대비, 휘어짐(bending)이나 접힘(folding) 등과 같은 형태 변형 시에도 제1 및/또는 제2 트랜지스터(M1, M2)의 특성 변화가 거의 발생하지 않거나, 특성 변화가 미미한 정도로 발생한다. 따라서, 본 발명의 실시예는 플렉서블 표시장치 등에 유용하게 적용될 수 있다.
또한, 본 발명의 실시예에서는, 제1 전극(122), 제2 전극(142) 및 제1 게이트 전극(172) 등을 각각 서로 다른 층에 적층하여 배치한다. 이에 의해 확보된 공간을 활용하여, 제1 전극(122), 제2 전극(142) 및/또는 제1 게이트 전극(172) 등과 동일 층에, 더미 배선 및/또는 보조 배선 등을 용이하게 형성할 수 있다. 예컨대, 제1 전극(122), 제2 전극(142) 및/또는 제1 게이트 전극(172)을 형성하는 공정에서, 해당 층에 보조 전원선(예컨대, 보조 ELVDD 라인 및/또는 보조 ELVSS 라인)을 형성할 수 있다. 즉, 본 발명의 실시예는 배선 형성에 유리한 화소 구조를 제공한다. 이러한 본 발명의 실시예에 의하면, 표시패널에서 발생할 수 있는 신호지연을 용이하게 저감하고 균일한 화질의 영상을 표시할 수 있다.
또한, 본 발명의 실시예에서는, 스토리지 커패시터(Cst)를 구성하는 제1 스토리지 전극(144) 및 제2 스토리지 전극(174)을, 각각 제1 트랜지스터(M1)를 구성하는 제2 전극(142) 및 제1 게이트 전극(172)과 일체로 구성한다. 이러한 본 발명의 실시예에 의하면, 스토리지 커패시터(Cst)의 적어도 일 영역이 제1 트랜지스터(M1)와 중첩될 수 있다. 이에 따라, 공간 활용의 효율성을 높여 고해상도 표시장치 등에 유용하게 적용될 수 있다.
또한, 본 발명의 실시예에서는, 스페이서(130)를 유기막으로 구성할 수 있다. 이 경우, 화소 영역을 평탄화할 수 있다.
도 4는 본 발명의 일 실시예에 의한 박막 트랜지스터 어레이 기판의 일 영역, 예컨대 개별 화소 영역을 나타내는 단면도이다. 이러한 도 4는 각 화소를 구성하는 화소 회로부와 화소 전극(혹은 화소 전극을 포함한 발광소자) 사이의 배치 구조와 관련된 실시예를 도시한 것으로서, 특히 화소 전극이 화소 회로부와 중첩되는 실시예를 도시한 것이다. 편의상, 도 4에서 도 3과 유사 또는 동일한 구성요소에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 4를 참조하면, 실시예에 따라, 제1 및 제2 트랜지스터들(M1, M2)과 스토리지 커패시터(Cst)를 포함하는 화소 회로부는 제2 절연막(180)에 의해 덮일 수 있다. 그리고, 제2 절연막(180)의 상부에는, 화소 전극(190)을 포함한 발광소자(OLED)와 화소 정의막(200)이 배치될 수 있다. 특히, 본 실시예에서 발광소자(OLED)는 제1 및 제2 트랜지스터들(M1, M2)과 스토리지 커패시터(Cst) 중 적어도 하나와 중첩되도록 화소 회로부의 상부에 배치될 수 있다.
실시예에 따라, 제2 절연막(180)은 각각 한 층 이상의 무기막(182) 및 유기막(184)을 포함할 수 있다. 일례로, 제2 절연막(180)은 SiOx, SiNx, SiON, SiOF, AlOx 등의 무기 절연물질 또는 유기 절연물질을 포함할 수 있으며, 이들 물질 중 적어도 하나를 포함하는 단일막 또는 다중막일 수 있다.
실시예에 따라, 무기막(182)은 SiOx나 SiNx 등의 무기 절연물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 무기막(182)은 SiOx나 SiNx 외에도 통상의 무기 절연물질로 구성될 수 있다. 이러한 무기막(182)은 화소 회로부로 수분이나 수소와 같은 불순 원소가 침투하는 것을 차단한다.
실시예에 따라, 유기막(184)은 폴리이미드, 폴리에스테르, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지 등의 유기물 또는 이들의 적층체와 같은 유기 절연물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 유기막(184)은 상술한 물질 외에도 통상의 유기 절연물질로 구성될 수 있다. 이러한 유기막(184)은 화소 회로부의 상부가 평탄해지도록 화소 회로부를 덮는다. 이와 같이 화소 회로부의 상부가 평탄화되면 발광소자(OLED)를 용이하게 형성할 수 있다.
발광소자(OLED)는 제2 절연막(180)의 상부에 화소 회로부와 중첩되도록 배치되어, 상기 제2 절연막(180)에 형성된 비아홀(186)을 통해 제1 트랜지스터(M1)의 제2 전극(142)에 전기적으로 연결될 수 있다. 이러한 발광소자(OLED)는 제2 절연막(180)의 상부에 순차적으로 적층된 화소 전극(190)(예컨대, 애노드 전극), 발광층(210) 및 대향 전극(220)(예컨대, 캐소드 전극)을 포함한다.
화소 전극(190)은 제1 및 제2 트랜지스터들(M1, M2)과 스토리지 커패시터(Cst) 중 적어도 하나와 중첩되도록 화소 회로부의 상부에 배치될 수 있다. 이러한 화소 전극(190)은 비아홀(186)을 통해 제2 전극(142)에 전기적으로 연결된다. 실시예에 따라, 화소 전극(190)은 통상의 전극 물질을 포함하도록 구성될 수 있다.
실시예에 따라, 발광소자(OLED)가 화소 회로부와 중첩되도록 상기 화소 회로부의 상부에 배치되는 구조의 표시장치는 전면 발광형 표시장치일 수 있다. 이 경우, 화소 전극(190)은 반사율이 높은 금속으로 구성될 수 있다. 예컨대, 화소 전극(190)은 Ti, Cu, Mo, Al, Au, Ag, Pt, Pd, Ni, Sn, Co, Rh, Ir, Fe, Ru, Os, Mn, W, Nb, Ta, Bi, Sb, Pb 등의 금속, 및 MoTi, AlNiLa 등의 합금 중 적어도 하나를 포함한 한 층 이상의 도전층으로 구성될 수 있다. 또한, 화소 전극(190)은 Ti/Cu, Ti/Au, Mo/Al/Mo, ITO/Ag/ITO과 같은 다중막 구조로 구성될 수도 있다. 한편, 전술한 반사성 금속 외에도 도전성을 제공할 수 있는 재료이면, 화소 전극(190)을 구성하는 물질로 이용될 수 있다.
실시예에 따라, 화소 전극(190)의 가장자리는 화소 정의막(200)에 의해 덮일 수 있다. 화소 정의막(200)은 일반 범용고분자(PMMA, PS), 페놀 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 복합물 혹은 화합물을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 화소 정의막(200)은 전술한 절연 물질 외에 다양한 절연 물질로 구성될 수 있다.
발광층(210)은 화소 전극(190)과 대향 전극(220)의 사이에 배치된다. 실시예에 따라, 발광층(210)은 통상의 유기 발광재료를 포함한 유기 발광층일 수 있으나, 이에 한정되지는 않는다.
대향 전극(220)은 적어도 발광층(210)의 상부를 덮도록 배치된다. 또한, 실시예에 따라, 대향 전극(220)은 박막 트랜지스터 어레이 기판(10)의 활성영역(AA)에 전면적으로 형성될 수도 있다. 실시예에 따라, 대향 전극(220)은 발광층(210)에서 생성된 광이 투과될 수 있는 투명한 도전성 물질로 구성될 수 있다. 대향 전극(220)을 구성할 수 있는 투명 도전성 물질로는 ITO, IZO, ITZO 등의 도전성 금속 산화물을 들 수 있다. 또한, 전술한 도전성 금속 산화물 외에도 도전성을 제공할 수 있는 재료이면, 대향 전극(220)을 구성하는 물질로 이용될 수 있다. 이와 같이 대향 전극(220)이 투명하게 구현되면, 전면 발광형 혹은 양면 발광형 표시장치를 구현할 수 있다.
전술한 실시예에 의하면, 제1 및 제2 트랜지스터들(M1, M2)과 스토리지 커패시터(Cst) 중 적어도 하나와 중첩되도록 화소 전극(190)을 배치한다. 이에 따라, 화소 영역의 공간을 효율적으로 활용하여 고해상도 표시장치 등에 유용하게 적용될 수 있는 화소 구조를 제공할 수 있다.
또한, 화소 회로부의 상부에 적어도 한 층의 무기막(182) 및 유기막(184)을 포함하는 제2 절연막(180)을 형성함으로써, 화소 회로부로 불순 원소가 침투하는 것을 차단함과 아울러, 화소 회로부의 상부를 평탄화할 수 있다.
도 5는 본 발명의 일 실시예에 의한 박막 트랜지스터 어레이 기판의 일 영역, 예컨대 개별 화소 영역을 나타내는 평면도이다. 이러한 도 5는 각 화소를 구성하는 화소 회로부와 화소 전극 사이의 배치 구조와 관련된 실시예를 도시한 것으로서, 특히 화소 전극이 화소 회로부와 중첩되지 않도록 발광 영역과 화소 회로 영역을 공간적으로 분리한 실시예를 도시한 것이다.
도 5를 참조하면, 실시예에 따라, 각각의 화소 영역에, 화소 회로부가 배치되는 화소 회로 영역(PCA)과, 화소 전극(190)이 배치되는 발광 영역(EMA)을 서로 중첩되지 않도록 구분하여 배치할 수 있다. 예컨대, 화소 영역은, 화소 전극(190)이 배치되는 발광 영역(EMA)과, 상기 발광 영역(EMA)의 주변에 배치되는 화소 회로 영역(PCA)을 포함할 수 있다. 일례로, 화소 전극(190)을 화소 영역의 중앙부에 배치하고, 제1 및 제2 트랜지스터들(M1, M2)과 스토리지 커패시터(Cst)는 화소 전극(190)의 주변, 예컨대 화소 전극(190)의 외곽에 배치할 수 있다.
이와 같이 발광 영역(EMA)이 화소 회로 영역(PCA)으로부터 분리되는 실시예에서, 화소 전극(190)은 제1 및/또는 제2 트랜지스터들(M1, M2)을 구성하는 적어도 하나의 전극과 동일한 공정에서 동일 재료로 형성될 수 있다. 예컨대, 화소 전극(190)은 제1 전극(122), 제2 전극(142) 및 제1 게이트 전극(172) 중 하나를 형성하는 공정에서, 이들 중 하나와 동일한 재질의 금속층을 포함하도록 형성될 수 있다. 일례로, 제1 전극(122)을 형성하는 단계에서 제1 전극(122)과 일체로 연결되도록 화소 전극(190)을 형성할 수 있다. 이 경우, 공정이 간소화되고 표시장치의 두께를 감소시킬 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 일례로, 화소 전극(190)은 제1 전극(122), 제2 전극(142) 및 제1 게이트 전극(172)을 구성하는 물질과 무관하게 투명한 도전성 물질로 구성될 수도 있다.
전술한 실시예에 의하면, 발광 영역(EMA)과 화소 회로 영역을 분리함으로써, 표시장치의 발광 방향에 대한 선택의 폭을 넓힐 수 있다. 예컨대, 화소 전극(190) 및/또는 이와 중첩되는 대향 전극(도 4의 220)의 구성 물질을 선택하는 정도로 표시장치의 발광 방향을 용이하게 제어할 수 있다.
일례로, 투과율이 높은 도전성 물질로 화소 전극(190) 및 대향 전극(220)을 구성하는 경우, 양면 발광형 표시장치를 구현할 수 있다. 또는, 투과율이 높은 도전성 물질로 화소 전극(190)을 구성하고, 반사율이 높은 도전성 물질로 대향 전극(220)을 구성함으로써, 배면 발광형 표시장치를 구현할 수 있다. 또는, 반사율이 높은 도전성 물질로 화소 전극(190)을 구성하고, 투과율이 높은 도전성 물질로 대향 전극(220)을 구성함으로써, 전면 발광형 표시장치를 구현할 수 있다.
한편, 실시예에 따라, 제1 및 제2 트랜지스터들(M1, M2) 중 적어도 하나는 듀얼 게이트 구조를 가질 수 있다. 일례로, 제1 트랜지스터(M1)를 구성하는 제1 게이트 전극(172)은 듀얼 게이트 전극으로 구현될 수 있다. 구동 전류를 제어하는 제1 트랜지스터(M1)가 듀얼 게이트 구조를 가지게 되면, PBTS(positive bias temperature stress)에 강건해져 제1 트랜지스터(M1)의 신뢰성을 향상시킬 수 있다.
도 6은 본 발명의 일 실시예에 의한 박막 트랜지스터 어레이 기판의 일 영역을 나타내는 단면도이다. 도 6에서, 도 3과 유사 또는 동일한 구성요소에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 6을 참조하면, 실시예에 따라, 스토리지 커패시터(Cst)의 하부 영역에서 스페이서(130)(일례로, 유기 스페이서)의 일부를 추가적으로 에칭할 수 있다. 또는, 실시예에 따라, 스페이서(130)를 무기 절연막으로 구성함으로써, 버퍼층(110), 제1 전극(122) 및 제2 게이트 전극(124)이 형성된 베이스 기판(100)의 일면, 예컨대, 상부면의 프로파일을 따라 스페이서(130)가 굴곡을 가지도록 형성할 수 있다. 즉, 스페이서(130)의 상부면은 제1 전극(122)이 배치되는 영역의 경계 주변에서, 상기 제1 전극(122)의 높이에 대응하는 단차를 가질 수 있다. 또한, 실시예에 따라서는 스페이서(130)를 무기 절연막으로 구성함과 아울러, 스페이서(130)의 표면에 보다 큰 단차가 형성되도록 스페이서(130)를 부분적으로 추가 에칭할 수도 있다.
일례로, 스토리지 커패시터(Cst)의 하부 영역에서 스페이서(130)의 높이(H3)가, 제1 및 제2 전극들(122, 142)의 사이에 개재된 스페이서(130)의 제1 높이(H1) 이하가 되도록 스페이서(130)를 부분적으로 추가 에칭하거나, 상기 스페이서(130 )를 무기 절연막으로 구성할 수 있다.
이 경우, 제2 전극(142) 및 제1 스토리지 전극(144)을 구성하는 도전층(예컨대, 제2 금속층)이 스페이서(130)의 표면 프로파일을 따라 굴곡을 가지게 되면서, 상기 도전층의 일 영역이 제1 활성층(152)을 사이에 두고 제1 게이트 전극(172)에 대향되는 위치에 배치될 수 있다. 이에 따라, 제1 트랜지스터(M1)에 도 2에 도시된 바와 같은 바텀 금속층(14)이 형성된 효과를 제공하여 제1 트랜지스터(M1)의 출력 특성을 향상시킬 수 있다.
도 7은 본 발명의 일 실시예에 의한 박막 트랜지스터 어레이 기판의 일 영역을 나타내는 단면도이다. 도 7에서, 도 3 및 도 6과 유사 또는 동일한 구성요소에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 7을 참조하면, 실시예에 따라, 스페이서(130)는 스토리지 커패시터(Cst) 하부의 적어도 일 영역에서 부분적으로 제거될 수 있다. 즉, 스페이서(130)는, 스토리지 커패시터(Cst)의 일 영역에 대응하는 개구부(OP)를 가질 수 있다. 이 경우, 제1 스토리지 전극(144)은 버퍼층(110)이 형성된 베이스 기판(100)의 일면에 직접 접촉되도록 배치될 수 있다.
한편, 도 7의 단면도에는 도시되지 않았으나, 앞서 도 5에서 설명한 바와 같이 발광 영역(EMA)과 화소 회로 영역(PCA)이 공간적으로 분리된 실시예와 도 7의 실시예가 서로 결합된다고 할 때, 발광 영역(EMA)에서도 스페이서(130)가 부분적으로 제거될 수 있다. 예컨대, 실시예에 따라, 화소 회로 영역(PCA) 중 스토리지 커패시터(Cst)가 형성되는 일 영역과, 발광 영역(EMA)에 대응하여 스페이서(130)를 부분적으로 개구할 수 있다. 이 경우, 표시패널의 양면 중 빛이 방출되는 일면에 보다 가깝게 발광소자(OLED)를 배치함으로써, 배면 발광에 유리한 화소 구조를 제공할 수 있다.
다만, 본 실시예가 반드시 배면 발광형 표시장치에만 적용되어야 하는 것은 아니다. 즉, 본 실시예는 양면 발광형 또는 전면 발광형 표시장치에도 적용될 수 있는 것으로서, 앞서 도 5에서 설명한 바와 같이 화소 전극(190) 등의 구성 물질을 조절함으로써, 표시장치의 발광 방향을 용이하게 제어할 수 있다.
도 8은 본 발명의 일 실시예에 의한 박막 트랜지스터 어레이 기판의 일 영역을 나타내는 단면도이다. 도 8에서, 도 3 내지 도 7의 실시예에서와 유사 또는 동일한 구성에 대한 상세한 설명은 생략하기로 한다.
도 8을 참조하면, 본 발명의 일 실시예에 의한 박막 트랜지스터 어레이 기판(10)은, 베이스 기판(300)과, 상기 베이스 기판(300)의 일면 상에 배치된 제1 및 제2 트랜지스터들(M1, M2)과 스토리지 커패시터(Cst)를 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 트랜지스터들(M1, M2)과 스토리지 커패시터(Cst)는 베이스 기판(300)의 활성영역(AA) 내에 정의된 각각의 화소 영역에 배치될 수 있다.
실시예에 따라, 베이스 기판(300)의 일면 상에는 버퍼층(310)이 배치될 수 있다. 그리고, 버퍼층(310)이 형성된 베이스 기판(300)의 일면 상에는 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 스토리지 커패시터(Cst)가 배치될 수 있다. 실시예에 따라, 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 스토리지 커패시터(Cst) 중 적어도 두 개는 적어도 일 영역이 서로 중첩되도록 배치되거나, 적어도 일 전극이 서로 일체로 형성될 수 있다.
제1 트랜지스터(M1)는 베이스 기판(300)의 일 영역 상에 배치된 제1 전극(322), 스페이서(330), 제2 전극(342), 제1 활성층(352) 및 제1 게이트 전극(372)을 포함한다. 실시예에 따라, 제1 전극(322) 및 제2 전극(342)은 스페이서(330)를 사이에 개재하고 베이스 기판(300)의 일면 상에 순차적으로 적층되고, 제1 활성층(352)은 제1 전극(322) 및 제2 전극(342)의 사이에 연결될 수 있다. 즉, 본 발명의 실시예에서 제1 트랜지스터(M1)는 수직형 박막 트랜지스터(Vertical TFT)일 수 있다. 또한, 제1 게이트 전극(372)은 제1 절연막(360)을 사이에 개재하고 제2 활성층(352)과 대향되도록 배치될 수 있다.
실시예에 따라, 제1 전극(322)은 소스 전극일 수 있으나, 이에 한정되지는 않는다. 예컨대, 제1 전극(322)은 제1 트랜지스터(M1)의 타입 및/또는 상기 제1 트랜지스터(M1)에 인가되는 전압의 방향에 따라 드레인 전극이 될 수도 있다. 이러한 제1 전극(322)은 제1 스토리지 전극(324)에 전기적으로 연결될 수 있다. 일례로, 제1 전극(322)은 제1 스토리지 전극(324)과 일체로 연결될 수 있다.
스페이서(330)의 일 영역은 제1 전극(322)과 제2 전극(342)의 사이에 개재된다. 한편, 스페이서(330)의 다른 일 영역은 제2 트랜지스터(M2)를 구성하는 제3 전극(326)과 제4 전극(344)의 사이에 개재된다. 실시예에 따라, 스페이서(330)는 스토리지 커패시터(Cst)가 형성되는 영역에 대응하는 개구부(OP)를 포함할 수 있다. 또한, 실시예에 따라, 스페이서(330)는 일례로, 도 5에 도시된 바와 같은 발광 영역(EMA)에서도 개구될 수 있다. 이러한 스페이서(330)는 적어도 한 층 이상의 유기막 및 무기막 중 적어도 하나를 포함할 수 있다.
실시예에 따라, 제2 전극(342)은 적어도 일 영역이 제1 전극(322)과 중첩되도록 상기 제1 전극(322) 상에 배치되며, 스페이서(330)에 의해 제1 전극(322)으로부터 소정 거리만큼 이격될 수 있다. 실시예에 따라, 제2 전극(342)은 드레인 전극일 수 있으나, 이에 한정되지는 않는다. 예컨대, 제2 전극(342)은 제1 트랜지스터(M1)의 타입 및/또는 상기 제1 트랜지스터(M1)에 인가되는 전압의 방향에 따라 소스 전극이 될 수도 있다. 이러한 제2 전극(342)은 도시되지 않은 제1 전원선을 통해 제1 전원(ELVDD)에 접속될 수 있다.
실시예에 따라, 제1 활성층(352)은 각각 제1 전극(322), 스페이서(330) 및 제2 전극(342)이 배치된 복수의 층을 경유하도록 베이스 기판(300)에 대하여 교차하는 방향으로 연장될 수 있다. 예컨대, 제1 활성층(352)은 스페이서(130)의 측면 일 영역, 특히 제1 전극(322)과 제2 전극(342) 사이의 측면을 경유하여 제1 전극(322)과 제2 전극(342)의 사이에 연결될 수 있다.
즉, 제1 활성층(352)은 베이스 기판(300)에 대하여 교차하는 방향으로 연장된 선 상에 배치되어 수직형 채널을 구성할 수 있다. 이와 같이 수직형 채널을 구성하면, 화소 영역 내에서 제1 트랜지스터(M1)가 차지하는 면적을 줄이면서도 제1 트랜지스터(M1)의 특성 확보에 필요한 충분한 채널 길이를 확보할 수 있다.
실시예에 따라, 제1 절연막(360)은 적어도 제1 활성층(352)과 제1 게이트 전극(372)의 사이에 개재된다. 또한, 제1 절연막(360)은 제1 스토리지 전극(324) 및 제2 스토리지 전극(374)의 사이와, 제2 활성층(354)과 제2 게이트 전극(376)의 사이에도 개재되도록 적어도 화소 영역 내에서 일체로 형성될 수 있다. 일례로, 제1 절연막(360)은 활성영역(AA) 전반에 걸쳐 일체로 형성될 수 있다. 이러한 제1 절연막(360)은 상기 제1 절연막(360)이 형성되는 층을 경유하여 두 도전층 사이의 전기적인 연결이 필요한 영역에서는 부분적으로 개구될 수 있다. 실시예에 따라, 제1 절연막(360)은 각각 한 층 이상의 무기막 및/또는 유기막을 포함할 수 있다.
실시예에 따라, 제1 게이트 전극(372)은 제1 절연막(360)을 사이에 개재하고 제1 활성층(352)에 대향된다. 실시예에 따라, 제1 게이트 전극(372)은 듀얼 게이트 전극으로 구현될 수 있다. 이러한 제1 게이트 전극(372)은 제2 스토리지 전극(374)에 접속될 수 있다. 일례로, 제1 게이트 전극(372)은 제2 스토리지 전극(374)과 일체로 연결될 수 있다.
스토리지 커패시터(Cst)는 제1 절연막(360)을 사이에 개재하고 서로 대향되는 제1 스토리지 전극(324) 및 제2 스토리지 전극(374)을 포함한다. 실시예에 따라, 스토리지 커패시터(Cst)는 버퍼층(310)이 형성된 베이스 기판(300)의 일면에 접촉되도록 배치될 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제1 스토리지 전극(324)은 제1 전극(322)에 전기적으로 연결될 수 있다. 일례로, 제1 스토리지 전극(324)은 제1 전극(322)과 일체로 연결될 수 있다.
실시예에 따라, 제2 스토리지 전극(374)은 제1 게이트 전극(372)에 전기적으로 연결될 수 있다. 일례로, 제2 스토리지 전극(374)은 제1 게이트 전극(372)과 일체로 연결될 수 있다.
제2 트랜지스터(M2)는 스토리지 커패시터(Cst)에 전기적으로 연결된다. 일례로, 제2 트랜지스터(M2)는 제4 전극(344)을 통해 제2 스토리지 전극(374)에 전기적으로 연결될 수 있다.
본 실시예에서, 제2 트랜지스터(M2)는 제1 트랜지스터(M1)와 실질적으로 유사한 수직형 구조를 가질 수 있다. 예컨대, 제2 트랜지스터(M2)의 제3 전극(326)과 제4 전극(344)은 스페이서(330)를 사이에 개재하고 베이스 기판(300)의 일면 상에 순차적으로 적층될 수 있다. 이러한 제3 전극(326)과 제4 전극(344)은 스페이서(330)에 의해 소정 거리만큼 이격될 수 있다. 또한, 실시예에 따라, 제2 활성층(354)은 제3 전극(326)과 제4 전극(344)의 사이에 수직 방향으로 연결될 수 있다. 또한, 제2 트랜지스터(M2)는 제1 트랜지스터(M1)에서와 같이 제1 절연막(360)을 게이트 절연막으로 이용할 수 있다.
한편, 도 5의 실시예에서 설명한 바와 같이 발광 영역(EMA)과 화소 회로 영역(PCA)이 분리되는 실시예의 경우, 제1 및 제2 트랜지스터들(M1, M2)과 스토리지 커패시터(Cst)의 상부에는 화소 정의막(380)이 배치될 수 있다. 일례로, 제1 및 제2 트랜지스터들(M1, M2)과 스토리지 커패시터(Cst)는 유기 절연물질을 포함하는 화소 정의막(380)에 의해 덮일 수 있다.
실시예에 따라, 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및/또는 스토리지 커패시터(Cst)를 구성하는 각각의 전극들은 금속, 이들의 합금, 도전성 고분자, 도전성 금속 산화물 중 적어도 하나를 포함할 수 있다. 또한, 실시예에 따라, 제1 및 제2 활성층(352, 354) 중 적어도 하나는, 산화물 반도체를 포함할 수 있다.
실시예에 따라, 제1 전극(322), 제1 스토리지 전극(324) 및 제3 전극(326)은 동일 공정에서 동일 재료를 이용하여 형성될 수 있다. 예컨대, 제1 전극(322), 제1 스토리지 전극(324) 및 제3 전극(326)은 동일한 재질의 제1 금속층을 포함할 수 있다.
실시예에 따라, 제2 전극(342) 및 제4 전극(344)은 동일 공정에서 동일 재료를 이용하여 형성될 수 있다. 예컨대, 제2 전극(342) 및 제4 전극(344)은 동일한 재질의 제2 금속층을 포함할 수 있다.
실시예에 따라, 제1 활성층(352) 및 제2 활성층(354)은 동일 공정에서 동일 재료를 이용하여 형성될 수 있다. 예컨대, 제1 활성층(352) 및 제2 활성층(354)은 동일한 산화물 반도체를 포함할 수 있다.
실시예에 따라, 제1 게이트 전극(372), 제2 스토리지 전극(374) 및 제2 게이트 전극(376)은 동일 공정에서 동일 재료를 이용하여 형성될 수 있다. 예컨대, 제1 게이트 전극(372), 제2 스토리지 전극(374) 및 제2 게이트 전극(376)은 동일한 재질의 제3 금속층을 포함할 수 있다.
전술한 본 발명의 실시예에 의하면, 앞서 설명한 실시예들에서와 같이 제1 및 제2 트랜지스터들(M1, M2)을 수직형 트랜지스터로 구성한다. 이에 의해, 제1 및 제2 트랜지스터들(M1, M2)의 채널 길이를 충분히 확보하면서도 각각의 화소 영역 내에서 제1 및 제2 트랜지스터들(M1, M2)이 차지하는 면적을 축소할 수 있다. 또한, 제1 및 제2 트랜지스터들(M1, M2)의 채널 폭을 용이하게 확장하거나, 각각의 채널을 용이하게 분할할 수 있다.
또한, 전술한 실시예에서는, 제1 트랜지스터(M1)를 듀얼 게이트 구조로 구현한다. 이에 의해, 제1 트랜지스터(M1)가 PBTS(positive bias temperature stress)에 강건해져 제1 트랜지스터(M1)의 신뢰성을 향상시킬 수 있다.
또한, 전술한 실시예에서는, 제1 게이트 전극(372) 및 제2 스토리지 전극(374)을 불투명한 제3 금속층으로 구성하고, 상기 제3 금속층의 일 영역이 스페이서(330)의 측벽 프로파일을 따라 형성되도록 할 수 있다. 그리고, 전술한 실시예에서는 제1 전극(322) 및 제1 스토리지 전극(324)을 불투명한 제1 금속층으로 구성할 수 있다. 이에 의하면, 화소 영역에서 발생하는 내부 광(예컨대, 도 5에 도시된 바와 같은 발광 영역(EMA)에서 발생하는 광), 혹은 화소 영역의 외부로부터 유입되는 외부 광이 제1 및 제2 활성층(352, 354)으로 유입되는 것을 효과적으로 차단할 수 있다. 이 경우, 일례로 산화물 반도체 재료를 포함하는 제1 및 제2 활성층(352, 354)의 특성이 광에 의해 변화되는 것을 방지할 수 있다. 이에 따라, 제1 및 제2 트랜지스터들(M1, M2)의 신뢰성을 확보할 수 있다.
도 9a 내지 도 9i는 본 발명의 일 실시예에 의한 박막 트랜지스터 어레이 기판의 제조방법을 순차적으로 나타내는 평면도이다. 특히, 도 9a 내지 도 9i는 도 8에 도시된 실시예와 같이 화소 회로부가 구성되며, 상기 화소 회로부가 배치되는 화소 회로 영역과, 화소 전극이 배치되는 발광 영역이 분리된 실시예를 도시하고, 도 8과 결부하여 도 9a 내지 도 9i에 도시된 실시예를 설명하기로 한다. 도 9a 내지 도 9i에서는 해당 단계에서 새로 형성된 구성요소를 명확히 나타내기 위하여, 각각의 단계에서 노출되는 구성요소에만 참조 부호를 부여함과 아울러, 각 단계에서 새로 추가되는 구성요소는 음영으로 강조하기로 한다.
도 9a 내지 도 9i를 참조하여 본 발명의 일 실시예에 의한 박막 트랜지스터 어레이 기판(10)의 제조방법을 상세히 설명하면, 우선 도 9a에 도시된 바와 같이, 베이스 기판(300)을 마련한다.
이후, 도 9b에 도시된 바와 같이, 상기 베이스 기판(300)의 일면 상에 버퍼층(310)을 형성한다.
이후, 상기 베이스 기판(300)의 일면 상에 제1 도전층(예컨대, 제1 금속층)을 형성하고, 상기 제1 도전층을 패터닝하여 도 9c에 도시된 바와 같이 서로 분리된 제1 패턴(320a) 및 제2 패턴(320b)을 형성한다.
실시예에 따라, 제1 패턴(320a)은 화소 회로 영역(PCA)의 일 영역과 발광 영역(EMA) 상에 형성된다. 실시예에 따라, 제1 패턴(320a)은 서로 일체로 연결된 제1 전극(322), 제1 스토리지 전극(324) 및 화소 전극(390)을 구성할 수 있다.
실시예에 따라, 제2 패턴(320b)은 화소 회로 영역(PCA)의 일 영역에 형성된다. 실시예에 따라, 제2 패턴(320b)은 서로 일체로 연결된 제3 전극(326) 및 데이터선(Dm)을 구성할 수 있다.
이후, 도 9d에 도시된 바와 같이, 발광 영역(EMA)에 배치되는 화소 전극(390)을 노출하면서, 화소 회로 영역(PCA)의 적어도 일 영역을 덮도록 스페이서(330)를 형성한다. 또한, 제1 전극(322) 및 제3 전극(326)의 일 영역을 노출하도록 스페이서(330)를 부분적으로 개구하여 제1 및 제2 컨택홀(CH1, CH2)을 형성한다.
이후, 상기 베이스 기판(300)의 일면 상에 제2 도전층(예컨대, 제2 금속층)을 형성하고, 상기 제2 도전층을 패터닝하여 도 9e에 도시된 바와 같이 제2 전극(342) 및 제4 전극(344)을 형성한다.
이후, 도 9f에 도시된 바와 같이, 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)이 형성된 영역과 제2 전극(342) 및 제4 전극(344)의 일 영역 상에 각각 제1 활성층(352) 및 제2 활성층(354)을 형성한다. 실시예에 따라, 제1 활성층(352)은 제1 컨택홀(CH1)이 형성된 영역에서, 도 8에 도시된 바와 같이 스페이서(330)의 측면 일 영역을 경유하여, 제1 전극(322)의 노출된 일 영역과 제2 전극(342)의 적어도 일 영역을 덮도록 제1 전극(322) 및 제2 전극(342)의 적어도 일 영역 상에 형성된다. 또한, 제2 활성층(354)은 제2 컨택홀(CH2)이 형성된 영역에서, 스페이서(330)의 측면 일 영역을 경유하여, 제3 전극(326)의 노출된 일 영역과 제4 전극(344)의 적어도 일 영역을 덮도록 제3 전극(326) 및 제4 전극(344)의 적어도 일 영역 상에 형성된다.
이후, 제1 활성층(352) 및 제2 활성층(354)의 상부를 포함하여 적어도 화소 회로 영역(PCA)을 덮도록 도 9g에 도시된 바와 같이 제1 절연막(360)을 형성한다. 이때, 제1 절연막(360)은 발광 영역(EMA)에서 개구되어 화소 전극(390)의 적어도 일 영역을 노출한다. 또한, 제1 절연막(360)은 제4 전극(344)의 적어도 일 영역을 노출한다. 이에 의해, 후술할 단계에서 형성되는 제2 스토리지 전극(374)이 제4 전극(344)과 전기적으로 연결된다.
이후, 제1 절연막(360)이 형성된 베이스 기판(300)의 일 영역 상에 제3 도전층(예컨대, 제3 금속층)을 형성하고, 상기 제3 도전층을 패터닝하여 도 9h에 도시된 바와 같이 제1 게이트 전극(372), 제2 스토리지 전극(374) 및 제2 게이트 전극(376)을 형성한다. 실시예에 따라, 도 8에 도시된 바와 같이 제1 게이트 전극(372)은 제1 절연막(360)을 사이에 개재하고 제1 활성층(352)과 대향되도록 형성되고, 제2 게이트 전극(376)은 제1 절연막(360)을 사이에 개재하고 제2 활성층(354)과 대향되도록 형성된다. 실시예에 따라, 제1 게이트 전극(372)은 듀얼 게이트 전극으로 형성될 수 있다. 또한, 실시예에 따라, 제2 스토리지 전극(374)은 제1 게이트 전극(372)과 일체로 연결될 수 있다.
이후, 도 9i에 도시된 바와 같이, 적어도 화소 회로 영역(PCA)의 상부에, 제1 및 제2 트랜지스터들(M1, M2)과 스토리지 커패시터(Cst)를 덮는 화소 정의막(380)을 형성한다. 이때, 화소 정의막(380)은 발광 영역(EMA)에서 개구되어 화소 전극(390)의 적어도 일 영역을 노출한다. 이후, 화소 전극(390)의 상부에 도시되지 않은 발광층 및 대향 전극 등을 형성함으로써, 화소를 구성할 수 있다.
전술한 실시예에서는, 제1 전극(322)과 동일한 도전 물질, 예컨대 제1 금속층을 이용하여, 제1 전극(322)과 동시에 화소 전극(390)을 형성할 수 있다. 이에 따라, 표시장치의 제조 공정을 간소화하고, 표시장치의 두께를 저감할 수 있다.
또한, 전술한 실시예에서는 화소 회로 영역(PCA)과 발광 영역(EMA)을 분리함으로써, 화소 전극(390)과 이에 대향되는 대향 전극 등의 구성 물질을 조절하는 정도로 표시장치의 발광 방향을 용이하게 제어할 수 있다. 따라서, 표시장치의 발광 방향에 대한 선택의 폭을 넓힐 수 있다. 이에 대해서는 앞선 실시예들에서 상세히 설명하였으므로, 상세한 설명은 생략하기로 한다.
도 10a 내지 도 10i는 본 발명의 일 실시예에 의한 박막 트랜지스터 어레이 기판의 제조방법을 순차적으로 나타내는 평면도이다. 도 10a 내지 도 10i에서 도 9a 내지 도 9i와 유사 또는 동일한 구성에 대한 상세한 설명은 생략하기로 한다.
도 10a 내지 도 10i를 참조하여 본 발명의 일 실시예에 의한 박막 트랜지스터 어레이 기판(10)의 제조방법을 상세히 설명하면, 우선 도 10a에 도시된 바와 같이, 베이스 기판(300)을 마련한다.
이후, 도 10b에 도시된 바와 같이, 상기 베이스 기판(300)의 일면 상에 버퍼층(310)을 형성한다.
이후, 버퍼층(310)이 형성된 베이스 기판(300)의 일 영역 상에 제1 도전층을 형성하고, 상기 제1 도전층을 패터닝하여 도 10c에 도시된 바와 같이 서로 분리된 제1 패턴(320a) 및 제2 패턴(320b)을 형성한다. 실시예에 따라, 제1 패턴(320a) 및 제2 패턴(320b)은 화소 회로 영역(PCA)의 일 영역에 형성된다. 실시예에 따라, 제1 패턴(320a)은 서로 일체로 연결된 제1 전극(322) 및 제1 스토리지 전극(324)을 구성하고, 제2 패턴(320b)은 서로 일체로 연결된 제3 전극(326) 및 데이터선(Dm)을 구성할 수 있다. 한편, 본 실시예에서는 제1 전극(322)을 형성하는 단계에서 제1 스토리지 전극(324)을 동시에 형성하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 제1 스토리지 전극(324)은 제2 전극(342)을 형성하는 단계에서 상기 제2 전극(342)과 동시에 형성될 수도 있다.
이후, 도 10d에 도시된 바와 같이, 제1 전극(322) 및 제2 패턴(320b)의 적어도 일 영역을 덮도록 스페이서(330)를 형성한다. 또한, 제1 전극(322) 및 제3 전극(326)의 일 영역 상에 제1 내지 제3 컨택홀(CH1, CH2, CH3)을 형성한다. 한편, 발광 영역(EMA)은 도 10d에 도시된 바와 같이 스페이서(330)에 의해 덮일 수 있으나, 이에 한정되지는 않는다. 즉, 실시예에 따라, 스페이서(330)는 발광 영역(EMA)을 노출하도록 개구될 수도 있다.
이후, 스페이서(330)가 형성된 베이스 기판(300)의 일면 상에 제2 도전층(예컨대, 제2 금속층)을 형성하고, 상기 제2 도전층을 패터닝하여 스페이서(330) 상에 도 10e에 도시된 바와 같은 제2 전극(342) 및 제4 전극(344)을 형성함과 동시에, 발광 영역(EMA) 상에 화소 전극(390)을 형성한다. 이때, 화소 전극(390)은 제3 컨택홀(CH3)을 통해 제1 전극(322)에 전기적으로 연결될 수 있다.
이후, 도 10f에 도시된 바와 같이, 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)이 형성된 영역 상에 각각 제1 활성층(352) 및 제2 활성층(354)을 형성한다.
이후, 제1 활성층(352) 및 제2 활성층(354)의 상부를 포함하여 적어도 화소 회로 영역(PCA)을 덮도록 도 10g에 도시된 바와 같이 제1 절연막(360)을 형성한다. 이때, 제1 절연막(360)은 발광 영역(EMA)에서 개구되어 화소 전극(390)의 적어도 일 영역을 노출한다. 또한, 제1 절연막(360)은 제4 전극(344)의 적어도 일 영역을 노출한다. 이에 의해, 후술할 단계에서 형성되는 제2 스토리지 전극(374)이 제4 전극(344)과 전기적으로 연결된다.
이후, 제1 절연막(360)이 형성된 베이스 기판(300)의 일 영역 상에 제3 도전층(예컨대, 제3 금속층)을 형성하고, 상기 제3 도전층을 패터닝하여 도 10h에 도시된 바와 같이 제1 게이트 전극(372), 제2 스토리지 전극(374) 및 제2 게이트 전극(376)을 형성한다.
이후, 도 10i에 도시된 바와 같이, 적어도 화소 회로 영역(PCA)의 상부에, 제1 및 제2 트랜지스터들(M1, M2)과 스토리지 커패시터(Cst)를 덮는 화소 정의막(380)을 형성한다. 이때, 화소 정의막(380)은 발광 영역(EMA)에서 개구되어 화소 전극(390)의 적어도 일 영역을 노출한다. 이후, 화소 전극(390)의 상부에 도시되지 않은 발광층 및 대향 전극 등을 형성함으로써, 화소를 구성할 수 있다.
전술한 실시예에서는, 제2 전극(342)과 동일한 도전 물질, 예컨대 제2 금속층을 이용하여, 제2 전극(342)과 동시에 화소 전극(390)을 형성할 수 있다. 이에 따라, 표시장치의 제조 공정을 간소화하고, 표시장치의 두께를 저감할 수 있다. 또한, 화소 회로 영역(PCA)과 발광 영역(EMA)을 분리함으로써, 표시장치의 발광 방향에 대한 선택의 폭을 넓힐 수 있다.
도 11a 내지 도 11i는 본 발명의 일 실시예에 의한 박막 트랜지스터 어레이 기판의 제조방법을 순차적으로 나타내는 평면도이다. 도 11a 내지 도 11i에서, 도 9a 내지 도 9i 및 도 10a 내지 도 10i와 유사 또는 동일한 구성에 대한 상세한 설명은 생략하기로 한다.
우선, 도 11a 내지 11d에 도시된 바와 같이, 베이스 기판(300)의 일면 상에 버퍼층(310)을 형성하고, 상기 버퍼층(310) 상에 제1 전극(322), 제1 스토리지 전극(324), 제3 전극(326) 및 데이터선(Dm)을 형성한 후, 스페이서(330)를 형성한다. 도 11a 내지 11d에 도시된 제조 단계는 도 10a 내지 10d에 도시된 제조 단계와 실질적으로 동일하므로, 이에 대한 상세한 설명은 생략하기로 한다.
이후, 스페이서(330)가 형성된 베이스 기판(300)의 일면 상에 도 11e에 도시된 바와 같이 제2 전극(342) 및 제4 전극(344)을 형성한다.
이후, 도 11f 내지 도 11g에 도시된 바와 같이, 제2 전극(342) 및 제4 전극(344)이 형성된 베이스 기판(300)의 일면 상에 제1 및 제2 활성층(352, 354)과, 상기 제1 및 제2 활성층(352, 354)을 포함하여 화소 회로 영역(PCA)을 덮는 제1 절연막(360)을 형성한다.
이후, 제1 절연막(360)이 형성된 베이스 기판(300)의 일 영역 상에 제3 도전층(예컨대, 제3 금속층)을 형성하고, 상기 제3 도전층을 패터닝하여 도 11h에 도시된 바와 같이 제1 게이트 전극(372), 제2 스토리지 전극(374) 및 제2 게이트 전극(376)을 형성함과 동시에, 화소 전극(390)을 형성한다.
이후, 도 11i에 도시된 바와 같이, 적어도 화소 회로 영역(PCA)의 상부에, 화소 정의막(380)을 형성한다. 이때, 화소 정의막(380)은 발광 영역(EMA)에서 개구되어 화소 전극(390)의 적어도 일 영역을 노출한다. 이후, 화소 전극(390)의 상부에 도시되지 않은 발광층 및 대향 전극 등을 형성함으로써, 화소를 구성할 수 있다.
전술한 실시예에서는, 제1 게이트 전극(372)과 동일한 도전 물질, 예컨대 제3 금속층을 이용하여, 제1 게이트 전극(372)과 동시에 화소 전극(390)을 형성할 수 있다. 이에 따라, 표시장치의 제조 공정을 간소화하고, 표시장치의 두께를 저감할 수 있다. 또한, 화소 회로 영역(PCA)과 발광 영역(EMA)을 분리함으로써, 표시장치의 발광 방향에 대한 선택의 폭을 넓힐 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100, 300: 베이스 기판 110, 310: 버퍼층
122, 322: 제1 전극 124, 376: 제2 게이트 전극
130, 330: 스페이서 142, 342: 제2 전극
144, 324: 제1 스토리지 전극 152, 352: 제1 활성층
154, 354: 제2 활성층 160, 360: 제1 절연막
172, 372: 제1 게이트 전극 174, 374: 제2 스토리지 전극
176, 326: 제3 전극 178, 344: 제4 전극
180: 제2 절연막 190, 390: 화소 전극
200, 380: 화소 정의막 210: 발광층
220: 대향 전극 EMA: 발광 영역
PCA: 화소 회로 영역

Claims (27)

  1. 베이스 기판과,
    상기 베이스 기판의 일면 상에 순차적으로 적층된 제1 전극, 스페이서 및 제2 전극과, 상기 제1 전극, 상기 스페이서 및 상기 제2 전극의 일 영역에 접하는 제1 활성층과, 제1 절연막을 사이에 개재하고 상기 제1 활성층에 대향된 제1 게이트 전극을 포함하는 제1 트랜지스터와,
    상기 제1 전극 또는 상기 제2 전극과 일체로 연결된 제1 스토리지 전극과, 상기 제1 절연막을 사이에 개재하고 상기 제1 스토리지 전극에 대향되며 상기 제1 게이트 전극과 일체로 연결된 제2 스토리지 전극을 포함하는 스토리지 커패시터와,
    상기 스토리지 커패시터에 전기적으로 연결되며, 상기 베이스 기판에 대하여 교차하는 방향으로 연장된 제2 활성층을 포함하는 제2 트랜지스터를 구비하는 박막 트랜지스터 어레이 기판.
  2. 제1항에 있어서,
    상기 제2 트랜지스터는, 상기 베이스 기판의 일면 상에 위치되며 상기 스페이서를 사이에 개재하고 상기 제2 활성층에 대향되는 제2 게이트 전극과, 상기 제2 활성층의 일단에 연결되는 제3 전극과, 상기 제2 활성층의 타단에 연결되는 제4 전극을 더 포함하는 박막 트랜지스터 어레이 기판.
  3. 제2항에 있어서,
    상기 제3 전극의 일 영역과 상기 제2 게이트 전극은 상기 베이스 기판의 일면 상의 동일한 층에 이격되어 배치되는 박막 트랜지스터 어레이 기판.
  4. 제2항에 있어서,
    상기 제4 전극 및 상기 제2 스토리지 전극은 일체로 연결되는 박막 트랜지스터 어레이 기판.
  5. 제2항에 있어서,
    상기 스페이서는, 상기 제1 전극 및 상기 제2 전극 사이의 영역으로부터 상기 베이스 기판과 상기 제1 스토리지 전극 사이의 영역을 경유하여 상기 제2 게이트 전극과 상기 제2 활성층 사이의 영역까지 일체로 연결된 박막 트랜지스터 어레이 기판.
  6. 제5항에 있어서,
    상기 스페이서는, 적어도 상기 제1 전극과 상기 제2 전극이 중첩되는 제1 영역에서 제1 높이를 가지고, 적어도 상기 제2 게이트 전극과 상기 제2 활성층이 중첩되는 제2 영역에서 상기 제1 높이보다 낮은 제2 높이를 가지는 박막 트랜지스터 어레이 기판.
  7. 제2항에 있어서,
    상기 스페이서의 상부면은 상기 제1 전극의 높이에 대응하는 단차를 가지는 박막 트랜지스터 어레이 기판.
  8. 제2항에 있어서,
    상기 스페이서는 상기 스토리지 커패시터의 적어도 일 영역에 대응하는 개구부를 가지는 박막 트랜지스터 어레이 기판.
  9. 제2항에 있어서,
    상기 제1 전극 및 상기 제2 게이트 전극은 동일한 재질의 제1 금속층을 포함하는 박막 트랜지스터 어레이 기판.
  10. 제2항에 있어서,
    상기 제2 전극 및 상기 제1 스토리지 전극은 동일한 재질의 제2 금속층을 포함하는 박막 트랜지스터 어레이 기판.
  11. 제2항에 있어서,
    상기 제1 게이트 전극, 상기 제2 스토리지 전극, 상기 제3 전극 및 상기 제4 전극은 동일한 재질의 제3 금속층을 포함하는 박막 트랜지스터 어레이 기판.
  12. 제1항에 있어서,
    상기 제1 활성층 및 상기 제2 활성층은 산화물 반도체를 포함하는 박막 트랜지스터 어레이 기판.
  13. 제1항에 있어서,
    상기 제1 활성층 및 상기 제2 활성층 중 적어도 하나는 다결정 실리콘으로 구성되는 박막 트랜지스터 어레이 기판.
  14. 제1항에 있어서,
    상기 제2 트랜지스터는, 상기 스페이서의 일 영역을 사이에 개재하고 상기 베이스 기판의 일면 상에 순차적으로 적층된 제3 전극 및 제4 전극과, 상기 제3 전극, 상기 스페이서 및 상기 제4 전극의 일 영역에 접하는 상기 제2 활성층과, 상기 제1 절연막을 사이에 개재하고 상기 제2 활성층에 대향된 제2 게이트 전극을 포함하는 박막 트랜지스터 어레이 기판.
  15. 제14항에 있어서,
    상기 제1 전극 및 상기 제3 전극은 동일한 재질의 제1 금속층을 포함하는 박막 트랜지스터 어레이 기판.
  16. 제14항에 있어서,
    상기 제2 전극 및 상기 제4 전극은 동일한 재질의 제2 금속층을 포함하는 박막 트랜지스터 어레이 기판.
  17. 제14항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은 동일한 재질의 제3 금속층을 포함하는 박막 트랜지스터 어레이 기판.
  18. 제1항에 있어서,
    상기 제1 게이트 전극은 듀얼 게이트 전극인 박막 트랜지스터 어레이 기판.
  19. 제1항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 스토리지 커패시터를 덮는 제2 절연막과,
    상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 스토리지 커패시터 중 적어도 하나와 중첩되도록 상기 제2 절연막 상에 위치되며 상기 제2 전극에 전기적으로 연결되는 화소 전극을 더 구비하는 박막 트랜지스터 어레이 기판.
  20. 제1항에 있어서,
    상기 스페이서는 각각 한 층 이상의 유기막 및 무기막 중 적어도 하나를 포함하는 박막 트랜지스터 어레이 기판.
  21. 제1항에 있어서,
    상기 베이스 기판의 일면 상에 정의된 개별 화소 영역을 포함하며, 상기 화소 영역은 발광 영역과, 상기 발광 영역의 주변에 배치되는 화소 회로 영역을 포함하는 박막 트랜지스터 어레이 기판.
  22. 제21항에 있어서,
    상기 발광 영역에 배치되며, 상기 제1 전극, 상기 제2 전극 및 상기 제1 게이트 전극 중 하나와 동일한 재질의 금속층을 포함하는 화소 전극을 더 구비하는 박막 트랜지스터 어레이 기판.
  23. 제22항에 있어서,
    상기 화소 전극은 상기 제1 전극 또는 상기 제2 전극과 일체로 연결되는 박막 트랜지스터 어레이 기판.
  24. 베이스 기판 상의 일 영역에 제1 트랜지스터의 제1 전극을 형성하는 단계와,
    상기 제1 전극의 일 영역을 노출하면서 상기 제1 전극의 다른 영역을 덮도록 상기 제1 전극 상에 스페이서를 형성하는 단계와,
    상기 스페이서 상에 상기 제1 트랜지스터의 제2 전극을 형성하는 단계와,
    상기 스페이서의 측면 일 영역을 경유하여 상기 제1 전극의 노출된 일 영역과 상기 제2 전극의 적어도 일 영역을 덮도록, 상기 제1 전극 및 상기 제2 전극의 적어도 일 영역 상에 상기 제1 트랜지스터의 활성층을 형성하는 단계와,
    상기 활성층을 덮도록 상기 활성층 상에 제1 절연막을 형성하는 단계와,
    상기 제1 절연막을 사이에 개재하고 상기 활성층과 대향되도록 상기 제1 절연막 상에 상기 제1 트랜지스터의 게이트 전극을 형성하는 단계를 포함하며,
    상기 제1 전극, 상기 제2 전극 및 상기 게이트 전극 중 하나를 형성하는 단계에서, 화소 전극을 동시 형성함을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  25. 제24항에 있어서,
    상기 제1 전극 또는 상기 제2 전극을 형성하는 단계에서, 상기 제1 전극 또는 상기 제2 전극과 일체로 스토리지 커패시터의 제1 스토리지 전극을 형성함을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  26. 제25항에 있어서,
    상기 게이트 전극을 형성하는 단계에서, 상기 게이트 전극과 일체로 상기 스토리지 커패시터의 제2 스토리지 전극을 형성함을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  27. 제24항에 있어서,
    상기 게이트 전극을 형성한 이후, 상기 제1 트랜지스터를 덮는 화소 정의막을 형성하는 단계를 더 포함하며,
    상기 스페이서, 상기 제1 절연막 및 상기 화소 정의막을 형성하는 각각의 단계에서, 상기 화소 전극의 적어도 일 영역을 노출하는 개구부를 형성하는 박막 트랜지스터 어레이 기판의 제조방법.
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