KR20180057774A - 트랜지스터, 그 제조 방법 및 이를 포함하는 표시 장치 - Google Patents

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KR20180057774A
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Abstract

일 실시예에 따른 트랜지스터는 기판, 상기 기판 위에 위치하는 드레인 전극, 상기 드레인 전극 위에 위치하며 경사진 측벽을 가지는 제1 절연 부재, 상기 제1 절연 부재 위에 위치하는 소스 전극, 상기 제1 절연 부재의 단부, 상기 소스 전극의 단부 및 상기 드레인 전극의 단부를 덮는 액티브 부재, 상기 소스 전극 및 상기 액티브 부재를 덮는 제2 절연 부재, 그리고 상기 제2 절연 부재 위에 위치하며 상기 액티브 부재와 중첩하는 게이트 전극을 포함하고, 상기 액티브 부재는 상기 드레인 전극에 인접한 제1 채널 영역과 상기 소스 전극에 인접한 제2 채널 영역을 포함하고, 상기 제1 채널 영역의 폭은 상기 제2 채널 영역의 폭보다 크다.

Description

트랜지스터, 그 제조 방법 및 이를 포함하는 표시 장치{TRANSISTOR, MANUFACTURING METHOD THEREOF, AND DISPLAY DEVICE INCLUDING THE SAME}
본 개시는 트랜지스터, 그 제조 방법 및 이를 포함하는 표시 장치에 관한 것이다.
일반적으로 표시 장치로는 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Diode Display, OLED Display) 등이 사용되고 있다.
이러한 표시 장치는 복수개의 트랜지스터(transistor) 및 커패시터(capacitor)를 포함한다. 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 반도체를 포함한다.
트랜지스터의 반도체에 형성된 채널(Channel)은 수평으로 형성되므로 고해상도의 표시 장치에서는 채널을 형성하는데 공간상 제약이 발생하며, 소스 전극과 드레인 전극은 서로 동일한 층에 형성되므로 고해상도의 표시 장치에서는 소스 전극과 드레인 전극을 형성하는데 공간상 제약이 발생한다.
또한, 트랜지스터의 채널은 수평으로 형성되므로, 패널을 구부리는 경우 채널이 손상되기 쉽다.
일 실시예는 고해상도에 적용 가능한 트랜지스터, 그 제조 방법 및 이를 포함하는 트랜지스터 표시판에 관한 것이다.
일 실시예에 따른 트랜지스터는 드레인 전극, 상기 드레인 전극 위에 위치하며 경사진 측벽을 가지는 제1 절연 부재, 상기 제1 절연 부재 위에 위치하는 소스 전극, 상기 제1 절연 부재의 측벽, 상기 소스 전극의 측벽 및 상기 드레인 전극의 측벽을 덮는 액티브 부재, 상기 소스 전극 및 상기 액티브 부재를 덮는 제2 절연 부재, 그리고 상기 제2 절연 부재 위에 위치하며 상기 액티브 부재와 중첩하는 게이트 전극을 포함하고, 상기 액티브 부재는 상기 드레인 전극에 인접한 제1 채널 영역과 상기 소스 전극에 인접한 제2 채널 영역을 포함하고, 상기 제1 채널 영역의 폭은 상기 제2 채널 영역의 폭보다 크다.
제1 절연 부재의 측벽은 상기 드레인 전극에 인접한 제1 측벽과 상기 소스 전극에 인접한 제2 측벽을 포함하고, 상기 제1 측벽의 폭은 상기 제2 측벽의 폭보다 클 수 있다.
상기 소스 전극의 모든 영역은 상기 드레인 전극과 중첩할 수 있다.
상기 소스 전극의 일부 영역만 상기 드레인 전극과 중첩할 수 있다.
상기 드레인 전극은 제1 개구부를 가지며, 상기 소스 전극은 상기 제1 개구부와 중첩할 수 있다.
상기 액티브 부재는 서로 분리되어 위치하는 제1 액티브 부재와 제2 액티브 부재를 포함할 수 있다.
상기 게이트 전극은 제2 개구부를 가지며, 상기 소스 전극은 상기 제2 개구부와 중첩할 수 있다.
상기 액티브 부재는 상기 제1 액티브 부재와 상기 제2 액티브 부재 사이에 위치하는 제3 액티브 부재를 더 포함하고, 상기 게이트 전극은 상기 제3 액티브 부재와 중첩할 수 있다.
상기 게이트 전극은 상기 소스 전극과 중첩할 수 있다.
상기 게이트 전극은 제2 개구부를 가지며, 상기 소스 전극은 상기 제2 개구부와 중첩할 수 있다.
또한, 일 실시예에 따른 트랜지스터의 제조 방법은 기판 위에 드레인 전극을 형성하는 단계, 상기 드레인 전극을 덮는 제1 절연층 및 소스 전극층을 차례로 형성하는 단계, 상기 제1 절연층 및 상기 소스 전극층을 동시에 패터닝하여 경사진 측벽을 가지는 제1 절연 부재 및 소스 전극을 형성하는 단계, 상기 제1 절연 부재의 측벽, 상기 소스 전극의 측벽 및 상기 드레인 전극의 측벽을 덮는 액티브 부재를 형성하는 단계, 상기 소스 전극 및 상기 액티브 부재를 덮는 제2 절연 부재를 형성하는 단계, 그리고 상기 제2 절연 부재 위에 상기 액티브 부재와 중첩하는 게이트 전극을 형성하는 단계를 포함하고, 상기 액티브 부재는 상기 드레인 전극에 인접한 제1 채널 영역과 상기 소스 전극에 인접한 제2 채널 영역을 포함하고, 상기 제1 채널 영역의 폭은 상기 제2 채널 영역의 폭보다 크다.
상기 제1 절연 부재 및 상기 소스 전극을 형성하는 단계에서 상기 드레인 전극의 상부면의 일부를 노출할 수 있다.
또한, 일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하는 트랜지스터, 상기 트랜지스터에 연결되는 발광 다이오드를 포함하고, 상기 트랜지스터는 상기 기판 위에 위치하는 드레인 전극, 상기 드레인 전극 위에 위치하며 경사진 측벽을 가지는 제1 절연 부재, 상기 제1 절연 부재 위에 위치하는 소스 전극, 상기 제1 절연 부재의 측벽, 상기 소스 전극의 측벽 및 상기 드레인 전극의 측벽을 덮는 액티브 부재, 상기 소스 전극 및 상기 액티브 부재를 덮는 제2 절연 부재, 그리고 상기 제2 절연 부재 위에 위치하며 상기 액티브 부재와 중첩하는 게이트 전극을 포함하고, 상기 제1 절연 부재의 측벽은 상기 드레인 전극에 인접한 제1 측벽과 상기 소스 전극에 인접한 제2 측벽을 포함하고, 상기 제1 측벽의 폭은 상기 제2 측벽의 폭보다 크며, 상기 발광 다이오드는 상기 트랜지스터에 연결되는 제1 전극, 상기 제1 전극 위에 위치하는 발광 부재, 그리고 상기 발광 부재 위에 위치하는 제2 전극을 포함한다.
제1 절연 부재의 측벽은 상기 드레인 전극에 인접한 제1 측벽과 상기 소스 전극에 인접한 제2 측벽을 포함하고, 상기 제1 측벽의 폭은 상기 제2 측벽의 폭보다 클 수 있다.
일 실시예에 따르면, 채널의 길이에 관계없이 트랜지스터의 크기를 최소화할 수 있어, 공간상 제약을 완화할 수 있다. 따라서, 고해상도의 표시 장치를 용이하게 제조할 수 있다.
또한, 핫 캐리어 효과(hot carrier effect)에 의한 트랜지스터의 특성 저하를 방지할 수 있다.
또한, 커패시터 형성을 위한 공간상 제약을 완화할 수 있다. 따라서, 고해상도의 표시 장치를 용이하게 제조할 수 있다.
도 1은 일 실시예에 따른 트랜지스터의 평면도이다.
도 2는 도 1의 트랜지스터를 II-II선을 따라 자른 단면도이다.
도 3은 도 1의 트랜지스터의 등가 회로도이다.
도 4는 일 실시예에 따른 트랜지스터의 제조 방법의 일 단계를 나타내는 평면도이다.
도 5는 도 4의 V-V선을 따라 자른 단면도이다.
도 6은 도 4의 다음 단계의 평면도이다.
도 7은 도 6의 VII-VII선을 따라 자른 단면도이다.
도 8은 다른 실시예에 따른 트랜지스터의 평면도이다.
도 9는 도 8의 IX-IX선을 따라 자른 단면도이다.
도 10은 다른 실시예에 따른 트랜지스터의 평면도이다.
도 11은 도 10의 XI-XI선을 따라 자른 단면도이다.
도 12는 다른 실시예에 따른 트랜지스터의 평면도이다.
도 13은 도 12의 XIII-XIII선을 따라 자른 단면도이다.
도 14는 다른 실시예에 따른 트랜지스터의 평면도이다.
도 15는 도 14의 XV-XV선을 따라 자른 단면도이다.
도 16은 다른 실시예에 따른 트랜지스터의 평면도이다.
도 17은 도 16의 XVII-XVII선을 따라 자른 단면도이다.
도 18은 다른 실시예에 따른 표시 장치의 등가 회로도이다.
도 19는 도 18의 표시 장치의 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
그러면 일 실시예에 따른 트랜지스터에 대하여 도 1 및 도 2를 참고로 상세하게 설명한다.
도 1은 일 실시예에 따른 트랜지스터의 평면도이고, 도 2는 도 1의 트랜지스터를 II-II선을 따라 자른 단면도이다.
도 1 및 도 2에 도시한 바와 같이, 일 실시예에 따른 트랜지스터는 기판(110), 기판(110) 위에 위치하는 드레인 전극(175), 제1 절연 부재(141), 소스 전극(173), 액티브 부재(130), 제2 절연 부재(142), 그리고 게이트 전극(151)을 포함한다.
기판(110)은 유리, 석영, 세라믹, 플라스틱 등으로 이루어진 절연성 기판으로 형성될 수 있다.
기판(110)과 드레인 전극(175) 사이에는 버퍼층(120)이 위치할 수 있다. 버퍼층(120)은 기판(110)을 덮는다. 버퍼층(120)은 산화 규소(SiOx), 질화 규소(SiNx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 무기 절연 물질을 포함할 수 있다. 버퍼층(120)은 단일막 또는 다중막일 수 있다. 예컨대, 버퍼층(120)이 이중막일 경우 하부막은 질화 규소(SiNx)를 포함하고 상부막은 산화 규소(SiOx)를 포함할 수 있다. 버퍼층(120)은 불순물 또는 수분과 같이 불필요한 성분의 침투를 방지하면서 동시에 표면을 평탄화하는 역할을 한다.
버퍼층(120) 위에는 드레인 전극(175)이 위치한다. 드레인 전극(175)은 평면상 사각 형상을 가진다. 드레인 전극(175)은 데이터선(71)으로부터 데이터 신호를 전달 받을 수 있다. 드레인 전극(175)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중 어느 하나를 포함하는 금속막이 적층된 다중막으로 형성될 수 있다.
드레인 전극(175) 위에는 경사진 양 측벽(141a, 141b)을 가지는 제1 절연 부재(141)가 위치한다. 제1 절연 부재(141)는 산화 규소(SiOx) 또는 질화 규소(SiNx) 등의 절연 물질을 포함할 수 있다.
제1 절연 부재(141) 위에는 제1 절연 부재(141)와 동일한 패턴으로 소스 전극(173)이 위치한다. 소스 전극(173)의 모든 영역은 드레인 전극(175)과 중첩한다. 소스 전극(173)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중 어느 하나를 포함하는 금속막이 적층된 다중막으로 형성될 수 있다.
제1 절연 부재(141)의 양 측벽, 소스 전극(173)의 양 측벽 및 드레인 전극(175)의 양 측벽을 따라 액티브 부재(130)가 위치한다. 액티브 부재(130)는 제1 절연 부재(141)의 일 측벽(141a)에 위치하는 제1 액티브 부재(131), 제1 액티브 부재(131)와 분리되어 제1 절연 부재(141)의 타 측벽(141b)에 위치하는 제2 액티브 부재(132)를 포함한다.
이 때, 제1 액티브 부재(131)와 제2 액티브 부재(132)는 각각 제1 절연 부재(141)의 일 측벽(141a)과 타 측벽(141b)을 따라 연장된다.
제1 액티브 부재(131)는 드레인 전극(175)에 인접한 제1 채널 영역(31a), 소스 전극(173)에 인접한 제2 채널 영역(31b)을 포함한다. 그리고, 제2 액티브 부재(132)는 드레인 전극(175)에 인접한 제3 채널 영역(32a), 소스 전극(173)에 인접한 제4 채널 영역(32b)을 포함한다. 제1 액티브 부재(131)는 캐리어(carrior)가 제2 채널 영역(31b)에서 제1 채널 영역(31a)으로 이동하는 제1 채널(CH1)을 가지며, 제2 액티브 부재(132)는 캐리어가 제4 채널 영역(32b)에서 제3 채널 영역(32a)으로 이동하는 제2 채널(CH2)을 가진다. 이러한 제1 채널(CH1)과 제2 채널(CH2)은 기판(110)의 상부면(110a)에 평행하지 않으므로, 채널(CH1, CH2)의 길이에 관계없이 트랜지스터의 크기를 최소화할 수 있어, 공간상 제약을 완화할 수 있다. 따라서, 고해상도의 표시 장치를 용이하게 제조할 수 있다.
제1 절연 부재(141)의 일 측벽(141a)은 드레인 전극(175)에 인접한 제1 측벽(41a)과 소스 전극(173)에 인접한 제2 측벽(41b)을 포함한다. 그리고, 제1 절연 부재(141)의 타 측벽(141b)은 드레인 전극(175)에 인접한 제3 측벽(41c)과 소스 전극(173)에 인접한 제4 측벽(41d)을 포함한다.
하부에 위치하는 제1 측벽(41a)의 폭(d1)은 상부에 위치하는 제2 측벽(41b)의 폭(d2)보다 크므로, 제1 절연 부재(141)의 일 측벽(141a)을 따라 연장되는 제1 액티브 부재(131)의 하부에 위치하는 제1 채널 영역(31a)의 폭(d1)은 상부에 위치하는 제2 채널 영역(31b)의 폭(d2)보다 크게 된다. 제1 채널 영역(31a)의 폭(d1)은 제1 측벽(41a)의 폭(d1)과 실질적으로 동일하고, 제2 채널 영역(31b)의 폭(d2)은 제2 측벽(41b)의 폭(d2)과 동일하므로, 설명의 편의를 위하여 제1 채널 영역(31a)의 폭(d1)은 제1 측벽(41a)의 폭(d1)과 동일한 부호로 표시하였고, 제2 채널 영역(31b)의 폭(d2)은 제2 측벽(41b)의 폭(d2)과 동일한 부호로 표시하였다.
동일하게, 하부에 위치하는 제3 측벽(41c)의 폭(d3)은 상부에 위치하는 제4 측벽(41d)의 폭(d4)보다 크므로, 제1 절연 부재(141)의 타 측벽(141b)을 따라 연장되는 제2 액티브 부재(132)의 하부에 위치하는 제3 채널 영역(32a)의 폭(d3)은 상부에 위치하는 제4 채널 영역(32b)의 폭(d4)보다 크게 된다. 여기서도 설명의 편의를 위하여 제3 채널 영역(32a)의 폭(d3)은 제3 측벽(41c)의 폭(d3)과 동일한 부호로 표시하였고, 제4 채널 영역(32b)의 폭(d4)은 제4 측벽(41d)의 폭(d4)과 동일한 부호로 표시하였다.
이와 같이, 드레인 전극(175)에 인접한 제1 채널 영역(31a)의 폭(d1)을 소스 전극(173)에 인접한 제2 채널 영역(31b)의 폭(d2)보다 크게 형성하고, 드레인 전극(175)에 인접한 제3 채널 영역(32a)의 폭(d3)을 소스 전극(173)에 인접한 제4 채널 영역(32b)의 폭(d4)보다 크게 형성함으로써, 핫 캐리어 효과(hot carrier effect)에 의한 트랜지스터의 특성 저하를 방지할 수 있다.
핫 캐리어(hot carrier)는 트랜지스터의 내부에서 강한 전기장에 의해 가속되면서 높은 운동 에너지를 갖게 되는 전자 또는 정공을 의미한다. 이러한 높은 운동 에너지에 의해 핫 캐리어는 그들이 위치할 수 없는 공간 전하 영역(space charge region)으로 주입되거나 트랩(trap)되어 트랜지스터의 특성을 저하시키게 되며, 이러한 핫 캐리어에 의한 트랜지스터의 특성 저하 현상을 핫 캐리어 효과라 한다. 본 실시예에서는 드레인 전극(175)에 인접한 채널 영역(31a, 32a)의 폭(d1, d3)을 소스 전극(173)에 인접한 채널 영역(31b, 32b)의 폭(31b, 32b)보다 크게 형성함으로써, 핫 캐리어 효과를 최소화한다.
한편, 제1 절연 부재(141)의 일 측벽(141a)의 경사각(θ1)이 작아질수록, 제1 액티브 부재(131) 내부에 형성되는 제1 채널(CH1)의 길이는 증가하게 된다. 또한, 제1 절연 부재(141)의 일 측벽(141a)의 경사각(θ1)이 작아질수록, 소스 전극(173)에 인접한 제2 채널 영역(31b)의 폭(d2)은 감소하게 된다. 동일하게, 제1 절연 부재(141)의 타 측벽(141b)의 경사각(θ2)이 작아질수록, 제2 액티브 부재(132) 내부에 형성되는 제2 채널(CH2)의 길이는 증가하게 된다. 또한, 제1 절연 부재(141)의 타 측벽(141b)의 경사각(θ2)이 작아질수록, 소스 전극(173)에 인접한 제4 채널 영역(32b)의 폭(d4)은 감소하게 된다.
제1 액티브 부재(131) 및 제2 액티브 부재(132)는 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물, 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합을 포함할 수 있다. 좀더 구체적으로, 산화물은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있다.
소스 전극(173) 및 액티브 부재(130) 위에는 이를 덮는 제2 절연 부재(142)가 위치한다. 제2 절연 부재(142)는 산화 규소(SiOx) 또는 질화 규소(SiNx) 등의 절연 물질을 포함할 수 있다.
제2 절연 부재(142) 위에는 액티브 부재(130)와 중첩하는 게이트 전극(151)이 위치한다. 게이트 전극(151)은 스캔선(51)으로부터 스캔 신호를 전달 받을 수 있다.
소스 전극(173)과 드레인 전극(175)은 게이트 전극(151)에 스캔 신호 인가 시 액티브 부재(130)의 채널(CH1, CH2)을 통해 흐르는 캐리어(carrier)의 방향에 의해 정해질 수 있으며, 캐리어는 소스 전극(173)에서 드레인 전극(175)으로 흐르게 된다. 따라서 트랜지스터의 동작 시, n형 트랜지스터에서는 전자(electron)가 소스 전극(173)에서 드레인 전극(175)으로 흐르고, p형 트랜지스터에서는 정공(hole)이 소스 전극(173)에서 드레인 전극(175)으로 흐른다. 본 실시예는 n형 트랜지스터이므로 데이터선(71)에 연결된 부분이 드레인 전극(175)에 해당한다.
따라서, 드레인 전극(175), 제1 액티브 부재(131) 및 제2 액티브 부재(132), 소스 전극(173) 및 게이트 전극(151)은 함께 트랜지스터(TR)를 이룬다.
도 3은 도 1의 트랜지스터의 등가 회로도이다.
도 2 및 도 3에 도시한 바와 같이, 소스 전극(173) 위에 게이트 전극(151)을 중첩시켜 소스 전극(173)과 게이트 전극(151) 간에 커패시터(Cas)를 형성한다. 따라서, 커패시터 형성을 위한 별도의 공간을 차지하지 않아도 되므로, 공간상 제약을 완화할 수 있다. 따라서, 고해상도의 표시 장치를 용이하게 제조할 수 있다.
이제 도 4 내지 도 7을 참고하여, 도 1 내지 도 3에 도시된 트랜지스터의 제조 방법에 대해 상세히 설명한다.
도 4는 일 실시예에 따른 트랜지스터의 제조 방법의 일 단계를 나타내는 평면도이고, 도 5는 도 4의 V-V선을 따라 자른 단면도이며, 도 6은 도 4의 다음 단계의 평면도이고, 도 7은 도 6의 VII-VII선을 따라 자른 단면도이다.
우선, 도 4 및 도 5에 도시한 바와 같이, 기판(110) 위에, 화학 기상 증착(CVD) 등을 통해 산화 규소(SiOx), 질화 규소(SiNx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 무기 절연 물질을 적층하여 버퍼층(120)을 형성한다.
이어서 버퍼층(120) 위에 금속 등의 도전성 물질을 스퍼터링 등을 통해 적층하고 제1 마스크를 사용하여 패터닝하여 드레인 전극(175)을 형성한다.
그리고, 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON) 등의 무기 절연 물질을 화학 기상 증착 등을 통해 적층하여 드레인 전극(175)을 덮는 제1 절연층(140)을 형성한다. 그리고, 제1 절연층(140) 위에 연속하여 금속 등의 도전성 물질을 스퍼터링 등을 통해 적층하여 소스 전극층(170)을 형성한다.
다음으로, 도 6 및 도 7에 도시한 바와 같이, 제2 마스크를 사용하여 제1 절연층(140) 및 소스 전극층(170)을 패터닝하여 경사진 양 측벽을 가지는 제1 절연 부재(141) 및 소스 전극(173)을 형성한다. 이 때 습식 식각 또는 건식 식각을 이용하여 제1 절연층(140)과 소스 전극층(170)을 동시에 식각하거나, 두 번의 식각 공정으로 나누어 진행할 수 있다. 이와 같이, 하나의 제2 마스크로 제1 절연 부재(141)와 소스 전극(173)을 동시에 형성하므로, 소스 전극(173)과 제1 절연 부재(141)간에 정렬 오차가 발생하는 것을 방지하여 채널 길이의 변동을 최소화할 수 있다.
또한, 건식 식각 공정과 감광막 소멸(PR consume) 현상을 이용하여 제1 절연 부재(141)의 측벽의 경사각(θ1, θ2)을 조절할 수 있다. 제1 절연 부재(141)의 일 측벽(141a)의 경사각(θ1)이 작아질수록, 제1 액티브 부재(131) 내부에 형성되는 제1 채널(CH1)의 길이는 증가하게 된다. 또한, 제1 절연 부재(141)의 일 측벽(141a)의 경사각(θ1)이 작아질수록, 소스 전극(173)에 인접한 제2 채널 영역(31b)의 폭(d2)은 감소하게 된다. 동일하게, 제1 절연 부재(141)의 타 측벽(141b)의 경사각(θ2)이 작아질수록, 제2 액티브 부재(132) 내부에 형성되는 제2 채널(CH2)의 길이는 증가하게 된다. 또한, 제1 절연 부재(141)의 타 측벽(141b)의 경사각(θ2)이 작아질수록, 소스 전극(173)에 인접한 제4 채널 영역(32b)의 폭(d4)은 감소하게 된다.
또한, 제1 절연 부재(141) 및 소스 전극(173)을 형성할 때, 드레인 전극(175)의 단부의 상부면(175a)의 일부를 노출할 수 있다. 드레인 전극(175)의 단부의 상부면(175a)의 일부가 노출됨으로써, 드레인 전극(175)의 단부의 상부면(175a) 위에도 제1 액티브 부재(131) 및 제2 액티브 부재(132)가 위치하게 된다. 따라서, 제1 액티브 부재(131) 및 제2 액티브 부재(132) 내부의 채널 길이를 길게 할 수 있다. 또한, 제1 액티브 부재(131) 및 제2 액티브 부재(132)와 제1 절연 부재(141) 간의 접착력을 증가시켜 제1 액티브 부재(131) 및 제2 액티브 부재(132)를 보다 안정되게 형성할 수 있다.
그리고, 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 등의 산화물 반도체 물질을 화학 기상 증착 등을 통해 적층하고 제3 마스크를 사용하여 패터닝하여, 제1 액티브 부재(131) 및 제2 액티브 부재(132)를 형성한다.
다음으로, 도 1 및 도 2에 도시한 바와 같이, 제1 액티브 부재(131) 및 제2 액티브 부재(132)가 형성된 기판(110) 위에 산화 규소(SiOx), 질화 규소(SiNx), 질산화 규소(SiON) 등의 무기 절연 물질을 화학 기상 증착 등을 통해 적층하여 절연층을 형성한다. 이어서 절연층을 제4 마스크를 사용하여 패터닝하여 제2 절연 부재(142)를 형성한다. 그리고, 제2 절연 부재(142) 위에 금속 등의 도전성 물질을 스퍼터링 등을 통해 적층하여 게이트 전극층을 형성한다. 이어서 게이트 전극층을 제5 마스크를 사용하여 패터닝하여 제2 절연 부재(142)와 중첩하는 게이트 전극(151)을 형성한다.
한편, 상기 일 실시예에서는 소스 전극의 모든 영역은 드레인 전극과 중첩하였으나, 소스 전극의 일부 영역만 드레인 전극과 중첩하는 다른 실시예도 가능하다.
이하에서, 도 8 및 도 9를 참고하여, 본 발명의 다른 실시예에 따른 트랜지스터에 대해 상세히 설명한다.
도 8은 다른 실시예에 따른 트랜지스터의 평면도이고, 도 9는 도 8의 IX-IX선을 따라 자른 단면도이다.
도 8 및 도 9에 도시된 다른 실시예는 도 1 내지 도 3에 도시된 일 실시예와 비교하여 드레인 전극의 구조만을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략한다.
도 8 및 도 9에 도시한 바와 같이, 본 발명의 다른 실시예에 따른 트랜지스터의 드레인 전극(175)은 제1 개구부(H1)를 가지며, 드레인 전극(175) 위에 위치하는 소스 전극(173)은 제1 개구부(H1)와 중첩한다. 따라서, 소스 전극(173)의 일부 영역만 드레인 전극(175)과 중첩하게 되므로, 소스 전극(173)과 드레인 전극(175)간의 중첩에 의해 발생하는 기생 커패시터를 최소화할 수 있다.
한편, 상기 일 실시예에서는 게이트 전극이 소스 전극과 중첩하여 커패시터를 형성하였으나, 게이트 전극이 소스 전극과 중첩하지 않는 다른 실시예도 가능하다.
이하에서, 도 10 및 도 11을 참고하여, 본 발명의 다른 실시예에 따른 트랜지스터에 대해 상세히 설명한다.
도 10은 다른 실시예에 따른 트랜지스터의 평면도이고, 도 11은 도 10의 XI-XI선을 따라 자른 단면도이다.
도 10 및 도 11에 도시된 다른 실시예는 도 1 내지 도 3에 도시된 일 실시예와 비교하여 제2 절연 부재 및 게이트 전극의 구조만을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략한다.
도 10 및 도 11에 도시한 바와 같이, 본 발명의 다른 실시예에 따른 트랜지스터의 게이트 전극(151)은 제2 개구부(H2)를 가지며, 소스 전극(173)은 제2 개구부(H2)와 중첩한다. 따라서, 게이트 전극(151)과 소스 전극(173)간에 커패시터가 최소화된다. 이 때, 제2 절연 부재(142)도 게이트 전극(151)과 동일한 패턴으로 형성될 수 있다.
한편, 상기 일 실시예에서는 서로 분리된 제1 액티브 부재 및 제2 액티브 부재가 형성되어 있으나, 제1 액티브 부재 및 제2 액티브 부재를 서로 연결하는 제3 액티브 부재를 포함하는 다른 실시예도 가능하다.
이하에서, 도 12 및 도 13을 참고하여, 본 발명의 다른 실시예에 따른 트랜지스터에 대해 상세히 설명한다.
도 12는 다른 실시예에 따른 트랜지스터의 평면도이고, 도 13은 도 12의 XIII-XIII선을 따라 자른 단면도이다.
도 12 및 도 13에 도시된 다른 실시예는 도 1 내지 도 3에 도시된 일 실시예와 비교하여 액티브 부재의 구조만을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략한다.
도 12 및 도 13에 도시한 바와 같이, 본 발명의 다른 실시예에 따른 트랜지스터는 제1 절연 부재(141)의 세 측벽, 소스 전극(173)의 세 측벽 및 드레인 전극(175)의 세 측벽을 따라 액티브 부재(130)가 위치한다. 액티브 부재(130)는 제1 절연 부재(141)의 일 측벽(141a)에 위치하는 제1 액티브 부재(131), 제1 절연 부재(141)의 타 측벽(141b)에 위치하는 제2 액티브 부재(132), 그리고 제1 절연 부재(141)의 중간 측벽(141c)에 위치하는 제3 액티브 부재(133)을 포함한다. 제3 액티브 부재(133)는 제1 액티브 부재(131)와 제2 액티브 부재(132) 사이에 위치한다.
제1 액티브 부재(131)는 제1 채널(CH1)을 가지며, 제2 액티브 부재(132)는 제2 채널(CH2)을 가지고, 제3 액티브 부재(133)는 제3 채널(CH3)을 가진다. 이와 같이, 동일한 공간에 제1 채널(CH1) 및 제2 채널(CH2)뿐만 아니라, 제3 채널(CH3)까지 형성할 수 있으므로, 고해상도의 표시 장치를 용이하게 제조할 수 있다.
소스 전극(173) 및 액티브 부재(130) 위에는 이를 덮는 제2 절연 부재(142)가 위치한다. 제2 절연 부재(142) 위에는 제1 액티브 부재(131), 제2 액티브 부재(132) 및 제3 액티브 부재(133)와 중첩하는 게이트 전극(151)이 위치한다.
이러한 게이트 전극(151)은 소스 전극(173)과 중첩하므로, 소스 전극(173)과 게이트 전극(151) 간에 커패시터를 형성한다. 따라서, 커패시터 형성을 위한 별도의 공간을 차지하지 않아도 되므로, 공간상 제약을 완화할 수 있다. 따라서, 고해상도의 표시 장치를 용이하게 제조할 수 있다.
한편, 상기 다른 실시예에서는 게이트 전극이 소스 전극과 중첩하여 커패시터를 형성하였으나, 게이트 전극이 소스 전극과 중첩하지 않는 다른 실시예도 가능하다.
이하에서, 도 14 및 도 15를 참고하여, 본 발명의 다른 실시예에 따른 트랜지스터에 대해 상세히 설명한다.
도 14는 다른 실시예에 따른 트랜지스터의 평면도이고, 도 15는 도 14의 XV-XV선을 따라 자른 단면도이다.
도 14 및 도 15에 도시된 다른 실시예는 도 12 및 도 13에 도시된 다른 실시예와 비교하여 제2 절연 부재 및 게이트 전극의 구조만을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략한다.
도 14 및 도 15에 도시한 바와 같이, 본 발명의 다른 실시예에 따른 트랜지스터의 게이트 전극(151)은 제2 개구부(H2)를 가지며, 소스 전극(173)은 제2 개구부(H2)와 중첩한다. 따라서, 게이트 전극(151)과 소스 전극(173)간에 커패시터가 최소화된다. 제3 액티브 부재(133)는 제1 액티브 부재(131)와 제2 액티브 부재(132) 사이에 위치한다. 제2 절연 부재(142)는 게이트 전극(151)과 유사한 패턴으로 형성될 수 있다.
한편, 상기 일 실시예에서는 서로 마주보는 제1 액티브 부재와 제2 액티브 부개가 제1 절연 부재의 양 측벽에 위치하였으나, 제1 절연 부재의 일 측벽에만 제1 액티브 부재가 위치하는 다른 실시예도 가능하다.
이하에서, 도 16 및 도 17을 참고하여, 본 발명의 다른 실시예에 따른 트랜지스터에 대해 상세히 설명한다.
도 16은 다른 실시예에 따른 트랜지스터의 평면도이고, 도 17은 도 16의 XVII-XVII선을 따라 자른 단면도이다.
도 16 및 도 17에 도시된 다른 실시예는 도 1 내지 도 3에 도시된 일 실시예와 비교하여 액티브 부재의 구조만을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략한다.
도 16 및 도 17에 도시한 바와 같이, 본 발명의 다른 실시예에 따른 트랜지스터는 제1 절연 부재(141)의 일 측벽(141a)을 따라 제1 액티브 부재(131)가 위치한다.
제1 액티브 부재(131)의 내부에는 제1 채널(CH1)이 형성되며, 제1 채널(CH1)은 기판(110)의 상부면(110a)에 평행하지 않으므로, 제1 채널(CH1)의 길이에 관계없이 트랜지스터의 크기를 최소화할 수 있어, 공간상 제약을 완화할 수 있다. 따라서, 고해상도의 표시 장치를 용이하게 제조할 수 있다.
이하에서, 다른 실시예에 따른 트랜지스터를 포함하는 표시 장치에 대해 상세히 설명한다.
도 18은 다른 실시예에 따른 표시 장치의 등가 회로도이다.
도 18에 도시한 바와 같이, 다른 실시예에 따른 표시 장치의 하나의 화소(PX)는 복수개의 신호선(51, 71, 72), 복수개의 신호선(51, 71, 72)에 연결되는 복수개의 트랜지스터(Qd, Qs), 스토리지 커패시터(storage capacitor, Cst) 및 발광 다이오드(light emitting diode, LED)를 포함한다.
복수개의 신호선(51, 71, 72)은 스캔 신호(Sn)를 전달하는 스캔선(51), 데이터 신호(Dm)를 전달하는 데이터선(71), 그리고 구동 전압(ELVDD)을 전달하는 구동 전압선(72)을 포함한다.
복수개의 트랜지스터(Qd, Qs)는 구동 트랜지스터(driving transistor)(Qd) 및 스위칭 트랜지스터(switching transistor)(Qs)를 포함한다. 본 실시예에 도시된 트랜지스터는 구동 트랜지스터(Qd) 또는 스위칭 트랜지스터(Qs)에 적용될 수 있다.
스위칭 트랜지스터(Qs)는 제어 단자, 입력 단자 및 출력 단자를 가지는데, 제어 단자는 스캔선(51)에 연결되어 있고, 입력 단자는 데이터선(71)에 연결되어 있으며, 출력 단자는 구동 트랜지스터(Qd)에 연결되어 있다. 스위칭 트랜지스터(Qs)는 스캔선(51)에 인가되는 스캔 신호(Sn)에 응답하여 데이터선(71)에 인가되는 데이터 신호(Dm)를 구동 트랜지스터(Qd)에 전달한다.
구동 트랜지스터(Qd) 또한 제어 단자, 입력 단자 및 출력 단자를 가지는데, 제어 단자는 스위칭 트랜지스터(Qs)에 연결되어 있고, 입력 단자는 구동 전압선(72)에 연결되어 있으며, 출력 단자는 발광 다이오드(LED)에 연결되어 있다. 구동 트랜지스터(Qd)는 제어 단자와 출력 단자 사이에 걸리는 전압에 따라 그 크기가 달라지는 구동 전류(Id)를 흘린다.
스토리지 커패시터(Cst)는 구동 트랜지스터(Qd)의 제어 단자와 입력 단자 사이에 연결되어 있다. 이 스토리지 커패시터(Cst)는 구동 트랜지스터(Qd)의 제어 단자에 인가되는 데이터 신호를 충전하고 스위칭 트랜지스터(Qs)가 턴 오프(turn off)된 뒤에도 이를 유지한다.
발광 다이오드(LED)는 구동 트랜지스터(Qd)의 출력 단자에 연결되어 있는 애노드(anode), 공통 전압(ELVSS)에 연결되어 있는 캐소드(cathode)를 가진다. 발광 다이오드(LED)는 구동 트랜지스터(Qd)의 구동 전류(Id)에 따라 세기를 달리하여 발광함으로써 영상을 표시한다.
본 실시예에서 스위칭 트랜지스터(Qs) 및 구동 트랜지스터(Qd)는 n 채널 전계 효과 트랜지스터(field effect transistor, FET)이나 반드시 이에 한정되는 것은 아니며, p 채널 전계 효과 트랜지스터일 수 있다. 그리고, 트랜지스터(Qs, Qd), 스토리지 커패시터(Cst) 및 발광 다이오드(OLED)의 연결 관계는 바뀔 수 있다.
도 18에 도시한 표시 장치의 구체적인 구조에 대해 이하에서 도 19를 참고하여 상세히 설명한다. 이 때, 앞에서 설명한 구성 요소에 대한 설명은 생략한다.
도 19는 도 18의 표시 장치의 단면도이다.
도 19에 도시한 바와 같이, 다른 실시예에 따른 표시 장치는 기판(110) 위에 버퍼층(120)이 위치하고, 버퍼층(120) 위에 드레인 전극(175)이 위치한다. 드레인 전극(175) 위에는 경사진 양 측벽(141a, 141b)을 가지는 제1 절연 부재(141)가 위치한다. 제1 절연 부재(141) 위에는 제1 절연 부재(141)와 유사한 패턴으로 소스 전극(173)이 위치한다.
제1 절연 부재(141)의 양 측벽, 소스 전극(173)의 양 측벽 및 드레인 전극(175)의 양 측벽을 따라 액티브 부재(130)가 위치한다. 액티브 부재(130)는 제1 절연 부재(141)의 일 측벽(141a)에 위치하는 제1 액티브 부재(131), 제1 액티브 부재(131)와 분리되어 제1 절연 부재(141)의 타 측벽(141b)에 위치하는 제2 액티브 부재(132)를 포함한다.
제1 액티브 부재(131)는 제1 채널(CH1)을 가지며, 제2 액티브 부재(132)는 제2 채널(CH2)을 가진다. 소스 전극(173) 및 액티브 부재(130) 위에는 이를 덮는 제2 절연 부재(142)가 위치한다. 제2 절연 부재(142) 위에는 액티브 부재(130)와 중첩하는 게이트 전극(151)이 위치한다.
따라서, 드레인 전극(175), 제1 액티브 부재(131) 및 제2 액티브 부재(132), 소스 전극(173) 및 게이트 전극(151)은 함께 구동 트랜지스터(Qd)를 이룰 수 있다. 구동 트랜지스터(Qd)의 제1 액티브 부재(131)는 제1 채널(CH1)을 가지며, 제2 액티브 부재(132)는 제2 채널(CH2)을 가진다. 이러한 제1 채널(CH1)과 제2 채널(CH2)은 기판(110)의 상부면(110a)에 평행하지 않으므로, 채널(CH1, CH2)의 길이에 관계없이 구동 트랜지스터(Qd)의 크기를 최소화할 수 있어, 고해상도의 표시 장치를 용이하게 제조할 수 있다.
이러한 구동 트랜지스터(Qd) 위에는 이를 덮는 보호막(150)이 위치한다. 보호막(150) 위에는 제1 전극인 화소 전극(710)이 위치하며, 화소 전극(710))은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide) 또는 In2O3(Indium Oxide) 등의 투명한 도전 물질이나 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 또는 금(Au) 등의 반사성 금속을 포함할 수 있다. 화소 전극(710)은 구동 트랜지스터(Qd)의 소스 전극(173)과 전기적으로 연결되어 발광 다이오드(LED)의 애노드 전극이 된다.
보호막(150) 및 화소 전극(710)의 가장자리부 위에는 화소 정의막(350)이 위치한다. 화소 정의막(350)은 화소 전극(710)과 중첩하는 화소 개구부(351)를 가진다. 화소 정의막(350)은 폴리아크릴계(polyacrylics) 또는 폴리이미드계(polyimides) 등의 수지와 실리카 계열의 무기물 등을 포함할 수 있다.
화소 정의막(350)의 화소 개구부(351)에는 발광 부재(720)가 위치한다. 발광 부재(720)는 발광층, 정공 주입층(hole injection layer, HIL), 정공 수송층(hole transporting layer, HTL), 전자 수송층(electron transporting layer, ETL) 및 전자 주입층(electron injection layer, EIL) 중 하나 이상을 포함하는 복수층을 포함할 수 있다. 발광층은 유기물 또는 무기물일 수 있다. 발광 부재(720)가 이들 모두를 포함할 경우 정공 주입층이 애노드 전극인 화소 전극(710) 위에 위치하고 그 위로 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 차례로 적층될 수 있다.
그리고, 화소 정의막(350) 및 발광 부재(720) 위에는 공통 전극(730)이 위치한다. 공통 전극(730)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide) 또는 In2O3(Indium Oxide) 등의 투명한 도전 물질이나 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 또는 금(Au) 등의 반사성 금속을 포함할 수 있다. 공통 전극(730)은 발광 다이오드(LED)의 캐소드 전극이 된다. 화소 전극(710), 발광 부재(720) 및 공통 전극(730)은 발광 다이오드(LED)를 이룬다.
본 개시를 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
CH1: 제1 채널 CH2: 제2 채널
110: 기판 120: 버퍼층
131: 제1 액티브 부재 132: 제2 액티브 부재
133: 제3 액티브 부재 141: 제1 절연 부재
142: 제2 절연 부재 151: 게이트 전극

Claims (14)

  1. 드레인 전극,
    상기 드레인 전극 위에 위치하며 경사진 측벽을 가지는 제1 절연 부재,
    상기 제1 절연 부재 위에 위치하는 소스 전극,
    상기 제1 절연 부재의 측벽, 상기 소스 전극의 측벽 및 상기 드레인 전극의 측벽을 덮는 액티브 부재,
    상기 소스 전극 및 상기 액티브 부재를 덮는 제2 절연 부재, 그리고
    상기 제2 절연 부재 위에 위치하며 상기 액티브 부재와 중첩하는 게이트 전극
    을 포함하고,
    상기 액티브 부재는 상기 드레인 전극에 인접한 제1 채널 영역과 상기 소스 전극에 인접한 제2 채널 영역을 포함하고,
    상기 제1 채널 영역의 폭은 상기 제2 채널 영역의 폭보다 큰 트랜지스터.
  2. 제1항에서,
    제1 절연 부재의 측벽은 상기 드레인 전극에 인접한 제1 측벽과 상기 소스 전극에 인접한 제2 측벽을 포함하고,
    상기 제1 측벽의 폭은 상기 제2 측벽의 폭보다 큰 트랜지스터.
  3. 제1항에서,
    상기 소스 전극의 모든 영역은 상기 드레인 전극과 중첩하는 트랜지스터.
  4. 제1항에서,
    상기 소스 전극의 일부 영역만 상기 드레인 전극과 중첩하는 트랜지스터.
  5. 제4항에서,
    상기 드레인 전극은 제1 개구부를 가지며,
    상기 소스 전극은 상기 제1 개구부와 중첩하는 트랜지스터.
  6. 제1항에서,
    상기 액티브 부재는 서로 분리되어 위치하는 제1 액티브 부재와 제2 액티브 부재를 포함하는 트랜지스터.
  7. 제6항에서,
    상기 게이트 전극은 제2 개구부를 가지며,
    상기 소스 전극은 상기 제2 개구부와 중첩하는 트랜지스터.
  8. 제6항에서,
    상기 액티브 부재는 상기 제1 액티브 부재와 상기 제2 액티브 부재 사이에 위치하는 제3 액티브 부재를 더 포함하고,
    상기 게이트 전극은 상기 제3 액티브 부재와 중첩하는 트랜지스터.
  9. 제8항에서,
    상기 게이트 전극은 상기 소스 전극과 중첩하는 트랜지스터.
  10. 제8항에서,
    상기 게이트 전극은 제2 개구부를 가지며,
    상기 소스 전극은 상기 제2 개구부와 중첩하는 트랜지스터.
  11. 기판 위에 드레인 전극을 형성하는 단계,
    상기 드레인 전극을 덮는 제1 절연층 및 소스 전극층을 차례로 형성하는 단계,
    상기 제1 절연층 및 상기 소스 전극층을 동시에 패터닝하여 경사진 측벽을 가지는 제1 절연 부재 및 소스 전극을 형성하는 단계,
    상기 제1 절연 부재의 측벽, 상기 소스 전극의 측벽 및 상기 드레인 전극의 측벽을 덮는 액티브 부재를 형성하는 단계,
    상기 소스 전극 및 상기 액티브 부재를 덮는 제2 절연 부재를 형성하는 단계, 그리고
    상기 제2 절연 부재 위에 상기 액티브 부재와 중첩하는 게이트 전극을 형성하는 단계
    를 포함하고,
    상기 액티브 부재는 상기 드레인 전극에 인접한 제1 채널 영역과 상기 소스 전극에 인접한 제2 채널 영역을 포함하고,
    상기 제1 채널 영역의 폭은 상기 제2 채널 영역의 폭보다 큰 트랜지스터의 제조 방법.
  12. 제11항에서,
    상기 제1 절연 부재 및 상기 소스 전극을 형성하는 단계에서 상기 드레인 전극의 상부면의 일부를 노출하는 트랜지스터의 제조 방법.
  13. 기판,
    상기 기판 위에 위치하는 트랜지스터, 그리고
    상기 트랜지스터에 연결되는 발광 다이오드
    를 포함하고,
    상기 트랜지스터는
    상기 기판 위에 위치하는 드레인 전극,
    상기 드레인 전극 위에 위치하며 경사진 측벽을 가지는 제1 절연 부재,
    상기 제1 절연 부재 위에 위치하는 소스 전극,
    상기 제1 절연 부재의 측벽, 상기 소스 전극의 측벽 및 상기 드레인 전극의 측벽을 덮는 액티브 부재,
    상기 소스 전극 및 상기 액티브 부재를 덮는 제2 절연 부재, 그리고
    상기 제2 절연 부재 위에 위치하며 상기 액티브 부재와 중첩하는 게이트 전극
    을 포함하고,
    상기 제1 절연 부재의 측벽은 상기 드레인 전극에 인접한 제1 측벽과 상기 소스 전극에 인접한 제2 측벽을 포함하고,
    상기 제1 측벽의 폭은 상기 제2 측벽의 폭보다 크며,
    상기 발광 다이오드는
    상기 트랜지스터에 연결되는 제1 전극,
    상기 제1 전극 위에 위치하는 발광 부재, 그리고
    상기 발광 부재 위에 위치하는 제2 전극
    을 포함하는 표시 장치.
  14. 제13항에서,
    제1 절연 부재의 측벽은 상기 드레인 전극에 인접한 제1 측벽과 상기 소스 전극에 인접한 제2 측벽을 포함하고,
    상기 제1 측벽의 폭은 상기 제2 측벽의 폭보다 큰 표시 장치.
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