KR20180033198A - 이차전지 탑재 칩의 제조 방법 - Google Patents

이차전지 탑재 칩의 제조 방법 Download PDF

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다쓰오 이노우에
도모카즈 사이토
주리 오가사와라
다카시 도노카와
다쿠오 구도
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가부시키가이샤 니혼 마이크로닉스
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Abstract

본 발명은, 복수의 칩 상에 동시에 균일하게 산화물 반도체 이차전지를 제조할 수 있는 제조 방법을 제공한다. 제1 전극(52)과 충전 기능층 (54, 56, 58)과 제2 전극(60)을 적층하여 구성되는 산화물 반도체 이차전지를, 회로 상에 적층한 칩의 제조 방법으로서, 웨이퍼(20) 상에 형성된 복수의 칩(22)의 각각의 칩(22)에 대응한 영역에 대하여 개별로 산화물 반도체 이차전지를 형성하지 않고, 복수의 칩(22)에 대응한 영역에 대하여 일체적으로 산화물 반도체 이차전지를 적층하여 형성하는 적층 프로세스와, 일체적으로 형성된 산화물 반도체 이차전지에 대하여, 각각의 칩(22)에 대응한 영역을 남기고, 각각의 칩(22)에 대응하지 않는 다른 영역을 제거하는 패턴 에칭을 행하고, 각각의 칩(22)에 대응한 개별 산화물 반도체 이차전지(50-1, 50-2)로 분할하는 분할 프로세스를 포함하고 있다.

Description

이차전지 탑재 칩의 제조 방법
본 발명은, 실리콘 기판 등의 웨이퍼에 제작된 칩에 이차전지를 일체 형성하는 이차전지 탑재 칩의 제조 방법에 관한 것이다.
전기를 충전하여 보존할 수 있는 이차전지는, 납 축전지, 니켈·카드뮴 축전지나 리튬 이온 이차전지 등이 개발되어 실용에 제공되고 있지만, 최근, 박막 형성 가능한 전(全)고체 이차전지가 주목받아, 그 안전성과 구현 공간의 협소화에 의해 소형 기기(機器)에 대한 적용이 진행되고 있다.
특허문헌 1에는, 기판 상에 고체 박막 이차전지를 형성함으로써 고체 박막 이차전지를 모놀리식으로 내장시킨 반도체 장치, 또한, 이에 의해, 전자 소자와 고체 박막 이차전지가 모놀리식으로 회로 구성되어 있는 반도체 장치가 개시되어 있다. 고체 박막 이차전지는 전고체 리튬 이온 이차전지이고, 반도체 소자 기판의 표면 개질에 의해 형성한 다공질막을 음극 활물질로 하는 고체 박막 이차전지를 상기 기판 상에 형성하는 것에 의해 고체 박막 이차전지를 모놀리식으로 내장시키고 있다.
도 20에 나타낸 바와 같이, 모놀리식 이차전지 내장형 반도체 소자 기판의IC/LSI칩(116)은, 모놀리식으로 형성한 고체 박막 이차전지를 내부 결선(112-1, 112-2)에 의해 IC/LSI부에 접속되어 있다. IC/LSI칩(116)의 기판에는, 메모리 회로부(114)에 전력을 공급하기 위한 모놀리식 고체 박막 이차전지군(110-1), 및 주로 논리 회로부(113)에 전력을 공급하기 위한 모놀리식 이차전지군(110-2)이 회로군과 함께 집적되어 있다. 양자는, 각각 복수의 내부 결선에 의해 전기적으로 접속할 수 있다. 외부 결선도 가능하지만, 이 경우에는, 모놀리식 방식의 메리트는 대폭으로 상실되게 된다고 생각되고 있다.
특허문헌 2에는, 고체 전지 상에 반도체 칩을 탑재한 전지 탑재형 집적 회로 장치가 개시되어 있다. 고체 전지는, 양극과 음극과 고체 전해질을 포함하는 충전 요소와, 충전 요소의 외부에 보호막을 가지고, 보호막을 다층 구조로 하여, 그 중 적어도 한층이 플러스의 전위를 가지고 있다. 보호막에 의하여, 충방전을 담당하는 이온의 집적 회로로의 확산을 방지하여, 반도체 장치의 특성 열화나 오동작을 저지함으로써, 패키지에 취할 수 있기 때문에, 실장 면적을 삭감한 전지 탑재형 집적 회로 장치를 제공할 수 있다.
도 21에 나타내고 있는 칩은, 전지 탑재용으로 제작한 리드 프레임(120) 상에 은 페이스트를 도포하여, 고체 전지(122)를 200℃로 가열하여 설치하고 있다. 그 위에 액상 에폭시 수지를 도포하여 반도체 칩(124)을 설치하고, 절연 피막된 직경 100㎛의 금 와이어(128)로, 반도체 칩(124)과 리드 프레임(120), 고체 전지(122)와 리드 프레임(120)을 납땜하여 와이어링하고, 에폭시 수지(126)로 봉지(封止)하고 있다.
특허문헌 3에는, 칩 또는 소자 상에 박막 전지를 직접 적층하여 형성하고, 와이어 등의 접속 수단을 사용하지 않고 박막 전지와 소자를 전기적으로 연결할 수 있는 박막 전지 일체형 소자의 구조가 개시되어 있다.
소자와, 소자를 피복하는 전기적으로 부도체인 절연층과, 소자 상 또는 그 측면에 수직으로 설치된 한 쌍의 소자 단자와, 소자 단자 상에 그 상단(上端)으로부터 상기 절연층의 최상면 위치까지 수직으로 설치된 도전성을 가지는 한 쌍의 수직 도체와, 한 쌍의 수직 도체 상에 형성된 음극 박막과 양극 박막을 구비하는 박막 전지를 포함하도록 구성되어 있다. 또한, 절연층 상에 수평으로 이격되어 상기 한 쌍의 수직 도체 상에 설치되고, 박막 전지의 양극 및 음극과 전기적으로 연결하는 한 쌍의 전극 도체를 구비하도록 구성해도 된다고 하고 있다.
특허문헌 4에는, RAM칩 상에, 전고체 전지를 적층한 구성이 개시되어 있다. RAM의 표면에는 패시베이션(passivation)막이 입혀지고, 이 위에, 전지의 양극 또는 음극 재료막, 고체 전해질막, 전지의 음극 또는 양극 재료막이 순서대로 형성되어 있다. 전지와 RAM칩의 접속은, 반도체 내에 집적한 회로의 접지 단자와 전원 단자가, 집전체를 통하여 전지의 양극 및 음극과 접속되어 있다.
일본공개특허 제2004-281593호 공보 일본공개특허 제2007-026982호 공보 일본공개특허 제2000-106366호 공보 일본공개특허 소59-25531호 공보
전술한 바와 같이, 고체 박막 이차전지를 반도체 기판에 탑재하는 기술에 관해서는 다양하게 제안되고 있지만, 크게 구분하면, 고체 박막 이차전지를 회로칩으로서 별도 제작하고, 물리적으로 반도체 기판에 탑재하여 일체화한 구조, 반도체 기판에 고체 박막 이차전지의 제작 영역을 형성하여 고체 박막 이차전지를 제작한 구조, 또한, 고체 박막 이차전지를 회로칩 상에 적층하여 탑재되는 구조가 있다.
고체 박막 이차전지는, 종래의 이차전지인 니켈·카드뮴 축전지나 납 축전지에 대하여 얇고 소형이기 때문에, 이차전지의 대폭적인 공간 절약화가 가능하다. 또한, 마이크로배터리와 같이 극소의 배터리로 하는 것도 가능하다. 이 때문에, 회로칩 상에 적층하여 탑재되는 구조는, 이차전지의 탑재 스페이스를 형성할 필요가 없어, 소형 기기를 실현하는 것이 가능하고, 회로에 직접 이차전지를 형성하는 것도 가능하다.
그러나, 고체 박막 이차전지를 회로칩으로서 별도 제작하고, 물리적으로 반도체 기판에 탑재하여 일체화한 구조는, 고체 박막 이차전지와 반도체 기판에 접속하는 접속선(와이어)에 기생하는 부유 용량이나 부유 리액턴스(reactance)에 의해 노이즈를 발생시키거나, 집적 회로의 슬루 레이트(Slew rate)를 저하시키는 원인으로 되고 있다.
또한, 반도체 기판에 고체 박막 이차전지의 제작 영역을 형성하여 고체 박막 이차전지를 제작한 구조는, 고체 박막 이차전지의 제작 영역만 면적이 넓어지는 결점을 가지고 있다.
반도체 집적 회로 소자는, IC(Integreated Circuit)칩, 또는, 집적 회로칩이라고도 불리고, 일반적으로 실리콘 웨이퍼에 복수개 동시에 형성하고, 다이싱에 의해 개별의 칩으로 절단된다. 이와 같은 실리콘 웨이퍼 상에, 동시에 복수개의 고체 박막 이차전지가 장착된 반도체 기판을 제작하는 제조 방법에 대해서는, 선행 기술에 있는 것은, 단지 이차전지를 집적 회로 상에, 종래 기술에 의해 적층한다고 개시되어 있을 뿐이다. 이것은, 적층되는 이차전지의 제조 조건의 제약에 의해, 집적 회로 제조 기술과는 제조 공정에서의 정합성을 취할 수 없어, 동일한 집적 회로 상에 이차전지를 형성하는 것이 곤란하기 때문이며, 구체적으로 제조 가능한 방법이 문제로 되고 있다.
또한, 이차전지를 집적 회로칩에 적층하여 직접 탑재하는 구조는, 전원 노이즈나 부하 변동에 대한 효과가 있지만, 그 구조적인 특보 및 이차전지 자체의 구조적 특징을 살려, 불균일이 적은 균일한 이차전지를 효율적으로 제조하는 것이 기대되고 있다.
본 발명은, 박막으로 형성할 수 있는 산화물 반도체 이차전지를 일체적으로 형성한 집적 회로의 칩에 관하여, 복수의 칩 상에 동시에 균일하게 산화물 반도체 이차전지를 제조할 수 있는 제조 방법을 제공하는 것을 목적으로 하고 있다.
이차전지가 탑재된 칩은, 집적 회로와 이차전지가 일체적으로 형성되고, 집적 회로에 면한 영역에 이차전지를 적층하여 형성한 것을 특징으로 한다. 집적 회로는, 적어도 논리 회로, 센서 또는 MEMS(Micro Electro Mechanical Systems)에 의해 형성된 요소 부품을 가지고 있고, 전자 회로로 구성된 논리 회로, 메모리 소자나 CPU(Central Processing Unit) 또는 전자 회로에, 기계 요소 부품, 센서, 또는 액추에이터 중 어느 하나를 부가한 MEMS 등, 기능 소자를 형성한 회로다.
본 발명에 의한 산화물 반도체 이차전지를 탑재한 칩의 제조 방법은, 제1 전극과 충전 기능층과 제2 전극을 적층하여 구성되는 산화물 반도체 이차전지를, 회로 상에 적층한 칩의 제조 방법으로서, 웨이퍼 상에 형성된 복수의 칩 중 각각의 칩에 대응한 영역에 대하여 개별로 산화물 반도체 이차전지를 형성하지 않고, 복수의 칩에 대응한 영역에 대하여 일체적으로 산화물 반도체 이차전지를 적층하여 형성하는 적층 프로세스와, 일체적으로 형성된 산화물 반도체 이차전지에 대하여, 각각의 칩에 대응한 영역을 남기고, 각각의 칩에 대응하지 않는 다른 영역을 제거하는 패턴 에칭을 행하고, 각각의 칩에 대응한 개별의 산화물 반도체 이차전지로 분할하는 분할 프로세스를 포함한 것을 특징으로 하고 있다.
또한, 제1 전극을 각각의 칩에 형성된 제1 전극 패드와 접속하는 제1 전극 접속선 형성 프로세스와, 제2 전극을 칩에 형성된 제1 전극 패드와는 상이한 제2 전극 패드와 접속하는 제2 전극 접속선 형성 프로세스를 포함하고, 산화물 반도체 이차전지와 집적 회로가 접속된다.
제1 전극과 제1 전극 접속선의 형성은, 절연층을 통하여, 각각의 칩 상에 제1 전극을 형성하는 제1 전극 형성 프로세스와, 절연층의 바이어 홀(via hole)을 통하여, 제1 전극을 각각의 칩의 제1 전극 패드에 접속하는 제1 전극 접속선을 형성하는 제1 전극 접속선 형성 프로세스를 포함하고, 제1 전극 형성 프로세스와 제1 전극 접속선 형성 프로세스는, 동시에 행해진다.
각각의 칩 상에 형성된 절연층을 통하여, 각각의 칩 상에 제1 전극을 형성하기 전에, 절연층을 평탄화하는 제1 평탄화 프로세스를 가지고, 제1 전극이 균일한 층으로 되도록 하고 있다.
제1 전극 접속선 형성 프로세스와 제1 전극 형성 프로세스를 동시에 행한 후에, 제1 전극 패드를 덮고, 또한 절연층과 제1 전극의 단차(段差)를 평탄화하도록 절연층의 막 두께를 두껍게 하는 제2 평탄화 프로세스를 가지고 있다. 상기 제2 평탄화 프로세스에 의하여, 제1 전극 패드를 보호할 수 있다. 또한, 상기 제2 평탄화 프로세스에 의하여, 절연층과 제1 전극의 단차가 평탄화되고, 그 후에 적층되는 층이 균일하게 제조된다.
분할 프로세스 후에 제2 전극을, 칩에 형성된 제1 전극 패드와는 상이한 제2 전극 패드에 접속하는 제2 전극 접속선 형성 프로세스를 포함하고 있다.
각각의 칩 상에 절연층을 형성하는 절연층 형성 프로세스와, 절연층을 평탄화하는 프로세스와, 절연층에, 각각의 칩에 연통하는 개구부를 형성하는 개구부 형성 프로세스를 행하고, 절연층 상 및 개구부에 제1 전극 패턴을 형성하는 것에 의해, 제1 전극 형성 프로세스와 제1 전극 접속선 형성 프로세스를 동시에 행한다.
충전 기능층은, 제1 전극 상에 n형 금속 산화물 반도체층을 형성하는 n형 금속 산화물 반도체 형성 프로세스와, n형 금속 산화물 반도체층 상에, 절연체와 n형 금속 산화물 반도체로 이루어지는 충전층을 형성하는 충전층 형성 프로세스와, 충전층 상에, p형 금속 산화물 반도체층을 형성하는 p형 금속 산화물 반도체층 형성 프로세스로 형성된다.
제2 전극과 칩의 접속은, 제2 전극을 형성한 후에, 제2 전극을 포함하는 개별산화물 반도체 이차전지를 덮는 영역에, 절연성 패시베이션막을 형성하는 패시베이션막 형성 프로세스와, 제2 전극에 대응하는 영역과, 제2 전극이 접속되는 각각의 칩에 대응하는 영역의 상기 패시베이션막을 제거하는 제거 프로세스와, 제거 프로세스에 의해 패시베이션막이 제거된 영역에, 제2 전극과 각각의 칩을 접속하는 제2 전극 접속선 패턴을 형성하는 제2 전극 접속선 형성 프로세스에 의해 행해진다.
충전층은, 지방산티탄 및 실리콘 오일을 포함하는 약액을 도포, 소성하는 것에 의해 형성된다.
소성에 의해 형성된 충전층에는 자외선이 조사(照射)된다.
분할 프로세스에 있어서, 일체적으로 형성된 산화물 반도체 이차전지를 복수개로 분할하여, 각각의 칩에 대하여 복수개의 이차전지를 형성한다.
각각의 칩에 대하여 형성된 복수의 산화물 반도체 이차전지를 직렬로 접속하는 직렬 접속선 형성 프로세스를 포함하고 있다.
각각의 칩에 대하여 형성된 복수의 산화물 반도체 이차전지의 일부 산화물 반도체 이차전지를, 각각의 칩의 전극 패드에 접속하지 않고, 동일 칩 내의 다른 산화물 반도체 이차전지와 직렬로 접속하는 직렬 접속선 형성 프로세스를 포함하고 있다.
직렬 접속선 형성 프로세스는, 제2 전극과 웨이퍼에 형성된 제2 전극 패드를 접속하는, 제2 전극 접속선 형성 프로세스와 동시에 행해진다.
본 발명의 산화물 반도체 이차전지를 탑재한 칩의 제조 방법에 의해 제조된 산화물 반도체 이차전지는, 칩 상에 형성된 절연층과, 절연층의 개구부에 형성된 제1 전극 접속선을 통하여 칩의 제1 전극 패드와 접속되는 제1 전극과, n형 금속 산화물 반도체층과, 절연체와 n형 금속 산화물 반도체로 이루어지는 충전층과, p형 금속 산화물 반도체층과, 제2 전극과, 제2 전극 상 및 적층된 층을 덮는 패시베이션막과, 패시베이션막의 개구부에 형성되고, 제2 전극과 상기 제1 전극 패드와는 상이한 칩의 제2 전극 패드를 접속하는 제2 전극 접속선을, 이 순서대로 적층한 적층체에 의해 구성된다.
본 발명의 산화물 반도체 이차전지를 탑재한 칩의 제조 방법에 의해 제조된 웨이퍼는 복수의 칩과, 복수의 칩 상에 형성한 복수의 산화물 반도체 이차전지를 포함하고, 복수의 산화물 반도체 이차전지 중 일부의 산화물 반도체 이차전지는, 칩에는 접속되지 않고, 복수의 칩으로부터 독립된 산화물 반도체 이차전지여도 된다.
본 발명에 의한 산화물 반도체 이차전지를 탑재한 칩의 제조 방법은, 제1 전극과 충전 기능층과 제2 전극을 적층하여 구성되는 산화물 반도체 이차전지를 회로 상에 적층한 칩의 제조 방법으로서, 웨이퍼 상에 형성된 칩에 대응한 영역에 대하여 일체적으로 산화물 반도체 이차전지를 적층하여 형성하는 적층 프로세스와, 일체적으로 형성된 산화물 반도체 이차전지에 대하여, 칩에 대응한 영역을 남기고, 칩에 대응하지 않는 다른 영역을 제거하는 패턴 에칭을 행하고, 칩에 대응한 산화물 반도체 이차전지에 형성하는 형성 프로세스를 포함한 것을 특징으로 하고 있다.
본 발명은, 웨이퍼 상에 형성된 복수의 칩의 집적 회로에 대향한 면을 덮는 영역에, 산화물 반도체 이차전지를 일괄 적층하여 형성하고, 그 후에 각 집적 회로에 대응한 영역의 산화물 반도체 이차전지를 분할하는 이차전지 탑재형 회로칩의 제조 방법이다.
개별의 칩에 대응하여 각각의 칩 상에 적층하는 것보다, 복수의 칩 상에 일괄하여 산화물 반도체 이차전지를 적층하는 제조 방법으로 하는 것에 의해, 불균일이 적은 균일한 산화물 반도체 이차전지를 제조할 수 있다. 각각의 칩에 대응하는 산화물 반도체 이차전지를 남기기 위해서는 칩 상에 형성된 산화물 반도체 이차전지 중, 불필요한 산화물 반도체 이차전지를 패턴 에칭 등으로 제거하면 되고, 제조 프로세스의 간이화를 도모할 수 있다.
본 발명은, 웨이퍼 상에 형성된 복수의 칩 중, 산화물 반도체 이차전지의 형성이 불필요한 칩이 존재하는 경우라도, 산화물 반도체 이차전지의 형성이 불필요한 칩 영역을 포함시킨 영역에 산화물 반도체 이차전지를 적층한다. 이에 의해, 불균일이 적은 균일한 산화물 반도체 이차전지를 제조할 수 있다. 산화물 반도체 이차전지의 형성이 불필요한 칩 상의 산화물 반도체 이차전지는, 분할 프로세스에서 제거하면 되고, 특별한 제조 프로세스를 필요로 하지 않는다.
칩에 적층된 산화물 반도체 이차전지를 복수의 산화물 반도체 이차전지로 분할하는 것은, 분할 프로세스의 레지스트 패턴의 형상을 칩의 형상에 맞추어 설계하는 것만으로 실현할 수 있으므로, 특별한 제조 프로세스를 필요로 하지 않고 실현할 수 있다. 또한, 분할한 산화물 반도체 이차전지를 직렬로 접속하는 접속선은, 제2 전극 접속선 제조 프로세스와 동일 프로세스로 실현할 수 있고, 특별한 제조 프로세스를 필요로 하지 않는다.
도 1은, 웨이퍼 상에 형성된 칩에 적층하는 산화물 반도체 이차전지를 설명하는 도면이다.
도 2는, 복수의 칩이 형성된 웨이퍼를 나타낸 도면이다.
도 3은, 칩의 구성을 설명하는 도면이다.
도 4는, 칩의 단면을 설명하는 도면이다.
도 5는, 웨이퍼 상의 이차전지 형성 영역을 나타낸 도면이다.
도 6은, 웨이퍼 상에 형성된 산화물 반도체 이차전지를, 각각의 칩에 대응하여 분할한 후의 도면이다.
도 7은, 웨이퍼 상에 형성하는 산화물 반도체 이차전지의 구체예를 나타낸 도면이다.
도 8은, 산화물 반도체 이차전지를 탑재한 칩의 제조 방법을 설명하기 위한 플로차트이다.
도 9는, 제1 전극과 제1 전극 접속선을 형성하는 제조 프로세스를 설명하는 도면이다.
도 10은, 산화물 반도체 이차전지를 형성하는 제조 프로세스를 설명하는 도면이다.
도 11은, 산화물 반도체 이차전지의 분할 상태를 설명하는 도면이다.
도 12는, 칩 상의 산화물 반도체 이차전지를 분할한 상태를 설명하는 도면이다.
도 13은, 산화물 반도체 이차전지의 각종 분할 형상의 예를 설명하는 도면이다.
도 14는, 산화물 반도체 이차전지가 탑재되지 않는 칩을 설명하는 도면이다.
도 15는, 제2 전극과 제2 전극 접속선을 형성하는 제조 프로세스를 설명하는 도면이다.
도 16은, 직렬 접속선과 제2 전극 접속선을 형성하는 제조 프로세스를 설명하는 도면이다.
도 17은, 전원에 산화물 반도체 이차전지를 탑재한 칩을 접속한 상태를 설명하는 도면이다.
도 18은, 전원 노이즈를 설명하는 도면이다.
도 19는, 슬루 레이트의 개선 효과를 설명하는 도면이다.
도 20은, 종래예를 나타낸 도면이다.
도 21은, 종래예를 나타낸 도면이다.
산화물 반도체 이차전지는, 안전하고 에너지 밀도가 높으며 박막에 의해 제작할 수 있고, 탑재 스페이스를 대폭으로 생략할 수 있으므로, 기기의 소형화에 적합하다. 본 발명은, 웨이퍼에 형성된 복수의 칩에 대향한 면에 산화물 반도체 이차전지를 형성하고, 일체 구성으로서 패키지됨으로써, 한층 더 공간 절약화를 실현한 산화물 반도체 이차전지를 탑재한 칩의 제조 방법이다.
칩은 적어도 논리 회로, 센서 또는 MEMS(Micro Electro Mechanical Systems)에 의해 형성된 요소 부품을 가지고 있고, 전자 회로로 구성된 논리 회로, 메모리 소자나 CPU(Central Processing Unit), 또는 전자 회로에 기계 요소 부품, 센서, 또는 액추에이터 중 어느 하나를 부가한 MEMS 등의 기능 소자를 형성하고 있다.
도 1은, 칩 상에 적층되는 산화물 반도체 이차전지의 구조를 나타낸 단면도다.
산화물 반도체 이차전지(10)는 기본적인 구조로서, 제1 전극(12)과 제2 전극(16)에 충전 기능층(14)을 협지(sandwich)한 구조를 가지고 있다. 예를 들면, 전원의 부전원 전극을 산화물 반도체 이차전지(10)의 제1 전극(12)에, 전원의 정전원 전극을 산화물 반도체 이차전지(10)의 제2 전극(16)에 접속하고, 전압을 인가함으로써, 충전 기능층(14)에 전하가 축적된다. 여기에서, 산화물 반도체 이차전지란, 산화물 반도체를 포함하는, 축전 기능을 가진 디바이스를 나타낸다.
충전 기능층(14)은, 금속 산화물을 이용한 산화물 반도체 이차전지에서는, n형 금속 산화물 반도체, n형 금속 산화물 반도체와 절연체, 및 p형 금속 산화물 반도체 등 복수의 층으로 구성된다.
본 발명의 대상으로 하는 이차전지는 추가의 기판이 불필요하고, 집적 회로로의 열적 영향, 기계적 영향 및 전기적 영향을 주지 않는 프로세스로 제조할 수 있는 이차전지다. 즉, 본 발명의 대상으로 하는 이차전지는, 전고체 리튬 이온 이차전지가 아니고, 산화물 반도체 이차전지다. 그리고, 전고체 리튬 이온 이차전지는, 고체 전해질과 집전체 등의 복수의 층으로 구성되지만, 그 제조 프로세스에서 칩에 악영향을 미친다.
도 2는 칩이 복수 형성된 웨이퍼의 평면도, 도 3은 칩의 구성을 나타낸 도면이다.
도 2에 나타낸 바와 같이, 웨이퍼(20) 상에 복수의 칩(22)이 반도체 제조 프로세스에 의해 형성되어 있다. 각각의 칩(22)은, 예를 들면 도 3에 나타내는 바와 같이, 칩 기판(24)과, 전극 패드(26)과, 전자 회로(28)를 구비하고 있다. 칩 기판(24)의 주위 에지부에 복수의 전극 패드(26)가 형성되어 있다. 또한, 칩 기판(24)에는, 복수의 전극 패드(26)에 둘러싸이도록 전자 회로(28)가 형성되어 있다. 전극 패드(26)에는, 전자 회로(28)에 공급되는 전압원의 양음 전원 전극 및 전자 회로의 신호선이 접속된다.
전자 회로(28)는, 예를 들면 메모리나 CPU 등의 논리 회로, 및 다수의 MOS 트랜지스터 등이 배치된 집적 회로다. 전자 회로(28)는, 메모리나 CPU 등의 논리 회로 외에, 기계 요소 부품, 센서 또는 액추에이터 등의 MEMS라도 된다. 전자 회로(28)의 종류에 따라서는, 산화물 반도체 이차전지의 영역이 제한되는 경우도 있지만, 각 층의 형성 프로세스에 있어서의 패터닝으로 대응 가능하다.
도 4는, 웨이퍼 상에 패시베이션된 칩의 단면도를 나타낸 예다.
웨이퍼(20) 상에 형성된 칩(22)에는, 칩(22) 상의 이차전지 탑재 영역(46)에 산화물 반도체 이차전지가 형성된다. 산화물 반도체 이차전지가 형성된 칩(22)은, 스크라이브(scribe) 영역(44)으로 절단되고, 개별의 칩으로서 분할된다.
단면도는, 칩(22)을 게이트 전극(32), 제1 배선층(34), 제2 배선층(36), 제3배선층(38)을 형성한 다층 배선 구조를 나타내고 있다. 각 배선층간은, 바이어 홀(42)을 통하여 전기적으로 접속된다. 각 배선층과 외부 소자의 전기적 접속은, 전극 패드(40)를 통하여 행해진다.
단면도에서는, CMOS에서 사용되는 웰 확산층 구조, 소자 분리 구조, 소스·드레인 확산층 등을 생략하여 나타내고 있다. 또한, 도면에 나타내는 치수는 실제와 상이한 아스펙트비로 되어 있다. 예를 들면, 패드 영역은, 가로 방향의 치수 수십㎛에 대하여, 세로 방향의 치수는 1㎛ 정도이다.
최상층의 배선[여기서는 제3 배선층(38)] 상에는 표면 보호막으로서, 패시베이션막(39)이 형성되어 있다. 다만, 와이어 본딩 등을 위한 전극 패드(40) 상에는, 패시베이션막(39)이 형성되지 않고, 개구되어 있다. 반도체 제조 프로세스에 있어서는, 계속해서 백 그라인드, 테스트 공정으로 되지만, 패드 개구까지의 제조 프로세스가 종료된 상태에서, 칩에 산화물 반도체 이차전지를 적층하고, 산화물 반도체 이차전지가 탑재된 칩을 제조한다.
도 5는, 웨이퍼 상에 있어서의, 산화물 반도체 이차전지를 적층하는 이차전지 형성 영역을 나타낸 도면이다.
웨이퍼(20)에는 복수의 칩(22)이 형성되어 있다. 이차전지 형성 영역(48)은 이들 복수의 칩 전부를 덮는 영역, 및 칩에 대응하지 않는 영역(예를 들면, 스크라이브 영역)을 포함시킨 영역이다.
산화물 반도체 이차전지는 모든 칩에 탑재되어 있을 필요는 없고, 소정의 수의 집적 회로에 탑재하는 경우도 있다. 이 경우라도, 이차전지 형성 영역(48)에, 칩(22)에 산화물 반도체 이차전지를 탑재하지 않는 영역을 포함시키고, 모든 칩을 포함한 영역에 산화물 반도체 이차전지를 형성한다. 이것은, 균일한 평면에 일괄하여 층을 형성하는 쪽이, 불균일이 적은 균일한 층을 형성할 수 있기 때문이다.
도 6은, 이차전지 형성 영역(48)에 산화물 반도체 이차전지를 형성한 후에, 형성된 산화물 반도체 이차전지의 각각의 칩에 대응한 영역을 남기고, 각각의 칩에 대응하지 않는 다른 영역을 제거한 도면이다.
산화물 반도체 이차전지는 칩(22)에 대응한 영역에만 존재하고 있다. 산화물 반도체 이차전지를 탑재하지 않은 칩(22)이 있으면, 그 영역에 대응한 산화물 반도체 이차전지는 제거된다. 그 경우, 칩(22) 상에 산화물 반도체 이차전지가 형성되지 않은 칩이 존재하게 된다.
다음에, 본 발명에 의한 산화물 반도체 이차전지를 탑재한 칩의 제조 방법을 설명한다.
도 7은, 칩에 탑재하는 산화물 반도체 이차전지의 구체예를 나타내고 있다.
도 7에 있어서, 산화물 반도체 이차전지(50)는, 제1 전극(52)에 n형 금속 산화물 반도체층(54), 전하를 축적하는 충전층(56), p형 금속 산화물 반도체층(58)과 제2 전극(60)이, 상기 순서대로 적층된 적층 구조를 가지고 있다. 이 경우, 도 1에서 나타내고 있는 충전 기능층(14)은 n형 금속 산화물 반도체층(54), 충전층(56) 및 p형 금속 산화물 반도체층(58)의 적층체로 구성되어 있다.
제1 전극(52)과 제2 전극(60)은 도전막이다. 제1 전극(52)과 제2 전극(60)의 재료로서는, 예를 들면 일반적인 반도체 제조 프로세스에서 사용되는 알루미늄 등이 사용 가능하다. 그 형성 방법으로서는 기판으로의 스퍼터링이 있다. 그리고, 다른 금속 재료, 형성 방법이라도 형성 온도가 피(被)탑재물(이 경우, 반도체 집적 회로 등)에 영향을 주지 않으면 채용해도 된다.
n형 금속 산화물 반도체층(54)의 재료로서는, 예를 들면 산화티탄 등이 사용 가능하다.
충전층(56)은, 절연체와 n형 금속 산화물 반도체로 이루어지는 층이다. 충전되는 n형 금속 산화물 반도체로서는, 예를 들면 산화티탄, 주석산화물, 산화아연 등이 있지만, 산화티탄이 바람직하다. 절연체로서는, 예를 들면 실리콘 오일이 사용 가능하다. 충전층(56)은 지방산티탄과 실리콘 오일을 혼합하여, 도포 후에 350∼400℃의 온도로 소성하는 것에 의해 형성한다. 그 후, 충전층(56)에 대하여 자외선을 조사하고, 충전 용량의 증대를 도모할 수 있다.
p형 금속 산화물 반도체층(58)의 재료로서는, 예를 들면 산화니켈 등이 사용 가능하다.
다음에, 본 발명에 의한 산화물 반도체 이차전지가 탑재된 칩의 제조 방법을 설명한다. 설명에 있어서, 도 7의 산화물 반도체 이차전지를 웨이퍼(20) 상에 탑재하는 경우를 예로 하여 설명한다.
도 8은, 본 발명에 의한 산화물 반도체 이차전지를 탑재한 칩의 제조 방법을 나타내는 플로차트다.
도 9∼도 12는, 각 제조 프로세스에서의 각각의 칩의 상태를 설명하는 도면이다.
도 9는, 제1 전극과 제1 전극 접속선을 형성하는 프로세스에서의 칩의 상태를 설명하는 도면이다. 도 10은, 이차전지를 형성하는 제조 프로세스에서의 칩 단면 구조를 설명하는 도면이다. 도 11은, 이차전지의 분할과 패시베이션막의 제조 프로세스에서의 칩의 상태를 설명하는 도면이다. 도 12는, 제2 전극의 제2 전극 접속선을 형성하는 제조 프로세스에서의 칩을 설명하는 도면이다.
이하, 도 8의 본 발명에 의한 산화물 반도체 이차전지를 탑재한 칩의 제조 방법을 나타내는 플로차트에 의해, 적절하게 도 9∼도 12를 참조하면서 제조 방법을 설명한다.
도 8에 있어서, 먼저 스텝 S1에서는, 전(前)공정이 종료된 웨이퍼를 준비한다. 도 9의 (A)는, 칩(22)에 패시베이션막(70)이 형성된 웨이퍼(20)를 나타내고 있다. 패시베이션막(70)은 웨이퍼 전체면에 형성되어 있다. 여기에서, 패시베이션막(70)의 표면을 연마 등에 의해 평탄화한다.
스텝 S2에서는, 패시베이션막(70)에 칩(22)의 제1 전극 패드(74)에 대응하는 영역을 개구한다. 제1 전극 패드(74)는 제1 전극과 접속된다.
도 9의 (B)는, 제1 전극과 접속하는 칩(22)의 제1 전극 패드(74)에 대응하는 패시베이션막(70)에, 제1 전극 접속용 개구부(72)를 형성한 상태를 나타내고 있다. 패시베이션막(70)의 개구는, 제1 전극 접속용 개구부(72)를 남겨 레지스트 패턴으로 마스킹하는 패터닝을 행하고, 에칭에 의하여, 제1 전극 접속용 개구부(72)로 되는 영역에 존재하는 패시베이션막(70)을 제거하는 것에 의해 행한다. 에칭은, 웨트 에칭이나 드라이 에칭 중 어느 쪽이라도 행할 수 있다. 에칭을 행한 후에, 레지스트 패턴은 제거한다. 감광성 폴리이미드를 사용하여 평탄화와 개구를 동시에 행할 수도 있다.
스텝 S3에서는, 제1 전극과 제1 전극 접속선용 메탈 박막을 성막하기 위해, 패시베이션막(70)에 포토레지스트 패턴을 형성한다. 포토레지스트 패턴의 형성은, 예를 들면 포토리소그래피에 의해 행하고, 웨이퍼에 포토레지스트(감광성 수지)를 도포하고, 제1 전극 형성 영역 이외의 영역에 광을 비추어 수지를 변질시키고, 현상액으로 변질되지 않는 부분을 녹인다. 포토레지스트의 도포는, 스핀 코팅, 베이킹에 의해 행한다. 그리고, 노광 장치에서 광(자외선)을 조사하여 현상하고, 조사부 이외의 포토레지스트를 제거한다. 리프트 오프 프로세스를 채용하기 위해, 역(逆)테이퍼 형상이 얻어지기 쉬운 네거티브 레지스트를 사용하고 있다.
다음에 스텝 S4에서, 도전성 전극 재료를 스퍼터, 증착 등에 의해, 제1 전극과 제1 전극 접속선을 형성한다. 전극 재료로서는 티탄이나 알루미늄, 또는 그 합금이 사용 가능하다.
스텝 S5에서는, 포토레지스트를 유기 용제로 제거함으로써, 제1 전극과 제1 전극 접속선이 형성된다.
도 9의 (C)는, 제1 전극(52)과 제1 전극 접속선(76)이 성막된 상태를 나타내고 있다. 제1 전극 접속선(76)은, 패시베이션막(70)의 제1 전극 접속용 개구부(72)에 있어서, 측면부가 금속 재료로 성막되는 것에 의해 형성되고, 제1 전극과 접속되는 제1 전극 패드(74)와 접속되어 있다. 제1 전극(52)과 제1 전극 접속선(76)의 형성은, 동시에 행할 수도 있다.
제1 전극(52)과 제1 전극 접속선(76)의 형성을 행한 후, 제1 전극 패드(74)를 덮고, 또한 패시베이션막(70)과 제1 전극(52)의 단차를 평탄화하도록 패시베이션막(70)의 막 두께를 두껍게 한다. 이 제조 프로세스에 의하여, 제1 전극 패드(74)가, 패시베이션막(70)에 의해 보호된다.
제1 전극(52)을 형성한 후에 절연막을 성막하고, 이차전지 형성 영역 부분을 개구한다.
성막 절연 재료로서는, 패시베이션막(70)과 동일한 재료가 바람직하지만, 다른 재료라도 된다. 패시베이션막(70)의 재료로서는, 예를 들면 SiO2이나 SiN이 사용 가능하다. 다음에, 제1 전극(52)에 대응하는 영역 이외를 레지스트 패턴으로 마스킹하고, 제1 전극(52)에 대응하는 영역을 에칭에 의해 제거한다. 에칭은 웨트 에칭, 드라이 에칭으로 행할 수 있다. 에칭을 행한 후에, 레지스트 패턴은 제거된다. 레지스트 대신 감광성 폴리이미드를 사용하여 개구를 행할 수 있다.
평탄화 처리는, 기계적 연마나 화학 기계 연마 등의 방법을 병용하여 평탄화 해도 된다.
스텝 S6에서는, 평탄화된 웨이퍼의 전체면에 n형 금속 산화물 반도체층(54)을 형성한다. n형 금속 산화물 반도체층(54)의 형성은 스퍼터법 등에 의해, n형 금속 산화물 반도체(54)를 성막하는 것에 의해 행해진다. 웨이퍼 전체면에 성막하기 때문에, 패터닝이나 애싱(ashing)은 불필요하다.
스텝 S7에서는, 웨이퍼 전체면에 충전층용 재료를 도포하고, 가열에 의해 소성한다. 충전층용 재료는, 지방산티탄과 실리콘 오일을 혼합하고 있기 때문에 액상이고, 도포에 의해 충전층을 형성할 수 있기 때문에, 균일한 충전층을 단시간에 제조할 수 있다. 도포는 스핀 코팅법에 의하여, 웨이퍼를 고속 회전시키면서 액상 충전층 재료를 적하하고, 웨이퍼 전체면에 충전층을 형성한다. 그 후, 충전층에 대하여, 가열에 의한 소성을 350∼400℃의 온도에서 행한다. 그 후, 소성한 충전층에 대하여 자외선을 조사하여, 충전층의 도전성을 변화시킨다.
스텝 S8에서는, p형 금속 산화물 반도체층(58)을 스퍼터법 등에 의해 웨이퍼 전체면에 형성한다. 다음에, 스텝 S9에서는, 제2 전극을 스퍼터법 등에 의해 웨이퍼 전체면에 형성한다.
도 10은, 스텝 S6∼스텝 S9에 있어서, 산화물 반도체 이차전지를 구성하는 각 층이 성막되고 있는 상태를 나타내고 있다.
도 10의 (A)는, 스텝 S5에 있어서 평탄화된 면에 n형 금속 산화물 반도체층(54)이 형성된 상태를 나타내고 있다. 도 10의 (B)는, n형 금속 산화물 반도체층(54)의 상면에 충전층(56)이 형성된 상태를 나타내고 있다. 도 10의 (C)는, 충전층(56)의 상면에 p형 금속 산화물 반도체층(58)이 형성된 상태를 나타내고 있다. 그리고, 도 10의 (D)는, p형 금속 산화물 반도체층(58)의 상면에 제2 전극(60)이 형성된 상태를 나타내고 있다.
도 10으로부터 명백한 바와 같이 평탄화 처리되어 있으면, 이차전지를 구성하는 n형 금속 산화물 반도체층(54), 충전 기능층(56) 및 p형 금속 산화물 반도체층(58)은 균일한 두께로 형성할 수 있고, 칩마다의 불균일을 억제할 수 있다.
스텝 S10에서는, 웨이퍼 상에 일괄하여 형성된 산화물 반도체 이차전지를, 칩마다 분할한다. 분할은, 에칭에 의해 불필요한 영역을 제거함으로써 행해진다. 이 때, 산화물 반도체 이차전지의 탑재가 필요없는 칩이 있으면, 그 칩에 대응한 영역의 산화물 반도체 이차전지를 제거한다. 또한, 칩에 탑재되는 산화물 반도체 이차전지를, 복수개로 더 분할할 수도 있다. 이 경우, 복수개로 분할된 산화물 반도체 이차전지를 직렬로 접속하면, 소정의 칩에 대한 공급 전압을 높게 할 수 있다. 또한, 분할된 산화물 반도체 이차전지의 일부를 독립적으로 존재시키고(즉, 집적 회로에 대한 전원으로서 사용하지 않고, 칩 상에 존재시키고), 그 칩 이외에 존재하는 다른 전자 소자로의 공급 전원으로 하는 것도 가능하다.
분할을 하는 에칭은, 먼저 산화물 반도체 이차전지의 남기고자 하는 영역, 즉, 칩에 대응한 영역에 레지스트 패턴으로 마스킹하고, 각 층에 대응한 가스를 사용하여 드라이 에칭한다. 예를 들면 HBr, Cl 등의 염소계의 드라이 에칭이나, CF4, CHF3 등의 불소계에서의 가스를 사용할 수 있다.
도 11은, 웨이퍼 상에 일괄하여 형성된 산화물 반도체 이차전지(50)를, 칩(22)마다 분할한 상태를 나타내고 있다. 각각의 칩(22)에 대응하여 제1 전극(52), n형 금속 산화물 반도체층(54), 충전층(56), p형 금속 산화물 반도체층(58)과 제2 전극(60)이 순서대로 적층된 산화물 반도체 이차전지가 형성되어 있다. 각각의 산화물 반도체 이차전지는 다른 칩(22)과는 분리되고, 독립된 산화물 반도체 이차전지로 되어 있다. 칩(22)의 제1 전극 접속용 패드(74)에 대응하는 영역과, 제2 전극 접속용 패드(78)에 대응하는 영역은, 이차전지 형성 영역에는 포함되어 있지 않다.
도 12는, 칩(22)에 탑재된 산화물 반도체 이차전지를 더 분할한 상태를 나타내고 있다.
도 12에서는, 칩(22)의 중앙 부분에 형성된 산화물 반도체 이차전지(50)(도 11 참조)가, 칩(22)의 제1 전극 접속용 패드(74)에 대응하는 산화물 반도체 이차전지(50-2)와, 제2 전극 접속용 패드(78)에 대응하는 산화물 반도체 이차전지(50-1)로 분할되어 있는 상태를 나타낸다. 제1 전극(52)은, 미리 제1 전극 형성 프로세스에서 제1 전극(52-1)과 제1 전극(52-2)으로 분할되어 있다. 산화물 반도체 이차전지의 분할 프로세스에서는, n형 금속 산화물 반도체층(54)이 n형 금속 산화물 반도체층(54-1)과 n형 금속 산화물 반도체층(54-2)으로 분할된다. 충전층(56)이 충전층(56-1)과 충전층(56-2)으로 분할된다. p형 금속 산화물 반도체층(58)이 p형 금속 산화물 반도체층(58-1)과 p형 금속 산화물 반도체층(58-2)으로 분할된다. 또한, 제2 전극(60)이 제2 전극(60-1)과 제2 전극(60-2)으로 분할된다. 이들 분할은, 산화물 반도체 이차전지의 분할 프로세스와 동일한 제조 프로세스로 행할 수 있다.
도 13은, 칩(22)에 탑재된 산화물 반도체 이차전지의 각종 분할 형상의 예를 나타내고 있다.
칩(22)에 탑재된 산화물 반도체 이차전지의 분할 형상은 다양한 형상이 고려된다. 예를 들면, 도 13의 (A)에서는, 산화물 반도체 이차전지를 2분할하고, 산화물 반도체 이차전지(50-1)와 산화물 반도체 이차전지(50-2) 2개로 분할하고 있다. 도 13의 (B)에서는, 산화물 반도체 이차전지를 산화물 반도체 이차전지(50-3), 산화물 반도체 이차전지(50-4), 산화물 반도체 이차전지(50-5)와 산화물 반도체 이차전지(50-6) 4개로 분할하고 있다. 도 13의 (C)에서는, 산화물 반도체 이차전지를 산화물 반도체 이차전지(50-5), 산화물 반도체 이차전지(50-6), 산화물 반도체 이차전지(50-7) 3개로 분할하고 있다. 도 13의 (C)에서는, 도 13의 (B)에서 나타내고 있는 2개의 산화물 반도체 이차전지(50-3과 50-4)를 분할하지 않고 하나의 산화물 반도체 이차전지(50-7)로 하고, 3개의 이차전지로 분할하고 있다. 칩(22)에 탑재된 산화물 반도체 이차전지의 분할 형상은, 도 13에 나타낸 형상에 한정되지 않는다.
도 14는, 분할 프로세스에 있어서, 산화물 반도체 이차전지의 탑재가 불필요한 칩(22) 상의 산화물 반도체 이차전지(50-8)를 제거한 후의 상태를 나타낸다.
산화물 반도체 이차전지의 탑재가 필요없는 칩(22) 상에는, 제1 전극(52)도 형성되어 있지 않다. 분할 프로세스에 있어서, 산화물 반도체 이차전지의 탑재가 필요없는 칩(22)의 영역에 존재하는 산화물 반도체 이차전지(50-8)는 제거된다. 산화물 반도체 이차전지(50)-8의 제거는, 레지스트 패턴으로 마스킹하지 않으면 되고, 산화물 반도체 이차전지의 분할 프로세스와 동일한 제조 프로세스로 행할 수 있다.
이상의 제조 프로세스에서, 칩(22)에 산화물 반도체 이차전지(50)가 형성되지만, 보호막의 형성과, 제2 전극(60)을 칩(22)의 제2 전극 패드(78)에 접속시키는 프로세스가 더 필요하다.
스텝(S11)에서는, 제2 전극(60)을 덮는 영역에 보호막으로서의 패시베이션막을 형성한다. 패시베이션막은, 절연 재료를 웨이퍼 전체면에 성막함으로써 형성된다. 절연 재료로서는 칩의 패시베이션막과 동일한 재료가 바람직하지만, 다른 재료라도 된다. 절연 재료로서는, 예를 들면 SiO2, SiN이나 폴리이미드를 사용할 수 있다.
다음에, 제2 전극(60)에 대응하는 영역 이외를 레지스트 패턴으로 마스킹하고, 제2 전극(60)에 대응하는 영역에 존재하는 패시베이션막을 에칭에 의해 제거한다. 에칭은, 혼산 등의 적절한 약액에서의 웨트 에칭, CF4, CHF 등의 불소계에서의 드라이 에칭으로 행할 수 있다. 에칭을 행한 후에, 레지스트 패턴은 제거된다.
도 15의 (A)는, 산화물 반도체 이차전지(50)를 포함하는 웨이퍼(20)에 패시베이션막(80)이 성막된 칩(22)을 나타내고 있다.
패시베이션막(80)은 웨이퍼 전체면에 형성되어 있으므로, 패시베이션막(80)에, 산화물 반도체 이차전지(50)의 이차전극(60)과 칩(22)의 제2 전극 패드(78)를 접속하기 위한 개구부와, 칩(22)의 전극 패드부의 개구부를 형성할 필요가 있다.
도 15의 (B)는, 패시베이션막(80)에 개구부를 형성한 상태를 나타낸 도면이다.
개구부로서, 산화물 반도체 이차전지(50)의 제2 전극(60)의 상부에 제2 전극 접속용 개구부(82-1), 제2 전극 패드(78)의 상부에 제2 전극 접속용 개구부(82-2) 및 제1 전극 패드(74)의 상부에 제1 전극 접속용 개구부(72-1)가 형성되어 있다. 그 외, 칩(22)의 전극 패드(26)의 상부도, 와이어 본딩하기 위해 개구해 놓는 것이 필요하다.
개구부는, 개구되는 영역 이외를 레지스트 패턴으로 마스킹하고, 에칭은 웨트 에칭, 드라이 에칭으로 행할 수 있다. 에칭 후에, 레지스트 패턴을 제거한다.
다음에, 스텝(S12)에서, 제2 전극 접속용의 포토레지스트 패턴을 패시베이션막(80) 상에 형성한다. 포토레지스트 패턴의 형성은 제1 전극(52)의 형성 방법과 동일하며, 포토리소그래피에 의해 행한다. 리프트 오프 프로세스를 채용하기 위해, 역테이퍼의 형상이 얻어지기 쉬운 네거티브 레지스트를 사용하고 있다.
다음에, 스텝 S13에서 도전성 전극재를 스퍼터링 또는 증착에 의해 부착시켜, 제2 전극 접속선(84)을 형성한다. 전극재의 재료로서는, 예를 들면 티탄이나 알루미늄, 또는 그 합금이 사용 가능하다. 그 후, 스텝 S12에서 형성된 포토레지스트를 산소 플라즈마로 애싱하여 제거한다.
도 15의 (C)는, 제2 전극 접속선(84)이 형성된 산화물 반도체 이차전지가 탑재된 칩을 나타내고 있다. 제2 전극 접속선(84)은, 제2 전극(60)과 칩(22)의 제2 전극 패드(78)를 접속하고 있다. 제2 전극 접속선(84)은, 산화물 반도체 이차전지의 다른 층과, 패시베이션막(80)을 통하여 절연되어 있다.
도 16은, 칩(22)에 형성된 산화물 반도체 이차전지가 더 분할되고, 산화물 반도체 이차전지(50-1)와 산화물 반도체 이차전지(50-2) 2개의 산화물 반도체 이차전지가 탑재된 칩을 나타내고 있다. 도 16의 (A)는, 패시베이션막(80)이 형성되어 있는 상태를 나타낸다. 도 16의 (B)은, 도 16의 (A)로 형성된 패시베이션막(80)에 개구부를 형성한 상태를 나타내고 있다. 패시베이션막(80)은, 산화물 반도체 이차전지가 산화물 반도체 이차전지(50-1)와 산화물 반도체 이차전지(50-2)로 분할된 영역에도 형성되어 있으므로, 도 16의 (B)에 나타낸 바와 같이, 산화물 반도체 이차전지(50-1)와 산화물 반도체 이차전지(50-2)로 분할된 영역에도 개구부(82-3)를 형성하고 있다. 물론, 산화물 반도체 이차전지는 산화물 반도체 이차전지(50-1)와 산화물 반도체 이차전지(50-2)로 분할되어 있으므로, 제2 전극(60-1)에 대응하는 개구부(82-1)과 제2 전극(60-2)에 대응하는 개구부(82-2)를 형성하고 있다.
도 16의 (C)에는, 제2 전극 접속선(84-1)과 직렬 접속선(86)이 형성된 상태를 나타내고 있다. 제2 전극 접속선(84-1)은 개구부(82-3)를 포함하는 영역에 형성된다. 제2 전극 접속선(84-1)은, 제2 전극(60-1)과 제2 전극 패드(78)를 접속하고 있다. 직렬 접속선(86)은, 제1 전극(52-1)과 제2 전극(60-2)을 접속시키는 것에 의해, 2개의 산화물 반도체 이차전지(50-1)와 산화물 반도체 이차전지(50-2)를 직렬 접속시킨다. 즉, 직렬 접속선(86)에 의해, 2배의 전압값을 가지는 산화물 반도체 이차전지가 실현된다.
분할된 산화물 반도체 이차전지는, 모든 산화물 반도체 이차전지를 직렬 접속할 필요는 없다. 예를 들면, 도 13의 (C)에 있어서, 산화물 반도체 이차전지(50-7)를 칩(22) 및 산화물 반도체 이차전지(50-1 및 50-2)에는 접속하지 않고, 칩(22)으로부터 독립시킬 수도 있다. 이 경우, 산화물 반도체 이차전지(50-7)는, 다른 전자 소자로의 전력 급송용으로서 사용 가능하다.
그리고, 스텝 S3, 스텝 S12에서는, 포토레지스트 패턴에 의한 리소그래프법을 이용하여 형성하고 있지만, 인쇄 기술에 의해서도 동일한 효과를 얻을 수 있다. 인쇄 기술은, 예를 들면 스크린, 그라비아 또는 잉크젯과 같은 것을 들 수 있다.
지금까지의 제조 프로세스에서 산화물 반도체 이차전지를 탑재한 칩은 완성되지만, 필요에 따라 산화물 반도체 이차전지를 탑재한 칩을 덮는 보호막을 더 형성해도 된다.
웨이퍼 상에 칩을 형성하는 전공정에서는, 제조 프로세스에서 웨이퍼가 깨지지 않도록 두꺼운 웨이퍼를 사용하고 있다. 예를 들면, 직경 300㎜의 웨이퍼에서는, 두께는 775±25㎛이고, 이 두께대로면, 집적 회로칩으로서 지나치게 두껍다. 이 때문에, 스텝 S14에서는 백그라인딩 처리에 의해 웨이퍼를 절삭하여 얇게 한다. 백그라인딩 처리는, 웨이퍼 이면에 대하여 행해지고, 다이아몬드가 인선(cutting edge)에 부착된 다이스로 연마하고고, 통상 300㎛ 두께 정도로 마무리한다.
백그라인딩 처리된 웨이퍼는, 스텝 S15에서 다이싱되어, 개별의 산화물 반도체 이차전지가 탑재된 칩으로서 분리된다. 다이싱은, 스크라이브 영역(44)을 다이아몬드 커터 등으로 절단한다.
또한, 다이싱된 산화물 반도체 이차전지가 탑재된 칩은, 스텝 S16에서 패키지 실장된다. 실장하는 리드 프레임에는 Ag 페이스트가 도포되어 있고, 산화물 반도체 이차전지가 탑재된 칩을 문질러(scrub) 접착하고, Ag 페이스트를 큐어링시켜 칩을 고착시킨다. 칩의 전극 패드와 리드 프레임의 외부 전극은, 와이어 본딩에 의해 접속한다. 그리고, 몰드로 봉지하여 산화물 반도체 이차전지가 탑재된 칩이 완성된다.
칩에 탑재된 산화물 반도체 이차전지는, 정전 시나 전원 정지 시의 백업 전원으로서의 기능 외에, 집적 회로의 부하 변동에 추종하여 전력을 공급하고, 슬루 레이트를 향상시키는 기능이 있다.
도 17은, 본 발명에 의한 산화물 반도체 이차전지 탑재 칩(90)에 외부 전원(92)을 접속한 상태를 등가적으로 나타낸 도면이다.
외부 전원(92)의 전압 공급 측의 배선에는 전원선에 전원 임피던스(94-1)가 존재하고, 어스 측에도 접지선에 전원 임피던스(94-2)가 존재한다. 칩(22)에는 전원배선 외에, 트랜지스터, 컨덴서 등의 회로 소자(96), 출력 드라이버(98)가 있고, 출력 신호선(102)에는 그 배선 용량이나 신호선의 입력처 디바이스의 단자 용량 등에 의해 등가적으로 컨덴서가 접속된 것과 동등한 상태로 되기 때문에, 디커플링 콘덴서(100-1, 100-2)가 접속되어 있는 것과 등가적으로 동등한 상태로 된다. 출력 드라이버(98)에는, 출력 신호의 온 오프에 따른 디스차지 전류(99)가 흐른다.
디커플링 콘덴서(100-1, 100-2)는, 특히 고주파에서의 전원 임피던스를 내리기 위해, 전원과 그라운드의 사이에 적극적으로 접속되는 케이스도 있다.
회로 소자(96)의 전원선이나 그라운드선에는, 회로의 동작에 따라 스파이크 형 전류가 흐른다. 이 전류에 의해 외부 전원(92)에 노이즈가 유도되고, 전원 전압이 변화되기 때문에, 집적 회로가 안정되게 동작할 수 없고, 신호의 파형이나 노이즈 발생면에서도 문제가 일어나기 쉬워진다.
통상, 칩(22)의 전원에는 회로 소자(96)에서 소비되는 전류가 흐른다. 그러나, 출력 신호선(102)의 출력 신호 레벨이 바뀔 때, 칩(22)의 전원에는, 「0→1」일 때는 출력 용량의 충전 전류가 펄스형으로 신호선에 흐르고, 「1→0」일 때는 방전 전류가 펄스형으로 신호선에 흐르고, 이에 따라서 전원선이나 그라운드선에도 전류가 흐른다. 또한, 상기 전류와는 별도로, 출력 드라이버(98)의 전원으로부터 그라운드에 대하여 신호가 바뀌는 일순간만 관통 전류가 흐르는 경우가 있다. 관통 전류도 전원선이나 그라운드선에 펄스형의 전류가 흐르는 원인으로 된다.
도 18은, 전원선에 전원 노이즈(104-1), 그라운드선에 그라운드 노이즈(104-2)가 발생한 상태를 나타내고, 전원 노이즈의 실측예도 나타내고 있다.
이들 전류는 펄스가 날카롭기 때문에 매우 광범위한 주파수 성분을 포함하고 있고, 에너지의 일부가 외부로 방사되면 노이즈 장해를 주는 원인으로도 된다. 또한, 급준한 전류의 변화는 전원선이나 그라운드선 패턴의 전원 임피던스(94-1, 94-2)에 의해 전원 전압의 변동을 야기하고, 동일한 외부 전원(92)을 사용하는 주변의 회로 동작을 불안정하게 한다.
도 19는, 본 발명에 의한 산화물 반도체 이차전지 탑재 칩(90)에 있어서, 신호의 하강 시간(fall time)의 개선 효과를 설명하는 도면이다.
전원 임피던스(94-1, 94-2), 및 전원 노이즈(104-1)와 그라운드 노이즈(104-2)의 영향으로, 종래의 슬루 레이트(106)는 하강 시간이 길어지고 있었다. 이에 대하여, 본 발명에 의한 산화물 반도체 이차전지 탑재 칩(90)에서는, 산화물 반도체 이차전지가 칩(22) 상에 직접 탑재되어 있으므로, 칩(22)으로부터 본 전원 임피던스는 무시할 수 있을 정도로 적고, 부하 변동에 대해서도 전력의 공급 능력이 충분히 있다. 이에 의해, 도 19에 나타낸 바와 같이, 산화물 반도체 이차전지 탑재 칩(90)의 슬루 레이트(108)는, 하강 시간을 대폭으로 짧게 할 수 있다. 종래의 슬루 레이트(106)에 대하여, 산화물 반도체 이차전지 탑재 칩(90)의 슬루 레이트(108)에서의 개선 효과는 현저하다.
종래 기술에서는, 외부 전원[예를 들면, 칩(22) 상에 직접 탑재되어 있지 않은 전지]과 칩을 접속하면, 칩 측에서 전원을 본 전원 임피던스가 존재한다. 이 때문에, 칩에서 대전력이 소비되는 동작을 할 때, 외부 전원으로부터의 전력 공급을 추종할 수 없어, 슬루 레이트의 저하나 전원 노이즈가 발생하는 한 요인이 되었다.
한편, 산화물 반도체 이차전지 탑재 칩(90)은, 칩 상에 적층한 산화물 반도체 이차전지가 탑재되어 있다. 이 때문에, 외부 전원에 의한 전력 공급 부족이 발생했을 때, 전원 임피던스가 작은 산화물 반도체 이차전지로부터 전력이 공급된다. 이에 의해, 칩에서 대전력이 소비되는 동작을 할 때라도 전력 공급되고, 슬루 레이트의 저하나 전원 노이즈의 발생을 억제할 수 있다.
(실시예)
집적 회로가 제조되어 있는 8인치 웨이퍼에 패시베이션막을 생성하기 위하여, 웨이퍼 상에 SOG를 스핀 코팅으로 도포하고, 큐어링을 행하였다. 큐어링의 온도는 350℃ 이하에서 행하였다. 그리고, 레지스트로 패터닝을 행하고, 혼산을 사용하여 웨트 에칭으로 제1 전극을 접속하는 제1 전극 패드를 개구하였다. 그 후, 유기 용제를 사용하여, 불필요한 레지스트를 제거하였다.
다음에, 레지스트로 제1 전극 접속선 및 제1 전극을 형성하는 영역 이외를 커버하고, Ti 금속막을 500㎚ 두께로 성막하고, 리프트 오프에 의해 제1 전극 접속선 및 제1 전극을 형성하였다. 그 후, 다시 평탄화를 위해, SOG를 스핀으로 도포하고, 큐어링을 행하였다. 다음에, 산화물 반도체 이차전지의 형성 영역을, 혼산을 사용하여 웨트 에칭하고, 제1 전극 상의 SOG막을 제거하였다.
n형 금속 산화물 반도체층은, TiO2를 스퍼터로 웨이퍼 전체면에 성막시킴으로써 형성하였다. n형 금속 산화물 반도체층의 막 두께는, 100㎚정도로 하였다.
다음에, 충전층을 형성하기 위하여, 웨이퍼 상에 산화티탄과 실리콘 오일의 혼합액을 스핀 코터로 도포하고, 300℃∼400℃에서 소성하였다. 그에 계속해서, 소성 후의 혼합액에 UV 조사 장치를 이용하여, 자외선을 1.5시간 조사하였다.
p형 금속 산화물 반도체층은 NiO를 스퍼터로 충전층 상에 성막시킴으로써 형성하였다. p형 금속 산화물 반도체층의 막 두께는, 200㎚ 정도로 하였다.
마지막으로 제2 전극은, Al을 스퍼터로 p형 금속 산화물 반도체층 상에 성막시킴으로써 형성하였다. 제2 전극의 막 두께는, 300㎚ 정도이다.
이상의 제조 프로세스에 의해, 웨이퍼 상에 산화물 반도체 이차전지가 형성되었다. 상기 산화물 반도체 이차전지는, 웨이퍼의 전체면에 대한 하나의 산화물 반도체 이차전지로서 형성되어 있으므로, 각각의 칩에 대응한 개별적인 산화물 반도체 이차전지로 분할할 필요가 있다. 이 때문에, 레지스트를 사용하고, 산화물 반도체 이차전지에 대하여 패턴 에칭을 실시하였다.
산화물 반도체 이차전지의 분할은, 먼저 제2 전극의 알루미늄을 에칭하기 위해, 혼산(인산계)으로 처리하여 충전층을 남기는 부분 이외의 Al 전극을 제거하였다. 다음에, 알코올류와 탄화수소류의 가스화 화합물을 사용하고, RIE로 NiO막(p형 금속 산화물 반도체층)의 에칭을 행하였다. 다음에, 주된 가스로서 CH4를 사용하고, RIE로 충전층과 NiO막(n형 금속 산화물 반도체층)의 에칭을 행하였다.
각 층 계면에서의 에칭 가스의 전환 시에 발생하는 에칭 불량을 회피하기 위해, 세정액에서의 잔사 제거, 세정 처리를 행하였다. 마지막의 TiO2막(n형 금속 산화물 반도체층)의 에칭 후에도, 잔사 제거를 위해 세정액으로 처리를 하였다. 그 후, 애싱과 용제계로, 불필요한 레지스트를 제거하였다.
다음에, 실리콘계의 재료를 사용하여 도포, 건조하고, 자외선 조사를 행하고, 저온에서 보호막을 형성하였다. 처리 온도는 150℃ 이하에서 행하였다. 또한, 레지스트로 패터닝한 후, 혼산으로 처리하여 소정의 제2 전극 패드부를 개구하였다. 마지막으로, 리프트 오프로 제2 전극과 칩의 제2 전극 패드를 접속하는 제2 전극 접속선을 형성하였다.
그리고, 백그라인딩 처리를 행하고, 다이싱하여 각각의 칩을 분리하였다. 또한, 분리한 칩을 패키지에 실장하여, 산화물 반도체 이차전지가 탑재된 칩을 완성시켰다.
이상, 본 발명의 실시형태를 설명하였으나, 본 발명은 그 목적과 이점을 훼손시키지 않는 적절한 변형을 포함하고, 또한, 상기의 실시형태에 의한 한정은 받지 않는다.
예를 들면, 이상의 설명에서는, 복수의 칩(22)이 형성되어 있는 웨이퍼(20) 상에, 산화물 반도체 이차전지를 형성하는 경우에 대하여 설명하였으나, 단일인 칩(22)이 형성되어 있는 웨이퍼(20) 상에 산화물 반도체 이차전지를 형성하는 경우라도, 본 발명에 의한 제조 방법을 채용할 수 있다.
이 경우, 단일의 칩에 대응한 영역에 대하여 일체적으로 산화물 반도체 이차전지를 적층하여 형성하고, 일체적으로 형성된 산화물 반도체 이차전지에 대하여, 단일의 칩에 대응한 영역을 남기고, 단일의 칩에 대응하지 않는 다른 영역을 제거하는 패턴 에칭을 행하여, 단일의 칩에 대응한 산화물 반도체 이차전지를 형성한다. 상세한 제조 방법은, 복수의 칩(22)이 형성되어 있는 웨이퍼(20) 상에, 각각의 칩에 대한 산화물 반도체 이차전지를 형성하는 방법(도 8의 플로차트 등 참조)과 실질적으로 동일하므로, 그 설명을 생략한다.
10 : 산화물 반도체 이차전지
12 : 제1 전극
14 : 충전 기능층
16 : 제2 전극
18 : p형 금속 산화물 반도체층
20 : 웨이퍼
22 : 칩
24 : 칩 기판
26, 40 : 전극 패드
28 : 전자 회로
32 : 게이트 전극
34 : 제1 배선층
36 : 제2 배선층
38 : 제3 배선층
39 : 패시베이션막
42 : 바이어 홀
44 : 스크라이브 영역
46 : 이차전지 탑재 영역
48 : 이차전지 형성 영역
50, 50-1∼8 : 산화물 반도체 이차전지
52 : 제1 전극
54 : n형 금속 산화물 반도체층
56 : 충전층
58 : p형 금속 산화물 반도체층
60 : 제2 전극
70, 80 : 패시베이션막
72, 72-1 : 제1 전극 접속용 개구부
74 : 제1 전극 패드
76 : 제1 전극 접속선
78 : 제2 전극 패드
82-1, 82-2, 82-3 : 제2 전극 접속용 개구부
84 : 제2 전극 접속선
86 : 직렬 접속선
90 : 산화물 반도체 이차전지 탑재 칩
92 : 외부 전원
94-1, 94-2 : 전원 임피던스
96 : 회로 소자
98 : 출력 드라이버
99 : 디스차지 전류
100-1, 100-2 : 디커플링 콘덴서
102 : 출력 신호선
104-1 : 전원 노이즈
104-2 : 그라운드 노이즈
106 : 종래의 슬루 레이트
108 : 이차전지 탑재 회로칩의 슬루 레이트
110-1, 110-2 : 모놀리식 고체 박막 이차전지군
112-1, 112-2 : 내부 배선
113 : 논리 회로부
114 : 메모리 회로부
116 : IC/LSI 메모리 회로부
120 : 리드 프레임
122 : 고체 전지
124 : 반도체 칩
126 : 에폭시 수지
128 : 금 와이어

Claims (18)

  1. 제1 전극과 충전 기능층과 제2 전극을 적층하여 구성되는 산화물 반도체 이차전지를, 회로 상에 적층한 칩의 제조 방법으로서,
    웨이퍼 상에 형성된 복수의 칩 중 각각의 칩에 대응한 영역에 대하여 개별로 산화물 반도체 이차전지를 형성하지 않고, 상기 복수의 칩에 대응한 영역에 대하여 일체적으로 산화물 반도체 이차전지를 적층하여 형성하는 적층 프로세스; 및
    일체적으로 형성된 상기 산화물 반도체 이차전지에 대하여, 상기 각각의 칩에 대응한 영역을 남기고, 상기 각각의 칩에 대응하지 않는 다른 영역을 제거하는 패턴 에칭을 행하여, 상기 각각의 칩에 대응한 개별 산화물 반도체 이차전지로 분할하는 분할 프로세스
    를 포함하는 산화물 반도체 이차전지를 탑재한 칩의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 전극을 상기 각각의 칩에 형성된 제1 전극 패드와 접속하는 제1 전극 접속선 형성 프로세스; 및
    상기 제2 전극을 상기 칩에 형성된 상기 제1 전극 패드와는 상이한 제2 전극 패드와 접속하는 제2 전극 접속선 형성 프로세스를 포함하는, 산화물 반도체 이차전지를 탑재한 칩의 제조 방법.
  3. 제1항에 있어서,
    절연층을 통하여, 상기 각각의 칩 상에 상기 제1 전극을 형성하는 제1 전극 형성 프로세스; 및
    상기 절연층의 바이어 홀(via hole)을 통하여, 상기 제1 전극을 상기 각각의 칩의 제1 전극 패드에 접속하는 제1 전극 접속선을 형성하는 제1 전극 접속선 형성 프로세스를 포함하고,
    상기 제1 전극 형성 프로세스와 상기 제1 전극 접속선 형성 프로세스를 동시에 행하는, 산화물 반도체 이차전지를 탑재한 칩의 제조 방법.
  4. 제1항에 있어서,
    상기 각각의 칩 상에 형성된 절연층을 통하여, 상기 각각의 칩 상에 상기 제1 전극을 형성하기 전에, 상기 절연층을 평탄화하는 제1 평탄화 프로세스를 포함하는, 산화물 반도체 이차전지를 탑재한 칩의 제조 방법.
  5. 제3항에 있어서,
    상기 제1 전극 접속선 형성 프로세스와 상기 제1 전극 형성 프로세스를 동시에 행한 후에, 상기 제1 전극 패드를 덮고, 또한 상기 절연층과 상기 제1 전극의 단차(段差)를 평탄화하도록 상기 절연층의 막 두께를 두껍게 하는 제2 평탄화 프로세스를 포함하는, 산화물 반도체 이차전지를 탑재한 칩의 제조 방법.
  6. 제1항에 있어서,
    상기 분할 프로세스 후에, 상기 제2 전극을, 상기 칩에 형성된 상기 제1 전극 패드와는 상이한 제2 전극 패드에 접속하는 제2 전극 접속선 형성 프로세스를 포함하고 있는, 산화물 반도체 이차전지를 탑재한 칩의 제조 방법.
  7. 제3항에 있어서,
    상기 각각의 칩 상에 절연층을 형성하는 절연층 형성 프로세스;
    상기 절연층을 평탄화하는 프로세스; 및
    상기 절연층에, 상기 각각의 칩과 연통하는 개구부를 형성하는 개구부 형성 프로세스
    를 행하고,
    상기 절연층 상 및 상기 개구부에 제1 전극 패턴을 형성하는 것에 의해, 상기 제1 전극 형성 프로세스와 상기 제1 전극 접속선 형성 프로세스를 동시에 행하는, 산화물 반도체 이차전지를 탑재한 칩의 제조 방법.
  8. 제1항에 있어서,
    상기 충전 기능층은,
    상기 제1 전극 상에 n형 금속 산화물 반도체층을 형성하는 n형 금속 산화물 반도체 형성 프로세스;
    상기 n형 금속 산화물 반도체층 상에, 절연체에 n형 금속 산화물 반도체 충전된 충전층을 형성하는 충전층 형성 프로세스; 및
    상기 충전층 상에, p형 금속 산화물 반도체층을 형성하는 p형 금속 산화물 반도체층 형성 프로세스에 의해 형성되는, 산화물 반도체 이차전지를 탑재한 칩의 제조 방법.
  9. 제1항에 있어서,
    상기 제2 전극과 상기 칩의 접속은,
    상기 제2 전극을 형성한 후에, 상기 제2 전극을 포함하는 상기 개별 산화물 반도체 이차전지를 덮는 영역에, 절연성 패시베이션(passivation)막을 형성하는 패시베이션막 형성 프로세스;
    상기 제2 전극에 대응하는 영역과, 상기 제2 전극이 접속되는 상기 각각의 칩에 대응하는 영역의 상기 패시베이션막을 제거하는 제거 프로세스; 및
    상기 제거 프로세스에 의해 상기 패시베이션이 제거된 영역에, 상기 제2 전극과 상기 각각의 칩을 접속하는 제2 전극 접속선 패턴을 형성하는 제2 전극 접속선 형성 프로세스에 의해 행해지는, 산화물 반도체 이차전지를 탑재한 칩의 제조 방법.
  10. 제8항에 있어서,
    상기 충전층은, 지방산티탄 및 실리콘 오일을 포함하는 약액을 도포, 소성하는 것에 의해 형성되는, 산화물 반도체 이차전지를 탑재한 칩의 제조 방법.
  11. 제10항에 있어서,
    소성에 의해 형성된 상기 충전층에 자외선을 조사(照射)하는, 산화물 반도체 이차전지를 탑재한 칩의 제조 방법.
  12. 제1항에 있어서,
    상기 분할 프로세스에 있어서,
    일체적으로 형성된 상기 산화물 반도체 이차전지를 복수개로 분할하여, 각각의 칩에 대하여 복수개의 이차전지를 형성하는, 산화물 반도체 이차전지를 탑재한 칩의 제조 방법.
  13. 제12항에 있어서,
    각각의 칩에 대하여 형성된 복수의 상기 산화물 반도체 이차전지를 직렬로 접속하는 직렬 접속선 형성 프로세스를 포함하는, 산화물 반도체 이차전지를 탑재한 칩의 제조 방법.
  14. 제1항에 있어서,
    각각의 칩에 대하여 형성된 복수의 상기 산화물 반도체 이차전지의 일부 이차전지를, 상기 각각의 칩에 접속하지 않고,
    상기 일부의 산화물 반도체 이차전지를, 다른 칩에 접속하는 산화물 반도체 이차전지에 직렬로 접속하는 직렬 접속선 형성 프로세스를 포함하고 있는, 산화물 반도체 이차전지를 탑재한 칩의 제조 방법.
  15. 제14항에 있어서,
    상기 직렬 접속선 형성 프로세스는,
    상기 제2 전극과, 상기 웨이퍼에 형성된 제2 전극 패드를 접속하는, 제2 전극 접속선 형성 프로세스와 동시에 행하는, 산화물 반도체 이차전지를 탑재한 칩의 제조 방법.
  16. 칩 상에 형성된 절연층;
    상기 절연층의 개구부에 형성된 제1 전극 접속선을 통하여 상기 칩의 제1 전극 패드와 접속되는 제1 전극;
    n형 금속 산화물 반도체층;
    절연 물질로 n형 금속 산화물 반도체를 충전한 충전층;
    p형 금속 산화물 반도체층;
    제2 전극;
    상기 제2 전극 상 및 적층된 층을 덮는 패시베이션막; 및
    상기 패시베이션막의 개구부에 형성되고, 상기 제2 전극과 상기 제1 전극 패드와는 상이한 상기 칩의 제2 전극 패드를 접속하는 제2 전극 접속선
    을 상기 순서대로 적층한 적층체에 의해 구성되는,
    산화물 반도체 이차전지.
  17. 복수의 칩; 및
    상기 복수의 칩 상에 형성한 복수의 산화물 반도체 이차전지
    를 구비하고,
    상기 복수의 산화물 반도체 이차전지 중 일부의 산화물 반도체 이차전지는, 상기 칩에는 접속되지 않고, 상기 복수의 칩으로부터 독립된 산화물 반도체 이차전지인,
    산화물 반도체 이차전지를 탑재한 칩.
  18. 제1 전극과 충전 기능층과 제2 전극을 적층하여 구성되는 산화물 반도체 이차전지를, 회로 상에 적층한 칩의 제조 방법으로서,
    웨이퍼 상에 형성된 상기 칩에 대응한 영역에 대하여 일체적으로 산화물 반도체 이차전지를 적층하여 형성하는 적층 프로세스; 및
    일체적으로 형성된 상기 산화물 반도체 이차전지에 대하여, 상기 칩에 대응한 영역을 남기고, 상기 칩에 대응하지 않는 다른 영역을 제거하는 패턴 에칭을 행하여, 상기 칩에 대응한 산화물 반도체 이차전지를 형성하는 형성 프로세스
    를 포함하는 산화물 반도체 이차전지를 탑재한 칩의 제조 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6966232B2 (ja) * 2017-06-20 2021-11-10 株式会社日本マイクロニクス シート状二次電池、電池構造体、及びシート二次電池の製造方法
JP2019008869A (ja) * 2017-06-20 2019-01-17 株式会社日本マイクロニクス 二次電池、及び二次電池の製造方法
JP2019016660A (ja) * 2017-07-05 2019-01-31 株式会社日本マイクロニクス 二次電池、及び二次電池の製造方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5925531A (ja) 1980-12-26 1984-02-09 株式会社日立製作所 半導体装置用電源装置
JP2000106366A (ja) 1998-08-21 2000-04-11 Korea Advanced Inst Of Sci Technol 薄膜電池一体型素子及びその製造方法
JP2002353328A (ja) * 2001-05-30 2002-12-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2004281593A (ja) 2003-03-14 2004-10-07 Japan Science & Technology Agency 固体薄膜二次電池を内蔵する半導体装置
JP2006286690A (ja) * 2005-03-31 2006-10-19 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2007026982A (ja) 2005-07-20 2007-02-01 Matsushita Electric Ind Co Ltd 固体電池およびそれを有する電池搭載型集積回路装置
JP2011501388A (ja) * 2007-10-25 2011-01-06 アプライド マテリアルズ インコーポレイテッド 薄膜電池の大量製造方法
JP2014158379A (ja) * 2013-02-15 2014-08-28 Renesas Electronics Corp 半導体装置
KR20150029635A (ko) * 2012-06-06 2015-03-18 가부시키가이샤 니혼 마이크로닉스 고체형 2차 전지의 전극 구조

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5508542B2 (ja) * 2010-10-07 2014-06-04 グエラテクノロジー株式会社 二次電池
EP2787546B1 (en) 2011-10-30 2018-05-02 Kabushiki Kaisha Nihon Micronics Repeatedly chargeable and dischargeable quantum battery
KR20150096756A (ko) * 2012-12-19 2015-08-25 어플라이드 머티어리얼스, 인코포레이티드 수직 박막 배터리들의 마스크-리스 제조
JP6367575B2 (ja) * 2014-02-25 2018-08-01 株式会社日本マイクロニクス 二次電池搭載回路チップ及びその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5925531A (ja) 1980-12-26 1984-02-09 株式会社日立製作所 半導体装置用電源装置
JP2000106366A (ja) 1998-08-21 2000-04-11 Korea Advanced Inst Of Sci Technol 薄膜電池一体型素子及びその製造方法
JP2002353328A (ja) * 2001-05-30 2002-12-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2004281593A (ja) 2003-03-14 2004-10-07 Japan Science & Technology Agency 固体薄膜二次電池を内蔵する半導体装置
JP2006286690A (ja) * 2005-03-31 2006-10-19 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2007026982A (ja) 2005-07-20 2007-02-01 Matsushita Electric Ind Co Ltd 固体電池およびそれを有する電池搭載型集積回路装置
JP2011501388A (ja) * 2007-10-25 2011-01-06 アプライド マテリアルズ インコーポレイテッド 薄膜電池の大量製造方法
KR20150029635A (ko) * 2012-06-06 2015-03-18 가부시키가이샤 니혼 마이크로닉스 고체형 2차 전지의 전극 구조
JP2014158379A (ja) * 2013-02-15 2014-08-28 Renesas Electronics Corp 半導体装置

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KR102123956B1 (ko) 2020-06-17
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