KR101835459B1 - 2차 전지 탑재 회로 칩 및 그 제조 방법 - Google Patents

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다쓰오 이노우에
기요야스 히와다
고지 도노카와
아키라 나카자와
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가부시키가이샤 니혼 마이크로닉스
구엘라 테크놀로지 가부시키가이샤
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Abstract

형성된 회로의 대항면에 2차 전지를 직접 제작하여, 2차 전지와 회로를 일체 구성으로 한 2차 전지 탑재 회로 칩과 그 제조 방법을 제공한다. 회로에 대응한 영역에 2차 전지를 직접 제작하여, 2차 전지와 회로를 일체 구성으로 한 2차 전지 탑재 회로 칩이다. 웨이퍼 상에 제작된 회로 영역에 대향한 면에 2차 전지를 형성하는 2차 전지 탑재형 회로 칩이며, 다층 배선된 회로의 최상부를 2차 전지 구조로서, 패시베이션된 회로면의 상부로의 형성이나, 회로의 다층 배선부의 최상부의 배선층을 면 구조로 하여 공통으로 사용함으로써 2차 전지를 직접 적층한 형성이나, 회로가 설치된 기판의 이면에 대한 2차 전지의 형성에 의해, 2차 전지와 회로를 일체 구성으로 하였다.

Description

2차 전지 탑재 회로 칩 및 그 제조 방법{SECONDARY BATTERY-MOUNTED CIRCUIT CHIP AND MANUFACTURING METHOD THEREOF}
본 발명은, 실리콘 기판 등에 제작된 회로에 2차 전지를 일체로 형성하는 2차 전지 탑재 회로 칩의 구조 및 제조 방법에 관한 것이다.
전기를 충전하여 보존할 수 있는 2차 전지는, 납 축전지, 니켈·카드뮴 축전지나 리튬 이온 2차 전지 등이 개발되어 실용화되어 있지만, 최근, 박막 형성 가능한 전고체(全固體) 2차 전지가 주목되고, 그 안전성과 실장(實裝) 공간의 협소화에 의해 소형 기기(機器)에 대한 적용이 진행되고 있다.
비특허 문헌 1에서는, 눈의 병인 녹내장 등에 대하여, 그 원인으로 되는 안압을 측정하기 위한 소형 장치에 2차 전지를 탑재하고 있다. 눈 안에 넣어 압력을 측정하기 위해, 소형화 가능한 박막 리튬 전지가 탑재되어 있다. 도 18은, 비특허 문헌 1에 개시되어 있는 IOPM(Intraocular Pressure Moniter: 안구 내 압력 모니터)이다. IOPM은, 안구에 넣기 때문에, 마이크로 사이즈의 기기이며, 일체형의 전원으로서 박막 리튬 이온 2차 전지가 사용되고 있다. 압력 센서(100)의 상부에 박막 리튬 이온 2차 전지(102)가 탑재되고, 또한 제어용의 마이크로 프로세서나 기억 소자 등의 회로부(104)가 탑재되어 있다. 이들 압력 센서(100), 박막 리튬 이온 전지(102)와 회로부는, 개별적인 디스크리트 부품을 물리적으로 중첩시키고 있다.
비특허 문헌 2에는, 도 19에 나타낸 바와 같이, 환경 모니터링이나 의료 분야에서의 생체 모니터링 등에 사용되고, 충전이나 전지 교환을 필요로 하지 않는 소형 센서가 개시되어 있다. 소비 전력을 억제하여 장기간 동작하는 센서 유닛은 종래부터 발표되어 있지만, 소형의 전지에서는 전원 용량이 부족하므로, 전지의 크기가 장해로 되어 센서 유닛 전체를 소형화할 수 없었다. 그러므로, 마이크로 프로세서나 센서의 제어에 전력 절약 기술을 도입하고, 또한 내장하는 태양 전지와 리튬 전지도 박막화에 의해 소형으로 하여, 장기간에 걸쳐서 동작하는 소형 센서 유닛을 개발했다. 센서 유닛의 외관은, 3.5㎜×2.5㎜×1.0㎜의 크기이며 체적은 8.75㎣이다. 상부에는 4개의 태양 전지 셀(124)이 있고, 이들의 합계 면적은 2㎟이다. 그 아래에 32bit 마이크로 프로세서(122), 및 메모리와 박막 리튬 이온 2차 전지(120)가 저장되어 있다. 박막 리튬 이온 2차 전지의 체적은 2.9㎣로 매우 작다.
소형 센서에 매립되는 박막 리튬 이온 2차 전지(120)는, 실리콘 웨이퍼에 복수 개의 칩이 제작되고, 절단되어 개별적인 칩으로 하고 있다. 그리고, 칩은, 그대로, 또는 실장을 위해 패키지되고, 테이프에 장착하여, 실장 장치에 의해 회로 기판에 실장되어 납땜된다. 이와 같이, 칩화된 2차 전지는, 1개의 부품으로서 취급할 수 있다.
특허 문헌 1에는, 기판 상에 고체 박막 2차 전지를 형성함으로써 고체 박막 2차 전지를 모놀리식(monolithic)으로 내장(內藏)시킨 반도체 장치, 또한 이로써, 전자 소자와 고체 박막 2차 전지가 모놀리식으로 회로 구성되어 있는 반도체 장치가 개시되어 있다. 고체 박막 2차 전지는, 전고체 리튬 이온 2차 전지이며, 반도체 소자 기판의 표면 개질(改質)에 의해 형성한 다공질막을 마이너스극 활물질(活物質)로 하는 고체 박막 2차 전지를 상기 기판 상에 형성함으로써 고체 박막 2차 전지를 모놀리식으로 내장시키고 있다.
도 20에 나타낸 바와 같이, 모놀리식 2차 전지 내장형 반도체 소자 기판의 IC/LSI 칩(116)은, 모놀리식으로 형성한 고체 박막 2차 전지를 내부 결선(112―1, 112―2)에 의해 IC/LSI부에 접속하고 있다. IC/LSI 칩(116)의 기판에는, 메모리 회로부(114)에 전력을 공급하기 위한 모놀리식 고체 박막 2차 전지군(110―1), 및 주로 논리 회로부(113)에 전력을 공급하기 위한 모놀리식 2차 전지군(110―2)이 회로군과 함께 집적되어 있다. 양자는, 각각 복수의 내부 결선에 의해 전기적으로 접속할 수 있다. 외부 결선도 가능하지만, 이 경우에는, 모놀리식 방식의 장점은 대폭 없어지게 되는 것으로 생각되고 있다.
특허 문헌 2에도, 고체 전지로서 전고체 리튬 이온 2차 전지를 탑재한 반도체 소자 기판이 개시되어 있다.
특허 문헌 3에는, 고체 전지 상에 반도체칩을 탑재한 전지 탑재형 집적 회로 장치가 개시되어 있다. 고체 전지는, 플러스극과 마이너스극과 고체 전해질을 포함하는 충전 요소(要素)와, 충전 요소의 외부에 보호막을 가지고, 보호막을 다층 구조로 하여, 그 중 적어도 한층이 플러스의 전위를 가지고 있다. 보호막에 의해, 충방전을 담당하는 이온의 집적 회로에 대한 확산을 방지하여, 반도체 장치의 특성 열화나 오동작을 저지함으로써, 패키지에 입수할 수 있으므로, 실장 면적을 삭감한 전지 탑재형 집적 회로 장치를 제공할 수 있다.
도 21에 나타낸 바와 같이, 전지 탑재용으로 제작한 리드 프레임(lead frame)(120) 상에 은페이스트를 도포하여, 고체 전지(122)를 200℃로 가열하여 설치하고 있다. 그 위에 액상(液狀) 에폭시 수지를 도포하여, 반도체칩(124)을 설치하고, 절연 피막된 직경 100㎛의 금 와이어로, 반도체칩과 리드 프레임, 고체 전지(122)와 리드 프레임(128)을 납땜하여 와이어링(wiring)하고, 에폭시 수지(126)로 봉지(封止)하고 있다.
일본 공개특허 제2004―281593호 공보 일본 공개특허 제2004―320011호 공보 일본 공개특허 제2007―026982호 공보
Gregory Chen, Hassan Ghaed, Razi―ul Haque, Michael Wieckowski, Yejoong Kim, Gyouho Kim, David Fick, Daeyeon Kim, Mingoo Seok, Kensall Wise, David Blaauw, Dennis Sylvester A Cubic―Millimeter Energy―Autonomous Wireless, Intraocular Pressure MonitorISSCC 2011/SESSION 17/BIOMEDICAL&DISPLAYS/17.6 Chen, G. et al. Millimeter―Scale Nearly Perpetual Sensor System with Stacked Battery and Solar Cells, IEEE International Solid―State Circuits Conference Digest of Technical Papers, pp. 288―289, (2010)
전술한 바와 같이, 고체 박막 2차 전지를 반도체 기판에 탑재하는 기술에 관하여는 다양하게 제안되어 있지만, 대별하면, 고체 박막 2차 전지를 회로 칩으로서 별도 제작하고, 물리적으로 반도체 기판에 탑재하여 일체화한 구조와, 반도체 기판에 고체 박막 2차 전지의 제작 영역을 형성하여, 고체 박막 2차 전지를 제작한 구조이다.
고체 박막 2차 전지는, 종래의 2차 전지인 니켈·카드뮴 축전지나 납 축전지에 대하여, 얇고 소형이므로, 2차 전지의 대폭적인 공간 절약화가 가능하다. 또한, 마이크로 배터리와 같이 극소의 배터리로 할 수도 있다. 따라서, 회로 칩으로서 일체로 탑재하는 것만으로 2차 전지가 부착된 반도체 기판이나 소형 기기를 실현할 수 있다. 또한, 회로에 직접 2차 전지를 형성하는 것도 가능하다.
그러나, 최근의 휴대 전화기로 대표되는 전자 기기의 소형화·경량화의 기술의 진전(進展)은 현저하다. 그러므로, 이들에 탑재하는 고체 박막 2차 전지 자체의 새로운 소형화가 요구된다.
이 문제점을 해결하기 위해서는, 2차 전지 자체의 단위 체적당의 용량을 증대시키는 것도 유효하다.
제조 방법에 대해서도 다음의 것을 말할 수 있다. 즉, 반도체 집적 회로 소자는, IC(Integreated Circuit) 칩, 또는 집적 회로 칩이라고도 하고, 일반적으로 실리콘 웨이퍼에 복수 개 동시에 형성하고, 다이싱(dicing)에 의해 개별적인 칩으로 절단되지만, 이와 같은 실리콘 웨이퍼 상에, 복수 개 동시에 고체 박막 2차 전지가 부착된 반도체 기판을 제작하는 제조 방법에 대한 선행 기술은 보여지지 않는다.
또한, 고체 박막 2차 전지를 회로 칩에 직접 탑재하기 위해서는, 회로 칩에 영향이 없는 프로세스가 필요하지만, 종래의 고체 박막 2차 전지의 제작에 고온의 프로세스가 필요한 경우, 또는 프레스 등의 단계가 필요한 경우가 많다. 그러나, 이들 방법은, 회로 칩이 파괴되므로, 고체 박막 2차 전지를 회로 칩에 직접 탑재하는 방법으로서는, 프로세스적으로는 적합하지 않다.
이상의 문제점을 해결하기 위하여, 본 발명은, 고체 박막 2차 전지를 일체로 형성한 회로 칩에 관한 구조, 및 그 제조 방법을 제공하는 것을 목적으로 하고 있다.
본 발명의 2차 전지 탑재 회로 칩은, 회로와 일체로 형성되는 2차 전지 탑재 회로 칩으로서, 회로에 접한 영역에 2차 전지를 형성한 것을 특징으로 한다. 회로는, 적어도, 논리 회로, 센서 또는 MEMS(Micro Electro Mechanical Systems)에 의해 형성된 요소(要素) 부품을 가지고 있고, 전자 회로로 구성된 논리 회로, 메모리 소자나 CPU(Central Processing Unit) 또는, 전자 회로에, 기계 요소 부품, 센서, 또는 액추에이터 중 어느 하나를 부가한 MEMS 등, 기능 소자를 형성한 회로이다. 회로의 칩 기판은 실리콘 외에, SiC, 유리 등 기능 소자가 형성할 수 있는 것이면 특별히 제한은 없다.
본 발명의 다른 2차 전지 탑재 회로 칩은, 회로와 2차 전지를 일체 구성으로 한 것을 특징으로 하는 2차 전지 탑재 회로 칩이며, 별도 2차 전지 제작용의 기판을 필요로 하지 않으므로, 반도체 집적 회로 칩의 두께(수백㎛)에 대하여, 수㎛의 증가밖에 되지 않는다. 또한, 평면적으로도 2차 전지의 동작을 제어하는 근소한 회로가 추가될뿐이며, 2차 전지를 탑재해도 거의 외형이 크게 되지 않는 것을 특징으로 하고 있다.
탑재되는 2차 전지는, 다층 배선된 회로의 최상부를 2차 전지로서 적층하거나, 또는 회로의 이면(裏面)에 2차 전지를 형성한다. 또한, 다층 배선된 회로의 최상부에 2차 전지를 형성하고, 또한 회로의 이면에 2차 전지를 형성해도 되고, 이면에만 2차 전지를 형성해도 된다.
2차 전지의 하부 전극 및/또는 상부 전극은 회로의 배선층 및 비어 홀(via hole)에 의해 회로 내부의 전원층 배선과 접속된다. 또한, 2차 전지는 실장 시에 다른 전기 부품에 전력을 공급할 수 있도록 배치된 패드에 접속할 수도 있다.
회로에는, 2차 전지의 제어를 행하는 회로가 설치되어 있고, 2차 전지의 전극이 배선 및 비어 홀을 통해 접속하고 있다.
2차 전지는, 분할된 복수 개의 2차 전지라도 되고, 복수의 2차 전지를 적층해도 된다.
2차 전지는, 패시베이션(표면 보호)된 회로면에 직접 제작한다. 또한, 회로의 다층 배선의 최상부 배선층 중 적어도 일부의 영역, 또는 전체면을, 면 구조의 마이너스 전극 또는 플러스 전극으로 하고, 상기 2차 전지의 마이너스 전극 또는 플러스 전극과 공통으로 사용할 수 있다.
2차 전지의 하부 전극 및 상부 전극은 회로 칩의 외부를 통하여, 회로 칩 내의 전원 배선 또는 2차 전지 제어 회로에 접속하거나, 또는 2차 전지의 하부 전극 및 상부 전극을 회로 칩의 기판을 관통하는 비어 홀을 통해 회로 내의 전원 배선 또는 2차 전지 회로에 접속해도 된다.
2차 전지로서 양자(量子) 전지를 탑재함으로써, 400℃ 이하의 온도로 2차 전지를 제작할 수 있다. 이것은, 2차 전지 탑재 프로세스에 의해 기존의 회로 칩을 파괴할 수 있는 것을 회피할 수 있는 점에서 우수하다. 여기서, 양자 전지는, 본원 출원인 등이 출원한 WO2013/065093A1에 개시되어 있는 2차 전지를 가리키고 있다.
2차 전지 탑재 회로 칩의 제조 방법은, 회로 상에 2차 전지를 탑재한 2차 전지 탑재 회로 칩의 제조 방법으로서, 웨이퍼에 형성된 복수 개의 회로에 대하여 패시베이션된 상면에, 회로 칩마다 분할되고, 또한 회로 칩이 전기적으로 접속되는 영역을 제외한 영역, 또한 패시베이션 하층의 배선과 접속 부분을 포함하는 영역에 패터닝된 하부 전극층을 형성하는 하부 전극층 형성 단계와, 웨이퍼의 하부 전극 상에 전기를 저장하는 충전층을, 충전층용 재료의 도포·소성(燒成)에 의해 형성하는 충전층 형성 단계와, 적어도, 충전층 상 및 패시베이션층의 하층 배선과 접속하는 영역에, 패터닝된 상부 전극층을 형성하는 상부 전극층 형성 단계로 이루어진다.
다른 2차 전지 탑재 회로 칩의 제조 방법은, 회로 상에 2차 전지를 탑재한 2차 전지 탑재 회로 칩의 제조 방법으로서, 회로 칩의 최상층 배선으로 패시베이션 후에 노출하고 있는 2차 전지의 하부 전극 패턴을 제작한 회로 칩 상에, 전기를 저장하는 충전층을, 충전층용 재료의 도포·소성에 의해 형성하는 충전층 형성 단계와, 적어도, 상기 충전층 상 및 패시베이션 하층과 접속하는 영역에 패터닝된, 상부 전극층을 형성하는 상부 전극층 형성 단계로 이루어지는 것을 특징으로 한다.
또한, 또 다른 2차 전지 탑재 회로 칩의 제조 방법은, 회로 상에 2차 전지를 탑재한 2차 전지 탑재 회로 칩의 제조 방법으로서, 웨이퍼에 형성된 복수 개의 회로의 기판의 이면에, 절연층을 형성하는 단계와, 회로 칩마다 분할된 하부 전극층을 형성하는 하부 전극층 형성 단계와, 하부 전극층 형성 단계가 형성된 웨이퍼의 이면, 적어도 하층 전극 상에 전기를 저장하는 충전층을, 충전층용 재료의 도포·소성에 의해 형성하는 충전층 형성 단계와, 충전층 상에, 각각의 회로에 대응하여 충전층용 포토레지스트 패턴을 형성하는 충전층용 포토레지스트 패턴 형성 단계와, 충전층용 포토레지스트 패턴이 없는 충전층 영역을 제거하는 충전층 제거 단계와, 충전층용 포토레지스트 패턴을 제거하는 충전층용 포토레지스트 패턴 제거 단계와, 하부 전극의 외부로의 접속 영역을 제외한 하부 전극 및 충전층 영역에 패터닝된 상부 전극층을 형성하는 상부 전극층 형성 단계로 이루어지는 것을 특징으로 한다.
상부 전극 및 하부 전극의 형성 단계에서, 포토레지스트 패턴을 형성하고, 전극막을 형성한 후, 레지스트를 제거하고 리프트 오프함으로써 패턴을 형성한다.
또한, 상부 전극 및 하부 전극의 형성 단계에서, 전극막을 형성한 후, 포토레지스트 패턴을 마스크에 전극막을 에칭하고, 레지스트 제거를 행함으로써 패턴을 형성해도 된다.
하부 전극층 형성 단계, 충전층 형성 단계, 상부 전극층 형성 단계에서, 복수의 2차 전지를 형성하도록 패터닝할 수 있다.
그리고, 하부 전극층 형성 단계, 충전층 형성 단계, 상부 전극층 형성 단계는, 포토레지스트 패턴뿐 아니라, 인쇄 기술을 이용하여 형성할 수도 있다.
충전층 형성 단계는, 하부 전극층이 형성된 웨이퍼의 표면 또는 이면의, 적어도 모든 하부 전극층을 포함하는 영역에, 충전층용 재료의 도포·소성에 의해, 전기를 저장하는 충전층을 형성하는 충전층 형성 단계와, 하부 전극층에 대응하여 충전층용 포토레지스트 패턴을 형성하는 충전층용 포토레지스트 패턴 형성 단계와, 충전층용 포토레지스트 패턴이 없는 충전층 영역을 제거하는 충전층 제거 단계와, 충전층용 포토레지스트 패턴을 제거하는 충전층용 포토레지스트 패턴 제거 단계로 이루어진다.
일반적으로는, 이들 2차 전지 탑재 회로 칩 제조 방법에 의해 제조한 2차 전지 탑재 회로 칩은, 전지를 시험하는 단계와 2차 전지에 전압을 인가함으로써, 컨디셔닝을 행하는 컨디셔닝 단계를 거친 후에 사용된다.
본 발명은, 웨이퍼 상에 제작된 회로 영역에 대향한 면에 2차 전지를 형성하는 2차 전지 탑재형 회로 칩이며, 다층 배선된 회로의 최상부에 2차 전지를 형성하고, 또한 패시베이션된 회로면의 상부에 2차 전지를 형성한 것이나, 회로의 다층 배선부의 최상부의 배선층을 면 구조로 하여 공통으로 사용함으로써 2차 전지를 직접 적층한 것, 또한 회로가 설치된 기판의 이면에 대한 2차 전지를 형성한 것이, 2차 전지와 회로를 일체 구성으로 한 2차 전지 탑재 회로 칩으로 되어 있다. 이로써, 회로의 제작 영역 전체면에 2차 전지를 형성할 수 있으므로, 회로의 일부 영역에 형성하는 경우와 비교하여, 충전 용량이 크다. 전기 기기에 실장하는 회로 칩에 모두 2차 전지를 탑재함으로써, 2차 전지의 스페이스도 대폭 생략할 수 있어, 장치의 소형화에 유효하다.
또한, 2차 전지 탑재 회로 칩의 제조 방법은, 웨이퍼 상에 복수 개의 2차 전지 탑재 회로를 동시에 형성하지만, 충전층은 충전층용 재료를 웨이퍼 전체면에 걸쳐 도포, 소성함으로써, 스퍼터법이나 증착법(蒸着法)에 비해 용이하게 두꺼운 충전층을 형성할 수 있다.
적층된 2차 전지 탑재 회로 칩으로부터 공급되는 전력은, 패키지 등의 리드를 통하여, 장치의 기판 실장 시에 다른 전기 부품에 대한 전원 공급용으로서 이용할 수 있다. 회로 내부의 논리 회로나 메모리의 백업(backup) 전원으로서 뿐아니라, 장치에 탑재된 경우의 장치 전체의 전원으로서 사용하는 것이며, 이로써, 대폭적인 스페이스의 삭감이 가능해진다. 플러스 전극 또는 마이너스 전극용의 하부 전극 및/또는 상부 전극은, 또한 비어 홀에 의해 탑재한 회로 내부의 전원층 배선과 접속되고, 회로의 전원으로서 이용된다.
도 1은 본 발명에서 웨이퍼에 탑재하는 양자 전지를 설명하는 도면이다.
도 2는 복수의 집적 회로 칩이 제작된 웨이퍼이다.
도 3은 집적 회로 칩의 구성을 설명하는 도면이다.
도 4는 집적 회로 칩의 단면(斷面)을 설명하는 도면이다.
도 5는 2차 전지 탑재 회로 칩의 제조 방법을 나타낸 플로우차트이다.
도 6은 제조 방법을 설명하기 위한 제조 과정에서의 2차 전지 탑재 집적 회로 칩의 단면도(斷面圖)이다.
도 7은 완성한 2차 전지 탑재 집적 회로 칩 단면도이다.
도 8은 본 발명에 의한 집적 회로의 최상층을 면 전극으로 한 집적 회로 칩이다.
도 9는 최상층을 면 전극으로 한 집적 회로 칩의 평면도이다.
도 10은 집적 회로와 2차 전지의 전극을 공통화한 2차 전지 탑재 집적 회로 칩 단면도이다.
도 11은 웨이퍼의 이면에 2차 전지 탑재하는 경우의 제조 과정에서의 2차 전지 탑재 집적 회로 칩의 단면도이다.
도 12는 웨이퍼의 이면에 2차 전지를 탑재한 경우의 이평면(裏平面)을 나타낸 도면이다.
도 13은 웨이퍼의 이면에 2차 전지를 탑재한 경우의 패키지 기판에 대한 탑재 도면이다.
도 14는 2차 전지 탑재 집적 회로 칩의 플러스 전극과 마이너스 전극의 접속도이다
도 15는 2차 전지를 분할한 도면이다.
도 16은 제2의 2차 전지를 병렬 접속으로 적층한 도면이다.
도 17은 제2의 2차 전지를 직렬 접속으로 적층한 도면이다.
도 18은 종래예를 나타낸 도면이다.
도 19는 종래예를 나타낸 도면이다.
도 20은 종래예를 나타낸 도면이다.
도 21은 종래예를 나타낸 도면이다.
전고체 2차 전지는, 안전하며 에너지 밀도가 높고 박막에 의해 제작할 수 있어, 탑재 스페이스를 대폭 생략할 수 있으므로, 기기의 소형화에 적합하다. 본 발명은, 회로 영역에 대향한 면에 2차 전지를 형성하고, 일체 구성으로서 패키지됨으로써, 새로운 공간 절약화를 실현한 2차 전지 탑재 회로 칩이다. 2차 전지의 구조는 한정되지 않는다. 즉, 추가의 기판이 불필요하며, 회로에 대한 열적(熱的), 기계적, 전기적 영향을 주지 않는 프로세스로 제조할 수 있는 2차 전지이다.
여기서는, 먼저 실리콘 기판 상의 형성된 회로에 탑재하는 2차 전지 구조의 예에 대하여 설명하지만, 반드시 이 2차 전지 구조에 한정되는 것은 아니다. 회로는, 적어도, 논리 회로, 센서 또는 MEMS(Micro Electro Mechanical Systems)에 의해 형성된 요소 부품을 가지고 있고, 전자 회로로 구성된 논리 회로, 메모리 소자나 CPU(Central Processing Unit) 또는, 전자 회로에, 기계 요소 부품, 센서, 또는 액추에이터 중 어느 하나를 부가한 MEMS 등의 기능 소자를 형성하고 있고, 이하, 주로 전자 회로로 구성한 회로를 예로 들어, 집적 회로로서 기재한다. 또한, 2차 전지 탑재 회로 칩도, 집적 회로에 2차 전지를 탑재하는 의미에서, 2차 전지 탑재 집적 회로 칩이라고 한다. 또한, 하부 전극과 상부 전극은, 도면 상의 상대적인 하부와 상부의 위치 관계에 있는 전극을 가리키고, 전기적으로는 마이너스 전극 또는 플러스 전극을 의미하고, 이하, 적절히 구분하여 사용하여 기재한다.
도 1은, 충전층에 산화티탄을 이용한 2차 전지이다. 이 2차 전지는, 예를 들면, 본원 출원인 등이 출원한 WO2013/065093A1에 개시되어 있고, 양자 전지로서 기술(記述)하고 있으므로, 여기에서도 이후 양자 전지라고 기술한다.
도 1에 있어서, 양자 전지(10)는, 도전성(導電性)의 마이너스 전극(12)에, n형 금속 산화물 반도체층(14), 에너지를 충전하는 충전층(16), p형 금속 산화물 반도체층(18)과 플러스 전극(20)이 적층되어 있다.
마이너스 전극(12)과 플러스 전극(20)은, 도전막이며, 예를 들면, 반도체 제조 프로세스로 사용되는 알루미늄 등이 있다. 그 형성 방법으로서는, 기판에 대한 스퍼터링이 일반적이다. 그리고, 다른 금속, 형성 방법에서도 형성 온도가 피탑재물(이 경우 반도체 집적 회로)에 영향을 주지 않으면 된다.
n형 금속 산화물 반도체층(14)은, 재료로서는 산화티탄, 산화 주석 또는 산화 아연 등이 사용 가능하다.
충전층(16)에는, 절연성의 피막에 덮힌 미립자의 n형 금속 산화물 반도체가 충전되어 있다. n형 금속 산화물 반도체는, 실리콘의 절연성 피막으로 덮혀져 있다. 충전층(16)과 사용 가능한 n형 금속 산화물 반도체 재료로서는, 산화티탄, 산화 주석, 산화 아연 등이 있지만, 산화티탄이 바람직하다.
p형 금속 반도체층(18)의 재료로서는, 산화 니켈, 구리 알루미늄 산화물 등이 사용 가능하다.
본 발명의 2차 전지 탑재 칩의 2차 전지는, 2차 전지 자체의 기판을 가지지 않는 기생(寄生) 구조의 2차 전지이며, 이와 같은 구조로 함으로써, 대폭적인 스페이스의 삭감이 가능해진다. 이와 같이 본 발명에 있어서는, 2차 전지를 회로에 직접 제작하여 탑재하지만, 반드시 탑재한 회로의 전원으로서 사용할뿐아니라, 다른 소자로의 에너지 공급도 행할 수 있다.
다음에, 패시베이션된 전회의 단계 종료 후에, 2차 전지를 직접 제작하는 제조 방법에 대하여 설명한다. 그리고, 본 기술은 실리콘 기판에 한정되지 않고, 기능 소자가 형성된 SiC 기판, 유리 기판, 플렉시블 기판에 대해서도 응용 가능하다.
도 2는, 집적 회로가 일괄하여 제조된 웨이퍼의 평면도이다. 웨이퍼 상에 다수의 집적 회로 칩(42)이 반도체 제조 프로세스에 의해 형성되어 있다. 각 집적 회로 칩(42)은, 예를 들면, 도 3에 나타낸 바와 같이, 칩 기판(44)의 단부(端部)에 전극 패드(46)가 및 그 내부에 집적 회로(48)가 형성되어 있다. 집적 회로는, 예를 들면, 메모리나 CPU 등의 논리 회로이며, 다수의 MOS 트랜지스터가 배치되어 있다. 집적 회로 칩에는 전자 회로인 메모리나 CPU 등의 논리 회로 외에, 기계 요소 부품, 센서, 또는 액추에이터 등의 MEMS가 탑재되어 있어도 된다. 탑재되는 기능 소자에 따라서는 2차 전지의 영역이 제한되는 경우도 있지만, 각 층의 형성 단계에서의 패터닝으로 대응 가능하다.
도 4는, 웨이퍼 상에서 패시베이션된 집적 회로 칩부의 단면도를 나타낸 예이다. 웨이퍼(40) 상에 형성된 집적 회로 칩은, 각 집적 회로 유닛 상의 2차 전지 탑재 영역(66)에 2차 전지가 형성되고, 스크라이브 영역(64)에 의해 절단되어 집적 회로 칩으로서 분리된다.
단면도에서는 게이트 전극(52), 제1 배선층(54), 제2 배선층(56), 제3 배선층(58)을 형성한 다층 배선 구조로 하고 있다. 각 배선 층간은, 비어 홀(60)과 접속된다. 외부와의 전기적 접속은 전극 패드(62)를 설치하고 있다.
여기서는, CMOS에서 사용되는 웰 확산층 구조, 소자 분리 구조, 소스·드레인 확산층 등을 생략하여 나타내고 있다. 또한, 치수는 실제와 다른 어스펙트비로 되어 있다. 예를 들면, 패드 영역은 가로 방향 수십 미크론에 대하여, 세로 방향은 1미크론 정도이다.
최상층의 배선[여기서는 제3 배선층(58)]의 상에는 표면 보호막으로서, 패시베이션막이 형성되어 있고, 와이어 본딩 등을 위한, 패드의 위는 개구되어 있다. 반도체 프로세스에 있어서는, 계속, 백그라인드, 테스트 단계로 되지만, 패드 개구까지 끝난 상태에서, 집적 회로면에 2차 전지를 적층하고, 2차 전지 탑재 집적 회로 칩을 제조한다. 그리고, 이면에 2차 전지를 형성하는 경우에는, 백그라인드가 끝난 시점에서 2차 전지를 형성하고, 2차 전지 탑재 집적 회로 칩을 제조한다.
도 5는, 2차 전지 탑재 회로 칩의 제조 방법 플로우차트(70)이다. 도 6은, 도 5에 나타낸 제조 단계에서의 2차 전지 탑재 집적 회로 칩의 단면을 나타내고 있다. 이하, 도 6을 참조하면서, 도 5에 나타낸, 2차 전지 탑재 회로 칩의 제조 방법 플로우차트(70)에 따라 설명한다. 그리고, 설명에서는 하부 전극층과 상부 전극층이라고 하고 있지만, 도 1에 나타낸 2차 전지의 충전층(16)으로부터 본 마이너스 전극측의 층 또는 플러스 전극측의 층을 의미하고 있다.
예를 들면, 도 1에 나타낸 상태에서의 하부 전극층은, 마이너스 전극(12)과 n형 금속 산화물 반도체층(14)이며, 상부 전극층은, 플러스 전극(20)과 p형 금속 산화물 반도체층(18)으로 된다. 상하를 반대로 하여, 플러스 전극측을 아래로 한 도면으로 하면, 하부 전극층은, 플러스 전극(20)과 p형 금속 산화물 반도체층(18)이며, 상부 전극층은, 마이너스 전극(12)과 n형 금속 산화물 반도체층(14)으로 된다. 2차 전지는 어긋난 구조라도 플러스극과 마이너스극이 변경될뿐이며, 어느 쪽을 하부 전극으로 해도 된다.
최초의 스텝 S1에서는, 전회의 단계가 종료되어 패시베이션층이 형성된 집적 회로의 웨이퍼를 준비한다. 스텝 S2에서 패시베이션층 상에 하부 전극층용의 포토레지스트 패턴을 형성한다. 포토레지스트 패턴의 형성은, 포토리소그라피에 의해 행하고, 웨이퍼에 포토레지스트(감광성 수지)를 도포하고, 하부 전극층 형성 영역 이외의 영역에 광을 닿게 하여 수지를 변질시켜, 현상액으로 변질되어 있지 않은 부분을 녹인다. 포토레지스트의 도포는, 고속 회전시키고 있는 웨이퍼 상에 액상의 포토레지스트를 적하하고, 스핀 코팅한다. 그 후 100℃ 정도의 온도로 용제를 날린다. 그리고, 스테퍼에 의해 노광 장치에서 광(자외선)을 조사하고, 현상하여 조사부(照射部) 이외를 제거한다. 여기서는, 리프트 오프 프로세스를 채용하므로, 역테이퍼의 형상을 얻을 수 있기 쉬운 네가티브 레지스트를 사용한다.
다음에, 스텝 S3에서 하부 전극층을 형성하는 하부 전극재를 부착시킨다. 하부 전극층은, 예를 들면, 도 1에 나타낸 양자 전지를 탑재하는 경우에는, 마이너스 전극과 n형 금속 산화물층을 성막하는 2회의 단계로 이루어진다. 하부 전극층의 성막은, 하부 전극층용의 재료를 스퍼터링 또는 진공 증착한다. 그리고, 스텝 S4에서 포토레지스트를 산소 플라즈마로 애싱하여 제거함으로써, 하층 전극층이 성막된다. 여기서, 마이너스 전극은 도전성의 금속 재료를 사용하고, 리프트 오프법으로 패턴이 형성된다.
도 6의 (A)는, 하부 전극으로서의 마이너스 전극(74)과 마이너스 전극용 전극 패드(76)가 성막된 상태를 나타내고, 포토레지스트(72)로 덮혀 있지 않은 부분에 마이너스 전극 재료가 성막되어 있다. 포토레지스트(72)로 덮히고, 하부 전극층을 형성하지 않는 영역은 최상층의 배선층이 노출되어 있는 패드 영역, 및 스크라이브 영역 등이다. 단, 양자 전지의 전극과 집적 회로 또는 전원 배선 등 하층의 소자와 접속하기 위해 사용하는 패드 영역에는 하부 전극을 형성한다. 집적 회로와의 접속은 패드 이외에 최상층의 배선이 노출되는 영역을 형성하고, 거기에 하부 전극층을 접속해도 된다.
하부 전극층이 성막되면, 충전층을 형성한다. 도 5의 스텝 S5에서는, 웨이퍼 전체면에 충전층용의 재료를 도포하고, 가열에 의해 소성한다. 충전층용의 재료는 액상인 것이 필요하며, 도포에 의해 단시간에 제조할 수 있다. 도포는, 스핀 코팅법에 의해, 웨이퍼를 고속 회전시키면서 액상 충전층 재료를 적하하고, 웨이퍼 전체면에 충전층을 형성한다.
이 방법에 의해, 웨이퍼 전체면에 균일한 충전층이 형성된다. 액상이므로, 리플로우(reflow) 현상을 이용할 수 있어, 표면에 요철(凹凸)이 있어도, 대략 평면적인 표면으로 할 수 있다. 도 6의 (B)는, 웨이퍼 전체면에 충전층(78)을 형성한 상태를 나타내고 있다. 충전층(78)은, 양자 전지의 경우에는, 충전층 재료를 도포한 후, 가열하여 소성하여, 자외선 조사(照射)에 의해 산화티탄을 활성화하여 충전 기능을 발휘할 수 있도록 하고 있다.
또한, 상부 전극층 중, p형 금속 산화물 반도체층을 스퍼터법 등에 의해, 웨이퍼 전체면에 형성한다. 웨이퍼 전체면에 형성된 충전층(78)과 p형 금속 산화물 반도체층은, 에칭에 의해 불필요한 부분을 제거한다. 이 때문에, 스텝 S6에서는, 충전층으로서 남기고 싶은 부분에 마스킹을 행하기 위해, 포토레지스트 패턴을, p형 금속 산화물 반도체층 상에 형성한다. 포토레지스트 패턴의 형성은 리소그래프법을 이용하고 있고, 마이너스 전극층용의 포토 레지스트 패턴의 형성과 같은 기술이다. 도 6의 (C)에 충전층용의 포토레지스트(72)가 형성된 상태를 나타낸다.
스텝 S7에서의 에칭은, 충전층 재료를 제거할 수 있는 가스 분자, 예를 들면, 4불화 탄소 가스(CF4) 등에 고주파 에너지를 부여하여 플라즈마화하여 라디칼 상태로 하고, 에칭을 행한다. 이로써, 포토레지스트가 없는 부분의 충전층이 제거된다. 충전층용의 포토레지스트는, 스텝 S8에서, 산소 플라즈마로 애싱하여 제거한다. 필요에 따라 웨트 세정을 행한다.
다음에, 스텝 S9에서 상부 전극용의 포토레지스트 패턴을 형성한다. 포토레지스트 패턴의 형성은, 리소그래프에 의해 행하고, 하부 전극층에서 성막을 위해 설명한 스텝 S3와 같다. 스텝 S10에서 상부 전극층을 형성하는 상부 전극재를 부착시킨다. 상부 전극의 성막은, 하부 전극층의 성막과 같고, 상부 전극용의 재료를 스퍼터링 또는 진공 증착하고, 애싱으로 플러스 전극층용의 포토레지스트를 제거한다.
도 6의 (D)는, 상부 전극용의 포토레지스트(72)를 형성한 상태를 나타내고 있다. 플러스 전극용 전극 패드(80)에도 플러스 전극(82)을 배선하고 있다.
그리고, 스텝 S2, 스텝 S6, 스텝 S9에 있어서는, 포토레지스트 패턴에 의한 리소그래프법을 이용하여 형성하고 있지만, 인쇄 기술에 의해서도 마찬가지의 효과를 얻을 수 있다. 인쇄 기술은, 예를 들면, 스크린, 그라비아 또는 잉크젯과 같은 것을 들 수 있다.
지금까지의 단계에서 2차 전지는 완성하지만, 필요에 따라 보호용으로, 스텝 S11에서 형성한 2차 전지의 표면을 절연층으로 덮는다. 2차 전지로서 기능을 발휘시키기 위해, 스텝 S12에서 컨디셔닝 및 성능 시험이 행해진다. 컨디셔닝은, 초기 제조 상태에서의 전기적인 안정화 처리이다.
컨디셔닝에 의해 전기적으로 안정된 상태로 하고 나서, 2차 전지로서의 성능 시험을 행한다.
웨이퍼 상에 집적 회로를 형성하기 전 단계에서는, 제조 단계에서 웨이퍼가 균열이 없도록 두꺼운 웨이퍼를 사용하고 있다. 예를 들면, 직경 300㎜의 웨이퍼에서는, 두께는 775±25㎛이며, 이 두께인 채이면, 집적 회로 칩으로서 너무 두껍다. 그러므로, 스텝 13에서는 백그라인드(backgrind) 처리에 의해 웨이퍼를 깎아 얇게 한다. 백그라인드 처리는, 다이아몬드가 날끝(blade edge)에 붙은 다이스(dice)로 연삭(硏削)하여, 통상 300㎛ 두께 정도로 마무리한다.
백그라인드 처리된 웨이퍼는, 스텝 S14에서 다이싱되어, 집적 회로 칩으로서 분리된다. 도 6의 (E)는, 백그라인드 처리된 상태이며, 웨이퍼의 이면이 백그라인드부(86)이며, 스크라이브 영역에 다이싱부(84)가 있다.
그리고, 이상에 있어서는 집적 회로가 웨이퍼 상에 형성된 예를 많이 기재하고 있지만, 이것은 반도체 집적 회로가 일반적으로 웨이퍼 상에 제작되고 있기 때문이며, 본 발명의 회로가 웨이퍼 상에 형성되는 필연성을 가잔다는 것은 아니다.
도 7은, 백그라인드 처리되고, 다이싱된 2차 전지 탑재 집적 회로 칩(88)의 단면이다. 실리콘 등의 칩 기판(44)에 집적 회로(48)와 탑재된 2차 전지(68)가 일체로 되어 형성되어 있다. 집적 회로 칩 다이싱으로 분리한 2차 전지 탑재 집적 회로 칩은, 스텝 S15에서, 예를 들면, 패키지 등에 실장된다.
2차 전지 탑재 집적 회로 칩의 전기 특성은 시험에 의해 양호 또는 불량이 판정되어 있고, 우량품의 칩만을, 콜릿(collet)에 의해 진공 흡착되어 인출한다. 실장하는 리드 프레임에는 Ag 페이스트가 도포되어 있고, 칩을 스크러브하여 접착하고, Ag 페이스트를 큐어시켜 칩을 고착시킨다. 칩의 전극 패드와, 리드 프레임의 외부 전극은, 와이어 본딩에 의해 접속한다. 그리고, 몰드로 봉지하여, 2차 전지 탑재 집적 회로 칩이 완성된다.
다음에, 집적 회로의 다층 배선부의 최상부의 배선층을, 면 구조의 마이너스 전극면 또는 플러스 전극면으로 하고, 마이너스 전극면 또는 플러스 전극면을, 적층하는 2차 전지의 마이너스 전극 또는 플러스 전극으로서 공통으로 사용하는 경우의 2차 전지 탑재형 집적 회로 칩에 대하여 설명한다.
도 8은, 집적 회로의 다층 배선부의 최상부의 배선층을, 면 구조의 전극이 웨이퍼 상에 형성된 집적 회로 칩부의 단면도를 나타낸 예이다. 웨이퍼(40) 상에 형성된 집적 회로 칩은, 각 집적 회로 유닛 위의 2차 전지 탑재 영역(66)에 2차 전지가 형성되고, 스크라이브 영역(64)에서 절단되고 집적 회로 칩으로서 분리된다.
집적 회로의 다층 배선부는, 예를 들면, 도 8에 나타낸 바와 같이, 제1 배선층(54), 제2 배선층(56), 제3 배선층(58)을 형성한 다층 배선 구조로 하고, 제3 배선층(58)의 상부에는, 면 전극층(59)을 형성하고, 각 배선 층간은, 비어 홀(60)에 의해 접속된다. 면 전극(63)이 설치된 면 전극층(59)은 새롭게 설치해도 바람직하지만, 구리 배선 프로세스의 경우에는, 최상층의 알루미늄 배선이 전극용 패드로서 밖에 사용되고 있지 않은 구조로 되어 있는 경우가 있고, 이와 같은 다층 배선 구조에서는, 새롭게 면 전극층(59)을 형성할 필요가 없어, 전극용 패드와 같은 층을 면 전극층(59)으로서 이용할 수 있다.
면 전극(63)은, 플러스 전극이라도 마이너스 전극이라도 된다. 여기서는, 면 전극(63)은, 마이너스 전극으로 하여 이하에 설명한다.
면 전극(63)은, 탑재하는 2차 전지의 마이너스 전극을 공유하는 것이며, 2차 전지 제조 상, 마이너스 전극의 제조 단계가 생략되어, 비용 저감과 새로운 소형화가 가능해진다.
도 9는, 도 8에서의 집적 회로 칩부의 2차 전지 탑재 영역(66)의 평면도를 나타내고 있다. 웨이퍼(40)의 집적 회로 배선부의 최상층에는, 전극 패드(46)도 형성되어 있고, 면 전극은 마이너스 전극용 전극 패드(76)에 접속되어 있다. 복수의 전극 패드(46)에 에워싸인 영역에는 집적 회로가 설치되어 있고, 그 최상부층이 면 전극(63)으로 되어 있다. 면 전극(63)에는, 집적 회로의 각 배선층에서의 어스 전극과 직접 접속되는 비어 홀(60―1, 60―2, 60―3, 60―4)이 있다. 어스 전극과 직접 접속되는 비어 홀은, 집적 회로의 배선층의 설계에 의존하고, 임의의 수를 임의의 장소에 설치할 수 있다. 또한, 탑재되는 2차 전지의 최상층부에 있는 플러스 전극을, 집적 회로 배선부의 전원 전압과 직접 접속하기 위한 플러스 전극용 비어 홀(61―1, 61―2)을 형성할 수도 있다. 2차 전지의 플러스 전극은, 절연층으로 절연되어, 플러스 전극용 비어 홀(61―1, 61―2)을 통하여, 집적 회로 배선부의 전원 전압과 직접 접속된다.
도 10은, 집적 회로의 다층 배선부의 최상부의 배선층인 면 전극(63)을 마이너스 전극면으로 하고, 마이너스 전극면을, 적층하는 2차 전지의 마이너스 전극으로서 공유하는 경우의 2차 전지 탑재 집적 회로 칩의 단면도이며, 예로서 도 1에 나타낸 양자 전지를 탑재하고 있다. 칩 기판(44)에, 집적 회로(48)가 형성되어 있고, 집적 회로(48)의 다층 배선부의 최상층은, 면 전극(63)이 설치되어 있다. 이 면 전극(63)은, 탑재되는 2차 전지(68)의 마이너스 전극(12)과 공통화되어 있다. 그러므로, 양자 전지는, 면 전극 상에, n형 금속 산화물 반도체층(14), 충전층(16), p형 금속 산화물 반도체층(18)과 플러스 전극(20)이 순차적으로 적층된 구조로 되어 있다. n형 금속 산화물 반도체층(14), 충전층(16), p형 금속 산화물 반도체층(18)과 플러스 전극(20)은, 각각의 하층을 덮도록 구성되며, 플러스 전극(20)은, 플러스 전극용 전극 패드(80)와 접속되어 있다.
제조 방법은, 도 5에 나타낸 2차 전지 탑재 회로 칩의 제조 방법을 이용할 수 있다. 상위점으로서는, 스텝 S1에서의 패시베이션층까지 형성된 집적 회로 웨이퍼를, 면 전극층(59) 완성 후의 집적 회로 웨이퍼를 준비하는 것과 스텝 S2에서의 하부 전극층의 형성 스텝이, n형 금속 산화물 반도체층(14)의 적층만의 1회로 끝나는 것이다. 또한, 스텝 S11의 절연층 형성은, 패시베이션층 형성으로 해도 된다.
도 11은, 집적 회로의 형성된 웨이퍼의 이면에 대한 2차 전지 탑재 집적 회로 칩의 제조 과정을 나타낸 도면이며, 웨이퍼 상면의 집적 회로부는 생략하고 있다. 웨이퍼의 이면에 대한 2차 전지의 제조 방법도, 도 5에 나타낸 2차 전지 탑재 회로 칩의 제조 방법을 이용할 수 있다. 웨이퍼의 이면에 대한 2차 전지 형성은, 스텝 S1에서, 패시베이션층의 형성과 스텝 13에서 행해지는 백그라운드 처리를 한 웨이퍼를 준비하여, 이 웨이퍼의 이면에 누설(漏洩) 방지용의 절연층을 형성하고 나서, 2차 전지를 제작하게 된다. 그리고, 백그라인드 단계는 이면에 대한 양자 전지 형성 전에 행할 필요가 있다.
도 11의 (A)는, 웨이퍼의 이면에 대한 절연층(83―1)과 마이너스 전극층(74)이 적층된 상태를 나타내고, 도 5의 2차 전지 탑재 회로 칩의 제조 방법 플로우차트(70)의 스텝 S4를 종료한 상태에 상당한다. 절연층(83―1)은, 예를 들면, SiO2를 스퍼터링에 의해 형성한다. 웨이퍼의 이면(裏面)은, 신호용의 전극 패드가 없기 때문에, 칩 면을 충분히 이용한 2차 전지의 형성이 가능하며, 마이너스 전극층(74)은, 스크라이브 영역를 제외하고, 가능한 한 넓게 함으로써, 2차 전지로서의 용량을 크게 할 수 있다. 스크라이브 영역은, 다이싱부(84)에 있어서 절단되고, 개별적인 집적 회로 칩으로 된다.
도 11의 (B)는, 충전층(78)이 형성된 상태를 나타내고, 도 5의 2차 전지 탑재 회로 칩의 제조 방법 플로우차트(70)의 스텝 S8을 종료한 상태에 상당한다. 충전층(78)은, 실장 시의 마이너스 전극을 인출하는 부분을 비워 형성한다.
도 11의 (C)는, 플러스 전극층(82)이 형성된 상태를 나타내고, 도 5의 2차 전지 탑재 회로 칩의 제조 방법 플로우차트(70)의 스텝 S10을 종료한 상태에 상당한다.
도 11의 (D)는, 표면 보호와 실장 시의 절연성 확보를 위한 절연층(83)이 형성된 상태를 나타내고, 도 5의 2차 전지 탑재 회로 칩의 제조 방법 플로우차트(70)의 스텝 S11을 종료한 상태에 상당한다. 2차 전지 탑재 집적 회로 칩은, 제작 후, 기판에 실장하지만, 실장 시에 절연층(83―2)은, 마이너스 전극과 플러스 전극을 외부로 인출할 필요가 있으므로, 이 부분에는 절연층을 형성하지 않고, 마이너스 전극용 패드(76)와 플러스 전극용 패드(80)로 한다.
도 12는, 다이싱부에서 절단된 2차 전지 탑재 집적 회로 칩의 이면의 평면도이다. 칩 기판(44)의 이면에 형성된 2차 전지의 절연층(83―2)에는, 마이너스 전극용 전극 패드(76)와 플러스 전극용 전극 패드(80)가 설치되어 있다. 이 마이너스 전극용 전극 패드(76)와 플러스 전극용 전극 패드(80)를 도전성 페이스트로, 패키지 기판에 접착하여 실장한다.
도 13은, 집적 회로의 형성된 웨이퍼의 이면에 2차 전지를 형성한 2차 전지 탑재 집적 회로 칩의 패키지 기판(89)으로의 탑재 상태를 나타내고, 집적 회로 부를 포함하는 웨이퍼 상부는 생략하고 있다. 패키지 기판(89)에는, 마이너스 전극 접속 패드(81)와 플러스 전극 접속 패드(87)가 설치되고, 이 마이너스 전극 접속 패드(81)와 플러스 전극 접속 패드(87)에, 2차 전지 탑재 집적 회로 칩을 도전성 페이스트(91)에 의해 고착하여 전기적으로 접속한다. 패키지 기판(89)에 있어서 도시하지 않은 내부 배선 패턴이 형성되어 있고, 마이너스 전극 접속 패드(81)와 플러스 전극 접속 패드(87)가 각각 접속되어 있다.
도 14는, 집적 회로에 탑재한 2차 전지의 전극 패드와, 마이너스 전극(73) 및 플러스 전극(75)과의 접속 상태를 나타낸다. 마이너스 전극(73)은 마이너스 전극용 전극 패드(76)에, 플러스 전극(75)은 플러스 전극용 전극 패드(80)에 접속되고, 외부 전원으로서 다른 소자에 전원을 공급한다. 내부 전원으로서 2차 전지를 사용하는 경우에는, 2차 전지의 마이너스 전극과 플러스 전극을 패시베이션된 집적 회로 상면으로부터 비어 홀을 형성하여 내부의 전원 배선과 어스 배선에 접속된다. 이 경우에, 2차 전지의 출력 전압이 임계값 전압보다 저하되면, 충전 전류가 2차 전지에 공급되고, 전원이 차단되면 2차 전지로부터 전류가 공급되도록 하는 등, 2차 전지의 제어용의 회로를 집적 회로의 일부에 설치해도 된다.
도 15에서는, 탑재한 2차 전지를 분할하여 2개의 2차 전지로 하고 있다. 도 15에 있어서는, 도 14에서의 플러스 전극(75)을 분할하여 플러스 전극(75―1, 75―2)로 함으로써 2개의 2차 전지로 하고 있다. 분할된 2차 전지는, 각각 마이너스 전극용 전극 패드(76―1, 76―2)와 플러스 전극용 전극 패드(80―1, 80―2)에 접속되어 있다. 마이너스 전극용 전극 패드(76―1, 76―2)는, 공통화하여 1개로 해도 된다. 분할된 2차 전지(88)가 각각 전극 패드에 접속되어 있으므로, 목적에 따라 외부 배선으로 2개의 2차 전지를 직렬 접속하거나, 1개의 2차 전지를 사용하여, 다른 2차 전지를 백업용으로 하거나 할 수 있어, 장치 탑재에서의 설계의 자유도를 높게 할 수 있다. 물론, 직렬 접속은 분할된 2차 전지를 탑재면에서 내부적으로 접속하여 배전압(倍電壓)의 2차 전지로서 사용하는 것도 가능하며, 다양한 조합을 생각할 수 있다.
도 16은, 양자 전지(10―1)를 집적 회로 상에 탑재하고, 또 다른 1개의 양자 전지(10―2)를 적층한 단면도이다. 도 5에 나타낸 2차 전지 탑재 회로 칩의 제조 방법 플로우차트(70)에 의하면, 같은 기술로 또한 2차 전지를 적층하여 가는 것이 가능하며, 도 16에서는 2개의 양자 전지(10―1, 10―2)를 탑재하고 있다. 도 16에 나타낸 2차 전지 탑재형 집적 회로 칩은, 2개의 양자 전지(10―1, 10―2)를 대칭으로 하여 하부의 2차 전지의 플러스 전극(20)을 상부의 2차 전지의 플러스 전극과 겸용하고 있다. 웨이퍼(40)에 집적 회로(48)가 형성되어 있고, 집적 회로(48)의 상면에 마이너스 전극(12―1), n형 금속 산화물 반도체층(14―1), 충전층(16―1), p형 금속 산화물 반도체층(18―1)과 플러스 전극(20)이 적층되어 있다. 이 최상면의 플러스 전극은, 또한 적층하는 양자 전지의 플러스 전극과 겸용되고 있다. 그러므로, 플러스 전극(20)의 상에, 이번은 적층 순서를 반대로 하여, p형 금속 산화물 반도체층(18―2), 충전층(16―2), n형 금속 산화물 반도체층(14―2)과 마이너스 전극(12―2)을 적층한다. 전극 패드에는, 마이너스 전극(12―1, 12―2)이 마이너스 전극용 전극 패드에, 플러스 전극(20)으로부터 플러스 전극용 전극 패드에 접속되고, 적층된 2개의 양자 전지는 병렬 구조로 되어, 용량을 2배로 하고 있다.
도 17은, 탑재되는 양자 전지(10―1, 10―2)를 직렬 접속으로 구성한 도면이다. 직렬 접속의 경우에는, 하부에 있는 양자 전지(10―1)의 플러스 전극(20―1)은, 상부에 적층되는 양자 전지의 마이너스 전극을 겸용시킨다. 그러므로, 상부의 양자 전지(10―2)는, n형 금속 산화물 반도체층(14―2), 충전층(16―2), p형 금속 산화물 반도체층(18―2)과 플러스 전극(20―2)의 순으로 적층된다.
도 16과 도 17에서는 2개의 2차 전지의 탑재예를 나타냈으나, 또한 다층으로 적층할 수 있는 것은 물론이다. 또한, 웨이퍼의 이면에도, 도 15에 나타낸 2차 전지 탑재 회로 칩의 제조 방법 플로우차트(70)에서 나타낸 제조 방법으로 탑재 가능하고, 또한 2차 전지로서의 충전 용량을 증가시킬 수 있다.
(실시예)
양자 전지를 기생 구조로서 제작하기 위해, 집적 회로가 설치된 실리콘 웨이퍼를 준비하였다. 실리콘 웨이퍼에는 메모리 등의 회로가 복수 형성되고, 패시베이션층이 형성되어 있다. 먼저 하부 전극(마이너스 전극)을 리프트 오프에 의해 제작하기 위해, 네가티브 레지스트를 스핀 코팅에 의해 웨이퍼 전체면에 도포하였다. 레지스트 도포 후, 베이크를 행하였다.
포토레지스트의 노광은, 프로젝션 얼라이너 장치에 의해 행하고, 노광 후, 현상 및 베이크를 행하였다. 하부 전극이 접속하는 이외의 전극 패드와 스크라이브 영역을 제외한 영역을 차광한 마스크를 사용하고, 네가티브 레지스트를 노광·현상함으로써, 하부 전극 형성 영역이 노출된다. 그리고, 네가티브 레지스트 패턴 형상은 역테이퍼로 되도록 노광 조건을 조정하였다.
다음에, 알루미늄을 마이너스 전극 재료로 하여, 스퍼터링으로 성막하였다. 여기서, 장치로서는, RF 스퍼터링 장치를 사용하였다. 그 후, 하부 전극에 적층하는 n형 금속 산화물 반도체를, 산화티탄을 재료로 하여, 스퍼터링에 의해 형성한다. 성막 후, 용제를 사용하여 레지스트를 제거함으로써, 하부 전극(마이너스 전극)층의 형성 부분 이외의 영역에 있는 레지스트 상에 형성한 적층막을 리프트 오프에 의해 제거할 수 있다. 이로써, 하부 전극이 완성된다. 하부 전극층은 레지스트가 존재하지 않았던 패드 상에도 형성되어 있고, 이 패드를 통하여, 집적 회로와 전기적으로 접속할 수 있다.
다음에, 웨이퍼 상에 산화티탄과 실리콘 오일의 혼합액을 스핀코터로 도포하고, 300℃∼400℃에서 소성한다.
그에 계속하여, UV 조사 장치를 사용하여, 자외선 조사함으로써, 실리콘 오일을 경화시켰다. 또한, 스퍼터 프로세스에 의해 산화 니켈막을 형성한다. 이상의 단계에서 형성한 충전층 및 산화 니켈막은, 웨이퍼 전체면에 성막하였으므로, 스크라이브 영역, 하부 전극이 존재하지 않는 패드의 영역의 충전층 및 산화 니켈막을 제거한다. 즉, 포저티브 레지스트의 도포·베이크, 충전층 제거부 이외를 차광한 마스크를 사용하고, 프로젝션 얼라이너로 노광을 행하고, 현상·베이크를 행한 후, 평행평판 방식의 에칭 장치를 이용하여 불소계의 가스로 에칭하였다. 에칭 후의 레지스트는, 용제로 제거하였다. 그리고, 상부 전극과의 쇼트를 피하기 위해, 충전층의 영역이 하부 전극보다 수㎛ 커지도록 했다.
또한, 이산화티탄을 광여기(光勵起) 구조 변화시켜, 새로운 에너지 준위를 형성하기 위해, 재차, 상기와 마찬가지의 자외선 조사를 행하였다.
그 후, 마찬가지로 네가티브 레지스트를 사용한 리프트 오프 프로세스에 의해 상부 전극층(플러스 전극층)을 형성한다. 상부 전극층(플러스 전극층)은, 하부 전극(마이너스 전극)과 같은 알루미늄을 재료로서 스퍼터링으로 성막하였다. 상부 전극(플러스 전극)은 스크라이브 영역과 하부 전극(마이너스 전극)과 각각 접속하는 이외의 패드의 영역을 제외하고 형성하였다.
이로써, 웨이퍼의 메모리 회로 상면에 적층한 2차 전지가 제조되었으므로, 플러스 전극과 마이너스 전극 간에 펄스 전압을 인가하여 컨디셔닝 처리를 행하였다. 컨디션닝 처리된 2차 전지는, 시험의 결과, 충분한 충전 기능을 구비하고 있는 것이 확인되었다.
이상, 본 발명의 실시형태를 설명하였으나, 본 발명은 그 목적과 장점을 저해하지 않는 적절한 변형을 포함하고, 또한 상기한 실시형태에 의한 한정은 받지 않는다.
10, 10―1, 10―2; 양자 전지
12; 마이너스 전극
14; n형 금속 산화물 반도체층
16; 충전층
18; p형 금속 산화물 반도체층
20; 플러스 전극
40; 웨이퍼
42; 집적 회로 칩
44; 칩 기판
46; 전극 패드
48; 집적 회로
52; 게이트 전극
54; 제1 배선층
56; 제2 배선층
58; 제3 배선층
59; 면 전극층
60, 60―1, 60―2, 60―3, 60―4; 비어 홀
61―1, 61―2; 플러스 전극용 비어 홀
62; 전극 패드
63; 면 전극
64; 스크라이브 영역
66; 2차 전지 탑재 영역
68; 탑재된 2차 전지
70; 2차 전지 탑재 회로 칩의 제조 방법을 나타낸 플로우차트
72; 포토레지스트
73; 마이너스 전극
74; 마이너스 전극층
75; 플러스 전극
76, 76―1, 76―2; 마이너스 전극용 전극 패드
78; 충전층
80, 80―1, 80―2; 플러스 전극용 전극 패드
81; 마이너스 전극 접속 패드
82; 플러스 전극층
83, 83―1, 83―2; 절연층
84; 다이싱부
85; 도전성 페이스트
86; 백그라인드부
87; 플러스 전극 접속 패드
88; 2차 전지 탑재 집적 회로 칩
89; 패키지 기판
91; 도전성 페이스트

Claims (26)

  1. 회로와 일체로 형성되는 2차 전지 탑재 회로 칩으로서,
    상기 회로에 접한 영역에, 면 구조의 전극을 포함하는 2차 전지를 형성하고,
    상기 2차 전지의 상기 면 구조의 전극 이외는 일체적으로 형성되며, 상기 면 구조의 전극만 복수 개의 영역으로 분할되어 있고,
    상기 2차 전지는, 상기 복수 개의 영역으로 분할된 전극에 대응하는 복수 개의 2차 전지를 형성하고,
    상기 복수 개의 영역에 각각 대응하는 복수 개의 2차 전지 중 하나는 백업 전원인,
    2차 전지 탑재 회로 칩.
  2. 제1항에 있어서,
    상기 2차 전지는 다층 배선된 회로의 최상부에 형성한, 2차 전지 탑재 회로 칩.
  3. 제1항에 있어서,
    상기 2차 전지는 다층 배선된 회로의 이면(裏面)에 형성한, 2차 전지 탑재 회로 칩.
  4. 제1항에 있어서,
    상기 2차 전지를 다층 배선된 회로의 최상부에 형성하고, 또한 다층 배선된 회로의 이면에도 형성한, 2차 전지 탑재 회로 칩.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 2차 전지의 하부 전극 및 상부 전극 중 적어도 하나는 회로의 배선층 및 비어홀(via hole)에 의해 회로 내부의 전원층 배선과 접속되는, 2차 전지 탑재 회로 칩.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 2차 전지는 실장(實裝) 시에 다른 전기 부품에 전력을 공급할 수 있도록 배치된 패드에 접속되는, 2차 전지 탑재 회로 칩.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 2차 전지의 제어를 행하는 회로가 설치되어 있고, 상기 2차 전지의 전극이 배선 및 비어 홀을 통해 접속되어 있는, 2차 전지 탑재 회로 칩.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 회로 칩에는 전자 회로, 논리 회로, 센서 또는 MEMS(Micro Electro Mechanical Systems)에 의해 형성된 요소(要素) 부품을 구비하고 있는, 2차 전지 탑재 회로 칩.
  9. 삭제
  10. 삭제
  11. 제1항, 제2항, 및 제4항 중 어느 한 항에 있어서,
    패시베이션(passivation)된 회로면에 상기 2차 전지를 직접 제작한, 2차 전지 탑재 회로 칩.
  12. 제1항, 제2항, 및 제4항 중 어느 한 항에 있어서,
    상기 회로의 다층 배선의 최상부 배선층 중 적어도 일부의 영역, 또는 전체면을, 면 구조의 마이너스 전극 또는 플러스 전극으로 하고, 상기 2차 전지의 마이너스 전극 또는 플러스 전극과 공통으로 사용하는, 2차 전지 탑재 회로 칩.
  13. 제1항, 제3항, 및 제4항 중 어느 한 항에 있어서,
    상기 2차 전지의 하부 전극 및 상부 전극이 상기 회로 칩의 외부를 통하여, 상기 회로 칩 내의 전원 배선 또는 2차 전지 제어 회로에 접속되는, 2차 전지 탑재 회로 칩.
  14. 제1항, 제3항, 및 제4항 중 어느 한 항에 있어서,
    상기 2차 전지의 하부 전극 및 상부 전극을 상기 회로 칩의 기판을 관통하는 비어 홀을 통해 회로 내의 전원 배선 또는 2차 전지 제어 회로에 접속하는, 2차 전지 탑재 회로 칩.
  15. 삭제
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  25. 회로와 일체로 형성되는 2차 전지 탑재 회로 칩으로서,
    상기 회로에 접한 영역에, 면 구조의 전극을 포함하는 2차 전지를 형성하고,
    상기 2차 전지의 상기 면 구조의 전극 이외는 일체적으로 형성되며, 상기 면 구조의 전극만 복수 개의 영역으로 분할되어 있고,
    상기 2차 전지는, 상기 복수 개의 영역으로 분할된 전극에 대응하는 복수 개의 2차 전지를 형성하고,
    상기 복수 개의 영역에 각각 대응하는 복수 개의 2차 전지는 외부 배선 또는 내부 배선에 의해 직렬로 연결되는, 2차 전지 탑재 회로 칩.
  26. 삭제
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