WO2017022347A1 - 二次電池搭載チップの製造方法 - Google Patents

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chip
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secondary battery
semiconductor secondary
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和之 津國
龍雄 井上
友和 齋藤
樹里 小笠原
孝司 殿川
拓夫 工藤
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株式会社日本マイクロニクス
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Definitions

  • the present invention relates to a method for manufacturing a secondary battery mounting chip in which a secondary battery is integrally formed on a chip manufactured on a wafer such as a silicon substrate.
  • Patent Document 1 a semiconductor device in which a solid thin film secondary battery is monolithically built by forming a solid thin film secondary battery on a substrate, and further, an electronic element and a solid thin film secondary battery are monolithically circuitized.
  • a configured semiconductor device is disclosed.
  • the solid thin film secondary battery is an all solid lithium ion secondary battery, and a solid thin film secondary battery using a porous film formed by surface modification of a semiconductor element substrate as a negative electrode active material is formed on the substrate.
  • a solid-state secondary battery is built in monolithically.
  • the IC / LSI chip 116 of the monolithic secondary battery built-in type semiconductor element substrate connects the solid-state thin film secondary battery formed monolithically to the IC / LSI part through internal connections 112-1 and 112-2.
  • a monolithic solid-state thin film secondary battery group 110-1 for supplying power to the memory circuit unit 114 and a monolithic secondary battery group for mainly supplying power to the logic circuit unit 113. 110-2 is integrated together with the circuit group. Both can be electrically connected by a plurality of internal connections. External connection is possible, but in this case, the merit of the monolithic method is considered to be greatly lost.
  • Patent Document 2 discloses a battery-mounted integrated circuit device in which a semiconductor chip is mounted on a solid battery.
  • the solid battery has a charging element including a positive electrode, a negative electrode, and a solid electrolyte, and a protective film outside the charging element, and the protective film has a multilayer structure, at least one of which has a positive potential.
  • Protective film prevents diffusion of ions responsible for charge / discharge into the integrated circuit and prevents deterioration of semiconductor device characteristics and malfunctions, so that it can be incorporated into a package.
  • a circuit device can be provided.
  • a silver paste is applied on a lead frame 120 manufactured for battery mounting, and the solid battery 122 is heated at 200 ° C. and installed.
  • a liquid epoxy resin is applied thereon, a semiconductor chip 124 is installed, and the semiconductor chip 124 and the lead frame 120, and the solid battery 122 and the lead frame 120 are soldered with a gold wire 128 having a diameter of 100 ⁇ m which is coated with an insulating film. Wired and sealed with epoxy resin 126.
  • Patent Document 3 discloses a structure of a thin film battery integrated element that is formed by directly laminating a thin film battery on a chip or element, and can electrically connect the thin film battery and the element without using connection means such as a wire. It is disclosed.
  • An element an electrically non-conductive insulating layer covering the element, a pair of element terminals suspended on the element or on its side surface, and on the element terminal from its upper end to the position of the uppermost surface of the insulating layer
  • a pair of vertical conductors having conductivity, and a thin film battery including a negative electrode thin film and a positive electrode thin film formed on the pair of vertical conductors are provided. Further, it may be configured to include a pair of electrode conductors that are horizontally spaced apart on the insulating layer and disposed on the pair of vertical conductors and are electrically connected to the positive electrode and the negative electrode of the thin film battery.
  • Patent Document 4 discloses a configuration in which an all-solid battery is stacked on a RAM chip. A passivation film is applied to the surface of the RAM, and a positive or negative electrode material film of the battery, a solid electrolyte film, and a negative or positive electrode material film of the battery are sequentially formed thereon. As for the connection between the battery and the RAM chip, the ground terminal and the power supply terminal of the circuit integrated in the semiconductor are connected to the positive electrode and the negative electrode of the battery through the current collector.
  • a solid thin film secondary battery is separately manufactured as a circuit chip and physically manufactured on a semiconductor substrate.
  • Solid thin-film secondary batteries are thinner and smaller than conventional secondary batteries, such as nickel-cadmium storage batteries and lead storage batteries, so that the secondary batteries can be greatly saved in space. It is also possible to use a very small battery such as a micro battery. For this reason, the structure that is stacked and mounted on the circuit chip does not require a space for mounting the secondary battery, can realize a small device, and can directly form the secondary battery in the circuit. Is possible.
  • a structure in which a solid thin film secondary battery is separately manufactured as a circuit chip and physically mounted on a semiconductor substrate and integrated is a floating structure that is parasitic on connection wires (wires) connected to the solid thin film secondary battery and the semiconductor substrate. This causes noise due to capacitance and stray reactance, and reduces the slew rate of the integrated circuit.
  • the structure in which a solid thin film secondary battery is manufactured by providing a solid thin film secondary battery manufacturing region on a semiconductor substrate has a drawback that the area of the solid thin film secondary battery is increased.
  • a semiconductor integrated circuit element is also called an IC (Integrated Circuit) chip or an integrated circuit chip.
  • IC Integrated Circuit
  • a plurality of semiconductor integrated circuit elements are simultaneously formed on a silicon wafer and cut into individual chips by dicing.
  • the prior art is simply to stack secondary batteries on an integrated circuit according to conventional techniques. It is only disclosed. This is because, due to restrictions on the manufacturing conditions of the stacked secondary battery, consistency in the manufacturing process cannot be achieved with the integrated circuit manufacturing technology, and it is difficult to form the secondary battery on the same integrated circuit, A method that can be specifically manufactured is a problem.
  • the structure in which the secondary battery is directly stacked and mounted on the integrated circuit chip is effective against power supply noise and load fluctuations. It is desired to efficiently produce a uniform secondary battery with a small amount of the battery.
  • the present invention relates to an integrated circuit chip in which oxide semiconductor secondary batteries that can be formed as thin films are integrally formed, and to provide a manufacturing method capable of simultaneously and uniformly manufacturing an oxide semiconductor secondary battery on a plurality of chips. It is aimed.
  • the chip on which the secondary battery is mounted is characterized in that the integrated circuit and the secondary battery are integrally formed, and the secondary battery is stacked in a region facing the integrated circuit.
  • the integrated circuit has at least an element part formed by a logic circuit, a sensor, or a MEMS (Micro Electro Mechanical Systems), and a logic circuit, a memory element, a CPU (Central Processing Unit) or an electronic circuit, or It is a circuit in which a functional element such as MEMS in which any one of mechanical element parts, sensors, or actuators is added to an electronic circuit.
  • a method of manufacturing a chip equipped with an oxide semiconductor secondary battery according to the present invention includes a chip in which an oxide semiconductor secondary battery formed by laminating a first electrode, a charge functional layer, and a second electrode is laminated on a circuit.
  • a region corresponding to a plurality of chips can be formed without individually forming an oxide semiconductor secondary battery for the region corresponding to each chip of the plurality of chips formed on the wafer.
  • a stacking process in which oxide semiconductor secondary batteries are integrally stacked, and an oxide semiconductor secondary battery that is integrally formed, corresponding to each chip, leaving a region corresponding to each chip.
  • the first electrode connection line forming process for connecting the first electrode to the first electrode pad formed on each chip, and the second electrode connected to a second electrode pad different from the first electrode pad formed on the chip
  • the second electrode connection line forming process is provided, and the oxide semiconductor secondary battery and the integrated circuit are connected.
  • the first electrode and the first electrode connection line are formed by forming a first electrode on each chip via an insulating layer, and forming the first electrode on each chip via a via hole in the insulating layer.
  • a first electrode connection line formation process for forming a first electrode connection line connected to the first electrode pad of the chip, and the first electrode formation process and the first electrode connection line formation process are performed simultaneously.
  • the first electrode Before forming the first electrode on each chip through the insulating layer formed on each chip, it has a first planarization process for planarizing the insulating layer, and the first electrode is a uniform layer It is trying to become.
  • the film thickness of the insulating layer is made so as to cover the first electrode pad and flatten the step between the insulating layer and the first electrode. Having a second planarization process to thicken. This second planarization process can protect the first electrode pad. In addition, the step between the insulating layer and the first electrode is flattened by this second flattening process, and the layers stacked thereafter are uniformly manufactured.
  • a second electrode connection line forming process for connecting the second electrode to a second electrode pad different from the first electrode pad formed on the chip is provided.
  • An insulating layer forming process for forming an insulating layer on each chip, a process for flattening the insulating layer, and an opening forming process for forming an opening communicating with each chip in the insulating layer are performed on the insulating layer.
  • the charging functional layer includes an n-type metal oxide semiconductor formation process for forming an n-type metal oxide semiconductor layer on the first electrode, and an insulator and an n-type metal oxide on the n-type metal oxide semiconductor layer.
  • a charge layer forming process for forming a charge layer made of a semiconductor and a p-type metal oxide semiconductor layer forming process for forming a p-type metal oxide semiconductor layer on the charge layer are formed.
  • the connection between the second electrode and the chip includes a passivation film forming process in which an insulating passivation film is formed in a region covering the individual oxide semiconductor secondary battery including the second electrode after the second electrode is formed; A region corresponding to the two electrodes, a removal process for removing the passivation film in a region corresponding to each chip to which the second electrode is connected, and a region where the passivation is removed by the removal process, the second electrode and each chip And a second electrode connection line forming process for forming a second electrode connection line pattern for connecting the two.
  • the charging layer is formed by applying and baking a chemical solution containing fatty acid titanium and silicone oil.
  • the charging layer formed by firing is irradiated with ultraviolet rays.
  • the integrally formed oxide semiconductor secondary battery is divided into a plurality of pieces, and a plurality of secondary batteries are formed for each chip.
  • a series connection line forming process in which a plurality of oxide semiconductor secondary batteries formed for each chip are connected in series.
  • oxide semiconductor secondary batteries in the chip without connecting some of the oxide semiconductor secondary batteries of the plurality of oxide semiconductor secondary batteries formed for each chip to the electrode pads of each chip And a series connection line forming process for connecting in series.
  • the series connection line formation process is performed simultaneously with the second electrode connection line formation process for connecting the second electrode and the second electrode pad formed on the wafer.
  • the oxide semiconductor secondary battery manufactured by the manufacturing method of the chip on which the oxide semiconductor secondary battery of the present invention is mounted includes an insulating layer formed on the chip and a first formed on the opening of the insulating layer.
  • a second electrode connection line connecting the pads is constituted by a laminated body laminated in this order.
  • a wafer manufactured by a method for manufacturing a chip on which an oxide semiconductor secondary battery according to the present invention is mounted includes a plurality of chips and a plurality of oxide semiconductor secondary batteries formed on the plurality of chips.
  • Some of the oxide semiconductor secondary batteries among the oxide semiconductor secondary batteries may be oxide semiconductor secondary batteries that are not connected to the chip and independent from a plurality of chips.
  • a method of manufacturing a chip equipped with an oxide semiconductor secondary battery according to the present invention includes a chip in which an oxide semiconductor secondary battery formed by laminating a first electrode, a charge functional layer, and a second electrode is laminated on a circuit.
  • an oxide semiconductor secondary battery is formed by laminating a plurality of chips formed on a wafer so as to cover a surface facing the integrated circuit, and then a region corresponding to each integrated circuit. This is a method of manufacturing a secondary battery mounted circuit chip for dividing the oxide semiconductor secondary battery.
  • oxide semiconductor secondary batteries are stacked on a plurality of chips at a time makes it possible to produce uniform oxide semiconductors with less variation.
  • a secondary battery can be manufactured. In order to leave the oxide semiconductor secondary battery corresponding to each chip, it is only necessary to remove unnecessary oxide semiconductor secondary batteries from the oxide semiconductor secondary batteries formed on the chip by pattern etching or the like. Simplify the process.
  • the present invention provides a chip region that does not require the formation of an oxide semiconductor secondary battery, even if there is a chip that does not require the formation of an oxide semiconductor secondary battery among a plurality of chips formed on a wafer.
  • An oxide semiconductor secondary battery is stacked in a region including Thereby, a uniform oxide semiconductor secondary battery with little variation can be manufactured.
  • the oxide semiconductor secondary battery on the chip that does not require the formation of the oxide semiconductor secondary battery may be removed by a division process and does not require a special manufacturing process.
  • Dividing an oxide semiconductor secondary battery stacked on a chip into multiple oxide semiconductor secondary batteries can be realized simply by designing the shape of the resist pattern in the division process to match the shape of the chip. This can be realized without the need for a manufacturing process.
  • the connection line for connecting the divided oxide semiconductor secondary batteries in series can be realized by the same process as the second electrode connection line manufacturing process, and does not require a special manufacturing process.
  • 3A and 3B illustrate an oxide semiconductor secondary battery stacked over a chip formed over a wafer.
  • 10A and 10B illustrate a manufacturing process for forming an oxide semiconductor secondary battery.
  • 4A and 4B illustrate a divided state of an oxide semiconductor secondary battery.
  • tip. 4A and 4B illustrate examples of various divided shapes of an oxide semiconductor secondary battery.
  • An oxide semiconductor secondary battery is safe and has a high energy density and can be produced with a thin film, and can be significantly reduced in mounting space.
  • the present invention provides an oxide semiconductor secondary battery that realizes further space saving by forming an oxide semiconductor secondary battery on a surface facing a plurality of chips formed on a wafer and packaging it as an integrated structure. This is a method of manufacturing a mounted chip.
  • the chip has at least an element part formed by a logic circuit, a sensor, or MEMS (Micro Electro Mechanical Systems), and a logic circuit, memory element, CPU (Central Processing Unit) or electronic A functional element such as MEMS in which any one of mechanical element parts, sensors, or actuators is added to the circuit is formed.
  • MEMS Micro Electro Mechanical Systems
  • CPU Central Processing Unit
  • a functional element such as MEMS in which any one of mechanical element parts, sensors, or actuators is added to the circuit is formed.
  • FIG. 1 is a cross-sectional view showing the structure of an oxide semiconductor secondary battery stacked on a chip.
  • the oxide semiconductor secondary battery 10 has a basic structure in which a charge functional layer 14 is sandwiched between a first electrode 12 and a second electrode 16. For example, by connecting the negative power supply electrode of the power supply to the first electrode 12 of the oxide semiconductor secondary battery 10 and connecting the positive power supply electrode of the power supply to the second electrode 16 of the oxide semiconductor secondary battery 10 and applying a voltage. Charge is accumulated in the charging function layer 14.
  • the oxide semiconductor secondary battery refers to a device including an oxide semiconductor and having a power storage function.
  • the charging function layer 14 is formed of a plurality of layers such as an n-type metal oxide semiconductor, an n-type metal oxide semiconductor and an insulator, and a p-type metal oxide semiconductor. Composed.
  • the secondary battery targeted by the present invention is a secondary battery that does not require an additional substrate and can be manufactured by a process that does not affect thermal, mechanical, and electrical effects on the integrated circuit. That is, the secondary battery targeted by the present invention is not an all-solid lithium ion secondary battery but an oxide semiconductor secondary battery.
  • An all-solid-state lithium ion secondary battery is composed of a plurality of layers such as a solid electrolyte and a current collector, but adversely affects the chip in its manufacturing process.
  • FIG. 2 is a plan view of a wafer on which a plurality of chips are formed
  • FIG. 3 is a diagram showing the configuration of the chips.
  • a plurality of chips 22 are formed on the wafer 20 by a semiconductor manufacturing process.
  • Each chip 22 includes, for example, a chip substrate 24, electrode pads 26, and an electronic circuit 28 as shown in FIG.
  • a plurality of electrode pads 26 are formed on the periphery of the chip substrate 24.
  • An electronic circuit 28 is formed on the chip substrate 24 so as to be surrounded by the plurality of electrode pads 26.
  • Connected to the electrode pad 26 are positive and negative power supply electrodes of a voltage source supplied to the electronic circuit 28 and signal lines of the electronic circuit.
  • the electronic circuit 28 is, for example, an integrated circuit in which logic circuits such as a memory and a CPU, and a large number of MOS transistors are arranged.
  • the electronic circuit 28 may be a MEMS, such as a mechanical element part, a sensor, or an actuator, in addition to a logic circuit such as a memory or a CPU.
  • MEMS such as a mechanical element part, a sensor, or an actuator, in addition to a logic circuit such as a memory or a CPU.
  • the region of the oxide semiconductor secondary battery may be limited depending on the type of the electronic circuit 28, it can be handled by patterning in the formation process of each layer.
  • FIG. 4 is an example showing a cross-sectional view of a chip passivated on a wafer.
  • an oxide semiconductor secondary battery is formed in the secondary battery mounting region 46 on the chip 22.
  • the chip 22 on which the oxide semiconductor secondary battery is formed is cut at the scribe region 44 and divided into individual chips.
  • the sectional view shows a multilayer wiring structure in which the chip 22 is provided with a gate electrode 32, a first wiring layer 34, a second wiring layer 36, and a third wiring layer 38. Each wiring layer is electrically connected through a via hole 42. Electrical connection between each wiring layer and an external element is performed through the electrode pad 40.
  • the pad region has a size in the vertical direction of about 1 ⁇ m while the size in the horizontal direction is several tens of ⁇ m.
  • a passivation film 39 is formed as a surface protective film on the uppermost wiring (here, the third wiring layer 38). However, the passivation film 39 is not formed on the electrode pad 40 for wire bonding or the like but is opened. In the semiconductor manufacturing process, the backgrinding and testing processes will continue, but after the manufacturing process up to the pad opening is completed, the oxide semiconductor secondary battery is mounted on the chip by stacking the oxide semiconductor secondary battery. Manufactured chips.
  • FIG. 5 is a diagram showing a secondary battery forming region in which oxide semiconductor secondary batteries are stacked on a wafer.
  • the secondary battery forming region 48 is a region including a region that covers all of the plurality of chips and a region that does not correspond to the chip (for example, a scribe region).
  • the oxide semiconductor secondary battery does not need to be mounted on all chips, and may be mounted on a predetermined number of integrated circuits. Even in this case, the region where the oxide semiconductor secondary battery is not mounted on the chip 22 is included in the secondary battery formation region 48, and the oxide semiconductor secondary battery is formed in the region including all the chips. This is because it is possible to form a uniform layer with less variation when the layers are collectively formed on a uniform plane.
  • FIG. 6 shows another example in which, after an oxide semiconductor secondary battery is formed in the secondary battery formation region 48, an area corresponding to each chip of the formed oxide semiconductor secondary battery is left, and other areas that do not correspond to each chip. It is the figure which removed the area
  • the oxide semiconductor secondary battery exists only in the region corresponding to the chip 22. If there exists the chip
  • FIG. 7 shows a specific example of an oxide semiconductor secondary battery mounted on a chip.
  • an oxide semiconductor secondary battery 50 includes an n-type metal oxide semiconductor layer 54, a charge layer 56 that accumulates charges, a p-type metal oxide semiconductor layer 58, and a second electrode 60 on a first electrode 52.
  • the charge functional layer 14 shown in FIG. 1 is composed of a stacked body of an n-type metal oxide semiconductor layer 54, a charge layer 56, and a p-type metal oxide semiconductor layer 58.
  • the first electrode 52 and the second electrode 60 are conductive films.
  • a material of the first electrode 52 and the second electrode 60 for example, aluminum used in a general semiconductor manufacturing process can be used.
  • As the formation method there is sputtering on a substrate. Note that other metal materials and formation methods may be employed as long as the formation temperature does not affect the mounted object (in this case, a semiconductor integrated circuit or the like).
  • titanium oxide As a material of the n-type metal oxide semiconductor layer 54, for example, titanium oxide can be used.
  • the charging layer 56 is a layer made of an insulator and an n-type metal oxide semiconductor.
  • the n-type metal oxide semiconductor to be filled include titanium oxide, tin oxide, and zinc oxide. Titanium oxide is preferable.
  • silicone oil can be used as the insulator.
  • the charging layer 56 is formed by mixing fatty acid titanium and silicone oil and baking them at a temperature of 350 to 400 ° C. after application. Thereafter, the charging layer 56 can be irradiated with ultraviolet rays to increase the charging capacity.
  • nickel oxide or the like can be used as a material of the p-type metal oxide semiconductor layer 58.
  • FIG. 8 is a flowchart showing a method for manufacturing a chip on which the oxide semiconductor secondary battery according to the present invention is mounted.
  • 9 to 12 are diagrams for explaining the state of each chip in each manufacturing process.
  • FIG. 9 is a diagram for explaining the state of the chip in the process of forming the first electrode and the first electrode connection line.
  • FIG. 10 is a diagram illustrating a chip cross-sectional structure in a manufacturing process for forming a secondary battery.
  • FIG. 11 is a diagram for explaining the state of the chip in the secondary battery division and passivation film manufacturing process.
  • FIG. 12 is a diagram illustrating a chip in the manufacturing process for forming the second electrode connection line of the second electrode.
  • step S1 a wafer for which the previous process has been completed is prepared.
  • FIG. 9A shows the wafer 20 in which the passivation film 70 is formed on the chip 22.
  • the passivation film 70 is formed on the entire surface of the wafer.
  • the surface of the passivation film 70 is planarized by polishing or the like.
  • step S2 a region corresponding to the first electrode pad 74 of the chip 22 is opened in the passivation film 70.
  • the first electrode pad 74 is connected to the first electrode.
  • FIG. 9B shows a state in which a first electrode connection opening 72 is provided in the passivation film 70 corresponding to the first electrode pad 74 of the chip 22 connected to the first electrode.
  • the opening of the passivation film 70 is patterned by masking with a resist pattern leaving the first electrode connection opening 72, and the passivation film 70 existing in the region to be the first electrode connection opening 72 is removed by etching. By doing. Etching can be performed by either wet etching or dry etching. After the etching, the resist pattern is removed. Planarization and opening can be performed simultaneously using photosensitive polyimide.
  • a photoresist pattern is formed on the passivation film 70 in order to form a metal thin film for the first electrode and the first electrode connection line.
  • the photoresist pattern is formed by, for example, photolithography, applying a photoresist (photosensitive resin) to the wafer, applying light to a region other than the first electrode formation region, altering the resin, and altering with a developer. Melt the parts that are not.
  • the photoresist is applied by spin coating or baking. And it develops by irradiating light (ultraviolet rays) with an exposure apparatus, and the photoresist other than the irradiated portion is removed.
  • a negative resist that can easily obtain a reverse taper shape is used.
  • the first electrode and the first electrode connection line are formed by sputtering, vapor deposition, or the like with a conductive electrode material.
  • a conductive electrode material titanium, aluminum, or an alloy thereof can be used.
  • step S5 the first electrode and the first electrode connection line are formed by removing the photoresist with an organic solvent.
  • FIG. 9C shows a state in which the first electrode 52 and the first electrode connection line 76 are formed.
  • the first electrode connection line 76 is formed by forming a side surface of the passivation film 70 with a metal material in the first electrode connection opening 72, and is connected to the first electrode pad 74 connected to the first electrode. is doing. The formation of the first electrode 52 and the first electrode connection line 76 can be performed simultaneously.
  • the film of the passivation film 70 covers the first electrode pad 74 and flattens the step between the passivation film 70 and the first electrode 52. Increase the thickness. With this manufacturing process, the first electrode pad 74 is protected by the passivation film 70.
  • the same material as that of the passivation film 70 is desirable, but other materials may be used.
  • a material of the passivation film 70 for example, SiO 2 or SiN can be used.
  • Etching can be performed by wet etching or dry etching. After etching, the resist pattern is removed. Opening can be performed using photosensitive polyimide instead of resist.
  • the planarization treatment may be performed using a method such as mechanical polishing or chemical mechanical polishing.
  • an n-type metal oxide semiconductor layer 54 is formed on the entire surface of the planarized wafer.
  • the n-type metal oxide semiconductor layer 54 is formed by forming the n-type metal oxide semiconductor 54 by sputtering or the like. Since the film is formed on the entire surface of the wafer, patterning and ashing are unnecessary.
  • a charging layer material is applied to the entire surface of the wafer and baked by heating.
  • the material for the charging layer is liquid because the fatty acid titanium and the silicone oil are mixed. Since the charging layer can be formed by coating, a uniform charging layer can be produced in a short time.
  • the application is performed by spin coating to drop the liquid charge layer material while rotating the wafer at a high speed to form a charge layer on the entire surface of the wafer. Thereafter, the charging layer is baked by heating at a temperature of 350 to 400 ° C. Thereafter, the fired charge layer is irradiated with ultraviolet rays to change the conductivity of the charge layer.
  • step S8 a p-type metal oxide semiconductor layer 58 is formed on the entire surface of the wafer by sputtering or the like.
  • step S9 a second electrode is formed on the entire surface of the wafer by sputtering or the like.
  • FIG. 10 shows a state in which each layer constituting the oxide semiconductor secondary battery is formed in steps S6 to S9.
  • FIG. 10A shows a state in which the n-type metal oxide semiconductor layer 54 is formed on the surface planarized in step S5.
  • FIG. 10B shows a state where the charge layer 56 is formed on the upper surface of the n-type metal oxide semiconductor layer 54.
  • FIG. 10C shows a state where the p-type metal oxide semiconductor layer 58 is formed on the upper surface of the charge layer 56.
  • FIG. 10D shows a state in which the second electrode 60 is formed on the upper surface of the p-type metal oxide semiconductor layer 58.
  • the planarization process when the planarization process is performed, the n-type metal oxide semiconductor layer 54, the charge functional layer 56, and the p-type metal oxide semiconductor layer 58 that form the secondary battery have a uniform thickness. Thus, variation between chips can be suppressed.
  • step S10 the oxide semiconductor secondary battery formed on the wafer at a time is divided into chips.
  • the division is performed by removing unnecessary regions by etching.
  • the oxide semiconductor secondary battery in the region corresponding to the chip is removed.
  • the oxide semiconductor secondary battery mounted on the chip can be further divided into a plurality of parts. In this case, when the oxide semiconductor secondary batteries divided into a plurality are connected in series, the supply voltage to a predetermined chip can be increased.
  • a part of the divided oxide semiconductor secondary battery is made to exist independently (that is, without being used as a power source for the integrated circuit, to be present on the chip and to other electronic elements existing outside the chip). It is also possible to use a power supply.
  • etching for dividing, first, a region desired to remain in the oxide semiconductor secondary battery, that is, a region corresponding to the chip is masked with a resist pattern, and dry etching is performed using a gas corresponding to each layer.
  • a gas corresponding to each layer For example, chlorine-based dry etching such as HBr or Cl, or fluorine-based gas such as CF 4 or CHF 3 can be used.
  • FIG. 11 shows a state in which the oxide semiconductor secondary batteries 50 formed on the wafer at once are divided for each chip 22.
  • an oxide semiconductor secondary battery in which a first electrode 52, an n-type metal oxide semiconductor layer 54, a charge layer 56, a p-type metal oxide semiconductor layer 58 and a second electrode 60 are sequentially stacked. Is formed.
  • Each oxide semiconductor secondary battery is separated from the other chip 22 and becomes an independent oxide semiconductor secondary battery.
  • the region corresponding to the first electrode connection pad 74 and the region corresponding to the second electrode connection pad 78 of the chip 22 are not included in the secondary battery formation region.
  • FIG. 12 shows a state where the oxide semiconductor secondary battery mounted on the chip 22 is further divided.
  • the oxide semiconductor secondary battery 50 (see FIG. 11) formed in the center portion of the chip 22 is replaced with the oxide semiconductor secondary battery 50-2 corresponding to the first electrode connection pad 74 of the chip 22.
  • the oxide semiconductor secondary battery 50-1 corresponding to the second electrode connection pad 78 is shown in a divided state.
  • the first electrode 52 is divided in advance into a first electrode 52-1 and a first electrode 52-2 in the first electrode formation process.
  • the n-type metal oxide semiconductor layer 54 is divided into an n-type metal oxide semiconductor layer 54-1 and an n-type metal oxide semiconductor layer 54-2.
  • the charge layer 56 is divided into a charge layer 56-1 and a charge layer 56-2.
  • the p-type metal oxide semiconductor layer 58 is divided into a p-type metal oxide semiconductor layer 58-1 and a p-type metal oxide semiconductor layer 58-2.
  • the second electrode 60 is divided into a second electrode 60-1 and a second electrode 60-2. These divisions can be performed in the same manufacturing process as the division process of the oxide semiconductor secondary battery.
  • FIG. 13 shows examples of various divided shapes of the oxide semiconductor secondary battery mounted on the chip 22.
  • the split shape of the oxide semiconductor secondary battery mounted on the chip 22 may be various shapes.
  • the oxide semiconductor secondary battery is divided into two parts, that is, an oxide semiconductor secondary battery 50-1 and an oxide semiconductor secondary battery 50-2.
  • an oxide semiconductor secondary battery is divided into an oxide semiconductor secondary battery 50-3, an oxide semiconductor secondary battery 50-4, an oxide semiconductor secondary battery 50-5, and an oxide semiconductor secondary battery.
  • the battery 50-6 is divided into four pieces.
  • the oxide semiconductor secondary battery is divided into three parts: an oxide semiconductor secondary battery 50-5, an oxide semiconductor secondary battery 50-6, and an oxide semiconductor secondary battery 50-7. ing.
  • FIG. 13A the oxide semiconductor secondary battery is divided into two parts, that is, an oxide semiconductor secondary battery 50-1 and an oxide semiconductor secondary battery 50-2.
  • an oxide semiconductor secondary battery is divided into an oxide semiconductor secondary battery 50-3, an oxide semiconductor secondary battery 50-4, an oxide semiconductor secondary battery 50-5, and an oxide semiconductor secondary battery.
  • the battery 50-6 is divided into four pieces.
  • the oxide semiconductor secondary battery is divided into three parts: an oxide semiconductor secondary battery 50-5
  • one oxide semiconductor secondary battery 50-7 is not divided without dividing the two oxide semiconductor secondary batteries (50-3 and 50-4) shown in FIG. 13B. And divided into three secondary batteries.
  • the division shape of the oxide semiconductor secondary battery mounted on the chip 22 is not limited to the shape shown in FIG.
  • FIG. 14 shows a state after the oxide semiconductor secondary battery 50-8 on the chip 22 that does not require the mounting of the oxide semiconductor secondary battery is removed in the division process.
  • the first electrode 52 is not formed on the chip 22 that does not require the mounting of the oxide semiconductor secondary battery.
  • the oxide semiconductor secondary battery 50-8 existing in the region of the chip 22 that does not require the mounting of the oxide semiconductor secondary battery is removed.
  • the removal of the oxide semiconductor secondary battery 50-8 is not required to be masked with a resist pattern, and can be performed by the same manufacturing process as the division process of the oxide semiconductor secondary battery.
  • the oxide semiconductor secondary battery 50 is formed on the chip 22, and further, a process of forming a protective film and connecting the second electrode 60 to the second electrode pad 78 of the chip 22 is necessary. is there.
  • a passivation film as a protective film is formed in a region covering the second electrode 60.
  • the passivation film is formed by depositing an insulating material over the entire surface of the wafer.
  • the insulating material the same material as the passivation film of the chip is desirable, but other materials may be used.
  • the insulating material for example, SiO 2 , SiN, or polyimide can be used.
  • a region other than the region corresponding to the second electrode 60 is masked with a resist pattern, and the passivation film existing in the region corresponding to the second electrode 60 is removed by etching.
  • Etching can be performed by wet etching with an appropriate chemical solution such as a mixed acid or by dry etching in a fluorine system such as CF 4 or CHF. After etching, the resist pattern is removed.
  • FIG. 15A shows the chip 22 in which the passivation film 80 is formed on the wafer 20 including the oxide semiconductor secondary battery 50.
  • the passivation film 80 is formed on the entire surface of the wafer, the opening for connecting the secondary electrode 60 of the oxide semiconductor secondary battery 50 and the second electrode pad 78 of the chip 22 to the passivation film 80, the chip It is necessary to provide 22 electrode pad openings.
  • FIG. 15B is a view showing a state in which an opening is provided in the passivation film 80.
  • a second electrode connection opening 82-1 is formed above the second electrode 60 of the oxide semiconductor secondary battery 50, a second electrode connection opening 82-2 is formed above the second electrode pad 78, and A first electrode connection opening 72-1 is provided in the upper part of the first electrode pad 74.
  • the upper part of the electrode pad 26 of the chip 22 needs to be opened for wire bonding.
  • the opening can be masked with a resist pattern except for the area to be opened, and etching can be performed by wet etching or dry etching. After the etching, the resist pattern is removed.
  • a photoresist pattern for connecting the second electrode is formed on the passivation film 80.
  • the formation of the photoresist pattern is the same as the method of forming the first electrode 52, and is performed by photolithography. In order to employ a lift-off process, a negative resist that can easily obtain a reverse taper shape is used.
  • a conductive electrode material is deposited by sputtering or vapor deposition to form the second electrode connection line 84.
  • a material of the electrode material for example, titanium, aluminum, or an alloy thereof can be used.
  • the photoresist formed in step S12 is removed by ashing with oxygen plasma.
  • FIG. 15C shows a chip on which the oxide semiconductor secondary battery in which the second electrode connection line 84 is formed is mounted.
  • the second electrode connection line 84 connects the second electrode 60 and the second electrode pad 78 of the chip 22.
  • the second electrode connection line 84 is insulated from the other layers of the oxide semiconductor secondary battery through the passivation film 80.
  • FIG. 16 shows that the oxide semiconductor secondary battery formed on the chip 22 is further divided into two oxide semiconductor secondary batteries, an oxide semiconductor secondary battery 50-1 and an oxide semiconductor secondary battery 50-2. Indicates a mounted chip.
  • FIG. 16A shows a state in which a passivation film 80 is formed.
  • FIG. 16B shows a state in which an opening is provided in the passivation film 80 formed in FIG. Since the passivation film 80 is also formed in a region where the oxide semiconductor secondary battery is divided into the oxide semiconductor secondary battery 50-1 and the oxide semiconductor secondary battery 50-2, FIG. As shown, an opening 82-3 is also provided in a region divided into the oxide semiconductor secondary battery 50-1 and the oxide semiconductor secondary battery 50-2.
  • the opening 82-1 corresponding to the second electrode 60-1
  • An opening 82-2 corresponding to the second electrode 60-2 is provided.
  • FIG. 16C shows a state where the second electrode connection line 84-1 and the series connection line 86 are formed.
  • the second electrode connection line 84-1 is formed in a region including the opening 82-3.
  • the second electrode connection line 84-1 connects the second electrode 60-1 and the second electrode pad 78.
  • the series connection line 86 connects the two oxide semiconductor secondary batteries 50-1 and the oxide semiconductor secondary battery 50-2 in series by connecting the first electrode 52-1 and the second electrode 60-2. Let That is, an oxide semiconductor secondary battery having a double voltage value is realized by the series connection line 86.
  • the divided oxide semiconductor secondary batteries do not have to be connected in series with all the oxide semiconductor secondary batteries.
  • the oxide semiconductor secondary battery 50-7 may be independent from the chip 22 without being connected to the chip 22 and the oxide semiconductor secondary batteries 50-1 and 50-2. .
  • the oxide semiconductor secondary battery 50-7 can be used for supplying power to other electronic elements.
  • step S3 and step S12 a lithographic method using a photoresist pattern is used, but the same effect can be obtained by a printing technique.
  • the printing technique include a screen, a gravure, and an ink jet.
  • the chip on which the oxide semiconductor secondary battery is mounted is completed by the manufacturing process so far, but a protective film covering the chip on which the oxide semiconductor secondary battery is mounted may be formed as necessary.
  • a thick wafer is used so that the wafer does not break during the manufacturing process.
  • a wafer having a diameter of 300 mm has a thickness of 775 ⁇ 25 ⁇ m. Therefore, in step S14, the wafer is shaved and thinned by back grinding.
  • the back grinding process is performed on the back surface of the wafer, and the diamond is ground with a die having a blade edge and is usually finished to a thickness of about 300 ⁇ m.
  • the wafer that has been back-ground is diced in step S15 and separated as a chip on which an individual oxide semiconductor secondary battery is mounted.
  • the scribe region 44 is cut with a diamond cutter or the like.
  • step S16 the chip on which the diced oxide semiconductor secondary battery is mounted is packaged in step S16.
  • An Ag paste is applied to the lead frame to be mounted, and a chip on which the oxide semiconductor secondary battery is mounted is scrubbed and bonded, and the Ag paste is cured to fix the chip.
  • the chip electrode pads and the lead frame external electrodes are connected by wire bonding. Then, sealing with a mold completes a chip on which the oxide semiconductor secondary battery is mounted.
  • the oxide semiconductor secondary battery mounted on the chip not only functions as a backup power source in the event of a power failure or power outage, but also has the function of improving the slew rate by supplying power following changes in the load on the integrated circuit .
  • FIG. 17 is a view equivalently showing a state in which an external power source 92 is connected to the chip 90 mounted with an oxide semiconductor secondary battery according to the present invention.
  • the power supply impedance 94-1 exists in the power supply line
  • the power supply impedance 94-2 exists in the ground line also on the ground side.
  • the chip 22 includes a circuit element 96 such as a transistor and a capacitor, and an output driver 98 in addition to the power supply wiring
  • the output signal line 102 has an equivalent capacitor depending on the wiring capacity and the terminal capacity of the input destination device of the signal line. Since it is in a state equivalent to being connected, the state is equivalent to that in which the decoupling capacitors 100-1 and 100-2 are connected.
  • a discharge current 99 flows through the output driver 98 as the output signal is turned on / off.
  • the decoupling capacitors 100-1 and 100-2 are positively connected between the power source and the ground in order to lower the power source impedance particularly at a high frequency.
  • a spike-like current flows through the power supply line and ground line of the circuit element 96 as the circuit operates. This current induces noise in the external power supply 92 and the power supply voltage changes, so that the integrated circuit cannot operate stably, and problems are likely to occur in terms of signal waveforms and noise generation.
  • the current consumed by the circuit element 96 flows through the power source of the chip 22.
  • the power supply of the chip 22 is supplied with a charge current of the output capacitance when “0 ⁇ 1”, and with a discharge current when “1 ⁇ 0”.
  • a current also flows through the power supply line and the ground line.
  • a through current may flow for a moment when the signal is switched from the power source of the output driver 98 to the ground.
  • the through current also causes a pulsed current to flow through the power supply line and the ground line.
  • FIG. 18 shows a state where the power supply noise 104-1 is generated on the power supply line and the ground noise 104-2 is generated on the ground line, and an actual measurement example of the power supply noise is also shown.
  • FIG. 19 is a diagram for explaining the effect of improving the signal fall time in the oxide semiconductor secondary battery mounted chip 90 according to the present invention.
  • the fall time of the conventional slew rate 106 was long due to the influence of the power source impedances 94-1 and 94-2 and the power source noise 104-1 and the ground noise 104-2.
  • the oxide semiconductor secondary battery mounting chip 90 according to the present invention since the oxide semiconductor secondary battery is directly mounted on the chip 22, the power source impedance viewed from the chip 22 is negligibly small. In addition, there is sufficient power supply capability against load fluctuations. As a result, as shown in FIG. 19, the slew rate 108 of the oxide semiconductor secondary battery mounted chip 90 can significantly reduce the fall time. Compared to the conventional slew rate 106, the improvement effect of the slew rate 108 of the chip 90 mounted with the oxide semiconductor secondary battery is remarkable.
  • the oxide semiconductor secondary battery mounting chip 90 includes an oxide semiconductor secondary battery stacked on the chip. For this reason, when power supply shortage by an external power supply arises, electric power is supplied from an oxide semiconductor secondary battery with low power supply impedance. As a result, even when the chip consumes a large amount of power, power is supplied, and the reduction in slew rate and generation of power supply noise can be suppressed. (Example)
  • SOG was applied onto the wafer by spin coating and cured.
  • the curing temperature was 350 ° C. or lower.
  • patterning was performed with a resist, and a first electrode pad for connecting the first electrode was opened by wet etching using a mixed acid. Thereafter, unnecessary resist was removed using an organic solvent.
  • a region other than the region where the first electrode connection line and the first electrode are formed is covered with a resist, a Ti metal film is formed with a thickness of 500 nm, and the first electrode connection line and the first electrode are formed by lift-off.
  • SOG was applied by spin for planarization and cured.
  • the formation region of the oxide semiconductor secondary battery was wet-etched using a mixed acid, and the SOG film on the first electrode was removed.
  • the n-type metal oxide semiconductor layer was formed by depositing TiO 2 over the entire wafer surface by sputtering.
  • the film thickness of the n-type metal oxide semiconductor layer was about 100 nm.
  • a mixed solution of titanium oxide and silicone oil was applied onto the wafer with a spin coater and baked at 300 ° C. to 400 ° C. Subsequently, the mixture after firing was irradiated with ultraviolet rays for 1.5 hours using a UV irradiation device.
  • the p-type metal oxide semiconductor layer was formed by depositing NiO on the charging layer by sputtering.
  • the film thickness of the p-type metal oxide semiconductor layer was about 200 nm.
  • the second electrode was formed by depositing Al on the p-type metal oxide semiconductor layer by sputtering.
  • the film thickness of the second electrode is about 300 nm.
  • oxide semiconductor secondary battery was formed on the wafer. Since this oxide semiconductor secondary battery is formed as one oxide semiconductor secondary battery for the entire surface of the wafer, it must be divided into individual oxide semiconductor secondary batteries corresponding to each chip. For this purpose, a resist was used and pattern etching was performed on the oxide semiconductor secondary battery.
  • the Al electrode other than the portion where the charged layer was left by removing the charged layer by treating with mixed acid (phosphoric acid type) was removed.
  • the NiO film (p-type metal oxide semiconductor layer) was etched by RIE using gasified compounds of alcohols and hydrocarbons.
  • CH4 was used as a main gas, and the charge layer and the NiO film (n-type metal oxide semiconductor layer) were etched by RIE.
  • residue removal and cleaning treatment with a cleaning solution were performed. Even after the last TiO 2 film (n-type metal oxide semiconductor layer) was etched, it was treated with a cleaning solution to remove residues. Thereafter, unnecessary resist was removed by ashing and a solvent system.
  • a silicon-based material was applied, dried, and irradiated with ultraviolet rays to form a protective film at a low temperature.
  • the treatment temperature was 150 ° C. or lower.
  • a predetermined second electrode pad portion was opened by treatment with mixed acid.
  • a second electrode connection line connecting the second electrode and the second electrode pad of the chip was formed by lift-off.
  • this invention includes the appropriate deformation
  • the manufacturing method according to the present invention can be employed.
  • an oxide semiconductor secondary battery is integrally laminated on a region corresponding to a single chip, and a single chip is formed on the integrally formed oxide semiconductor secondary battery.
  • the oxide semiconductor secondary battery corresponding to the single chip is formed by performing pattern etching for removing other areas not corresponding to the single chip while leaving the area corresponding to the single chip.
  • the detailed manufacturing method is substantially the same as the method of forming an oxide semiconductor secondary battery for each chip on the wafer 20 on which the plurality of chips 22 are formed (see the flowchart in FIG. 8). The description is omitted.
  • Oxide semiconductor secondary battery 12 1st electrode 14 Charging functional layer 16 2nd electrode 18 p-type metal oxide semiconductor layer 20 Wafer 22 Chip 24 Chip substrate 26, 40 Electrode pad 28 Electronic circuit 32 Gate electrode 34 1st wiring layer 36 Second wiring layer 38 Third wiring layer 39 Passivation film 42 Via hole 44 Scribe area 46 Secondary battery mounting area 48 Secondary battery formation area 50, 50-1 to 8 Oxide semiconductor secondary battery 52 First electrode 54 n-type Metal oxide semiconductor layer 56 Charging layer 58 P-type metal oxide semiconductor layer 60 Second electrode 70, 80 Passivation film 72, 72-1 First electrode connection opening 74 First electrode pad 76 First electrode connection line 78 First Two-electrode pad 82-1, 82-2, 82-3 Second electrode connection opening 84 Second electrode connection line 86 Series connection 90 chip mounted with oxide semiconductor secondary battery 92 external power supply 94-1, 94-2 power supply impedance 96 circuit element 98 output driver 99 discharge current 100-1, 100-2 decoupling capacitor 102 output signal line 104-1 power supply noise 104 -2 Ground noise

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Abstract

複数のチップ上に同時に均一に酸化物半導体二次電池が製造できる製造方法を提供する。第一電極５２と充電機能層（５４、５６、５８）と第二電極６０を積層して構成される酸化物半導体二次電池を、回路上に積層したチップの製造方法であって、ウェハ２０上に形成された複数のチップ２２の各チップ２２に対応した領域に対して個別に酸化物半導体二次電池を形成することなく、複数のチップ２２に対応した領域に対して一体的に酸化物半導体二次電池を積層して形成する積層プロセスと、一体的に形成された酸化物半導体二次電池に対して、各チップ２２に対応した領域を残して、各チップ２２に対応してない他の領域を除去するパターンエッチングを行い、各チップ２２に対応した個別酸化物半導体二次電池（５０－１、５０－２）に分割する分割プロセスと、を備えている。

Description

二次電池搭載チップの製造方法
　本発明は、シリコン基板等のウェハに作製されたチップに二次電池を一体形成する二次電池搭載チップの製造方法に関する。
　電気を充電して保存することができる二次電池は、鉛蓄電池、ニッケル・カドミウム蓄電池やリチウムイオン二次電池等が開発され実用に供されているが、近年、薄膜形成可能な全固体二次電池が注目され、その安全性と実装空間の狭小化により小型機器への適用が進められている。
　特許文献１には、基板の上に固体薄膜二次電池を形成することにより固体薄膜二次電池をモノリシックに内蔵させた半導体装置、さらに、これにより電子素子と固体薄膜二次電池がモノリシックに回路構成されている半導体装置が開示されている。固体薄膜二次電池は、全固体リチウムイオン二次電池であり、半導体素子基板の表面改質により形成した多孔質膜を負極活物質とする固体薄膜二次電池を該基板上に形成することにより固体薄膜二次電池をモノリシックに内蔵させている。
　図２０に示すように、モノリシック二次電池内蔵型半導体素子基板のＩＣ／ＬＳＩチップ１１６は、モノリシックに形成した固体薄膜二次電池を内部結線１１２－１，１１２－２によりＩＣ／ＬＳＩ部に接続されている。ＩＣ／ＬＳＩチップ１１６の基板には、メモリ回路部１１４に電力を供給するためのモノリシック固体薄膜二次電池群１１０－１、及び主として論理回路部１１３に電力を供給するためのモノリシック二次電池群１１０－２が回路群と一緒に集積されている。両者は、それぞれ複数の内部結線により電気的に接続することができる。外部結線も可能であるが、この場合は、モノリシック方式のメリットは大幅に失われることになると考えられている。
　特許文献２には、固体電池上に半導体チップを搭載した電池搭載型集積回路装置が開示されている。固体電池は、正極と負極と固体電解質とを含む充電要素と、充電要素の外部に保護膜とを有し、保護膜を多層構造として、その内の少なくとも一層が正の電位を有している。保護膜により、充放電を担うイオンの集積回路への拡散を防止して、半導体装置の特性劣化や誤動作を阻止することにより、パッケージに取り込むことができるため、実装面積を削減した電池搭載型集積回路装置を提供することが出来る。
　図２１に示されているチップは、電池搭載用に作製したリードフレーム１２０上に銀ペーストを塗布して、固体電池１２２を２００℃で加熱して設置している。その上に液状エポキシ樹脂を塗布して、半導体チップ１２４を設置し、絶縁被膜された直径１００μｍの金ワイヤー１２８で、半導体チップ１２４とリードフレーム１２０、固体電池１２２とリードフレーム１２０をハンダ付けしてワイヤリングし、エポキシ樹脂１２６で封止している。
　特許文献３には、チップ又は素子上に薄膜電池を直接積層して形成し、ワイヤー等の接続手段を用いることなく薄膜電池と素子とを電気的に連結し得る薄膜電池一体型素子の構造が開示されている。
　素子と、素子を被覆する電気的に不導体である絶縁層と、素子上又はその側面に垂設された一対の素子端子と、素子端子上にその上端から上記絶縁層の最上面の位置まで垂設された導電性を有する一対の垂直導体と、一対の垂直導体上に形成された負極薄膜と正極薄膜とを備える薄膜電池とを備えるように構成されている。また、絶縁層上に水平に離間して上記一対の垂直導体上に配設され、薄膜電池の正極及び負極と電気的に連結する一対の電極導体を備えるように構成してもよいとしている。
　特許文献４には、ＲＡＭチップ上に、全固体電池を積層した構成が開示されている。ＲＡＭの表面にはパッシベーション膜が施され、この上に、電池の正又は負極材料膜、固体電解質膜、電池の負又は正極材料膜が順次形成されている。電池とＲＡＭチップの接続は、半導体内に集積した回路の接地端子と電源端子が、集電体を介して電池の正極及び負極と接続されている。
特開２００４－２８１５９３号公報 特開２００７－０２６９８２号公報 特開２０００－１０６３６６号公報 特開昭５９－２５５３１号公報
　上述したように、固体薄膜二次電池を半導体基板に搭載する技術に関しては様々な提案がなされているが、大別すると、固体薄膜二次電池を回路チップとして別途作製し、物理的に半導体基板に搭載して一体化した構造、半導体基板に固体薄膜二次電池の作製領域を設けて固体薄膜二次電池を作製した構造、さらに、固体薄膜二次電池を回路チップ上に積層して搭載される構造がある。
　固体薄膜二次電池は、従来の二次電池であるニッケル・カドミウム蓄電池や鉛蓄電池に対して、薄くて小型であるため、二次電池の大幅な省スペース化が可能である。また、マイクロバッテリーのように極小のバッテリーとすることも可能である。このため、回路チップ上に積層して搭載される構造は、二次電池の搭載スペースを設ける必要が無く、小型機器を実現することが可能であり、回路に直接二次電池を形成することも可能である。
　しかしながら、固体薄膜二次電池を回路チップとして別途作製し、物理的に半導体基板に搭載して一体化した構造は、固体薄膜二次電池と半導体基板に接続する接続線（ワイヤー）に寄生する浮遊容量や浮遊リアクタンスによりノイズを発生させたり、集積回路のスルーレイトを低下させたりする原因となっている。
　また、半導体基板に固体薄膜二次電池の作製領域を設けて固体薄膜二次電池を作製した構造は、固体薄膜二次電池の作製領域だけ面積が広くなる欠点を有している。
　半導体集積回路素子は、ＩＣ（Ｉｎｔｅｇｒｅａｔｅｄ　Ｃｉｒｃｕｉｔ）チップ、あるいは、集積回路チップとも呼ばれて、一般にシリコンウェハに複数個同時に形成し、ダイシングにより個別のチップに切断される。このようなシリコンウェハ上に、複数個同時に固体薄膜二次電池付きの半導体基板を作製する製造方法については、先行技術にあるのは、単に二次電池を集積回路上に、従来技術により積層すると開示されているだけである。これは、積層される二次電池の製造条件の制約により、集積回路製造技術とは製造工程における整合性がとれず、同じ集積回路上に二次電池を形成することが困難なためであり、具体的に製造可能な方法が問題となっている。
　さらに、二次電池を集積回路チップに積層して直接搭載する構造は、電源ノイズや負荷変動に対する効果があるが、その構造的な特報及び二次電池自身の構造的な特徴を生かして、バラツキの少ない均一な二次電池を効率よく製造することが望まれている。
　本発明は、薄膜で形成できる酸化物半導体二次電池を一体的に形成した集積回路のチップに関して、複数のチップ上に同時に均一に酸化物半導体二次電池が製造できる製造方法を提供することを目的としている。
　二次電池が搭載されたチップは、集積回路と二次電池が一体的に形成され、集積回路に面した領域に二次電池を積層して形成したことを特徴とする。集積回路は、少なくとも、論理回路、センサーまたはＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）により形成された要素部品を有しており、電子回路で構成された論理回路、メモリ素子やＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）あるいは、電子回路に、機械要素部品、センサー、又はアクチュエータいずれかを加えたＭＥＭＳなど、機能素子を形成した回路である。
　本発明による酸化物半導体二次電池を搭載したチップの製造方法は、第一電極と充電機能層と第二電極を積層して構成される酸化物半導体二次電池を、回路上に積層したチップの製造方法であって、ウェハ上に形成された複数のチップの各チップに対応した領域に対して個別に酸化物半導体二次電池を形成することなく、複数のチップに対応した領域に対して一体的に酸化物半導体二次電池を積層して形成する積層プロセスと、一体的に形成された酸化物半導体二次電池に対して、各チップに対応した領域を残して、各チップに対応してない他の領域を除去するパターンエッチングを行い、各チップに対応した個別の酸化物半導体二次電池に分割する分割プロセスと、を備えたことを特徴としている。
　さらに、第一電極を各チップに形成された第一電極パッドと接続する第一電極接続線形成プロセスと、第二電極をチップに形成された第一電極パッドとは異なる第二電極パッドと接続する第二電極接続線形成プロセスを備え、酸化物半導体二次電池と集積回路が接続される。
　第一電極と第一電極接続線の形成は、絶縁層を介して、各チップの上に第一電極を形成する第一電極形成プロセスと、絶縁層のビアホールを介して、第一電極を各チップの第一電極パッドに接続する第一電極接続線を形成する第一電極接続線形成プロセスとを備え、第一電極形成プロセスと第一電極接続線形成プロセスは、同時に行なわれる。
　各チップの上に形成された絶縁層を介して、各チップの上に第一電極を形成する前に、絶縁層を平坦化する第一平坦化プロセスを有し、第一電極が均一な層となるようにしている。
　第一電極接続線形成プロセスと第一電極形成プロセスとを同時に行った後に、第一電極パッドを覆い、且つ、絶縁層と第一電極との段差を平坦化するように絶縁層の膜厚を厚くする第二平坦化プロセスを有している。この第二平坦化プロセスにより、第一電極パッドを保護できる。また、この第二平坦化プロセスにより、絶縁層と第一電極との段差が平坦化され、その後に積層される層が均一に製造される。
　分割プロセスの後に、第二電極を、チップに形成された第一電極パッドとは異なる第二電極パッドに接続する第二電極接続線形成プロセスを備えている。
　各チップの上に絶縁層を形成する絶縁層形成プロセスと、絶縁層を平坦化するプロセスと、絶縁層に、各チップに連通する開口部を形成する開口部形成プロセスとを行い、絶縁層上、及び開口部に第一電極パターンを形成することにより、第一電極形成プロセスと、第一電極接続線形成プロセスとを同時に行う。
　充電機能層は、第一電極の上にｎ型金属酸化物半導体層を形成するｎ型金属酸化物半導体形成プロセスと、ｎ型金属酸化物半導体層の上に、絶縁体とｎ型金属酸化物半導体からなる充電層を形成する充電層形成プロセスと、充電層の上に、ｐ型金属酸化物半導体層を形成するｐ型金属酸化物半導体層形成プロセスとで形成される。
　第二電極とチップとの接続は、第二電極を形成した後に、第二電極を含む個別酸化物半導体二次電池を覆う領域に、絶縁性のパッシベーション膜を形成するパッシベーション膜形成プロセスと、第二電極に対応する領域と、第二電極が接続される各チップに対応する領域の前記パッシベーション膜を除去する除去プロセスと、除去プロセスによってパッシベーションが除去された領域に、第二電極と各チップとを接続する第二電極接続線パターンを形成する第二電極接続線形成プロセスとにより行われる。
　充電層は、脂肪酸チタン及びシリコーンオイルを含む薬液を塗布、焼成することにより形成される。
　焼成により形成された充電層には、紫外線が照射される。
　分割プロセスにおいて、一体的に形成された酸化物半導体二次電池を複数個に分割して、各チップに対して複数個の二次電池を形成する。
　各チップに対して形成された複数の酸化物半導体二次電池を、直列に接続する直列接続線形成プロセスを含んでいる。
　各チップに対して形成された複数の酸化物半導体二次電池の一部の酸化物半導体二次電池を、各チップの電極パッドに接続せず、同チップ内の他の酸化物半導体二次電池と直列に接続する直列接続線形成プロセスを含んでいる。
　直列接続線形成プロセスは、第二電極とウェハに形成された第二電極パッドとを接続する、第二電極接続線形成プロセスと同時に行われる。
　本発明の酸化物半導体二次電池を搭載したチップの製造方法によって製造された酸化物半導体二次電池は、チップの上に形成された絶縁層と、絶縁層の開口部に形成された第一電極接続線を介してチップの第一電極パッドと接続される第一電極と、ｎ型金属酸化物半導体層と、絶縁体とｎ型金属酸化物半導体からなる充電層と、ｐ型金属酸化物半導体層と、第二電極と、第二電極上及び積層された層を覆うパシベーション膜と、パシベーション膜の開口部に形成され、第二電極と前記第一電極パッドとは異なるチップの第二電極パッドとを接続する第二電極接続線とを、この順に積層した積層体により構成される。
　本発明の酸化物半導体二次電池を搭載したチップの製造方法によって製造されたウェハは、複数のチップと、複数のチップの上に形成した複数の酸化物半導体二次電池とを備え、複数の酸化物半導体二次電池のうちの一部の酸化物半導体二次電池は、チップへは接続されず、複数のチップから独立した酸化物半導体二次電池であってもよい。
　本発明による酸化物半導体二次電池を搭載したチップの製造方法は、第一電極と充電機能層と第二電極を積層して構成される酸化物半導体二次電池を、回路上に積層したチップの製造方法であって、ウェハ上に形成されたチップに対応した領域に対して一体的に酸化物半導体二次電池を積層して形成する積層プロセスと、一体的に形成された酸化物半導体二次電池に対して、チップに対応した領域を残して、チップに対応してない他の領域を除去するパターンエッチングを行い、チップに対応した酸化物半導体二次電池に形成する形成プロセスと、を備えたことを特徴としている。
　本発明は、ウェハ上に形成された複数のチップの集積回路に対向した面を覆う領域に、酸化物半導体二次電池を一括して積層して形成し、その後に各集積回路に対応した領域の酸化物半導体二次電池を分割する二次電池搭載型回路チップの製造方法である。
　個別のチップに対応してそれぞれのチップ上に積層するよりも、複数のチップ上に一括して酸化物半導体二次電池を積層する製造方法とすることにより、バラツキの少ない均一な酸化物半導体二次電池が製造できる。各チップに対応する酸化物半導体二次電池を残すためにはチップ上に形成された酸化物半導体二次電池のうち、不要な酸化物半導体二次電池をパターンエッチング等で除去すればよく、製造プロセスの簡易化が図れる。
　本発明は、ウェハ上に形成された複数のチップのうち、酸化物半導体二次電池の形成が不要なチップが存在する場合であっても、酸化物半導体二次電池の形成が不要なチップ領域を含めた領域に酸化物半導体二次電池を積層する。これにより、バラツキの少ない均一な酸化物半導体二次電池が製造できる。酸化物半導体二次電池の形成が不要なチップ上の酸化物半導体二次電池は、分割プロセスで除去すればよく、特別な製造プロセスを必要としない。
　チップに積層された酸化物半導体二次電池を複数の酸化物半導体二次電池に分割するのは、分割プロセスのレジストパターンの形状をチップの形状に合わせて設計するだけで実現できるので、特別な製造プロセスを必要としないで実現できる。また、分割した酸化物半導体二次電池を直列に接続する接続線は、第二電極接続線製造プロセスと同一プロセスで実現でき、特別な製造プロセスを必要としない。
ウェハ上に形成されたチップに積層する酸化物半導体二次電池を説明する図。 複数のチップが形成されたウェハを示す図。 チップの構成を説明する図。 チップの断面を説明する図。 ウェハ上の二次電池形成領域を示す図。 ウェハ上に形成された酸化物半導体二次電池を、各チップに対応して分割した後の図。 ウェハ上に形成する酸化物半導体二次電池の具体例を示す図。 酸化物半導体二次電池を搭載したチップの製造方法を説明するためのフローチャート。 第一電極と第一電極接続線を形成する製造プロセスを説明する図。 酸化物半導体二次電池を形成する製造プロセスを説明する図。 酸化物半導体二次電池の分割状態を説明する図。 チップ上の酸化物半導体二次電池を分割した状態を説明する図。 酸化物半導体二次電池の各種分割形状の例を説明する図。 酸化物半導体二次電池が搭載されないチップを説明する図。 第二電極と第二電極接続線を形成する製造プロセスを説明する図。 直列接続線と第二電極接続線とを形成する製造プロセスを説明する図。 電源に酸化物半導体二次電池を搭載したチップを接続した状態を説明する図。 電源ノイズを説明する図。 スルーレイトの改善効果を説明する図。 従来例を示す図。 従来例を示す図。
　酸化物半導体二次電池は、安全でエネルギー密度が高く薄膜により作製でき、搭載スペースを大幅に省略できるので、機器の小型化に適している。本発明は、ウェハに形成された複数のチップに対向した面に酸化物半導体二次電池を形成し、一体構成としてパッケージされることにより、さらなる省スペース化を実現した酸化物半導体二次電池を搭載したチップの製造方法である。
　チップは、少なくとも、論理回路、センサーまたはＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）により形成された要素部品を有しており、電子回路で構成された論理回路、メモリ素子やＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）あるいは、電子回路に、機械要素部品、センサー、又はアクチュエータいずれかを加えたＭＥＭＳなどの機能素子を形成している。
　図１は、チップ上に積層される酸化物半導体二次電池の構造を示した断面図である。
　酸化物半導体二次電池１０は、基本的な構造として、第一電極１２と第二電極１６に充電機能層１４を挟んだ構造を有している。例えば、電源の負電源電極を酸化物半導体二次電池１０の第一電極１２に、電源の正電源電極を酸化物半導体二次電池１０の第二電極１６に接続し、電圧を印加することにより、充電機能層１４に電荷が蓄積される。ここで、酸化物半導体二次電池とは、酸化物半導体を含む、蓄電機能を有したデバイスを示す。
　充電機能層１４は、金属酸化物を利用した酸化物半導体二次電池では、ｎ型金属酸化物半導体、ｎ型金属酸化物半導体と絶縁体、及びｐ型金属酸化物半導体等の複数の層から構成される。
　本発明の対象とする二次電池は、追加の基板が不要であり、集積回路への熱的、機械的、及び電気的影響を与えないプロセスで製造できる二次電池である。つまり、本発明の対象とする二次電池は、全固体リチウムイオン二次電池ではなく、酸化物半導体二次電池である。なお、全固体リチウムイオン二次電池は、固体電解質と集電体等の複数の層から構成されるが、その製造プロセスでチップへ悪影響を及ぼす。
　図２は、チップが複数形成されたウェハの平面図、図３はチップの構成を示す図である。
　図２に示す様に、ウェハ２０上に複数のチップ２２が半導体製造プロセスにより形成されている。各チップ２２は、例えば、図３に示す様に、チップ基板２４と、電極パッド２６と、電子回路２８とを備えている。チップ基板２４の周縁部に複数の電極パッド２６が形成されている。また、チップ基板２４には、複数の電極パッド２６に囲まれるように、電子回路２８が形成されている。電極パッド２６には、電子回路２８に供給される電圧源の正負電源電極及び電子回路の信号線が接続される。
　電子回路２８は、例えば、メモリやＣＰＵ等の論理回路、及び多数のＭＯＳトランジスタ等が配置された集積回路である。電子回路２８は、メモリやＣＰＵ等の論理回路の他、機械要素部品、センサー、又はアクチュエータ等のＭＥＭＳでもよい。電子回路２８の種類によっては、酸化物半導体二次電池の領域が制限される場合もあるが、各層の形成プロセスにおけるパターニングで対応可能である。
　図４は、ウェハ上にパッシベーションされたチップの断面図を示す例である。
　ウェハ２０上に形成されたチップ２２には、チップ２２上の二次電池搭載領域４６に酸化物半導体二次電池が形成される。酸化物半導体二次電池が形成されたチップ２２は、スクライブ領域４４で切断され、個別のチップとして分割される。
　断面図は、チップ２２をゲート電極３２、第１配線層３４、第２配線層３６、第３配線層３８を設けた多層配線構造を示している。各配線層間は、ビアホール４２を介して電気的に接続される。各配線層と外部素子との電気的接続は、電極パッド４０を介して行われる。
　断面図では、ＣＭＯＳで使われるウェル拡散層構造、素子分離構造、ソース・ドレイン拡散層などを省略して示している。また、図に示される寸法は実際と異なるアスペクト比となっている。例えば、パッド領域は、横方向の寸法数十μｍに対し、縦方向の寸法は１μｍ程度である。
　最上層の配線（ここでは第３配線層３８）の上には表面保護膜として、パッシベーション膜３９が形成されている。ただし、ワイヤボンディングなどのための電極パッド４０上には、パッシベーション膜３９が形成されず、開口している。半導体製造プロセスにおいては、引き続き、バックグラインド、テスト工程となるが、パッド開口までの製造プロセスが終了した状態で、チップに酸化物半導体二次電池を積層し、酸化物半導体二次電池が搭載されたチップを製造する。
　図５は、ウェハ上における、酸化物半導体二次電池を積層する二次電池形成領域を示す図である。
　ウェハ２０には、複数のチップ２２が形成されている。二次電池形成領域４８は、これら複数のチップの全てを覆う領域、及び、チップに対応していない領域（例えばスクライブ領域）を含めた領域である。
　酸化物半導体二次電池は、全てのチップに搭載されている必要は無く、所定の数の集積回路に搭載する場合もある。この場合でも、二次電池形成領域４８に、チップ２２に酸化物半導体二次電池を搭載しない領域を含ませ、全てのチップを含んだ領域に酸化物半導体二次電池を形成する。これは、均一な平面に一括して層を形成する方が、バラツキの少ない均一な層が形成できるからである。
　図６は、二次電池形成領域４８に酸化物半導体二次電池を形成した後に、形成した酸化物半導体二次電池の各チップに対応した領域を残して、各チップに対応していない他の領域を除去した図である。
　酸化物半導体二次電池は、チップ２２に対応した領域にのみ存在している。酸化物半導体二次電池を搭載しないチップ２２があれば、その領域に対応した酸化物半導体二次電池は、除去される。その場合、チップ２２の上に酸化物半導体二次電池が形成されないチップが存在することになる。
　次に、本発明による酸化物半導体二次電池を搭載したチップの製造方法を説明する。
　図７は、チップに搭載する酸化物半導体二次電池の具体例を示している。
　図７において、酸化物半導体二次電池５０は、第一電極５２に、ｎ型金属酸化物半導体層５４、電荷を蓄積する充電層５６、ｐ型金属酸化物半導体層５８と第二電極６０が、この順で積層された積層構造を有している。この場合、図１で示されている充電機能層１４は、ｎ型金属酸化物半導体層５４、充電層５６、及びｐ型金属酸化物半導体層５８の積層体で構成されている。
　第一電極５２と第二電極６０は、導電膜である。第一電極５２と第二電極６０の材料としては例えば、一般的な半導体製造プロセスで用いられるアルミニウム等が使用可能である。その形成方法としては、基板へのスパッタリングがある。なお、他の金属材料、形成方法でも形成温度が被搭載物（この場合、半導体集積回路等）に影響を与えなければ、採用してもよい。
　ｎ型金属酸化物半導体層５４の材料としては、例えば、酸化チタン等が使用可能である。
　充電層５６は、絶縁体とｎ型金属酸化物半導体からなる層である。充填されるｎ型金属酸化物半導体としては、例えば、酸化チタン、酸化スズ、酸化亜鉛等があるが、酸化チタンが好適である。絶縁体としては、例えば、シリコーンオイルが使用可能である。充電層５６は、脂肪酸チタンとシリコーンオイルを混合して、塗布後に３５０～４００℃の温度で焼成することにより形成する。その後、充電層５６に対して紫外線を照射し、充電容量の増大を図ることができる。
　ｐ型金属酸化物半導体層５８の材料としては、例えば、酸化ニッケル等が使用可能である。
　次に、本発明による酸化物半導体二次電池が搭載されたチップの製造方法を説明する。説明にあたり、図７の酸化物半導体二次電池をウェハ２０上に搭載する場合を例にして説明する。
　図８は、本発明による酸化物半導体二次電池を搭載したチップの製造方法を示すフローチャートである。
　図９～１２は、各製造プロセスにおける各チップの状態を説明する図である。
　図９は、第一電極と第一電極接続線を形成するプロセスにおけるチップの状態を説明する図である。図１０は、二次電池を形成する製造プロセスにおけるチップ断面構造を説明する図である。図１１は、二次電池の分割とパシベーション膜の製造プロセスにおけるチップの状態を説明する図である。図１２は、第二電極の第二電極接続線を形成する製造プロセスにおけるチップを説明する図である。
　以下、図８の本発明による酸化物半導体二次電池を搭載したチップの製造方法を示すフローチャートにより、適宜、図９～１２を参照しながら製造方法を説明する。
　図８において、まず、ステップＳ１では、前工程が終了したウェハを準備する。図９（Ａ）は、チップ２２にパッシベーション膜７０が形成されたウェハ２０を示している。パッシベーション膜７０はウェハ全面に形成されている。ここで、パシベーション膜７０の表面を研磨等により平坦化する。
　ステップＳ２では、パッシベーション膜７０に、チップ２２の第一電極パッド７４に対応する領域を開口する。第一電極パッド７４は、第一電極と接続される。
　図９（Ｂ）は、第一電極と接続するチップ２２の第一電極パッド７４に対応するパッシベーション膜７０に、第一電極接続用開口部７２を設けた状態を示している。パッシベーション膜７０の開口は、第一電極接続用開口部７２を残してレジストパターンでマスキングするパターンニングを行い、エッチングにより、第一電極接続用開口部７２となる領域に存在するパッシベーション膜７０を取り除くことにより行う。エッチングは、ウェットエッチングかドライエッチングのいずれでも行うことができる。エッチングを行った後に、レジストパターンは除去する。感光性ポリイミドを用いて平坦化と開口を同時に行うこともできる。
　ステップＳ３では、第一電極と第一電極接続線用のメタル薄膜を成膜するために、パッシベーション膜７０にフォトレジストパターンを形成する。フォトレジストパターンの形成は、例えば、フォトリソグラフィにより行い、ウェハにフォトレジスト（感光性樹脂）を塗布し，第一電極形成領域以外の領域に光を当てて樹脂を変質させ，現像液で変質していない部分を溶かす。フォトレジストの塗布は、スピンコート、ベークにより行う。そして、露光装置で光（紫外線）を照射して現像し、照射部以外のフォトレジストを除去する。リフトオフプロセス採用するため、逆テーパの形状が得られやすいネガレジストを用いている。
　次に、ステップＳ４で、導電性の電極材をスパッタ、蒸着等で、第一電極と第一電極接続線を形成する。電極材としては、チタンやアルミニウム、又はその合金が使用可能である。
　ステップＳ５では、フォトレジストを有機溶剤で除去することで、第一電極と第一電極接続線が形成される。
　図９（Ｃ）は、第一電極５２と第一電極接続線７６が成膜された状態を示している。第一電極接続線７６は、パッシベーション膜７０の第一電極接続用開口部７２において、側面部が金属材料で成膜されることにより形成され、第一電極と接続する第一電極パッド７４と接続している。第一電極５２と第一電極接続線７６の形成は、同時に行うこともできる。
　第一電極５２と第一電極接続線７６の形成を行った後、第一電極パッド７４を覆い、且つ、パッシベーション膜７０と第一電極５２との段差を平坦化するようにパッシベーション膜７０の膜厚を厚くする。この製造プロセスによって、第一電極パッド７４が、パッシベーション膜７０により保護される。
　第一電極５２を形成した後に絶縁膜を成膜し、二次電池形成領域部分を開口する。
　成膜絶縁材料としては、パッシベーション膜７０と同じ材料が望ましいが、他の材料であってもよい。パッシベーション膜７０の材料としては、例えば、ＳｉＯ２やＳｉＮが使用可能である。次に、第一電極５２に対応する領域以外をレジストパターンでマスキングし、第一電極５２に対応する領域をエッチングにより除去する。エッチングはウェットエッチング、ドライエッチングで行うことができる。エッチングを行った後に、レジストパターンは除去される。レジストの代わりに感光性ポリイミドを用いて開口を行うことができる。
　平坦化処理は、機械的研磨や化学機械研磨などの方法を併用し平坦化してもよい。
　ステップＳ６では、平坦化されたウェハの全面にｎ型金属酸化物半導体層５４を形成する。ｎ型金属酸化物半導体層５４の形成は、スパッタ法などにより、ｎ型金属酸化物半導体５４を成膜することにより行われる。ウェハ全面に成膜するため、パターンニングやアッシングは不要である。
　ステップＳ７では、ウェハ全面に充電層用の材料を塗布し、加熱により焼成する。充電層用の材料は、脂肪酸チタンとシリコーンオイルを混合しているために液状であり、塗布により充電層を形成できるため、均一な充電層を短時間に製造することができる。塗布は、スピンコート法により、ウェハを高速回転させながら液状充電層材料を滴下し、ウェハ全面に充電層を形成する。その後、充電層に対して、加熱による焼成を３５０～４００℃の温度で行う。その後、焼成した充電層に対して、紫外線を照射して、充電層の導電性を変化させる。
　ステップＳ８では、ｐ型金属酸化物半導体層５８をスパッタ法などによりウェハ全面に形成する。次に、ステップＳ９では、第二電極をスパッタ法などによりウェハ全面に形成する。
　図１０は、ステップＳ６～Ｓ９において、酸化物半導体二次電池を構成する各層が成膜されている状態を示している。
　図１０（Ａ）は、ステップＳ５において平坦化された面にｎ型金属酸化物半導体層５４が形成された状態を示している。図１０（Ｂ）は、ｎ型金属酸化物半導体層５４の上面に充電層５６が形成された状態を示している。図１０（Ｃ）は、充電層５６の上面にｐ型金属酸化物半導体層５８が形成された状態を示している。そして図１０（Ｄ）は、ｐ型金属酸化物半導体層５８の上面に第二電極６０が形成された状態を示している。
　図１０から明らかなように、平坦化処理されていると、二次電池を構成するｎ型金属酸化物半導体層５４、充電機能層５６、及びｐ型金属酸化物半導体層５８は、均一な厚さで形成することができ、チップごとのバラツキを抑えることができる。
　ステップＳ１０では、ウェハ上に一括して形成された酸化物半導体二次電池を、チップごとに分割する。分割は、エッチングにより不要な領域を除去することによって行われる。この時、酸化物半導体二次電池の搭載が必要ないチップがあれば、そのチップに対応した領域の酸化物半導体二次電池を除去する。また、チップに搭載される酸化物半導体二次電池を、さらに複数に分割することもできる。この場合、複数に分割された酸化物半導体二次電池を直列に接続すると、所定のチップに対する供給電圧を高くすることができる。また、分割された酸化物半導体二次電池の一部を独立して存在させ（つまり、集積回路に対する電源として使用することなく、チップ上に存在させ、そのチップ以外に存在する他の電子素子への供給電源とすることも可能である。
　分割を行うエッチングは、まず酸化物半導体二次電池の残したい領域、即ち、チップに対応した領域にレジストパターンでマスキングし、各層に対応したガスを用いてドライエッチングする。例えばＨＢｒ、Ｃｌなどの塩素系のドライエッチングや、ＣＦ４、ＣＨＦ３などのフッ素系でのガスを用いることができる。
　図１１は、ウェハ上に一括して形成された酸化物半導体二次電池５０を、チップ２２ごとに分割した状態を示している。各チップ２２に対応して、第一電極５２、ｎ型金属酸化物半導体層５４、充電層５６、ｐ型金属酸化物半導体層５８と第二電極６０が順に積層された酸化物半導体二次電池が形成されている。それぞれの酸化物半導体二次電池は、他のチップ２２とは分離され、独立した酸化物半導体二次電池となっている。チップ２２の第一電極接続用パッド７４に対応する領域と、第二電極接続用パッド７８に対応する領域は、二次電池形成領域には含まれていない。
　図１２は、チップ２２に搭載された酸化物半導体二次電池をさらに分割した状態を示している。
　図１２では、チップ２２の中央部分に形成された酸化物半導体二次電池５０（図１１参照）が、チップ２２の第一電極接続用パッド７４に対応する酸化物半導体二次電池５０－２と、第二電極接続用パッド７８に対応する酸化物半導体二次電池５０－１に、分割されている状態を示す。第一電極５２は、あらかじめ第一電極形成プロセスにおいて、第一電極５２－１と第一電極５２－２に分割されている。酸化物半導体二次電池の分割プロセスでは、ｎ型金属酸化物半導体層５４がｎ型金属酸化物半導体層５４－１とｎ型金属酸化物半導体層５４－２に分割される。充電層５６が充電層５６－１と充電層５６－２に分割される。ｐ型金属酸化物半導体層５８がｐ型金属酸化物半導体層５８－１とｐ型金属酸化物半導体層５８－２に分割される。また、第二電極６０が第二電極６０－１と第二電極６０－２に、分割される。これらの分割は、酸化物半導体二次電池の分割プロセスと同一の製造プロセスで行うことができる。
　図１３は、チップ２２に搭載された酸化物半導体二次電池の各種分割形状の例を示している。
　チップ２２に搭載された酸化物半導体二次電池の分割形状は様々な形状が考えられる。例えば、図１３（Ａ）では、酸化物半導体二次電池を２分割し、酸化物半導体二次電池５０－１と酸化物半導体二次電池５０－２の２個に分割している。図１３（Ｂ）では、酸化物半導体二次電池を、酸化物半導体二次電池５０－３、酸化物半導体二次電池５０－４、酸化物半導体二次電池５０－５と酸化物半導体二次電池５０－６の４個に分割している。図１３（Ｃ）では、酸化物半導体二次電池を、酸化物半導体二次電池５０－５、酸化物半導体二次電池５０－６、酸化物半導体二次電池５０－７の３個に分割している。図１３（Ｃ）では、図１３（Ｂ）で示されている２個の酸化物半導体二次電池（５０－３と５０－４）を分割しないで一つの酸化物半導体二次電池５０－７とし、３つの二次電池に分割している。チップ２２に搭載された酸化物半導体二次電池の分割形状は、図１３に示された形状に限定されない。
　図１４は、分割プロセスにおいて、酸化物半導体二次電池の搭載が不要なチップ２２上の酸化物半導体二次電池５０－８を除去した後の状態を示す。
　酸化物半導体二次電池の搭載が必要ないチップ２２上には、第一電極５２も形成されていない。分割プロセスにおいて、酸化物半導体二次電池の搭載が必要ないチップ２２の領域に存在する酸化物半導体二次電池５０－８は、除去される。酸化物半導体二次電池５０－８の除去は、レジストパターンでマスキングしなければよく、酸化物半導体二次電池の分割プロセスと同一の製造プロセスで行うことができる。
　以上の製造プロセスで、チップ２２に酸化物半導体二次電池５０が形成されるが、さらに、保護膜の形成と、第二電極６０をチップ２２の第二電極パッド７８へ接続させるプロセスが必要である。
　ステップＳ１１では、第二電極６０を覆う領域に保護膜としてのパシベーション膜を形成する。パシベーション膜は、絶縁材料を、ウェハ全面に成膜することで形成される。絶縁材料としては、チップのパッシベーション膜と同じ材料が望ましいが、他の材料であってもよい。絶縁材料としては、例えば、ＳｉＯ２、ＳｉＮやポリイミドが使用できる。
　次に、第二電極６０に対応する領域以外をレジストパターンでマスキングし、第二電極６０に対応する領域に存在するパッシベーション膜をエッチングにより除去する。エッチングは、混酸等の適切な薬液でのウェットエッチング、ＣＦ４、ＣＨＦなどのフッ素系でのドライエッチングで行うことができる。エッチングを行った後に、レジストパターンは除去される。
　図１５（Ａ）は、酸化物半導体二次電池５０を含むウェハ２０にパッシベーション膜８０が成膜されたチップ２２を示している。
　パッシベーション膜８０は、ウェハ全面に形成されているため、パッシベーション膜８０に、酸化物半導体二次電池５０の二次電極６０とチップ２２の第二電極パッド７８を接続するための開口部と、チップ２２の電極パッド部の開口部とを設ける必要がある。
　図１５（Ｂ）は、パッシベーション膜８０に開口部を設けた状態を示す図である。
　開口部として、酸化物半導体二次電池５０の第二電極６０の上部に第二電極接続用開口部８２－１、第二電極パッド７８の上部に第二電極接続用開口部８２－２及び、第一電極パッド７４の上部に第一電極接続用開口部７２－１が設けられている。その他、チップ２２の電極パッド２６の上部も、ワイヤボンディングするために開口しておくことが必要である。
　開口部は、開口する領域以外をレジストパターンでマスキングし、エッチングはウェットエッチング、ドライエッチングで行うことができる。エッチング後に、レジストパターンを除去する。
　次にステップＳ１２で、第二電極接続用のフォトレジストパターンをパッシベーション膜８０上に形成する。フォトレジストパターンの形成は第一電極５２の形成方法と同じであり、フォトリソグラフィにより行う。リフトオフプロセス採用するため、逆テーパの形状が得られやすいネガレジストを用いている。
　次に、ステップＳ１３で導電性の電極材をスパッタリング或は蒸着により付着させて、第二電極接続線８４を形成する。電極材の材料としては、例えば、チタンやアルミニウム、又はその合金が使用可能である。その後、ステップＳ１２で形成されたフォトレジストを酸素プラズマでアッシングして除去する。
　図１５（Ｃ）は、第二電極接続線８４が形成された酸化物半導体二次電池が搭載されたチップを示している。第二電極接続線８４は、第二電極６０と、チップ２２の第二電極パッド７８とを接続している。第二電極接続線８４は、酸化物半導体二次電池の他の層と、パッシベーション膜８０介して絶縁されている。
　図１６は、チップ２２に形成された酸化物半導体二次電池がさらに分割され、酸化物半導体二次電池５０－１と酸化物半導体二次電池５０－２の２個の酸化物半導体二次電池が搭載されたチップを示している。図１６（Ａ）は、パッシベーション膜８０が形成されている状態を示す。図１６（Ｂ）は、図１６（Ａ）で形成されたパッシベーション膜８０に開口部を設けた状態を示している。パッシベーション膜８０は、酸化物半導体二次電池が酸化物半導体二次電池５０－１と酸化物半導体二次電池５０－２に分割された領域にも形成されているため、図１６（Ｂ）に示すように、酸化物半導体二次電池５０－１と酸化物半導体二次電池５０－２に分割された領域にも開口部８２－３を設けている。勿論、酸化物半導体二次電池は酸化物半導体二次電池５０－１と酸化物半導体二次電池５０－２に分割されているため、第二電極６０－１に対応する開口部８２－１と第二電極６０－２に対応する開口部８２－２を設けている。
　図１６（Ｃ）には、第二電極接続線８４－１と直列接続線８６が形成された状態が示されている。第二電極接続線８４－１は、開口部８２－３を含む領域に形成される。第二電極接続線８４－１は、第二電極６０－１と第二電電極パッド７８とを接続している。直列接続線８６は、第一電極５２－１と第二電極６０－２とを接続させることにより、２つの酸化物半導体二次電池５０－１と酸化物半導体二次電池５０－２を直列接続させる。つまり、直列接続線８６により、２倍の電圧値を有する酸化物半導体二次電池が実現される。
　分割された酸化物半導体二次電池は、全ての酸化物半導体二次電池を直列接続する必要は無い。例えば、図１３（Ｃ）において、酸化物半導体二次電池５０－７を、チップ２２及び酸化物半導体二次電池５０－１及び５０－２へは接続せず、チップ２２から独立させることもできる。この場合、酸化物半導体二次電池５０－７は、他の電子素子への電力供給用として使用可能である。
　なお、ステップＳ３、ステップＳ１２においては、フォトレジストパターンによるリソグラフ法を用いて形成しているが、印刷技術によっても同様の効果が得られる。印刷技術は、例えば、スクリーン、グラビア又はインクジェットのようなものが挙げられる。
　これまでの製造プロセスで酸化物半導体二次電池を搭載したチップは完成するが、必要に応じてさらに、酸化物半導体二次電池を搭載したチップを覆う保護膜を形成してもよい。
　ウェハ上にチップを形成する前工程では，製造プロセスでウェハが割れないように厚いウェハを用いている。例えば，直径３００ｍｍのウェハでは，厚さは７７５±２５μｍであり、この厚さのままだと、集積回路チップとして厚すぎる。このため、ステップＳ１４ではバックグラインド処理によりウェハを削り薄くする。バックグラインド処理は、ウェハ裏面に対して行われ、ダイヤモンドが刃先についたダイスで研削し、通常３００μｍ厚程度に仕上げる。
　バックグラインド処理されたウェハは、ステップＳ１５でダイシングされて、個別の酸化物半導体二次電池が搭載されたチップとして分離される。ダイシングは、スクライブ領域４４をダイヤモンドカッター等で切断する。
　さらに、ダイシングされた酸化物半導体二次電池が搭載されたチップは、ステップＳ１６でパッケージ実装される。実装するリードフレームにはＡｇペーストが塗布されており，酸化物半導体二次電池が搭載されたチップをスクラブして接着し、Ａｇペーストをキュアさせてチップを固着させる。チップの電極パッドと，リードフレームの外部電極は、ワイヤボンディングにより接続する。そして、モールドで封止して、酸化物半導体二次電池が搭載されたチップが完成する。
　チップに搭載された酸化物半導体二次電池は、停電時や電源停止時のバックアップ電源としての機能の他、集積回路の負荷変動に追従して電力を供給し、スルーレイトを向上させる機能がある。
　図１７は、本発明による酸化物半導体二次電池搭載チップ９０に外部電源９２を接続した状態を等価的に示した図である。
　外部電源９２の電圧供給側の配線には電源線に電源インピーダンス９４－１が存在し、アース側にも接地線に電源インピーダンス９４－２が存在する。チップ２２には電源配線の他、トランジスタ、コンデンサ等の回路素子９６、出力ドライバ９８があり、出力信号線１０２にはその配線容量や信号線の入力先デバイスの端子容量などにより等価的にコンデンサが接続されたのと同等の状態になるため、デカップリングコンデンサ１００－１、１００－２が接続されているのと等価的に同等の状態になる。出力ドライバ９８には、出力信号のオン・オフに伴いディスチャージ電流９９が流れる。
　デカップリングコンデンサ１００－１、１００－２は、特に高周波での電源インピーダンスを下げるために、電源とグランドの間に積極的に接続されるケースもある。
　回路素子９６の電源線やグランド線には、回路の動作に伴ってスパイク状の電流が流れる。この電流によって外部電源９２にノイズが誘導され、電源電圧が変化するため、集積回路が安定して動作することができず、信号の波形やノイズ発生面でも問題が起きやすくなる。
　通常、チップ２２の電源には回路素子９６で消費される電流が流れる。しかし、出力信号線１０２の出力信号レベルが切り替わるとき、チップ２２の電源には、「０→１」のときは出力容量の充電電流が、「１→０」のときは放電電流が、パルス状に信号線に流れ、これに応じて電源線やグランド線にも電流が流れる。また、この電流とは別に、出力ドライバ９８の電源からグランドに対して信号の切り替わる一瞬だけ貫通電流が流れる場合がある。貫通電流も電源線やグランド線にパルス状の電流が流れる原因となる。
　図１８は、電源線に電源ノイズ１０４－１、グランド線にグランドノイズ１０４－２が発生した状態を示し、電源ノイズの実測例も示している。
　これらの電流はパルスが鋭いため非常に広範囲な周波数成分を含んでおり、エネルギーの一部が外部に放射されるとノイズ障害を与える原因ともなる。また、急峻な電流の変化は電源線やグランド線のパターンの電源インピーダンス９４－１，９４－２により電源電圧の変動を引き起こし、同一の外部電源９２を使う周辺の回路の動作を不安定にする。
　図１９は、本発明による酸化物半導体二次電池搭載チップ９０において、信号の立下り時間の改善効果を説明する図である。
　電源インピーダンス９４－１，９４－２、および電源ノイズ１０４－１とグランドノイズ１０４－２の影響で、従来のスルーレイト１０６は立下り時間が長くなっていた。これに対して、本発明による酸化物半導体二次電池搭載チップ９０では、酸化物半導体二次電池がチップ２２上に直接搭載されているので、チップ２２から見た電源インピーダンスは無視できる程度に少なく、負荷変動に対しても電力の供給能力が十分にある。これにより、図１９に示すように、酸化物半導体二次電池搭載チップ９０のスルーレイト１０８は、立下り時間を大幅に短くできる。従来のスルーレイト１０６に対し、酸化物半導体二次電池搭載チップ９０のスルーレイト１０８での改善効果は顕著である。
　従来技術では、外部電源（例えば、チップ２２上に直接搭載されていない電池）とチップを接続すると、チップ側から電源をみた電源インピーダンスが存在する。このため、チップで大電力が消費される動作をするときに、外部電源からの電力供給が追従できずに、スルーレイトの低下や電源ノイズが発生する一因となっていた。
　一方、酸化物半導体二次電池搭載チップ９０は、チップ上に積層した酸化物半導体二次電池が搭載されている。このため、外部電源による電力供給不足が生じたときに、電源インピーダンスが小さい酸化物半導体二次電池から電力が供給される。これにより、チップで大電力が消費される動作をする時でも、電力供給され、スルーレイトの低下や電源ノイズの発生が抑えられる。
（実施例）
　集積回路が製造されている８インチウェハにパッシベーション膜を生成するために、ウェハ上にＳＯＧをスピンコートで塗布し、キュアを行なった。キュアの温度は３５０℃以下で行った。そして、レジストでパターンニングを行い、混酸を用いてウェットエッチングで第一電極を接続する第一電極パッドを開口した。その後、有機溶剤を用いて、不要なレジストを除去した。
　次に、レジストで第一電極接続線及び第一電極を形成する領域以外をカバーし、Ｔｉ金属膜を５００ｎｍ厚で成膜し、リフトオフにより第一電極接続線及び第一電極を形成した。その後、再度、平坦化のため、ＳＯＧをスピンで塗布し、キュアを行なった。次に、酸化物半導体二次電池の形成領域を、混酸を用いてウェットエッチングし、第一電極上のＳＯＧ膜を除去した。
　ｎ型金属酸化物半導体層は、ＴｉＯ２をスパッタでウェハ全面に成膜させることにより形成した。ｎ型金属酸化物半導体層の膜厚は、１００ｎｍ程度とした。
　次に、充電層を形成するために、ウェハ上に酸化チタンとシリコーンオイルの混合液をスピンコーターで塗布し、３００℃～４００℃で焼成した。それに続けて、焼成後の混合液にＵＶ照射装置を用い、紫外線を１．５時間照射した。
　ｐ型金属酸化物半導体層は、ＮｉＯをスパッタで充電層上に成膜させることにより形成した。ｐ型金属酸化物半導体層の膜厚は、２００ｎｍ程度とした。
　最後に、第二電極は、Ａｌをスパッタでｐ型金属酸化物半導体層上に成膜させることにより形成した。第二電極の膜厚は、３００ｎｍ程度である。
　以上の製造プロセスにより、ウェハ上に酸化物半導体二次電池が形成された。この酸化物半導体二次電池は、ウェハの全面に対する一つの酸化物半導体二次電池として形成されているために、各チップに対応した個別な酸化物半導体二次電池に分割する必要がある。このために、レジストを使い、酸化物半導体二次電池に対して、パターンエッチングを実施した。
　酸化物半導体二次電池の分割は、まず、第二電極のアルミをエッチングするため、混酸（リン酸系）で処理して充電層を残す部分以外のＡｌ電極を除去した。次に、アルコール類と炭化水素類のガス化化合物を使用し、ＲＩＥでＮｉＯ膜（ｐ型金属酸化物半導体層）のエッチングを行った。次に、主なガスとしてＣＨ４を使用し、ＲＩＥで充電層とＮｉＯ膜（ｎ型金属酸化物半導体層）のエッチングを行った。
　各層界面でのエッチングガスの切り替わり時に発生するエッチング不良を回避するため、洗浄液での残渣除去、洗浄処理を行った。最後のＴｉＯ２膜（ｎ型金属酸化物半導体層）のエッチング後にも、残渣除去のため、洗浄液で処理をした。その後、アッシングと溶剤系で、不要なレジストを除去した。
　次にシリコン系の材料を用いて塗布、乾燥し、紫外線照射を行い、低温で保護膜を形成した。処理温度は１５０℃以下で行った。さらに、レジストでパターンニング後、混酸で処理して所定の第二電極パッド部を開口した。最後に、リフトオフで第二電極とチップの第二電極パッドを接続する第二電極接続線を形成した。
　そして、バックグラインド処理を行い、ダイシングして各チップを分離した。さらに、分離したチップをパッケージに実装して、酸化物半導体二次電池が搭載されたチップを完成させた。
　以上、本発明の実施形態を説明したが、本発明はその目的と利点を損なうことのない適宜の変形を含み、更に、上記の実施形態による限定は受けない。
　例えば、以上の説明では、複数のチップ２２が形成されているウェハ２０の上に、酸化物半導体二次電池を形成する場合について説明したが、単一のチップ２２が形成されているウェハ２０上に酸化物半導体二次電池を形成する場合であっても、本発明による製造方法を採用することができる。
　この場合、単一のチップに対応した領域に対して一体的に酸化物半導体二次電池を積層して形成し、一体的に形成された酸化物半導体二次電池に対して、単一のチップに対応した領域を残して、単一のチップに対応してない他の領域を除去するパターンエッチングを行い、単一のチップに対応した酸化物半導体二次電池を形成する。詳細な製造方法は、複数のチップ２２が形成されているウェハ２０の上に、各チップに対する酸化物半導体二次電池を形成する方法（図８のフローチャート等参照）と実質的に同様であるため、その説明を省略する。
　１０　酸化物半導体二次電池
　１２　第一電極
　１４　充電機能層
　１６　第二電極
　１８　ｐ型金属酸化物半導体層
　２０　ウェハ
　２２　チップ
　２４　チップ基板
　２６，４０　電極パッド
　２８　電子回路
　３２　ゲート電極
　３４　第１配線層
　３６　第２配線層
　３８　第３配線層
　３９　パッシベーション膜
　４２　ビアホール
　４４　スクライブ領域
　４６　二次電池搭載領域
　４８　二次電池形成領域
　５０，５０－１～８　酸化物半導体二次電池
　５２　第一電極
　５４　ｎ型金属酸化物半導体層
　５６　充電層
　５８　ｐ型金属酸化物半導体層
　６０　第二電極
　７０，８０　パッシベーション膜
　７２，７２－１　第一電極接続用開口部
　７４　第一電極パッド
　７６　第一電極接続線
　７８　第二電極パッド
　８２－１，８２－２，８２－３　第二電極接続用開口部
　８４　第二電極接続線
　８６　直列接続線
　９０　酸化物半導体二次電池搭載チップ
　９２　外部電源
　９４－１，９４－２　電源インピーダンス
　９６　回路素子
　９８　出力ドライバ
　９９　ディスチャージ電流
　１００－１，１００－２　デカップリングコンデンサ
　１０２　出力信号線
　１０４－１電源ノイズ
　１０４－２　グランドノイズ
　１０６　従来のスルーレイト
　１０８　二次電池搭載回路チップのスルーレイト
　１１０－１、１１０－２　モノリシック固体薄膜二次電池群
　１１２－１、１１２－２　内部配線
　１１３　論理回路部
　１１４　メモリ回路部
　１１６　ＩＣ／ＬＳＩメモリー回路部
　１２０　リードフレーム
　１２２　固体電池
　１２４　半導体チップ
　１２６　エポキシ樹脂
　１２８　金ワイヤー
 

 

Claims (18)

  1. 　第一電極と充電機能層と第二電極を積層して構成される酸化物半導体二次電池を、回路上に積層したチップの製造方法であって、
    　ウェハ上に形成された複数のチップの各チップに対応した領域に対して個別に酸化物半導体二次電池を形成することなく、前記複数のチップに対応した領域に対して一体的に酸化物半導体二次電池を積層して形成する積層プロセスと、
    　一体的に形成された前記酸化物半導体二次電池に対して、前記各チップに対応した領域を残して、前記各チップに対応してない他の領域を除去するパターンエッチングを行い、前記各チップに対応した個別酸化物半導体二次電池に分割する分割プロセスと、
    を備えたことを特徴とする酸化物半導体二次電池を搭載したチップの製造方法。
  2. 　前記第一電極を前記各チップに形成された第一電極パッドと接続する第一電極接続線形成プロセスと、
    　前記第二電極を前記チップに形成された前記第一電極パッドとは異なる第二電極パッドと接続する第二電極接続線形成プロセスと、
    を備えていることを特徴とする請求項１に記載の酸化物半導体二次電池を搭載したチップの製造方法。
  3. 　絶縁層を介して、前記各チップの上に前記第一電極を形成する第一電極形成プロセスと、
    　前記絶縁層のビアホールを介して、前記第一電極を前記各チップの第一電極パッドに接続する第一電極接続線を形成する第一電極接続線形成プロセスと、
    を備え、
    　前記第一電極形成プロセスと前記第一電極接続線形成プロセスとを、同時に行うこと、
    を特徴とする請求項１に記載の酸化物半導体二次電池を搭載したチップの製造方法。
  4. 　前記各チップの上に形成された絶縁層を介して、前記各チップの上に前記第一電極を形成する前に、前記絶縁層を平坦化する第一平坦化プロセスを有すること、
    を特徴とする請求項１に記載の酸化物半導体二次電池を搭載したチップの製造方法。
  5. 　前記第一電極接続線形成プロセスと前記第一電極形成プロセスとを、同時に行った後に、前記第一電極パッドを覆い、且つ、前記絶縁層と前記第一電極との段差を平坦化するように前記絶縁層の膜厚を厚くする第二平坦化プロセスを有すること、
    を特徴とする請求項３に記載の酸化物半導体二次電池を搭載したチップの製造方法。
  6. 　前記分割プロセスの後に、前記第二電極を、前記チップに形成された前記第一電極パッドとは異なる第二電極パッドに接続する第二電極接続線形成プロセスを備えていること、
    を特徴とする請求項１に記載の酸化物半導体二次電池を搭載したチップの製造方法。
  7. 　前記各チップの上に絶縁層を形成する絶縁層形成プロセスと、
    　前記絶縁層を平坦化するプロセスと、
    　前記絶縁層に、前記各チップに連通する開口部を形成する開口部形成プロセスと、を行い、
    　前記絶縁層上、及び前記開口部に第一電極パターンを形成することにより、前記第一電極形成プロセスと、前記第一電極接続線形成プロセスとを、同時に行うこと、
    を特徴とする請求項３に記載の酸化物半導体二次電池を搭載したチップの製造方法。
  8. 　前記充電機能層は、
    　前記第一電極の上にｎ型金属酸化物半導体層を形成するｎ型金属酸化物半導体形成プロセスと、
    　前記ｎ型金属酸化物半導体層の上に、絶縁体にｎ型金属酸化物半導体充填された充電層を形成する充電層形成プロセスと、
    　前記充電層の上に、ｐ型金属酸化物半導体層を形成するｐ型金属酸化物半導体層形成プロセスと、
    で形成されることを特徴とする請求項１に記載の酸化物半導体二次電池を搭載したチップの製造方法。
  9. 　前記第二電極と前記チップとの接続は、
    　前記第二電極を形成した後に、前記第二電極を含む前記個別酸化物半導体二次電池を覆う領域に、絶縁性のパッシベーション膜を形成するパッシベーション膜形成プロセスと、
    　前記第二電極に対応する領域と、前記第二電極が接続される前記各チップに対応する領域の前記パッシベーション膜を除去する除去プロセスと、
    　前記除去プロセスによって前記パッシベーションが除去された領域に、前記第二電極と前記各チップとを接続する第二電極接続線パターンを形成する第二電極接続線形成プロセスと、
    により行われることを特徴とする請求項１に記載の酸化物半導体二次電池を搭載したチップの製造方法。
  10. 　前記充電層は、脂肪酸チタン及びシリコーンオイルを含む薬液を塗布、焼成することにより形成されること、
    を特徴とする請求項８に記載の酸化物半導体二次電池を搭載したチップの製造方法。
  11. 　焼成により形成された前記充電層に、紫外線を照射すること、
    を特徴とする請求項１０に記載の酸化物半導体二次電池を搭載したチップの製造方法。
  12. 　前記分割プロセスにおいて、
    　一体的に形成された前記酸化物半導体二次電池を複数個に分割して、各チップに対して複数個の二次電池を形成すること、
    を特徴とする請求項１に記載の酸化物半導体二次電池を搭載したチップの製造方法。
  13. 　各チップに対して形成された複数の前記酸化物半導体二次電池を、直列に接続する直列接続線形成プロセスを含んだこと、
    を特徴とする請求項１２に記載の酸化物半導体二次電池を搭載したチップの製造方法。
  14. 　各チップに対して形成された複数の前記酸化物半導体二次電池の一部の二次電池を、前記各チップに接続せず、
    　前記一部の酸化物半導体二次電池を、他のチップに接続する酸化物半導体二次電池に直列に接続する直列接続線形成プロセスを含んでいること、
    を特徴とする請求項１に記載の酸化物半導体二次電池を搭載したチップの製造方法。
  15. 　前記直列接続線形成プロセスは、
    　前記第二電極と前記ウェハに形成された第二電極パッドとを接続する、第二電極接続線形成プロセスと同時に行うこと、
    を特徴とする請求項１４に記載の酸化物半導体二次電池を搭載したチップの製造方法。
  16. 　チップの上に形成された絶縁層と、
    　前記絶縁層の開口部に形成された第一電極接続線を介して前記チップの第一電極パッドと接続される第一電極と、
    　ｎ型金属酸化物半導体層と
    　絶縁物質にｎ型金属酸化物半導体を充填した充電層と、
    　ｐ型金属酸化物半導体層と、
    　第二電極と、
    　前記第二電極上及び積層された層を覆うパシベーション膜と、
    　前記パシベーション膜の開口部に形成され、前記第二電極と前記第一電極パッドとは異なる前記チップの第二電極パッドとを接続する第二電極接続線と、
    をこの順に積層した積層体により構成される酸化物半導体二次電池。
  17. 　複数のチップと、
    　前記複数のチップの上に形成した複数の酸化物半導体二次電池と、
    を備え、
    　前記複数の酸化物半導体二次電池のうちの一部の酸化物半導体二次電池は、前記チップへは接続されず、前記複数のチップから独立した酸化物半導体二次電池であること、
    を特徴とする酸化物半導体二次電池を搭載したチップ。
  18. 　第一電極と充電機能層と第二電極を積層して構成される酸化物半導体二次電池を、回路上に積層したチップの製造方法であって、
    　ウェハ上に形成された前記チップに対応した領域に対して一体的に酸化物半導体二次電池を積層して形成する積層プロセスと、
    　一体的に形成された前記酸化物半導体二次電池に対して、前記チップに対応した領域を残して、前記チップに対応してない他の領域を除去するパターンエッチングを行い、前記チップに対応した酸化物半導体二次電池を形成する形成プロセスと、
    を備えたことを特徴とする酸化物半導体二次電池を搭載したチップの製造方法。
     

     
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