KR20180008379A - 스트레인 재분배 층을 갖는 신장가능 전자 장치 제조 방법 - Google Patents

스트레인 재분배 층을 갖는 신장가능 전자 장치 제조 방법 Download PDF

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KR20180008379A
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semiconductor die
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elastic modulus
strain
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라젠드라 씨. 디아스
타탸나 엔. 앤드류쉬첸코
마우로 제이. 코브린스키
알렉산다르 알렉소브
데이비드 더블유. 스테인즈
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인텔 코포레이션
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Abstract

본 발명의 실시예들은 마이크로전자 디바이스 및 마이크로전자 디바이스를 형성하는 방법들을 포함한다. 실시예에서, 마이크로전자 디바이스는 도전성 트레이스에 의해 콘택 패드에 각각 전기적으로 결합되는 하나 이상의 다이 콘택을 갖는 반도체 다이를 포함한다. 반도체 다이는 제1 탄성 모듈러스를 가질 수 있다. 마이크로전자 디바이스는 또한 반도체 다이 및 도전성 트레이스 위에 캡슐화 층을 포함할 수 있다. 캡슐화 층은 제1 탄성 모듈러스보다 작은 제2 탄성 모듈러스를 가질 수 있다. 마이크로전자 디바이스는 또한 캡슐화 층 내에 제1 스트레인 재분배 층을 포함할 수 있다. 제1 스트레인 재분배 층은 반도체 다이 및 도전성 트레이스들의 부분을 커버하는 풋프린트를 가질 수 있다. 스트레인 재분배 층은 제1 탄성 모듈러스보다 작고 제2 탄성 모듈러스보다 큰 제3 탄성 모듈러스를 가질 수 있다.

Description

스트레인 재분배 층을 갖는 신장가능 전자 장치 제조 방법
본 발명의 실시예들은 반도체 구조체들 및 처리 및, 특히 신장가능 기판들 상에 반도체 디바이스들을 패키징하기 위한 프로세스들 및 장치들의 분야에 속한다.
전자 디바이스들은 신장가능(stretchable) 및/또는 웨어러블(wearable) 제품들에 점점 더 통합되고 있다. 의료 센서들, 미디어 플레이어들, 개인용 컴퓨터들 등과 같은 애플리케이션들은 셔츠들, 시계들, 모자들 또는 임의의 다른 유연성(compliant) 제품들과 같은 재료들에 통합되고 있다. 전형적으로, 신장가능 및/또는 웨어러블 제품들에 통합되고 있는 전자 장치들은 신장가능 기판 상의 도전성 트레이스들에 연결된 얇은 실리콘 다이를 포함한다.
예시적인 신장가능 디바이스(100)가 도 1a에 도시된다. 신장가능 디바이스(100)는 신장가능 기판(110) 상에 형성된 반도체 다이(120)를 포함한다. 신장가능 기판(110)은 디바이스가 신장할 수 있게 하는 낮은 탄성 모듈러스(elastic modulus)를 갖는다. 예를 들어, 신장가능 기판(110)에 적합한 재료는 폴리디메틸실록산(PDMS)일 수 있다. 프로세서들, 센서들, 메모리 디바이스들 등과 같은 전기 컴포넌트들이 반도체 다이(120) 상에 형성될 수 있다. 반도체 다이(120)는 신장가능 기판(110)의 표면에 부착되거나 신장가능 기판(120) 내에 캡슐화될 수 있다. 다이 콘택들(142)은 각각 와이어 본드(wire bond)(147)로 콘택 패드(144)에 전기적으로 결합된다. 인터커넥트 패드들(144)은 인터커넥트 라인(149)에 의해 콘택 패드들(146)에 결합될 수 있다. 인터커넥트 라인들(149)은 전형적으로 구리 또는 재료들의 다른 도전성 스택과 같은 리지형(ridged) 재료로 형성되기 때문에, 인터커넥트 라인들(149)은 사행(meandering) 패턴으로 형성될 수 있다. 사행 패턴은 스프링과 유사하게 인터커넥트 라인들(149)이 파열 없이 신장될 수 있게 한다.
그러나, 신장가능 디바이스들은 다이 콘택들(142)과 인터커넥트 패드들(144) 사이의 와이어 본드들(147) 또는 반도체 다이(120)와 신장가능 기판(110) 사이의 전이가 있는 곳에 근접한 인터커넥트 라인들(149)에서의 파열 또는 소성 변형들과 같이 주기적인 신장 동안 손상되기 쉽다. 이러한 파열들(155)은 도 1b에 도시된다. 도 1b는 주기적 신장 프로세스의 하나의 신장 주기 동안 신장된 상태(화살표들 F에 의해 표시된 것과 같음)의 신장가능 디바이스(100)의 도면이다. 고장의 근본 원인은 반도체 다이(120)의 높은 모듈러스와 신장가능 기판(110)의 낮은 모듈러스 사이의 급격한 전이이다. 주기적 신장 동안 누적 스트레인 손상은 상호 접속들의 파열들(155)을 야기한다.
도 1a는 신장가능 기판 내에 캡슐화된 반도체 다이를 포함하는 신장가능 디바이스의 오버헤드 뷰(overhead view)이다.
도 1b는 디바이스가 주기적으로 신장되고 인터커넥트 라인들 및 와이어 본드들에 복수의 파열이 형성된 후에 도 1a의 신장가능 디바이스의 오버헤드 뷰이다.
도 2는 본 발명의 실시예에 따른, 와이어 본딩된(wire-bonded) 반도체 다이 및 신장가능 기판에서의 캡슐화된 스트레인 재분배 층을 포함하는 신장가능 디바이스의 오버헤드 뷰이다.
도 3a는 스트레인 재분배 층이 본 발명의 실시예에 따라 반도체 다이 위에 위치되는 도 2의 신장가능 디바이스의 단면도이다.
도 3b는 본 발명의 실시예에 따라 스트레인 재분배 층이 반도체 다이 아래에 위치되는 도 2의 신장가능 디바이스의 단면도이다.
도 3c는 본 발명의 실시예에 따라, 제1 스트레인 재분배 층이 반도체 다이 위에 위치되고 제2 스트레인 재분배 층이 반도체 다이 아래에 위치되는 도 2의 신장가능 디바이스의 단면도이다.
도 4는 본 발명의 실시예에 따른, 플립 칩(flip-chip) 반도체 다이 및 신장가능 기판 내의 캡슐화된 스트레인 재분배 층을 포함하는 신장가능 디바이스의 오버헤드 뷰이다.
도 5a는 스트레인 재분배 층이 본 발명의 실시예에 따라 반도체 다이 위에 위치되는 도 4의 신장가능 디바이스의 단면도이다.
도 5b는 스트레인 재분배 층이 본 발명의 실시예에 따라 반도체 다이 아래에 위치되는 도 4의 신장가능 디바이스의 단면도이다.
도 5c는 본 발명의 실시예에 따라 제1 스트레인 재분배 층이 반도체 다이 위에 위치되고 제2 스트레인 재분배 층이 반도체 다이 아래에 위치되는 도 4의 신장가능 디바이스의 단면도이다.
도 6a는 본 발명의 실시예에 따른 복수의 천공을 포함하는 스트레인 재분배 층의 평면도이다.
도 6b는 본 발명의 실시예에 따른 복수의 천공 및 스캘럽형(scalloped) 에지들을 포함하는 스트레인 재분배 층의 평면도이다.
도 7a 내지 도 7d는 본 발명의 실시예들에 따른 신장가능 디바이스들을 형성하기 위해 사용될 수 있는 처리 동작들의 단면도들이다.
도 8은 본 발명의 실시예에 따라 구축된 컴퓨팅 디바이스의 개략도이다.
다양한 조성들을 갖는 다수의 층을 갖는 기판 및 이러한 층들을 퇴적시키고 패터닝하는 방법들을 포함하는 시스템들이 본 명세서에 설명된다. 이하의 설명에서는, 예시적인 구현예들의 다양한 양태들이, 본 기술분야에서의 다른 통상의 기술자들에게 자신들의 연구의 요지를 전달하기 위해, 본 기술분야에서의 통상의 기술자들에 의해 통상적으로 채택되는 용어들을 사용하여 설명될 것이다. 그러나 설명된 양태들 중 단지 일부로 본 발명이 실시될 수 있음이 본 기술분야의 통상의 기술자에게 명백할 것이다. 설명의 목적을 위해, 특정 숫자들, 재료들 및 구성들이 개시되어 예시적인 구현예들의 철저한 이해를 제공한다. 그러나, 특정 세부사항들 없이도 본 발명이 실시될 수 있음은 본 기술분야의 통상의 기술자에게 명백할 것이다. 다른 경우들에서, 예시적인 구현예들을 불명료하게 하지 않기 위해 공지된 특징들은 생략되거나 간략화된다.
다양한 동작들이 복수의 개별적인 동작들로서, 순서대로, 본 발명을 이해하는데 가장 도움이 되는 방식으로 설명될 것이지만, 설명의 순서가, 이들 동작들이 반드시 순서에 의존하는 것을 의미하는 것으로 해석되지 않아야 한다. 특히 이들 동작들은 제시된 순서로 수행될 필요가 없다.
본 발명의 실시예들은 신장가능 디바이스들 및 이러한 디바이스들을 제조하는 방법을 포함한다. 다이 콘택들과 콘택 패드들 사이의 인터커넥트 경로의 파열 또는 주기적인 신장으로 인한 신장가능 기판의 찢어짐으로 인한 디바이스들의 고장 가능성을 최소화하기 위해, 본 발명의 실시예들은 하나 이상의 스트레인 재분배 층을 포함한다. 전술한 바와 같이, 주기적 신장으로 인한 신장가능 디바이스들의 이러한 실패는 반도체 다이의 탄성 모듈러스와 신장가능 기판의 탄성 모듈러스 사이의 차이에 대체로 기인한다. 신장가능 디바이스가 신장할 때, 반도체 다이의 에지에 근접한 인터커넥트들에 고집중의 응력이 형성된다. 따라서, 본 발명의 실시예들은 반도체 다이의 상대적으로 높은 모듈러스로부터 신장가능 기판의 비교적 낮은 모듈러스로의 더 점진적인 전이를 제공하기 위해 하나 이상의 스트레인 재분배 층을 이용한다. 응력의 재분배는 신장가능 디바이스의 신장 동안 주기적으로 유발된 응력으로 인해 디바이스가 인터커넥트 라인들의 파열 또는 신장가능 기판의 찢어짐으로부터 실패할 것이라는 확률을 감소시킨다.
이제 도 2를 참조하면, 본 발명의 실시예에 따른 신장가능 디바이스(200)의 평면도가 도시된다. 도시된 바와 같이, 신장가능 디바이스(200)는 신장가능 기판(210) 상에 형성된다. 신장가능 기판은 신장가능 디바이스(200)가 신장하고, 구부러지고, 굽히고, 뒤틀리는 것 등을 허용하는 유연성 재료이다. 신장가능 기판(210)의 유연성 특성은 낮은 모듈러스에 기인할 수 있다. 예를 들어, 신장가능 기판(210)의 탄성 모듈러스는 대략 10 MPa 미만일 수 있다. 예시적인 실시예에서, 신장가능 기판(210)의 탄성 모듈러스는 대략 100 kPa와 10 MPa 사이일 수 있다. 예로서, 신장가능 기판(210)은 폴리디메틸실록산(PDMS) 또는 폴리우레탄일 수 있다.
신장가능 디바이스(200)는 또한 하나 이상의 반도체 다이(220)를 포함한다. 도시된 실시예에서, 신장가능 디바이스(200)는 단일 반도체 다이(220)를 포함하지만, 실시예들은 이러한 구성들에 제한되지 않는다. 예를 들어, 2개 이상의 반도체 다이(220)가 신장가능 디바이스(200)에 포함될 수 있다. 반도체 다이(220)는 하나 이상의 전기 디바이스(도시되지 않음)를 포함한다. 예를 들어, 전기 디바이스들은 프로세서, 메모리 컴포넌트, 센서, MEMS(microelectromechanical system) 등 중 하나 이상, 또는 이들의 임의의 조합을 포함할 수 있다. 실시예에서, 반도체 다이(220)는 시스템-온-칩(SoC)일 수 있다.
반도체 다이(220)는 벌크 실리콘 또는 실리콘-온-절연체 서브구조체를 사용하여 형성된 결정질 기판일 수 있다. 다른 구현예들에서, 반도체 다이(220)는 게르마늄, 인듐 안티모나이드, 납 텔루라이드, 인듐 아세나이드, 인듐 포스파이드, 갈륨 아세나이드, 인듐 갈륨 아세나이드, 갈륨 안티모나이드 또는 III-V족 또는 IV족 재료들의 다른 조합들을 포함하지만 이에 제한되는 것은 아닌, 실리콘과 조합될 수 있거나 조합되지 않을 수 있는 대안적 재료들을 사용하여 형성될 수 있다. 반도체 다이가 형성될 수 있는 재료들의 수개의 예들이 여기서 설명되지만, 반도체 디바이스가 구축될 수 있는 토대의 역할을 할 수 있는 임의의 재료는 본 발명의 범위 내에 속한다. 실시예에 따르면, 반도체 다이(220)의 모듈러스는 신장가능 기판(210)의 모듈러스보다 대략 두 자릿수 큰 값일 수 있다. 예를 들어, 반도체 다이(220)의 탄성 모듈러스는 대략 100 GPa보다 클 수 있다. 실시예에서, 반도체 다이(220)의 탄성 모듈러스는 대략 100 GPa와 120 GPa 사이일 수 있다.
실시예에 따르면, 반도체 다이(220)는 와이어 본딩된 반도체 다이이다. 와이어 본드들(247)은 다이 콘택들(242)을 인터커넥트 패드들(244)에 전기적으로 결합시킨다. 신장가능 디바이스(200)의 와이어 본딩 구조체는 본 기술분야에 현재 알려진 것들과 실질적으로 유사할 수 있다. 예를 들어, 다이 콘택(242) 및 인터커넥트 패드들(244)은 접착 촉진제들, 시드 층들, 구리, 은, 금 또는 이들의 합금들 및 산화 억제제들과 같은, 그러나 이에 제한되는 것은 아닌 재료들의 도전성 스택을 포함할 수 있다. 와이어 본드들(247)은 구리, 은, 금 또는 이들의 합금들과 같은 임의의 일반적으로 사용되는 도전성 재료일 수 있다. 와이어 본딩된 반도체 다이가 도 2에 도시되지만, 반도체 다이는 와이어 본딩에 제한되지 않으며, 플립 칩 반도체 다이와 같은 다른 인터커넥트 구조체들이 또한 본 발명의 실시예들의 범위 내에 속한다는 것이 이해되어야 한다. 플립 칩 반도체 다이(220)의 사용을 추가로 설명하는 실시예가 이하에서 보다 상세히 설명된다.
인터커넥트 패드들(244)은 인터커넥트 라인(249)에 의해 본딩 패드(246)에 전기적으로 결합된다. 실시예에 따르면, 인터커넥트 라인들(249)은 신장가능 디바이스(200)가 신장될 때 인터커넥트들이 신장할 수 있게 하기 위해 사행 패턴으로 형성된다. 도시된 실시예에서, 사행 패턴은 반복적인 스위치백(switchback) 패턴이지만, 신장가능 디바이스(200)가 신장될 때 인터커넥트 라인들(249)이 신장할 수 있게 하는 다른 사행 패턴들이 또한 사용될 수 있다. 본 발명의 실시예들은 인터커넥트 라인들(249)이 실패 없이 대략 40% 이상 신장할 수 있게 하는 사행 패턴을 포함한다(즉, 신장된 치수를 따라 완전히 신장된 인터커넥트 라인들(249)의 길이는 인터커넥트 라인들(249)의 비신장된 길이보다 대략 40% 더 길 수 있다). 추가적인 실시예들은 인터커넥트 라인들(249)이 대략 45%와 55% 사이에서 실패 없이 신장할 수 있게 하는 사행 패턴을 포함한다. 인터커넥트 라인들(249)은 인터커넥트 라인들에 임의의 일반적으로 사용되는 도전성 재료일 수 있다. 예를 들어, 인터커넥트 라인들(249)은 구리, 은, 금 또는 이들의 합금들일 수 있다. 추가의 실시예들은 접착 촉진제들, 시드 층들 및 산화 억제제들과 같은, 그러나 이에 제한되는 것은 아닌 재료들의 도전성 스택인 인터커넥트 라인들(249)을 추가로 포함할 수 있다.
본 발명의 실시예들은 스트레인 재분배 층(230)을 추가로 포함한다. 스트레인 재분배 층(230)은 도면의 다른 세부 사항들이 도시될 수 있게 하기 위해 도 2의 파선 박스로서 도시된다. 스트레인 재분배 층(230)은 반도체 다이(220)의 높은 모듈러스로부터 신장가능 기판(210)의 낮은 모듈러스로 신장가능 디바이스(200)의 모듈러스의 점진적인 전이를 제공한다. 이와 같이, 신장가능 기판(210)과 반도체 다이(220) 사이의 스트레인 차이는 스트레인 재분배 층(230)에 의해 완충됨으로써, 반도체 다이(220)와 신장가능 기판(210) 사이의 접합부에 근접한 와이어 본드들(247), 인터커넥트 패드들(244) 및 인터커넥트 라인들(249)에서 응력을 감소시킨다. 응력의 감소는 신장가능 디바이스(200)의 주기적인 신장 동안 컴포넌트들이 파열할 확률을 감소시킨다.
실시예에 따르면, 스트레인 재분배 층(230)의 모듈러스는 반도체 다이(220)의 모듈러스보다 작을 수 있고 신장가능 기판(210)의 모듈러스보다 클 수 있다. 실시예에서, 스트레인 재분배 층(230)의 탄성 모듈러스는 반도체 다이(220)의 탄성 모듈러스보다 적어도 하나의 자릿수 작고 신장가능 기판(210)의 탄성 모듈러스보다 적어도 하나의 자릿수 크다. 예를 들어, 스트레인 재분배 층(230)의 탄성 모듈러스는 대략 100 MPa과 10 GPa 사이일 수 있다. 제한으로서가 아니고 예로서, 스트레인 재분배 층(230)은 폴리이미드(PI), 폴리에틸렌 테레프탈레이트(PET), ABF(Ajinomoto build-up film), WPR(wafer-level photoresists), 벤조사이클로부텐(BCB) 등일 수 있다.
반도체 다이(220)의 높은 모듈러스와 신장가능 기판(210)의 낮은 모듈러스 사이의 점진적인 전이를 허용하는 적절한 모듈러스를 제공하는 것에 추가하여, 스트레인 재분배 층(230)은 또한 신장가능 기판(210)과 양호한 접착을 가져야 한다. 신장가능 기판(210)과 스트레인 재분배 층(230) 사이의 양호한 접착은 신장가능 기판(210)으로부터의 응력이 스트레인 재분배 층(230)으로 전달될 수 있게 한다. 예를 들어, 재료들 사이의 접착이 불량하면, 스트레인 재분배(230) 층은 신장가능 기판(210)으로부터 균열 또는 박리될 수 있다. 이러한 상황에서, 신장가능 기판(210)으로부터의 응력은 유효하게 스트레인 재분배 층(230)으로 전달되지 않으며, 반도체 다이(220)의 높은 모듈러스와 신장가능 기판(210)의 낮은 모듈러스로부터의 점진적인 전이가 상실된다. 따라서, 본 발명의 실시예들은 신장가능 디바이스(200)의 주기적 신장 동안 스트레인 재분배 층(230)에서 실질적으로 균열이 발생하지 않도록 신장가능 기판(210)에 접착하는 스트레인 재분배 층(230)을 포함한다. 추가적인 실시예들은 신장가능 디바이스(200)의 주기적 신장 동안 신장가능 재분배 층(230)과 신장가능 기판(210) 사이에 어떠한 박리도 실질적으로 발생하지 않도록 신장가능 기판(210)에 접착하는 스트레인 재분배 층(230)을 포함한다.
스트레인 재분배 층(230)은 반도체 다이(220) 및 인터커넥트 라인들(249)의 적어도 부분을 커버하는 풋프린트(footprint)(즉, 외측 둘레)를 포함한다. 실시예에 따르면, 스트레인 재분배 층(230)은 인터커넥트 라인들(249)의 부분 위로 거리 L을 연장한 외측 에지를 갖는다. 거리 L은 스트레인 재분배 층(230)이 반도체 다이(220)의 높은 모듈러스로부터 신장가능 기판(210)의 낮은 모듈러스로의 전이로 인해 높은 스트레인들을 받기 쉬운 인터커넥트 라인들(249)의 영역을 커버하도록 선택된다. 실시예에 따르면, 거리 L은 대략 25 μm보다 클 수 있다. 특정 실시예에서, 거리 L은 대략 50 μm와 1,000 μm 사이일 수 있다.
실시예에 따르면, 스트레인 재분배 층(230)은 반도체 다이(220) 위에, 반도체 다이(220) 아래에, 또는 반도체 다이(220)의 위와 아래에 위치될 수 있다. 반도체 다이(220)에 대한 스트레인 재분배 층(230)의 위치는 도 3a 내지 도 3c에 대해 이하에서 더 상세히 논의된다.
본 발명의 실시예들은 도 3a에 도시된 바와 같이 신장가능 기판(210) 내에 캡슐화된 반도체 다이(220)를 포함한다. 도 3a는 라인 3-3'을 따른 도 2의 신장가능 디바이스(200)의 단면도이다. 실시예에 따르면, 신장가능 기판(210)은 상부 영역(210A) 및 하부 영역(210B)으로 분할된다. 실시예에서, 다이 후측 표면(224)은 신장가능 기판의 상부 영역(210A)의 바닥 표면과 실질적으로 동일 평면이다. 상부 영역(210A)과 하부 영역(210B) 사이의 접합은 신장가능 디바이스(200)를 형성하기 위해 사용되는 처리 동작들의 잔유물이고, 이하에서 더 상세히 설명될 것이다. 실시예에 따르면, 상부 영역(210A) 및 하부 영역(210B)은 동일한 재료로 형성된다. 동일한 재료로 양쪽 영역들을 형성하는 것은 양쪽 영역들 사이의 접착이 증가하고 정합하는 모듈러스 값들을 제공한다. 그러나, 본 발명의 실시예들이 상부 영역(210A)과 상이한 재료로 형성된 하부 영역(210B)을 포함하는 신장가능 기판(210)을 추가로 포함할 수 있다는 점이 이해되어야 한다. 도 3a에서, 인터커넥트 라인들(249)은 불연속적인 것으로서 도시된다. 그러나, 도 3a에 도시된 인터커넥트 라인들(249)의 부분들은 제3 치수로 연결되고 인터커넥트 패드(244)를 콘택 패드(246)에 전기적으로 연결하는 연속 사행 패턴을 형성한다는 점이 이해되어야 한다.
도 3a에 도시된 실시예에 도시된 바와 같이, 스트레인 재분배 층(230)은 반도체 다이(220) 위에 위치된다. 스트레인 재분배 층(230)은 신장가능 기판(210A)의 상부 부분 내에 매립된다. 신장가능 기판(210) 내에 스트레인 재분배 층(230)을 매립하는 것은, 스트레인 재분배 층(230)의 바닥 표면(231) 및 최상부 표면(232)이 양쪽 모두 신장가능 기판(210)과 접촉하기 때문에 2개의 층 사이의 접착을 증가시킨다. 이와 같이, 신장가능 기판(210)으로부터의 응력은 스트레인 재분배 층(230)으로 보다 효과적으로 전달될 수 있다.
실시예에 따르면, 스트레인 재분배 층(230)은 반도체 다이(220)의 최상부 표면(222)으로부터 거리 H만큼 이격된다. 거리 H는 신장가능 디바이스(200)에 원하는 스트레인 재분배 효과를 제공하도록 선택될 수 있다. 예를 들어, H가 증가함에 따라, 스트레인 재분배 층(230)으로 전달되는 응력은 더 작다. 실시예에서, 거리 H는 스트레인 재분배 층(230)이 와이어 본드들(247) 위에 위치될 수 있게 하기에 충분히 크다. 실시예에서, 스트레인 재분배 층(230)의 최상부 표면(232)이 신장가능 기판(210A)의 상부 부분의 최상부 표면(212)과 실질적으로 동일한 평면이 되도록 H가 선택될 수 있다.
스트레인 재분배 층(230)의 강성은 또한 스트레인 재분배 층(230)의 두께 T를 변경하는 것에 의해 조정될 수 있다. 두께 T가 증가함에 따라, 스트레인 재분배 층(230)의 강성이 증가한다. 스트레인 재분배 층(230)의 강성을 증가시키는 것은 더 많은 응력이 스트레인 재분배 층(230)으로 전달될 수 있게 한다. 예를 들어, 두께 T는 약 5 μm와 50 μm 사이일 수 있다. 특정 실시예에서, 두께 T는 20 μm와 30 μm 사이일 수 있다. 재분배 층(230)의 최소 두께 T는 스트레인 재분배 층(230)을 형성하기 위해 사용되는 처리 동작들에 의해 제어될 수 있다. 예를 들어, 스트레인 재분배 층(230)이 스핀 코팅 프로세스에 의해 형성되는 경우, 최소 두께는 대략 5 μm일 수 있는 반면, 스트레인 재분배 층(230)이 적층 프로세스에 의해 형성되는 경우 최소 두께는 대략 10 μm일 수 있다.
추가적인 실시예에서, 스트레인 재분배 층(230)은 복수의 층(도시되지 않음)일 수 있다. 일 실시예에서, 복수의 층은 상이한 모듈러스들을 가질 수 있다. 예를 들어, 반도체 다이(220)에 가장 가까운 스트레인 재분배 층(230)의 제1 층이 반도체 다이(220)로부터 가장 먼 스트레인 재분배 층(230)의 제2 층보다 높은 모듈러스를 갖도록, 스트레인 재분배 층(230)의 각 층의 모듈러스들이 차등화(graded)될 수 있다. 추가적인 실시예에 따르면, 스트레인 재분배 층(230)은 차등화 조성을 갖는 단일 층일 수 있다. 예를 들어, 스트레인 재분배 층(230)의 바닥 표면(231)은 제2 조성물에 의해 생성되는 스트레인 재분배 층(230)의 최상부 표면(232)에서의 모듈러스보다 큰 모듈러스를 생성하는 제1 조성물을 가질 수 있다.
이제 도 3b를 참조하면, 본 발명의 추가의 실시예에 따른 신장가능 디바이스(201)의 단면도가 도시된다. 신장가능 디바이스(201)는 스트레인 재분배 층(230)의 위치를 제외하고 도 2a 및 도 2b에 도시된 신장가능 디바이스(200)와 실질적으로 유사하다. 도시된 바와 같이, 스트레인 재분배 층(230)은 신장가능 기판(210B)의 하부 부분 내에 캡슐화되고 반도체 다이(230) 아래에 위치된다. 스트레인 재분배 층(230)은 반도체 다이(230)의 바닥 표면(224)으로부터 거리 H만큼 이격될 수 있다. 거리 H는 신장가능 디바이스(201)에 원하는 스트레인 재분배 효과를 제공하도록 선택될 수 있다. 예를 들어, H가 증가함에 따라, 스트레인 재분배 층(230)으로 전달되는 응력은 더 작다. 실시예에서, 거리 H는 실질적으로 0 μm일 수 있다(즉, 스트레인 재분배 층(230)의 최상부 표면(232)은 반도체 다이(220)의 바닥 표면(224)과 접촉한다). 추가적인 실시예에서, 스트레인 재분배 층(230)의 바닥 표면(231)이 신장가능 기판(210B)의 하부 부분의 바닥 표면(211)과 실질적으로 동일한 평면이 되도록 H가 선택될 수 있다.
이제 도 3c를 참조하면, 본 발명의 추가적인 실시예에 따른 신장가능 디바이스(202)의 단면도가 도시된다. 신장가능 디바이스(202)는 반도체 다이(220) 위에 위치된 제1 스트레인 재분배 층(230A)과 반도체 다이(220) 아래에 위치된 제2 스트레인 재분배 층(230B)이 있는 것을 제외하고 도 3a에 도시된 신장가능 디바이스(200)와 실질적으로 유사하다. 2개의 스트레인 재분배 층(230A 및 230B)의 포함은 신장가능 기판(210)으로부터 전달될 수 있는 응력량의 증가를 허용한다.
도시된 실시예에서, 제1 스트레인 재분배 층(230A)은 반도체 다이(220)의 최상부 표면으로부터 거리 HA만큼 이격된다. 거리 HA는 신장가능 디바이스(202)에서 원하는 양의 스트레인 감소를 제공하도록 선택될 수 있다. 예를 들어, 거리 HA는 제1 스트레인 재분배 층(230A)이 와이어 본드들(247)의 최상부 표면 위에 있도록 선택될 수 있다. 또한, 제1 스트레인 재분배 층(230A)의 최상부 표면(232A)이 신장가능 기판(210A)의 상부 부분의 최상부 표면(212)과 실질적으로 동일한 평면이 되도록 거리 HA가 선택될 수 있다. 도시된 실시예에서, 제2 스트레인 재분배 층(230B)의 최상부 표면(232B)이 반도체 다이(220)의 바닥 표면(221)과 접촉하도록 제2 스트레인 재분배 층(230B)이 위치된다. 실시예에 따르면, 제2 스트레인 재분배 층(230B)은 반도체 다이의 바닥 표면(221)으로부터 거리 HB(도시되지 않음)만큼 이격될 수 있다. 예를 들어, HB는 제2 스트레인 재분배 층(230B)의 바닥 표면(231B)이 신장가능 기판(210B)의 하부 부분의 바닥 표면(211)과 실질적으로 동일한 평면이 되도록 선택될 수 있다. 실시예에 따르면, 거리 HA 및 HB는 실질적으로 서로 동일할 수 있다. 대안적으로, 거리 HA는 거리 HB보다 크거나 작을 수 있다.
실시예에 따르면, 제1 스트레인 재분배 층(230A)은 인터커넥트 라인들(249) 위에 거리 LA를 연장할 수 있고, 제2 스트레인 재분배 층(230B)은 인터커넥트 라인들(249) 위에 거리 LB를 연장할 수 있다. 실시예에서, 거리 LA 및 LB는 서로 동일할 수 있다. 대안적으로, 거리 LA는 거리 LB보다 작거나 클 수 있다.
이제 도 4를 참조하면, 추가의 실시예에 따른 신장가능 디바이스(400)의 평면도가 도시된다. 반도체 다이가 와이어 본드 다이 대신 플립 칩 다이인 것을 제외하고 신장가능 디바이스(400)는 도 2에 도시된 신장가능 디바이스(200)와 실질적으로 유사하다. 따라서, 다이 콘택들(도 4에 도시되지 않음)은 반도체 다이(420)의 바닥 표면 상에 형성된다. 도 5a를 간단히 참조하면, 도 4의 라인 5-5'를 따른 단면도는 플립 칩 연결을 도시한다. 도시된 바와 같이, 다이 콘택들(442)은 땜납 연결들(445)에 의해 인터커넥트 패드들(444)에 전기적으로 결합된다. 예로서, 땜납 연결들은 C4(controlled collapsed chip connection) 범프들일 수 있다. 도 4로 돌아가서, 인터커넥트 라인들(449)은 다이 콘택들(442) 아래의 인터커넥트 패드들(444)에 연결을 제공하기 위해 반도체 다이(420) 아래로 연장된다.
신장가능 디바이스(400)가 신장됨에 따라, 가장 큰 정도의 응력 하에 있는 인터커넥트 라인들의 부분은 전술한 바와 같이 반도체 다이(420)와 신장가능 기판(410) 사이의 접합에 근접한다. 따라서, 스트레인 재분배 층(430)은 반도체 다이(420) 및 인터커넥트 라인들(449)의 적어도 부분을 커버하는 풋프린트(즉, 외측 둘레)를 포함한다. 실시예에 따르면, 스트레인 재분배 층(430)은 반도체 다이(420)의 에지로부터 밖으로 그리고 인터커넥트 라인들(449)의 부분 위로 거리 L을 연장하는 외측 에지를 갖는다. 거리 L은 스트레인 재분배 층(430)이 반도체 다이(420)의 높은 모듈러스로부터 신장가능 기판(410)의 낮은 모듈러스로의 전이로 인해 높은 응력을 받기 쉬운 인터커넥트 라인들(449)의 영역을 커버하도록 선택된다. 실시예에 따르면, 거리 L은 대략 25 μm보다 클 수 있다. 특정 실시예에서, 거리 L은 대략 50 μm와 1,000 μm 사이일 수 있다.
실시예에 따르면, 스트레인 재분배 층(430)은 반도체 다이(420) 위에, 반도체 다이(420) 아래에, 또는 반도체 다이(420)의 위와 아래에 위치될 수 있다. 반도체 다이(420)에 대한 스트레인 재분배 층(430)의 위치는 도 5a 내지 도 5c에 대해 이하에서 더 상세히 논의된다.
본 발명의 실시예들은 도 5a에 도시된 바와 같이 신장가능 기판(410) 내에 캡슐화된 반도체 다이(420)를 포함한다. 도 5a는 라인 5-5'를 따른 도 4의 신장가능 디바이스(400)의 단면도이다. 와이어 본딩된 반도체 다이를 플립 칩 반도체 다이(420)로 대체하는 것 외에는, 도 5a는 도 3a에 도시된 신장가능 디바이스(200)와 실질적으로 유사하다. 도 5a에 도시된 실시예에 도시된 바와 같이, 스트레인 재분배 층(430)은 반도체 다이(420) 위에 위치된다. 스트레인 재분배 층(430)은 신장가능 기판(410A)의 상부 부분 내에 매립된다. 신장가능 기판(410) 내에 스트레인 재분배 층(430)을 매립하는 것은, 스트레인 재분배 층(430)의 바닥 표면(431) 및 최상부 표면(432)이 양쪽 모두 신장가능 기판(410)과 접촉하기 때문에 2개의 층 사이의 접착을 증가시킨다. 이와 같이, 신장가능 기판(410)으로부터의 응력은 스트레인 재분배 층(430)으로 보다 효과적으로 전달될 수 있다.
실시예에 따르면, 스트레인 재분배 층(430)은 반도체 다이(420)의 최상부 표면(422)으로부터 거리 H만큼 이격된다. 거리 H는 신장가능 디바이스(400)에 원하는 스트레인 재분배 효과를 제공하도록 선택될 수 있다. 예를 들어, H가 증가함에 따라, 스트레인 재분배 층(430)으로 전달되는 응력은 더 작다. 실시예에서, 거리 H는 0일 수 있다(즉, 스트레인 재분배 층(430)은 스트레인 재분배 층(430)의 바닥 표면(431)이 반도체 다이(420)의 최상부 표면(422)과 접촉하도록 위치될 수 있다). 실시예에서, 스트레인 재분배 층(430)의 최상부 표면(432)이 신장가능 기판(410A)의 상부 부분의 최상부 표면(412)과 실질적으로 동일한 평면이 되도록 H가 선택될 수 있다.
이제 도 5b를 참조하면, 본 발명의 추가의 실시예에 따른 신장가능 디바이스(401)의 단면도가 도시된다. 신장가능 디바이스(401)는 스트레인 재분배 층(430)의 위치를 제외하고 도 5a에 도시된 신장가능 디바이스(400)와 실질적으로 유사하다. 도시된 바와 같이, 스트레인 재분배 층(430)은 신장가능 기판(410B)의 하부 부분 내에 캡슐화되어 반도체 다이(420) 아래에 위치된다. 스트레인 재분배 층(430)은 반도체 다이(420)의 바닥 표면(421)으로부터 거리 H만큼 이격될 수 있다. 거리 H는 신장가능 디바이스(401)에 원하는 스트레인 재분배 효과를 제공하도록 선택될 수 있다. 예를 들어, H가 증가함에 따라, 스트레인 재분배 층(430)으로 전달되는 응력은 더 작다. 실시예에서, 거리 H는 스트레인 재분배 층(430)의 최상부 표면(432)이 인터커넥트 패드들(444)의 바닥 표면들 및/또는 인터커넥트 라인들(449)의 바닥 표면들과 접촉하도록 선택될 수 있다. 추가 실시예에서, 스트레인 재분배 층(430)의 바닥 표면(431)이 신장가능 기판(410B)의 하부 부분의 바닥 표면(411)과 실질적으로 동일한 평면이 되도록 H가 선택될 수 있다.
이제 도 5c를 참조하면, 본 발명의 추가의 실시예에 따른 신장가능 디바이스(402)의 단면도가 도시된다. 신장가능 디바이스(402)는 반도체 다이(420) 위에 위치된 제1 스트레인 재분배 층(430A) 및 반도체 다이(420) 아래에 위치된 제2 스트레인 재분배 층(430B)이 있다는 점을 제외하고 도 5a에 도시된 신장가능 디바이스(400)와 실질적으로 유사하다. 2개의 스트레인 재분배 층(430A 및 430B)의 포함은 신장가능 기판(410)으로부터 전달될 수 있는 응력량의 증가를 허용한다.
도시된 실시예에서, 제1 스트레인 재분배 층(430A)은 반도체 다이(420)의 최상부 표면으로부터 거리 HA만큼 이격된다. 거리 HA는 신장가능 디바이스(402)에서 원하는 양의 스트레인 감소를 제공하도록 선택될 수 있다. 실시예에서, 거리 HA는 0일 수 있다(즉, 스트레인 재분배 층(430)은 스트레인 재분배 층(430)의 바닥 표면(431)이 반도체 다이(420)의 최상부 표면(422)과 접촉하도록 위치될 수 있다). 또한, 제1 스트레인 재분배 층(430A)의 최상부 표면(432A)이 신장가능 기판(410A)의 상부 부분의 최상부 표면(412)과 실질적으로 동일한 평면이 되도록 거리 HA가 선택될 수 있다. 도시된 실시예에서, 제2 스트레인 재분배 층(430B)의 최상부 표면(432B)이 인터커넥트 패드들(444)의 바닥 표면들 및/또는 인터커넥트 라인들(449)의 바닥 표면들과 접촉하도록 제2 스트레인 재분배 층(430B)이 반도체 다이(420)의 바닥 표면(421)으로부터 거리 HB 이격된다. 추가 실시예에서, 스트레인 재분배 층(430)의 바닥 표면(431)이 신장가능 기판(410B)의 하부 부분의 바닥 표면(411)과 실질적으로 동일한 평면이 되도록 HB가 선택될 수 있다. 실시예에 따르면, 거리 HA 및 HB는 실질적으로 서로 동일할 수 있다. 대안적으로, 거리 HA는 거리 HB보다 크거나 작을 수 있다.
실시예에 따르면, 제1 스트레인 재분배 층(430A)은 인터커넥트 라인들(449) 위에 거리 LA를 연장할 수 있고, 제2 스트레인 재분배 층(430B)은 인터커넥트 라인들(449) 위에 거리 LB를 연장할 수 있다. 실시예에서, 거리 LA 및 LB는 서로 동일할 수 있다. 대안적으로, 거리 LA는 거리 LB보다 작거나 클 수 있다.
본 발명의 추가의 실시예들은 반도체 다이의 높은 모듈러스와 신장가능 기판의 낮은 모듈러스 사이의 훨씬 더 점진적인 전이를 제공하기 위해 천공된 스트레인 재분배 층을 이용할 수 있다. 천공된 스트레인 재분배 층에서, 스트레인 재분배 층의 유효 강성은 스트레인 재분배 층의 중심에 비해 스트레인 재분배 층의 에지들의 근접에서 더 낮을 수 있다. 예를 들어, 스트레인 재분배 층의 중심에 근접하게 형성된 천공들(있는 경우)보다 큰 스트레인 재분배 층의 에지에 근접한 천공들을 형성하는 것에 의해 유효 강성이 감소될 수 있다. 그러한 실시예들에 따른 예시적인 천공된 스트레인 재분배 층들이 평면도 6a 및 평면도 6b에 도시된다.
이제 도 6a를 참조하면, 천공된 스트레인 재분배 층(630)이 본 발명의 실시예에 따라 도시된다. 도시된 실시예에 따르면, 천공들(635)은 형상이 실질적으로 원형이다. 그러나, 천공들이 원형일 필요는 없다는 것이 이해되어야 한다. 제한으로서가 아니고 예로서, 천공 형상들은 스트라이프들, 다각형들, V자형(chevron)들, 타원형(oblong shape)들 또는 이들의 임의의 조합을 또한 포함할 수 있다. 천공들(635)은 스트레인 재분배 층(630)으로부터 재료를 제거한다. 이와 같이, 단면적이 감소함에 따라 층의 유효 강성이 감소된다. 예를 들어, 천공된 스트레인 재분배 층(630)의 중심에 근접한 라인 1-1’을 따른 단면적은 천공된 스트레인 재분배 층(630)의 에지에 근접한 라인 2-2'을 따른 단면적보다 크다.
본 발명의 실시예들은 천공된 스트레인 재분배 층(630)의 유효 강성을 감소시켜, 그것이 신장가능 기판(610)의 유효 강성과 정합하는 것을 포함한다. 예를 들어, 천공되지 않은 스트레인 재분배 층의 유효 강성이 신장가능 기판(610)의 유효 강성보다 10배 더 크다면, 천공된 스트레인 재분배 층(630)의 에지에 근접한 유효 강성은 천공된 스트레인 재분배 층(630)의 중심에 근접한 유효 강성보다 대략 10배 작을 수 있다. 추가적인 실시예들은 신장가능 기판(610)의 유효 강성보다 작거나 큰 스트레인 재분배 층(630)의 에지에 근접한 유효 강성을 갖는 천공된 스트레인 재분배 층(630)을 포함한다.
천공된 스트레인 재분배 층(630)의 유효 강성의 더 점진적인 감소를 제공하는 것 이외에, 천공들(635)은 스트레인 재분배 층(630)과 신장가능 기판(610) 사이의 접착을 또한 증가시킨다. 천공들(635)은 신장가능 기판(610)이 접촉하는 스트레인 재분배 층(630)의 표면적을 증가시킨다. 추가로, 천공들(635)은 또한 층들 사이에 기계적 고정을 제공할 수 있다. 도 6b는 본 발명의 추가의 실시예들에 따라, 스캘럽형 에지들(637)을 포함하는 천공된 스트레인 재분배 층(630)의 평면도 예시이다. 스캘럽형 에지들(637)은 신장가능 기판(610)이 접착될 수 있는 스트레인 재분배 층(630)의 표면적을 증가시키고 스트레인 재분배 층(630)의 가장자리를 따라 기계적 고정 점들을 제공한다. 따라서, 2개 재료 사이의 접착은 증가될 수 있고, 따라서 신장가능 디바이스가 주기적으로 신장될 때 스트레인 재분배 층(630)이 신장가능 기판(610)으로부터 박리하거나 파열할 확률을 감소시킨다.
본 발명의 실시예에 따르면, 천공된 스트레인 재분배 층(630)은 레이저 패터닝 프로세스로 제조될 수 있다. 일 실시예에서, 자외선 레이저 패터닝 프로세스가 스트레인 재분배 층(630)에 천공들(635)을 형성하기 위해 사용될 수 있다. 대안의 실시예에서, 엑시머 레이저는 스트레인 재분배 층(630)으로 전달될 패턴을 포함하는 마스크와 함께 사용될 수 있다. 이러한 실시예에서, 전체 천공된 패턴은 단일 노광으로 제조될 수 있다. 추가의 실시예들은 실질적으로 연속적인 프로세스에서 복수의 천공된 스트레인 재분배 층(630)을 제조하기 위해 레이저 패터닝 프로세스와 함께 테이프 및 릴 프로세스를 사용할 수 있다. 하나 이상의 천공된 스트레인 재분배 층(630)이 그 후 본 발명의 실시예들에 따라 사용될 수 있다.
이제 도 7a 내지 도 7d를 참조하면, 본 발명의 실시예들에 따른 신장가능 디바이스를 형성하기 위해 사용될 수 있는 다양한 처리 동작들을 예시하는 일련의 단면도들이 제공된다. 도 7a는 캐리어 기판(770) 상에 위치된 와이어 본딩된 다이(720)의 단면도이다. 와이어 본딩된 반도체 다이(720)는 실질적으로 전술한 것들과 유사하며, 와이어 본드들(747)에 의해 인터커넥트 패드들(744)에 전기적으로 결합되는 다이 콘택들(742)을 포함한다. 실시예에서, 다이 콘택(742) 및 인터커넥트 패드들(744)은 접착 촉진제들, 시드 층들, 구리, 은, 금 또는 이들의 합금들 및 산화 억제제들과 같은, 그러나 이에 제한되는 것은 아닌 재료들의 도전성 스택을 포함할 수 있다. 와이어 본드들(747)은 구리, 은, 금 또는 이들의 합금들과 같은 임의의 일반적으로 사용되는 도전성 재료일 수 있다.
인터커넥트 라인들(749)은 인터커넥트 패드들(744)을 콘택 패드들(746)에 전기적으로 결합시킬 수 있다. 인터커넥트 라인들(749)은 인터커넥트 라인들에 임의의 일반적으로 사용되는 도전성 재료일 수 있다. 예를 들어, 인터커넥트 라인들(749)은 구리, 은, 금 또는 이들의 합금들일 수 있다. 추가의 실시예들은 접착 촉진제들, 시드 층들 및 산화 억제제들과 같은, 그러나 이에 제한되는 것은 아닌 재료들의 도전성 스택인 인터커넥트 라인들(749)을 추가로 포함할 수 있다. 예로서, 인터커넥트 패드들(744), 인터커넥트 라인들(749) 및 콘택 패드들(746)은 다마신 처리, 인쇄 등과 같은 본 기술분야에 공지된 전형적인 인터커넥트 형성 프로세스들로 형성될 수 있다.
그 후, 도 7b에 도시된 바와 같이, 신장가능 기판 층(710)의 제1 부분이 캐리어 기판(770) 위에 형성될 수 있다. 실시예에서, 신장가능 기판(710A)의 제1 부분은 반도체 다이(720), 와이어 본드들(747), 인터커넥트 패드들(744), 인터커넥트 라인들(749) 및 콘택 패드들(746)을 캡슐화할 수 있다. 신장가능 기판(710A)의 제1 부분은 신장가능 기판(710)의 제1 부분의 최상부 표면(712)이 반도체 다이(720)의 최상부 표면(722) 위에 높이 H가 되도록 형성될 수 있다. 실시예에서, 신장가능 기판은 주입(pouring) 프로세스로 형성될 수 있다. 예를 들어, 전구체 액체가 웨이퍼 캐리어(770) 위에 주입되고 그 후 중합되고 가교 결합되어 신장가능 기판(710A)을 형성할 수 있다. 그 후, 본 발명의 실시예에 따라 스트레인 재분배 층(730)이 신장가능 기판(710A)의 제1 부분의 최상부 표면 상에 배치될 수 있다. 일부 실시예들에 따르면, 신장가능 기판(710A)의 제2 부분은 도 7c에 도시된 바와 같이 신장가능 기판(710A)의 제1 부분의 최상부 표면 위에 형성되고 스트레인 재분배 층(730)을 캡슐화할 수 있다.
웨이퍼 캐리어(770)는 신장가능 기판(710A)의 형성의 형성이 완료된 후에 제거될 수 있다. 예로서, 웨이퍼 캐리어(770)는 박리 프로세스, 에칭 프로세스 또는 본 기술분야에 공지된 임의의 다른 프로세스들로 제거될 수 있다.
웨이퍼 캐리어가 제거된 후, 신장가능 기판의 하부 부분(710B)이 형성된다. 도 7d에 도시된 바와 같이, 제2 스트레인 재분배 층(730B)은 반도체 다이(720)의 바닥 표면(721)과 접촉하여 배치될 수 있다. 그 후, 신장가능 기판(710B)의 바닥 부분은 제2 스트레인 재분배 층(730B) 위에 그리고 디바이스의 나머지 위에 형성될 수 있다. 추가적인 실시예에 따르면, 신장가능 기판(710B)의 바닥 부분의 제1 부분은 반도체 다이 위에 제2 스트레인 재분배 층(730B)을 배치하기 전에 형성될 수 있다. 이러한 실시예들에서, 스트레인 재분배 층(730B)은 반도체 다이(710)의 바닥 표면으로부터 이격될 수 있다.
도 7a 내지 도 7d에 대해 전술한 처리 동작들은 사실상 예시적인 것이고, 본 발명의 실시예들은 와이어 본딩된 반도체 다이들로 이 프로세스를 구현하는 것에 제한되지 않는다는 것이 이해되어야 한다. 예를 들어, 실질적으로 유사한 프로세스가 또한 플립 칩 반도체 다이를 포함하는 신장가능 디바이스를 형성하기 위해 사용될 수 있다.
도 8은 본 발명의 일 실시예에 따른 컴퓨팅 디바이스(800)를 도시한다. 예로서, 본 명세서에 설명된 것들과 같은 신장가능 디바이스는 컴퓨팅 디바이스(800)의 추가의 컴포넌트들을 포함하거나 컴퓨팅 디바이스(800)에 통합될 수 있다. 컴퓨팅 디바이스(800)는 다수의 컴포넌트를 포함할 수 있다. 일 실시예에서, 이들 컴포넌트들은 하나 이상의 마더보드에 부착된다. 대안의 실시예에서, 이들 컴포넌트들은 마더보드보다 오히려 단일 시스템-온-칩(SoC) 다이 상에 제조된다. 컴퓨팅 디바이스(800)의 컴포넌트들은 집적 회로 다이(802) 및 적어도 하나의 통신 칩(808)을 포함하지만, 이에 제한되는 것은 아니다. 일부 구현예들에서, 통신 칩(808)은 집적 회로 다이(802)의 일부로서 제조된다. 집적 회로 다이(802)는 임베디드 DRAM(eDRAM) 또는 스핀 전달 토크 메모리(STTM 또는 STTM-RAM)와 같은 기술들에 의해 제공될 수 있는 캐시 메모리로서 종종 사용되는 온다이 메모리(806)뿐만 아니라 CPU(804)를 포함할 수 있다.
컴퓨팅 디바이스(800)는, 마더보드에 물리적으로 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는, 또는 SoC 다이 내에 제조될 수 있거나 제조되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(810)(예를 들어, DRAM), 비휘발성 메모리(812)(예를 들어, ROM 또는 플래시 메모리), 그래픽 처리 유닛(814)(GPU), 디지털 신호 프로세서(816), 암호화 프로세스(842)(하드웨어 내에 암호화 알고리즘들을 실행하는 전용 프로세서), 칩셋(820), 안테나(822), 디스플레이 또는 터치스크린 디스플레이(824), 터치스크린 제어기(826), 배터리(828) 또는 다른 전원, 전력 증폭기(도시되지 않음), GPS(global positioning system) 디바이스(828), 나침반(830), 모션 코프로세서 또는 센서들(832)(가속도계, 자이로스코프, 및 나침반을 포함할 수 있음), 스피커(834), 카메라(836), (키보드, 마우스, 스타일러스 및 터치패드와 같은) 사용자 입력 디바이스들(838), 및 (하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등과 같은) 대용량 저장 디바이스(840)를 포함하지만, 이에 제한되지 않는다.
통신 칩(808)은, 컴퓨팅 디바이스(800)로의 및 그로부터의 데이터의 전송을 위한 무선 통신들을 가능하게 한다. "무선"이라는 용어 및 그 파생어들은, 비고체 매체를 통한 변조된 전자기 방사(modulated electromagnetic radiation)의 이용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는 데 이용될 수 있다. 이 용어는, 일부 실시예들에서는 그렇지 않을 수도 있지만, 연관 디바이스들이 임의의 와이어들을 포함하지 않는다는 것을 의미하지는 않는다. 통신 칩(808)은, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들뿐만 아니라 3G, 4G, 5G 및 그 이후의 것들로 지정된 임의의 다른 무선 프로토콜들을 포함하지만 이에 제한되는 것은 아닌 임의의 다수의 무선 표준들 또는 프로토콜들을 구현할 수 있다. 컴퓨팅 디바이스(800)는 복수의 통신 칩(808)을 포함할 수 있다. 예를 들어, 제1 통신 칩(808)은 Wi-Fi 및 블루투스와 같은 단거리의 무선 통신들에 전용될 수 있고, 제2 통신 칩(808)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리의 무선 통신들에 대해 전용될 수 있다.
본 발명의 실시예에 따라, 컴퓨팅 디바이스(800)의 프로세서(804)는, 인터커넥트 층에서의 사전-패터닝된 피처들을 통해 형성되는 비아들을 포함하는 인터커넥트 구조체에 형성된 하나 이상의 인터커넥트 라인들에 결합되는 트랜지스터들과 같은 하나 이상의 디바이스들을 포함한다. "프로세서"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
본 발명의 실시예에 따라, 통신 칩(808)은 인터커넥트 층에서 사전-패터닝된 피처들을 통해 형성되는 비아들을 포함하는 인터커넥트 구조체에 형성된 하나 이상의 인터커넥트 라인들에 결합되는 트랜지스터들과 같은 하나 이상의 디바이스들을 또한 포함할 수 있다.
추가의 실시예들에서, 본 발명의 실시예에 따라 컴퓨팅 디바이스(800) 내에 하우징된 다른 컴포넌트는, 인터커넥트 층에 사전-패터닝된 피처들을 통해 형성된 비아들을 포함하는 인터커넥트 구조체에 형성된 하나 이상의 인터커넥트 라인들에 결합된 트랜지스터들과 같은 하나 이상의 디바이스를 포함할 수 있다.
다양한 실시예들에서, 컴퓨팅 디바이스(800)는, 랩톱 컴퓨터, 넷북 컴퓨터, 노트북 컴퓨터, 울트라북 컴퓨터, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가의 구현예들에서, 컴퓨팅 디바이스(800)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
요약서에 설명되는 것을 포함하는, 본 발명의 예시된 구현예들에 대한 상기 설명은, 총망라적이거나 본 발명을 개시된 정확한 형태들로 제한하려는 의도는 아니다. 본 발명의 특정 구현예들 및 본 발명의 예들이 본 명세서에서 예시적 목적으로 설명되지만, 관련 기술분야의 통상의 기술자들이 인지하는 바와 같이, 본 발명의 범위 이내에서 다양한 균등한 변형들이 가능하다.
이들 변형들은 상기 상세한 설명의 관점에서 본 발명에 대해 이루어질 수 있다. 이하의 청구항들에 사용된 용어들은 본 발명을 명세서 및 특허청구범위에 개시된 특정 구현예들로 제한하는 것으로 해석되지 않아야 한다. 오히려, 본 발명의 범위는 이하의 특허청구범위에 의해 전체적으로 결정되고, 확립된 특허청구범위 해석의 원칙에 따라 해석되어야 한다.
하기 예들은 추가의 실시예들과 관련된다. 상이한 실시예들의 다양한 특징들은 다양한 상이한 응용들에 적합하도록 포함된 일부 특징들 및 배제된 다른 특징들과 다양하게 결합될 수 있다. 일부 실시예들은 마이크로전자 디바이스에 관한 것이고, 상기 마이크로전자 디바이스는, 도전성 트레이스에 의해 콘택 패드에 각각 전기적으로 결합되는 하나 이상의 다이 콘택을 갖는 반도체 다이- 반도체 다이는 제1 탄성 모듈러스를 가짐 -; 반도체 다이 및 도전성 트레이스 위의 캡슐화 층- 캡슐화 층은 제1 탄성 모듈러스보다 작은 제2 탄성 모듈러스를 가짐 -; 및 캡슐화 층 내의 제1 스트레인 재분배 층- 제1 스트레인 재분배 층은 반도체 다이 및 도전성 트레이스들의 부분을 커버하는 풋프린트를 갖고, 스트레인 재분배 층은 제1 탄성 모듈러스보다 작고 제2 탄성 모듈러스보다 큰 제3 탄성 모듈러스를 가짐 -을 포함한다.
추가의 실시예들에서, 반도체 다이는 와이어 본딩된 다이이다.
추가의 실시예들에서, 반도체 다이는 플립 칩이다.
추가의 실시예들에서, 제1 스트레인 재분배 층은 반도체 다이 위에 있다.
추가의 실시예들에서, 제1 스트레인 재분배 층은 반도체 다이 아래에 있다.
추가의 실시예들에서, 제1 스트레인 재분배 층은 반도체 다이의 후측과 접촉한다.
추가의 실시예들에서, 마이크로전자 디바이스는 제2 스트레인 재분배 층을 추가로 포함한다.
추가의 실시예들에서, 제1 스트레인 재분배 층은 반도체 다이 위에 있고 제2 스트레인 재분배 층은 반도체 다이 아래에 있다.
추가의 실시예들에서, 제1 스트레인 재분배 층 및 제2 스트레인 재분배 층은 상이한 풋프린트들을 갖는다.
추가의 실시예들에서, 제1 스트레인 재분배 층은 하나 이상의 천공을 포함하고, 제1 스트레인 재분배 층의 외측 둘레에 근접한 천공들은 제1 스트레인 재분배 층의 중심에 근접한 천공들보다 크다.
추가의 실시예들에서, 천공들은 원형 형상의 천공들, 스트라이프 형상의 천공들 또는 V자형 형상의 천공들이다.
추가의 실시예들에서, 제1 스트레인 재분배 층의 외측 둘레는 스캘럽형이다.
추가의 실시예들에서, 캡슐화 층은 폴리디메틸실록산(PDMS) 또는 폴리우레탄이다.
추가의 실시예들에서, 제1 스트레인 재분배 층은 폴리이미드(PI), 폴리에틸렌 테레프탈레이트(PET), ABF(Ajinomoto build-up film), WPR(wafer-level photoresists), 벤조사이클로부텐(BCB)이다.
추가의 실시예들에서, 제1 스트레인 재분배 층의 풋프린트는 도전성 트레이스들 위로 50 μm 이상 연장된다.
추가의 실시예들에서, 제1 스트레인 재분배 층은 차등화된 모듈러스를 갖는다.
추가의 실시예들에서, 제1 스트레인 재분배 층은 복수의 층으로 구성되고, 복수의 층의 모듈러스는 차등화된다.
추가의 실시예들에서, 제1 탄성 모듈러스는 제3 탄성 모듈러스보다 한 자릿수 더 크고, 제3 탄성 모듈러스는 제2 탄성 모듈러스보다 한 자릿수 더 크다.
일부 실시예들은 마이크로전자 디바이스를 형성하는 방법에 관한 것이고, 마이크로전자 디바이스는 복수의 도전성 트레이스를 포함하는 캐리어 기판에 반도체 다이를 부착하는 단계- 반도체 다이 상의 하나 이상의 다이 콘택은 도전성 트레이스에 의해 콘택 패드에 전기적으로 결합됨 -; 반도체 다이 위의 캡슐화 층 및 캐리어 기판을 형성하는 단계; 캡슐화 층의 최상부 표면 위에 제1 스트레인 재분배 층을 형성하는 단계; 캐리어 기판을 제거하는 단계; 및 반도체 다이 아래에 제2 캡슐화 층을 형성하는 단계를 포함한다.
추가의 실시예들에서, 마이크로전자 디바이스를 형성하는 방법은 제2 캡슐화 층을 형성하기 전에 반도체 다이의 노출된 후측 표면 위에 제2 스트레인 재분배 층을 형성하는 단계를 추가로 포함한다.
추가의 실시예들에서, 반도체 다이는 와이어 본딩된(wire-boned) 다이 또는 플립 칩이다.
추가의 실시예들에서, 반도체 다이는 제1 탄성 모듈러스를 갖고, 제1 캡슐화 층은 제2 탄성 모듈러스를 갖고, 스트레인 재분배 층은 제3 탄성 모듈러스를 갖고, 제1 탄성 모듈러스는 제3 탄성 모듈러스보다 크고, 제3 탄성 모듈러스는 제2 탄성 모듈러스보다 크다.
일부 실시예들은 마이크로전자 디바이스에 관한 것이고, 상기 마이크로전자 디바이스는, 도전성 트레이스에 의해 콘택 패드에 각각 전기적으로 결합되는 하나 이상의 다이 콘택을 갖는 반도체 다이- 반도체 다이는 제1 탄성 모듈러스를 가짐 -; 반도체 다이 및 도전성 트레이스 위의 캡슐화 층- 캡슐화 층은 제1 탄성 모듈러스보다 작은 제2 탄성 모듈러스를 가짐 -; 및 캡슐화 층 내의 제1 스트레인 재분배 층- 제1 스트레인 재분배 층은 반도체 다이 및 도전성 트레이스들의 부분을 커버하는 풋프린트를 갖고, 스트레인 재분배 층은 제1 탄성 모듈러스보다 작고 제2 탄성 모듈러스보다 큰 제3 탄성 모듈러스를 갖고, 제1 탄성 모듈러스는 제3 탄성 모듈러스보다 한 자릿수 더 크고, 제3 탄성 모듈러스는 제2 탄성 모듈러스보다 한 자릿수 더 크고, 제1 스트레인 재분배 층은 하나 이상의 천공을 포함하고, 제1 스트레인 재분배 층의 외측 둘레에 근접한 천공들은 제1 스트레인 재분배 층의 중심에 근접한 천공들보다 큼 -을 포함한다.
추가의 실시예들에서, 마이크로전자 디바이스는 제2 스트레인 재분배 층을 추가로 포함한다.
추가의 실시예들에서, 제1 스트레인 재분배 층은 반도체 다이 위에 있고 제2 스트레인 재분배 층은 반도체 다이 아래에 있다.

Claims (25)

  1. 마이크로전자 디바이스로서,
    도전성 트레이스에 의해 콘택 패드에 각각 전기적으로 결합되는 하나 이상의 다이 콘택을 갖는 반도체 다이- 상기 반도체 다이는 제1 탄성 모듈러스(modulus)를 가짐 -;
    상기 반도체 다이 및 상기 도전성 트레이스 위의 캡슐화 층- 상기 캡슐화 층은 상기 제1 탄성 모듈러스보다 작은 제2 탄성 모듈러스를 가짐 -; 및
    상기 캡슐화 층 내의 제1 스트레인(strain) 재분배 층- 상기 제1 스트레인 재분배 층은 상기 반도체 다이 및 상기 도전성 트레이스들의 일부를 커버하는 풋프린트(footprint)를 갖고, 상기 스트레인 재분배 층은 상기 제1 탄성 모듈러스보다 작고 상기 제2 탄성 모듈러스보다 큰 제3 탄성 모듈러스를 가짐 -을 포함하는, 마이크로전자 디바이스.
  2. 제1항에 있어서,
    상기 반도체 다이는 와이어 본딩된(wire-bonded) 다이인, 마이크로전자 디바이스.
  3. 제1항에 있어서
    상기 반도체 다이는 플립 칩인, 마이크로전자 디바이스.
  4. 제1항에 있어서,
    상기 제1 스트레인 재분배 층은 상기 반도체 다이 위에 있는, 마이크로전자 디바이스.
  5. 제1항에 있어서,
    상기 제1 스트레인 재분배 층은 상기 반도체 다이 아래에 있는, 마이크로전자 디바이스.
  6. 제5항에 있어서,
    상기 제1 스트레인 재분배 층은 상기 반도체 다이의 후측과 접촉하는, 마이크로전자 디바이스.
  7. 제1항에 있어서,
    제2 스트레인 재분배 층을 추가로 포함하는, 마이크로전자 디바이스.
  8. 제7항에 있어서,
    상기 제1 스트레인 재분배 층은 상기 반도체 다이 위에 있고, 상기 제2 스트레인 재분배 층은 상기 반도체 다이 아래에 있는, 마이크로전자 디바이스.
  9. 제8항에 있어서,
    상기 제1 스트레인 재분배 층 및 상기 제2 스트레인 재분배 층은 상이한 풋프린트들을 갖는, 마이크로전자 디바이스.
  10. 제1항에 있어서,
    상기 제1 스트레인 재분배 층은 하나 이상의 천공(perforation)을 포함하고, 상기 제1 스트레인 재분배 층의 외측 둘레에 근접한 천공들은 상기 제1 스트레인 재분배 층의 중심에 근접한 천공들보다 큰, 마이크로전자 디바이스.
  11. 제10항에 있어서,
    상기 천공들은 원형 형상의 천공들, 스트라이프 형상의 천공들 또는 V자형(chevron shaped) 천공들인, 마이크로전자 디바이스.
  12. 제10항에 있어서,
    상기 제1 스트레인 재분배 층의 상기 외측 둘레는 스캘럽형(scalloped)인, 마이크로전자 디바이스.
  13. 제1항에 있어서,
    상기 캡슐화 층은 폴리디메틸실록산(PDMS) 또는 폴리우레탄인, 마이크로전자 디바이스.
  14. 제1항에 있어서,
    상기 제1 스트레인 재분배 층은 폴리이미드(PI), 폴리에틸렌 테레프탈레이트(PET), ABF(Ajinomoto build-up film), WPR(wafer-level photoresists), 벤조사이클로부텐(BCB)인, 마이크로전자 디바이스.
  15. 제1항에 있어서,
    상기 제1 스트레인 재분배 층의 상기 풋프린트는 상기 도전성 트레이스들 위에 50 μm 이상 연장되는, 마이크로전자 디바이스.
  16. 제1항에 있어서,
    상기 제1 스트레인 재분배 층은 차등화된(graded) 모듈러스를 갖는, 마이크로전자 디바이스.
  17. 제16항에 있어서,
    상기 제1 스트레인 재분배 층은 복수의 층을 포함하고, 상기 복수의 층의 상기 모듈러스들은 차등화되는, 마이크로전자 디바이스.
  18. 제1항에 있어서,
    상기 제1 탄성 모듈러스는 상기 제3 탄성 모듈러스보다 한 자릿수 더 크고(an order of magnitude greater than), 상기 제3 탄성 모듈러스는 상기 제2 탄성 모듈러스보다 한 자릿수 더 큰, 마이크로전자 디바이스.
  19. 마이크로전자 디바이스를 형성하는 방법으로서,
    복수의 도전성 트레이스를 포함하는 캐리어 기판에 반도체 다이를 부착하는 단계- 상기 반도체 다이 상의 하나 이상의 다이 콘택은 상기 도전성 트레이스들에 의해 상기 콘택 패드에 전기적으로 결합됨 -;
    상기 반도체 다이 위의 캡슐화 층 및 상기 캐리어 기판을 형성하는 단계;
    상기 캡슐화 층의 최상부 표면 위에 제1 스트레인 재분배 층을 형성하는 단계;
    상기 캐리어 기판을 제거하는 단계; 및
    상기 반도체 다이 아래에 제2 캡슐화 층을 형성하는 단계를 포함하는, 방법.
  20. 제19항에 있어서,
    상기 제2 캡슐화 층을 형성하기 전에 상기 반도체 다이의 노출된 후측 표면 위에 제2 스트레인 재분배 층을 형성하는 단계를 추가로 포함하는, 방법.
  21. 제19항에 있어서,
    상기 반도체 다이는 플립 칩(flip-chip) 또는 와이어 본딩된(wire-boned) 다이인, 방법.
  22. 제19항에 있어서,
    상기 반도체 다이는 제1 탄성 모듈러스를 갖고, 상기 제1 캡슐화 층은 제2 탄성 모듈러스를 갖고, 상기 스트레인 재분배 층은 제3 탄성 모듈러스를 갖고, 상기 제1 탄성 모듈러스는 상기 제3 탄성 모듈러스보다 크고, 상기 제3 탄성 모듈러스는 상기 제2 탄성 모듈러스보다 큰, 방법.
  23. 마이크로전자 디바이스로서,
    도전성 트레이스에 의해 콘택 패드에 각각 전기적으로 결합되는 하나 이상의 다이 콘택을 갖는 반도체 다이- 상기 반도체 다이는 제1 탄성 모듈러스를 가짐 -;
    상기 반도체 다이 및 상기 도전성 트레이스 위의 캡슐화 층- 상기 캡슐화 층은 상기 제1 탄성 모듈러스보다 작은 제2 탄성 모듈러스를 가짐 -; 및
    상기 캡슐화 층 내의 제1 스트레인 재분배 층- 상기 제1 스트레인 재분배 층은 상기 반도체 다이 및 상기 도전성 트레이스들의 일부를 커버하는 풋프린트를 갖고, 상기 스트레인 재분배 층은 상기 제1 탄성 모듈러스보다 작고 상기 제2 탄성 모듈러스보다 큰 제3 탄성 모듈러스를 갖고, 상기 제1 탄성 모듈러스는 상기 제3 탄성 모듈러스보다 한 자릿수 더 크고, 상기 제3 탄성 모듈러스는 상기 제2 탄성 모듈러스보다 한 자릿수 더 크고, 상기 제1 스트레인 재분배 층은 하나 이상의 천공을 포함하고, 상기 제1 스트레인 재분배 층의 외측 둘레에 근접한 천공들은 상기 제1 스트레인 재분배 층의 중심에 근접한 천공들보다 큼 -을 포함하는, 마이크로전자 디바이스.
  24. 제23항에 있어서,
    제2 스트레인 재분배 층을 추가로 포함하는, 마이크로전자 디바이스.
  25. 제24항에 있어서,
    상기 제1 스트레인 재분배 층은 상기 반도체 다이 위에 있고, 상기 제2 스트레인 재분배 층은 상기 반도체 다이 아래에 있는, 마이크로전자 디바이스.
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