KR20170130613A - 파형 표면을 갖는 전기전도성 재료, 상기 재료로 형성된 전기 단자, 및 상기 재료를 제조하는 방법 - Google Patents

파형 표면을 갖는 전기전도성 재료, 상기 재료로 형성된 전기 단자, 및 상기 재료를 제조하는 방법 Download PDF

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Abstract

구리계 재료로 형성된 기부 부재(12) 및 기부 부재(12) 위에 놓인 코팅층(14)을 갖는 전기전도성 재료(10)가 개시된다. 코팅층(14)은 주석계, 니켈계, 구리계, 은계, 또는 금계 재료로 형성될 수도 있다. 코팅층(14)의 파형 표면은 복수의 마루부(16) 및 골부(18)를 형성한다. 각각의 골부(18)는 각각의 인접한 마루부(16)에 대해 적어도 1/2 미크론(0.5 ㎛)의 깊이를 갖는다. 인접한 마루부(16) 사이의 거리는 20 미크론(20 ㎛) 내지 100 미크론(100 ㎛)이다. 이 전기전도성 재료(10)는 전기 접속 구성요소(28) 내에 전기 단자(30)의 접촉면을 형성할 수도 있고, 프레팅 부식 저항을 향상시키는데 효과적이다. 이러한 전기전도성 재료(10)의 제조 방법(100)이 또한 제시된다.

Description

파형 표면을 갖는 전기전도성 재료, 상기 재료로 형성된 전기 단자, 및 상기 재료를 제조하는 방법
관련 출원의 상호 참조
본 출원은 그 전체 개시내용이 본 명세서에 참조로서 합체되어 있는, 2015년 5월 20일 출원된 미국 특허 출원 제14/717,304호의 특허 협력 조약의 8조 하에서 우선권의 이익을 청구한다.
발명의 기술분야
본 발명은 전기 단자의 접촉면을 위해 특히 유용한 파형 표면을 갖는 전기전도성 재료에 관한 것이다.
자동차 전기 단자는 통상적으로 이하에 일반적으로 주석 도금부라 칭하는, 전해도금, 증착, 열적 분사, 동적 분사 등에 의해 도포될 수도 있는 주석계 재료의 얇은 층으로 코팅된다. 도 1에 도시된 바와 같이, 주석 도금부(1)는 전기 단자(3)의 일반적으로 편평한 접촉면(2)에 도포될 때 일반적으로 균일한 두께를 갖는다. 주석 도금부는 저저항 전기 접속부를 제공하는 것을 돕고, 또한 통상적으로 구리계 재료로 형성되는 아래에 놓인 기판(4)에 소정의 부식 저항을 제공한다.
주석 도금부는 프레팅 부식(fretting corrosion)이라 칭하는 열화 메커니즘에 민감하다. 도 8에 도시된 바와 같이, 프레팅 부식은 정합하는 접촉면들 사이의 상대 운동에 기인하는 산화된 주석 재료의 이동에 의해 유발되는 접촉면(2) 상의 산화된 주석 재료로 형성된 절연 프레팅 부스러기(debris)(5)의 축적(buildup)이다. 산화된 재료가 이동됨에 따라, 노출 이후 산화되고 이어서 프로세스가 반복됨에 따라 이동되는 비산화된 주석 도금부가 노출된다. 진동 및/또는 열적 사이클링은 정합하는 접촉면들 사이의 이 상대 운동의 전형적인 원인이다. 이 프레팅 부스러기의 축적은 정합하는 접촉면들 사이의 전기 저항의 급속한 증가를 유발한다.
주석 도금된 접촉부 상의 프레팅 부식의 형성을 최소화하기 위해 통상적으로 사용되는 다수의 방법이 존재한다. 일 방법은 높은 접촉 수직력을 사용하는 것이다. 이 높은 수직력은 접촉부 사이의 상대 운동을 감소시키지만, 접속부를 함께 플러깅하는데 요구되는 힘을 증가시킴으로써 접속부에 부정적인 영향을 미친다. 높은 수직력을 갖는 다수의 접촉부를 갖는 커넥터는 접속력에 대한 인간공학적 표준을 쉽게 초과할 수 있다.
프레팅 부식을 최소화하기 위한 다른 방법은 접촉면을 위해 주석 도금 대신에 금, 은, 또는 다른 귀금속 도금을 사용하는 것이다. 즉시 산화되지 않는 귀금속을 사용함으로써, 프레팅 부스러기는 주석 도금부에서와 같이 신속하게 절연층을 축적하지 않는다. 불행하게도, 프레팅 부식에 저항성이 있는 귀금속 도금은 주석 도금보다 더 고가이다.
주석 도금된 전기 접촉부의 프레팅 부식을 감소시키기 위한 제3 방법은 접촉면에 윤활제층을 추가하는 것이다. 이는 절연성 프레팅 부스러기의 형성을 감소시킬 수 있다. 윤활제는 프레팅 부식을 감소시키기 위해 효과적일 수 있지만, 가외의 처리 및 비용을 추가할 수 있다. 따라서, 프레팅 부식에 저항성이 있지만 높은 수직력, 귀금속 도금, 또는 윤활을 필요로 하지 않는 단자가 요구된다.
배경기술 섹션에 설명된 주제는 단지 배경기술 섹션에서의 그 언급의 결과로서 종래 기술인 것으로 간주되어서는 안된다. 유사하게, 배경기술 섹션에 언급된 또는 배경기술 섹션의 주제와 연계된 문제점이 종래 기술에서 이미 인식되어 있는 것으로 간주되어서는 안된다. 배경기술 섹션에서의 주제는 단지 자체로 또한 발명일 수도 있는 상이한 접근법을 표현하고 있다.
본 발명의 실시예에 따르면, 전기전도성 재료가 제공된다. 전기전도성 재료는 구리계 재료로 형성된 기부 부재 및 기부 부재 위에 놓인 코팅층을 포함한다. 코팅층은 주석계, 니켈계, 구리계, 은계, 또는 금계인 재료로 형성될 수도 있다. 코팅층의 파형 표면은 복수의 마루부(crest) 및 골부(trough)를 형성한다. 복수의 골부 중 각각의 골부는 복수의 마루부 중 각각의 인접한 마루부에 대해 적어도 1/2 미크론(0.5 ㎛)의 깊이를 갖는다. 복수의 마루부 중 인접한 마루부 사이의 거리는 100 미크론(100 ㎛) 미만이다. 인접한 마루부 사이의 거리는 20 미크론(20 ㎛) 초과일 수도 있다. 복수의 마루부 및 골부는 불규칙적 패턴을 형성하고 또는 대안적으로 복수의 마루부 및 골부는 실질적으로 평행한 홈의 패턴과 같은, 규칙적 패턴을 형성한다.
기부 부재는 코팅층 아래에 놓인 다른 복수의 마루부 및 골부를 형성하는 다른 파형 표면을 형성할 수도 있다. 코팅층은 실질적으로 균일한 두께를 갖는 것을 특징으로 할 수도 있다. 코팅층 내의 또는 기부 부재 상의 복수의 마루부 및 골부는 스탬핑, 엠보싱, 전해도금, 열적 분사, 동적 분사, 3D 인쇄, 스테레오리소그래피, 분말 증착, 및/또는 융삭(ablation)과 같은 제조 프로세스에 의해 형성될 수도 있다.
다른 실시예에 따르면, 전기 접속 구성요소가 제공된다. 전기 접속 구성요소는 수형 단자 및 암형 단자를 갖는다. 수형 단자와 암형 단자 중 적어도 하나는 전술된 전기전도성 재료를 포함한다.
또 다른 실시예에 따르면, 전기전도성 재료의 제조 방법이 제공된다. 방법은 구리계 재료로 형성된 기부 부재를 제공하는 단계 및 기부 부재 위에 코팅층을 도포하는 단계를 포함한다. 코팅층은 주석계, 니켈계, 구리계, 은계, 또는 금계인 재료로 형성될 수도 있다. 방법은 복수의 마루부 및 골부를 형성하는 파형 표면을 코팅층 내에 형성하는 단계를 또한 포함한다. 복수의 골부 중 각각의 골부는 복수의 마루부 중 각각의 인접한 마루부에 대해 적어도 1/2 미크론(0.5 ㎛)의 깊이를 갖는다. 복수의 마루부 중 인접한 마루부 사이의 거리는 100 미크론(100 ㎛) 미만이다. 인접한 마루부 사이의 거리는 20 미크론(20 ㎛) 초과일 수도 있다.
복수의 마루부 및 골부는 스탬핑, 엠보싱, 전해도금, 열적 분사, 동적 분사, 3D 인쇄, 스테레오리소그래피, 분말 증착, 및/또는 융삭과 같은 프로세스에 의해 형성될 수도 있다.
방법은 다른 복수의 마루부 및 골부를 형성하는 다른 파형 표면을 기부 부재 상에 형성하는 단계를 더 포함할 수도 있다. 이 경우에 코팅층은 실질적으로 균일한 두께를 갖는 것을 특징으로 한다. 복수의 마루부 및 골부는 스탬핑, 엠보싱, 전해도금, 열적 분사, 동적 분사, 3D 인쇄, 스테레오리소그래피, 분말 증착, 및/또는 융삭과 같은 프로세스에 의해 형성될 수도 있다.
복수의 마루부 및 골부는 불규칙적 패턴을 형성할 수도 있고 또는 대안적으로 복수의 마루부 및 골부는 실질적으로 평행한 홈의 패턴과 같은, 규칙적 패턴을 형성할 수도 있다.
본 발명이 이제 첨부 도면을 참조하여 예로서 설명될 것이다.
도 1은 종래 기술에 따른 전기 단자의 접촉면의 사시 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 전기전도성 재료로 형성된 전기 단자의 접촉면의 사시 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 전기전도성 재료로 형성된 전기 단자의 접촉면의 사시 단면도이다.
도 4는 본 발명의 제3 실시예에 따른 전기전도성 재료로 형성된 전기 단자의 접촉면의 사시 단면도이다.
도 5는 본 발명의 제4 실시예에 따른 본 발명의 제1 실시예에 따른 전기전도성 재료로 형성된 전기 접속 구성요소의 사시 단면도이다.
도 6은 도 3에 도시된 본 발명의 제1 실시예에 따른 전기전도성 재료로 형성된 프레팅 부식 테스트 디바이스 및 테스트 쿠폰의 측면도이다.
도 7은 다수의 프레팅 사이클에 노출될 때, 도 1에 도시된 종래 기술에 따른 전기 단자의 접촉면의 접촉 저항과 도 2에 도시된 본 발명의 제1 실시예에 따른 전기 단자의 접촉면의 접촉 저항을 비교하는 그래프이다.
도 8은 종래 기술에 따른 전기 단자의 접촉면 상의 산화된 재료의 축적의 현미경사진의 도면이다.
도 9는 도 3에 도시된 본 발명의 제1 실시예에 따른 전기 단자의 접촉면 상의 산화된 재료의 축적의 현미경사진의 도면이다.
도 10은 본 발명의 제5 실시예에 따른 전기전도성 재료를 제조하는 방법의 흐름도이다.
본 발명자들은, 도금된 전기 단자 상의 프레팅 부식은 도금부의 표면 내에 마루부와 골부를 생성하는 파형 패턴을 도금부 내에 갖는 전기전도성 재료로부터 전기 단자를 형성함으로써 감소될 수 있다는 것을 발견하였다. 임의의 특정 동작 이론에 찬동하지 않고, 마루부와 골부의 기하학 형상은 프레팅 부스러기가 더 높은 마루부들 사이의 개방 공간 또는 골부 내로 변위되게 한다. 더 높은 마루부의 첨두(peak)는 이어서 전기 단자들 사이에 프레팅 부스러기가 없는 더 저저항 전기 접촉부를 유지한다. 마루부에 의해 제공된 접촉 스폿들 사이의 간격은 다수의 접촉 스폿이 전기 접촉하게 하도록 충분히 작아야 한다. 전기전도성 재료의 테스트는 이 전기전도성 재료가 허용불가능한 높은 접촉 저항을 발생하기 전에 전형적인 주석 도금된 재료보다 약 8배 더 높은 프레팅 사이클을 견디는 것이 가능하였다는 것을 발견하였다.
도 2는 전기 단자의 접촉면을 형성하기 위해 적합한 전기전도성 재료(10)의 비한정적인 예를 도시하고 있다. 전기전도성 재료(10)의 기부 부재(12)는 구리계 재료로 형성된다. 본 명세서에 사용될 때, 구리계 재료는 순 구리 또는 구리가 중량부로 주성분인 구리 합금일 수도 있다. 대안적으로, 기부 재료는 알루미늄계 재료, 철계 재료, 또는 임의의 다른 적합한 전기 전도성 재료로 형성될 수도 있다.
코팅층(14), 또는 도금부는 기부 부재(12) 위에 놓인다. 코팅층(14)은 주석계 재료, 니켈계 재료, 구리계 재료, 은계 재료, 또는 금계 재료로 형성될 수도 있다. 대안적으로, 다른 전도성 재료가 이용될 수도 있다. 코팅층(14)은 복수의 마루부(16) 및 골부(18)를 형성하는 파형 표면을 갖는다. 본 발명자들은, 복수의 골부(18) 중 각각의 골부(18)가 복수의 마루부(16) 중 각각의 인접한 마루부(16)에 대해 적어도 1/2 미크론(0.5 ㎛)의 깊이를 가질 때 프레팅 부식 저항이 향상된다는 것을 관찰하였다. 본 발명자들은, 복수의 마루부(16) 중 인접한 마루부(16) 사이의 거리가 100 미크론(100 ㎛) 미만이고 인접한 마루부(16) 사이의 거리가 20 미크론(20 ㎛) 초과일 때 프레팅 부식 저항이 향상된다는 것을 또한 관찰하였다.
도 2에 도시되어 있는 바와 같이, 복수의 마루부(16) 및 골부(18)는 실질적으로 평행한 홈(20)의 패턴과 같은 규칙적인 패턴을 형성할 수도 있고, 여기서 각각의 홈은 모든 다른 홈과 거의 동일한 깊이(D) 및 폭(W)을 가져 일정한 홈간 간격을 제공한다. 홈은 V 또는 U형 단면을 가질 수도 있다. 대안적으로, 그 전체 개시내용이 본 명세서에 참조로서 합체되어 있는 미국 특허 제8,622,774호에 예시된 편릉형 널 패턴(rhomboid knurl pattern)과 같은 마루부(16)와 골부(18)의 규칙적인 패턴이 사용될 수도 있다.
도 3에 도시된 바와 같이, 복수의 마루부(16) 및 골부(18)는 불규칙적 패턴(22)을 형성한다. 불규칙적 패턴(22)은 상이한 깊이 및 폭을 갖는 불규칙적 홈으로 형성될 수도 있다. 불규칙적 패턴(22)은 대안적으로 오목부와 볼록부의 불규칙적 패턴(도시 생략)으로 형성될 수도 있다. 복수의 마루부(16)와 골부(18)는 코팅층(14)의 두께의 편차에 의해 코팅층(14) 내에 완전히 형성될 수도 있다.
대안적으로, 도 4에 도시된 바와 같이, 코팅층(14)은 실질적으로 균일한 두께를 가질 수도 있고, 기부 부재(12) 내의 아래에 놓인 표면에는, 코팅층(14) 내에 복수의 마루부(16) 및 골부(18)를 제공하는 복수의 마루부(24) 및 골부(26)가 형성될 수도 있다. 불규칙적 패턴(22)이 여기에 도시되어 있지만, 기부 부재(12)의 아래에 놓인 표면은 대안적으로 규칙적 패턴을 형성할 수도 있다.
복수의 마루부(16) 및 골부(18)는 스탬핑, 엠보싱, 전해도금, 열적 분사, 동적 분사, 3D 인쇄, 스테레오리소그래피, 분말 증착, 융삭, 또는 관련 기술분야에 공지된 임의의 다른 제조 프로세스와 같은 제조 프로세스에 의해 코팅층(14) 내에 또는 기부 부재(12) 내에 형성된다.
도 5는 수형 단자(30) 및 암형 단자(32)를 갖는 전기 접속 구성요소(28)의 비한정적인 예를 도시하고 있다. 수형 단자(30)와 암형 단자(32) 중 적어도 하나는 접촉면으로서 전술된 전기전도성 재료(10)를 포함한다.
프레팅 부식 저항의 비교는 도 1에 도시된 바와 같은 종래의 주석 도금된 재료의 프레팅 부식 저항을 도 2에 도시된 평행한 홈(20)을 갖는 전기전도성 재료(10)의 프레팅 부식 저항에 비교하기 위해 실험실 프레팅 부식 시뮬레이터를 사용하여 수행되었다. 평행한 홈(20)을 갖는 전기전도성 재료(10)를 위한 제2 테스트 쿠폰(42)은 종래의 주석 도금된 재료와 동일한 주석 도금부를 사용하였다. 각각의 테스트에 있어서, 1.6 mm 반경(36)을 갖는 균일하게 주석 도금된 테스트 접촉부(34)가 도 6에 도시된 바와 같이 테스트 쿠폰(38)에 대해 마찰되었다. 테스트는 테스트 접촉부(34)에 1 뉴턴(1 N) 하중을 인가하고 10 헤르츠(10 Hz)에서 50 미크론(50 ㎛)을 갖는 테스트 쿠폰(38)에 대해 테스트 접촉부(34)를 진동함으로써 수행되었다. 테스트 쿠폰(38)과 테스트 접촉부(34) 사이의 전기 저항이 테스트 중에 모니터링되었고 전기 저항이 10 오옴(10 Ω)을 초과하였을 때 테스트가 실패한 것으로 판정되었다. 도 7의 데이터의 그래프에 도시된 바와 같이, 종래의 주석 도금된 재료로 형성된 제1 테스트 쿠폰(6)은 약 900 사이클 후에 프레팅 부식 테스트를 실패하였고, 반면에 평행한 홈(20)을 갖는 전기전도성 재료(10)로 형성된 제2 테스트 쿠폰(42)은 약 7500 사이클 후에 실패하였다. 이 결과는 접촉면 상에 전기전도성 재료(10)를 이용하는 전기 단자(30, 32)가 종래의 주석 도금된 재료보다 약 8배 더 긴 내용년수를 제공한다는 것을 지시한다.
도 8 및 도 9는 프레팅 부식 테스트의 완료 후에, 종래의 주석 도금된 재료의 제1 테스트 쿠폰(6) 및 평행한 홈(20)을 갖는 전기전도성 재료(10)의 제2 테스트 쿠폰(42)의 현미경사진을 각각 도시하고 있다. 도 8 및 도 9의 현미경사진을 비교함으로써 알 수 있는 바와 같이, 프레팅 부스러기(5)는 도 8에 도시된 종래의 주석 도금된 재료의 제1 테스트 쿠폰(6) 상에 집중되고, 반면에 프레팅 부스러기(44)는 도 9에 도시된 제2 테스트 쿠폰(42) 상에 산란된다. 임의의 특정 동작 이론에 찬동하지 않고, 평행한 홈(20)의 에지(46)는 도 8에 도시된 바와 같이 집중하게 허용되지 않도록 프레팅 부스러기(44)를 파괴할 수도 있다. 프레팅 부스러기(44)의 부분은 또한 홈의 골부(18) 내에 수집되는 것으로 보인다. 전기 단자의 접촉면들 사이의 더 저항성의 산화된 부스러기 재료의 집중은 접촉 저항이 허용불가능한 레벨로 증가하게 한다. 프레팅 부스러기(44)를 파괴하는 것 및 홈의 골부(18) 내에 프레팅 부스러기(44)를 배치하는 것은 프레팅 부스러기(44)에 의해 방해되지 않은 접촉면의 더 큰 부분을 제공한다.
도 10은 전기전도성 재료(10)를 제조하는 방법(100)의 비한정적인 예를 도시하고 있다. 방법(100)은 이하의 단계를 포함한다.
단계 110, '구리계 재료로 형성된 기부 부재를 제공하는 단계'는 예를 들어 구리계 재료의 시트와 같은 구리계 재료로 형성된 기부 부재(12)를 제공하는 것을 포함한다.
선택적 단계 112, '복수의 마루부 및 골부를 형성하는 파형 표면을 기부 부재 상에 형성하는 단계'는 복수의 마루부(24) 및 골부(26)를 형성하는 파형 표면을 기부 부재(12) 상에 형성하는 것을 포함하는 선택적 단계이다. 복수의 마루부(24) 및 골부(26)는 스탬핑, 엠보싱, 전해도금, 열적 분사, 동적 분사, 3D 인쇄, 스테레오리소그래피, 분말 증착, 및/또는 융삭과 같은 제조 프로세스에 의해 형성된다. 복수의 골부(26) 중 각각의 골부(26)는 복수의 마루부(24) 중 각각의 인접한 마루부(24)에 대해 적어도 1/2 미크론(0.5 ㎛)의 깊이를 갖는다. 복수의 마루부(24) 중 인접한 마루부(24) 사이의 거리는 100 미크론(100 ㎛) 미만이다. 인접한 마루부(24) 사이의 거리는 20 미크론(20 ㎛) 초과이다. 복수의 마루부(24) 및 골부(26)는 실질적으로 평행한 홈(20)의 패턴과 같은, 규칙적 패턴을 형성할 수도 있다. 대안적으로, 복수의 마루부(24) 및 골부(26)는 불규칙적 패턴(22)을 형성할 수도 있다. 코팅층(14)은 실질적으로 균일한 두께를 갖는 것을 특징으로 한다. 수행되면, 단계 112는 단계 114에 선행한다.
단계 114, '주석계, 니켈계, 구리계, 은계, 또는 금계 재료로 형성된 코팅층을 기부 부재 위에 도포하는 단계'는 주석계, 니켈계, 구리계, 은계, 및 금계 재료로 이루어진 그룹으로부터 선택된 재료로 형성된 코팅층(14)을 기부 부재(12) 위에 도포하는 것을 포함한다.
선택적 단계 116, '복수의 마루부 및 골부를 형성하는 파형 표면을 코팅층 내에 형성하는 단계'는 복수의 마루부(16) 및 골부(18)를 형성하는 파형 표면을 코팅층(14) 내에 형성하는 것을 포함하는 선택적 단계이다. 복수의 골부(18) 중 각각의 골부(18)는 복수의 마루부(16) 중 각각의 인접한 마루부(16)에 대해 적어도 1/2 미크론(0.5 ㎛)의 깊이를 갖는다. 복수의 마루부(16) 중 인접한 마루부(16) 사이의 거리는 100 미크론(100 ㎛) 미만이다. 인접한 마루부(16) 사이의 거리는 20 미크론(20 ㎛) 초과이다. 복수의 마루부(16) 및 골부(18)는 스탬핑, 엠보싱, 전해도금, 열적 분사, 동적 분사, 3D 인쇄, 스테레오리소그래피, 분말 증착, 및/또는 융삭과 같은 제조 프로세스에 의해 형성된다. 복수의 마루부(16) 및 골부(18)는 실질적으로 평행한 홈(20)과 같은, 규칙적 패턴을 형성할 수도 있다. 대안적으로, 복수의 마루부(16) 및 골부(18)는 불규칙적 패턴(22)을 형성할 수도 있다. 단계 116은 단계 112가 수행되면 수행될 수도 있고 또는 수행되지 않을 수도 있다.
본 명세서에 설명된 방법(100)에 의해 형성된 전기전도성 재료(10)는 이후에 스탬핑되고 절첩되어 전기 접촉부를 형성하는 재료의 시트일 수도 있다. 대안적으로, 전기전도성 재료(10)는 미리 형성된 전기 접촉부 상에 형성될 수도 있다.
이에 따라, 전기 접촉부를 형성하기 위해 적합한 전기전도성 재료(10) 및 이러한 재료를 제조하는 방법(100)이 제공된다. 이 전기전도성 재료(10)는 금 또는 은과 같은 귀금속과 같은 더 고비용의 도금 재료보다는 주석계 도금 재료로 프레팅 부식을 감소시키는 이익을 제공한다. 프레팅 부식 저항은 단자 접촉력을 증가시키지 않고 향상될 수 있다. 실제로, 전기전도성 재료(10)를 사용함으로써, 단자 접촉력은 허용가능한 레벨의 프레팅 부식 저항을 여전히 제공하면서 감소될 수 있다. 이는 전기 접속 시스템을 위한 힘 요구에서 인간공학적 플러그에 부합하기 위해 특히 바람직하다.
전기전도성 재료(10)는 프레팅 부식을 위해 더욱 더 높은 저항을 위해 윤활제 또는 귀금속 도금과 같은, 다른 프레팅 완화 방법과 조합될 수 있다. 전기전도성 재료(10)는 또한 윤활제 이동을 최소화하기 위해 전기전도성 재료(10)의 골부(18) 내에 수집될 것이기 때문에 윤활제에 또한 이익을 제공한다. 이 전기전도성 재료(10)는 스탬핑, 엠보싱, 전해도금, 열적 분사, 동적 분사, 3D 인쇄, 스테레오리소그래피, 분말 증착, 또는 융삭 방법을 포함하는 다양한 제조 프로세스를 사용하여 제조될 수도 있다. 종래의 전해도금은 또한 기부 부재(12) 중 마루부(24) 및 골부(26)의 미리 형성된 표면 위에 도포되어 코팅층(14) 내에 원하는 복수의 마루부(16) 및 골부(18)를 형성할 수 있다.
본 발명이 그 바람직한 실시예의 견지에서 설명되었지만, 이는 이와 같이 한정되도록 의도된 것은 아니며, 오히려 단지 이어지는 청구범위에 설명된 정도로만 한정되도록 의도된다. 더욱이, 용어 제1, 제2 등의 사용은 임의의 중요도의 순서를 나타내는 것은 아니며, 오히려 용어 제1, 제2 등은 일 요소를 다른 요소로부터 구별하는데 사용된다. 더욱이, 단수 용어의 사용은 양의 한정을 나타내는 것은 아니며, 오히려 언급된 아이템의 적어도 하나의 존재를 나타낸다.

Claims (15)

  1. 구리계 재료로 형성된 기부 부재(12); 및
    주석계, 니켈계, 구리계, 은계, 및 금계 재료로 이루어진 그룹으로부터 선택된 재료로 형성되고 상기 기부 부재(12) 위에 놓인 코팅층(14)을 포함하고,
    상기 코팅층(14)의 파형 표면은 복수의 마루부(16) 및 골부(18)를 형성하고, 상기 복수의 마루부 및 골부 중 각각의 골부(18)는 상기 복수의 마루부 중 각각의 인접한 마루부(16)에 대해 적어도 1/2 미크론(0.5 ㎛)의 깊이를 갖고, 상기 복수의 마루부 중 인접한 마루부(16) 사이의 거리는 100 미크론(100 ㎛) 미만인, 전기전도성 재료(10).
  2. 제1항에 있어서, 인접한 마루부(16) 사이의 거리는 20 미크론(20 ㎛) 초과인, 전기전도성 재료(10).
  3. 제1항에 있어서, 상기 복수의 마루부(16) 및 골부(18)는 불규칙적 패턴(22)을 형성하는, 전기전도성 재료(10).
  4. 제1항에 있어서, 상기 복수의 마루부(16) 및 골부(18)는 규칙적 패턴을 형성하는, 전기전도성 재료(10).
  5. 제4항에 있어서, 상기 복수의 마루부(16) 및 골부(18)는 실질적으로 평행한 홈(20)의 패턴을 형성하는, 전기전도성 재료(10).
  6. 제1항에 있어서, 상기 기부 부재(12)는 상기 코팅층(14) 아래에 놓인 다른 복수의 마루부(16) 및 골부(18)를 형성하는 다른 파형 표면을 형성하고, 상기 코팅층(14)은 실질적으로 균일한 두께를 갖는 것을 특징으로 하는, 전기전도성 재료(10).
  7. 제1항에 있어서, 상기 복수의 마루부(16) 및 골부(18)는 스탬핑, 엠보싱, 전해도금, 열적 분사, 동적 분사, 3D 인쇄, 스테레오리소그래피, 분말 증착, 및 융삭으로 이루어진 그룹으로부터 선택된 제조 프로세스에 의해 형성되는, 전기전도성 재료(10).
  8. 수형 단자(30); 및
    암형 단자(32)를 포함하고,
    상기 수형 단자(30)와 상기 암형 단자(32) 중 적어도 하나는 제1항에 따른 전기전도성 재료(10)를 포함하는, 전기 접속 구성요소(28).
  9. 구리계 재료로 형성된 기부 부재(12)를 제공하는 단계(110);
    주석계, 니켈계, 구리계, 은계, 및 금계 재료로 이루어진 그룹으로부터 선택된 재료로 형성된 코팅층(14)을 상기 기부 부재(12) 위에 도포하는 단계(114); 및
    복수의 마루부(16) 및 골부(18)를 형성하는 파형 표면을 상기 코팅층(14) 내에 형성하는 단계(116)를 포함하고,
    상기 복수의 마루부 및 골부 중 각각의 골부(18)는 상기 복수의 마루부 중 각각의 인접한 마루부(16)에 대해 적어도 1/2 미크론(0.5 ㎛)의 깊이를 갖고, 상기 복수의 마루부 중 인접한 마루부(16) 사이의 거리는 100 미크론(100 ㎛) 미만인, 전기전도성 재료(10)의 제조 방법(100).
  10. 제9항에 있어서, 상기 복수의 마루부(16) 및 골부(18)는 스탬핑, 엠보싱, 전해도금, 열적 분사, 동적 분사, 3D 인쇄, 스테레오리소그래피, 분말 증착, 및 융삭으로 이루어진 그룹으로부터 선택된 제조 프로세스에 의해 형성되는, 전기전도성 재료(10)의 제조 방법(100).
  11. 제9항에 있어서,
    다른 복수의 마루부(16) 및 골부(18)를 형성하는 다른 파형 표면을 상기 기부 부재(12) 상에 형성하는 단계(116)를 더 포함하고, 상기 코팅층(14)은 실질적으로 균일한 두께를 갖는 것을 특징으로 하는, 전기전도성 재료(10)의 제조 방법(100).
  12. 제9항에 있어서, 인접한 마루부(16) 사이의 거리는 20 미크론(20 ㎛) 초과인, 전기전도성 재료(10)의 제조 방법(100).
  13. 제9항에 있어서, 상기 복수의 마루부(16) 및 골부(18)는 불규칙적 패턴(22)을 형성하는, 전기전도성 재료(10)의 제조 방법(100).
  14. 제9항에 있어서, 상기 복수의 마루부(16) 및 골부(18)는 규칙적 패턴을 형성하는, 전기전도성 재료(10)의 제조 방법(100).
  15. 제14항에 있어서, 상기 복수의 마루부(16) 및 골부(18)는 실질적으로 평행한 홈(20)의 패턴을 형성하는, 전기전도성 재료(10)의 제조 방법(100).
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