KR20170122245A - 언더필 컨테인먼트 공동을 갖는 반도체 디바이스 어셈블리 - Google Patents

언더필 컨테인먼트 공동을 갖는 반도체 디바이스 어셈블리 Download PDF

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KR20170122245A
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dies
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아닐쿠마 찬돌루
웨인 에이치. 후앙
사미어 에스. 바다브카르
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마이크론 테크놀로지, 인크
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Abstract

언더필 컨테인먼트 공동들을 갖는 반도체 디바이스 어셈블리들이 본 출원에 개시된다. 일 실시예에서, 반도체 디바이스 어셈블리는 기판 재료로 형성된 베이스 영역, 베이스 영역을 따라서의 리세스된 표면(recessed region), 기판 재료로 형성되고 베이스 영역으로부터 돌출한 주변 영역, 및 주변 영역을 따라서의 측벽 표면을 갖고, 그리고 주변 영역에 측벽 표면과 공동을 정의하는 제 1 반도체 다이를 포함할 수 있다. 반도체 디바이스 어셈블리는 공동에 인접한 제 1 다이의 주변 영역에 부착된 열 전달 구조, 공동을 적어도 부분적으로 충진하는 언더필 재료를 더 포함하고 주변 영역과 제 2 반도체 다이들의 스택 사이에 필릿을 포함한다.

Description

언더필 컨테인먼트 공동을 갖는 반도체 디바이스 어셈블리
개시된 실시예들은 반도체 디바이스 어셈블리들에 관한 것으로, 보다 상세하게는 언더필 컨테인먼트 공동(underfill containment cavity)들을 갖는 반도체 디바이스 어셈블리들에 관한 것이다.
메모리 칩들, 마이크로프로세서 칩들, 및 이미저 칩들을 포함한, 패키징된 반도체 다이들은 통상적으로 기판상에 장착되며 플라스틱 보호 커버링에 봉입(encase)된 반도체 다이를 포함한다. 다이는 메모리 셀들, 프로세서 회로들, 및 이미저 디바이스들과 같은 기능적 피처들, 뿐만 아니라 기능적 피처들에 전기적으로 연결된 본드 패드들을 포함한다. 본드 패드들은 다이가 상위 레벨 회로에 연결되도록 허용하기 위해 보호 커버링 바깥쪽에서 단자들에 연결될 수 있다.
반도체 제조자들은 계속해서 전자 디바이스들의 공간 제약들 내에 맞추기 위해 다이 패키지들의 크기를 감소시키지만, 그러나 동작 파라미터들을 충족시키기 위해 각각의 패키지의 기능 용량을 또한 증가시키고 있다. 패키지에 의해 커버된 표면적(즉, 패키지의 "풋프린트(footprint)")을 상당히 증가시키지 않고 반도체 패키지의 프로세싱 전력을 증가시키기 위한 하나의 접근법은 단일 패키지에서 서로의 최상부 상에 다수의 반도체 다이들을 수직으로 적층하는 것이다. 이러한 수직으로-적층된 패키지들에서의 다이들은 스루-실리콘 비아들(through-silicon vias; TSV들)을 사용하여 인접한 다이들의 본드 패드들과 개개의 다이들의 본드 패드들을 전기적으로 결합함으로써 상호 연결될 수 있다.
수직으로 적층된 패키지들에서, 생성된 열은 소산시키기가 어렵고, 이는 개별 다이들, 그것들사이에 접합들, 및 전체로서 패키지의 동작 온도를 증가시킨다. 이것은 많은 유형들의 디바이스들에서 적층된 다이들이 그것들의 최대 동작 온도 (Tmax)를 초과한 온도에 도달하게 할 수 있다.
도 1은 본 기술의 실시예들에 따른 반도체 디바이스 어셈블리의 단면도이다.
도 2a - 2d는 본 기술의 실시예들에 따른 반도체 디바이스 어셈블리를 제조하는 방법을 예시한 단면도들이다.
도 2e는 본 기술의 실시예들에 따른 반도체 디바이스 어셈블리를 제조하는 방법을 예시한 단면도이며 도 2f는 상평면도(top plan view)이다.
도 2g는 본 기술의 실시예들에 따른 반도체 디바이스 어셈블리를 제조하는 방법을 예시한 단면도이며 도 2h는 상평면도이다.
도 3은 본 기술의 실시예들에 따른 반도체 디바이스 어셈블리의 상평면도이다.
도 4는 본 기술의 실시예들에 따른 반도체 디바이스를 포함하는 시스템의 개략도이다.
초과 언더필 재료를 함유하도록 구성된 언더필 컨테인먼트 공동 또는 관련된 댐(dam) 피처(feature)를 갖는 적층(stacked) 반도체 다이 어셈블리들의 몇몇 실시예들의 특정 세부사항들이 이하에 설명된다. 용어 "반도체 디바이스"는 전반적으로 반도체 재료를 포함하는 고체-상태 디바이스를 지칭한다. 반도체 디바이스는 예를 들어, 반도체 기판, 웨이퍼, 또는 웨이퍼 또는 기판으로부터 싱귤레이션된(singulated) 다이를 포함할 수 있다. 본 개시의 전체를 통하여, 반도체 디바이스들은 전반적으로 반도체 다이(die)들의 상황하에서 설명되지만; 그러나, 반도체 디바이스들은 반도체 다이들에 제한되지 않는다.
용어 “반도체 디바이스 패키지"는 공통 패키지내에 통합된 하나 이상의 반도체 디바이스들을 갖는 배열을 지칭할 수 있다. 반도체 패키지는 적어도 하나의 반도체 디바이스를 부분적으로 또는 완전히 엔캡슐레이트(encapsulate)한 하우징 또는 케이싱을 포함할 수 있다. 반도체 디바이스 패키지는 하나 이상의 반도체 디바이스들을 휴대하고 케이싱에 부착되거나 또는 그렇지 않으면 통합된 인터포저 기판(interposer substrate)를 또한 포함할 수 있다. 용어 “반도체 디바이스 어셈블리(semiconductor device assembly)”는 하나 이상의 반도체 디바이스들, 반도체 디바이스 패키지들, 및/또는 기판들 (예를 들어, 인터포저, 지지체, 또는 다른 적절한 기판들)의 어셈블리를 지칭할 수 있다.
본원에서 사용되는, 용어들("수직", "측방향", "상부" 및 "하부")은 도면들에서 도시된 배향을 고려하여 반도체 디바이스내 피처들의 상대적 방향들 또는 위치들을 나타낼 수 있다. 예를 들면, "상부" 또는 "최상위(uppermost)"는 또 다른 피처보다 페이지의 최상부에 더 가까이 위치된 피처를 나타낼 수 있다. 이들 용어들은, 그러나, 광범위하게는 최상부(top)/최하부(bottom), 위/아래, 보다 위에/보다 아래에, 위쪽/아래쪽 및 좌측/우측이 배향에 의존하여 상호 교환될 수 있는 반전된 또는 경사진 배향들과 같은, 다른 배향들을 가진 반도체 디바이스들을 포함하는 것으로 해석되어야 한다.
도 1은 본 기술의 실시예에 따라 구성된 반도체 디바이스 어셈블리(100)("어셈블리(100)")의 단면도이다. 도시된 바와 같이, 어셈블리(100)는 패키지 지지 기판 (102), 기판 (102) 위에 제 1 반도체 다이 (104), 제 1 다이 (104)에 부착된 열 전달 구조, 또는 케이싱 (118), 및 제 1 다이 (104)에 마운트된 복수개의 제 2 반도체 다이들 (106)을 포함한다. 제 1 다이 (104)는 리세스된 표면(recessed surface) (110)을 갖는 베이스 영역 (105), 베이스 영역 (105)로부터 돌출한 주변 영역 (112) (당해 기술분야의 통상의 기술자들에 "포치(porch)" 또는 "쉘프(shelf)"로 알려진)을 포함하고 주변 영역 (112)의 안쪽을 따라서 상부 표면 (115) 및 측벽 표면 (116) 을 가진다. 리세스된 표면 (110) 및 측벽 표면 (116)은 주변 영역 (112) 내에 언더필 컨테인먼트 공동 (140)을 정의한다. 제 2 다이들 (106)은 갭 g1에 의해 측벽 표면 (116)으로부터 분리되고 공동 (140)의 리세스된 표면 (110)상에 스택 (108) (“다이 스택 (108)”)에 배열된다. 도 1 에 도시된 실시예에서, 케이싱 (118)은 주변 영역 (112)에 부착된 제 1 벽 부분 (120), 및 다이 스택 (108) 위에 측방향으로(laterally) 연장되는 제 2 벽 부분 (124)을 포함한다. 제 1 및 제 2 벽 부분들 (120) 및 (124)은 다이 스택 (108)의 일부를 함유하는 공동 (140) 위에 리세스 (114)를 정의한다. 다른 실시예들에서, 제 1 반도체 다이 (104)의 주변 영역 (112)은 최상단 제 2 다이 (106)에 높이 또는 그 위 높이까지 연장될 수 있고, 케이싱(casing) (118)은 제 1 벽 부분 (120)이 없는 단일 패널일 수 있다. 적어도 일부 실시예들에서, 케이싱 (118)은 일반적으로 제 1 벽 부분 (120)에서 제 1 다이 (104)로부터, 그리고 일반적으로 제 2 벽 부분 (124)에서 다이 스택 (108)로부터 열 에너지를 흡수하고 소산시키도록 구성된다.
제 1 및 제 2 다이들(104, 106)은 동적 랜덤-액세스 메모리(DRAM), 정적 랜덤-액세스 메모리(SRAM), 플래시 메모리, 다른 형태들의 집적 회로 메모리, 프로세싱 회로들, 이미징 컴포넌트들, 및/또는 다른 반도체 피처들과 같은 다양한 유형들의 반도체 컴포넌트들 및 기능적 피처들을 포함할 수 있다. 다양한 실시예들에서, 예를 들면, 어셈블리(100)는 적층형 제 2 다이들(106)이 데이터 저장을 제공하는 DRAM 다이들 또는 다른 메모리 다이들이며 제 1 다이(104)가 HMC(hybrid memory cube) 내에서 메모리 제어(예로서, DRAM 제어)를 제공하는 고속 로직 다이인 HMC로서 구성될 수 있다. 도 1에 예시된 실시예에서, 제 1 다이 (104)는 적어도 부분적으로 주변 영역 (112)으로 연장된 집적 회로 (128)을 포함한다. 일 실시예에서, 주변 영역 (112)으로 연장되는 집적 회로 (128)의 부분은 직렬/역직렬화기 (SERDES : serial/deserializer) 회로들과 같은 동작 동안 상대적 큰 양의 열을 생산하는 하나 이상의 회로 컴포넌트들을 포함할 수 있다. 다른 실시예들에서, 제 1 및 제 2 다이들(104 및 106)은 다른 반도체 컴포넌트들을 포함할 수 있으며 및/또는 스택(108)에 개개의 제 2 다이들(106)의 반도체 컴포넌트들은 다를 수 있다.
어셈블리(100)는 제 2 다이들(106)의 각각 사이에 및 제 1 다이(104)와 최하부 제 2 다이(106) 사이에 언더필 재료(130)를 추가로 포함한다. 언더필 재료 (130)는 다이 스택 (108)과 측벽 표면 (116) 사이에 갭 g1으로 연장되는 초과 부분(excess portion) (134)을 포함할 수 있다. 초과 부분 (134)은 적어도 부분적으로 측벽 표면 (116)을 커버하고, 필릿(fillet) (132)을 포함한다. 이하에 더 상세하게 설명되는 것처럼, 측벽 표면 (116)과 다이 스택 (108) 사이의 갭 g1은 언더필 재료 (130)의 증착동안 주변 영역 (112)으로 초과 언더필 재료 (134)의 확산을 방지하거나 또는 금지하도록 사이즈 될 수 있다. 하지의(underlying) 다이의 주변 영역 또는 포치에 열적으로 전도성 부재를 부착한 다른 디바이스들에서, 언더필 재료는 일반적으로 측방향으로 주변 영역 위로 확산된다. 일반적으로, 언더필 재료들은 보통 열적으로 전도성 부재 (예를 들어, 제 1 반도체 다이 (104)의 기판 재료 또는 케이싱 (118) )에 비하여 열악한 열의 도전체들이고, 이와 같이, 이런 디바이스들에서 주변 영역과 전도성 부재 사이의 언더필 재료는 열 저항을 증가시킬 수 있다. 추가적으로, 이런 디바이스들에 언더필 재료의 필릿은 주변 영역상에 전도성 부재의 커버리지 면적(coverage area)을 줄이는 전도성 부재와 주변 영역 사이의 큰 간격을 생성한다.
도 1에 도시된 어셈블리(100)의 여러 실시예들 그에 따라서 그것들이 그것들의 지정된 최대 온도들(Tmax) 아래로 유지하도록 어셈블리(100)에서의 개개의 다이들(104, 106)의 동작 온도들을 낮추는 강화된 열 속성들을 제공할 수 있다. 이것은 제 1 다이(104)가 보통 로직 다이이며 제 2 다이들(106)이 일반적으로 메모리 다이들이며, 로직 다이들이 통상적으로 메모리 다이들보다 훨씬 더 높은 전력 레벨에서 동작하기 때문에(예로서, 0.628 W에 비교하여 5.24 W) 어셈블리(100)가 HMC로서 배열될 때 매우 유용할 수 있다. 추가적으로, 주변 영역 (112)에 집적 회로 (128) (예를 들어, SERDES 회로)는 일반적으로 메모리 다이들 아래에 로직 다이의 부분에 집적 회로 컴포넌트들보다 더 높은 전력 밀도를 가지며, 이는 주변 영역에서의 더 높은 온도로 귀결된다. 이와 같이, 공동 (140)내에 언더필 재료 (130)를 함유함으로써, 주변 영역 (112)과 케이싱 (128)의 제 1 벽 부분 (120)사이의 열 전달의 양은 개선될 수 있다.
도 2a 내지 도 2h는 본 기술의 실시예들에 따른 어셈블리(100)를 제조하는 방법의 양상들을 예시한다. 도 2a 는 제조 어셈블리 (100)의 스테이지의 단면도이다. 도시된 바와 같이, 제 1 다이 (104) (도 1)는 제 1 두께 t1로부터 제 2 두께 t2 까지 예를 들어, 이면연삭을 통하여 얇아진 반도체 기판 (250) (예를 들어, 실리콘 웨이퍼)으로 형성될 수 있다. 제 2 두께 t2가 일반적으로 주변 영역 (112) (도 1)의 두께를 정의한다. 두꺼운 주변 영역 (112)의 한가지 장점은 그것이 제 1 다이 (104)의 주변부분에서 열 소산을 개선할 수 있다는 것이다. 추가적으로, 두꺼운 주변 영역 (112)은 다이 랩핑(die warp)을 줄일 수 있다. 일 실시예에서, 제 2 두께 t2는 약 300㎛일 수 있다. 다른 실시예들에서, 제 2 두께 t2는 300 ㎛ (예를 들어, 약 200 ㎛) 보다 작거나 또는 300 ㎛ (예를 들어, 약 500 ㎛)보다 더 클 수 있다.
추가로 도 2a에 도시된 대로, 기판 (250)은 베이스 영역 (105)에서 부분적으로 기판의 전단-측부(front-side) 표면 (254)으로 연장되는 복수개의 스루-실리콘 비아 (TSV: through-silicon vias) (252)를 포함할 수 있다. TSV들 (252)은 전단-측부 표면 (254)에 복수개의 홀들을 에칭함으로써 이전 제조 스테이지에서 형성될 수 있고, 그런다음 전도성 재료 (예를 들어, 구리 또는 구리 합금)로 홀들을 충진할 수 있다. 각각의 TSV (252)는 전기적으로 전도성 재료 (예를 들어, 구리) 및 둘러싸는 기판 (250)으로부터 TSV들 (252)을 전기적으로 절연시키지 위해서 전기적으로 전도성 재료를 둘러싸는 전기적으로 절연 재료 (미도시)를 포함할 수 있다.
도 2b는 주변 영역 (112) 내에 그리고 베이스 영역 (105) 위에 공동 (140)을 정의하는 리세스된 표면 (110)및 측벽들 (116)을 형성하기 위해 만입부(depression)이 기판 (250)에 에칭된 후에 제조 어셈블리 (100)를 위한 방법의 후속 스테이지를 예시하는 단면도이다. 만입부는 레지스트 재료 (미도시)의 패터닝 계층에 의해 그리고 습식 또는 건식 에칭 프로세스를 이용하여 형성될 수 있다. 주변 영역 (112) 및 베이스 영역 (105)은 따라서 기판 (250)의 재료의 필수적인 영역들이다. 예를 들어, 주변 영역 및 베이스 영역은 둘 모두 실리콘을 포함할 수 있다. 도 2b에 도시된 실시예에서, 공동 (140)의 깊이 d1는 TSV들 (252)의 표면들 (258)이 공동 (140)의 리세스된 표면 (110)에 노출되도록 선택된다. 적어도 일부 실시예들에서, 공동 깊이 d1는 약 50 ㎛ 내지 약 200 ㎛ (예를 들어, 100 ㎛)의 범위에 있을 수 있다. 다른 실시예에서, 공동 깊이 d1는 적어도 200 ㎛일 수 있다. 또 다른 실시예들에서, 공동 깊이 d1는 적어도 300 ㎛일 수 있다.
적어도 일부 실시예들에서, 공동 깊이 d1는 공동 (140)과 함께 위치될 제 2 다이들 (106) (도 1)의 수 및/또는 제 2 다이들 (106)의 두께에 기초하여 선택될 수 있다. 몇몇 실시예들에서, 제 2 다이들(106)은 약 50 내지 약 200 ㎛ (예를 들어, 60 ㎛)의 범위에 두께를 가진다. 일 실시예에서, 반도체 다이들의 전체 스택이 (예를 들어, 세개, 네개, 여섯개, 여덟개, 열두개, 스무개또는 그 이상 다이들의 스택) 공동 (140)에 위치될 수 있다. 다른 실시예에서, 다이 스택 (108)의 부분만이 공동 (140)에 위치되어 상단 반도체 다이들의 하나 이상이 공동 (140)의 상단 위에 위치된다. 예를 들어, 다이 스택의 절반, 스택의 절반 초과, 스택의 절반 미만, 또는 스택의 단일 다이만이 공동 (140)에 위치될 수 있다. 더구나, 공동 (140)의 폭, 길이, 및/또는 형상은 다이 스택 (108)의 사이즈 (예를 들어, 다이 스택 (108)의 풋프린트) 및/또는 형상에 기초하여 선택될 수 있다. 일 실시예에서, 공동 (140) 및 다이 스택 (108)은 유사한 평면도형(planform) 형상들 (예를 들어, 정사각형 또는 직사각형의 형상들)을 가진다.
도 2c는 유전체 재료 (260)가 주변 영역 (112)의 상부 표면 (115) 및 베이스 영역 (105)의 리세스된 표면 (110)상에 증착된 후에, 또한 제 1 본드 패드들 (262)이 베이스 영역 (105)에서의 TSV들 (252)상에 형성된 후의 제조 어셈블리 (100)의 방법의 후속 스테이지를 예시하는 단면도이다. 유전체 재료 (260)는 공동 (140)의 베이스에서 리세스된 표면 (110)을 커버하는 예를 들어, 등도포성(conformal) 필름 (예를 들어, 실리콘 산화막)을 포함할 수 있다. 제 1 본드 패드들 (262)은 TSV들 (252)을 노출시키기 위해 유전체 재료 (260)를 패터닝함으로써, 그런다음 전기도금 노출된 TSV들 (252)상으로 전도성 재료 (예를 들어, 구리)를 전기도금(electroplate)함으로써 형성될 수 있다.
도 2d는 다이 스택 (108)이 리세스된 표면 (110)에 본드 패드들 (262) 위에 위치된 후에 제조 어셈블리 (100)를 위한 방법의 후속 스테이지를 예시하는 단면도이다. 도 2d에 도시된 바와 같이, 최하부 제 2 다이 (106)는 제 2 본드 패드들 (268)을 포함하고, 복수개의 전기적으로 전도성 엘리먼트들 (264)은 제 1 다이 (104)의 대응하는 제 1 본드 패드들 (262)에 제 2 본드 패드들 (268)를 연결한다. 제 2 본드 패드들 (268)은, 차례로, 최하부 제 2 다이 (106)을 통하여 연장되는 TSV들 (266)에 결합될 수 있고, TSV들 (266)은 다이 스택 (108)의 각각의 레벨에 추가의 전도성 엘리먼트들 (264), 본드 패드들 (268), 및 TSV들 (266)에 결합될 수 있다. 전기적 전도성 요소들(264)은 필라들, 컬럼들, 스터드(stud)들, 범프(bump)들과 같은, 다양한 적절한 구조들을 가질 수 있으며, 구리, 니켈, 솔더(예로서, SnAg-계 솔더)로 만들 수 있다. 전기적 통신이외에, 전기적으로 전도성 엘리먼트들 (264) 및 TSV들 (252,266)은 열이 제 1 및 제 2 다이들 (104) 및 (106)로부터 전달될 수 있는 열적 도관을 제공할 수 있다.
도 2e는 언더필 재료(130)가 제 2 다이들(106) 사이에 및 제 1 다이(104)와 최하부 제 2 다이(106) 사이에 증착된 후 어셈블리(100)를 제조하는 방법의 또 다른 스테이지를 예시한 단면도이고, 도 2f는 상평면도이다. 도 2e 및 2f를 참조하여, 언더필 재료(underfill material)(130)는 통상적으로 제 2 다이들(106)과 전기적 전도성 요소들(264) 사이에서의 틈 공간들을 채우는 유동성 재료이다. 일 실시예에서, 언더필 재료 (130)는 개별 제 2 다이들 (106) 사이에 언더필 재료를 마이크로-젯팅(micro-jetting)함으로써 갈라진 틈 공간들로 주입될 수 있다. 언더필 재료 (130)의 볼륨은 갈라진 틈의 공간들을 적절하게 충진하도록 선택되고 초과 언더필 재료 (134)는 측벽 표면 (116)과 다이 스택 (108) 사이의 갭 g1으로 가서 필릿 (132)을 형성한다. 갭 g1 및/또는 공동 깊이 d1의 사이즈는 언더필 재료 (130)의 필릿(fillet) (132)을 수용하도록 그리고 주변 영역 (112)의 상부 표면 (115)으로 초과 언더필 재료 (134)가 흐르는 것을 방지하거나 또는 억제하도록 선택될 수 있다. 어떤 실시예들에서, 측벽 표면 (116)의 부분 (236)은 언더필 재료 (130)가 갭 g1을 완전히 충진하지 않은 경우에 노출될 수 있다. 적어도 일부 실시예들에서, 언더필 재료(130)는 비-전도성 에폭시 페이스트(예로서, 일본, 니가타의 Namics Corporation에 의해 제조된 XS8448-171), 모세관 언더필, 비-전도성 막, 몰드 언더필(molded underfill)일 수 있으며, 및/또는 다른 적절한 전기적-절연성 재료들을 포함할 수 있다. 언더필 재료(130)는 대안적으로, 독일, 뒤셀도르프의 Henkel에 의해 제조된 FP4585와 같은, 유전성 언더필일 수 있다. 몇몇 실시예들에서, 언더필 재료(130)는 다이 스택(108)을 통한 열 방출을 강화하기 위해 그것의 열 전도도에 기초하여 선택될 수 있다.
케이싱 (118)이 제 1 다이 (104)의 주변 영역 (112)에 부착된 후에 어셈블리 (100)의 제조 방법의 다른 스테이지를 예시하는 도 2g는 단면도이고 도 2h는 평면도이다. 먼저도 2g를 참조하여, 케이싱 (118)의 제 1 벽 부분 (120)은 제 1 접착제 (222)에 의해 주변 영역 (112)의 상부 표면 (115)에 부착되고, 케이싱 (118)의 제 2 벽 부분 (124)은 제 2 접착제 (226)에 의해 상단 제 2 다이 (106)에 부착된다. 접착제들(222 및 226)은 동일한 접착제일 수 있거나, 또는 그것들은 서로 상이할 수 있다. 제 1 및 제 2 접착제들 (222) 및 (226)은 예를 들어, 열 인터페이스 재료들 (“TIM:thermal interface material”들) 또는 다른 적절한 접착제일 수 있다. 예를 들면, TIM들 및 다른 접착제들은 전도성 재료들(예로서, 탄소 나노-튜브들, 솔더 재료들, 다이아몬드-형 탄소(DLC) 등), 뿐만 아니라 상-변화 재료들로 도핑되는 실리콘-계 그리스들, 젤들, 또는 접착제를 포함할 수 있다. 몇몇의 실시예들에서, 케이싱 (118)은 열 전도성 재료, 예컨대 니켈, 구리, 알루미늄, 높은 열 전도도들을 갖는 세라믹 재료들 (예를 들어, 알루미늄 나이트라이드), 및/또는 다른 적절한 열 전도성 재료들로 만들어질 수 있다.
예시된 실시예에서, 케이싱 (118)의 리세스 (114)는 다이 스택 (108)의 형상에 합치하는 형상을 가진다. 이런 경우들에서 리세스 (114)는 케이싱 (118)에 위치될 제 2 다이들 (106)의 수에 기초하여 선택된 높이 h1를 가지며 제 1 벽 부분 (120)은 필릿 (132)을 수용하도록 그리고 제 1 벽 부분 (120)의 다이 스택 (108)과 내부 표면 (270) 사이에 충분한 공간을 제공하도록 구성된 갭 g2 만큼 다이 스택 (108)으로부터 이격된다. 일 실시예에서, 케이싱 (118)은 언더필 재료 (130)를 컨택하지 않는다. 적어도 일부 실시예들에서, 제 1 벽 부분 (120)의 폭 w1은 제 1 벽 부분이 주변 영역 (112)의 상당한 퍼센티지를 커버하도록 선택될 수 있다. 이들 및 다른 실시예들에서, 제 1 벽 부분 (120)의 내부 표면 (270)은 측벽 표면 (116)와 실질적으로 동일평면상에 있을 수 있다. 도 2h에 관련하여, 제 1 벽 부분 (120)은 적어도 다이 스택 (108)의 부분 둘레에 연장되도록 구성될 수 있다. 다른 실시예들에서, 케이싱 (118)은 다이 스택 (108)의 형상에 일치하도록 구성되지 않는다.
도 3은 본 기술의 실시예들에 따른 반도체 디바이스 어셈블리(300)("어셈블리(300"))의 다른 실시예의 상면 단면도이다. 어셈블리(300)의 여러 피처들은 어셈블리(100)에 대하여 상기 설명된 것들과 유사하다. 예를 들어, 어셈블리 (300)는 제 1 반도체 다이 (304)의 공동 (340)에 위치된 제 2 반도체 다이들의 다이 스택 (108)를 포함할 수 있다. 도 3에 예시된 실시예에서, 그러나, 제 1 다이 (304)는 다이 스택 (108)을 마주하는 제 1 측벽 표면 (316), 및 제 1 측벽 표면 (316)으로부터 각진 제 2 측벽 표면 (317)을 포함한다. 초과 언더필 재료 (134)는 적어도 부분적으로 제 1 및 제 2 측벽 표면들 (316) 및 (317) 을 커버한다. 도 3에 예시된 실시예의 일 측면에서, 제 2 측벽 (317)은 공동 (340)의 볼륨을 증가시킬 수 있어서 도 1 에 도시된 공동 (140)에 비하여 더 많은 초과 언더필 재료 (134)를 함유한다. 관련된 실시예에서, 제 2 측벽 (317)은 공동 깊이 d1 (도 2b)를 증가시키지 않고서 공동 (340)의 볼륨을 증가시키기 위해 사용될 수 있다.
도 1 내지 도 3을 참조하여 상기 설명된 적층형 반도체 디바이스 어셈블리들 중 임의의 것은 무수한 보다 큰 및/또는 보다 복잡한 시스템들 중 임의의 것으로 통합될 수 있으며, 그것의 대표적인 예는 도 4에서 개략적으로 도시된 시스템(480)이다. 시스템(480)은 반도체 디바이스 어셈블리(400), 전원(482), 드라이버(484), 프로세서(486), 및/또는 다른 서브시스템들 또는 컴포넌트들(488)을 포함할 수 있다. 반도체 디바이스 어셈블리(400)는 도면들 1-3을 참조하여 상기에서 설명된 반도체 디바이스 어셈블리들의 것들과 전체적으로 유사한 특징들을 포함할 수 있어서 열 소산을 강화하는 다양한 특징들을 포함할 수 있다. 결과적인 시스템(480)은 메모리 저장, 데이터 프로세싱, 및/또는 다른 적절한 기능들과 같은, 매우 다양한 기능들 중 임의의 것을 수행할 수 있다. 따라서, 대표적인 시스템들(480)은, 제한 없이, 헨드-헬드 디바이스들(예로서, 이동 전화들, 태블릿들, 디지털 리더기들, 및 디지털 오디오 플레이어들), 컴퓨터들, 운송수단들, 기기들 및 다른 제품들을 포함할 수 있다. 시스템(480)의 컴포넌트들은 단일 유닛으로 하우징되거나 또는 다수의, 상호 연결된 유닛들을 통해 분포될 수 있다(예로서, 통신 네트워크를 통해). 시스템(480)의 컴포넌트들은 또한 원격 디바이스들 및 매우 다양한 컴퓨터 판독 가능한 미디어 중 임의의 것을 포함할 수 있다.
앞서 말한 것으로부터, 기술의 특정 실시예들이 예시의 목적들을 위해 본원에서 설명되었지만, 다양한 수정들이 본 개시로부터 벗어나지 않고 이루어질 수 있다는 것이 이해될 것이다. 예를 들어, 일 실시예에서, 언더필 컨테인먼트 공동 (140)은 중심에서 빗겨나서 위치될 수 있고, 공동의 일 측면상에 주변 영역 (112)은 다른 측면상에 주변 영역보다 더 클 수 있다. 추가하여, 반도체 다이 어셈블리들의 많은 실시예들이 HMC들에 대하여 설명되지만, 다른 실시예들에서, 반도체 다이 어셈블리들은 다른 메모리 디바이스들 또는 다른 유형들의 적층형 다이 어셈블리들로서 구성될 수 있다. 추가하여, 특정한 실시예들의 맥락에서 설명된 새로운 기술의 특정한 양상들이 또한 다른 실시예들에서 조합되거나 또는 제거될 수 있다. 게다가, 새로운 기술의 특정한 실시예들과 연관된 이점들이 이들 실시예들의 맥락에서 설명되었지만, 다른 실시예들이 또한 이러한 이점들을 보일 수 있으며 모든 실시예들이 기술의 범위 내에 속하도록 이러한 이점들을 반드시 보일 필요는 없다. 따라서, 본 개시 및 관련 기술은 본 출원에서 설명되거나 또는 명백하게 도시되지 않은 다른 실시예들을 아우를 수 있다.

Claims (36)

  1. 반도체 디바이스 어셈블리에 있어서,
    기판 재료로 형성된 베이스 영역, 상기 베이스 영역을 따라서의 리세스된 표면(recessed region), 상기 기판 재료로 형성되고 상기 베이스 영역으로부터 돌출한 주변 영역, 및 상기 주변 영역을 따라서의 측벽 표면을 갖는 제 1 반도체 다이로서, 상기 리세스된 표면 및 상기 측벽 표면은 상기 주변 영역내에 공동(cavity)을 정의하는, 상기 제 1 반도체 다이;
    적어도 부분적으로 상기 공동내에 있는 제 2 반도체 다이들의 스택(stack) ;
    상기 제 1 반도체 다이의 상기 주변 영역에 부착된 열 전달 구조; 및
    상기 주변 영역과 상기 제 2 반도체 다이들의 스택 사이에 필릿(fillet)을 포함하고 상기 공동을 적어도 부분적으로 충진하는(filling) 언더필 재료(underfill material)를 포함하는, 반도체 디바이스 어셈블리.
  2. 청구항 1에 있어서,
    상기 측벽 표면은 상기 제 2 반도체 다이들의 스택을 향하여 안쪽에서 마주하고; 및
    상기 측벽 표면은 노출되는 부분을 포함하는, 반도체 디바이스 어셈블리.
  3. 청구항 2에 있어서, 상기 필릿은 상기 측벽 표면과 상기 제 2 반도체 다이들의 스택 사이에 제 1 부분, 및 상기 열 전달 구조와 상기 제 2 반도체 다이들의 스택 사이에 제 2 부분을 포함하는, 반도체 디바이스 어셈블리.
  4. 청구항 1에 있어서,
    상기 측벽 표면은 상기 제 2 반도체 다이들의 스택을 향하여 안쪽에서 마주하고; 및
    상기 열 전달 구조는 상기 측벽 표면과 전제적으로 동일 평면상에 있는 내부 표면을 포함하는, 반도체 디바이스 어셈블리.
  5. 청구항 1에 있어서,
    상기 측벽 표면은 상기 제 2 반도체 다이들의 스택을 마주하는 제 1 측벽 표면을 정의하고 상기 제 1 반도체 다이는 상기 제 1 측벽 표면으로부터 비-제로 각도에서 연장되는 제 2 측벽 표면을 더 포함하고; 및
    상기 언더필 재료는 상기 제 1 측벽 표면 및 상기 제 2 측벽 표면을 적어도 부분적으로 커버하는, 반도체 디바이스 어셈블리.
  6. 청구항 1에 있어서,
    상기 열 구조는 제 1 벽 부분 및 리세스(recess)를 정의하는 제 2 부분을 포함하고; 및
    상기 제 2 반도체 다이들 중 적어도 하나는 상기 리세스내에 위치되는, 반도체 디바이스 어셈블리.
  7. 청구항 1에 있어서, 상기 제 1 반도체 다이는 상기 베이스 부분을 통과하는 복수개의 스루-실리콘 비아(through-silicon vias)를 포함하고, 상기 스루-실리콘 비아는 상기 제 2 반도체 다이들의 스택에 전기적으로 결합되는, 반도체 디바이스 어셈블리.
  8. 청구항 1에 있어서, 상기 제 1 반도체 다이는 집적 회로를 포함하는, 반도체 디바이스 어셈블리.
  9. 청구항 8에 있어서, 상기 집적 회로는 적어도 부분적으로 상기 주변 영역에 위치되는, 반도체 디바이스 어셈블리.
  10. 청구항 8에 있어서,
    상기 집적 회로는 로직 회로(logic circuit)이고; 및
    상기 제 2 반도체 다이들은 메모리 다이들인, 반도체 디바이스 어셈블리.
  11. 청구항 1에 있어서, 상기 공동은 적어도 200 ㎛ 의 깊이를 갖는, 반도체 디바이스 어셈블리.
  12. 청구항 11에 있어서, 상기 제 2 반도체 다이들 각각은 약 50 내지 약 200 ㎛의 범위에 두께를 갖는, 반도체 디바이스 어셈블리.
  13. 청구항 1에 있어서, 상기 공동은 적어도 300㎛의 깊이를 갖는, 반도체 디바이스 어셈블리.
  14. 청구항 1에 있어서, 상기 제 2 반도체 다이들의 스택은 상기 공동내에 적어도 두개의 반도체 다이들을 포함하는, 반도체 디바이스 어셈블리.
  15. 반도체 디바이스 어셈블리에 있어서,
    공동을 갖는 로직 다이;
    상기 공동내에 제 1 메모리 다이;
    상기 로직 다이에 부착된 열 전달 구조;
    상기 제 1 메모리 위에 제 2 메모리 다이; 및
    상기 제 1 메모리 다이와 제 2 메모리 다이 사이에, 그리고 적어도 부분적으로 상기 공동을 충진하는 언더필 재료(underfill material)를 포함하는, 반도체 디바이스 어셈블리.
  16. 청구항 15에 있어서, 상기 제 1 메모리 다이 아래에 상기 로직 다이를 통과하여 연장되는 복수개의 스루-실리콘 비아를 더 포함하는, 반도체 디바이스 어셈블리.
  17. 청구항 15에 있어서,
    상기 로직 다이는 갭에 의해 상기 제 1 메모리 다이로부터 이격되고 상기 열 전달 구조에 인접한 측벽 표면을 포함하고; 및
    상기 언더필 재료는 적어도 상기 갭 안에 필릿(fillet)을 포함하는, 반도체 디바이스 어셈블리.
  18. 청구항 15에 있어서, 상기 열 전달 구조는 상기 제 2 메모리 다이에 부착되는, 반도체 디바이스 어셈블리.
  19. 청구항 15에 있어서, 상기 열 전달 구조는 상기 언더필 재료를 컨택하지 않는, 반도체 디바이스 어셈블리.
  20. 청구항 15에 있어서, 상기 로직 다이는 :
    상기 공동에 인접하고 상기 열 전달 구조에 부착된 주변 영역; 및
    적어도 부분적으로 상기 주변 영역에 위치되는 집적 회로 컴포넌트를 포함하는, 반도체 디바이스 어셈블리.
  21. 청구항 20에 있어서, 상기 집적 회로 컴포넌트는 직렬/역직렬화기(serial/deserializer) 회로를 포함하는, 반도체 디바이스 어셈블리.
  22. 반도체 디바이스 어셈블리를 형성하는 방법에 있어서,
    반도체 기판에 공동을 형성하는 단계;
    상기 공동내 리세스된 표면(recessed surface)에 반도체 다이들의 스택을 부착하는 단계;
    상기 반도체 다이들의 스택의 개별 반도체 다이들 사이에 언더필 재료를 증착하는 단계;
    상기 반도체 다이들의 스택과 상기 공동에 인접한 상기 기판의 주변 영역 사이에 초과 언더필 재료를 축적하는 단계; 및
    상기 주변 영역에 열 전달 구조를 부착하는 단계를 포함하는, 방법.
  23. 청구항 22에 있어서, 상기 언더필 재료를 증착하는 단계는 상기 개별 반도체 다이들 사이에 상기 언더필 재료를 주입하는 단계를 포함하는, 방법.
  24. 청구항 22에 있어서, 상기 반도체 다이들의 스택에 상기 열 전달 구조를 부착하는 단계를 더 포함하는, 방법.
  25. 청구항 22에 있어서, 상기 공동을 형성하는 단계는 적어도 200 ㎛의 깊이까지 상기 기판내로 홀을 에칭하는 단계를 포함하는, 방법.
  26. 청구항 25에 있어서, 300㎛ 또는 그 미만의 두께까지 상기 기판을 얇게하는 단계를 더 포함하는, 방법.
  27. 청구항 22에 있어서, 상기 공동을 형성하는 단계는 적어도 300 ㎛의 깊이까지 상기 기판내로 홀을 에칭하는 단계를 포함하는, 방법.
  28. 청구항 22에 있어서,
    상기 공동을 형성하는 단계는 상기 공동의 베이스에 복수개의 스루-실리콘 비아 (TSV들)을 노출시키기 위해 상기 기판에 홀을 에칭하는 단계를 포함하고; 및
    상기 반도체 다이들의 스택을 부착하는 단계는 상기 스택내 상기 반도체 다이들 중 최하부의 반도체 다이의 본드 패드들을 상기 TSV들에 본딩하는 단계를 포함하는, 방법.
  29. 청구항 22에 있어서, 상기 반도체 기판은 집적 회로를 포함하는, 방법.
  30. 청구항 22에 있어서, 상기 열 전달 구조를 부착하는 단계는 상기 열 전달 구조의 리세스에 상기 반도체 다이들 중 적어도 하나를 위치시키는 단계를 포함하는, 방법.
  31. 반도체 디바이스 어셈블리를 형성하는 방법에 있어서,
    적어도 부분적으로 로직 다이의 공동내에 메모리 다이들의 스택을 위치시키는 단계;
    언더필 재료로 상기 공동을 적어도 부분적으로 충진하는 단계(filling);
    열 전달 구조의 리세스에 상기 반도체 다이들 중 적어도 하나를 위치시키는 단계; 및
    상기 공동에 인접한 상기 로직 다이의 주변 영역에 상기 열 전달 구조를 부착하는 단계를 포함하는, 방법.
  32. 청구항 31에 있어서, 상기 공동을 상기 언더필 재료로 적어도 부분적으로 충진하는 단계는 상기 메모리 다이들의 스택과 상기 주변 영역 사이에 갭으로 초과 언더필 재료를 흐르게 하는 단계를 포함하는, 방법.
  33. 청구항 31에 있어서, 상기 메모리 다이들의 스택을 상기 공동의 베이스에 복수개의 스루-실리콘 비아에 전기적으로 결합하는 단계를 더 포함하는, 방법.
  34. 청구항 31에 있어서, 상기 메모리 다이들 중 적어도 하나에 상기 열 전달 구조를 부착하는 단계를 더 포함하는, 방법.
  35. 청구항 31에 있어서, 상기 로직 다이는 적어도 부분적으로 상기 주변 영역에 위치되는 집적 회로 컴포넌트를 포함하는, 방법.
  36. 청구항 35에 있어서, 상기 집적 회로 컴포넌트는 직렬/역직렬화기 회로를 포함하는, 방법.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11222868B2 (en) * 2016-07-06 2022-01-11 Micron Technology, Inc. Thermal transfer structures for semiconductor die assemblies
US10515867B2 (en) * 2017-11-14 2019-12-24 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US11227777B2 (en) * 2018-10-09 2022-01-18 Micron Technology, Inc. Sacrificial separators for wafer level encapsulating
US11683911B2 (en) * 2018-10-26 2023-06-20 Magna Electronics Inc. Vehicular sensing device with cooling feature
US10529637B1 (en) 2018-10-31 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method of forming same
TWI716124B (zh) * 2019-09-27 2021-01-11 力成科技股份有限公司 半導體封裝結構及其製造方法
CN112670191A (zh) * 2019-10-16 2021-04-16 长鑫存储技术有限公司 半导体封装方法、半导体封装结构及封装体
CN112670249A (zh) 2019-10-16 2021-04-16 长鑫存储技术有限公司 半导体封装方法、半导体封装结构及封装体
CN112670274A (zh) * 2019-10-16 2021-04-16 长鑫存储技术有限公司 半导体封装方法、半导体封装结构及封装体
US11264349B2 (en) 2019-12-19 2022-03-01 Micron Technology, Inc. Semiconductor die with capillary flow structures for direct chip attachment
KR20220118006A (ko) * 2021-02-18 2022-08-25 에스케이하이닉스 주식회사 3차원 적층 구조를 갖는 반도체 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05243416A (ja) * 1991-11-28 1993-09-21 Toshiba Corp 半導体パッケージ
KR20010004562A (ko) * 1999-06-29 2001-01-15 김영환 칩 사이즈 스택 패키지 및 그의 제조 방법
US20030148597A1 (en) * 2002-01-09 2003-08-07 Tan Hock Chuan Stacked die in die BGA package
JP2008300636A (ja) * 2007-05-31 2008-12-11 Meiko:Kk プリント配線板及びその製造方法、並びに、このプリント配線板を用いた電子部品収容基板及びその製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6239484B1 (en) * 1999-06-09 2001-05-29 International Business Machines Corporation Underfill of chip-under-chip semiconductor modules
US7294533B2 (en) * 2003-06-30 2007-11-13 Intel Corporation Mold compound cap in a flip chip multi-matrix array package and process of making same
US7504718B2 (en) * 2005-05-10 2009-03-17 International Business Machines Corporation Apparatus and methods for constructing balanced chip packages to reduce thermally induced mechanical strain
SG146460A1 (en) * 2007-03-12 2008-10-30 Micron Technology Inc Apparatus for packaging semiconductor devices, packaged semiconductor components, methods of manufacturing apparatus for packaging semiconductor devices, and methods of manufacturing semiconductor components
TWI335059B (en) * 2007-07-31 2010-12-21 Siliconware Precision Industries Co Ltd Multi-chip stack structure having silicon channel and method for fabricating the same
US7592697B2 (en) * 2007-08-27 2009-09-22 Intel Corporation Microelectronic package and method of cooling same
KR20100046760A (ko) * 2008-10-28 2010-05-07 삼성전자주식회사 반도체 패키지
JP2010251347A (ja) * 2009-04-10 2010-11-04 Elpida Memory Inc 半導体装置の製造方法
JP2011216818A (ja) * 2010-04-02 2011-10-27 Elpida Memory Inc 半導体装置の製造方法
US8598695B2 (en) * 2010-07-23 2013-12-03 Tessera, Inc. Active chip on carrier or laminated chip having microelectronic element embedded therein
JP2012069903A (ja) * 2010-08-27 2012-04-05 Elpida Memory Inc 半導体装置及びその製造方法
KR20130042936A (ko) * 2011-10-19 2013-04-29 에스케이하이닉스 주식회사 칩 캐리어, 이를 이용한 반도체 칩, 반도체 패키지, 및 그 제조방법들
US9269646B2 (en) * 2011-11-14 2016-02-23 Micron Technology, Inc. Semiconductor die assemblies with enhanced thermal management and semiconductor devices including same
US20140291834A1 (en) * 2013-03-27 2014-10-02 Micron Technology, Inc. Semiconductor devices and packages including conductive underfill material and related methods
JP6110734B2 (ja) * 2013-06-06 2017-04-05 ルネサスエレクトロニクス株式会社 半導体装置
US20150069624A1 (en) * 2013-09-12 2015-03-12 Freescale Semiconductor, Inc. Recessed semiconductor die stack
US9337119B2 (en) * 2014-07-14 2016-05-10 Micron Technology, Inc. Stacked semiconductor die assemblies with high efficiency thermal paths and associated systems

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05243416A (ja) * 1991-11-28 1993-09-21 Toshiba Corp 半導体パッケージ
KR20010004562A (ko) * 1999-06-29 2001-01-15 김영환 칩 사이즈 스택 패키지 및 그의 제조 방법
US20030148597A1 (en) * 2002-01-09 2003-08-07 Tan Hock Chuan Stacked die in die BGA package
JP2008300636A (ja) * 2007-05-31 2008-12-11 Meiko:Kk プリント配線板及びその製造方法、並びに、このプリント配線板を用いた電子部品収容基板及びその製造方法

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