KR20170109224A - 상호 접속 구조물, 이의 제조 방법, 및 이를 이용하는 반도체 디바이스 - Google Patents

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Abstract

반도체 디바이스는 콘택 영역을 포함하는 반도체 기판, 콘택 영역 상에 존재하는 실리사이드, 반도체 기판 상에 존재하며 콘택 영역의 일부분을 노출시키기 위해 개구부를 포함하는 유전체층, 개구부 내에 존재하는 도체, 도체와 유전체층 사이에 존재하는 장벽층, 및 장벽층과 유전체층 사이에 존재하는 금속층을 포함하고, 실리사이드의 Si 농도는 실리사이드의 높이를 따라 변화한다.

Description

상호 접속 구조물, 이의 제조 방법, 및 이를 이용하는 반도체 디바이스{INTERCONNECTION STRUCTURE, FABRICATING METHOD THEREOF, AND SEMICONDUCTOR DEVICE USING THE SAME}
본 출원은 2015년 9월 11일자에 출원된 미국 가출원 번호 62/217,774의 우선권을 주장하고, 이는 참조에 의해 본원에 포함된다.
반도체 집적 회로(IC) 산업은 급속한 성장을 이루었다. 현대의 집적 회로는 글자 그대로 수백만 개의 트랜지스터 및 커패시터와 같은 능동 디바이스로 구성된다. IC 재료 및 설계에서의 기술적 진보는 IC 세대를 만들었고, 각각의 세대는 이전 세대보다 더욱 작고 더욱 복잡한 회로를 갖는다. 이러한 디바이스들은 처음에 서로 격리되어 있지만, 기능 회로를 형성하기 위해 다수의 금속층들을 통해 이후에 함께 상호 접속된다. IC가 점점 더 복잡해짐에 따라, 상호 접속 구조물은 또한 더욱 복잡해져서, 금속층의 수의 증가를 야기한다.
상호 접속 구조물은 금속 라인(배선)과 같은 측방향 상호 접속, 및 전도성 비아 및 과 같은 수직 상호 접속을 포함할 수 있다. 그러나, 복잡한 상호 접속은 현대의 집적 회로의 성능 및 밀도를 제한한다.
반도체 디바이스는 콘택 영역을 포함하는 반도체 기판, 콘택 영역 상에 존재하는 실리사이드, 반도체 기판 상에 존재하며 콘택 영역의 일부분을 노출시키기 위해 개구부를 포함하는 유전체층, 개구부 내에 존재하는 도체, 도체와 유전체층 사이에 존재하는 장벽층, 및 장벽층과 유전체층 사이에 존재하는 금속층을 포함하고, 실리사이드의 Si 농도는 실리사이드의 높이를 따라 변화한다.
본 개시의 양태는 첨부 도면과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 내지 도 1e는 본 개시의 일부 실시예들에 따라, 다양한 단계들에서의 FinFET 디바이스를 제조하기 위한 방법의 개략적인 경사도이다.
도 2a 내지 도 2g는 FinFET 디바이스에서의 상호 접속 구조물을 제조하는 방법의 국부적 횡단면도이다.
도 3a 내지 도 3f는 본 개시의 일부 실시예들에 따라, 다양한 단계들에서의 반도체 디바이스를 제조하기 위한 방법의 개략적인 경사도이다.
도 4는 본 개시의 일부 다른 실시예들에 따라, 상호 접속 구조물의 국부적 횡단면도이다.
다음의 개시는 제공된 대상의 상이한 피처들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다. 디바이스 및 장치의 특정한 예들이 본 개시를 간략화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적 관계 용어들이 도면들에 나타난 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는데 설명의 용이함을 위해 본원에서 이용될 수 있다. 공간적 관계 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본원에서 이용되는 공간적 관계 설명이 또한 이해된다.
반도체 디바이스의 크기가 계속해서 축소됨에 따라, 다수의 금속 제조에서 전도성 요건뿐만 아니라 신뢰성을 충족하는 것이 점점 더 어려워지고 있다. 예를 들어, 금속 라인 및 집적 회로(IC) 디바이스의 상이한 층들의 금속 라인을 상호 접속하는 전도성 비아를 포함하는 상호 접속 구조물의 형성은 일반적으로 저저항을 요구하지만, 전도성 비아의 전도성 금속이 ILD 층으로 확산하는 것을 차단하는 장벽층을 또한 요구한다. IC 디바이스에서 RC 지연을 낮추기 위해서, 장벽층은 또한 상호 접속의 저항률을 관리하는 역할을 한다. 본 개시는 FinFET 디바이스와 같은 반도체 디바이스에서 상호 접속 구조물의 저항을 감소시키는 방법에 관한 것이다.
도 1a 내지 도 1e는 본 개시의 일부 실시예들에 따라, 다양한 단계들에서의 FinFET 디바이스를 제조하기 위한 방법의 개략적인 경사도이다. 도 1a를 참조한다. 기판(110)이 제공된다. 일부 실시예들에서, 기판(110)은 반도체 물질일 수 있고, 예를 들어, 그레이드 층 또는 매립층을 포함하는 공지된 구조물을 포함할 수 있다. 일부 실시예들에서, 기판(110)은 비도핑되거나 도핑(예컨대, p형, n형, 또는 이들의 조합)될 수 있는 벌크 실리콘을 포함한다. 반도체 디바이스 형성에 적합한 다른 물질들이 이용될 수 있다. 게르마늄, 석영, 사파이어 및 유리와 같은 다른 물질들이 대안적으로 기판(110)을 위해 이용될 수 있다. 대안적으로, 실리콘 기판(110)은 벌크 실리콘층 상에 형성된 실리콘-게르마늄 층과 같은 다층 구조물 또는 절연체 상의 반도체(semiconductor-on-insulator; SOI)의 활성층일 수 있다.
복수의 p웰 영역(116) 및 복수의 n웰 영역(112)이 기판(110)에 형성된다. n웰 영역(112) 중 하나가 두 개의 p웰 영역(116) 사이에 형성된다. p웰 영역(116)은 붕소 이온과 같은 P 도펀트 물질로 주입되고, n웰 영역(112)은 비소 이온과 같은 N 도펀트 물질로 주입된다. p웰 영역(116)의 주입 동안에, n웰 영역(112)은 마스크(예컨대, 포토레지스트)로 커버되고, n웰 영역(112)의 주입 동안에, p웰 영역(116)은 마스크(예컨대, 포토레지스트)로 커버된다.
복수의 반도체 핀(122, 124)이 기판(110) 상에 형성된다. 반도체 핀(122)은 p웰 영역(116) 상에 형성되고, 반도체 핀(124)은 n웰 영역(112) 상에 형성된다. 일부 실시예들에서, 반도체 핀(122, 124)은 실리콘을 포함한다. 도 1a의 반도체 핀(122, 124)의 수는 예시적인 것으로, 본 개시의 청구 범위를 제한해서는 안 된다는 것을 유념한다. 기술 분야의 당업자는 실제 상황에 따라 반도체 핀(122, 124)의 적합한 수를 선택할 수 있다.
반도체 핀(122, 124)은, 예를 들어, 포토리소그래피 기술을 이용하여 기판(110)을 패턴화하고 에칭함으로써 형성될 수 있다. 일부 실시예들에서, 포토레지스트 물질(도시되지 않음)의 층이 기판(110) 위에 증착된다. 포토레지스트 물질의 층은 원하는 패턴(이 경우, 반도체 핀(122, 124))에 따라 방사능 처리(노광)되고, 포토레지스트 물질의 일부분을 제거하기 위해 현상된다. 나머지 포토레지스트 물질은 에칭과 같은 후속 공정 단계로부터 밑에 있는 물질을 보호한다. 산화물 또는 실리콘 질화물 마스크와 같은 다른 마스크들이 또한 에칭 공정에 이용될 수 있다는 것을 유념해야 한다.
복수의 격리 구조물(130)이 기판(110) 상에 형성된다. 반도체 핀(122, 124) 주위에서 얕은 트렌치 격리(shallow trench isolation; STI)로서의 역할을 하는 격리 구조물(130)이, 전구체로서 산소 및 TEOS(tetra-ethyl-ortho-silicate)를 이용하는 화학적 기상 증착(chemical vapor deposition; CVD) 기술에 의해 형성될 수 있다. 또 다른 실시예들에서, 격리 구조물(130)은 SOI 웨이퍼의 절연층이다.
도 1b를 참조한다. 적어도 하나의 더미 게이트(142)가 반도체 핀(122, 124)의 일부분 상에 형성되고, 반도체 핀(122, 124)의 다른 부분들은 노출시킨다. 더미 게이트(142)는 다수의 반도체 핀(122, 124)에 교차하여 형성될 수 있다.
도 1c에 도시된 바와 같이, 복수의 게이트 스페이서(140)가 기판(110) 위에 더미 게이트(142)의 측면을 따라 형성된다. 일부 실시예들에서, 게이트 스페이서(140)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 다른 적합한 물질을 포함할 수 있다. 게이스 스페이서(140)는 단일 층 또는 다층 구조물을 포함할 수 있다. 게이트 스페이서(140)의 블랭킷 층이 CVD, PVD, ALD, 또는 다른 적합한 기술에 의해 형성될 수 있다. 그런 다음, 이방성 에칭이 블랭킷 층 상에 수행되어 더미 게이트(142)의 두 개의 측면 상에 한 쌍의 게이트 스페이서(140)를 형성한다. 일부 실시예들에서, 게이트 스페이서(140)는 소스/드레인 영역과 같은 그 뒤에 형성되는 도핑 영역을 오프셋하기 위해 이용된다. 게이트 스페이서(140)는 또한 소스/드레인 영역(접합) 프로파일을 설계 또는 수정하기 위해 이용될 수 있다.
도 1c를 참조한다. 더미 게이트(142) 및 게이트 스페이서(140)에 의해 모두 노출된 반도체 핀(122, 124)의 일부분이 반도체 핀(122, 124)에 트렌치(R)를 형성하기 위해 부분적으로 제거(또는 부분적으로 트렌치)된다. 일부 실시예들에서, 트렌치(R)는 그 상부 부분으로서 유전체 핀 측벽 구조물(125)로 형성된다. 일부 실시예들에서, 트렌치(R)의 측벽은 실질적으로 서로 수직 평행하다. 일부 다른 실시예들에서, 트렌치(R)는 비수직 평형 프로파일로 형성된다.
도 1c에서, 반도체 핀(122)은 적어도 하나의 트렌치된 부분(122r) 및 적어도 하나의 채널 부분(122c)을 포함한다. 트렌치(R)는 트렌치된 부분(122r) 상에 형성되고, 더미 게이트(142)는 채널 부분(122c)을 커버한다. 반도체 핀(124)은 적어도 하나의 트렌치된 부분(124r) 및 적어도 하나의 채널 부분(124c)을 포함한다. 트렌치(R)는 트렌치된 부분(124r) 상에 형성되고, 더미 게이트(142)는 채널 부분(124c)을 커버한다.
트렌치 공정은 건식 에칭 공정, 습식 에칭 공정, 및/또는 이들의 조합을 포함할 수 있다. 트렌치 공정은 또한 선택적 습식 에칭 또는 선택적 건식 에칭을 포함할 수 있다. 습식 에칭 용액은 테트라 암모늄 하이드록시드(tetramethylammonium hydroxide; TMAH), HF/HNO3/CH3COOH 용액, 또는 다른 적합한 용액을 포함한다. 건식 및 습식 에칭 공정은 이용되는 에천트, 에칭 온도, 에칭 용액 농도, 에칭 압력, 소스 전력, RF 바이어스 전압, RF 바이어스 전력, 에천트 유속, 및 다른 적합한 파라미터들과 같은 조정될 수 있는 에칭 파라미터를 갖는다. 예를 들어, 습식 에칭 용액은 NH4OH, KOH(수산화 칼륨), HF(불산), TMAH(수산화 테트라메틸암모늄), 다른 적합한 습식 에칭 용액, 또는 이들의 조합을 포함할 수 있다. 건식 에칭 공정은 염소계 화학적 성질을 이용하는 바이어스된 플라즈마 에칭 공정을 포함한다. 다른 건식 에천트 기체는 CF4, NF3, SF6, 및 He를 포함한다. 건식 에칭은 또한 DRIE(deep reactive-ion etching; 심도 반은성 이온 에칭)와 같은 메커니즘을 이용하여 이방성으로 수행될 수도 있다.
도 1d를 참조한다. 복수의 에피택시 구조물(160)이 반도체 핀(124)의 트렌치(R)에 각각 형성되고, 복수의 에피택시 구조물(150)이 반도체 핀(122)의 트렌치(R)에 각각 형성된다. 에피택시 구조물(160)은 인접한 에피택시 구조물(150)로부터 분리된다. 에피택시 구조물(150 및 160)은 트렌치(R)로부터 돌출된다. 에피택시 구조물(160)은 n형 에피택시 구조물일 수 있고, 에피택시 구조물(150)은 p형 에피택시 구조물일 수 있다. 에피택시 구조물(150 및 160)은 하나 이상의 에피택시 또는 에피택셜(epi) 공정을 이용하여 형성될 수 있어, 그 결과 Si 피처, SiGe 피처, 및/또는 다른 적합한 피처들이 반도체 핀(122, 124) 상에 결정 상태로 성장될 수 있다. 일부 실시예들에서, 에피택시 구조물(150 및 160)의 격자 상수는 반도체 핀(122, 124)의 격자 상수와는 상이하고, 에피택시 구조물(150 및 160)은 SRAM 디바이스의 캐리어 이동도를 인에이블하고 디바이스 성능을 향상시키기 위해 변형되거나 응력이 가해진다. 에피택시 구조물(150 및 160)은 게르마늄(Ge) 또는 실리콘(Si)과 같은 반도체 물질; 또는 갈륨 비소(GaAs), 알루미늄 갈륨 비소(AlGaAs), 실리콘 게르마늄(SiGe), 실리콘 탄화물(SiC), 또는 갈륨 비소 인(GaAsP)과 같은 화합물 반도체 물질을 포함할 수 있다.
일부 실시예들에서, 에피택시 구조물(150 및 160)은 상이한 에피택시 공정으로 형성된다. 에피택시 구조물(160)은 SiP, SiC, SiPC, Si, III-V 족 화합물 반도체 물질 또는 이들의 조합을 포함할 수 있고, 에피택시 구조물(150)은 SiGe, SiGeC, Ge, Si, III-V 족 화합물 반도체 물질, 또는 이들의 조합을 포함할 수 있다. 에피택시 구조물(160)의 형성 동안, 인 또는 비소와 같은 n형 불순물이 에피택시 진행으로 도핑될 수 있다. 예를 들어, 에피택시 구조물(160)이 SiC 또는 Si를 포함하는 경우, n형 불순물이 도핑된다. 더욱이, 에피택시 구조물(150)의 형성 동안, 붕소 또는 BF2와 같은 p형 불순물이 에피택시 진행으로 도핑될 수 있다. 예를 들어, 에피택시 구조물(150)이 SiGe를 포함하는 경우, p형 불순물이 도핑된다. 에피택시 공정은 CVD 증착 기술(예컨대, 기상 에피택시(vapor-phase epitaxy; VPE) 및/또는 초고진공 CVD(ultra-high vacuum; UHV-CVD)), 분자 빔 에피택시, 및/또는 다른 적합한 공정을 포함한다. 에피택시 공정은 반도체 핀(122, 124)(예컨대, 실리콘)의 조성과 상호 작용하는 기체 및/또는 액체 전구체를 이용할 수 있다. 따라서, 변형된 채널이 달성되어 캐리어 이동도를 증가시키고 디바이스 성능을 향상시킬 수 있다. 에피택시 구조물(150 및 160)은 인시츄(in-situ) 도핑될 수 있다. 에피택시 구조물(150 및 160)이 인시츄 도핑되지 않으면, 제 2 주입 공정(즉, 접합 주입 공정)이 수행되어 에피택시 구조물(150 및 160)을 도핑한다. 하나 이상의 어닐링 공정이 수행되어 에피택시 구조물(150 및 160)을 활성화시킬 수 있다. 어닐링 공정은 급속 써멀 어닐링(rapid thermal annealing; RTA) 및/또는 레이저 어닐링 공정을 포함한다.
일부 실시예들에서, 에피택시 구조물(150)은 상단 부분, 및 상단 부분과 기판(110) 사이에 배치된 바디 부분을 갖는다. 상단 부분의 폭은 바디 부분의 폭보다 넓다. 에피택시 구조물(160)은 상단 부분, 및 상단 부분과 기판(110) 사이에 배치된 바디 부분을 갖는다. 상단 부분의 폭은 바디 부분의 폭보다 넓다. 에피택시 구조물(150 및 160)은 FinFET 디바이스(100)의 소스/드레인 전극으로서 이용된다.
일부 실시예에서, 에피택시 구조물(150 및 160)은 상이한 형상을 갖는다. 에피택시 구조물(160)의 상단 부분은 격리 구조물(130) 위에 존재하는 적어도 하나의 실질적인 패싯(facet) 표면을 가질 수 있고, 에피택시 구조물(150)의 상단 부분은 격리 구조물(130) 위에 존재하는 적어도 하나의 비패싯(non-facet)(즉, 둥근) 표면을 가질 수 있으며, 청구 범위는 이 점에 있어서 제한되지 않는다.
도 1e를 참조한다. 에피택시 구조물(150 및 160)이 형성된 이후에, 더미 게이트(142)는 제거되므로, 트렌치가 게이트 스페이서(140) 사이에 형성된다. 격리 구조물(130) 및 반도체 핀(122, 124)의 일부분이 트렌치로부터 노출된다. 더미 게이트(142)는 하나 이상의 에칭 공정을 수행함으로써 제거될 수 있다. 게이트 스택(170)이 형성되어 트렌치를 충전한다. 게이트 스택(170)은 게이트 전극, 및 게이트 전극과 격리 구조물(130) 사이에 배치된 게이트 유전체를 포함한다. 게이트 유전체 및 게이트 전극은 ALD 공정, CVD 공정, PVD 공정 또는 스퍼터 증착 공정과 같은 증착 공정에 의해 각각 형성될 수 있다. 게이트 유전체는 실리콘 질화물, 실리콘 산화질화물, 고유전율(high-k)(하이-k)를 갖는 유전체, 및/또는 이들의 조합과 같은 유전체 물질로 만들어진다. 일부 실시예들에서, 게이트 전극은 금속 전극이다. 일부 실시예들에서, 게이트 스택(170)은 게이트 전극 상에 캡층을 더 포함한다.
FinFET 디바이스(100)가 제조된 이후에, 상호 접속 구조물이 FinFET 디바이스의 전극을 다른 디바이스들에 상호 접속시키기 위해 형성된다. 상호 접속 구조물을 제조하는 세부 사항이 도 2a 내지 도 2g에 설명되고, 도 2a 내지 도 2g는 FinFET 디바이스에서 상호 접속 구조물을 제조하는 방법의 국부적 횡단면도이다.
도 2a를 참조한다. 유전체층(220)이 FinFET 디바이스(100) 상에 형성된다. 유전체층(220)은 에피택시 구조물(210), 및 에피택시 구조물(210) 주위의 격리 구조물을 커버한다. 에피택시 구조물(210)은 도 1d에 설명된 바와 같은 에피택시 구조물(150 및 160) 중 임의의 하나일 수 있다. 유전체층(220)은 층간 유전체(interlayer dielectric; ILD) 일 수 있고, 산화물 물질 또는 로우-k(low-k) 물질을 포함할 수 있다. 유전체층(220)은, 예를 들어, 화학적 기상 증착(CVD) 공정 단계, 스핀온 공정 단계, 또는 이들의 조합에 의해 형성될 수 있다. 유전체층(220)은 상이한 및/또는 동일한 층 상에 형성된 전도성 피처들을 격리시키기 위해 제공된다.
도 2b를 참조한다. 개구부(222)가 유전체층(220)에 형성된다. 일부 실시예들에서, 유전체층(220)에 형성된 복수의 개구부가 존재한다. 개구부(222)는, 예를 들어, 개구부, 비아 개구부, 단일 다마신 개구부, 이중 다마신 개구부, 또는 이들의 조합일 수 있다. 개구부(222)는, 예를 들어, 유전체층(220) 위에 패턴화된 포토레지스트층(도시되지 않음)을 형성하고, 상기 패턴화된 포토레지스트층(도시되지 않음)을 마스크로서 이용함으로써 개구부(222)를 정의하도록 유전체층(220)의 일부분을 제거하기 위해 건식 에칭 공정 단계를 이용함으로써 형성될 수 있다. 다양한 적합한 건식 에칭 공정이 이용될 수 있다. 건식 에칭 공정 단계 이후에, 패턴화된 포토레지스트층(도시되지 않음)은, 예를 들어, 포토리소그래픽 제거 공정에 의해 제거된다. 에피택시 구조물(210)의 일부분이 또한 개구부(222)를 형성하는 동안 제거된다.
에피택시 구조물(210)의 일부분이 개구부(222)로부터 노출된다. 개구부(222)가 형성된 이후에, 산화물 제거 공정이 노출된 에피택시 구조물(210) 상에 존재하는 산화물층을 제거하기 위해 선택적으로 수행된다.
도 2c를 참조한다. 금속층(230)이 개구부(222)의 측벽 및 하단을 라이닝하기 위해 형성되고, 유전체층(220) 위에 형성된다. 일부 실시예들에서, 금속층(230)은 구리 합금층일 수 있다. 금속층(230)은 티타늄(Ti), 코발트(Co), 니켈(Ni), 백금(Pt), 또는 텅스텐(W)과 같은 자기 정렬 실리사이드(살리사이드) 기술에 이용하기 위한 금속을 포함한다. 금속층(230)은 CVD 공정, PVD 공정 또는 스퍼터 증착 공정과 같은 증착 공정에 의해 형성된다.
도 2d를 참조한다. 장벽층(240)이 금속층(230) 상에 형성된다. 장벽층(240)은 후속적으로 형성되는 도체가 밑에 놓인 유전체층(220)으로 확산되는 것을 방지하기 위해 장벽의 역할을 할 수 있다. 일부 실시예들에서, 장벽층(240)은 탄탈룸(Ta), 티타늄(Ti) 등을 포함한다. 일부 실시예들에서, 장벽층(240)은 대략 10 옹스트롬 내지 250 옹스트롬의 두께를 갖는다. 일부 실시예들에서, 금속층(230) 및 장벽층(240)의 결합 두께는 후속의 개구부 충전 공정 동안에 갭 충전 문제를 방지하기 위해서 대략 120 옹스트롬보다 작다. 장벽층(240)은 PVD, CVD, PECVD, LPCVD, 또는 다른 잘 공지된 증착 기술을 이용함으로써 증착된다.
도 2e를 참조한다. 어닐링 공정이 에피택시 구조물(210) 상에 실리사이드(250)를 형성하기 위해 수행된다. 어닐링 공정은 비정질 실리사이드를 저저항 다결정 상으로 변환하기 위해 이용된다. 살리사이드 공정은 때때로 임계 치수 허용 오차의 문제를 해결하기 위해서 소스 및 드레인 영역에 실리사이드 을 형성하도록 이용된다. 일부 실시예들에서, 금속층은 티타늄층이고, 티타늄 실리사이드(250)가 되기 위해서 어닐링된다. 어닐링 공정은 Ti 풍부한 상을 형성하기 위해 수행되고, 티타늄 실리사이드의 두께는 30 옹스트롬 내지 160 옹스트롬의 범위에 있다. 일부 실시예들에서, 에피택시 구조물(210)이 n형 에피택시 구조물이면, 티타늄 실리사이드(250)는 TiSi2일 수 있다. 일부 실시예들에서, 에피택시 구조물(210)이 p형 에피택시 구조물이면, 티타늄 실리사이드(250)는 TiSiGe일 수 있다.
예로서 n형 소스 또는 드레인 영역을 이용하면, 티타늄 및 실리콘이 접촉되어 500 ℃ 이상의 온도에서 가열되는 경우, 고저항률 C49-TiSi2 상은 저저항률 C54-TiSi2 상으로 전환된다. C49-TiSi2 상은 단위 셀 당 12개의 원자를 갖는 사방정계 베이스 센터 구조 및 60-90μΩ-cm의 저항률을 갖는다. C54-TiSi2 상은 단위 셀 상 24개의 원자를 갖는 사방정계 페이스 센터 구조 및 C49-TiSi2 상보다 상당히 낮은 저항률(12-20μΩ-cm)을 갖는다.
어닐링 공정은 700℃보다 낮은 어닐링 온도에서 그리고 120초보다 작은 어닐링 기간에서 수행된다. 그 결과, 에피택시 구조물(210)의 오직 상단만이 금속층(230)으로 확산되기 때문에, (n형 소스 또는 드레인 영역을 위한) Si 농도 또는 (p형의 소스 또는 드레인 영역을 위한) Si 및 Ge 농도는 실리사이드 높이가 증가하면 감소된다. 다시 말해, 티타늄 실리사이드(250)의 상단(예컨대, 에피택시 구조물(210)로부터 멀리 떨어짐)에서의 Si 농도 또는 Si 및 Ge 농도는 티타늄 실리사이드(250)의 하단(예컨대, 에피택시 구조물(210)에 가까움)에서의 Si 농도 또는 Si 및 Ge 농도보다 낮다. 실리사이드(250)와 장벽층(240) 사이의 계면에서 실리사이드(250)의 Si 농도 또는 Si 및 Ge 농도는 실리사이드(250)와 에피택시 구조물(210) 사이의 계면에서의 Si 농도 또는 Si 및 Ge 농도보다 낮다.
도 2f를 참조한다. 도체(260)가 개구부(222)를 충전하기 위해 장벽층(240) 위에 형성된다. 일부 실시예들에서, 도체(260)는 유전체층(220)에 상호 접속 구조물로서 형성된다. 일부 실시예들에서, 도체(260)는 CVD 공정, PVD 공정 또는 스퍼터 증착 공정과 같은 증착 공정에 의해 형성된다. 일부 실시예들에서, 도체(260)는 텅스텐(W) 또는 구리(Cu)를 포함한다.
금속층(230)의 하단은 에피택시 구조물(210)과 반응하여 실리사이드(250)가 된다. 그러므로, 나머지 금속층(230)은 장벽층(240)과 개구부(222)의 측벽 사이에 존재하고, 실리사이드(250)와 장벽층(240) 사이에는 존재하지 않는다. 다시 말해, 장벽층(240)의 하단은 실리사이드(250)와 직접 접촉하여, 그 결과 상호 접속 구조물의 접촉 저항은 감소된다.
도 2g를 참조한다. 유전체층(220) 위의 도체(260)의 부분이 제거된다. 일부 실시예들에서, 제거 공정은 개구부(222) 밖의 도체(260), 장벽층(240), 및 금속층(230)의 초과 부분을 제거하기 위해 수행되는 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정이므로, 유전체층(220)의 상단 표면을 노출시키고 평탄화된 표면을 달성한다.
앞서 언급한 상호 접속 구조물은 에피택시 구조물을 갖는 FinFET 디바이스에 이용되는 것으로 제한되는 것이 아니라, 실리사이드 을 갖는 임의의 적합한 반도체 디바이스에 이용될 수 있다. 예를 들어, 앞서 언급한 상호 접속 구조물은, 예를 들어, 도 3a 내지 도 3f에 설명되는 바와 같이, 나노와이어 컴포넌트를 이용할 수 있다.
도 3a 내지 도 3f를 참조한다. 도 3a 내지 도 3f는 본 개시의 일부 실시예들에 따라, 다양한 단계들에서의 반도체 디바이스를 제조하기 위한 방법의 개략적인 경사도이다. 도 3a를 참조하면, 방법은 절연체 상의 반도체(SOI) 구조물(310)에서 시작한다. SOI 구조물(310)은 반도체 기판(312), 매립 산화물(buried oxide; BOX) 층(314), 및 SOI 층(316)을 포함한다. 일부 실시예들에서, SOI 층(316)은 실리콘과 같은 반도체 물질로 형성된다. BOX 층(314)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물을 포함할 수 있다. BOX 층(314)은 반도체 기판(312)과 SOI 층(316) 사이에 존재한다. 더 구체적으로, BOX 층(314)은 SOI 층(316) 밑에 그리고 반도체 기판(312)의 상부에 존재할 수 있고, BOX 층(314)은 SOI 구조물(310) 내에 고에너지 도펀트를 주입하고, 그런 다음 매립 산화물 층을 형성하기 위해 상기 구조물을 어닐링함으로써 형성될 수 있다. 일부 다른 실시예들에서, BOX 층(314)은 SOI 층(316)의 형성 이전에 증착되거나 성장될 수 있다. 또 다른 실시예들에서, SOI 구조물(310)은 웨이퍼 본딩 기술을 이용하여 형성될 수 있고, 여기서 본딩된 웨이퍼 쌍은 접착제, 접착 폴리머, 또는 직접 본딩을 이용하여 형성된다.
도 3b를 참조한다. SOI 층(316)은 패드(322, 324, 326 및 328) 및 접속 구조물(332 및 334)을 형성하기 위해 패턴화된다. 예를 들어, 패드(322, 324, 326 및 328) 및 접속 구조물(332 및 334)은 포토리소그래피 및 에칭과 같은 적합한 공정을 이용함으로써 제조될 수 있다. 접속 구조물(332)은 패드(322 및 324)를 접속한다. 접속 구조물(334)은 패드(326 및 328)를 접속한다. 다시 말해서, 접속 구조물(332) 중 적어도 하나는 자신의 대향 측면 상에 분리된 패드(322 및 324)를 가질 수 있고, 접속 구조물(334) 중 적어도 하나는 자신의 대향 측면 상에 분리된 패드(326 및 328)를 가질 수 있다.
도 3c를 참조한다. 접속 구조물(332 및 334)은 제 1 나노와이어(342) 및 제 2 나노와이어(344)를 형성하기 위해 부분적으로 제거된다. 일부 실시예들에서, 접속 구조물(332 및 334)의 하위 부분 및 밑에 있는 BOX 층(314)의 일부분은 등방성 에칭 공정에 의해 제거되어, 제 1 나노와이어(342)는 패드(322와 324) 사이에 걸린 것으로서 형성되고, 제 2 나노와이어(344)는 패드들(326과 328) 사이에 걸린 것으로서 형성된다. 등방성 에칭은 선호 방향을 포함하지 않는 에칭의 한 형태이다. 등방성 에칭의 한 예는 습식 에칭이다. 등방성 에칭 공정은 제 1 나노와이어(342) 및 제 2 나노와이어(344)가 위에 걸리도록 언더컷 영역을 형성한다. 일부 실시예들에서, 등방성 에칭은 묽은 불산(diluted hydrofluoric acid; DHF)을 이용하여 수행될 수 있다. 등방성 에칭 공정 이후에, 제 1 나노와이어(342) 및 제 2 나노와이어(344)는 타원형 모양(일부 경우, 원통 모양) 구조물을 형성하기 위해 평활화될 수 있다. 일부 실시예들에서, 평활화 공정은 어닐링 공정에 의해 수행될 수 있다. 예시적인 어닐링 온도는 대략 600 ℃ 내지 대략 1000 ℃의 범위일 수 있고, 어닐링 공정의 수소 압력은 대략 7 torr 내지 대략 600 torr의 범위일 수 있다.
도 3d를 참조한다. 더미 게이트 물질층(362)이 제 1 나노와이어(342)를 교차하여 형성되고, 더미 게이트 물질층(364)이 제 2 나노와이어(344)를 교차하여 형성된다. 스페이서(352)가 더미 게이트 물질층(362)의 대향 측벽 상에 형성되고, 스페이서(354)가 더미 게이트 물질층(364)의 대향 측벽 상에 형성된다. 더미 게이트 물질층(362 및 364)은 폴리실리콘일 수 있다. 스페이서(352 및 354)를 형성하는 방법은 유전체층을 형성하는 단계, 그런 다음 유전체층의 일부분을 제거하기 위해 에칭 공정을 수행하는 단계를 포함한다.
스페이서(352 및 354)의 형성 다음에, n형 도펀트가 n형 소스/드레인 확장 영역을 형성하기 위해서, 스페이서(352)에 인접한 제 1 나노와이어(342)의 노출된 부분에 도입될 수 있다. 유사하게, p형 도펀트가 p형 소스/드레인 확장 영역을 형성하기 위해서, 스페이서(354)에 인접한 제 2 나노와이어(344)의 노출된 부분에 도입될 수 있다. p형 도펀트의 예는, 붕소, 알루미늄, 갈륨 및 인듐을 포함하지만 이들로 제한되지 않는다. n형 도펀트의 예는, 안티몬, 비소 및 인을 포함하지만 이들로 제한되지 않는다.
일부 실시예들에서, 소스/드레인 확장 영역은 확장 영역을 제공하기 위해 인시츄 도핑된 에피택셜 성장 공정에 뒤이어 어닐링 공정을 이용하여 제 1 나노와이어(342) 및 제 2 나노와이어(344)에 형성되어 인시츄 도핑된 에피택셜 반도체 물질로부터 제 1 나노와이어(342) 및 제 2 나노와이어(344) 내로 도펀트를 구동한다. 일부 실시예들에서, 인시츄 도핑된 반도체 물질은 에피택셜 성장 공정을 이용하여 형성된다. "인시츄 도핑"은 인시츄 도핑된 반도체 물질의 반도체 함유 물질을 증착하는 에피택설 성장 공정 동안에 도펀트가 인시츄 도핑된 반도체 물질에 포함된다는 것을 의미한다. 화학 반응물이 제어되는 경우, 증착 원자는 충분한 에너지를 갖고 제 1 및 제2 나노와이어(342 및 344) 및 패드(322, 324, 326 및 328)의 표면에 도달하여 그 표면 주위를 이동하고 증착 표면의 원자의 결정 배열에 자기를 적응시킨다. 에피택셜 성장은 더미 게이트 물질층(362 및 364), 및 스페이서(352 및 354)에 의해 커버되지 않은 제 1 나노와이어(342) 및 제 2 나노와이어(344)의 일부분 및 패드(322, 324, 326 및 328)를 두껍게 한다.
그 후에, 이온 주입이 깊은 소스/드레인 영역을 형성하기 위해 패드(322, 324, 326 및 328)에 수행될 수 있다. 깊은 소스/드레인 영역은 이온 주입을 이용하여 형성될 수 있다. 깊은 소스/드레인 영역을 제공하는 이온 주입 동안에, 주입을 원하지 않는 디바이스의 부분들은 포토레지스트 마스크와 같은 마스크에 의해 보호될 수 있다. 패드(322 및 324)에서의 깊은 소스/드레인 영역은 제 1 나노와이어(342)에서의 소스/드레인 확장 영역과 동일한 전도성 도펀트(예컨대, n형 도펀트)를 갖지만, 패드(322 및 324)에서의 깊은 소스/드레인 영역은 제 1 나노와이어(342)에서의 소스/드레인 확장 영역보다 큰 도펀트 농도를 갖는다. 유사하게, 패드(326 및 328)에서의 깊은 소스/드레인 영역은 제 2 나노와이어(344)에서의 소스/드레인 확장 영역과 동일한 전도성 도펀트(예컨대, p형 도펀트)를 갖지만, 패드(326 및 328)에서의 깊은 소스/드레인 영역은 제 2 나노와이어(344)에서의 소스/드레인 확장 영역보다 큰 도펀트 농도를 갖는다.
도 3e를 참조한다. 층간 유전체(ILD) 층(370)이 더미 게이트 물질층, 제 1 나노와이어(342) 및 제 2 나노와이어(344)를 커버하기 위해 형성된다. ILD 층(370)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물, 저유전율 유전체 물질, 또는 이들의 조합을 포함할 수 있다. ILD 층(370)은 CVD 공정과 같은 증착 공정에 의해 형성될 수 있다. 그 뒤에, ILD 층(370)의 일부분이 더미 게이트 물질층의 상단 표면을 노출시키기 위해 제거된다. 제거 단계는 화학적 기계적 연마(CMP) 공정을 수행하는 것을 포함할 수 있다. 더미 게이트 물질층은 또한 습식 에칭과 같은 적합한 공정을 이용함으로써 제거된다. 더미 게이트 물질층의 제거 이후에, 제1 트렌치(382)가 스페이서(352) 사이에 형성되고, 제 2 트렌치(384)가 스페이서(354) 사이에 형성되며, 제 1 및 제 2 트렌치(382 및 384)는 스페이서(352, 354) 및 ILD 층(370)에 의해 서로 공간적으로 격리된다.
도 3f를 참조한다. 게이트 스택(390 및 392)이 형성되고 트렌치(382 및 384)를 충전한다. 게이트 스택(390 및 392)은 나노와이어를 래핑하는 게이트 유전체, 게이트 유전체를 래핑하는 게이트 전극, 및 게이트 전극을 래핑하는 캡층을 각각 포함한다.
반도체 디바이스(300)가 형성된 이후에, 복수의 상호 접속 구조물이 패드(322, 324, 326 및 328)를 접속하기 위해 ILD 층(370)에 형성된다. 상호 접속 구조물 및 패드의 횡단면도가 도 4에 예시된다.
도 4에 도시된 바와 같이, 상호 접속 구조물(400)이 ILD 층(370)에 형성되어 패드(320)와 접촉한다. 패드(320)는 도 3f에 도시된 바와 같이, 패드(322, 324, 326 및 328) 중 임의의 하나일 수 있다. 상호 접속 구조물(400)은 금속층(410), 실리사이드(420), 장벽층(430) 및 도체(440)를 포함한다. 상호 접속 구조물(400)을 제조하는 세부 사항은 도 2a 내지 도 2g에 설명된 방법과 실질적으로 동일하다. 금속층(410)은 ILD 층(370)의 개구부에 증착되고, 금속층의 하단은 패드(320)와 반응하여 실리사이드(420)가 된다. 금속층(410)은 장벽층(430)과 ILD 층(370)의 측벽 사이에 존재하고, 장벽층(430)과 실리사이드(420) 사이에는 존재하지 않는다. 장벽층(430)은 실리사이드(420)와 직접 접촉한다. 도체(440)가 개구부를 충전하여 형성된다.
살리사이드의 어닐링 공정은 금속층 및 장벽층이 증착된 이후에 수행된다. 금속층의 하단은 소스 또는 드레인 영역과 접촉하여 반응하고, 어닐링 공정 동안에 금속 실리사이드가 된다. 그 결과, 금속층은 장벽층과 개구부의 측벽 사이에 존재하고, 장벽층과 실리사이드 사이에는 존재하지 않는다. 장벽층은 실리사이드와 직접 접촉하여, 이에 의해 상호 접속 구조물의 접촉 저항을 감소시킨다.
본 개시의 일부 실시예들에 따르면, 반도체 디바이스는 콘택 영역을 포함하는 반도체 기판, 콘택 영역 상에 존재하는 실리사이드, 반도체 기판 상에 존재하며 콘택 영역의 일부분을 노출시키기 위해 개구부를 포함하는 유전체층, 개구부 내에 존재하는 도체, 도체와 유전체층 사이에 존재하는 장벽층, 및 장벽층과 유전체층 사이에 존재하는 금속층을 포함하고, 실리사이드의 Si 농도는 실리사이드의 높이를 따라 변화한다.
본 개시의 일부 실시예들에 따르면, 상호 접속 구조물은 실리사이드, 도체, 실리사이드와 도체 사이에 존재하는 장벽층, 및 장벽층의 측벽에 존재하는 금속층을 포함하고, 실리사이드의 Si 농도는 실리사이드의 높이를 따라 줄어든다.
본 개시의 일부 실시예들에 따르면, 상호 접속 구조물을 제조하는 방법은 콘택 영역의 일부분을 노출시키기 위해 유전체층에 개구부를 형성하는 단계; 개구부의 측벽 상에 그리고 콘택 영역 상에 금속층을 형성하는 단계; 금속층 상에 장벽층을 형성하는 단계; 및 장벽층과 콘택 영역 사이에 실리사이드를 형성하기 위해 금속층 상에 장벽층을 형성한 이후에 어닐링 공정을 수행하는 단계를 포함한다.
당업자가 본 개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본원에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 다른 공정 및 구조를 설계 또는 수정하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.

Claims (6)

  1. 상호 접속 구조물을 제조하는 방법에 있어서,
    콘택 영역의 일부분을 노출시키기 위해 유전체층 내에 개구부를 형성하는 단계;
    상기 개구부의 측벽 상에 그리고 상기 콘택 영역 상에 금속층을 형성하는 단계;
    상기 금속층 상에 장벽층을 형성하는 단계; 및
    상기 장벽층과 상기 콘택 영역 사이에 실리사이드를 형성하기 위해, 상기 금속층 상에 상기 장벽층이 형성된 이후에 어닐링 공정을 수행하는 단계
    를 포함하고,
    상기 실리사이드의 Si 농도는 상기 실리사이드의 높이를 따라 줄어들고,
    상기 어닐링 공정은 어닐링 온도와 어닐링 기간을 포함하고, 상기 어닐링 온도는 700℃보다 낮고, 상기 어닐링 기간은 120초보다 작은 것인, 상호 접속 구조물을 제조하는 방법.
  2. 제1항에 있어서, 상기 장벽층과 상기 콘택 영역 사이의 상기 금속층의 일부분은 상기 콘택 영역과 반응하여, 상기 금속층은 상기 장벽층과 상기 실리사이드 사이에는 존재하지 않는 것인, 상호 접속 구조물을 제조하는 방법.
  3. 제1항에 있어서, 상기 개구부를 충전하는 도체를 형성하는 단계를 더 포함하고,
    상기 도체는 상기 유전체층 내의 상호 접속 구조물인 것인, 상호 접속 구조물을 제조하는 방법.
  4. 제1항에 있어서, 상기 실리사이드는 티타늄 실리사이드이고, 상기 어닐링 공정은 상기 티타늄 실리사이드의 고저항 상(high-resistivity phase)으로부터 상기 티타늄 실리사이드의 저저항 상(low-resistivity phase)으로의 전환을 포함하는 것인, 상호 접속 구조물을 제조하는 방법.
  5. 제1항에 있어서, 상기 콘택 영역은 실리콘을 포함하는 것인, 상호 접속 구조물을 제조하는 방법.
  6. 제1항에 있어서, 상기 금속층과 상기 장벽층은 성막 공정을 수행함으로써 각각 형성되는 것인, 상호 접속 구조물을 제조하는 방법.
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