KR20170101237A - 리소그래피 오버레이 개선을 위한 반도체 애플리케이션들에 대한 게이트 스택 재료들 - Google Patents

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신하이 한
나가라잔 라자고팔란
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쓰토무 키요하라
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Abstract

본 개시내용의 실시예들은, 반도체 기판 상에, 최소의 리소그래피 오버레이 에러들을 갖는 막 층들을 제조하기 위한 방법들 및 시스템을 제공한다. 일 실시예에서, 기판 상에 막 층을 형성하기 위한 방법은, 프로세싱 챔버 내의 기판 지지부 상에 배치된 기판 상에, 실리콘 함유 가스 및 반응 가스를 포함하는 증착 가스 혼합물을 공급하는 단계, 프로세싱 챔버 내의 증착 가스 혼합물의 존재 하에서 플라즈마를 형성하는 단계, 증착 가스 혼합물을 프로세싱 챔버 내로 공급하는 동안, 프로세싱 챔버 내에 배치된 플라즈마 프로파일 조절기에 전류를 인가하는 단계, 및 기판 상에 막 층을 증착하는 동안 기판을 회전시키는 단계를 포함한다.

Description

리소그래피 오버레이 개선을 위한 반도체 애플리케이션들에 대한 게이트 스택 재료들{GATE STACK MATERIALS FOR SEMICONDUCTOR APPLICATIONS FOR LITHOGRAPHIC OVERLAY IMPROVEMENT}
[0001] 본 개시내용의 실시예들은 일반적으로, 리소그래피 오버레이 에러들에 최소로 기여하는 유전체 층을 형성하기 위한 방법들에 관한 것으로, 더 구체적으로는, 반도체 애플리케이션들에 대한 게이트 스택(stack) 재료들에서 사용되는, 리소그래피 오버레이 에러들에 최소로 기여하는 유전체 층을 형성하기 위한 방법들에 관한 것이다.
[0002] IC(integrated circuit)들 또는 칩들의 제조에서, 칩의 상이한 층들을 나타내는 패턴들이 칩 설계자에 의해 생성될 수 있다. 제조 프로세스 동안 반도체 기판 상에 각각의 칩 층의 설계를 전사하기 위해, 일련의 재사용가능 마스크들 또는 포토마스크들이 이들 패턴들로부터 생성된다. 마스크 패턴 생성 시스템들은, 정밀 레이저들 또는 전자 빔들을 사용하여 개별적인 마스크 상에 칩의 각각의 층의 설계를 이미징(image)한다. 마스크들은 그 후, 반도체 기판 상에 각각의 층에 대한 회로 패턴들을 전사하기 위한 포토그래픽 네거티브(photographic negative)들처럼 사용될 수 있다. 이들 층들은 프로세스들의 시퀀스를 사용하여 구축되고, 각각이 완성된 칩을 포함하는 아주 작은 트랜지스터들 및 전기 회로들로 변환된다. 통상적으로, 반도체 기판들 상의 디바이스들은 리소그래피 프로세싱 단계들의 시퀀스에 의해 제조되고, 이러한 단계들에서, 각각이 개별적인 패턴을 갖는 복수의 위에 놓이는(overlying) 층들로부터 디바이스들이 형성된다. 일반적으로, 15개 내지 100개의 마스크들의 세트가 칩을 구성하는데 사용되며, 반복적으로 사용될 수 있다.
[0003] 하나의 층과 (이전 층을 오버레잉(overlay)하는) 다음 층 사이에서, 하나의 층과 다음 층의 개별적인 패턴들이 정렬되어야 한다. 정렬 마크들의 측정은 계측 툴에 의해 획득될 수 있는데, 이는 그 후, 노출 동안 후속 층들을 정렬시키기 위해 리소그래피 툴에 의해 사용되고 리소그래피 프로세스 이후에 정렬의 성능을 재점검하기 위해 다시 사용된다. 그러나, 층들 간의 오버레이 에러들(또는 패턴 레지스트레이션(registration) 에러들)은 불가피하며, 제조가 충족시켜야 하는 에러 버짓(budget)들이 IC 설계자들에 의해 계산된다. 디바이스 구조의 오버레이 에러들은 상이한 에러 소스들, 이를테면 이전의 노출 툴/계측 툴, 기판 뒤틀림(warpage), 현재의 노출 툴/계측 툴 제한, 이전의 노출 툴/계측 툴 및 현재의 노출 툴/계측 툴의 오버레이 에러들 간의 매칭 에러, 또는 막 응력 등에 의해 야기되는 기판 막 층 변형으로부터 비롯될 수 있다.
[0004] 도 1은, 리소그래피 노출 프로세스들의 시퀀스 이후에 측정된, 반도체 기판의 오버레이 에러 맵(100)을 도시한다. 도 1의 실시예에서, 기판의 확대된 부분(102)에 도시된 몇몇 패턴들은, 이들의 설계된 위치로부터 시프팅 또는 변위(예컨대, 평면내 변위(IPD; in-plane displacement))된다. 위에 논의된 바와 같이, 패턴들의 변위 또는 오정렬은 디바이스 성능을 손상시킬 수 있는 오버레이 에러들을 생성한다. 그러나, 오버레이 에러들 또는 평면내 변위(IPD)가 바람직하지 않게 발생하는 경우, 기판 상에 형성된 다이들의 크기, 치수, 또는 구조들이 불규칙적으로 변형 또는 왜곡될 수 있고, 그에 따라, 그 위에 적층된 막 층들 간의 오정렬의 가능성이 증가되며, 이는 불리하게, 후속 리소그래피 노출 프로세스에서 오정렬의 가능성을 증가시킬 수 있다.
[0005] CD(critical dimension)들의 축소에 따라, 디바이스 구조의 임계 층들에서의 오버레이 에러는, 최소의 피쳐(feature) 크기들(이를테면, 디바이스의 제어 게이트의 폭)을 갖는 디바이스들을 신뢰가능하게 생성하기 위해서는 최소이거나 또는 제거되어야 한다. 오버레이 규격들은, 응력 유발 기판 왜곡을 통한 오버레이 에러들에 대한 넌-리소그래피(non-lithographic) 기여들(즉, 막 응력)이 단독으로 에러 버짓을 초과할 수 있다는 점에서 더 어려워지고 있다.
[0006] 따라서, 디바이스들을 제조하기 위해 형성되는 막 층들에 대한 오버레이 에러들을 최소화하여 디바이스 성능을 개선하고 그리고 예측가능한 제품 신뢰성 및 수율을 유지하기 위한 개선된 방법들 및 시스템에 대한 필요성이 존재한다.
[0007] 본 개시내용의 실시예들은, 반도체 기판 상에, 최소의 리소그래피 오버레이 에러들을 갖는 막 층들을 제조하기 위한 방법들 및 시스템을 제공한다. 일 실시예에서, 기판 상에 막 층을 형성하기 위한 방법은, 프로세싱 챔버 내의 기판 지지부 상에 배치된 기판 상에, 실리콘 함유 가스 및 반응 가스를 포함하는 증착 가스 혼합물을 공급하는 단계, 프로세싱 챔버 내의 증착 가스 혼합물의 존재 하에서 플라즈마를 형성하는 단계, 증착 가스 혼합물을 프로세싱 챔버 내로 공급하는 동안, 프로세싱 챔버 내에 배치된 플라즈마 프로파일 조절기(modulator)에 전류를 인가하는 단계, 및 기판 상에 막 층을 증착하는 동안 기판을 회전시키는 단계를 포함한다.
[0008] 다른 실시예에서, 기판 상에 막 층을 형성하기 위한 방법은, 프로세싱 챔버 내에 배치된 플라즈마 프로파일 조절기에 전류를 인가함으로써, 프로세싱 챔버 내의 가스 혼합물로부터 생성되는 플라즈마를 제어하는 단계, 및 제어된 플라즈마를 이용하여 기판 상에 막 층을 형성하는 단계를 포함하며, 여기서, 막 층은 50 ㎛ 미만의 국부적 보우(bow) 범위를 갖는다.
[0009] 또 다른 실시예에서, 막 구조는, 제 1 막 층 및 제 1 막 층 상에 배치되는 제 2 막 층을 포함하는 막 스택을 포함하며, 여기서, 제 1 막 층 및 제 2 막 층은 약 600 nm 내지 약 4000 nm의 총 두께로 막 스택 내에 교번적으로 그리고 반복적으로 형성되고, 막 스택은 200 ㎛미만의 국부적 보우 범위를 갖는다.
[0010] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간단히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다.
[0011] 도 1은, 리소그래피 프로세스들의 시퀀스 이후에 측정된, 반도체 기판의 오버레이 에러 맵을 도시한다.
[0012] 도 2는, 반도체 기판 상에 막 층 오버레이 에러들을 형성하는데 활용될 수 있는 증착 장치를 도시한다.
[0013] 도 3은, 원하는 응력 범위를 갖는 막 층을 반도체 기판 상에 제조하는 방법의 흐름도를 도시한다.
[0014] 도 4a-4b는, 도 3의 제조 방법에 따라 반도체 기판 상에 증착된, 원하는 응력 범위를 갖는 막 층의 단면도들을 도시한다.
[0015] 도 5a-5b는, 도 3에 도시된 방법을 활용하여 기판 상에 형성된 막 구조의 단면도들을 도시한다.
[0016] 도 6은, 도 3의 제조 방법을 활용하여 형성된 막 층들에 대한 오버레이 에러 맵을 도시한다.
[0017] 이해를 촉진시키기 위해, 도면들에 대해 공통적인 동일한 엘리먼트들을 가리키기 위해 가능한 경우 동일한 도면부호들이 사용되었다. 일 실시예의 엘리먼트들 및 피쳐들은 유리하게는, 추가의 언급없이 다른 실시예들에 포함될 수 있음이 고려된다.
[0018] 하지만, 첨부된 도면들은 본 개시내용의 단지 예시적인 실시예들을 도시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0019] 본 개시내용의 실시예들은, 증착 및 리소그래피 노출 프로세스들의 시퀀스 이후의 오버레이 에러에 최소로 기여할 수 있는 막 층을 증착하기 위한 장치 및 방법을 설명한다. 일 예에서, 증착 방법은, 막 층 표면에 걸쳐 최소의 응력 변동 또는 평면내 변위를 갖는 막 층을 형성하여, 기판 상에 형성된 각각의 막 층에 일관된 막 응력을 제공할 수 있다. 그렇게 함으로써, 반도체 디바이스들을 형성하기 위한 모든 막 층들을 집적할 때 오버레이 에러가 최소화 및/또는 제거될 수 있어서, 다음 리소그래피 노출 프로세스에 대해 정렬 정밀도가 증가된다. 증착 방법은, 플라즈마 프로파일 조절기를 갖는 장치를 활용하여, 증착 동안 기판을 회전시킬 뿐만 아니라 증착 동안 생성되는 균일한 플라즈마를 제공할 수 있다.
[0020] 도 2는, 본원에 설명되는 프로세스들을 실시하는데 사용될 수 있는 프로세싱 챔버(200)의 개략적인 측면도이다. 프로세싱 챔버(200)는, 챔버 몸체(202), 챔버 몸체(202) 내부에 배치되는 기판 지지부(204), 및 챔버 몸체(202)에 커플링되고 그리고 프로세싱 볼륨(processing volume)(220)에 기판 지지부(204)를 인클로징(enclose)하는 리드 조립체(206)를 특징으로 한다. 기판(402)은 개구부(opening)(226)를 통해 프로세싱 볼륨(220)에 제공되고, 개구부(226)는 일반적으로, 프로세싱을 위해 도어(door)를 사용하여 밀봉될 수 있다. 기판 지지부(204)는, 기판 지지부(204)의 샤프트(shaft)(244)가 로케이팅(locate)되는 축(247)을 따라 화살표(245)에 의해 표시되는 바와 같이 회전가능할 수 있다. 대안적으로, 기판 지지부(204)는 증착 프로세스 동안 필요에 따라 회전하도록 리프트 업(lift up)될 수 있다.
[0021] 기판 지지부(204) 상에 배치되는 기판(402)에 걸친 플라즈마 분포를 제어하기 위해 플라즈마 프로파일 조절기(211)가 프로세싱 챔버(200)에 배치될 수 있다. 플라즈마 프로파일 조절기(211)는, 챔버 몸체(202)에 인접하게 배치되고 그리고 챔버 몸체(202)를 리드 조립체(206)의 다른 컴포넌트들로부터 분리시킬 수 있는 제 1 전극(208)을 포함한다. 전극(208)은 리드 조립체(206)의 일부일 수 있거나 또는 별개의 측벽 전극일 수 있다. 전극(208)은 환형 또는 링-형(ring-like) 부재일 수 있고, 링 전극일 수 있다. 전극(208)은, 프로세싱 볼륨(220)을 둘러싸는, 프로세싱 챔버(200)의 원주 둘레의 연속적인 루프일 수 있거나, 또는 요구되는 경우, 선택된 위치들에서 불연속적일 수 있다. 전극(208)은 또한 천공형(perforated) 링 또는 메쉬(mesh) 전극과 같은 천공형 전극일 수 있다. 전극(208)은 또한 평판(plate) 전극, 예컨대 2차 가스 분배기(distributor)일 수 있다.
[0022] 세라믹 또는 금속 산화물, 예컨대 알루미늄 산화물 및/또는 알루미늄 질화물과 같은 유전체 재료일 수 있는 격리기(isolator)(210)는 전극(208)과 접촉하고, 전극(208)을 가스 분배기(212)로부터 그리고 챔버 몸체(202)로부터 전기적으로 및 열적으로 분리시킨다. 가스 분배기(212)는 프로세싱 볼륨(220)으로의 프로세스 가스들의 유입을 허용하기 위한 개구부들(218)을 특징으로 한다. 가스 분배기(212)는 전력원(전원)(242), 이를테면 RF 생성기에 커플링될 수 있으며, RF 전원, DC 전력, 펄스형 DC 전력, 펄스형 RF 전력이 또한 사용될 수 있다. 일 예에서, 전력원(242)은 RF 전원이다.
[0023] 가스 분배기(212)는 전도성 가스 분배기 또는 비-전도성 가스 분배기일 수 있다. 가스 분배기(212)는 또한, 전도성 및 비-전도성 컴포넌트들로 이루어질 수 있다. 예를 들어, 가스 분배기(212)의 몸체는 전도성일 수 있는 반면 가스 분배기(212)의 면판(face plate)은 비-전도성이다. 가스 분배기(212)는 이를테면 도 2에 도시된 전원(242)에 의해 전력공급될 수 있거나, 또는 가스 분배기(212)는 접지에 커플링될 수 있다.
[0024] 전극(208)은, 프로세싱 챔버(200)의 접지 경로를 제어하는 튜닝 회로(228)에 커플링될 수 있다. 튜닝 회로(228)는 전자 센서(230) 및 전자 제어기(234)를 포함한다. 전자 제어기(234)는 가변 커패시터 또는 다른 회로 엘리먼트(들)일 수 있거나 또는 이를 포함할 수 있다. 튜닝 회로(228)는 하나 또는 그 초과의 인덕터들(232)일 수 있거나 또는 이를 포함할 수 있다. 튜닝 회로(228)는, 프로세싱 동안, 프로세싱 볼륨(220)에 존재하는 플라즈마 조건들 하에서 가변 또는 제어가능 임피던스를 가능하게 하는 임의의 회로일 수 있다. 도 2의 예에서, 튜닝 회로(228)는 접지와 전자 센서(230) 사이에 병렬로 커플링되는 제 1 회로 레그(leg) 및 제 2 회로 레그를 특징으로 한다. 제 1 회로 레그는 제 1 인덕터(232A)를 포함한다. 제 2 회로 레그는 전자 제어기(234)와 직렬로 커플링되는 제 2 인덕터(232B)를 포함한다. 제 2 인덕터(232B)는 제 1 및 제 2 회로 레그들 둘 모두를 전자 센서(230)에 연결시키는 노드와 전자 제어기(234) 사이에 배치된다. 전자 센서(230)는 전압 또는 전류 센서일 수 있고, 프로세싱 볼륨(220) 내부의 플라즈마 조건들에 대한 폐쇄-루프 제어 정도(degree)를 제공하기 위해 전자 제어기(234)에 커플링될 수 있다.
[0025] 제 2 전극(222)은 기판 지지부(204)에 커플링될 수 있다. 제 2 전극(222)은 기판 지지부(204) 내에 임베딩(embed)되거나 또는 기판 지지부(204) 표면에 커플링될 수 있다. 제 2 전극(222)은 평판, 천공형 평판, 메쉬, 와이어 스크린(wire screen)이거나, 또는 전도성 엘리먼트들의 임의의 다른 분포된 어레인지먼트(distributed arrangement)일 수 있다. 제 2 전극(222)은 튜닝 전극일 수 있고, 도관(246)(예컨대, 기판 지지부(204)의 샤프트(244)에 배치되고 50 옴(Ω)과 같은 선택된 저항을 갖는 케이블)에 의해 제 2 튜닝 회로(236)에 커플링될 수 있다. 제 2 튜닝 회로(236)는 제 2 전자 센서(238), 및 제 2 가변 커패시터일 수 있는 제 2 전자 제어기(240)를 가질 수 있다. 제 2 전자 센서(238)는 전압 또는 전류 센서일 수 있고, 프로세싱 볼륨(220) 내의 플라즈마 조건들에 따라 추가적인 제어를 제공하기 위해 제 2 전자 제어기(240)에 커플링될 수 있다.
[0026] 바이어스 전극 및/또는 정전 척킹(electrostatic chucking) 전극일 수 있는 제 3 전극(224)이 기판 지지부(204)에 커플링될 수 있다. 제 3 전극은, 임피던스 매칭 회로일 수 있는 필터(248)를 통해 제 2 전력원(제 2 전원)(250)에 커플링될 수 있다. 제 2 전력원(250)은 DC 전력, 펄스형 DC 전력, RF 바이어스 전력, 펄스형 RF 소스 또는 바이어스 전력, 또는 이들의 결합일 수 있다. 일 예에서, 제 2 전력원(250)은 RF 바이어스 전력일 수 있다.
[0027] 도 2의 리드 조립체(206) 및 기판 지지부(204)는 플라즈마 또는 열적 프로세싱을 위한 임의의 프로세싱 챔버와 함께 사용될 수 있다. 리드 조립체(206) 및 기판 지지부(204)가 유익하게 사용될 수 있는 플라즈마 프로세싱 챔버의 일 예는, California의 Santa Clara에 위치한 Applied Materials, Inc.로부터 입수가능한 PRODUCER® 또는 PRECISION® 플랫폼 및 챔버들이다. 다른 제조자들로부터의 챔버들이 또한 위에 설명된 컴포넌트들과 함께 사용될 수 있다.
[0028] 동작 시에, 프로세싱 챔버(200)는 프로세싱 볼륨(220) 내의 플라즈마 조건들의 실시간 제어를 제공한다. 기판(402)은 기판 지지부(204) 상에 배치되고, 프로세스 가스들은 임의의 원하는 유동 플랜(flow plan)에 따라 유입구(inlet)(214)를 사용하여 리드 조립체(206)를 통해 유동된다. 가스들은 배출구(outlet)(252)를 통해 프로세싱 챔버(200)를 빠져나간다. 가스 분배기(212)에 전력이 커플링되어 프로세싱 볼륨(220) 내에 플라즈마를 설정(establish)한다. 기판은, 요구되는 경우, 제 3 전극(224)을 사용하여 전기적 바이어스에 영향을 받을 수 있다.
[0029] 프로세싱 볼륨(220) 내에 플라즈마를 에너자이징(energize)할 시, 플라즈마와 제 1 전극(208) 간에 전위차가 설정된다. 플라즈마와 제 2 전극(222) 간에 또한 전위차가 설정된다. 전자 제어기들(234, 240)은 그 후, 2개의 튜닝 회로들(228 및 236)에 의해 표현되는 접지 경로들의 유동 특성들을 조정하는데 사용될 수 있다. 세트 포인트(set point)가 제 1 튜닝 회로(228) 및 제 2 튜닝 회로(236)에 전달되어, 중심으로부터 에지(edge)까지의 플라즈마 밀도 균일성 및 증착 레이트의 독립적인 제어를 제공할 수 있다. 전자 제어기들 둘 모두가 가변 커패시터들인 실시예들에서, 전자 센서들은 독립적으로 증착 레이트를 최대화하고 두께 비-균일성을 최소화하도록 가변 커패시터들을 조정할 수 있다.
[0030] 튜닝 회로들(228, 236) 각각은 개별적인 전자 제어기들(234, 240)을 사용하여 조정될 수 있는 가변 임피던스를 갖는다. 전자 제어기들(234, 240)이 가변 커패시터들인 경우, 가변 커패시터들 각각의 커패시턴스 범위 및 인덕터들(232A, 232B)의 인덕턴스들은, 플라즈마의 주파수 및 전압 특성들에 의존하여 각각의 가변 커패시터의 커패시턴스 범위에서 최소치를 갖는 임피던스 범위를 제공하도록 선택된다. 따라서, 전자 제어기(234)의 커패시턴스가 최소치 또는 최대치에 있는 경우, 회로(228)의 임피던스는 높고, 기판 지지부에 걸쳐 최소의 에어리얼(aerial)(측방향(lateral)) 커버리지를 갖는 플라즈마 형상이 초래된다. 전자 제어기(234)의 커패시턴스가 회로(228)의 임피던스를 최소화하는 값에 접근하는 경우, 플라즈마의 에어리얼 커버리지가 최대로 성장되어 기판 지지부(204)의 전체 작업 영역을 효과적으로 커버한다. 전자 제어기(234)의 커패시턴스가 최소 임피던스 설정으로부터 벗어남에 따라, 플라즈마 형상이 챔버 벽들로부터 수축되고, 기판 지지부의 에어리얼 커버리지가 감소된다. 전자 제어기(240)는, 전자 제어기(240)의 커패시턴스가 변화됨에 따라 기판 지지부에 걸친 플라즈마의 에어리얼 커버리지가 증가 및 감소되는 유사한 효과를 갖는다.
[0031] 전자 센서들(230, 238)은 폐쇄 루프로 개별적인 회로들(228, 236)을 튜닝하는데 사용될 수 있다. 사용되는 센서의 타입에 의존하여, 전류 또는 전압에 대한 세트 포인트가 각각의 센서에 인스톨(install)될 수 있고, 세트 포인트로부터 벗어나는 것을 최소화하기 위해, 각각의 개별적인 전자 제어기(234, 240)에 대한 조정을 결정하는 제어 소프트웨어가 센서에 제공될 수 있다. 이러한 방식으로, 플라즈마 형상이 선택될 수 있고, 프로세싱 동안 동적으로 제어될 수 있다. 전술한 논의는 가변 커패시터들인 전자 제어기들(234, 240)에 기초하지만, 조정가능한 특성을 갖는 임의의 전자 컴포넌트가, 조정가능한 임피던스를 튜닝 회로들(228 및 236)에 제공하기 위해 사용될 수 있음이 유의되어야 한다.
[0032] 도 3은, 반도체 디바이스들에 대한 게이트 구조를 형성하기 위해 나중에 활용될 수 있는 막 층, 이를테면 유전체 층을 기판 상에 형성하기 위한 방법(300)을 예시한다. 일 예에서, 막 층은 3D(three dimensional) NAND 반도체 애플리케이션들을 위한 게이트 구조들을 형성하는데 활용될 수 있다. 3D(three dimensional) NAND 반도체 애플리케이션들의 제조 시에, 회로 밀도를 증가시키기 위해, 구조들의 계단-형(stair-like) 산화물-질화물 쌍들이 종종 고 종횡비 게이트 스택 NAND 셀들에 대해 활용된다.
[0033] 도 3에 설명된 시퀀스는 아래에 논의되는 도 4a-4b에 도시된 제조 스테이지들에 대응한다. 도 4a-4b는, 적어도 제 1 막 층(406) 및 제 1 막 층(406)의 표면(404) 상에 배치되는 제 2 막 층(408)을 갖는 기판(402)의 개략적인 단면도들을 예시한다. 일 실시예에서, 제 1 막 층(406)은 유전체 층, 이를테면 실리콘 산화물 함유 층, 실리콘 질화물 함유 층, 실리콘 카바이드 함유 층 등일 수 있다. 제 1 막 층(406)이 존재하지 않는 예에서, 증착 프로세스는 기판(402) 상에서 직접 수행될 수 있다.
[0034] 방법(300)은, 도 4a에 도시된 기판(402)과 같은 기판이, 도 2에 도시된 프로세싱 챔버(200) 또는 다른 적절한 프로세싱 챔버와 같은 프로세싱 챔버 내에 배치되는 동작(302)에서 시작된다. 도 4a에 도시된 기판(402)은 기판(402) 상에 형성된 제 1 막 층(406)을 포함한다. 일 예에서, 기판(402)은 실질적으로 평면형 표면, 불균일 표면, 또는 상부에 구조가 형성된 실질적으로 평면형 표면을 가질 수 있다. 기판(402)은, 결정질 실리콘(예컨대, Si<100> 또는 Si<111>), 실리콘 산화물, 스트레인드(strained) 실리콘, 실리콘 게르마늄, 도핑된 또는 도핑되지 않은 폴리실리콘, 도핑된 또는 도핑되지 않은 실리콘 웨이퍼들 및 패터닝된(patterned) 또는 패터닝되지 않은 웨이퍼 SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 실리콘 질화물, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어와 같은 재료일 수 있다. 기판(402)은, 장방형 또는 정방형 패널들 뿐만 아니라 200 mm 또는 300 mm 직경 웨이퍼들과 같은 다양한 치수들을 가질 수 있다. 달리 언급되지 않는 한, 본원에서 설명되는 실시예들 및 예들은 200 mm 직경, 300 mm 직경, 및 450 mm 직경 중 하나를 갖는 기판들 상에서 실시된다. SOI 구조가 기판(402)에 대해 활용되는 예에서, 기판(402)은, 실리콘 결정질 기판 상에 배치되는 매립된(buried) 유전체 층을 포함할 수 있다. 본원에 도시된 실시예에서, 기판(402)은 결정질 실리콘 기판일 수 있다.
[0035] 일 예에서, 제 1 막 층(406)은 실리콘 산화물 함유 층, 실리콘 질화물 함유 층, 실리콘 함유 층, 이를테면 비정질 실리콘, 다결정질 실리콘, 또는 임의의 적절한 결정질 실리콘 층들일 수 있다. 도 4a에 도시된 예에서, 제 1 막 층(406)은 실리콘 산화물 함유 층, 이를테면 실리콘 산화물 층이다.
[0036] 동작(304)에서, 증착 가스 혼합물이 프로세싱 챔버 내로 제공된다. 증착 가스 혼합물은 실리콘 함유 가스 및 반응 가스를 포함할 수 있다. 실리콘 함유 가스의 적절한 예들은 실란(SiH4), 디-실란(Si2H6), 실리콘 사플루오르화물(SiF4), 실리콘 사염화물(SiCl4), 디클로로실란(SiH2Cl2), 테트라에틸 오르토실리케이트(TEOS) 등을 포함하지만 이에 제한되지 않는다.
[0037] 반응 가스는, 실리콘 산화물 함유 층을 형성하기 위한 산소 함유 가스, 실리콘 질화물 함유 층을 형성하기 위한 질소 함유 가스, 또는 실리콘 카바이드 함유 층을 형성하기 위한 탄소 함유 가스일 수 있다. 산소 함유 가스의 적절한 예들은 O2, N2O, NO2, O3, H2O 등을 포함한다. 질소 함유 가스의 적절한 예들은 N2, N2O, NO2, NH3, N2H2 등을 포함한다. 탄소 함유 가스의 적절한 예들은 CO2, CO, CH4, CF4, 다른 적합한 탄소 계 폴리머 가스들 등을 포함한다. 본원에 도시된 일 예에서, 실리콘 함유 가스는 실란(SiH4)이고, 반응 가스는 도 4b에 도시된 제 2 막 층(408), 이를테면 실리콘 질화물 함유 층을 형성하기 위한 질소 함유 가스, 이를테면 N2, N2O 또는 NH3이며, 이들은 아래에서 더 상세히 설명될 것이다.
[0038] 일 예에서, 가스 혼합물의 반응 거동(behavior)을 제어함으로써, 형성되는 실리콘 막에서 원하는 비율의 질소 엘리먼트들을 허용하기 위해, SiH4 가스와 같은 실리콘 함유 가스와 질소 함유 가스(N2, N2O 또는 NH3 가스)와 같은 반응 가스의 가스 비율이 유지된다. 일 실시예에서, SiH4 가스는 약 40 sccm 내지 약 200 sccm의 유량(flow rate)으로 공급될 수 있고, N2, N2O 또는 NH3 가스는 약 500 sccm 내지 약 9000 sccm의 유량으로 공급될 수 있다. SiH4 가스와 N2, N2O 또는 NH3 가스의 가스 혼합물은, 약 1:1 내지 약 1:150, 이를테면 약 1:1 내지 약 1:120, 예컨대 약 1:100의, SiH4 대 N2 또는 NH3 가스의 비로 공급될 수 있다.
[0039] 대안적으로, 프로세싱 챔버(200)에 제공되는 증착 가스 혼합물에 하나 또는 그 초과의 비활성(inert) 가스들이 포함될 수 있다. 비활성 가스는, Ar, He, 및 Xe와 같은 희가스(noble gas), 또는 N2 등을 포함할 수 있지만 이에 제한되지 않는다. 비활성 가스는 약 1:1 내지 약 1:150의, 비활성 가스 대 SiH4 가스의 유동 비율(flow ratio)로 프로세싱 챔버(200)에 공급될 수 있다.
[0040] 몇몇 프로세스 파라미터들은 증착 가스 혼합물이 프로세싱 챔버 내로 공급되는 동안 조절된다. 일 실시예에서, 증착 프로세싱 챔버 내의 프로세스 가스 혼합물의 압력은 약 10 mTorr 내지 약 15 Torr로 조절되고, 기판 온도는 약 섭씨 200 도 내지 약 섭씨 700 도로 유지된다.
[0041] 동작(306)에서, 증착 가스 혼합물이 프로세싱 챔버 내로 공급되는 동안, RF 소스 전력이 전원(242)(도 2에 도시됨)에 의해 생성될 수 있고, 플라즈마에서의 반응성 종으로 증착 가스 혼합물을 해리(dissociate)시키는 것을 보조하기 위해 가스 혼합물에 커플링될 수 있다.
[0042] RF 소스 및/또는 바이어스 전력은, 플라즈마가 지속(sustain)될 수 있도록, 프로세싱 볼륨(220) 내의 증착 가스 혼합물을 에너자이징한다. 일 예에서, 전원(242)은 0.3 MHz 내지 약 14 MHz, 이를테면 약 13.56 MHz의 주파수에서 RF 전력을 제공하도록 동작될 수 있다. 전원(242)은 약 10 와트 내지 약 5000 와트, 이를테면 약 500 와트의 RF 전력을 생성할 수 있다. 몇몇 실시예들에서, RF 소스 전력에 부가하여, 제 2 전원(250)(도 2에 도시됨)에 의해 제공되는 RF 바이어스 전력이 또한 증착 프로세스 동안 활용되어, 증착 가스 혼합물을 해리시켜서 플라즈마를 형성하는 것을 보조할 수 있다. 일 예에서, 전원(242)은 0.3 MHz 내지 약 14 MHz, 이를테면 약 13.56 MHz의 주파수에서 RF 전력을 제공하도록 동작될 수 있다. RF 바이어스 전력은, 300 kHz의 주파수에서 약 10 와트 내지 약 100 와트로 공급될 수 있다. 일 실시예에서, RF 바이어스 전력은, 약 500 Hz 내지 약 10 kHz의 RF 주파수에서 약 10 내지 약 95 퍼센트의 듀티 사이클(duty cycle)로 펄싱(pulse)될 수 있다.
[0043] 또한, 기판(402)에 걸친 플라즈마의 분포 및 프로파일을 제어하는 것을 보조하기 위해, 플라즈마 프로파일 조절기(211)에 전류/전압이 공급될 수 있다. 일 예에서, 프로세싱 볼륨(220)에서 생성되는 플라즈마를 제어하는 것을 보조하기 위해, (예컨대, 전극(208)에 공급되는) 측벽 튜닝 전극 전류 타겟이 약 0.5 A 내지 약 40 A, 이를테면 약 6 A로 셋팅되고, (예컨대, 제 2 전극(222)에 공급되는) 기판 지지부 튜닝 전극 전류 타겟이 약 0.5 A 내지 약 40 A, 이를테면 약 6 A로 셋팅된다.
[0044] 동작(308)에서, 증착 가스 혼합물로부터 플라즈마를 형성하는 동안, 기판 지지부(204)는, 더 균일한 방식으로 기판 표면에 걸쳐 플라즈마를 노출시키는 것을 보조하기 위해 회전될 수 있다. 기판 지지부(204)는 기판(402) 상의 제 2 막 층(408)의 증착 동안 연속적으로 또는 주기적으로 회전될 수 있다. 일 실시예에서, 기판 지지부(204)는 축(247)을 중심으로 약 1° 내지 약 360°, 이를테면 약 30° 내지 약 270°, 예컨대 약 90° 내지 약 180°로 회전할 수 있다. 기판 지지부(204)는, 도 4b에 도시된 바와 같이 제 2 막 층(408)의 원하는 두께가 기판(402) 상에 형성될 때까지 약 0 rpm 내지 약 100 rpm으로 회전될 수 있다.
[0045] 동작(310)에서, 제 2 막 층(408)의 원하는 두께가 증착된 후, 그때 증착 프로세스는 종결될 수 있다. 일 예에서, 제 2 막 층(408)은 약 10 nm 내지 약 60 nm, 이를테면 약 30 nm의 두께를 가질 수 있다. 제 2 막 층(408)이 실리콘 질화물 층과 같은 실리콘 질화물 함유 층인 실시예에서, 실리콘 질화물 함유 층은 50 % 미만의 응력 균일성을 갖는, 약 -200 Mpa 내지 약 +1200 Mpa의 응력 범위를 가질 수 있다. 제 2 막 층(408)은 실질적으로 약 0.8:1 내지 약 2:1의, N 엘리먼트 대 Si 엘리먼트의 비율을 가질 수 있다. 제 2 막 층(408)은 50 ㎛ 미만의 국부적 보우 범위를 가질 수 있다.
[0046] 본원에 논의되는 응력 균일성(U%)은, 기판 표면에 걸쳐 측정된 절대 응력 값들의 변동량(Δ)(예컨대, 9 포인트, 49 포인트, 또는 69 포인트 응력 측정들 중 어느 하나로부터 획득된 가장 큰 응력 값과 가장 작은 응력 값 간의 변동량)을, 막 층으로부터 측정되는 응력의 평균(σ)(예컨대, 9 포인트, 49 포인트, 또는 69 포인트 응력 측정으로부터 획득된 응력 값들로부터의 평균)으로 나눈 것(이를테면, Δ / σ = U%)을 의미한다는 것이 유의된다.
[0047] 일 예에서, 제 1 막 층(406) 및 제 2 막 층(408)을 형성하기 위한 증착 프로세스들은 막 스택(502)을 형성하도록 반복적으로 수행될 수 있는데, 막 스택(502)은 나중에, 도 5a에 예시된 계단-형 구조들(504)의 단면도에 도시된 바와 같이 3D NAND 반도체 디바이스들을 위한 계단-형 구조들(504)을 형성하도록 패터닝될 수 있다. 도 5a-5b에 도시된 예에서, 막 스택(502)은 통상적으로, 제 1 막 층(406)과 제 2 막 층(408)의 교번 층들(406a, 408a, 406b, 408b, ......, 406n, 408n로 도시됨)을 포함한다. 막 스택(502)은 약 600 nm 내지 약 4000 nm의 총 두께를 가질 수 있다. 막 스택(502)은 총 약 5 내지 90 쌍들의, 제 1 막 층(406)과 제 2 막 층(408)을 포함할 수 있다. 후속하는 패터닝 또는 에칭 프로세스에서, 포토레지스트 층은, 3D NAND 반도체 디바이스들에 대한 게이트 구조들을 완성하기 위하여, 계단-형 구조(504) 상에 형성된 에칭 마스크로서 기능하면서 상이한 치수들로 순차적으로 트리밍(trim)하도록 사용될 수 있다.
[0048] 도 3의 증착 방법(300)은 교번하는 제 1 막 층들(406)과 제 2 막 층들(408)을 갖는 막 스택(502)을 형성하도록 연속적으로 수행될 수 있다. 제 1 막 층(406)이 실리콘 산화물 층이고 제 2 막 층(408)이 실리콘 질화물 층인 예에서, 도 3의 증착 방법(300)은, 프로세싱 챔버(200)로부터 기판(402)을 제거하지 않으면서(예컨대, 진공을 깨뜨리지 않으면서) 상이한 조성들을 갖는 막 층들(406, 408)을 형성하기 위해, 동작(304)에서 상이한 증착 가스 혼합물을 스위칭함으로써 수행될 수 있다.
[0049] 예를 들어, 막 스택(502)은, 먼저, (동작(306, 308)에서 조절되는) 제 1 세트의 프로세스 파라미터들을 이용하여 (동작(304)에서 조절되는) 제 1 증착 가스 혼합물을 공급하여 실리콘 산화물 층과 같은 제 1 막 층(406)을 형성함으로써 형성될 수 있다. 제 1 증착 가스 혼합물은 적어도 실리콘 함유 가스 및 산소 함유 가스를 포함할 수 있다. 제 1 막 층(406)의 제 1 층(406a)의 두께에 도달된 후에, 증착 프로세스는, 실리콘 질화물 층과 같은 제 2 막 층(408)의 제 1 층(408a)을 형성하기 위해서, (동작(306, 308)에서 조절되는) 제 2 세트의 프로세스 파라미터들을 이용하여 제 1 증착 가스 혼합물을 (동작(304)에서 조절되는) 제 2 증착 가스 혼합물로 스위칭하기 위해 동작(304)으로 루프 백(loop back)될 수 있다. 제 2 증착 가스 혼합물은 적어도 실리콘 함유 가스 및 질소 함유 가스를 포함할 수 있다. 제 1 및 제 2 증착 가스 혼합물들 간의 스위칭은 선택적으로, 기판(402) 상에 다음 막 층을 형성하기 전에, 프로세싱 챔버로부터 잔류 가스들 또는 증착 부산물들을 펌핑(pump)/퍼징(purge)하기 위한 펌프/퍼지 프로세스를 가질 수 있다.
[0050] 제 1 및/또는 제 2 막 층들(406, 408)의 증착 동안 플라즈마 프로파일 조절기(211)를 활용하여 기판 표면에 걸친 플라즈마 분포 및 기판 지지부(204)의 회전을 제어함으로써, 기판 뒤틀림, 기판 휨, 또는 평면내 변위가 제거되거나 또는 최소화될 수 있도록 균일한 응력 프로파일을 갖는 균일한 막 층이 획득될 수 있어서, 후속 리소그래피 프로세스에 대해 원하는 응력 균일성 및 막 특성들을 갖는 막 층들을 최소의 오버레이 에러 발생 가능성으로 제공할 수 있다. 증착 프로세스 후에, 바람직하지 않게, 막 잔류 응력이 기판 보우, 뒤틀림, 또는 기판 굴곡을 초래할 수 있다. 그러한 경우들에서, 리소그래피 노출 프로세스에 의해 형성되는 막 층 패턴 상에 존재하는 피쳐들 간의 오정렬이 현저하게 됨으로써, 피쳐 변형 또는 구조 붕괴를 초래할 수 있는 오버레이 에러가 초래될 수 있다. 부가적으로, 대부분의 증착된 재료들은 고유 잔류 응력을 갖는데, 고유 잔류 응력은 단순히 그러한 재료들의 증착의 함수로써 기판 보우, 뒤틀림, 및 그리드-왜곡(grid-distortion)을 유도한다. 이들 응력들은 종종 기판 표면에 걸쳐 균일하지 않고, 비-균일 기판 보우, 뒤틀림, 및 그리드-왜곡을 유발한다. 기판 표면에 걸쳐 분포된 막 응력의 편차는 기판 상에 존재하는 오버레이 에러 또는 패턴 변위/시프트의 정도를 반영할 수 있다.
[0051] 도 3의 방법(300)을 활용함으로써, 플라즈마 프로파일 조절기(211)는, 막 층에서의 평면내 변위(또는 스트레인(strain), 패턴 시프트, 또는 기판 굴곡)를 국부적으로 변화시키기 위하여, 막 층들의 이산 영역들에서의 국부화된 잔류 응력이 제거되거나 또는 감소될 수 있도록, 증착 프로세스 동안, 기판 지지부의 회전의 도움을 받아, 기판 표면 상의 국부적 포지션에서의 플라즈마 분포를 제어하는 것을 보조할 수 있다. 그렇게 함으로써, 기판 표면에 걸쳐 실질적으로 선형이고 균일한 막 특성들이 획득될 수 있다. 직선화되고(straightened) 균일한 피쳐들은, 후속 리소그래피 노출 프로세스에서 오버레이 에러들이 감소되는 것을 가능하게 함으로써, 리소그래피 노출 프로세스 동안 정렬 정밀도를 향상시킨다. 일 실시예에서, 증착 프로세스들 후에, 전체 막 스택(502)은 50 % 미만의 응력 균일성을 가진, 약 -100 Mpa 내지 약 +100 Mpa의 응력 범위를 가질 수 있다. 대안적으로, 전체 막 스택(502)은 200 ㎛ 미만의 국부적 보우 범위를 가질 수 있다.
[0052] 또한, 기판 지지부(204)는, (동작(302)에서) 기판(402)이 기판 지지부 상에 포지셔닝되는 경우, 또는 심지어 기판(402)이 기판 지지부(204) 상에 포지셔닝되기 이전에 증착 프로세스를 수행하기 위한 준비로, 회전하기 시작할 수 있음이 유의된다. 유사하게, 기판 지지부(204)는, 증착 프로세스 이후에 프로세싱 챔버에서 수행될 다음 증착 프로세스를 위한 준비로 회전하기 시작할 수 있다. 기판 지지부(204)의 회전은 임의의 어레인지먼트들로 이루어질 수 있는데, 이를테면, 증착 프로세스 동안(동작(308)), 증착 프로세스들 간에(동작(302) 이전 또는 동작(310) 이후), 증착 프로세스를 수행하기 이전(동작(302) 이전), 또는 제 1 증착 프로세스가 수행된 이후(동작(310) 이후)지만 필요에 따라 제 2 증착 프로세스를 수행하기 이전에 이루어질 수 있음이 유의된다.
[0053] 도 6은, 교번하는 제 1 및 제 2 막 층들(406a, 408a, 406b, 408b, ......,406n 및 408n)을 갖는 다중 막 스택(502)이 기판 상에 형성된 이후에 생성된 평면내 변위 맵을 도시한다. 반도체 기판을 스캐닝하고 오버레이 에러 맵 또는 기판 왜곡을 결정하는데 활용될 수 있는 계측 툴은 California의 KLA-Tencor®로부터 입수가능한 계측 툴일 수 있다. 노출 이전에는, KLA Wafer Sight 또는 Ultratec Superfast 3G와 같은 계측 툴을 사용하여 평면내 왜곡을 측정할 수 있다. 리소그래피 이후에는, 종래의 오버레이 툴을 사용하여 실제의 레이어 간(layer to layer) 패턴 오버레이 및 레지스트레이션을 측정할 수 있다. 다른 제조자들로부터의 다른 적절한 계측 툴들이 또한 스캔 및 측정 프로세스를 수행하는데 활용될 수 있음이 유의된다.
[0054] 도 6에 도시된 예시적인 예에서, 제 1 및/또는 제 2 막 층들(406, 408)을 형성하기 위한 증착 방법 동안 기판 지지부 회전과 함께 플라즈마 프로파일 조절을 활용함으로써, 기판의 응력 편차 또는 평면내 변위가, 특히 도 1의 응력 편차 또는 평면내 변위에 비해 현저하게 감소된다. 기판의 응력 편차 또는 평면내 변위의 감소는 리소그래피 노출 프로세스에서 정렬 정밀도를 향상시키며, 이는 오버레이 에러들을 감소시키고 디바이스 성능을 개선한다.
[0055] 도 3에 도시된 방법을 활용할 수 있는, 반도체 층 상에 배치되는 막 층들(이를테면, 제 1 또는 제 2 막 층(406, 408) 중 어느 하나)을 형성하는데 활용되는 재료들은 실리콘 질화물(Si3N4), 실리콘 질화물 수소화물(SixNy:H), 비정질 탄소, 실리콘 카바이드, 실리콘 산화물, 실리콘 산질화물, (실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 또는 비정질 탄소의) 복합 막, 알루미늄 산화물 층, 탄탈룸 산화물 층, 티타늄 산화물 층, 스핀-캐스트(spin-cast) 유기 폴리머들, 또는 다른 적절한 재료로 이루어지는 그룹으로부터 선택되는 유전체 재료일 수 있음이 유의된다. 다른 실시예에서, 막 층은 SOG, 폴리이미드, 또는 임의의 적절한 재료들을 포함하는 임의의 적절한 폴리머 유기 재료일 수 있다.
[0056] 따라서, 본 개시내용의 실시예들은, 증착 프로세스 동안 기판 지지부 회전과 함께 플라즈마 프로파일 조절기를 활용함으로써, 리소그래피 노출 프로세스들의 시퀀스 이후에 최소의 평면내 변위로 기판 표면에 걸쳐 균일한 막 특성들을 갖는 막 층을 제공하는 증착 프로세스를 제공한다. 기판 지지부 회전과 함께 플라즈마 프로파일 조절기의 활용은, 반도체 기판 상에 배치되는 막 층에서의 막 응력/스트레인 분포의 균일성을 개선할 수 있다. 최소의 응력 편차로 균일한 막 특성들을 갖는 막 층들을 형성함으로써, 오버레이 에러가 제거될 수 있어서, 다음 리소그래피 노출 프로세스에 대한 정렬 정밀도가 증가될 수 있다.
[0057] 전술한 내용이 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 실시예들이 본 개시내용의 기본적인 범위로부터 벗어나지 않으면서 안출될 수 있으며, 본 개시내용의 범위는 하기의 청구항들에 의해 결정된다.

Claims (15)

  1. 기판 상에 막 층을 형성하기 위한 방법으로서,
    프로세싱 챔버 내의 기판 지지부 상에 배치되는 기판 상에, 실리콘 함유 가스 및 반응 가스를 포함하는 증착 가스 혼합물을 공급하는 단계;
    상기 프로세싱 챔버 내의 상기 증착 가스 혼합물의 존재 하에서 플라즈마를 형성하는 단계;
    상기 프로세싱 챔버 내로 상기 증착 가스 혼합물을 공급하는 동안, 상기 프로세싱 챔버 내에 배치된 플라즈마 프로파일 조절기(modulator)에 전류를 인가하는 단계; 및
    상기 기판 상에 막 층을 증착하는 동안 상기 기판을 회전시키는 단계를 포함하는, 기판 상에 막 층을 형성하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 플라즈마 프로파일 조절기에 전류를 인가하는 단계는, 상기 프로세싱 챔버의 측벽에 배치되는 전극에 전류를 인가하는 단계를 더 포함하는, 기판 상에 막 층을 형성하기 위한 방법.
  3. 제 1 항에 있어서,
    상기 플라즈마 프로파일 조절기에 전류를 인가하는 단계는, 상기 프로세싱 챔버의 상기 기판 지지부에 배치되는 전극에 전류를 인가하는 단계를 더 포함하는, 기판 상에 막 층을 형성하기 위한 방법.
  4. 제 1 항에 있어서,
    상기 반응 가스는, 산소 함유 가스, 질소 함유 가스, 및 탄소 함유 가스로 이루어지는 그룹으로부터 선택되는, 기판 상에 막 층을 형성하기 위한 방법.
  5. 제 4 항에 있어서,
    상기 질소 함유 가스는, N2, N2O, NO2, NH3, 및 N2H2로 이루어지는 그룹으로부터 선택되는, 기판 상에 막 층을 형성하기 위한 방법.
  6. 제 1 항에 있어서,
    상기 플라즈마 프로파일 조절기에 전류를 인가하는 단계는, 상기 프로세싱 챔버에 약 0.5 A 내지 약 40 A의 전류를 인가하는 단계를 더 포함하는, 기판 상에 막 층을 형성하기 위한 방법.
  7. 제 1 항에 있어서,
    상기 막 층은 50 % 미만의 응력 균일성을 갖는, 기판 상에 막 층을 형성하기 위한 방법.
  8. 제 1 항에 있어서,
    상기 기판을 회전시키는 단계는, 약 0 rpm 내지 약 100 rpm의 회전 속도로 상기 기판을 회전시키는 단계를 더 포함하는, 기판 상에 막 층을 형성하기 위한 방법.
  9. 제 1 항에 있어서,
    상기 기판을 회전시키는 단계는, 상기 기판 지지부의 축을 중심으로 약 0도 내지 약 360도로 상기 기판을 회전시키는 단계를 더 포함하는, 기판 상에 막 층을 형성하기 위한 방법.
  10. 제 1 항에 있어서,
    상기 막 층은 실리콘 질화물 층인, 기판 상에 막 층을 형성하기 위한 방법.
  11. 기판 상에 막 층을 형성하기 위한 방법으로서,
    프로세싱 챔버 내에 배치된 플라즈마 프로파일 조절기에 전류를 인가함으로써, 상기 프로세싱 챔버 내의 가스 혼합물로부터 생성되는 플라즈마를 제어하는 단계; 및
    제어된 플라즈마를 이용하여 기판 상에 막 층을 형성하는 단계를 포함하며,
    상기 막 층은 50 ㎛ 미만의 국부적 보우(bow) 범위를 갖는, 기판 상에 막 층을 형성하기 위한 방법.
  12. 제 11 항에 있어서,
    상기 플라즈마를 제어하는 단계는, 상기 프로세싱 챔버의 측벽에 배치되는 전극에 전류를 인가하는 단계를 더 포함하는, 기판 상에 막 층을 형성하기 위한 방법.
  13. 제 11 항에 있어서,
    상기 플라즈마를 제어하는 단계는, 상기 프로세싱 챔버 내에 배치된 기판 지지부에 배치되는 전극에 전류를 인가하는 단계를 더 포함하는, 기판 상에 막 층을 형성하기 위한 방법.
  14. 제 11 항에 있어서,
    상기 기판 상에 상기 막 층을 형성하는 동안 상기 기판을 회전시키는 단계를 더 포함하는, 기판 상에 막 층을 형성하기 위한 방법.
  15. 제 11 항에 있어서,
    상기 가스 혼합물은 실리콘 함유 가스 및 질소 함유 가스를 포함하는, 기판 상에 막 층을 형성하기 위한 방법.
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