KR20170098920A - 인텔리전트 기능 유닛 및 프로그래머블 로직 컨트롤러 시스템 - Google Patents

인텔리전트 기능 유닛 및 프로그래머블 로직 컨트롤러 시스템 Download PDF

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Abstract

인텔리전트 기능 유닛(110)은 실제 입력 신호 및 미리 작성된 모의 입력 신호 중 어느 것을 입력 신호로 할 것인지를 선택하는 입력 셀렉터(131)와, 출력 신호를 제2 제어 기기에 출력할 지 여부를 선택하는 출력 셀렉터(133)와, 복수의 범용 회로 블록의 조합 및 사용 순서를 설정한 입출력 제어부(123)에 1단계 마다 입력 신호를 처리시켜 출력 신호를 엔지니어링 툴로 송신하거나, 또는 복수의 범용 회로 블록의 조합 및 사용 순서를 설정한 입출력 제어부(123)에 2단계 이상의 설정 기간 연속해서 입력 신호를 처리시켜 단계별 출력 신호를 로거부(140)에 저장하고, 로거부(140)에 저장한 설정 기간 분의 출력 신호를 엔지니어링 툴로 송신하는 연산부(122)를 구비한다.

Description

인텔리전트 기능 유닛 및 프로그래머블 로직 컨트롤러 시스템
본 발명은 범용(汎用) 회로 블록을 조합하여 기능을 실현하는 인텔리전트(intelligent) 기능 유닛 및 이를 이용한 프로그래머블 로직 컨트롤러 시스템에 관한 것이다.
프로그래머블 로직 컨트롤러용 유닛의 일종인 인텔리전트 기능 유닛은 클락, 카운터, 비교기, 셀렉터 및 논리 게이트와 같은 범용 회로 블록을 조합하여 펄스 카운트, 주파수 측정, 타이머, 펄스 폭 변조 출력 등의 입출력 제어에 요구되는 다양한 기능을 실현한다.
인텔리전트 기능 유닛은 범용 회로 블록을 조합하여 실현된 기능에 오류가 없는지를 검증하기 위한 디버그 기능이 필요하다.
특허 문헌 1에는 재구성 가능한 회로에서 유저 모의 신호라고 생각되는 신호 패턴과 논리 소자의 스냅샷(snapshot)을 순차적으로 출력한 것을 비교하여, 논리 소자의 내부 상태를 모니터하는 것이 개시되어 있다.
특허 문헌 2에는 재구성 가능한 논리 셀 어레이에서 시스템 클락과 시프트 레지스터의 어드레스를 변화시켜, 임의의 시점에서 임의의 논리 셀의 출력을 지득하는 것이 개시되어 있다.
(특허 문헌 1) 일본 특표 2002－544576호 공보 (특허 문헌 2) 일본 특개평 8－95818호 공보
그러나 상기 특허 문헌 1에 개시되는 발명은 범용 회로 블록에 해당하는 논리 소자마다 레지스터, 메모리, 네트워크 회로 및 트리거 회로가 부수된 구성이며, 회로 규모가 증대해 버린다. 또한, 재구성 회로를 탑재한 제품의 디버그 결과를 표시하는 것에 대해서 개시하고 있지 않다.
상기 특허 문헌 2에 개시되는 발명은 범용 회로 블록에 해당하는 논리 셀에 시험용 회로 및 제어용 입력단이 필요하며, 회로 규모가 증대해 버린다. 또한, 재구성 회로를 탑재한 제품의 디버그 결과를 표시하는 것에 대해서 개시하고 있지 않다.
본 발명은 상기를 감안하여 이루어진 것으로서, 회로 규모의 증대를 억제하면서 재구성 회로의 디버그 결과를 표시 가능한 인텔리전트 기능 유닛을 얻는 것을 목적으로 한다.
상술한 과제를 해결하고 목적을 달성하기 위해서, 본 발명은 복수의 범용 회로 블록의 조합 및 사용 순서를 변경함으로써 재구성 가능한 입출력 제어부를 구비하고, 제1 제어 기기로부터 입력되는 실제 입력 신호를 입출력 제어부에서 처리하고 제2 제어 기기에 출력 신호를 출력하는 인텔리전트 기능 유닛으로서, 실제 입력 신호 및 미리 작성된 모의 입력 신호 중 어느 것을 입력 신호로 할지를 선택하는 입력 셀렉터와, 출력 신호를 제2 제어 기기에 출력하는지 여부를 선택하는 출력 셀렉터와, 복수의 범용 회로 블록의 조합 및 사용 순서를 설정한 입출력 제어부에 1단계마다 입력 신호를 처리하여 출력 신호를 외부 장치에 송신하거나, 또는 복수의 범용 회로 블록의 조합 및 사용 순서를 설정한 입출력 제어부에 2단계 이상의 설정 기간 연속해서 입력 신호를 처리하여 단계 마다의 출력 신호를 로거(logger)부에 저장하고, 로거부에 저장된 설정 기간 분의 출력 신호를 외부 장치에 송신하는 연산부를 구비하는 것을 특징으로 한다.
본 발명에 따른 인텔리전트 기능 유닛은 회로 규모의 증대를 억제하면서, 재구성 회로의 디버그 결과를 표시할 수 있는 효과를 달성한다.
도 1은 본 발명의 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템의 구성을 나타내는 도면이다.
도 2는 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템의 엔지니어링 툴의 구성을 나타내는 도면이다.
도 3은 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템에서 엔지니어링 툴 프로그램을 실행하는 컴퓨터의 하드웨어 구성을 나타내는 도면이다.
도 4는 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템에서 엔지니어링 툴 프로그램을 실행 중인 컴퓨터를 나타내는 도면이다.
도 5는 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템의 프로그래머블 로직 컨트롤러의 구성을 나타내는 도면이다.
도 6은 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템의 디버그 동작의 흐름을 나타내는 흐름도이다.
도 7은 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템의 디버그 동작의 흐름을 나타내는 흐름도이다.
도 8은 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템의 엔지니어링 툴의 표시부가 표시 장치에 표시시키는 엔지니어링 툴 화면의 일례를 나타내는 도면이다.
도 9는 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템에서 통상 모드에서 디버그 모드로 전환하기 위한 메뉴 항목을 포함한 풀다운 메뉴가 표시된 엔지니어링 툴 화면의 일례를 나타내는 도면이다.
도 10은 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템에서 디버그 모드에서 통상 모드로 전환하기 위한 메뉴 항목을 포함한 풀다운 메뉴가 표시된 엔지니어링 툴 화면의 일례를 나타내는 도면이다.
도 11은 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템에서 실제 입력 신호를 이용하여 디버그를 실시하는지, 또는 모의 입력 신호를 이용하여 디버그를 실시하는지의 선택 다이어로그의 일례를 나타내는 도면이다.
도 12는 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템에서 기간 설정 다이어로그의 일례를 나타내는 도면이다.
도 13은 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템에서 모의 입력 신호 설정 다이어로그의 일례를 나타내는 도면이다.
도 14는 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템에서 디버그 결과의 통지 방법의 문의 화면의 일례를 나타내는 도면이다.
도 15는 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템에서 디버그 결과 표시 화면의 일례를 나타내는 도면이다.
도 16은 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템의 인텔리전트 유닛의 변형예를 나타내는 도면이다.
도 17은 본 발명의 실시 형태 2에 따른 인텔리전트 기능 유닛의 구성을 나타내는 도면이다.
도 18은 실시 형태 2에 따른 인텔리전트 기능 유닛을 구비한 프로그래머블 로직 컨트롤러를 포함한 프로그래머블 로직 컨트롤러 시스템에서 디버그 동작의 흐름을 나타내는 흐름도이다.
도 19는 실시 형태 2에 따른 인텔리전트 기능 유닛을 구비한 프로그래머블 로직 컨트롤러를 포함한 프로그래머블 로직 컨트롤러 시스템에서 디버그 동작의 흐름을 나타내는 흐름도이다.
이하에서는, 본 발명의 실시 형태에 따른 인텔리전트 기능 유닛 및 프로그래머블 로직 컨트롤러 시스템을 도면에 기초하여 상세하게 설명한다. 또한, 이 실시 형태에 의해 본 발명이 한정되는 것은 아니다.
실시 형태 1.
도 1은 본 발명의 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템의 구성을 나타내는 도면이다. 프로그래머블 로직 컨트롤러 시스템(40)은 제1 제어 기기(20a) 및 제2 제어 기기(20b)를 제어하는 프로그래머블 로직 컨트롤러(10)와, 프로그래머블 로직 컨트롤러(10)의 제어 대상인 제1 제어 기기(20a) 및 제2 제어 기기(20b)와, 프로그래머블 로직 컨트롤러(10)의 설정을 실시하는 엔지니어링 툴(30)을 갖는다.
도 2는 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템의 엔지니어링 툴의 구성을 나타내는 도면이다. 엔지니어링 툴(30)은 프로그래머블 로직 컨트롤러(10)를 디버그하기 위한 디버그 기능부(31)를 구비하고 있다. 디버그 기능부(31)는 실제 신호를 대신하는 모의 입력 신호를 생성하는 입력 데이터 생성부(32)와, 프로그래머블 로직 컨트롤러(10)로부터 수신한 데이터를 저장하는 출력 데이터 저장부(33)와, 프로그래머블 로직 컨트롤러(10)에 디버그 기간을 지시하는 디버그 기간 지시부(34)와, 디버그 화면을 후술하는 표시 장치에 표시시키는 표시부(35)와, 디버그 동작을 통괄하는 제어부(36)를 포함한다.
엔지니어링 툴(30)은 컴퓨터가 엔지니어링 툴 프로그램을 실행함으로써 구성되어 있다. 도 3은 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템에서 엔지니어링 툴 프로그램을 실행하는 컴퓨터의 하드웨어 구성을 나타내는 도면이다. 컴퓨터(50)는 연산 처리를 실시하는 연산 장치(51), 연산 장치(51)가 작업 영역으로 이용하는 메모리(52), 엔지니어링 툴 프로그램(60) 및 정보를 기억하는 기억 장치(53), 입력 인터페이스인 입력 장치(54), 정보를 표시하는 표시 장치(55) 및 프로그래머블 로직 컨트롤러(10)와의 통신을 위한 통신 장치(56)를 구비한다.
도 4는 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템에서 엔지니어링 툴 프로그램을 실행 중인 컴퓨터를 나타내는 도면이다. 컴퓨터(50)는 연산 장치(51)가 메모리(52)를 작업 영역으로 이용하여 엔지니어링 툴 프로그램(60)을 실행함으로써, 엔지니어링 툴(30)이 되어있다. 즉, 도 2에 나타난 입력 데이터 생성부(32), 출력 데이터 저장부(33), 디버그 기간 지시부(34), 표시부(35) 및 제어부(36)는 연산 장치(51)가 엔지니어링 툴 프로그램(60)을 실행함으로써, 실현된다. 또한, 복수의 연산 장치 및 복수의 메모리가 연계하여 상기 기능을 실행할 수도 있다.
도 5는 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템의 프로그래머블 로직 컨트롤러의 구성을 나타내는 도면이다. 프로그래머블 로직 컨트롤러(10)는 미리 설정된 파라미터에 따라 래더 프로그램을 실행하는 연산 처리 유닛인 CPU(Central Processing Unit) 유닛(100)과, 파라미터 및 래더 프로그램에 맞추어 동작을 변화시켜 제1 제어 기기(20a) 및 제2 제어 기기(20b)를 제어하는 인텔리전트 기능 유닛(110)과, CPU 유닛과 인텔리전트 기능 유닛을 접속하는 통신 버스(120)을 갖는다.
CPU 유닛(100)은 파라미터(111a) 및 래더 프로그램(111b)을 저장하는 메모리(111)와, 메모리(111)에 저장되어 있는 래더 프로그램(111b)을 실행하는 연산부(112)와, 엔지니어링 툴(30)과의 통신을 위한 통신 인터페이스(113)와, 통신 버스(120)를 통한 통신을 위한 통신 인터페이스(114)를 구비한다.
인텔리전트 기능 유닛(110)은 후술하는 복수의 범용 회로 블록을 어떤 순서로 동작시킬 것인지를 나타내는 정보를 기억하는 메모리(121)와, 디버그 동작을 입출력 제어부(123)에 실시하게 하는 연산부(122)와, 범용 회로 블록을 복수 구비한 재구성 회로인 입출력 제어부(123)와, 통신 버스(120)를 통한 통신을 위한 통신 인터페이스(124)와, 제1 제어 기기(20a)로부터 실제 입력 신호를 수신하는 입력 회로(125)와, 제2 제어 기기(20b)에 출력 신호를 출력하는 출력 회로(126)를 갖는다. 실시 형태 1에 있어서, 제1 제어 기기(20a)는 센서이며, 제2 제어 기기(20b)는 스위치이다. 또한, 제1 제어 기기(20a)와 제2 제어 기기(20b)는 동일한 기기라도 좋다.
입출력 제어부(123)는 디버그에 이용하는 모의 입력 신호를 기억하는 입력 데이터부(130), 디버그 동작 시에 입력 회로(125)를 유효 또는 무효로 전환함으로써 실제 입력 신호 및 모의 입력 신호 중 어느 것을 입력 신호로 하는지를 선택하는 입력 셀렉터(131), 범용 회로 블록의 조합 및 사용 순서를 변경 가능한 회로 블록 전환 버스(132) 및 디버그 결과인 출력 신호를 제2 제어 기기(20b)에 송신할지 여부를 선택하는 출력 셀렉터(133)를 갖는다. 출력 셀렉터(133)는 디버그 동작 시에 출력 회로(126)를 무효로 하여 디버그 결과를 제2 제어 기기(20b)에 출력하지 않도록 한다.
입출력 제어부(123)가 구비하는 범용 회로 블록은 수치를 계수하는 복수의 카운터(1341 내지 134z), 기본적인 논리 연산을 실시하는 복수의 논리 게이트(1351 내지 135y), 입력 신호의 노이즈를 제거하는 복수의 필터(1361 내지 136x), 클락을 입출력 제어부(123) 내의 각 범용 회로 블록에 공급하여 동작시키는 복수의 클락부(1371 내지 137w), 미리 설정한 연산 처리를 실시하는 복수의 연산기(1381 내지 138ｖ) 및 비교 처리를 실시하는 복수의 비교기(1391 내지 139u)이다. 입출력 제어부(123)는 단계별 디버그 결과인 출력 신호를 저장하는 로거부(140)를 구비한다. 또한, 기본적인 논리 연산은 논리 부정, 논리곱, 논리합, 배타적 논리합, 부정 논리합 및 부정 논리곱이다.
입력 데이터부(130)는 설정을 기억하는 레지스터(1301)를 갖는다. 입력 셀렉터(131)는 설정을 기억하는 레지스터(1311)를 갖는다. 회로 블록 전환 버스(132)는 설정을 기억하는 레지스터(1321)를 갖는다. 출력 셀렉터(133)는 설정을 기억하는 레지스터(1331)를 갖는다. 카운터(1341 내지 134z)는 설정을 기억하는 레지스터(13411 내지 1341z)를 갖는다. 논리 게이트(1351 내지 135y)는 설정을 기억하는 레지스터(13511 내지 1351y)를 갖는다. 필터(1361 내지 136x)는 설정을 기억하는 레지스터(13611 내지 1361x)를 갖는다. 클락부(1371 내지 137w)는 설정을 기억하는 레지스터(13711 내지 1371w)를 갖는다. 연산기(1381 내지 138ｖ)는 설정을 기억하는 레지스터(13811 내지 1381ｖ)를 갖는다. 비교기(1391 내지 139u)는 설정을 기억하는 레지스터(13911 내지 1391u)를 갖는다. 로거부(140)는 설정을 기억하는 레지스터(1401)를 갖는다.
연산부(122)는 1단계 마다 입출력 제어부(123)에 입력 신호를 처리시켜 출력장치를 엔지니어링 툴(30)에 송신하거나, 또는 2단계 이상의 설정 기간 연속해서 입출력 제어부(123)에 입력 신호를 처리시켜 단계별 주력 신호를 로거부(140)에 저장시켜, 로거부(140)에 저장한 설정 기간 분의 출력 신호를 엔지니어링 툴(30)에 송신한다. 또한, 연산부(122)는 디버그 동작 시에는 클락부(1371 내지 137w)에 지시를 보내고, 분주(分周)한 클락을 범용 회로 블록에 출력시킨다.
인텔리전트 기능 유닛(110)은 복수의 범용 회로 블록의 조합 및 사용 순서를 변경함으로써 재구성 가능한 입출력 제어부(123)를 구비하며, 입력 신호를 복수의 범용 회로 블록으로 처리하여 디버그 결과인 출력 신호를 출력한다.
디버그를 실행하지 않는 통상 모드에서는 연산부(112)는 메모리(111)에 저장되어 있는 파라미터(111a)에 기초하여 래더 프로그램(111b)을 실행하고, 통신 버스(120)를 통해 연산부(122)에 지시를 보낸다. 연산부(122)는 연산부(112)로부터의 지시에 따라, 범용 회로 블록의 조합 및 사용 순서를 결정하고, 레지스터(1301, 1311, 1321, 1331), 레지스터(13411 내지 1341z, 13511 내지 1351y, 13611 내지 1361x, 13711 내지 1371w, 13811 내지 1381ｖ, 13911 내지 1391u)에 설정을 기억시킨다. 이 때, 입력 셀렉터(131)의 레지스터(1311)에는 입력 회로(125)를 유효하게 하는 설정이 기억된다. 또한, 출력 셀렉터(133)의 레지스터(1331)에는 출력 회로(126)를 유효하게 하는 설정이 기억된다. 그리고 제1 제어 기기(20a)로부터 입력되는 실제 입력 신호를 입출력 제어부(123)에서 처리하고, 출력 신호를 출력 회로(126)로부터 제2 제어 기기(20b)에 출력한다.
실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템의 엔지니어링 툴의 디버그 동작 시의 동작에 대하여 설명한다. 도 6 및 도 7은 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템의 디버그 동작의 흐름을 나타내는 흐름도이다. 도 8은 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템의 엔지니어링 툴의 표시부가 표시 장치에 표시시키는 엔지니어링 툴 화면의 일례를 나타내는 도면이다. 엔지니어링 툴 화면(80)은 메뉴를 표시시키는 도구 모음(81)과, 디버그 대상의 하드웨어 로직(84)을 표시하는 작업 창(82)과, 하드웨어 로직(84)을 구성하는 부품을 표시하는 부품 선택 창(83)을 갖는다. 하드웨어 로직(84)을 구성하는 부품의 구체적인 예를 들면, 평행(parallel) 인코더 블록, 다기능 카운터 블록, 논리 연산 블록 및 기능 블록이다.
단계 S101에서, 엔지니어링 툴(30)의 제어부(36)는 엔지니어링 툴 화면(80)의 작업 창(82)에 하드웨어 로직(84)을 기술(記述)하는 조작을 접수한다. 하드웨어 로직(84)의 기술은 유저가 부품 선택 창(83)으로 부품을 선택하고, 작업 창(82) 상에 배치하는 조작을 입력 장치(54)로 실행함으로써 이루어진다.
단계 S102에서, 제어부(36)는 디버그 모드로의 전환 조작을 접수한다. 엔지니어링 툴 화면(80) 상에서 도구 모음(81) 내의 「디버그」를 선택하는 조작이 입력 장치(54)에 대하여 행해지면, 표시부(35)는 통상 모드와 디버그 모드를 전환하기 위해 풀다운 메뉴를 엔지니어링 툴 화면(80) 내에 표시한다. 통상 모드 중이면, 표시부(35)는 디버그 모드로 이행하기 위한 메뉴 항목을 포함한 풀다운 메뉴를 엔지니어링 툴 화면(80) 내에 표시시킨다. 도 9는 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템에서 통상 모드에서 디버그 모드로 전환하기 위한 메뉴 항목을 포함한 풀다운 메뉴가 표시된 엔지니어링 툴 화면의 일례를 나타내는 도면이다. 제어부(36)는 풀다운 메뉴(85) 내의 모드 전환 메뉴 항목(851)을 선택하는 조작을 접수한다.
또한, 디버그 모드 중이면, 표시부(35)는 통상 모드로 이행하기 위한 메뉴 항목을 포함한 풀다운 메뉴를 엔지니어링 툴 화면(80) 내에 표시한다. 도 10은 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템에서 디버그 모드에서 통상 모드로 전환하기 위한 메뉴 항목을 포함한 풀다운 메뉴가 표시된 엔지니어링 툴 화면의 일례를 나타내는 도면이다. 엔지니어링 툴 화면(80) 내에 표시된 풀다운 메뉴(86)는 디버그 모드에서 통상 모드로 이행하기 위한 메뉴 항목(861)을 포함하고 있다.
디버그 모드로 이행하기 위한 메뉴 항목을 선택하는 조작이 입력 장치(54)에 대해서 이루어지면, 단계 S103에서, 제어부(36)는 디버그에 이용하는 신호의 종류를 선택하는 조작을 접수한다. 구체적으로는, 표시부(35)는 실제 입력 신호를 이용하여 디버그를 실시할 것인지, 또는 모의 입력 신호를 이용하여 디버그를 실시할 것인지를 선택하는 다이어로그를 엔지니어링 툴 화면(80) 상에 표시한다. 도 11은 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템에서, 실제 입력 신호를 이용하여 디버그를 실시할 것인지, 또는 모의 입력 신호를 이용하여 디버그를 실시할 것인지를 선택하는 다이어로그의 일례를 나타내는 도면이다. 선택 다이어로그(87)는 실제 입력 신호 선택 버튼(871)과 모의 입력 신호 선택 버튼(872)을 구비하고 있다. 제어부(36)는 실제 입력 신호 선택 버튼(871)이 눌러진 경우에는 실제 입력 신호를 이용하여 디버그를 실시하는 것을 선택하는 조작을 했다고 판단한다. 또한, 제어부(36)는 모의 입력 신호 선택 버튼(872)이 눌러진 경우에는 모의 입력 신호를 이용하여 디버그를 실시하는 것을 선택하는 조작을 했다고 판단한다.
실제 입력 신호를 이용하여 디버그를 실시하는 것을 선택하는 조작이 입력 장치(54)에 대해 행해진 경우는 단계 S104에서 Yes가 된다. 단계 S105에서, 제어부(36)는 작업 창(82)에 기술된 하드웨어 로직(84)에 대한 디버그를 실제 입력 신호를 이용하여 실시하는 것을 프로그래머블 로직 컨트롤러(10)에 통지한다. 인텔리전트 기능 유닛(110)의 연산부(122)는 메모리(121)에 기억되어 있는 정보를 참조하여 하드웨어 로직(84)의 처리를 실현하기 위해 이용하는 범용 회로 블록의 조합 및 사용 순서를 결정하고, 레지스터(1301, 1311, 1321, 1331), 레지스터(13411 내지 1341z, 13511 내지 1351y, 13611 내지 1361x, 13711 내지 1371w, 13811 내지 1381ｖ, 13911 내지 1391u)로 설정을 기억시킨다. 이 때, 입력 셀렉터(131)의 레지스터(1311)에는 입력 회로(125)를 유효로 하는 설정이 기억된다. 또한, 출력 셀렉터(133)의 레지스터(1331)에는 출력 회로(126)를 무효로 하는 설정이 기억된다.
단계 S106에서, 디버그 기간 지시부(34)는 디버그 기간의 설정을 접수한다. 구체적으로는, 디버그 기간 지시부(34)는 디버그를 개시하는 클락의 지정, 1단계 씩 디버그를 실행할 지 또는 일정 기간의 디버그를 실행할 지의 선택, 및 디버그 기간의 설정을 실시하는 기간 설정 다이어로그를 엔지니어링 툴 화면(80) 상에 표시한다. 도 12는 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템에서 기간 설정 다이어로그의 일례를 나타내는 도면이다. 기간 설정 다이어로그(88)는 디버그를 개시하는 단계를 지정하는 개시 단계 지정란(881)과, 1단계씩 디버그를 실시하는지 또는 설정한 기간 연속해서 디버그를 실시하는지를 선택하는 동작 종류 지정란(882)과, 디버그를 실시하는 기간을 지정하는 기간 지정란(883)을 갖고 있다. 기간 설정 다이어로그(88)는 디버그 기간 지시부(34)의 그래픽 유저 인터페이스이다. 따라서, 1단계씩 디버그를 실시하는지, 또는 설정 기간 연속해서 디버그를 실시하는지의 선택을 그래픽 유저 인터페이스 환경 하에서 실시할 수 있다. 동작 종류 지정란(882)은 1단계씩 디버그를 실시하는지, 또는 설정한 기간 연속해서 디버그를 실시하는지 중 하나만을 선택 가능한 라디오 버튼으로 되어 있다. 디버그 기간 지시부(34)는 기간 설정 다이어로그(88)로의 입력 조작을 접수한다.
또한, 모의 입력 신호를 이용하여 디버그를 실시하는 것을 선택하는 조작이 입력 장치(54)에 대해서 행해진 경우에는 단계 S104에서 No가 된다. 단계 S107에서, 제어부(36)는 작업 창(82)에 기술되어 있는 하드웨어 로직(84)에 대한 디버그를 모의 입력 신호를 이용하여 실시하는 것을 프로그래머블 로직 컨트롤러(10)에 통지한다. 인텔리전트 기능 유닛(110)의 연산부(122)는 메모리(121)에 기억되어 있는 정보를 참조하여 하드웨어 로직(84)의 처리를 실현하기 위해 이용하는 범용 회로 블록의 조합 및 사용 순서를 결정하여, 레지스터(1301, 1311, 1321, 1331, 13411 내지 1341z, 13511 내지 1351y, 13611 내지 1361x, 13711 내지 1371w, 13811 내지 1381ｖ, 13911 내지 1391u)에 설정을 기억시킨다. 이 때, 입력 셀렉터(131)의 레지스터(1311)에는 입력 회로(125)로부터의 신호를 무효로 하고, 입력 데이터부(130)로부터의 신호를 유효하게 하는 설정이 기억된다. 또한, 출력 셀렉터(133)의 레지스터(1331)에는 출력 회로(126)를 무효로 하는 설정이 기억된다.
단계 S108에서, 디버그 기간 지시부(34)는 단계 S106과 마찬가지로, 디버그 기간의 설정을 접수한다. 단계 S108 후, 단계 S109에서, 입력 데이터 생성부(32)는 모의 입력 신호를 작성하는 처리를 접수한다. 구체적으로는, 입력 데이터 생성부(32)는 모의 입력 신호의 설정 다이어로그를 엔지니어링 툴 화면(80) 상에 표시시킨다. 도 13은 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템의 모의 입력 신호 설정 다이어로그의 일례를 나타내는 도면이다. 모의 입력 신호 설정 다이어로그(89)는 단계 마다 0 또는 1의 값을 입력하기 위한 수치 입력란(891)과 수치 입력란(891)에 입력된 수치를 변환한 파형이 표시되는 파형 표시란(892)을 구비하고 있다. 모의 입력 신호는 로우 레벨 또는 하이 레벨인지를 단계별로 0 또는 1의 값으로 수치 입력란(891)에서 지정함으로써 작성된다. 모의 입력 신호는 디버그에 사용하는 채널의 수만큼 작성한다. 모의 입력 신호 설정 다이어로그(89)는 입력 데이터 생성부(32)의 그래픽 유저 인터페이스이다. 따라서, 모의 입력 신호의 작성은 그래픽 유저 인터페이스 환경 하에서 실시할 수 있다.
또한, 모의 입력 신호 설정 다이어로그(89)는 파일 판독 버튼(893)을 구비하고 있다. 파일 판독 버튼(893)이 눌러진 경우에는 콤마로 구분된 텍스트 형식의 파일에 의한 0 및 1의 나열을 기억 장치(53)로부터 판독함으로써 수치 입력란(891)에 단계별로 0 또는 1의 값을 입력한다.
입력 데이터 생성부(32)는 단계별 레벨이 0 또는 1로 지정된 모의 입력 신호를 파형으로 변환하여 파형 표시란(892)에 표시한다. 파형 표시란(892)에 모의 입력 신호의 파형을 표시함으로써, 모의 입력 신호의 단계별 하이 레벨 또는 로우 레벨의 지정에 오류가 있었을 경우에 시각적으로 인식하는 것이 가능하므로, 모의 입력 신호 설정의 오류를 저감할 수 있다.
또한, 단계 S108과 단계 S109는 역순으로 실행하여도 좋다. 즉, 모의 입력 신호를 작성하는 처리를 접수한 후 디버그 기간의 설정을 접수하도록 해도 좋다.
단계 S110에서, 제어부(36)는 설정 기간 분의 모의 입력 신호의 데이터를 프로그래머블 로직 컨트롤러(10)에 송신한다. 인텔리전트 기능 유닛(110)의 연산부(122)는 모의 입력 신호의 데이터를 입력 데이터부(130)에 저장한다.
단계 S106 또는 단계 S110의 처리가 완료되면, 단계 S111에서, 제어부(36)는 설정한 기간 분의 디버그를 연속하여 실시하는 설정인지, 또는 1단계씩 디버그를 실시하는 설정인지를 확인한다. 설정 기간 분의 디버그를 연속하여 실시하는 경우에는 단계 S111에서 No가 되어, 단계 S112에서, 제어부(36)는 통신 인터페이스를 통해 설정 기간 분의 디버그의 실행을 연산부(122)에 지시한다. 이 경우, 로거부(140)의 레지스터(1401)에는 로거부(140)를 유효로 하는 설정이 기억된다.
단계 S113에서, 연산부(122)는 설정 기간 분의 디버그를 실행하고, 1단계 마다 디버그 결과를 로거부(140)에 저장한다. 구체적으로는, 연산부(122)는 설정 기간 분의 클락을 클락부(1371 내지 137w)로부터 다른 범용 회로 블록에 공급하고, 설정 기간 분을 연속하여 동작시킨다.
설정 기간 분의 디버그가 완료되면, 단계 S114에서, 연산부(122)는 로거부(140)의 데이터를 읽어 내어 엔지니어링 툴(30)에 송신하고, 출력 데이터 저장부(33)에 저장시킨다.
한편, 1단계씩 디버그를 실시하는 설정인 경우에는 단계 S111에서 Yes가 되어, 단계 S115에서, 제어부(36)는 통신 인터페이스를 통해서 1단계 분의 디버그의 실행을 연산부(122)에 지시한다. 이 경우에는 로거부(140)의 레지스터(1401)에는 로거부(140)를 무효로 하는 설정이 기억된다.
이와 같이, 연산부(122)는 복수의 범용 회로 블록의 조합 및 사용 순서를 설정한 입출력 제어부(123)에 1단계 마다 또는 2단계 이상의 설정 기간 연속하여 입력 신호를 처리한다.
단계 S116에서, 연산부(122)는 1단계 분의 디버그를 실행한다. 구체적으로는, 연산부(122)는 1 클락을 클락부(1371 내지 137w)로부터 다른 범용 회로 블록에 공급하여 동작시킨다. 그리고 단계 S117에서, 연산부(122)는 디버그 결과를 통신 인터페이스로부터 엔지니어링 툴(30)에 송신하여 출력 데이터 저장부(33)에 저장시킨다.
단계 S117 후, 제어부(36)는 단계 S106 또는 S108로 설정한 단계까지 디버그를 실시했는지를 판단한다. 즉, 연산부(122)는 지정 단계에 도달했는지 아닌지를 판단한다. 단계 S106 또는 S108로 설정한 단계까지 디버그를 실시했다면, 단계 S118에서 Yes가 되어, 단계 S119로 진행된다. 단계 S106 또는 S108에서 설정한 단계까지 디버그를 실시하지 않았으면, 단계 S118에서 No가 되어, 단계 S115로 진행된다.
단계 S114 이후 또는 단계 S118에서 Yes가 된 후, 단계 S119에서, 제어부(36)는 디버그 결과의 통지 방법을 유저에게 문의한다. 구체적으로는, 표시부(35)는 표시 장치(55)에 디버그 결과를 파형 표시 또는 콤마로 구분된 텍스트 형식으로 파일을 출력하는지의 문의 화면을 표시시킨다. 도 14는 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템에서의 디버그 결과의 통지 방법 문의 화면의 일례를 나타내는 도면이다. 디버그 결과의 통지 방법의 문의 화면(90)은 파형 표시 선택 버튼(91), 파일 출력 선택 버튼(92) 및 종료 버튼(93)을 구비하고 있다.
파형 표시 선택 버튼(91)을 누르는 조작이 입력 장치(54)에 대해서 이루어지면, 단계 S119에서 「파형 표시」가 된다. 단계 S120에서, 표시부(35)는 디버그 결과를 엔지니어링 툴 화면(80) 상에 표시한다. 도 15는 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템에서의 디버그 결과 표시 화면의 일례를 나타내는 도면이다. 디버그 결과 표시 화면(911)에는 지정한 단계 수만큼의 입력 신호의 파형(912), 입출력 제어부(123)의 입출력의 온 오프 상태(913), 입출력 제어부(123)의 카운트 값(914) 및 출력 신호의 파형(915)이 표시된다.
파일 출력 선택 버튼(92)을 누르는 조작이 이루어진 경우, 단계 S119에서, 「파일 출력」이 된다. 단계 S121에서, 제어부(36)는 디버그 결과를 기억 장치(53)에 기억시킨다.
종료 버튼(93)을 누르는 조작이 이루어진 경우, 단계 S119에서 「없음」이 되어, 디버그 처리가 종료된다.
또한, 상기의 설명에서는 엔지니어링 툴(30)을 조작함으로써 모의 입력 신호를 작성하고 있지만, 모의 입력 신호는 인텔리전트 기능 유닛(110)의 조작으로 작성하여 입력 데이터부(130)에 저장해도 괜찮다.
또한, 상기의 설명에서 인텔리전트 기능 유닛(110)은 CPU 유닛(100)을 통해 엔지니어링 툴(30)에 접속되어 CPU 유닛(100)을 경유하여 엔지니어링 툴(30)에 디버그 결과를 송신하지만, 인텔리전트 기능 유닛(110)은 네트워크를 통해 엔지니어링 툴(30)에 접속되어 네트워크를 경유하여 엔지니어링 툴(30)에 디버그 결과를 송신해도 좋다.
도 16은 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템의 인텔리전트 유닛의 변형예를 나타내는 도면이다. 인텔리전트 기능 유닛(160)은 네트워크 통신부(161)를 가지고 있는 점에서 인텔리전트 기능 유닛(110)과 상위(相違)하다. 네트워크 통신부(161)는 네트워크를 통해 엔지니어링 툴(30)과 통신하기 위한 통신 인터페이스이다. 인텔리전트 기능 유닛(160)은 네트워크 통신부(161)를 이용하여, 네트워크를 통해 디버그 결과를 엔지니어링 툴(30)로 송신할 수 있다.
또한, 인텔리전트 기능 유닛(110)은 변형 예의 인텔리전트 기능 유닛(160)과 비교하면 네트워크 통신부(161)가 필요 없기 때문에, 회로 규모의 증대를 억제하는 효과는 인텔리전트 기능 유닛(110) 쪽이 더 커진다.
실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템(40)의 인텔리전트 기능 유닛(110)은 디버그 기능의 실현을 위해 입출력 제어부(123)에 마련되는 구성요소는 입력 데이터부(130), 입력 셀렉터(131), 출력 셀렉터(133) 및 로거부(140)이며, 범용 회로 블록마다 구성 요소를 추가할 필요가 없다. 따라서, 회로 규모의 증대를 억제할 수 있다. 또한, 연산부(122)는 디버그를 1단계씩 실행하는 경우에는 디버그 결과를 엔지니어링 툴(30)로 송신하고, 디버그를 설정 기간 분 연속하여 실행하는 경우에는 1단계 마다 디버그 결과를 로거부(140)에 저장한다. 연산부(122)는 설정 기간 분의 디버그가 종료된 후, 로거부(140)에 저장한 설정 기간 분의 디버그 결과를 엔지니어링 툴(30)로 송신한다. 따라서, 인텔리전트 기능 유닛(110)에서의 디바이스 결과는 엔지니어링 툴(30)의 디버그 결과 표시 화면(911)에 표시할 수 있다.
또한, 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템(40)은 설정 기간 연속하여 디버그를 실행하는 경우에는 제어부(36)가 연산부(122)에 일일이 상세하게 디버그 실행을 지시할 필요가 없기 때문에, 연산 장치(51)의 부하를 저감할 수 있다.
또한, 디버그 동작 시에는 연산부(122)의 지시에 따라 클락부(1371 내지 137w)로부터 분주한 클락을 공급하여 다른 범용 회로 블록을 동작시키기 때문에, 통상 모드에서는 연산부(122)보다 고속으로 동작하고 있는 입출력 제어부(123) 내의 범용 회로 블록을 연산부(122)의 동작 주기로 동작시켜 디버그를 실시하며, 디버그 결과를 확인할 수 있다.
실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템(40)은 범용 회로 블록을 입출력 제어부(123)에 하드웨어로 복수 실장하고, 인텔리전트 기능 유닛(110)의 레지스터 설정에 맞게 각 범용 회로 블록의 동작 모드를 변경한다. 한편, 각 범용 회로 블록은 조합을 선택 가능하게 하고 있다. 이 때문에, 다양한 입출력 제어를 실시하는 프로그래머블 로직 컨트롤러(10)의 인텔리전트 기능 유닛(110)으로 각 범용 회로 블록의 동작 및 범용 회로 블록을 조합한 동작을 검증하는 디버그 기능을 실현할 수 있다.
실시 형태 2.
도 17은 본 발명의 실시 형태 2에 따른 인텔리전트 기능 유닛의 구성을 나타내는 도면이다. 실시 형태 2에 따른 인텔리전트 기능 유닛(150)은 실시 형태 1에 따른 인텔리전트 기능 유닛(110)에서 로거부(140)가 생략된 구성으로 되어 있다. 로거부(140)를 구비하지 않은 것을 제외하고는, 실시 형태 1에 따른 인텔리전트 기능 유닛(110)과 동일하다.
도 18 및 도 19는 실시 형태 2에 따른 인텔리전트 기능 유닛을 구비한 프로그래머블 로직 컨트롤러를 포함하는 프로그래머블 로직 컨트롤러 시스템에서의 디버그 동작의 흐름을 나타내는 흐름도이다. 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템(40)의 디버그 동작과 비교하면, 단계 S106 및 S108이 단계 S106＇및 S108＇로 변경되는 점과, 단계 S111 내지 S114를 포함하지 않는 점에서 상위하다. 이러한 점을 제외하고는, 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템(40)의 디버그 동작과 동일하다.
단계 S106＇및 S108＇에서, 디버그 기간 지시부(34)는 디버그 기간의 설정을 접수한다. 구체적으로는, 디버그 기간 지시부(34)는 디버그를 개시하는 클락 지정과 디버그 기간의 설정을 실시하는 기간 설정 다이어로그를 엔지니어링 툴 화면 상에 표시한다. 즉, 1단계씩 디버그를 실시할 것인지, 또는 설정한 기간 연속해서 디버그를 실시할 것인지의 선택이 단계 S106＇ 및 S108＇에서 수행되지 않는 점에서 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템(40)의 디버그 동작과 상위하다.
이후의 처리에 대해서는, 실시 형태 1에 따른 프로그래머블 로직 컨트롤러 시스템(40)의 디버그 동작에서의 단계 S111 내지 단계 S114에 상당하는 처리를 실시하지 않는다. 이 때문에, 단계 S106＇ 또는 S108＇에서 1단계씩 디버그를 실시할 것인지, 또는 설정한 기간 연속해서 디버그를 실시할 것인지의 선택을 하지 않아도 디버그 동작은 1단계씩 실행된다.
실시 형태 2에 따른 인텔리전트 기능 유닛(150)은 1단계별 디버그 실행으로 한정되지만, 로거부가 불필요하고, 구성을 간소화하여 비용 절감을 도모할 수 있다.
또한, 실시 형태 2에서도 실시 형태 1의 변형예와 마찬가지로, 네트워크를 통해 엔지니어링 툴(30)과 통신하기 위한 통신 인터페이스인 네트워크 통신부를 설치해도 좋다.
이상의 실시 형태에서 나타낸 구성은 본 발명의 내용의 일례를 나타내는 것이며, 다른 공지의 기술과 조합도 가능하며, 본 발명의 요지를 일탈하지 않는 범위에서 구성의 일부를 생략, 변경하는 것도 가능하다.
10 프로그래머블 로직 컨트롤러, 20a 제1 제어 기기, 20b 제2 제어 기기, 30 엔지니어링 툴, 31 디버그 기능부, 32 입력 데이터 생성부, 33 출력 데이터 저장부, 34 디버그 기간 지시부, 35 표시부, 36 제어부, 50 컴퓨터, 51 연산 장치, 52, 111, 121 메모리, 53 기억장치, 54 입력장치, 55 표시장치, 56 통신 장치, 60 엔지니어링 툴 프로그램, 80 엔지니어링 툴 화면, 81 도구 모음, 82 작업 창, 83 부품 선택 창, 84 하드웨어 로직, 85, 86 풀다운 메뉴, 87 선택 다이어로그, 88 기간 설정 다이어로그, 89 모의 입력 신호 설정 다이어로그, 90 문의 화면, 91 파형 표시 선택 버튼, 92 파일 출력 선택 버튼, 93 종료 버튼, 100 CPU 유닛, 110, 150, 160 인텔리전트 기능 유닛, 111a 파라미터, 111b 래더 프로그램, 112, 122 연산부, 113, 114, 124 통신 인터페이스, 120 통신 버스, 123 입출력 제어부, 125 입력 회로, 126 출력 회로, 130 입력 데이터부, 131 입력 셀렉터, 132 회로 블록 전환 버스, 133 출력 셀렉터, 1341, 134z 카운터, 1351, 135y 논리 게이트, 1361, 136x 필터, 1371, 137w 클락부, 1381, 138ｖ 연산기, 1391, 139u 비교기, 140 로거부, 161 네트워크 통신부, 851, 861 메뉴 항목, 871 실제 입력 신호 선택 버튼, 872 모의 입력 신호 선택 버튼, 881 개시 단계 지정란, 882 동작 종류 지정란, 883 기간 지정란, 891 수치 입력란, 892 파형 표시란, 893 파일 판독 버튼, 911 디버그 결과 표시 화면, 912 입력 신호의 파형, 913 온 오프 상태, 914 카운트 값, 915 출력 신호의 파형, 1301, 1311, 1321, 1331, 13411, 1341z, 13511, 1351y, 13611, 1361x, 13711, 1371w, 13811, 1381, 13911, 1391u, 1401 레지스터.

Claims (6)

  1. 복수의 범용(汎用) 회로 블록의 조합 및 사용 순서를 변경함으로써 재구성 가능한 입출력 제어부를 구비하고, 제1 제어 기기로부터 입력되는 실제 입력 신호를 상기 입출력 제어부에서 처리하여 제2 제어 기기에 출력 신호를 출력하는 인텔리전트(intelligent) 기능 유닛으로서,
    상기 실제 입력 신호 및 미리 작성된 모의 입력 신호 중 어느 것을 입력 신호로 할 지를 선택하는 입력 셀렉터와,
    상기 출력 신호를 상기 제2 제어 기기에 출력할 지 여부를 선택하는 출력 셀렉터와,
    상기 복수의 범용 회로 블록의 조합 및 사용 순서를 설정한 상기 입출력 제어부에 1단계 마다 상기 입력 신호를 처리시켜 상기 출력 신호를 외부 장치에 송신할지, 또는 상기 복수의 범용 회로 블록의 조합 및 사용 순서를 설정한 상기 입출력 제어부에 2단계 이상의 설정 기간 연속해서 상기 입력 신호를 처리시켜 단계별 상기 출력 신호를 로거부에 저장하고, 상기 로거부에 저장된 상기 설정 기간 분의 출력 신호를 상기 외부 장치에 송신하는 연산부를 구비하는 것을 특징으로 하는 인텔리전트 기능 유닛.
  2. 복수의 범용 회로 블록의 조합 및 사용 순서를 변경함으로써 재구성 가능한 입출력 제어부를 구비하고, 제1 제어 기기로부터 입력되는 실제 입력 신호를 상기 입출력 제어부에서 처리하여 제2 제어 기기에 출력 신호를 출력하는 인텔리전트 기능 유닛으로서,
    상기 실제 입력 신호와 미리 작성된 모의 입력 신호 중 어느 것을 입력 신호로 할 것인지를 선택하는 입력 셀렉터와,
    상기 출력 신호를 상기 제2 제어 기기에 출력할 지 여부를 선택하는 출력 셀렉터와,
    상기 복수의 범용 회로 블록의 조합 및 사용 순서를 설정한 상기 입출력 제어부에 1단계 마다 상기 입력 신호를 처리시켜 상기 출력 신호를 외부 장치에 송신하는 연산부를 구비하는 것을 특징으로 하는 인텔리전트 기능 유닛.
  3. 청구항 1 또는 청구항 2에 있어서,
    연산 처리 유닛을 통해 상기 외부 장치에 접속되고, 상기 연산 처리 유닛을 경유하여 상기 외부 장치에 상기 출력 신호를 송신하는 것을 특징으로 하는 인텔리전트 기능 유닛.
  4. 청구항 1 또는 청구항 2에 있어서,
    네트워크를 통해 상기 외부 장치에 접속되고, 상기 네트워크를 경유하여 상기 외부 장치에 상기 출력 신호를 송신하는 것을 특징으로 하는 인텔리전트 기능 유닛.
  5. 복수의 범용 회로 블록의 조합 및 사용 순서를 변경함으로써 재구성 가능한 입출력 제어부를 구비하고, 제1 제어 기기로부터 입력되는 실제 입력 신호를 상기 입출력 제어부에서 처리하여 제2 제어 기기에 출력 신호를 출력하는 인텔리전트 기능 유닛을 갖는 프로그래머블 로직 컨트롤러와, 상기 프로그래머블 로직 컨트롤러의 디버그 기능을 구비한 엔지니어링 툴을 포함한 프로그래머블 로직 컨트롤러 시스템으로서,
    상기 인텔리전트 기능 유닛은,
    상기 실제 입력 신호 및 미리 작성된 모의 입력 신호 중 어느 것을 입력 신호로 할 것인지를 선택하는 입력 셀렉터와,
    상기 출력 신호를 상기 제2 제어 기기에 출력할 지 여부를 선택하는 출력 셀렉터와,
    상기 복수의 범용 회로 블록의 조합 및 사용 순서를 설정한 상기 입출력 제어부에 1단계 마다 상기 입력 신호를 처리시켜 상기 출력 신호를 상기 엔지니어링 툴에 송신할지, 또는 상기 복수의 범용 회로 블록의 조합 및 사용 순서를 설정한 상기 입출력 제어부에 2단계 이상의 설정 기간 연속해서 상기 입력 신호를 처리시켜 단계별 상기 출력 신호를 로거부에 저장하고, 상기 로거부에 저장된 상기 설정 기간 분의 출력 신호를 상기 엔지니어링 툴에 송신하는 연산부를 구비하며,
    상기 엔지니어링 툴은,
    상기 모의 입력 신호를 생성하여 상기 인텔리전트 기능 유닛에 송신하는 입력 데이터 생성부와,
    상기 입출력 제어부에 1단계 마다 상기 입력 신호를 처리시킬 것인지, 또는 상기 설정 기간 연속해서 상기 입력 신호를 처리시킬 것인지를 상기 연산부에 지시하는 디버그 기간 지시부와,
    상기 인텔리전트 기능 유닛으로부터 수신한 상기 출력 신호를 저장하는 출력 데이터 저장부와,
    상기 출력 데이터 저장부에 저장된 출력 신호의 파형을 표시하는 표시부를 구비하는 것을 특징으로 하는 프로그래머블 로직 컨트롤러 시스템.
  6. 청구항 5에 있어서,
    상기 입력 데이터 생성부는 상기 모의 입력 신호를 작성하기 위한 그래픽 유저 인터페이스를 가지며,
    상기 디버그 기간 지시부는 상기 복수의 범용 회로 블록에 1단계 마다 상기 입력 신호를 처리시킬 것인지, 또는 상기 설정 기간 연속해서 상기 입력 신호를 처리시킬 것인지를 상기 연산부에 지시하기 위한 그래픽 유저 인터페이스를 가지는 것을 특징으로 하는 프로그래머블 로직 컨트롤러 시스템.
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