JP2006294005A - プログラマブル・コントローラ - Google Patents

Abstract

【課題】特定のユーザ向けのＰＬＣに限って、ＭＰＵ処理により実現される機能の高速化を要求されるような場合であっても、新たにＡＳＩＣを設計し直すことなく、これを低コストに実現することができるプログラマブル・コントローラを提供すること。
【解決手段】 ユーザプログラム中で使用可能な命令語のうちで第１のグループに属する命令語を実行するＡＳＩＣと、ユーザプログラム中で使用可能な命令語のうちで第２のグループに属する命令語を実行するＭＰＵと、ユーザプログラム中で使用可能な命令語のうちで第３のグループに属する命令語を実行するＦＰＧＡとを具備して構成する。する
【選択図】図１

Description

この発明は、ユーザプログラム中で使用可能な命令語を、命令実行用ＩＣ（以下、ＡＳＩＣと言う）とマイクロプロセッサ（以下、ＭＰＵと言う）とで分担して実行するようにしたプログラマブル・コントローラ（以下、ＰＬＣと言う）に関する。

ＰＬＣ全体の一般的なハードウェア構成図が図４に示されている。同図に示されるように、このＰＬＣ３は、入力部３１と、ＣＰＵ部３２と、出力部３３と、メモリ部３４と、電源部３５とを備えている。メモリ部３４には、ユーザプログラムメモリ３４ａとデータメモリ３４ｂとが含まれている。

入力部３１には、各種の入力機器４が接続される。図では、入力機器４として、押ボタンスイッチ４１とセレクタスイッチ４２とリミットスイッチ４３のみが示されている。

出力部３３には、各種の出力機器５が接続される。図では、出力機器５として、電磁開閉器５１と電磁バルブ５２と表示灯５３のみが示されている。

ＣＰＵ部３２は、後述するように、ＭＰＵとＡＳＩＣとを含んでいる。ＣＰＵ部３２には、プログラミングやモニタなどを行うための周辺装置６や通信、アプリケーション専用モジュール７などが適宜接続される。

ユーザプログラムの格納態様の説明図が図５に示されている。同図に示されるように、ユーザプログラムメモリ３４ａ内には、例えば図５（ａ）に示されるラダー図に相当するユーザプログラムが、図５（ｂ）に示されるように、所定の命令語（例えば、ＯＰコードとオペランドとで構成される）使用して各メモリ番地毎に格納される。このユーザプログラムを構成する各命令語は、命令実行の際に、先頭番地から順番に読み込まれる。

ＣＰＵ部３２の処理内容を概略的に示すフローチャートが図６に示されている。同図に示されるように、ＣＰＵ部３２においては、共通処理（ステップ１０）と命令実行処理（ステップ１１）とリフレッシュ処理（ステップ１２）と周辺サービス処理（ステップ１３）とをサイクリックに実行することにより、ＰＬＣとして必要な各種の機能を実現するようになされている。

ここで、共通処理（ステップ１０）においては、ＰＬＣが故障していないか否かの診断、ＭＰＵが命令実行処理をするための種々の設定の確認、等々が主として実行される。

命令実行処理（ステップ１１）では、ユーザプログラムメモリ３４ａに格納された命令語（例えば、ＯＰコードとオペランドとで構成される）を順次に読み出し、各命令語に対応した処理が実行される。ここで、この命令実行処理は、主にＭＰＵとＩ／Ｏメモリとの間で実行される。なお、Ｉ／Ｏメモリは、メモリ部３４に含まれており、入力データエリアと出力データエリアとを有している。ＭＰＵは、入力データエリアのデータを用いて命令実行処理を行うと共に、その実行結果を出力データエリアに格納する。

リフレッシュ処理（ステップ１２）では、ＣＰＵ部３２内のＭＰＵは、外部入力信号を入力部３１を経由してＩ／Ｏメモリの入力データエリアに格納する。また、Ｉ／Ｏメモリの出力データエリアに格納されているデータを出力部３３を経由して外部へと出力する処理を行う。

周辺サービス処理（ステップ１３）では、周辺装置６とのデータ送受信処理が実行される。

従来ＰＬＣのＣＰＵ部３２のハードウェア構成図が図７に示されている。同図に示されるように、従来ＰＬＣのＣＰＵ部３２にあっては、図示しない共通基板上に、ＭＰＵ部３２１とＡＳＩＣ部３２２とメモリ部３２３とを備えている。

ＭＰＵ部３２１には、ＭＰＵ３２１ａとＲＯＭ３２１ｂとＲＡＭ３２１ｃとリアルタイムクロックモジュール（以下、ＲＴＣと言う）３２１ｄとが搭載されている。ＡＳＩＣ部３２２には、ＡＳＩＣ３２２ａとユーザプログラムを格納したスタティックＲＡＭ（以下、ＳＲＡＭと言う）３２２ｂとが含まれている。メモリ部３２３には、メモリインタフェース（以下、ＭｅｍＩ／Ｆと言う）３２３ａが含まれ、これを介して各種の記憶装置とのデータのやり取りが行われる。なお、符号３６はＩ／Ｏメモリなどと接続されるバスである。

従来ＣＰＵ部３２の処理内容の詳細を示すフローチャートが図８に示されている。同図に示されるように、命令実行処理（ステップ１１）は、ＡＳＩＣ３２２ａとＭＰＵ３２１ａとで処理を分担して行われる。

すなわち、ユーザプログラムが格納されているＳＲＡＭ３２２ｂから命令語を読み込んだ結果（ステップ２１１）、それがＡＳＩＣ対応命令（ＡＳＩＣが実行する命令）であると判定されれば（ステップ２１２ＹＥＳ）、ＡＳＩＣ３２２ａでの命令実行（ステップ２１３）となるのに対し、ＡＳＩＣ対応命令でないと判定されると（ステップ２１２ＮＯ）、ＡＳＩＣ３２２ａは自身のプログラムカウンタを保持し、停止する。

ＭＰＵ３２１ａ側では、ＡＳＩＣ３２２ａのコマンドレジスタ（図示せず）を読み込み、対応した命令を実行する（ステップ２１４）。命令実行が終了すると、ＭＰＵ３２１ａはＡＳＩＣ３２２ａの再起動をＡＳＩＣのコマンドレジスタ（図示せず）に書き込む。

ＡＳＩＣ３２２ａは、ＡＳＩＣのコマンドレジスタ（図示せず）の書き込みにより、プログラムカウンタを歩進し、命令語の読み込みから再開する。以上の処理は、エンド命令の読み込みによって（ステップ２１５ＹＥＳ）、全て終了する（ステップ２１６）。

このように、ユーザプログラム中の命令語を、ＡＳＩＣとＭＰＵとで分担して実行するようにしたＰＬＣは、従来よりよく知られている（特許文献１参照）。
特開２００２−３５８１０４

しかしながら、このような従来のＡＳＩＣ３２２ａとＭＰＵ３２１ａとで処理を分担するＰＬＣにあっては、ＭＰＵ３２１ａの処理でソフトウェア的に実現される機能を高速化しようとすると、新たにＡＳＩＣを設計し直さねばならず、対応に時間がかかるという問題点が指摘されている。

すなわち、ＰＬＣのユーザの中には、ＭＰＵでソフトウェア的に実現される特定の機能についてだけ、特に高速化を要求する場合があり、これに対応して全てのユーザ向けにその機能をＡＳＩＣに変更するとすれば、多大な投資をせねばならず、効率が悪い。

また、新たな機能を命令語で実現する場合にも、その機能に相当する処理をＭＰＵで実現するには、ＭＰＵの処理プログラムを新たに設計するか、あるいはＡＳＩＣを設計し直さなければならず、コストアップが将来される。

この発明は上述の問題点に着目してなされたものであり、その目的とするところは、特定のユーザ向けのＰＬＣに限って、ＭＰＵ処理により実現される機能の高速化を要求されるような場合であっても、新たにＡＳＩＣを設計し直すことなく、これを低コストに実現することができ、また新たな命令機能を拡張する場合にも、これを格段のコストアップを来すことなく実現することが可能なプログラマブル・コントローラを提供することにある。

この発明のプログラマブル・コントローラは、 ユーザプログラムを格納するユーザプログラムメモリと、ユーザプログラムメモリからユーザプログラムを構成する各命令語を順次に読み出す命令読出手段と、命令読出手段により読み出された命令語が、ＡＳＩＣ対応命令であるか否かを判定する第１の判定手段と、第１の判定手段によりＡＳＩＣ対応命令でないと判定されたとき、その命令語がＦＰＧＡ対応命令であるか否かを判定する第２の判定手段と、第１の判定手段によりＡＳＩＣ対応命令と判定されたとき、その読み出された命令語を実行するＡＳＩＣと、第２の判定手段によりＦＰＧＡ対応命令と判定されたとき、その読み出された命令語を実行するＦＰＧＡと、第２の判定手段によりＦＰＧＡ対応命令でないと判定されたとき、その読み出された命令語を実行するＭＰＵと、を具備することを特徴とする。

このような構成によれば、ある命令語の機能を実現するためにＭＰＵで実行される処理は、通常Ｃ言語などの汎用言語で記述されているため、これをＦＰＧＡ上のプログラム言語（例えば、Ｈａｎｄｅｌ−Ｃなど）に変換することは比較的容易であるから、ＭＰＵにて実行される命令語のうちで、高速化を要求される部分についてだけ、ＦＰＧＡによる分担とすることによって、さほどコストと時間をかけることなく、特定のユーザに対する高速化の要求に迅速に応えることができる。

好ましい実施の形態においては、ＦＰＧＡを収容するユニットは、ＡＳＩＣおよび／またはＭＰＵを含むユニットに対して着脱可能とされる。ここで「および／または」とは、ＡＳＩＣとＭＰＵとの双方を１つのユニットに収容した場合のみならず、それらを別個のユニットに収容した場合においても、それらのユニットに対して着脱可能とすることを意味している。

このような構成によれば、ＦＰＧＡを用いた処理速度の高速化を必要としない顧客に対しては、ＦＰＧＡ増設ユニットは取り除いておき、特にある命令機能に関して高速化を要求するユーザについてのみ、このＦＰＧＡ増設ユニットを装着するようにすれば、機械的なハードウェア資源を無駄に使用することがないという利点も得られる。

本発明によれば、ある命令機能をＭＰＵ処理からＦＰＧＡ処理に変換することは、さほど時間と労力をかけずに実現することができるため、特定ユーザ向け仕様に特化したＰＬＣを、ＡＳＩＣに設計し直す場合に比べて、低コストに実現することができ、また新たに命令語を定義するような場合にあっても、これをＭＰＵ処理やＡＳＩＣ処理による場合に比べて、迅速かつ低コストに実現することができる。

本発明に係るＰＬＣのＣＰＵ部のハードウェア構成図が図１に示されている。同図に示されるように、このＰＬＣのＣＰＵ部１は、ＭＰＵ基板１１とＡＳＩＣ基板１２とメモリ基板１３とＦＰＧＡ（Field Programmable Gate Array）基板１４とを備えている。

ＭＰＵ基板１１には、ＭＰＵ１１１とＲＯＭ１１２とＲＡＭ１１３とＲＴＣ１１４とが含まれている。ＭＰＵ１１１は、ＲＯＭ１１２に格納された各種のシステムプログラムをＲＡＭ１１３をワークエリアとして実行することにより、各種の命令語に相当する機能を実現する。また、ＡＳＩＣ基板１２には、ＡＳＩＣ１２１とユーザプログラムが格納されたＳＲＡＭ１２２とが含まれている。また、メモリ基板１３にはメモリインタフェース（ＭｅｍＩ／Ｆ）１３１が含まれている。さらに、本発明の要部であるがＦＰＧＡ基板１４には、図に示すようにＭＰＵ基板１１とＡＳＩＣ基板１２との間に配置され、ＭＰＵ１１１とＡＳＩＣ１２１間のバスが直接制御できるように配置されたＦＰＧＡ１４１が含まれている。

ＦＰＧＡ１４１は、当業者にはよく知られているように、プログラミングすることができるＬＳＩのことであり、マイクロプロセッサやＡＳＩＣの設計図を送りこんでシミュレーションすることができる。専用ＬＳＩより動作が遅く高価だが、ソフトウェアで回路のシミュレーションを行なうよりは高速である。１９８５年にザイリンクス社によって初めて製品化されたものである。また、ＡＳＩＣ１２１は、特定用途向けＬＳＩのことであり、ＦＰＧＡが電源投入後にメモリデバイスからブートを必要とするのに対して、ＡＳＩＣは電源投入後にメモリデバイスからブートを必要とせず、あらかじめ設計された論理に固定されているものである。

ＭＰＵ基板１１内のＭＰＵ１１１と、ＡＳＩＣ基板１２内のＡＳＩＣ１２１と、ＦＰＧＡ基板１４内のＦＰＧＡ１４１とは、内部バスを介して共通接続されており、ＳＲＡＭ１２２から読み出された命令語を、適宜にバス制御することによって、それらの命令実行手段１１１，１２１，１４１のいずれかにおいて選択的に実行することが可能となされている。なお、このようなバス制御については、当業者であればその最適な構成が容易に理解されるはずであるから、詳細な説明は省略する。

ＣＰＵ部１に含まれるＦＰＧＡ１４１の内部構成図が図２に示されている。同図に示されるように、ＦＰＧＡ１４１内には、ＭＰＵインタフェース１４１ａとＦＰＧＡ対応命令処理部１４１ｂとＡＳＩＣバスインタフェース部１４１ｃとバス切替部１４１ｄとが含まれている。

ＭＰＵインタフェース１４１ａ内には共有メモリ１４１ｅが設けられると共に、この共有メモリ１４１ｅ内にはコマンドレジスタ１４１ｆが確保されている。ＭＰＵインタフェース１４１ａは、共通処理にて必要になるＭＰＵとの共通変数を格納する部分であり、またＭＰＵ１１１からの共通処理の実行や実行結果の反映を行う部分でもある。

バス切替部１４１ｄは、ＭＰＵ１１１からのＡＳＩＣアクセスと、ＦＰＧＡ対応命令処理部からのＡＳＩＣアクセスとの競合を調整する機能を実行するものである。ＡＳＩＣバスインタフェース部１４１ｃは、ＦＰＧＡ対応命令処理部１４１ｂからのＡＳＩＣバスアクセス処理を実行する部分である。ＦＰＧＡ対応命令処理部１４１ｂは、ＦＰＧＡが実行すべき命令を実行する部分である。

次に、ＣＰＵ部１の処理内容を示すフローチャートが図３に示されている。先に説明したように、ＰＬＣのＣＰＵ部１においては、共通処理（ステップ１０）、命令実行処理（ステップ１１）、リフレッシュ処理（ステップ１２）、周辺サービス処理（ステップ１３）をサイクリックに実行することによって、ＰＬＣとして必要な各種の機能を実現するものである。

共通処理（ステップ１０）においては、ＰＬＣが故障していないか否かの診断、ＭＰＵが命令実行処理をするための種々の設定の確認などを主に実行する。診断の内容は、時間の監視、ユーザメモリのチェック、入出力のチェック、バッテリのチェックなどである。

リフレッシュ処理（ステップ１２）では、ＣＰＵ部３２内のＭＰＵは、外部入力信号を入力部３１を経由してＩ／Ｏメモリの入力データエリアに格納する。また、ＭＰＵは、Ｉ／Ｏメモリの出力データエリアに格納されているデータを出力部３３を経由して外部へと出力する処理を行う。

周辺サービス処理（ステップ１３）では、周辺装置６とのデータ送受信処理が実行される。

次に、本発明の要部である命令実行処理（ステップ１１）の詳細を説明する。先に説明したように、複数の命令語から構成されているユーザプログラムはＳＲＡＭ１２２に格納されており、ＡＳＩＣ１２１ではＳＲＡＭ１２２から命令語を読み込み（ステップ１１１）、それがＡＳＩＣ対応命令（ＡＳＩＣが実行する命令）であるか否かの判定を行う（ステップ１１２）。ここで、ＡＳＩＣ対応命令であると判定されれば（ステップ１１２ＹＥＳ）、当該命令をＡＳＩＣ１２１で実行し（ステップ１１３）、ＥＮＤ命令が到来しないことを条件として（ステップ１１４ＮＯ）、次の命令語の読み込みを行う（ステップ１１１）。

これに対して、ＡＳＩＣ対応命令でないと判定された場合には（ステップ１１２ＮＯ）、次に、その読み込まれた命令語がＦＰＧＡ対応命令（ＦＰＧＡが実行する命令）であるか否かの判定を行う（ステップ１１６）。ここで、読み込まれた命令がＦＰＧＡ対応命令であると判定されれば（ステップ１１６）、ＡＳＩＣ１２１は自身のプログラムカウンタを保持し、停止する。

すると、ＦＰＧＡ１４１では、ＡＳＩＣ１２１のコマンドレジスタ１２１ａの内容を読み込み、それがＦＰＧＡ対応命令であるか否かの判定を行う（ステップ１１６）。

ここで、ＦＰＧＡ対応命令であると判定されれば（ステップ１１６ＹＥＳ）、当該命令をＦＰＧＡ１４１自身で実行するのに対し、ＦＰＧＡ対応命令でないと判定されれば（ステップ１１６ＮＯ）、共有メモリ１４１ｅのコマンドレジスタ１４１ｆにその命令を書き込む。

ＦＰＧＡ１４１はＦＰＧＡ対応命令を実行後、ＡＳＩＣ１２１を再起動するため、コマンドレジスタ１２１ａに所定の値を書き込む。これによりＡＳＩＣ１２１はプログラムカウンタを歩進し、命令語の読み込みから再開する（ステップ１１７）。

一方、ＭＰＵ１１１の側では、ＦＰＧＡ１４１のコマンドレジスタ１４１ｆの内容を読み込み、対応した命令を実行する（ステップ１１８）。命令実行が終了すると、ＭＰＵ１１１はＡＳＩＣ１２１を再起動するため、コマンドレジスタ１２１ａに所定の値を書き込む。

以上の処理を繰り返すことによって、ユーザプログラムを構成する命令語は、それがＡＳＩＣ対応命令か、ＦＰＧＡ対応命令か、ＭＰＵ対応命令かによって、ＡＳＩＣ、ＦＰＧＡ、ＭＰＵによって分担されて実行されることとなる。

一方、ある命令機能（ＭＰＵ対応命令）を実現するためにＭＰＵで実行されるプログラムをＦＰＧＡで実行されるプログラム（ＦＰＧＡ対応命令）に変換する作業は比較的容易に行うことができる。そのための設計手法としては、例えば以下のように行うことができる。なお、この設計手法は、命令機能だけではなく、例えば、従来、ＭＰＵで実行されていた共通処理の一部をＦＰＧＡで実行する場合にも適用が可能である。

まず、Ｃ言語で記述されたシステムソフトウェアをソフトウェア部分とハードウェア処理部分とに切り分ける。これは、ＲＯＭ／ＲＡＭなどの資源へのアクセス状況を分析し、ソフトウェアとハードウェアとに切り分けを行うことで実現できる。

次に、ハードウェア処理部分をＨａｎｄｅｌ−Ｃに置き換える。これは、データ変数幅の指定、ＤＰ−ＲＡＭインタフェースなどを作り込むことに相当する。

次に、ソフトウェア処理部分とハードウェア（ＦＰＧＡ）が並列動作できるように修正を行う。これは、ｐａｒキーワードを使用し、並列処理できるように修正することを意味している。

次に、ＦＰＧＡ部のシミュレーション・デバッグを行う。これはシミュレータによりハード実行部のシミュレーションを行うことを意味している。次にＦＰＧＡ、システムソフトウェアと並列で動作させ試作機のデバッグを行う。

このような設計手法により、ＭＰＵ処理からＦＰＧＡ処理への移行（ＭＰＵ対応命令からＦＰＧＡ対応命令への移行）を比較的容易に短期間で実現することができるのである。

なお、以上の実施形態においては、電気的なハードウェア構成を中心として説明したが、図１に示されるＦＰＧＡ基板１４をＣＰＵ部１から分離独立させ、個別の専用ハウジングに収容して、増設ユニットとして構成することもできる。その場合には、増設ユニットの接続部は、ＭＰＵ１１１とＡＳＩＣ１２１とを結ぶ内部バスと着脱可能とすることが必要であろう。

そして、このような構成によれば、ＦＰＧＡを用いた処理速度の高速化を必要としない顧客に対しては、ＦＰＧＡ増設ユニットは取り除いておき、特にある命令機能に関して高速化を要求するユーザについてのみ、このＦＰＧＡ増設ユニットを装着するようにすれば、機械的なハードウェア資源を無駄に使用することがないという利点も得られる。

加えて、上記の実施形態においては、読み出された命令語がどのグループに属するかの判定を、ＡＳＩＣ対応命令グループ、ＦＰＧＡ対応命令グループ、ＭＰＵ対応命令グループの順に行うようにしたので、要求する処理速度の順に命令語の判定が行われることとなり、高速化の妨げとなる無駄な処理時間が生じないと言う利点もある。

なお、上述の実施例は、本願発明をＭＰＵで実行されていた命令機能を高速化する場合や新たな命令機能を拡張（従来、ＭＰＵで実行されていた命令機能の機能追加や、従来、ＭＰＵで実行されていなかった新規の命令機能の追加）する場合に適用した例であるが、これに限ることはなく、従来、ＭＰＵで実行されていた命令機能の不具合修正したものをＦＰＧＡ上に実行する場合にも適用できることは言うまでもない。

本発明によれば、既存の命令のうちの特定命令だけを高速処理する要請に、迅速かつ低コストに対応できる他、新たな命令機能の追加に際しても、これを個別ユーザに対してのみ迅速かつ低コストに適用することができ、製品シリーズの対応柔軟性を向上させることができる。

本発明に係るＰＬＣのＣＰＵ部のハードウェア構成図である。 ＣＰＵ部に含まれるＦＰＧＡの内部構成図である。 ＣＰＵ部の処理内容を示すフローチャートである。 ＰＬＣ全体の一般的なハードウェア構成図である。 ユーザプログラムの格納態様の説明図である。 ＣＰＵ部の処理内容を概略的に示すフローチャートである。 従来ＰＬＣのＣＰＵ部のハードウェア構成図である。 従来ＣＰＵ部の処理内容の詳細を示すフローチャートである。

符号の説明

１ ＣＰＵ部
２ バス
１１ ＭＰＵ基板
１２ ＡＳＩＣ基板
１３ メモリ基板
１４ ＦＰＧＡ基板
１１１ ＭＰＵ
１１２ ＲＯＭ
１１３ ＲＡＭ
１１４ ＲＴＣ
１２１ ＡＳＩＣ
１２１ａ ＡＳＩＣ内のコマンドレジスタ
１２２ ＳＲＡＭ
１３１ ＭｅｍＩ／Ｆ
１４１ ＦＰＧＡ
１４１ａ ＭＰＵインタフェース
１４１ｂ ＦＰＧＡ対応命令処理部
１４１ｃ ＡＳＩＣバスインタフェース
１４１ｄ バス切替部
１４１ｅ ＭＰＵインタフェース内の共有メモリ
１４１ｆ 共有メモリ内のコマンドレジスタ

Claims (2)

1. ユーザプログラムを格納するユーザプログラムメモリと、
   ユーザプログラムメモリからユーザプログラムを構成する各命令語を順次に読み出す命令読出手段と、
   命令読出手段により読み出された命令語が、ＡＳＩＣ対応命令であるか否かを判定する第１の判定手段と、
   第１の判定手段によりＡＳＩＣ対応命令でないと判定されたとき、その命令語がＦＰＧＡ対応命令であるか否かを判定する第２の判定手段と、
   第１の判定手段によりＡＳＩＣ対応命令と判定されたとき、その読み出された命令語を実行するＡＳＩＣと、
   第２の判定手段によりＦＰＧＡ対応命令と判定されたとき、その読み出された命令語を実行するＦＰＧＡと、
   第２の判定手段によりＦＰＧＡ対応命令でないと判定されたとき、その読み出された命令語を実行するＭＰＵと、
   を具備することを特徴とするプログラマブル・コントローラ。
2. ＦＰＧＡを収容するユニットは、ＡＳＩＣ及び／又はＭＰＵを含むユニットに対して着脱可能とされていることを特徴とする請求項１に記載のプログラマブル・コントローラ。

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