TWI569206B - 用於狀態機引擎之結果產生 - Google Patents

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TWI569206B
TWI569206B TW102131468A TW102131468A TWI569206B TW I569206 B TWI569206 B TW I569206B TW 102131468 A TW102131468 A TW 102131468A TW 102131468 A TW102131468 A TW 102131468A TW I569206 B TWI569206 B TW I569206B
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大衛Ｒ 布朗
哈洛德Ｂ 諾耶思
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美光科技公司
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Description

用於狀態機引擎之結果產生
本發明之實施例大體上係關於電子裝置，且更具體言之在某些實施例中係關於具有用於資料分析之平行裝置之電子裝置。
對習知基於馮‧諾伊曼(von Neumann)之電腦執行複雜圖案識別之效率可為低。然而，生物大腦(尤其人類大腦)善於執行圖案識別。當前研究表明，人類大腦使用大腦新皮質中之一系列經階層式組織之神經元層執行圖案識別。階層之較低層中之神經元分析來自(例如)感覺器官之「原始信號」，而較高層中之神經元分析來自較低層級中之神經元之信號輸出。大腦新皮質中之此階層式系統可能結合大腦之其他區域完成複雜圖案識別，此使人類能夠執行諸如空間推理、意識思考及複雜語言之高階功能。
在計算領域中，圖案識別任務愈來愈具有挑戰性。電腦之間傳輸的資料量不斷增大且使用者希望識別之圖案數目日益增加。例如，通常藉由在一資料串流中搜尋圖案(例如，特定片語或程式碼片段)來偵測垃圾郵件或惡意軟體。圖案數目隨著垃圾郵件及惡意軟體之多樣化而增加，這係因為可實施新圖案以搜尋新變體。針對此等圖案之各者搜尋一資料串流可形成一計算瓶頸。通常，當接收到資料串流時，針對各圖案一次一個地搜尋資料串流。在系統準備搜尋資料串流之下一部分之前的延遲隨圖案數目增加。因此，圖案識別可使資料之接收 減慢。
硬體已經設計以針對圖案搜尋一資料串流，但是此硬體通常不能在給定的時間量期間處理足夠的資料量。經組態以搜尋一資料串流之一些裝置藉由將資料串流分佈在複數個電路之間以在給定的時間量期間處理足夠的資料量。該等電路各自判定資料串流是否匹配一圖案之一部分。通常，大量電路並行操作，其等之各者大體上同時搜尋資料串流。然而，至今仍未存在實際上容許以與生物大腦之方式更相當之一方式執行圖案識別之一系統。可期望開發此一系統。
10‧‧‧系統
12‧‧‧處理器
14‧‧‧狀態機引擎
16‧‧‧記憶體
18‧‧‧外部儲存器
20‧‧‧編譯器
22‧‧‧輸入裝置
24‧‧‧輸出裝置/顯示器
26‧‧‧網路介面裝置
30‧‧‧有限狀態機(FSM)晶格
30A‧‧‧第一有限狀態機(FSM)晶格
30B‧‧‧第二有限狀態機(FSM)晶格
32‧‧‧區塊
34‧‧‧狀態機元件(SME)
36‧‧‧狀態機元件(SME)
38‧‧‧列
40‧‧‧區塊間交換元件/可組態交換元件/區塊間交換器
42‧‧‧區塊內交換元件/可組態交換元件/區塊內交換器
44‧‧‧可程式化列內交換元件/可組態交換元件
46‧‧‧導體
48‧‧‧緩衝器
50‧‧‧緩衝器
52‧‧‧輸入區塊
54‧‧‧輸出區塊
56‧‧‧程式設計介面/程式設計介面區塊
58‧‧‧專用元件/12位元可組態計數器/計數器
60‧‧‧含兩個元件之群組
62‧‧‧第一輸入/輸入線
64‧‧‧第二輸入/輸入線
66‧‧‧輸出
68‧‧‧列互連導體
70‧‧‧列互連導體
72‧‧‧輸出
74‧‧‧輸出
76‧‧‧或(OR)閘
78‧‧‧3對1多工器
79‧‧‧交換元件
80‧‧‧記憶體單元
82‧‧‧偵測線
84‧‧‧資料串流線
86‧‧‧偵測單元
90‧‧‧圖
92‧‧‧根節點
94‧‧‧標準節點
96‧‧‧終端節點
98‧‧‧邊緣
100‧‧‧階層式結構
102‧‧‧輸出信號
110‧‧‧方法
112‧‧‧方塊
114‧‧‧方塊
116‧‧‧方塊
118‧‧‧方塊
120‧‧‧方塊
122‧‧‧方塊
124‧‧‧方塊
130‧‧‧第三代雙倍資料速率(DDR3)匯流排介面
132‧‧‧資料緩衝器
133‧‧‧指令緩衝器
134‧‧‧程序緩衝器
136‧‧‧排內(IR)匯流排及程序緩衝器介面
138‧‧‧解壓縮器
140‧‧‧壓縮器
141‧‧‧狀態向量系統
142‧‧‧狀態向量快取記憶體
144‧‧‧狀態向量記憶體緩衝器
146‧‧‧狀態向量中間輸入緩衝器
148‧‧‧狀態向量中間輸出緩衝器
150‧‧‧匹配結果記憶體/結果記憶體/儲存元件
152‧‧‧匹配緩衝器
154‧‧‧控制及狀態暫存器
156‧‧‧還原及程式化緩衝器
158‧‧‧保存及修復映射緩衝器
160‧‧‧匹配元件
162‧‧‧列互連導體/列路由線/列線
164‧‧‧列互連導體/列路由線/列線
166‧‧‧列互連導體/列路由線/列線
168‧‧‧列互連導體/列路由線/列線
170‧‧‧列互連導體/列路由線/列線
172‧‧‧列互連導體/列路由線/列線
174‧‧‧列互連導體/列路由線/列線
176‧‧‧列互連導體/列路由線/列線
178‧‧‧列互連導體/列路由線/列線
180‧‧‧列互連導體/列路由線/列線
182‧‧‧列互連導體/列路由線/列線
184‧‧‧列互連導體/列路由線/列線
186‧‧‧列互連導體/列路由線/列線
188‧‧‧列互連導體/列路由線/列線
190‧‧‧列互連導體/列路由線/列線
192‧‧‧列互連導體/列路由線/列線
194‧‧‧專用元件路由線/專用路由線
196‧‧‧可用交換元件
198‧‧‧資料輸入
200‧‧‧資料輸入
202‧‧‧資料輸入
204‧‧‧資料輸入
206‧‧‧輸出
208‧‧‧輸出
210‧‧‧控制輸入
212‧‧‧控制輸入
214‧‧‧控制輸入
216‧‧‧控制輸入
218‧‧‧控制輸入
220‧‧‧控制輸入
222‧‧‧2對1多工器
224‧‧‧2對1多工器
226‧‧‧真值表
228‧‧‧記憶體元件
229‧‧‧記憶體元件
230‧‧‧記憶體元件
231‧‧‧記憶體元件
232‧‧‧結果匯流排
234‧‧‧結果指示符
236‧‧‧結果
238‧‧‧輸出匯流排
OE‧‧‧輸出啟用信號
S0‧‧‧選擇信號
S1‧‧‧選擇信號
圖1圖解說明根據本發明之各種實施例之具有一狀態機引擎之系統之一實例。
圖2圖解說明根據本發明之各種實施例之圖1之狀態機引擎之一有限狀態機(FSM)晶格之一實例。
圖3圖解說明根據本發明之各種實施例之圖2之FSM晶格之一區塊之一實例。
圖4圖解說明根據本發明之各種實施例之圖3之區塊之一列之一實例。
圖5圖解說明根據本發明之各種實施例之圖4之列之含兩個元件之群組之一實例。
圖6圖解說明根據本發明之各種實施例之一有限狀態機圖表之一實例。
圖7圖解說明根據本發明之各種實施例之使用FSM晶格實施之二層級階層之一實例。
圖8圖解說明根據本發明之各種實施例之一編譯器將原始程式碼轉換為二進制檔案以程式化圖2之FSM晶格之一方法之一實例。
圖9圖解說明根據本發明之各種實施例之一狀態機引擎。
圖10圖解說明根據本發明之各種實施例之圖3之區塊之一列之一第二實例。
圖11圖解說明根據本發明之各種實施例之圖10之匹配元件之一實例。
圖12圖解說明根據本發明之各種實施例之對應於圖11之一多工器之一真值表。
圖13圖解說明根據本發明之各種實施例之圖11之匹配結果記憶體150。
現在將參考該等圖，圖1圖解說明整體上由元件符號10指定之一基於處理器之系統之一實施例。系統10(例如，資料分析系統)可為諸如桌上型電腦、膝上型電腦、傳呼器、蜂巢式電話、個人記事簿、可攜式音訊播放器、控制電路、相機等等之多種類型之任一者。系統10亦可為一網路節點，諸如一路由器、一伺服器或一用戶端(例如，先前描述之電腦類型之一者)。系統10可為某個其他種類的電子裝置，諸如一影印機、一掃描器、一印表機、一遊戲控制台、一電視機、一機上式視訊散佈或記錄系統、一電纜箱、一個人數位媒體播放器、一工廠自動化系統、一汽車電腦系統或一醫療裝置。(用以描述系統之此等各種實例之術語(如本文中使用之許多其他術語)可共用一些參照物，且因而不應藉由所列出之其他項加以狹隘地理解)。
在一典型的基於處理器之裝置(諸如系統10)中，諸如微處理器之一處理器12控制系統10中之系統功能及請求之處理。進一步言之，處理器12可包括共用系統控制之複數個處理器。處理器12可直接或間接耦合至系統10中之元件之各者，使得處理器12藉由執行可儲存於系統10內或系統10外部之指令而控制系統10。
根據本文中描述之實施例，系統10包含可在處理器12之控制下 操作之一狀態機引擎14。狀態機引擎14可採用任何自動機理論。例如，狀態機引擎14可採用數個狀態機架構之一者，包含(但不限於)Mealy架構、Moore架構、有限狀態機(FSM)、確定性FSM(DFSM)、位元平行狀態機(BPSM)等等。雖然可使用多種架構，但是為論述目的，本申請案引用FSM。然而，熟習此項技術者應瞭解，可使用多種狀態機架構之任一者來採用所述技術。
如下文進一步論述，狀態機引擎14可包含數個(例如，一或多個)有限狀態機(FSM)晶格(例如，一晶片之核心)。為本申請案之目的，術語「晶格」指代元件(例如，布林單元、計數器單元、狀態機元件、狀態轉變元件)之一組織框架(例如，路由矩陣、路由網路、訊框)。此外，「晶格」可具有任何合適的形狀、結構或階層式組織(例如，柵格、立方形、球形、級聯)。各FSM晶格可實施各自並行接收及分析相同資料之多個FSM。進一步言之，FSM晶格可配置成群組(例如，叢集)，使得FSM晶格之叢集可並行分析相同輸入資料。進一步言之，狀態機引擎14之FSM晶格之叢集可配置在一階層式結構中，其中來自階層式結構之一較低層級上之狀態機晶格之輸出可用作為至一較高層級上之狀態機晶格之輸入。藉由透過階層式結構使狀態機引擎14之平行FSM晶格之叢集串聯地級聯，可分析(例如，評估、搜尋等等)日益複雜的圖案。
進一步言之，基於狀態機引擎14之階層式平行組態，狀態機引擎14可用於利用高處理速度之系統中之複雜資料分析(例如，圖案識別或其他處理)。例如，本文中描述之實施例可併入具有1千兆位元組/秒之處理速度之系統中。因此，利用狀態機引擎14，可迅速分析來自高速記憶體裝置或其他外部裝置之資料。狀態機引擎14可根據若干準則(例如，搜尋項)大約同時(例如，在單個裝置循環期間)分析一資料串流。狀態機引擎14之一層級上之一FSM叢集內之FSM晶格之各者 可大約同時自資料串流接收相同搜尋項，且平行FSM晶格之各者可以處理準則判定該項是否將狀態機引擎14推進至下一狀態。狀態機引擎14可根據相對較大數目個準則(例如，大於100個、大於110個或大於10,000個準則)分析諸項。因為FSM晶格並行操作，所以其等可將準則應用於具有一相對較高頻寬之一資料串流(例如，大於或大體上等於1千兆位元組/秒之一資料串流)而不使資料串流減慢。
在一實施例中，狀態機引擎14可經組態以識別(例如，偵測)一資料串流中之大量圖案。例如，狀態機引擎14可用以偵測使用者或其他實體可能希望分析之多種類型的資料串流之一或多者中之一圖案。例如，狀態機引擎14可經組態以分析經由一網路接收之一資料串流，諸如經由網際網路接收之封包或經由一蜂巢式網路接收之語音或資料。在一實例中，狀態機引擎14可經組態以分析垃圾郵件或惡意軟體之一資料串流。資料串流可被接收為一串列資料串流，其中以具有意義之一順序(諸如以時間、詞彙或語義顯著之順序)接收資料。或者，資料串流可經並行或無序接收，且接著藉由(例如)對經由網際網路接收之封包進行重新排序而轉換為一串列資料串流。在一些實施例中，資料串流可串列地呈現項，但是可並行接收表達該等項之各者之位元。資料串流可自系統10外部之一源接收，或可藉由詢問諸如記憶體16之一記憶體裝置及由儲存於記憶體16中之資料形成資料串流而形成。在其他實例中，狀態機引擎14可經組態以識別拼寫某一字之一字元序列、指定一基因之一基因鹼基對序列、形成一影像之一部分之一圖像或視訊檔案中之一位元序列、形成一程式之一部分之一可執行檔案中之一位元序列或形成一歌曲或一口語片語之一部分之一音訊檔案中之一位元序列。待分析之資料串流可包含呈二進制格式或其他格式(例如，十進位、ASCII等等)之多個資料位元。該串流可編碼具有單個數位或多個數位(例如，若干二進制數位)之資料。
如應了解，系統10可包含記憶體16。記憶體16可包含揮發性記憶體，諸如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、同步DRAM(SDRAM)、雙倍資料速率DRAM(DDR SDRAM)、DDR2 SDRAM、DDR3 SDRAM等等。記憶體16亦可包含非揮發性記憶體，諸如唯讀記憶體(ROM)、PC-RAM、矽-氧化物-氮化物-氧化物-矽(SONOS)記憶體、金屬-氧化物-氮化物-氧化物-矽(MONOS)記憶體、基於多晶矽浮動閘極之記憶體及/或結合揮發性記憶體使用之各種架構之其他類型的快閃記憶體(例如，NAND記憶體、NOR記憶體等等)。記憶體16可包含可提供待由狀態機引擎14分析之資料之一或多個記憶體裝置，諸如DRAM裝置。如本文中所使用，術語「提供」一般可指代引導、輸入、插入、發佈、路由、發送、傳送、傳輸、產生、給定、輸出、放置、寫入等等。此等裝置可稱為或包含固態磁碟(SSD)、多媒體卡(MMC)、安全數位(SD)卡、緊密快閃(CF)卡或任何其他合適的裝置。進一步言之，應了解，此等裝置可經由任何合適的介面(諸如通用串列匯流排(USB)、周邊組件互連(PCI)、PCI Express(PCI-E)、小型電腦系統介面(SCSI)、IEEE 1394(Firewire)或任何其他合適的介面)耦合至系統10。為促進記憶體16(諸如快閃記憶體裝置)之操作，系統10可包含一記憶體控制器(未圖解說明)。如應了解，記憶體控制器可為一獨立裝置或其可與處理器12成一體。此外，系統10可包含一外部儲存器18，諸如一磁性儲存裝置。外部儲存器亦可將輸入資料提供至狀態機引擎14。
系統10可包含數個額外元件。例如，如關於圖8更詳細地描述，一編譯器20可用以組態(例如，程式化)狀態機引擎14。一輸入裝置22亦可耦合至處理器12以容許一使用者將資料輸入至系統10中。例如，一輸入裝置22可用以將資料輸入至記憶體16中以供狀態機引擎14隨後分析。例如，輸入裝置22可包含按鈕、交換元件、一鍵盤、一光筆、 一尖筆、一滑鼠及/或一語音識別系統。諸如一顯示器之一輸出裝置24亦可耦合至處理器12。例如，顯示器24可包含一LCD、一CRT、LED及/或一音訊顯示器。該系統亦可包含用於介接一網路(諸如網際網路)之一網路介面裝置26，諸如一網路介面卡(NIC)。如應了解，取決於系統10之應用，系統10可包含許多其他組件。
圖2至圖5圖解說明一FSM晶格30之一實例。在一實例中，FSM晶格30包括區塊32之一陣列。如將描述，各區塊32可包含對應於一FSM中之複數個狀態之複數個可選擇性地耦合之硬體元件(例如，可組態元件及/或專用元件)。類似於一FSM中之一狀態，一硬體元件可分析一輸入串流並基於輸入串流啟動一下游硬體元件。
可組態元件可經組態(例如，程式化)以實施許多不同功能。例如，可組態元件可包含階層式地組織成列38(圖3及圖4中所示)及區塊32(圖2及圖3中所示)之狀態機元件(SME)34、36(圖5中所示)。SME亦可被視為狀態轉變元件(STE)。為了在經階層式組織之SME 34、36之間路由信號，可使用可組態交換元件之一階層，包含區塊間交換元件40(圖2及圖3中所示)、區塊內交換元件42(圖3及圖4中所示)及列內交換元件44(圖4中所示)。
如上所述，交換元件可包含路由結構及緩衝器。SME 34、36可對應於由FSM晶格30實施之一FSM之一狀態。SME 34、36可藉由使用如下文描述之可組態交換元件而耦合在一起。因此，可藉由以下各者對FSM晶格30實施一FSM：組態SME 34、36以對應於狀態功能且選擇性地將SME 34、36耦合在一起以對應於FSM中之狀態之間的轉變。
圖2圖解說明一FSM晶格30之一實例之一整體視圖。FSM晶格30包含可選擇性地與可組態區塊間交換元件40耦合在一起之複數個區塊32。區塊間交換元件40可包含導體46(例如，導線、跡線等等)及緩衝器48以及50。在一實例中，包含緩衝器48及50以控制至/來自區塊間 交換元件40之信號之連接及時序。如下文進一步描述，緩衝器48可經提供以緩衝在區塊32之間發送之資料，而緩衝器50可經提供以緩衝在區塊間交換元件40之間發送之資料。此外，區塊32可選擇性地耦合至用於接收信號(例如，資料)且將資料提供至區塊32之一輸入區塊52(例如，一資料輸入埠)。區塊32亦可選擇性地耦合至用於將信號自區塊32提供至一外部裝置(例如，另一FSM晶格30)之一輸出區塊54(例如，一輸出埠)。FSM晶格30亦可包含一程式設計介面56以(例如，經由一影像、程式)組態FSM晶格30。影像可組態(例如，設定)SME 34、36之狀態。例如，影像可組態SME 34、36以依某一方式對輸入區塊52處之一給定輸入作出反應。例如，可設定SME 34、36以在輸入區塊52處接收到字元「a」時輸出一高信號。
在一實例中，輸入區塊52、輸出區塊54及/或程式設計介面56可被實施為暫存器使得至暫存器之寫入或自暫存器之讀取提供資料至各自元件或自各自元件提供資料。因此，可將來自儲存於對應於程式設計介面56之暫存器中之影像之位元載入於SME 34、36上。雖然圖2圖解說明一區塊32、輸入區塊52、輸出區塊54及一區塊間交換元件40之間的特定數目個導體(例如，導線、跡線)，但是應瞭解在其他實例中，可使用更少或更多個導體。
圖3圖解說明一區塊32之一實例。一區塊32可包含可選擇性地與可組態區塊內交換元件42耦合在一起之複數列38。此外，一列38可使用區塊間交換元件40選擇性地耦合至另一區塊32內之另一列38。一列38包含組織成在本文中稱為含兩個元件之群組(GOT)60之元件對之複數個SME 34、36。在一實例中，一區塊32包括十六(16)列38。
圖4圖解說明一列38之一實例。一GOT 60可藉由可組態列內交換元件44選擇性地耦合至列38內之其他GOT 60及任何其他元件(例如，一專用元件58)。一GOT 60亦可使用區塊內交換元件42耦合至其他列 38中之其他GOT 60，或使用一區塊間交換元件40耦合至其他區塊32中之其他GOT 60。在一實例中，一GOT 60具有第一輸入62及第二輸入64以及一輸出66。如將參考圖5進一步圖解說明，第一輸入62耦合至GOT 60之一第一SME 34，且第二輸入64耦合至GOT 60之一第二SME 36。
在一實例中，列38包含第一複數個列互連導體68及第二複數個列互連導體70。在一實例中，一GOT 60之一輸入62、64可耦合至一或多個列互連導體68、70，且一輸出66可耦合至一或多個列互連導體68、70。在一實例中，第一複數個列互連導體68可耦合至列38內之各GOT 60之各SME 34、36。第二複數個列互連導體70可耦合至列38內之各GOT 60之僅一SME 34、36，但無法耦合至GOT 60之另一SME 34、36。在一實例中，如將關於圖5更佳地圖解說明，第二複數個列互連導體70之第一半部分可耦合至一列38內之SME 34、36之第一半部分(來自各GOT 60之一SME 34、36)，且第二複數個列互連導體70之第二半部分可耦合至一列38內之SME 34、36之第二半部分(來自各GOT 60之另一SME 34、36)。第二複數個列互連導體70與SME 34、36之間的有限連接能力在本文中被稱為「同位」。在一實例中，列38亦可包含一專用元件58，諸如計數器、可組態布林邏輯元件、查找表、RAM、場可組態閘陣列(FPGA)、特定應用積體電路(ASIC)、可組態處理器(例如，微處理器)或用於執行一專用功能之其他元件。
在一實例中，專用元件58包括一計數器(在本文中亦被稱為計數器58)。在一實例中，計數器58包括一12位元可組態遞減計數器。12位元可組態計數器58具有一計數輸入、一重設輸入及零計數輸出。計數輸入在經確證時使計數器58之值累減1。重設輸入在經確證時使計數器58自一相關聯暫存器載入一初始值。對於12位元計數器58，可載入至多一12位元數字作為初始值。當計數器58之值累減至零(0)時， 確證零計數輸出。計數器58亦具有至少兩個模式：脈衝及保持。當將計數器58設定為脈衝模式時，在計數器58達到零時確證零計數輸出。例如，在處理緊隨其後之下一資料位元組期間確證零計數輸出，此導致計數器58在時間上相對於輸入字元循環偏移。在下一字元循環之後，不再確證零計數輸出。以此方式，例如，在脈衝模式中，零計數輸出被確證達一輸入字元處理循環。當將計數器58設定為保持模式時，零計數輸出在計數器58累減至零之時脈循環期間經確證，且保持確證直至藉由正經確證的重設輸入重設計數器58。
在另一實例中，專用元件58包括布林邏輯。例如，布林邏輯可用以執行邏輯函數，諸如AND、OR、NAND、NOR、積項之和(SoP)、否定輸出積項之和(NSoP)、否定輸出和項之積(NPoS)及和項之積(PoS)函數。此布林邏輯可用以自FSM晶格30中之終端狀態SME(如本文隨後論述，對應於一FSM之終端節點)提取資料。所提取的資料可用以將狀態資料提供至其他FSM晶格30及/或提供用以重組態FSM晶格30或重組態另一FSM晶格30之組態資料。
圖5圖解說明一GOT 60之一實例。GOT 60包含具有輸入62、64且使其等輸出72、74耦合至一OR(或)閘76及一3對1多工器78之一第一SME 34及一第二SME 36。3對1多工器78可經設定以將GOT 60之輸出66耦合至第一SME 34、第二SME 36或OR閘76。OR閘76可用以將兩個輸出72、74耦合在一起以形成GOT 60之共同輸出66。在一實例中，如上文論述，第一SME 34及第二SME 36展現同位，在第一SME 34之輸入62可耦合至一些列互連導體68且第二SME 36之輸入64可耦合至其他列互連導體70之情況下，可產生可克服同位問題之共同輸出66。在一實例中，一GOT 60內之兩個SME 34、36可藉由設定交換元件79之任一者或二者而級聯及/或迴圈回至其等自身。SME 34、36可藉由將SME 34、36之輸出72、74耦合至另一SME 34、36之輸入62、 64而級聯。SME 34、36可藉由將輸出72、74耦合至其等自身輸入62、64而迴圈回至其等自身。因此，第一SME 34之輸出72可不耦合至第一SME 34之輸入62及第二SME 36之輸入64之任一者、耦合至第一SME 34之輸入62及第二SME 36之輸入64之一者或二者。此外，由於輸入62、64之各者可耦合至複數個列路由線，故可利用一OR閘以選擇來自沿輸入62、64之此等列路由線之輸入以及輸出72、74之任一者。
在一實例中，一狀態機元件34、36包括並聯耦合至一偵測線82之複數個記憶體單元80，諸如通常用於動態隨機存取記憶體(DRAM)中之記憶體單元。一此記憶體單元80包括可設定為一資料狀態(諸如對應於一高值或一低值(例如，1或0)之一資料狀態)之一記憶體單元。記憶體單元80之輸出耦合至偵測線82且至記憶體單元80之輸入基於資料串流線84上之資料接收信號。在一實例中，解碼輸入區塊52處之一輸入以選擇記憶體單元80之一或多者。選定記憶體單元80將其所儲存的資料狀態作為一輸出提供至偵測線82上。例如，可將在輸入區塊52處接收之資料提供至一解碼器(未展示)且解碼器可選擇資料串流線84之一或多者。在一實例中，解碼器可將一8位元ACSII字元轉換至256個資料串流線84之對應1。
因此，在一記憶體單元80被設定為一高值且資料串流線84上之資料選擇該記憶體單元80時，該記憶體單元80將一高信號輸出至偵測線82。當資料串流線84上之該資料選擇記憶體單元80且記憶體單元80被設定為一低值時，該記憶體單元80將一低信號輸出至偵測線82。偵測線82上來自記憶體單元80之輸出係藉由一偵測單元86加以感測。
在一實例中，一輸入線62、64上之信號將各自偵測單元86設定為一作用中狀態或非作用中狀態。當設定為非作用中狀態時，不顧慮各自偵測線82上之信號，偵測單元86在各自輸出72、74上輸出一低信 號。當設定為一作用中狀態時，偵測單元86在自各自SME 34、36之記憶體單元80之一者偵測到一高信號時在各自輸出72、74上輸出一高信號。當處於作用中狀態時，偵測單元86在來自各自SME 34、36之所有記憶體單元80之信號為低時在各自輸出72、74上輸出一低信號。
在一實例中，一SME 34、36包含256個記憶體單元80且各記憶體單元80耦合至一不同資料串流線84。因此，一SME 34、36可經程式化以在資料串流線84之一選定者或多者在其上具有一高信號時輸出一高信號。例如，SME 34可具有設定為高之一第一記憶體單元80(例如，位元0)及設定為低之所有其他記憶體單元80(例如，位元1至255)。當各自偵測單元86處於作用中狀態時，SME 34在對應於位元0之資料串流線84在其上具有一高信號時在輸出72上輸出一高信號。在其他實例中，可藉由將適當的記憶體單元80設定為一高值來設定SME 34以在多個資料串流線84之一者在其上具有一高信號時輸出一高信號。
在一實例中，可藉由自一相關聯暫存器讀取位元而將一記憶體單元80設定為高值或低值。因此，可藉由將由編譯器20產生之一影像儲存至暫存器中且將暫存器中之位元載入至相關聯記憶體單元80中來組態SME 34。在一實例中，由編譯器20產生之影像包含高及低(例如，1及0)位元之二進制影像。影像可組態FSM晶格30以藉由使SME 34、36級聯而實施一FSM。例如，可藉由將偵測單元86設定為作用中狀態而將一第一SME 34設定為一作用中狀態。第一SME 34可經設定以在對應於位元0之資料串流線84在其上具有一高信號時輸出一高信號。第二SME 36最初可被設定為一非作用中狀態，但是可在作用中時經設定以在對應於位元1之資料串流線84在其上具有一高信號時輸出一高信號。可藉由設定第一SME 34之輸出72以耦合至第二SME 36之輸入64而使第一SME 34及第二SME 36級聯。因此，當在對應於位 元0之資料串流線84上感測到一高信號時，第一SME 34在輸出72上輸出一高信號且將第二SME 36之偵測單元86設定為一作用中狀態。當在對應於位元1之資料串流線84上感測到一高信號時，第二SME 36在輸出74上輸出一高信號以啟動另一SME 36或用於自FSM晶格30輸出。
在一實例中，在單個實體裝置上實施單個FSM晶格30，然而在其他實例中，可在單個實體裝置(例如，實體晶片)上實施兩個或兩個以上FSM晶格30。在一實例中，各FSM晶格30可包含一相異資料輸入區塊52、一相異輸出區塊54、一相異程式設計介面56及一相異可組態元件集合。此外，各可組態元件集合可對其等對應資料輸入區塊52處之資料作出反應(例如，輸出一高或低信號)。例如，對應於一第一FSM晶格30之一第一可組態元件集合可對對應於第一FSM晶格30之一第一資料輸入區塊52處之資料作出反應。對應於一第二FSM晶格30之一第二可組態元件集合可對對應於第二FSM晶格30之一第二資料輸入區塊52處之資料作出反應。因此，各FSM晶格30包含一可組態元件集合，其中不同之可組態元件集合可對不同輸入資料作出反應。類似地，各FSM晶格30及各對應可組態元件集合可提供一相異輸出。在一些實例中，來自一第一FSM晶格30之一輸出區塊54可耦合至一第二FSM晶格30之一輸入區塊52，使得用於第二FSM晶格30之輸入資料可包含來自一系列FSM晶格30之一階層式配置中之第一FSM晶格30之輸出資料。
在一實例中，用於載入至FSM晶格30上之一影像包括用於組態FSM晶格30內之可組態元件、可組態交換元件及專用元件之複數個資料位元。在一實例中，可將影像載入至FSM晶格30上以組態FSM晶格30以基於某些輸入提供一所要輸出。輸出區塊54可基於可組態元件對資料輸入區塊52處之資料的反應而提供來自FSM晶格30的輸出。來自輸出區塊54之一輸出可包含指示一給定圖案之一匹配之單個位元、包 括指示匹配及不匹配於複數個圖案之複數個位元之一字組，及對應於所有或某些可組態元件在給定時刻之狀態之一狀態向量。如所述，一狀態機引擎(諸如狀態機引擎14)中可包含數個FSM晶格30以執行資料分析，諸如圖案識別(例如，話音識別、影像識別等等)、信號處理、成像、電腦視覺、密碼編譯及其他。
圖6圖解說明可藉由FSM晶格30實施之一有限狀態機(FSM)之一例示性模型。FSM晶格30可組態(例如，程式化)為一FSM之一實體實施方案。可將FSM表示為圖90(例如，有向圖、無向圖、偽圖)，其含有一或多個根節點92。除根節點92之外，FSM亦可由透過一或多個邊緣98連接至根節點92及其他標準節點94之若干標準節點94及終端節點96構成。一節點92、94、96對應於FSM中之一狀態。邊緣98對應於狀態之間的轉變。
節點92、94、96之各者可處於作用中或非作用中狀態。當處於非作用中狀態時，節點92、94、96並未對輸入資料作出反應(例如，回應)。當處於作用中狀態時，節點92、94、96可對輸入資料作出反應。當輸入資料匹配於由一上游節點92、94與該節點下游之一節點94、96之間之一邊緣98指定之準則時，上游節點92、94可藉由啟動下游節點94、96而對輸入資料作出反應。例如，當指定字元「b」之一第一節點94處於作用中且接收字元「b」作為輸入資料時，該第一節點94將啟動藉由一邊緣98連接至該第一節點94之一第二節點94。如本文中使用，「上游」指代一或多個節點之間之一關係，其中在一或多個其他節點上游(或在迴圈或回饋組態之情況中，在其自身上游)之一第一節點指代其中第一節點可啟動該一或多個其他節點(或在迴圈之情況中，可啟動其自身)之情境。類似地，「下游」指代其中在一或多個其他節點下游(或在迴圈之情況中，在其自身下游)之一第一節點可藉由該一或多個其他節點啟動(或在迴圈之情況中，可藉由其自身啟 動)之一關係。因此，術語「上游」及「下游」在本文中係用以指代一或多個節點之間之關係，但是此等術語並不排除使用迴圈或節點之間之其他非線性路徑。
在圖90中，根節點92可最初經啟動且可在輸入資料匹配於來自根節點92之一邊緣98時啟動下游節點94。當輸入資料匹配於來自節點94之一邊緣98時，節點94可啟動節點96。在接收輸入資料時，可以此方式啟動貫穿圖90之節點94、96。一終端節點96對應於輸入資料中之一所關注序列之一匹配。因此，啟動一終端節點96指示已接收所關注序列作為輸入資料。在FSM晶格30實施一圖案識別功能之背景內容中，到達一終端節點96可指示已在輸入資料中偵測到一所關注特定圖案。
在一實例中，各根節點92、標準節點94及終端節點96可對應於FSM晶格30中之一可組態元件。各邊緣98可對應於可組態元件之間之連接。因此，轉變至另一標準節點94或一終端節點96(例如，具有連接至另一標準節點94或一終端節點96之一邊緣98)之一標準節點94對應於轉變至(例如，將一輸出提供至)另一可組態元件之一可組態元件。在一些實例中，根節點92並不具有一對應可組態元件。
如應了解，雖然節點92被描述為一根節點且節點96被描述為終端節點，但是無須存在一特定「開始」或根節點，且無須存在一特定「結束」或輸出節點。換言之，任何節點皆可為一起始點且任何節點可提供輸出。
當程式化FSM晶格30時，可組態元件之各者亦可處於一作用中或非作用中狀態。一給定可組態元件在非作用中時並未對一對應資料輸入區塊52處之輸入資料作出反應。一作用中可組態元件可對資料輸入區塊52處之輸入資料作出反應，且可在輸入資料匹配於可組態元件之設定時啟動一下游可組態元件。當一可組態元件對應於一終端節點96 時，可組態元件可耦合至輸出區塊54以將一匹配之一指示提供至一外部裝置。
經由程式設計介面56載入至FSM晶格30上之一影像可組態該等可組態元件及專用元件以及該等可組態元件與專用元件之間之連接，使得基於對資料輸入區塊52處之資料作出的反應透過節點之循序啟動實施一所要FSM。在一實例中，一可組態元件保持作用中達單個資料循環(例如，單個字元、字元集、單個時脈循環)且接著變為非作用中，除非藉由一上游可組態元件重新啟動。
可認為一終端節點96儲存一經壓縮之過去事件歷史。例如，需要到達一終端節點96之輸入資料之一或多個圖案可由該終端節點96之啟動表示。在一實例中，由一終端節點96提供之輸出係二進制，例如，輸出指示是否已匹配於所關注圖案。在圖90中終端節點96對標準節點94之比率可相當小。換言之，雖然在FSM中存在高複雜度，但是比較而言FSM之輸出可為小。
在一實例中，FSM晶格30之輸出可包括一狀態向量。狀態向量包括FSM晶格30之可組態元件之狀態(例如，啟動或未經啟動)。在另一實例中，狀態向量可包含可組態元件之全部或一子集之狀態(無論可組態元件是否對應於一終端節點96)。在一實例中，狀態向量包含對應於終端節點96之可組態元件之狀態。因此，輸出可包含由圖90之全部終端節點96提供之指示之一集合。可將狀態向量表示為一字組，其中由各終端節點96提供之二進制指示包括該字組之一位元。終端節點96之此編碼可對FSM晶格30提供偵測狀態(是否已偵測到所關注序列及已偵測到何種所關注序列)之一有效指示。
如上文提及，FSM晶格30可經程式化以實施一圖案識別功能。例如，FSM晶格30可經組態以識別輸入資料中之一或多個資料序列(例如，簽章、圖案)。當藉由FSM晶格30識別一所關注資料序列時，可 在輸出區塊54處提供該識別之一指示。在一實例中，圖案識別可識別一串符號(例如，ASCII字元)以(例如)識別網路資料中之惡意軟體或其他資料。
圖7圖解說明階層式結構100之一實例，其中FSM晶格30之兩個層級係串聯耦合且用以分析資料。具體言之，在經圖解說明之實施例中，階層式結構100包含串聯配置之一第一FSM晶格30A及一第二FSM晶格30B。各FSM晶格30包含接收資料輸入之一各自資料輸入區塊52、接收組態信號之一程式設計介面區塊56及一輸出區塊54。
第一FSM晶格30A經組態以在一資料輸入區塊處接收輸入資料，例如原始資料。第一FSM晶格30A對如上所述之輸入資料作出反應並在一輸出區塊處提供一輸出。將來自第一FSM晶格30A之輸出發送至第二FSM晶格30B之一資料輸入區塊。接著，第二FSM晶格30B可基於由第一FSM晶格30A提供之輸出作出反應並提供階層式結構100之一對應輸出信號102。兩個FSM晶格30A及30B之此階層式串聯耦合提供將關於一壓縮字組中之過去事件之資料自一第一FSM晶格30A提供至一第二FSM晶格30B之一構件。所提供之資料實際上可為已由第一FSM晶格30A記錄之複雜事件(例如，所關注序列)之一彙總。
圖7中所示之FSM晶格30A、30B之兩層級階層100容許兩個獨立程式基於相同資料串流而操作。該兩層級階層可類似於模型化為不同區域之一生物大腦中之視覺識別。在此模型下，該等區域實際上係不同圖案識別引擎，其等各自執行一類似計算功能(圖案匹配)但使用不同程式(簽章)。藉由將多個FSM晶格30A、30B連接在一起，可獲得關於資料串流輸入之增加知識。
階層之第一層級(藉由第一FSM晶格30A實施)可(例如)對一原始資料串流直接執行處理。例如，可在第一FSM晶格30A之一輸入區塊52處接收一原始資料串流且第一FSM晶格30A之可組態元件可對該原 始資料串流作出反應。階層之第二層級(藉由第二FSM晶格30B實施)可處理來自第一層級之輸出。例如，第二FSM晶格30B在第二FSM晶格30B之一輸入區塊52處接收來自第一FSM晶格30A之一輸出區塊54之輸出，且第二FSM晶格30B之可組態元件可對第一FSM晶格30A之輸出作出反應。因此，在此實例中，第二FSM晶格30B並未接收原始資料串流作為一輸入，而係接收藉由如藉由第一FSM晶格30A判定之原始資料串流匹配之所關注圖案之指示。第二FSM晶格30B可實施識別來自第一FSM晶格30A之輸出資料串流中之圖案之一FSM。應了解，除接收來自FSM晶格30A之輸出以外，第二FSM晶格30B亦可接收來自多個其他FSM晶格之輸入。同樣地，第二FSM晶格30B可接收來自其他裝置之輸入。第二FSM晶格30B可組合此等多個輸入以產生輸出。
圖8圖解說明一編譯器將原始程式碼轉換為用以組態一FSM晶格(諸如晶格30)之一影像以實施一FSM之一方法110之一實例。方法110包含：將原始程式碼剖析為一語法樹(方塊112)；將語法樹轉換為一自動機(方塊114)；最佳化該自動機(方塊116)；將該自動機轉換為一接線對照表(netlist)(方塊118)；將該接線對照表放置於硬體上(方塊120)；路由該接線對照表(方塊122)；及發佈所得影像(方塊124)。
在一實例中，編譯器20包含容許軟體開發者產生影像以實施FSM晶格30上之FSM之一應用程式設計介面(API)。編譯器20提供將原始程式碼中之正規表達式之一輸入集合轉換為經組態以組態FSM晶格30之一影像之方法。編譯器20可藉由用於具有一馮．諾伊曼架構之一電腦之指令加以實施。此等指令可使電腦上之一處理器12實施編譯器20之功能。例如，該等指令在藉由處理器12執行時可使處理器12對可存取至處理器12之原始程式碼執行如方塊112、114、116、118、120、122及124中描述之動作。
在一實例中，原始程式碼描述用於識別一符號群組內之符號圖案之搜尋字串。為描述搜尋字串，原始程式碼可包含複數個正規表達式(regex)。一正規表達式可為用於描述一符號搜尋圖案之一字串。正規表達式廣泛用於各種電腦領域中，諸如程式設計語言、文書編輯器、網路安全及其他領域。在一實例中，由編譯器支援之正規表達式包含用於分析未經結構化資料之準則。未經結構化資料可包含自由形式之資料且不具有應用於資料內之字組之索引。字組可包含資料內可列印及不可列印之位元組之任何組合。在一實例中，編譯器可支援多種不同原始程式碼語言以用於實施包含Perl(例如，Perl可相容正規表達式(PCRE))、PHR、Jave及NET語言之正規表達式。
在方塊112處，編譯器20可剖析原始程式碼以形成關係連接之運算子(relationally connected operator)之一配置，其中不同類型的運算子對應於藉由原始程式碼實施之不同函式(例如，藉由原始程式碼中之正規表達式實施之不同函式)。剖析原始程式碼可產生原始程式碼之一通用表示。在一實例中，通用表示包括呈稱作一語法樹之一樹形圖之形式之原始程式碼中之正規表達式之一經編碼表示。本文中描述之實例引用作為一語法樹(亦稱作一「抽象語法樹」)之配置，然而在其他實例中可使用一具體語法樹或其他配置。
如上所述，因為編譯器20可支援原始程式碼之多種語言，所以剖析將原始程式碼轉換為一非語言特定表示(例如一語法樹)而不顧慮語言。因此，藉由編譯器20進行之進一步處理(方塊114、116、118、120)可自一共同輸入結構發揮作用，而不顧慮原始程式碼之語言。
如上所述，語法樹包含關係連接之複數個運算子。一語法樹可包含多種不同類型的運算子。例如，不同運算子可對應於原始程式碼中藉由正規表達式實施之不同函式。
在方塊114處，將語法樹轉換為一自動機。一自動機包括一FSM 之一軟體模型且因此可分類為確定性或非確定性。一確定性自動機在一給定時間具有單個執行路徑，而一非確定性自動機具有多個並行執行路徑。自動機包括複數個狀態。為將語法樹轉換為一自動機，語法樹中之運算子及運算子之間的關係轉換為狀態，其中該等狀態之間具有轉變。在一實例中，可部分基於FSM晶格30之硬體而轉換自動機。
在一實例中，用於自動機之輸入符號包含字母表之符號、數字0至9及其他可列印字元。在一實例中，輸入符號係由位元組值0至255(包含0及255)表示。在一實例中，一自動機可表示為一有向圖，其中該圖之節點對應於狀態集合。在一實例中，一輸入符號α上自狀態p至狀態q之一轉變(即，δ(p,α))係由自節點p至節點q之一有向連接展示。 在一實例中，一自動機之一反轉產生一新自動機，其中某個符號α上之各轉變p→q在相同符號上反轉q→p。在一反轉中，開始狀態變為一最終狀態且最終狀態變為開始狀態。在一實例中，由一自動機識別(例如，匹配)之語言係在循序地輸入至自動機中時將到達一最終狀態之全部可能字元字串組。由自動機識別之語言中之各字串追蹤自開始狀態至一或多個最後終態之一路徑。
在方塊116處，在建構自動機之後，該自動機經最佳化以減小其複雜度及大小等等。可藉由組合冗餘狀態最佳化該自動機。
在方塊118處，將經最佳化之自動機轉換為一接線對照表。將該自動機轉換為一接線對照表將該自動機之各狀態映射至FSM晶格30上之一硬體元件(例如，SME 34、SME 36、其他元件)並判定硬體元件之間的連接。
在方塊120處，放置接線對照表以選擇目標裝置之對應於接線對照表之各節點之一特定硬體元件(例如，SME 34、SME 36、專用元件58)。在一實例中，放置基於FSM晶格30之一般輸入及輸出約束來選擇各特定硬體元件。
在方塊122處，路由所放置的接線對照表以判定用於可組態交換元件(例如，區塊間交換元件40、區塊內交換元件42及列內交換元件44)之設定，以將選定硬體元件耦合在一起以達成藉由接線對照表描述之連接。在一實例中，藉由判定FSM晶格30之將用以連接選定硬體元件之特定導體及用於可組態交換元件之設定之特定導體來判定用於可組態交換元件之設定。與方塊120處之放置相比，路由可計及硬體元件之間的連接之更多特定限制。因此，路由可調整如藉由全域放置判定之一些硬體元件之位置以鑑於FSM晶格30上之導體之實際限制而作出適當連接。
一旦放置及路由接線對照表，便可將該經放置及路由之接線對照表轉換為用於組態一FSM晶格30之複數個位元。該複數個位元在本文中稱為一影像(例如，二進制影像)。
在方塊124處，藉由編譯器20發佈一影像。影像包括用於組態FSM晶格30之特定硬體元件之複數個位元。可將位元載入至FSM晶格30上以組態SME 34、36、專用元件58及可組態交換元件之狀態，使得經程式化FSM晶格30實施具有由原始程式碼描述之功能性之一FSM。放置(方塊120)及路由(方塊122)可將FSM晶格30中之特定位置處之特定硬體元件映射至自動機中之特定狀態。因此，影像中之位元可組態特定硬體元件以實施(若干)所要功能。在一實例中，可藉由將機器碼保存至一電腦可讀媒體來發佈該影像。在另一實例中，可藉由在一顯示裝置上顯示該影像來發佈該影像。在又另一實例中，可藉由將該影像發送至另一裝置(諸如用於將該影像載入至FSM晶格30上之一組態裝置)來發佈該影像。在又另一實例中，可藉由將該影像載入至一FSM晶格(例如，FSM晶格30)上來發佈該影像。
在一實例中，可藉由將來自一影像之位元值直接載入至SME 34、36及其他硬體元件或藉由將該影像載入至一或多個暫存器中且接 著將來自暫存器之位元值寫入至SME 34、36及其他硬體元件而將該影像載入至FSM晶格30上。在一實例中，FSM晶格30之硬體元件(例如，SME 34、36、專用元件58、可組態交換元件40、42、44)經記憶體映射使得一組態裝置及/或電腦可藉由將影像寫入至一或多個記憶體位址而將影像載入至FSM晶格30上。
可至少部分機器或電腦實施本文中描述之方法實例。一些實例可包含使用指令編碼之一電腦可讀媒體或機器可讀媒體，該等指令可操作以組態一電子裝置以執行如上文實例中描述之方法。此等方法之一實施方案可包含程式碼，諸如微碼、組合語言碼、一較高階語言碼或類似物。此程式碼可包含用於執行各種方法之電腦可讀指令。程式碼可形成電腦程式產品之部分。進一步言之，程式碼可在執行期間或在其他時間有形地儲存在一或多個揮發性或非揮發性電腦可讀媒體上。此等電腦可讀媒體可包含(但不限於)硬碟、可抽換式磁碟、可抽換式光碟(例如，光碟及數位視訊光碟)、磁盒、記憶體卡或棒、隨機存取記憶體(RAM)、唯讀記憶體(ROM)等等。
現在參考圖9，圖解說明狀態機引擎14之一實施例(例如，一單晶片上之單個裝置)。如先前描述，狀態機引擎14經組態以經由一資料匯流排自一源(諸如記憶體16)接收資料。在經圖解說明之實施例中，資料可透過一匯流排介面(諸如第三代雙倍資料速率(DDR3)匯流排介面130)發送至狀態機引擎14。DDR3匯流排介面130可能夠以大於或等於1千兆位元組/秒之一速率交換(例如，提供及接收)資料。此一資料交換速率可大於狀態機引擎14分析資料之一速率。如應了解，取決於待分析之資料源，匯流排介面130可為用於將往返於一資料源之資料交換至狀態機引擎14之任何合適的匯流排介面，諸如一NAND快閃介面、周邊組件互連(PCI)介面、十億位元媒體獨立介面(GMMI)等等。如先前描述，狀態機引擎14包含經組態以分析資料之一或多個FSM晶 格30。各FSM晶格30可被分為兩個半晶格。在經圖解說明之實施例中，各半晶格可包含24K個SME(例如，SME 34、36)，使得晶格30包含48K個SME。晶格30可包括如先前關於圖2至圖5描述般配置之任何所要數目個SME。進一步言之，雖然僅圖解說明一FSM晶格30，但是狀態機引擎14可包含多個FSM晶格30，如先前描述。
可在匯流排介面130處接收待分析之資料並透過數個緩衝器及緩衝器介面將資料提供至FSM晶格30。在經圖解說明之實施例中，資料路徑包含資料緩衝器132、一指令緩衝器133、程序緩衝器134及一排內(IR)匯流排及程序緩衝器介面136。資料緩衝器132經組態以接收並暫時儲存待分析之資料。在一實施例中，存在兩個資料緩衝器132(資料緩衝器A及資料緩衝器B)。可將資料儲存在該兩個資料緩衝器132之一者中，而自另一資料緩衝器132清空資料以供FSM晶格30分析。匯流排介面130可經組態以將待分析之資料提供至資料緩衝器132直至資料緩衝器132已滿。在資料緩衝器132已滿之後，匯流排介面130可經組態以自由地用於其他目的(例如，提供來自一資料串流之其他資料直至資料緩衝器132可用於接收待分析之額外資料)。在經圖解說明之實施例中，資料緩衝器132可各自為32千位元組。指令緩衝器133經組態以經由匯流排介面130自處理器12接收指令，諸如對應於待分析之資料之指令及對應於組態狀態機引擎14之指令。IR匯流排及程序緩衝器介面136可促進將資料提供至程序緩衝器134。IR匯流排及程序緩衝器介面136可用以確保FSM晶格30按順序處理資料。IR匯流排及程序緩衝器介面136可協調資料、時序資料、包裝指令等等之交換，使得正確地接收並分析資料。一般言之，IR匯流排及程序緩衝器介面136容許透過FSM晶格30之一邏輯排並行分析多個資料集合。例如，多個實體裝置(例如，狀態機引擎14、晶片、分離裝置)可配置成一排且可經由IR匯流排及程序緩衝器介面136彼此提供資料。為本申 請案之目的，術語「排」指代連接至相同晶片選擇之狀態機引擎14之一集合。在經圖解說明之實施例中，IR匯流排及程序緩衝器介面136可包含一32位元資料匯流排。在其他實施例中，IR匯流排及程序緩衝器介面136可包含任何合適的資料匯流排，諸如一128位元資料匯流排。
在經圖解說明之實施例中，狀態機引擎14亦包含一解壓縮器138及一壓縮器140以幫助透過狀態機引擎14提供狀態向量資料。壓縮器140連同解壓縮器138一起工作使得可壓縮狀態向量資料以最小化資料提供時間。藉由壓縮狀態向量資料，可最小化匯流排利用時間。壓縮器140及解壓縮器138亦可經組態以處置變化叢發長度之狀態向量資料。藉由填補經壓縮狀態向量資料及包含關於各壓縮區域何時結束之一指示符，壓縮器140可透過狀態機引擎14改良總體處理速度。壓縮器140可用以在由FSM晶格30分析之後壓縮匹配結果資料。在一實施例中，可停用(例如，關閉)壓縮器140及解壓縮器138使得流動至壓縮器140及解壓縮器138及/或自壓縮器140及解壓縮器138流動之資料未經修改。
如先前描述，FSM晶格30之一輸出可包括一狀態向量。狀態向量包括FSM晶格30之SME 34、36之狀態(例如，經啟動或未經啟動)及計數器58之動態(例如，當前)計數。狀態機引擎14包含一狀態向量系統141，該狀態向量系統141具有一狀態向量快取記憶體142、一狀態向量記憶體緩衝器144、一狀態向量中間輸入緩衝器146及一狀態向量中間輸出緩衝器148。狀態向量系統141可用以儲存FSM晶格30之多個狀態向量且將一狀態向量提供至FSM晶格30以使FSM晶格30還原至對應於所提供的狀態向量之一狀態。各狀態向量可暫時儲存在狀態向量快取記憶體142中。例如，可儲存各SME 34、36之狀態，使得狀態可經還原且隨後用於進一步分析，同時釋放SME 34、36以進一步分析一 新資料集合(例如，搜尋項)。例如，如同一典型快取區，狀態向量快取記憶體142容許儲存狀態向量以供(此處)FSM晶格30快速擷取及使用。在經圖解說明之實施例中，狀態向量快取記憶體142可儲存至多512個狀態向量。
如應了解，可在一排中之不同狀態機引擎14(例如，晶片)之間交換狀態向量資料。可在不同狀態機引擎14之間交換狀態向量資料以用於以下各種目的，諸如：同步化狀態機引擎14之FSM晶格30之SME 34、36的狀態、跨多個狀態機引擎14執行相同功能、跨多個狀態機引擎14重現結果、跨多個狀態機引擎14級聯結果、儲存用以分析透過多個狀態機引擎14級聯之資料之SME 34、36之狀態的歷史等等。此外，應注意，在一狀態機引擎14內，狀態向量資料可用以快速地組態FSM晶格30之SME 34、36。例如，狀態向量資料可用以：將SME 34、36之狀態還原至一初始化狀態(例如，搜尋一新搜尋項)；將SME 34、36之狀態還原至先前狀態(例如，搜尋一先前搜尋之搜尋項)；及將SME 34、36之狀態改變為經組態用於一級聯組態(例如，以一級聯搜尋來搜尋一搜尋項)。在某些實施例中，可將狀態向量資料提供至匯流排介面130，使得可將狀態向量資料提供至處理器12(例如，用於分析狀態向量資料、重組態狀態向量資料以適用修改、重組態狀態向量資料以改良SME 34、36之效率等等)。
例如，在某些實施例中，狀態機引擎14可將經快取之狀態向量資料(例如，由狀態向量系統141儲存之資料)自FSM晶格30提供至一外部裝置。外部裝置可接收狀態向量資料，修改狀態向量資料並將經修改之狀態向量資料提供至狀態機引擎14以組態FSM晶格30。因此，外部裝置可修改狀態向量資料使得狀態機引擎14可按需要略過(例如，跳過)狀態。
狀態向量快取記憶體142可自任何合適的裝置接收狀態向量資 料。例如，狀態向量快取記憶體142可自FSM晶格30、另一FSM晶格30(例如，經由IR匯流排及程序緩衝器介面136)、解壓縮器138等等接收一狀態向量。在經圖解說明之實施例中，狀態向量快取記憶體142可經由狀態向量記憶體緩衝器144自其他裝置接收狀態向量。此外，狀態向量快取記憶體142可將狀態向量資料提供至任何合適的裝置。例如，狀態向量快取記憶體142可將狀態向量資料提供至狀態向量記憶體緩衝器144、狀態向量中間輸入緩衝器146及狀態向量中間輸出緩衝器148。
諸如狀態向量記憶體緩衝器144、狀態向量中間輸入緩衝器146及狀態向量中間輸出緩衝器148之額外緩衝器可結合狀態向量快取記憶體142利用以適應狀態向量之擷取及儲存，同時透過狀態機引擎14處理具有交錯封包之分離資料集合。在經圖解說明之實施例中，狀態向量記憶體緩衝器144、狀態向量中間輸入緩衝器146及狀態向量中間輸出緩衝器148之各者可經組態以暫時儲存一狀態向量。狀態向量記憶體緩衝器144可用以自任何合適的裝置接收狀態向量資料並將狀態向量資料提供至任何合適的裝置。例如，狀態向量記憶體緩衝器144可用以自FSM晶格30、另一FSM晶格30(例如，經由IR匯流排及程序緩衝器介面136)、解壓縮器138及狀態向量快取記憶體142接收一狀態向量。作為另一實例，狀態向量記憶體緩衝器144可用以將狀態向量資料提供至(例如，其他FSM晶格30之)IR匯流排及程序緩衝器介面136、壓縮器140及狀態向量快取記憶體142。
同樣地，狀態向量中間輸入緩衝器146可用以自任何合適的裝置接收狀態向量資料並將狀態向量資料提供至任何合適的裝置。例如，狀態向量中間輸入緩衝器146可用以自一FSM晶格30(例如，經由IR匯流排及程序緩衝器介面136)、解壓縮器138及狀態向量快取記憶體142接收一狀態向量。作為另一實例，狀態向量中間輸入緩衝器146可用 以將一狀態向量提供至FSM晶格30。此外，狀態向量中間輸出緩衝器148可用以自任何合適的裝置接收一狀態向量並將一狀態向量提供至任何合適的裝置。例如，狀態向量中間輸出緩衝器148可用以自FSM晶格30及狀態向量快取記憶體142接收一狀態向量。作為另一實例，狀態向量中間輸出緩衝器148可用以將一狀態向量提供至FSM晶格30(例如，經由IR匯流排及程序緩衝器介面136)及壓縮器140。
一旦由FSM晶格30提供一所關注結果，便可將結果(例如，一匹配結果)儲存在諸如一結果記憶體150之一儲存元件中。例如，可將指示一匹配(例如，偵測到一所關注圖案)之一「匹配向量」儲存在結果記憶體150中。例如，接著可將匹配結果提供至一匹配緩衝器152以經由匯流排介面130供應至處理器12。如先前描述，可壓縮匹配結果。
亦可在狀態機引擎14中提供額外暫存器及緩衝器。例如，狀態機引擎14可包含控制及狀態暫存器154。此外，可提供一還原緩衝器系統(例如，還原及程式化緩衝器156)以最初用於組態FSM晶格30之SME 34、36，或在分析期間還原FSM晶格30中之SME 34、36之狀態。例如，可(例如，經由解壓縮器138)將狀態向量資料自還原緩衝器156提供至狀態向量系統141之狀態向量中間輸入緩衝器146。可使用解壓縮器138以解壓縮提供至狀態向量記憶體緩衝器144及/或狀態向量中間輸入緩衝器146之狀態向量資料。狀態向量系統141可將狀態向量資料提供至FSM晶格30以組態FSM晶格30之SME 34、36。類似地，亦可提供一保存緩衝器系統(例如，保存及修復映射緩衝器158)以儲存保存及修復映射以供設置及使用。例如，可(例如，經由壓縮器140)將狀態向量資料自狀態向量系統141之狀態向量中間輸出緩衝器148提供至保存緩衝器158。可使用壓縮器140以壓縮自狀態向量記憶體緩衝器144及/或狀態向量中間輸出緩衝器148提供至保存緩衝器158之狀態向量資料。
圖10圖解說明類似於上文關於圖4論述之列之一列38之一第二實例。列38可包含可程式化列內交換元件44及列互連導體162、164、166、168、170、172、174、176、178、180、182、184、186、188、190及192(其等亦可稱為如下文所述之「列路由線162至192」且可為除圖4之互連導體68及70以外的互連導體或可用來代替圖4之互連導體68及70)。
圖10之列38亦可包含8個GOT 60、一專用元件58、輸入62、輸入64、輸出66、一匹配元件160及一專用元件路由線194。圖10中圖解說明之GOT 60及專用元件58可實質上類似於先前關於圖4論述之GOT 60及專用元件58。因此，各GOT 60具有輸入62及64以啟動其中的SME 34、36以容許藉由各GOT之各自SME 34、36執行一分析(例如，一經分析資料串流中之一匹配)，此可結合來自其他GOT 60之結果一起利用。
可在輸出66上自一GOT 60選擇性地提供由該GOT 60提供之結果。在一實施例中，GOT 60之可能輸出可不包含輸出，可包含來自GOT 60之SME 34之一輸出、來自GOT 60之SME 36之一輸出或第一SME 34之輸出與第二SME 36之輸出之一邏輯組合(例如，OR)。因此，一GOT 60可經組態以自該GOT 60提供一選定結果。此組態可基於(例如)在FSM晶格30之一初始組態期間執行之初始程式化而完成。來自GOT 60之結果可提供至一匹配元件160，該匹配元件160可操作以針對一給定資料串流分析或一資料串流分析之一部分而提供來自列38之一選定結果。
此外，列38可包含列路由線162至192。在本實施例中，存在能夠選擇性地耦合至8個GOT 60及專用元件58之16個列線162至192。然而，應瞭解，可結合列38利用更少或更多列路由線。
列路由線162至176之各者可用以將啟動信號提供至列38中之GOT 60之SME 34、36之任一者，而列路由線178、182、186及190之各者可用以將啟動信號提供至GOT 60之SME 36之任一者，且列路由線180、184、188及192之各者可用以將啟動信號提供至GOT 60之SME 34之任一者。因此，透過使用此等列路由線162至192，可啟動任何特定SME(例如，SME 34)之任何特定偵測單元86。此可藉由(例如，根據一載入影像)將(該等)各自列路由線162至192選擇性地耦合至特定SME 34、36之統一啟動輸入62、64而完成。例如，一GOT 60可將一輸出66傳輸至耦合至其之列路由線，例如列路由線162。接著，此可用於相同列38上之所有SME 34、36、專用元件58及(對於列路由線166、174、176而言)匹配元件160。亦可將此輸出66信號傳輸至區塊內交換器42。接著，可將該信號輸出至(例如)至多3個區塊路由線。可透過額外區塊內交換器42將該信號自區塊路由線路由至相同區塊32中之不同列38。亦可透過區塊間交換器40將該信號路由至不同區塊32。
如圖10中圖解說明，列路由線162至192之各者包含圖4之複數個列內交換元件44，其等可用以將任何GOT 60選擇性地耦合至任何其他GOT 60，或將任何GOT 60選擇性地耦合至列38內(就此而言，或另一列及/或另一區塊內)之任何其他元件(例如，一專用元件58)。然而，此等連接可受限於可用交換元件196。例如，列路由線162、164、166、168、170、172、174及176之各者可用以啟動列38中之SME 34、36之任一者。然而，列路由線162、164、166、168、170、172、174及176之各者亦可選擇性地耦合至GOT 60之一各自不同者之輸出。例如，來自GOT 60之任一者之一輸出可僅在可耦合至其之列路由線162、164、166、168、170、172、174及176之一各自者上自該GOT 60提供。因此，在一實施例中，因為列路由線162、164、166、168、170、172、174及176可耦合至GOT 60之輸出66，所以列路由線 162、164、166、168、170、172、174及176可將信號提供(例如，驅逐)至區塊內交換器42。相比之下，在一實施例中，列路由線178、180、182、184、186、188、190及192可自區塊內交換器42接收可接收自(例如)其他列38或區塊32之信號(例如，可藉由該等信號驅動)。
除列路由線162至192以外，列38亦可包含耦合至一專用元件58之一專用元件路由線194。類似於列路由線162、164、166、168、170、172、174及176，專用路由線194可將信號提供(例如，驅逐)至區塊內交換器42，且在一實施例中，專用元件路由線194亦可耦合至匹配元件160。例如，若專用元件58包括一計數器，則計數器之一輸出可提供至專用路由線194。類似地，若專用元件58包含一布林邏輯元件(諸如一布林單元)，則布林邏輯元件之一輸出可提供至專用路由線194。透過使用此等專用元件，可將重複搜尋(例如，尋找一元件達十次)或級聯搜尋(例如，尋找元件x、y及z)簡化為可由專用路由線194提供至區塊內交換器42及匹配元件160之任一者或二者之單個輸出。
在圖11中呈現匹配元件160之一更詳細圖解。如圖解說明，匹配元件160可包含四個資料輸入198、200、202及204、兩個輸出及六個控制輸入210、212、214、216、218及220。此外，匹配元件可包含兩個2對1多工器222、224。雖然圖解說明2對1多工器222、224，但是應注意，可視需要或視矽空間容許而利用其他組態(諸如3對1多工器、4對1多工器或其他元件)來代替2對1多工器222、224，以(例如)容許路由/輸出組態之靈活性。
在一實施例中，匹配元件160之資料輸入198耦合至列路由線176，資料輸入200耦合至列路由線174，資料輸入202耦合至專用路由線194，且資料輸入204耦合至列路由線168。此等特定線之選擇僅僅係闡釋性的，且已經選取以證實自列38接收信號之靈活性。藉由將列路由線168及列路由線176選取為連接至匹配元件160，可建立GOT 60 之間之同位。例如，藉由所有GOT 60之一第一半部分(GOT 60零至三)中之一GOT 60對一資料串流之至少一部分執行之一第一分析之一結果可在路由線168上提供至匹配元件160，而藉由所有GOT 60之一第二半部分(GOT 60四至七)中之另一GOT 60對該資料串流之至少一部分執行之一第二分析之一結果可藉由路由線176提供至匹配元件160。以此方式分裂輸入200、204可容許減少將結果提供至匹配元件160之路徑。此外，藉由在匹配元件160處沿專用路由線194自專用元件58接收一結果，可將經級聯搜尋之結果一次提供至匹配元件160。最終，列路由線174之選擇對列38之總體系統添加靈活性。然而，如提及，此等選擇僅僅係闡釋性的。
如圖解說明，匹配元件160之資料輸入198、200可耦合至2對1多工器222，而匹配元件160之資料輸入202、204可耦合至2對1多工器224。2對1多工器222、224之各者亦可自(例如)可基於在FSM晶格30之一初始組態期間執行之一載入影像進行組態之控制輸入210、212、214、216、218及220接收控制信號。在一實施例中，2對1多工器222可自控制輸入210接收一選擇信號S0，自控制輸入212接收一選擇信號S1，且自控制輸入214接收一輸出啟用信號。類似地，2對1多工器224可自控制輸入216接收一選擇信號S0，自控制輸入218接收一選擇信號S1，且自控制輸入220接收一輸出啟用信號。選擇信號S0、S1可分別用以選擇將該等資料輸入之哪些資料輸入耦合至輸出206及208以將一資料搜尋之分析結果提供至(例如)輸出區塊54。此外，使用提供選擇信號S0、S1之多個選擇線可容許在無反相器之情況下建立2對1多工器222、224之各者，因此減小實施2對1多工器222、224所需之面積。然而，在一實施例中，可利用攜載單個選擇信號(例如，S0)之單個選擇線。此外，在一實施例中，可刪除輸出啟用信號。
此外，來自控制輸入214及220之輸出啟用信號可為容許僅在資 料輸入198、200、202及204上之信號穩定時提供輸出206及208上之信號之時脈信號或其他啟用信號。此外，來自控制輸入214及220之輸出啟用信號可為容許僅在資料輸入198、200、202及204上之信號穩定時提供輸出206及208之時脈信號或其他啟用信號。在其他實例中，可消除輸出啟用信號。
圖12圖解說明陳述來自控制輸入210及216之選擇信號S0及來自控制輸入212及218之一選擇信號S1可如何程式化地選擇2對1多工器222及224之輸出206及208之一實例之一真值表226。如圖12中所示，圖解說明對應於匹配元件160之輸出206及208之一真值表226。應注意，真值表226中表示之輸出206及208假定來自控制輸入214及220之輸出啟用信號已啟動2對1多工器222及224。如真值表226中圖解說明，當來自控制輸入210及216之選擇信號S0及來自控制輸入212及218之選擇信號S1二者處於非作用中(即，「0」)時，由2對1多工器222及224之輸出206及208提供之信號將處於非作用中。例如，並未自匹配元件160提供來自列38之結果。當來自控制輸入210及216之選擇信號S0處於作用中(例如，「1」)且來自控制輸入212及218之選擇信號S1處於非作用中時，由2對1多工器222及224之輸出206及208提供之信號將為由列路由線174及168提供之結果。相反地，當來自控制輸入210及216之選擇信號S0處於非作用中且來自控制輸入212及218之選擇信號S1處於作用中時，由2對1多工器222及224之輸出206及208提供之信號將為由列路由線176及專用路由線194提供之結果。最終，禁止來自控制輸入210及216之選擇信號S0及來自控制輸入212及218之選擇信號S1二者藉以處於作用中之條件。因此，在匹配元件160之組態期間避免此一狀態。以此方式，匹配元件160可經選擇性地組態以未在一輸出206、208上提供信號、提供接收自一第一資料輸入200、204之一信號(由列路由線174、168提供之結果)或接收自一第二資料輸入198、202 之一信號(由列路由線176、專用路由線194提供之結果)。此外，應注意，匹配元件160可以不限於圖12中圖解說明之特定實施例之其他組態操作。
如上提及，由匹配元件160之輸出206或208提供之信號可為基於FSM晶格30之初始組態之任何結果。此等結果可提供至一儲存元件，例如結果記憶體150。圖13中圖解說明此一結果記憶體之一實施例。
結果記憶體150可分為四個記憶體元件228、229、230及231，該四個記憶體元件之含兩個元件各自對應於FSM晶格30之半晶格之一各自者。例如，記憶體元件228及230可對應於半晶格0，而記憶體元件229及231可對應於半晶格1。此設置可容許對對應於一各自半晶格30之記憶體同時執行讀取及寫入操作。例如，可已將資料寫入至記憶體元件228，同時已自記憶體元件230讀取資料。在一實施例中，記憶體元件228、229、230及231之各者可為DRAM記憶體元件或任何其他合適的儲存裝置。在一實施例中，記憶體元件228及229係(例如)單個記憶體晶片(元件)之部分，且記憶體元件230及231係一分離記憶體晶片(元件)之部分。在一些實施例中，記憶體元件228、229、230及231可操作為初始緩衝器以緩衝自FSM晶格30接收由結果匯流排232提供之結果。結果記憶體150可經組態以基於結果之一特性(諸如FSM晶格30中提供結果之一位置之一指示)將一所接收結果儲存在結果記憶體150之一特定部分中。例如，記憶體元件228及230中之儲存位置可儲存藉由結果匯流排232自FSM晶格30之半晶格0提供之匹配。類似地，記憶體元件229及231中之儲存位置可儲存藉由結果匯流排232自FSM晶格30之半晶格1提供之匹配。此儲存可結合自(例如)程式設計介面56提供至結果記憶體150之信號來完成。
在一實施例中，提供至結果記憶體150之結果可指示FSM晶格30已發現一最終結果。例如，該等結果可指示已偵測到一完整的圖案。 或者，提供至結果記憶體150之結果可指示(例如)已達到FMS晶格30一特定狀態。例如，提供至結果記憶體150之結果可指示已達到一狀態(即，一圖案搜尋之一部分)，使得可起始下一狀態。以此方式，結果記憶體150可儲存多種類型的結果。
在一些實施例中，IR匯流排及程序緩衝器介面136可將資料提供至多個FSM晶格30以供分析。可對此資料進行時間多工。例如，若存在八個FSM晶格30，則可將該八個FSM晶格30之各者之資料提供至對應於該八個FSM晶格30之所有八個IR匯流排及程序緩衝器介面136。該八個IR匯流排及程序緩衝器介面136之各者可接收待分析之一整個資料集合。接著，該八個IR匯流排及程序緩衝器介面136之各者可選擇與相關聯於各自IR匯流排及程序緩衝器介面136之FSM晶格30有關之整個資料集合之部分。接著，可將用於該八個FSM晶格30之各者之此有關資料自各自IR匯流排及程序緩衝器介面136提供至與該各自IR匯流排及程序緩衝器介面136相關聯之各自FSM晶格30。以此方式，可對藉由狀態機引擎14之任何FSM晶格30接收之資料進行時間多工。因此，如上提及，亦可對藉由此資料分析提供之結果進行時間多工。
因此，結果記憶體150可操作以使各所接收的結果與產生該結果之一資料輸入相互關聯。為完成此，可對應於(且在一些實施例中結合)接收自結果匯流排232之各結果236儲存一各自結果指示符234。在一實施例中，結果指示符234可為一單位元旗標。在另一實施例中，結果指示符234可為一多位元旗標。若結果指示符234可包含一多位元旗標，則該旗標之位元位置可指示(例如)該等結果在輸入資料串流中之位置之一計數、該等結果所對應之晶格、結果集合中之一位置或其他識別資訊。此等結果指示符234可容許對結果適當地分組並將結果供應至輸出匯流排238，例如提供至壓縮器140。此外，藉由特定結果236之各自結果指示符234識別該等特定結果236之能力容許自結果記 憶體150選擇性地輸出所要結果236。因此，僅由FSM晶格30提供之特定結果236可選擇性地提供至輸出匯流排238。結合判定一結果應儲存於儲存元件之一特定部分中(例如，在該判定之前、之後或在判定的同時)，結果記憶體150可判定該部分中(例如，記憶體元件228)之一儲存位置是否可用。若經判定之部分中之該儲存位置可用，則可將該結果儲存於該部分中。
然而，可出現其中記憶體元件228、229、230或231之一者已滿(例如，該結果記憶體150之該部分中之一儲存位置不可用)之情境。在此情境中，結果記憶體150可實施一溢出程序。此溢出程序可包含交換所接收結果236之儲存位置。例如，雖然記憶體元件228通常相關聯於(儲存)來自FSM晶格30之半晶格0之結果236，但是(例如)在記憶體元件228已滿之情況下，可將記憶體元件228中之一或多個當前儲存的結果236複製至記憶體元件230中之位置以為待儲存於記憶體228中之新結果236騰出空間。替代地或此外，當記憶體元件229已滿時，可將最初旨在用於記憶體229之結果236代替性地儲存在記憶體元件231中。在任一情境中，與儲存於一相鄰記憶體中之任何結果236相關聯之結果指示符234將容許適當地輸出各自結果236。因此，當此溢出程序開始時，結果記憶體150可經組態以在希望輸出結果236之一特定集合時搜尋記憶體元件228及230(或229及231)二者。此可基於(例如)由程式設計介面56提供之指令而完成。
可發生其中上文論述之溢出程序不足以克服結果記憶體150之溢出之額外情境。例如，記憶體元件228及230二者皆可係滿的。在此情境中，結果記憶體150可操作以暫停由一FSM晶格30進行的資料分析。例如，結果記憶體150可將一指示提供至(例如)FSM晶格30、IR匯流排及程序緩衝器介面136及/或DDR3匯流排介面130以指示應暫停FSM晶格30中之資料處理。一旦結果記憶體150中之足夠記憶體變得 可用(即，自結果記憶體150讀出一或多個結果236)，一第二指示可自結果記憶體150提供至(例如)FSM晶格30、IR匯流排及程序緩衝器介面136及/或DDR3匯流排介面130以指示可繼續FSM晶格30中之資料分析。以此方式，結果記憶體150可包含對狀態機引擎14之一分析更動控制。
雖然本發明可具有各種修改及替代形式，但是已在圖式中藉由實例展示且在本文中詳細描述特定實施例。然而，應瞭解，本發明並不旨在限於所揭示之特定形式。實情係，本發明涵蓋落於如藉由下列隨附申請專利範圍定義之本發明之精神及範疇內之所有修改、等效物及替代。
14‧‧‧狀態機引擎
30‧‧‧有限狀態機(FSM)晶格
130‧‧‧第三代雙倍資料速率(DDR3)匯流排介面
132‧‧‧資料緩衝器
133‧‧‧指令緩衝器
134‧‧‧程序緩衝器
136‧‧‧排內(IR)匯流排及程序緩衝器介面
138‧‧‧解壓縮器
140‧‧‧壓縮器
141‧‧‧狀態向量系統
142‧‧‧狀態向量快取記憶體
144‧‧‧狀態向量記憶體緩衝器
146‧‧‧狀態向量中間輸入緩衝器
148‧‧‧狀態向量中間輸出緩衝器
150‧‧‧匹配結果記憶體/結果記憶體
152‧‧‧匹配緩衝器
154‧‧‧控制及狀態暫存器
156‧‧‧還原及程式化緩衝器
158‧‧‧保存及修復映射緩衝器

Claims (24)

  1. 一種狀態機引擎，其包括：一儲存元件，其經組態以：接收資料之一分析之一結果；基於一晶格之一位置之一指示將該結果儲存於該儲存元件之一特定部分中，該晶格提供經執行的該資料之分析之該結果；及儲存對應於該結果之一結果指示符。
  2. 如請求項1之狀態機引擎，其中該特定部分包括一相異記憶體元件。
  3. 如請求項2之狀態機引擎，其中該相異記憶體元件包括動態隨機存取記憶體(DRAM)記憶體。
  4. 如請求項1之狀態機引擎，其中該結果指示符使該結果與產生該結果之一資料輸入相互關聯。
  5. 如請求項1之狀態機引擎，其中該儲存元件經組態以在該特定部分已滿時提供一指示。
  6. 如請求項5之狀態機引擎，其中該狀態機引擎經組態以回應於該指示而暫停該資料之該分析。
  7. 一種方法，其包括：在一儲存元件處接收資料之一分析之一結果；基於一晶格之一位置之一指示，判定該儲存元件之複數個部分中儲存有該結果之部分，該晶格提供經執行的該資料之分析之該結果；及將該結果儲存於該儲存元件之經判定之該部分中之一儲存位置中。
  8. 如請求項7之方法，其包括儲存對應於該結果之一結果指示符。
  9. 如請求項8之方法，其中儲存對應於該結果之一結果指示符包括：儲存該結果指示符及該結果。
  10. 如請求項8之方法，其中該結果指示符使該結果與產生該結果之一資料輸入相互關聯。
  11. 如請求項7之方法，其中該結果包括一第一結果且該儲存位置包括一第一儲存位置，且該方法進一步包括：在該儲存元件處接收資料之一分析之一第二結果；判定該第二結果是否應儲存於該儲存元件之該經判定之部分中；及若該儲存元件之該經判定之部分中之一第二儲存位置可用，則將該第二結果儲存於該儲存元件之該經判定之部分中。
  12. 如請求項11之方法，其中該經判定之部分包括該儲存元件之一第一部分，且該方法進一步包括在該儲存元件之該經判定之部分中之該第二儲存位置不可用的情況下，將該第二結果儲存在該儲存元件之一第二部分中。
  13. 如請求項12之方法，其包括組態該儲存元件以在該第二結果儲存於該儲存元件之該第二部分中時，自該儲存元件之該第一部分及該第二部分二者提供該結果。
  14. 如請求項7之方法，其包括在該儲存元件之該複數個部分已滿時提供一指示。
  15. 如請求項14之方法，其包括回應於該指示暫停該資料之該分析。
  16. 如請求項15之方法，其包括在該儲存元件之該複數個部分不再滿時提供另一指示，及回應於該另一指示而繼續該資料之該分析。
  17. 一種狀態機引擎，其包括：一晶格，該晶格包括可程式化元件之區塊，該等可程式化元件之區塊經組態以提供資料分析之一結果；及一儲存元件，其經組態以：接收該結果；基於該晶格之一位置之一指示在該儲存元件的一特定部分中儲存該結果，該晶格提供經執行的該資料之分析之該結果；及將該結果及對應於該結果之一結果指示符儲存於該儲存元件之該特定部分中之一儲存位置中。
  18. 如請求項17之狀態機引擎，其中該結果包括一第一結果，且可程式化元件之該等區塊進一步經組態以提供該分析之一第二結果。
  19. 如請求項18之狀態機引擎，其中該儲存位置包括一第一儲存位置，且其中該儲存元件經組態以：接收該第二結果；基於該第二結果是否應儲存於該儲存元件之該特定部分中之一判定，在該儲存元件之該特定部分中儲存該第二結果；及若該儲存元件之該特定部分中之一第二儲存位置可用，則將該第二結果儲存於該儲存元件之該特定部分中。
  20. 如請求項19之狀態機引擎，其中該特定部分包括該儲存元件之一第一部分，且進一步其中該儲存元件經組態以在該儲存元件之該特定部分中之該第二儲存位置不可用的情況下，將該第二結果儲存在該儲存元件之一第二部分中。
  21. 如請求項20之狀態機引擎，其中該儲存元件經組態以在該第二結果儲存於該儲存元件之該第二部分中時，針對結果搜尋該儲 存元件之該第一部分及該第二部分。
  22. 如請求項17之狀態機引擎，其中該儲存元件經組態以在該儲存元件之複數個部分已滿時提供一指示。
  23. 如請求項22之狀態機引擎，其中該狀態機引擎經組態以回應於該指示而暫停該資料之分析。
  24. 如請求項23之狀態機引擎，其中該儲存元件經組態以在該儲存元件之該複數個部分不再滿時提供另一指示，且其中該狀態機引擎經組態以回應於該另一指示而繼續該資料分析。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100138575A1 (en) 2008-12-01 2010-06-03 Micron Technology, Inc. Devices, systems, and methods to synchronize simultaneous dma parallel processing of a single data stream by multiple devices
US20100174887A1 (en) 2009-01-07 2010-07-08 Micron Technology Inc. Buses for Pattern-Recognition Processors
US9323994B2 (en) 2009-12-15 2016-04-26 Micron Technology, Inc. Multi-level hierarchical routing matrices for pattern-recognition processors
US20130275709A1 (en) 2012-04-12 2013-10-17 Micron Technology, Inc. Methods for reading data from a storage buffer including delaying activation of a column select
US9524248B2 (en) 2012-07-18 2016-12-20 Micron Technology, Inc. Memory management for a hierarchical memory system
US9501131B2 (en) 2012-08-31 2016-11-22 Micron Technology, Inc. Methods and systems for power management in a pattern recognition processing system
US9448965B2 (en) 2013-03-15 2016-09-20 Micron Technology, Inc. Receiving data streams in parallel and providing a first portion of data to a first state machine engine and a second portion to a second state machine
US9703574B2 (en) 2013-03-15 2017-07-11 Micron Technology, Inc. Overflow detection and correction in state machine engines
KR20160046613A (ko) * 2014-10-21 2016-04-29 삼성전자주식회사 카운터 데이터 처리 방법 및 디바이스
WO2016109570A1 (en) 2014-12-30 2016-07-07 Micron Technology, Inc Systems and devices for accessing a state machine
WO2016109571A1 (en) 2014-12-30 2016-07-07 Micron Technology, Inc Devices for time division multiplexing of state machine engine signals
US11366675B2 (en) 2014-12-30 2022-06-21 Micron Technology, Inc. Systems and devices for accessing a state machine
US10977309B2 (en) 2015-10-06 2021-04-13 Micron Technology, Inc. Methods and systems for creating networks
US10691964B2 (en) 2015-10-06 2020-06-23 Micron Technology, Inc. Methods and systems for event reporting
US10846103B2 (en) 2015-10-06 2020-11-24 Micron Technology, Inc. Methods and systems for representing processing resources
US10146555B2 (en) 2016-07-21 2018-12-04 Micron Technology, Inc. Adaptive routing to avoid non-repairable memory and logic defects on automata processor
US10268602B2 (en) 2016-09-29 2019-04-23 Micron Technology, Inc. System and method for individual addressing
US10019311B2 (en) 2016-09-29 2018-07-10 Micron Technology, Inc. Validation of a symbol response memory
US10929764B2 (en) 2016-10-20 2021-02-23 Micron Technology, Inc. Boolean satisfiability
US10592450B2 (en) 2016-10-20 2020-03-17 Micron Technology, Inc. Custom compute cores in integrated circuit devices
US20180113951A1 (en) * 2016-10-20 2018-04-26 Micron Technology, Inc. Graph traversal using automata processor
US10481881B2 (en) * 2017-06-22 2019-11-19 Archeo Futurus, Inc. Mapping a computer code to wires and gates
US9996328B1 (en) * 2017-06-22 2018-06-12 Archeo Futurus, Inc. Compiling and optimizing a computer code by minimizing a number of states in a finite machine corresponding to the computer code
CN113710558A (zh) 2019-04-23 2021-11-26 日立安斯泰莫株式会社 车辆控制装置以及计算机程序

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201005533A (en) * 2008-06-16 2010-02-01 Microchip Tech Inc Programmable cycle state machine interface
CN102272715A (zh) * 2009-01-12 2011-12-07 美光科技公司 用于传送并行型式搜索引擎的型式匹配结果的装置、系统及方法

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7487542B2 (en) 2004-01-14 2009-02-03 International Business Machines Corporation Intrusion detection using a network processor and a parallel pattern detection engine
US7716455B2 (en) 2004-12-03 2010-05-11 Stmicroelectronics, Inc. Processor with automatic scheduling of operations
US7392229B2 (en) 2005-02-12 2008-06-24 Curtis L. Harris General purpose set theoretic processor
US8065249B1 (en) 2006-10-13 2011-11-22 Harris Curtis L GPSTP with enhanced aggregation functionality
US7774286B1 (en) 2006-10-24 2010-08-10 Harris Curtis L GPSTP with multiple thread functionality
JP5031538B2 (ja) * 2007-06-21 2012-09-19 株式会社日立製作所 データ分配方法、データ分配プログラム、及び並列データベースシステム
US20080320053A1 (en) 2007-06-21 2008-12-25 Michio Iijima Data management method for accessing data storage area based on characteristic of stored data
JPWO2009104324A1 (ja) 2008-02-22 2011-06-16 日本電気株式会社 能動計量学習装置、能動計量学習方法およびプログラム
US8938590B2 (en) 2008-10-18 2015-01-20 Micron Technology, Inc. Indirect register access method and system
US8209521B2 (en) 2008-10-18 2012-06-26 Micron Technology, Inc. Methods of indirect register access including automatic modification of a directly accessible address register
US7917684B2 (en) 2008-11-05 2011-03-29 Micron Technology, Inc. Bus translator
US9639493B2 (en) 2008-11-05 2017-05-02 Micron Technology, Inc. Pattern-recognition processor with results buffer
US7970964B2 (en) 2008-11-05 2011-06-28 Micron Technology, Inc. Methods and systems to accomplish variable width data input
US20100118425A1 (en) 2008-11-11 2010-05-13 Menachem Rafaelof Disturbance rejection in a servo control loop using pressure-based disc mode sensor
US9348784B2 (en) 2008-12-01 2016-05-24 Micron Technology, Inc. Systems and methods for managing endian mode of a device
US9164945B2 (en) 2008-12-01 2015-10-20 Micron Technology, Inc. Devices, systems, and methods to synchronize parallel processing of a single data stream
US10007486B2 (en) 2008-12-01 2018-06-26 Micron Technology, Inc. Systems and methods to enable identification of different data sets
US20100138575A1 (en) 2008-12-01 2010-06-03 Micron Technology, Inc. Devices, systems, and methods to synchronize simultaneous dma parallel processing of a single data stream by multiple devices
US8140780B2 (en) 2008-12-31 2012-03-20 Micron Technology, Inc. Systems, methods, and devices for configuring a device
US20100174887A1 (en) 2009-01-07 2010-07-08 Micron Technology Inc. Buses for Pattern-Recognition Processors
US8281395B2 (en) 2009-01-07 2012-10-02 Micron Technology, Inc. Pattern-recognition processor with matching-data reporting module
US8214672B2 (en) 2009-01-07 2012-07-03 Micron Technology, Inc. Method and systems for power consumption management of a pattern-recognition processor
US9836555B2 (en) 2009-06-26 2017-12-05 Micron Technology, Inc. Methods and devices for saving and/or restoring a state of a pattern-recognition processor
US9323994B2 (en) 2009-12-15 2016-04-26 Micron Technology, Inc. Multi-level hierarchical routing matrices for pattern-recognition processors
US8489534B2 (en) 2009-12-15 2013-07-16 Paul D. Dlugosch Adaptive content inspection
US9501705B2 (en) 2009-12-15 2016-11-22 Micron Technology, Inc. Methods and apparatuses for reducing power consumption in a pattern recognition processor
US8380575B2 (en) * 2009-12-15 2013-02-19 Trading Technologies International, Inc. System and methods for risk-based prioritized transaction message flow
US8601013B2 (en) 2010-06-10 2013-12-03 Micron Technology, Inc. Analyzing data using a hierarchical structure
US8766666B2 (en) 2010-06-10 2014-07-01 Micron Technology, Inc. Programmable device, hierarchical parallel machines, and methods for providing state information
US8843911B2 (en) 2011-01-25 2014-09-23 Micron Technology, Inc. Utilizing special purpose elements to implement a FSM
JP5763784B2 (ja) 2011-01-25 2015-08-12 マイクロン テクノロジー， インク． 要素利用のための状態のグループ化
EP2668577B1 (en) 2011-01-25 2019-08-14 Micron Technology, INC. Unrolling quantifications to control in-degree and/or out degree of automaton
US8726253B2 (en) 2011-01-25 2014-05-13 Micron Technology, Inc. Method and apparatus for compiling regular expressions
US8782624B2 (en) 2011-12-15 2014-07-15 Micron Technology, Inc. Methods and systems for detection in a state machine
US8593175B2 (en) 2011-12-15 2013-11-26 Micron Technology, Inc. Boolean logic in a state machine lattice
US9443156B2 (en) 2011-12-15 2016-09-13 Micron Technology, Inc. Methods and systems for data analysis in a state machine
US8648621B2 (en) 2011-12-15 2014-02-11 Micron Technology, Inc. Counter operation in a state machine lattice
US8680888B2 (en) 2011-12-15 2014-03-25 Micron Technologies, Inc. Methods and systems for routing in a state machine
US9235798B2 (en) 2012-07-18 2016-01-12 Micron Technology, Inc. Methods and systems for handling data received by a state machine engine
US9389841B2 (en) 2012-07-18 2016-07-12 Micron Technology, Inc. Methods and systems for using state vector data in a state machine engine
US9304968B2 (en) 2012-07-18 2016-04-05 Micron Technology, Inc. Methods and devices for programming a state machine engine
US9501131B2 (en) 2012-08-31 2016-11-22 Micron Technology, Inc. Methods and systems for power management in a pattern recognition processing system
US9063532B2 (en) 2012-08-31 2015-06-23 Micron Technology, Inc. Instruction insertion in state machine engines

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201005533A (en) * 2008-06-16 2010-02-01 Microchip Tech Inc Programmable cycle state machine interface
CN102272715A (zh) * 2009-01-12 2011-12-07 美光科技公司 用于传送并行型式搜索引擎的型式匹配结果的装置、系统及方法

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