KR20170092478A - 퇴적 및 에칭 공정들을 이용한 융기되고 리세싱된 피처들을 위한 선택적 막 형성 - Google Patents

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Abstract

본 발명의 실시예들은 증착 및 에칭 공정들을 이용한 융기되고 리세싱된 피처들을 위한 선택적 막 형성을 위한 처리 방법을 제공한다. 하나의 실시예에 따르면, 본 방법은, 측벽과 바닥부를 갖는 리세싱된 피처(recessed feature)를 갖는 기판을 제공하는 단계, 리세싱된 피처 내와, 리세싱된 피처의 개구부 주변의 필드 영역(field area) 상에 막을 퇴적하는 단계를 포함하며, 막은 측벽과 필드 영역 상에서보다 바닥부 상에서 더 큰 막 두께를 갖도록 비컨포멀하게(non-conformally) 퇴적된다. 본 방법은 원자층 에칭(ALE) 공정에서 플라즈마의 부재 하에 상기 막을 에칭하는 단계 - 상기 에칭은 바닥부 상의 막을 얇게하고 측벽과 필드 영역으로부터 막을 제거함 -와, 바닥부 상의 막 두께를 증가시키기 위해 퇴적하는 단계와 에칭하는 단계를 적어도 한 번 반복하는 단계를 더 포함한다.

Description

퇴적 및 에칭 공정들을 이용한 융기되고 리세싱된 피처들을 위한 선택적 막 형성{SELECTIVE FILM FORMATION FOR RAISED AND RECESSED FEATURES USING DEPOSITION AND ETCHING PROCESSES}
본 출원은 2016년 2월 3일에 출원된 미국 가특허 출원 제62/290,453호와 관련이 있고, 이 출원의 우선권을 청구하며, 이 가특허 출원의 내용 전체는 참조로서 본 명세서내에 병합된다.
본 발명은 반도체 제조 및 반도체 디바이스의 분야에 관한 것이며, 보다 구체적으로는, 퇴적 및 에칭 공정들을 이용한 융기되고 리세싱된 피처들을 위한 선택적 막 형성 방법에 관한 것이다.
더 작은 트랜지스터가 제조될수록, 패터닝된 피처(feature)들의 임계 치수(critical dimension; CD) 또는 해상도를 생성하기가 점점 어려워지고 있다. 극자외선(extreme ultra-violet; EUV) 도입 후에도 비용 효율적인 스케일링이 계속될 수 있도록 자가 정렬 패터닝(self-aligned patterning)이 오버레이 구동 패터닝(overlay-driven patterning)을 대체할 필요가 있다. 감소된 변동성, 확장 스케일링 및 강화된 CD 및 공정 제어를 가능하게 하는 패터닝 옵션들이 필요하다. 박막의 선택적 형성은 고도로 스케일링된 기술 노드의 패터닝에서 중요한 단계이다.
하나의 실시예에 따르면, 본 방법은, 측벽과 바닥부를 갖는 리세싱된 피처(recessed feature)를 갖는 기판을 제공하는 단계, 리세싱된 피처 내와, 리세싱된 피처의 개구부 주변의 필드 영역(field area) 상에 막을 퇴적하는 단계를 포함하며, 막은 측벽과 필드 영역 상에서보다 바닥부 상에서 더 큰 막 두께를 갖도록 비컨포멀하게(non-conformally) 퇴적된다. 본 방법은 원자층 에칭(atomic layer etching; ALE) 공정에서 플라즈마의 부재 하에 막을 에칭하는 단계 - 상기 에칭은 바닥부 상의 막을 얇게하고 측벽과 필드 영역으로부터 막을 제거함 -와, 바닥부 상의 막 두께를 증가시키기 위해 퇴적 단계와 에칭 단계를 적어도 한 번 반복하는 단계를 더 포함한다.
다른 실시예에 따르면, 본 방법은 측벽과 최상부를 각각 갖는 융기된 피처들을 포함한 기판을 제공하는 단계와, 융기된 피처들 상에, 그리고 상기 융기된 피처들 사이의 영역 상에 막을 퇴적하는 단계를 포함하며, 상기 막은 측벽과 융기된 피처들 사이의 영역 상에서보다 최상부 상에서 더 큰 막 두께를 갖도록 비컨포멀하게 퇴적된다. 본 방법은 ALE 공정에서 플라즈마의 부재 하에 막을 에칭하는 단계 - 상기 에칭은 최상부 상의 막을 얇게하고 측벽과 융기된 피처들 사이의 영역으로부터 막을 제거함 -와, 최상부 상의 막 두께를 증가시키기 위해 퇴적 단계와 에칭 단계를 적어도 한 번 반복하는 단계를 더 포함한다.
첨부 도면들과 결부시키면서 이하의 상세한 설명을 참조함으로써 본 발명 및 본 발명의 많은 부수적인 이점들은 보다 잘 이해되고, 이에 대한 보다 완전한 이해가 쉽게 얻어질 것이다.
도 1은 본 발명의 실시예에 따른 기판을 처리하기 위한 공정 흐름도이다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 기판을 처리하는 방법을 단면도들을 통해 개략적으로 나타낸다.
도 3은 본 발명의 실시예에 따른 기판을 처리하기 위한 공정 흐름도이다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 기판을 처리하는 방법을 단면도들을 통해 개략적으로 나타낸다.
도 1은 본 발명의 실시예에 따른 기판을 처리하기 위한 공정 흐름도이며, 도 2a 내지 도 2h는 본 발명의 실시예에 따른 기판을 처리하는 방법을 단면도들을 통해 개략적으로 나타낸다. 공정 흐름(1)은, 단계(100)에서, 측벽(201)과 바닥부(203)를 갖는 리세싱된 피처(204)를 갖는 기판(200)을 제공하는 단계를 포함한다. 리세싱된 피처(204)는 제1 층(206) 내에서 형성되고, 바닥부(203)는 제2 층(202)의 표면을 포함한다. 리세싱된 피처(204)는, 예컨대, 200㎚ 미만, 100㎚ 미만, 50㎚ 미만, 25㎚ 미만, 20㎚ 미만, 또는 10㎚ 미만인 폭(207)을 가질 수 있다. 다른 예시들에서, 리세싱된 피처(204)는, 5㎚와 10㎚ 사이, 10㎚와 20㎚ 사이, 20㎚와 50㎚ 사이, 50㎚와 100㎚ 사이, 100㎚와 200㎚ 사이, 10㎚와 50㎚ 사이, 또는 10㎚와 100㎚ 사이인 폭(207)을 가질 수 있다. 폭(207)을 임계 치수(critical dimension; CD)라도도 부를 수 있다. 리세싱된 피처(204)는, 예컨대, 25㎚, 50㎚, 100㎚, 200㎚의 깊이, 또는 200㎚보다 큰 깊이를 가질 수 있다.
하나의 실시예에 따르면, 제1 층(206) 및 제2 층(202)은 동일한 물질을 포함할 수 있고, 따라서 바닥부(203) 및 측벽(201)은 동일한 물질을 포함할 수 있다. 예를 들어, 물질은 실리콘, 게르마늄, 실리콘 게르마늄, 유전체 물질, 금속, 및 금속 함유 물질로 구성된 그룹으로부터 선택될 수 있다. 유전체 물질은 SiO2, SiON, SiN, 하이(high) k 물질, 로우(low) k 물질, 및 극저(ultra-low) k 물질로 구성된 그룹으로부터 선택될 수 있다. 하나의 예시에서, 하이 k 물질은 HfO2, ZrO2, TiO2, 및 Al2O3로 구성된 그룹으로부터 선택될 수 있다. 예를 들어, 금속 및 금속 함유 물질들은 Cu, Al, Ta, Ru, TaN, TaC, 및 TaCN으로 구성된 그룹으로부터 선택될 수 있다.
다른 실시예에 따르면, 제1 층(206) 및 제2 층(202)은 상이한 물질들을 포함할 수 있고, 따라서 바닥부(203) 및 측벽(201)은 상이한 물질들을 포함할 수 있다. 상이한 물질들은 실리콘, 게르마늄, 실리콘 게르마늄, 유전체 물질, 금속, 및 금속 함유 물질로 구성된 그룹으로부터 선택될 수 있다. 유전체 물질은 SiO2, SiON, SiN, 하이 k 물질, 로우 k 물질, 및 극저 k 물질로 구성된 그룹으로부터 선택될 수 있다. 하나의 예시에서, 하이 k 물질은 HfO2, ZrO2, TiO2, 및 Al2O3로 구성된 그룹으로부터 선택될 수 있다. 예를 들어, 금속 및 금속 함유 물질들은 Cu, Al, Ta, Ru, TaN, TaC, 및 TaCN으로 구성된 그룹으로부터 선택될 수 있다.
리세싱된 피처(204)는 잘 알려진 리소그래피 및 에칭 공정들을 이용하여 형성될 수 있다. 도 2a에서 도시되지 않았지만, 리세싱된 피처(204)의 개구부를 정의하는 패터닝된 마스크층이 필드 영역(field area)(211) 상에 존재할 수 있다.
공정 흐름(1)은, 단계(102)에서, 리세싱된 피처(204) 내와, 리세싱된 피처(204)의 개구부 주변의 필드 영역(211) 상에 막(208A)을 퇴적하는 단계를 더 포함하며, 막(208A)은 측벽(201)과 필드 영역(211) 상에서보다 바닥부(203) 상에서 더 큰 막 두께를 갖도록 비컨포멀하게(non-conformally) 퇴적된다. 이것은 도 2b에서 개략적으로 도시되어 있다. 몇몇의 실시예들에 따르면, 막(208A)은 화학적 기상 증착(chemical vapor deposition; CVD) 또는 마이크로파 지원 CVD에 의해 퇴적될 수 있다. 몇몇의 예시들에서, 상이한 물질들 상에서의 상이한 막 핵생성률(nucleation rate)들로 인해 비컨포멀 퇴적이 달성될 수 있다. 예를 들어, 금속 산화물들의 핵생성은 금속들(예를 들어, Cu 금속) 상에서보다 유전체 물질들 상에서 더 빠르게 진행하며, 그 결과 막 두께가 더 커진다. 하나의 예시에서, 막(208A)은 유전체 물질, 금속, 및 금속 함유 물질로 구성된 그룹으로부터 선택될 수 있다. 예를 들어, 막(208A)의 물질은 실리콘, 게르마늄, 실리콘 게르마늄, 유전체 물질, 금속, 및 금속 함유 물질로 구성된 그룹으로부터 선택될 수 있다. 유전체 물질은 SiO2, SiON, SiN, 하이 k 물질, 로우 k 물질, 및 극저 k 물질로 구성된 그룹으로부터 선택될 수 있다. 하나의 예시에서, 하이 k 물질은 HfO2, ZrO2, TiO2, 및 Al2O3로 구성된 그룹으로부터 선택될 수 있다. 다른 실시예에 따르면, 막(208A)은 금속 산화물막, 금속 질화물막, 금속 산질화물막, 금속 실리케이트막, 및 이들의 조합으로 구성된 그룹으로부터 선택될 수 있다. 예를 들어, 금속 및 금속 함유 물질은 Cu, Al, Ta, Ru, TaN, TaC, 및 TaCN으로 구성된 그룹으로부터 선택될 수 있다.
몇몇의 예시들에서, 바닥부(203) 상의 또는 측벽(201) 상과 필드 영역(211) 상에서의 막(208A)의 두께는, 10㎚ 미만, 5㎚ 미만, 4㎚ 미만, 1㎚와 2㎚ 사이, 2㎚와 4㎚ 사이, 4㎚와 6㎚ 사이, 6㎚와 8㎚ 사이, 또는 2㎚와 6㎚ 사이일 수 있다.
공정 흐름(1)은 단계(104)에서, ALE 공정에서 플라즈마의 부재 하에 막(208A)을 에칭하는 단계를 더 포함하며, 상기 에칭은 바닥부(203) 상의 막(208A)을 얇게하고 측벽(201)과 필드 영역(211)으로부터 막(208A)을 제거한다. 이것은 도 2c에서 개략적으로 도시되어 있다. 몇몇의 실시예들에 따르면, 막(208A)은 측벽(201) 및 필드 영역(211)으로부터 완전히 제거될 필요는 없다. 예를 들어, 측벽(201) 및/또는 필드 영역(211) 상의 막(208A)의 일부만이 ALE 공정에 의해 제거될 수 있다.
ALE는 자가 제한적인(self-limiting) 순차적 반응 단계들을 사용하여 물질의 박층들을 제거하는 기술이다. 기본적인 ALE 개념은 반응층을 형성하기 위한 가스 노출을 포함하는 개질 단계, 및 이어서 이 개질된 층만을 벗겨내는 제거 단계로 시작한다. 본 발명의 실시예들은, 물질의 등방성 제거를 달성하기 위해, 플라즈마의 부재 하에서 ALE를 이용한다. 본 발명의 하나의 실시예에 따르면, 막(208A)은 Al2O3 (또는 다른 금속 산화물)를 포함할 수 있고, ALE 공정은 트리메틸알루미늄(TMA) 및 HF의 순차적인 가스 노출들을 포함할 수 있다.
공정 흐름(1)은, 단계(106)에서, 바닥부(203) 상의 막 두께를 증가시키기 위해 퇴적 단계와 에칭 단계를 적어도 한 번 반복하는 단계를 더 포함한다. 도 2d는 막(208A) 상에 퇴적된 막(208B)을 개략적으로 도시하고, 도 2e는 측벽(201) 및 필드 영역(211)으로부터 막(208B)을 에칭한 후의 기판(200)을 개략적으로 도시한다. 도 2f는 퇴적 단계와 에칭 단계를 더 반복한 후의 기판(200)을 개략적으로 도시한다. 기판(200)은 리세싱된 피처(204)를 거의 채우는 막들(208A~208J)을 포함한다. 일반적으로, 리세싱된 피처(204)를 거의 채우는데 필요한 막들의 개수는 리세싱된 피처(204)의 깊이, 각각의 퇴적 사이클에서의 퇴적된 막의 두께, 및 각각의 ALE 사이클에서의 에칭의 양에 의존한다. 도 2g 및 도 2h에 도시된 하나의 예시에서, 리세싱된 피처(204)는 막(208K)으로 과충전(overfill)함으로써 완전히 채워질 수 있고, 그 후에 과잉 막(208K)을 제거함으로써 기판(200)을 평탄화할 수 있다. 하나의 실시예에 따르면, 평탄화는 화학적 기계적 폴리싱(chemical mechanical polishing; CMP)을 사용하여 수행될 수 있다.
도 3은 본 발명의 실시예에 따른 기판을 처리하기 위한 공정 흐름도이다. 도 4a 내지 도 4e는 본 발명의 실시예에 따른 기판을 처리하는 방법을 단면도들을 통해 개략적으로 나타낸다.
공정 흐름(3)은, 단계(300)에서, 기저층(406) 상의 융기된 피처들(402)을 포함한 기판(400)을 제공하는 단계를 포함하며, 각각의 융기된 피처들(402)은 측벽(401)과 최상부(411)를 갖는다. 기판(400)은 리세싱된 피처(404) 및 융기된 피처들(402) 사이의 영역(403)을 더 포함한다.
융기된 피처들(402)은 예를 들어, 20㎚ 초과, 50㎚ 초과, 100㎚ 초과 또는 200㎚ 초과의 높이(409)를 가질 수 있다. 리세싱된 피처(404)의 폭(407)은, 예컨대, 200㎚ 미만, 100㎚ 미만, 50㎚ 미만, 25㎚ 미만, 20㎚ 미만, 또는 10㎚ 미만일 수 있다. 다른 예시들에서, 리세싱된 피처(404)는, 5㎚와 10㎚ 사이, 10㎚와 20㎚ 사이, 20㎚와 50㎚ 사이, 50㎚와 100㎚ 사이, 100㎚와 200㎚ 사이, 10㎚와 50㎚ 사이, 또는 10㎚와 100㎚ 사이인 폭(407)을 가질 수 있다. 리세싱된 피처(404)는, 예컨대, 25㎚, 50㎚, 100㎚, 200㎚의 깊이, 또는 200㎚보다 큰 깊이를 가질 수 있다.
하나의 실시예에 따르면, 융기된 피처들(402) 및 기저층(406)은 동일한 물질을 포함할 수 있고, 따라서 융기된 피처들(402) 사이의 영역(403) 및 측벽(401)은 동일한 물질을 포함할 수 있다. 예를 들어, 물질은 실리콘, 게르마늄, 실리콘 게르마늄, 유전체 물질, 금속, 및 금속 함유 물질로 구성된 그룹으로부터 선택될 수 있다. 유전체 물질은 SiO2, SiON, SiN, 하이 k 물질, 로우 k 물질, 및 극저 k 물질로 구성된 그룹으로부터 선택될 수 있다. 하나의 예시에서, 하이 k 물질은 HfO2, ZrO2, TiO2, 및 Al2O3로 구성된 그룹으로부터 선택될 수 있다. 예를 들어, 금속 및 금속 함유 물질들은 Cu, Al, Ta, Ru, TaN, TaC, 및 TaCN으로 구성된 그룹으로부터 선택될 수 있다.
다른 실시예에 따르면, 융기된 피처들(402) 및 기저층(406)은 상이한 물질들을 포함할 수 있고, 따라서 융기된 피처들(402) 사이의 영역(403) 및 측벽(401)은 상이한 물질들을 포함할 수 있다. 상이한 물질들은 실리콘, 게르마늄, 실리콘 게르마늄, 유전체 물질, 금속, 및 금속 함유 물질로 구성된 그룹으로부터 선택될 수 있다. 유전체 물질은 SiO2, SiON, SiN, 하이 k 물질, 로우 k 물질, 및 극저 k 물질로 구성된 그룹으로부터 선택될 수 있다. 하나의 예시에서, 하이 k 물질은 HfO2, ZrO2, TiO2, 및 Al2O3로 구성된 그룹으로부터 선택될 수 있다. 예를 들어, 금속 및 금속 함유 물질들은 Cu, Al, Ta, Ru, TaN, TaC, 및 TaCN으로 구성된 그룹으로부터 선택될 수 있다.
융기된 피처들(402)은 잘 알려진 리소그래피 및 에칭 공정들을 이용하여 형성될 수 있다. 도 4a에서 도시되지 않았지만, 리세싱된 피처(404)의 개구부를 정의하는 패터닝된 마스크층이 최상부(411) 상에 존재할 수 있다.
공정 흐름(1)은 단계(302)에서, 융기된 피처들(402) 상과, 융기된 피처들(402) 사이의 영역(403) 상에 막(408A)을 퇴적하는 단계를 더 포함하며, 상기 막(408A)은 측벽(401)과 융기된 피처들(402) 사이의 영역(403) 상에서보다 최상부(411) 상에서 더 큰 막 두께를 갖도록 비컨포멀하게 퇴적된다. 이것은 도 4b에서 개략적으로 도시되어 있다. 몇몇의 실시예들에 따르면, 막(408A)은 CVD 또는 원자층 증착(atomic layer deposition; ALD)에 의해 퇴적될 수 있다. 하나의 실시예에서, 막(408A)은 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD)에 의해 퇴적될 수 있으며, 플라즈마 밀도는 측벽(401)과 영역(403) 상에서보다 최상부(411) 근처에서 더 크기 때문에 비컨포멀 퇴적이 달성될 수 있다.
하나의 예시에서, 막(408A)은 유전체 물질, 금속, 및 금속 함유 물질로 구성된 그룹으로부터 선택될 수 있다. 예를 들어, 막(408A)의 물질은 실리콘, 게르마늄, 실리콘 게르마늄, 유전체 물질, 금속, 및 금속 함유 물질로 구성된 그룹으로부터 선택될 수 있다. 유전체 물질은 SiO2, SiON, SiN, 하이 k 물질, 로우 k 물질, 및 극저 k 물질로 구성된 그룹으로부터 선택될 수 있다. 하나의 예시에서, 하이 k 물질은 HfO2, ZrO2, TiO2, 및 Al2O3로 구성된 그룹으로부터 선택될 수 있다. 다른 실시예에 따르면, 막(408A)은 금속 산화물막, 금속 질화물막, 금속 산질화물막, 금속 실리케이트막, 및 이들의 조합으로 구성된 그룹으로부터 선택될 수 있다. 예를 들어, 금속 및 금속 함유 물질들은 Cu, Al, Ta, Ru, TaN, TaC, 및 TaCN으로 구성된 그룹으로부터 선택될 수 있다.
몇몇의 예시들에서, 최상부(411) 상의 또는 측벽(401) 상과 영역(403) 상에서의 막(408A)의 두께는, 10㎚ 미만, 5㎚ 미만, 4㎚ 미만, 1㎚와 2㎚ 사이, 2㎚와 4㎚ 사이, 4㎚와 6㎚ 사이, 6㎚와 8㎚ 사이, 또는 2㎚와 6㎚ 사이일 수 있다.
공정 흐름(300)은 단계(304)에서, ALE 공정에서 플라즈마의 부재 하에 막(408A)을 에칭하는 단계를 더 포함하며, 상기 에칭은 최상부(411) 상의 막(408A)을 얇게하고 측벽(401)과 융기된 피처들(402) 사이의 영역(403)으로부터 막(408A)을 제거한다. 이것은 도 4c에서 개략적으로 도시되어 있다. 몇몇의 실시예들에 따르면, 막(408A)은 측벽(401) 및 영역(403)으로부터 완전히 제거될 필요는 없다. 예를 들어, 측벽(401) 및/또는 영역(403) 상의 막(408A)의 일부만이 ALE 공정에 의해 제거될 수 있다.
공정 흐름(3)은, 단계(306)에서, 최상부(411) 상의 막 두께를 증가시키기 위해 퇴적 단계와 에칭 단계를 적어도 한 번 반복하는 단계를 더 포함한다. 도 4d는 막(408A) 상에 퇴적된 막(408B)을 개략적으로 도시하고, 도 4e는 ALE 공정에서 측벽(401) 및 영역(403)으로부터 막(408B)을 에칭한 후의 기판(400)을 개략적으로 도시한다. 최상부(411) 상의 막 두께를 더 증가시키기 위해 퇴적 단계와 에칭 단계는 반복될 수 있다.
퇴적 및 에칭 공정들을 사용하여 융기되고 리세싱된 피처들을 위한 선택적 막 형성 방법에 대한 복수의 실시예들을 설명하였다. 본 발명의 실시예들에 대한 전술한 설명은 예시 및 설명의 목적으로 제공되었다. 본 발명을 개시된 정확한 형태들로 망라시키거나 또는 한정시키는 것을 의도하지는 않는다. 본 설명 및 이하의 청구항들은 설명용으로만 이용되며 제한적인 의미로서 해석되어서는 안되는 용어들을 포함한다. 본 발명분야의 당업자는 상기 교시내용을 통해 많은 변형들 또는 변경들이 가능하다는 것을 알 수 있다. 따라서, 본 발명의 범위는 이러한 상세한 설명에 의해 한정되기 보다는, 여기에 첨부된 청구항들에 의해 한정되는 것을 의도하는 바이다.

Claims (20)

  1. 기판 처리 방법에 있어서,
    측벽과 바닥부를 갖는 리세싱된 피처(recessed feature)를 갖는 기판을 제공하는 단계;
    상기 리세싱된 피처 내와, 상기 리세싱된 피처의 개구부 주변의 필드 영역(field area) 상에 막을 퇴적하는 단계로서, 상기 막은 상기 측벽과 상기 필드 영역 상에서보다 상기 바닥부 상에서 더 큰 막 두께를 갖도록 비컨포멀하게(non-conformally) 퇴적된 것인, 상기 막을 퇴적하는 단계;
    원자층 에칭(atomic layer etching; ALE) 공정에서 플라즈마의 부재(absence) 하에 상기 막을 에칭하는 단계로서, 상기 에칭은 상기 바닥부 상의 상기 막을 얇게하고 상기 측벽과 상기 필드 영역으로부터 상기 막을 제거하는 것인, 상기 막을 에칭하는 단계; 및
    상기 바닥부 상의 상기 막 두께를 증가시키기 위해 상기 퇴적하는 단계와 상기 에칭하는 단계를 적어도 한 번 반복하는 단계
    를 포함하는 기판 처리 방법.
  2. 제1항에 있어서,
    상기 막은 금속 산화물막을 포함한 것인, 기판 처리 방법.
  3. 제2항에 있어서,
    상기 ALE 공정은 트리메틸알루미늄(trimethylaluminum; TMA) 및 HF의 순차적인 가스 노출들을 포함한 것인, 기판 처리 방법.
  4. 제2항에 있어서,
    상기 금속 산화물막은 HfO2, ZrO2, TiO2, Al2O3, 및 이들의 조합으로 구성된 그룹으로부터 선택된 것인, 기판 처리 방법.
  5. 제1항에 있어서,
    상기 막은 금속 산화물막, 금속 질화물막, 금속 산질화물막, 금속 실리케이트막, 및 이들의 조합으로 구성된 그룹으로부터 선택된 것인, 기판 처리 방법.
  6. 제1항에 있어서,
    상기 반복하는 단계에 이어서, 과잉(excess) 막으로 상기 리세싱된 피처를 과충전(overfill)시키는 단계; 및
    평탄화 공정에서 상기 과충전된 리세싱된 피처와 상기 필드 영역으로부터 상기 과잉 막을 제거하는 단계
    를 더 포함하는 기판 처리 방법.
  7. 제1항에 있어서,
    상기 바닥부와 상기 측벽은 상이한 물질들을 포함한 것인, 기판 처리 방법.
  8. 제7항에 있어서,
    상기 상이한 물질들은 실리콘, 게르마늄, 실리콘 게르마늄, 유전체 물질, 금속, 및 금속 함유 물질로 구성된 그룹으로부터 선택된 것인, 기판 처리 방법.
  9. 제7항에 있어서,
    상기 퇴적하는 단계는 상기 상이한 물질들에 대해 상이한 막 핵생성률(nucleation rate)들을 갖는 것인, 기판 처리 방법.
  10. 제1항에 있어서,
    상기 바닥부와 상기 측벽은 동일한 물질을 포함한 것인, 기판 처리 방법.
  11. 제10항에 있어서,
    상기 물질은 실리콘, 게르마늄, 실리콘 게르마늄, 유전체 물질, 금속, 및 금속 함유 물질로 구성된 그룹으로부터 선택된 것인, 기판 처리 방법.
  12. 기판 처리 방법에 있어서,
    측벽과 최상부를 각각 갖는 융기된 피처들을 포함한 기판을 제공하는 단계;
    상기 융기된 피처들 상에, 상기 측벽 상에, 그리고 상기 융기된 피처들 사이의 영역 상에 막을 퇴적하는 단계로서, 상기 막은 상기 측벽과 상기 융기된 피처들 사이의 영역 상에서보다 상기 최상부 상에서 더 큰 막 두께를 갖도록 비컨포멀하게 퇴적된 것인, 상기 막을 퇴적하는 단계;
    원자층 에칭(ALE) 공정에서 플라즈마의 부재 하에 상기 막을 에칭하는 단계로서, 상기 에칭은 상기 최상부 상의 상기 막을 얇게하고 상기 측벽과 상기 융기된 피처들 사이의 영역으로부터 상기 막을 제거하는 것인, 상기 막을 에칭하는 단계; 및
    상기 최상부 상의 상기 막 두께를 증가시키기 위해 상기 퇴적하는 단계와 상기 에칭하는 단계를 적어도 한 번 반복하는 단계
    를 포함하는 기판 처리 방법.
  13. 제12항에 있어서,
    상기 막은 금속 산화물막을 포함한 것인, 기판 처리 방법.
  14. 제13항에 있어서,
    상기 ALE 공정은 트리메틸알루미늄(TMA) 및 HF의 순차적인 가스 노출들을 포함한 것인, 기판 처리 방법.
  15. 제13항에 있어서,
    상기 금속 산화물막은 HfO2, ZrO2, TiO2, Al2O3, 및 이들의 조합으로 구성된 그룹으로부터 선택된 것인, 기판 처리 방법.
  16. 제12항에 있어서,
    상기 막은 금속 산화물막, 금속 질화물막, 금속 산질화물막, 금속 실리케이트막, 및 이들의 조합으로 구성된 그룹으로부터 선택된 것인, 기판 처리 방법.
  17. 제12항에 있어서,
    상기 최상부와 상기 측벽은 상이한 물질들을 포함한 것인, 기판 처리 방법.
  18. 제17항에 있어서,
    상기 상이한 물질들은 실리콘, 게르마늄, 실리콘 게르마늄, 유전체 물질, 금속, 및 금속 함유 물질로 구성된 그룹으로부터 선택된 것인, 기판 처리 방법.
  19. 제17항에 있어서,
    상기 퇴적하는 단계는 상기 상이한 물질들에 대해 상이한 막 핵생성률들을 갖는 것인, 기판 처리 방법.
  20. 제12항에 있어서,
    상기 최상부와 상기 측벽은 동일한 물질을 포함한 것인, 기판 처리 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200033978A (ko) * 2017-08-18 2020-03-30 램 리써치 코포레이션 유전체 막의 기하학적으로 선택적인 증착
KR20200113000A (ko) * 2018-02-19 2020-10-05 도쿄엘렉트론가부시키가이샤 측벽 에칭을 달성하기 위한 방법
US12087572B2 (en) 2019-03-28 2024-09-10 Lam Research Corporation Etch stop layer

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9257274B2 (en) 2010-04-15 2016-02-09 Lam Research Corporation Gapfill of variable aspect ratio features with a composite PEALD and PECVD method
WO2017213842A2 (en) * 2016-05-23 2017-12-14 The Regents Of The University Of Colorado, A Body Corporate Enhancement of thermal atomic layer etching
JP6823527B2 (ja) * 2017-04-14 2021-02-03 東京エレクトロン株式会社 エッチング方法
JP7344867B2 (ja) 2017-08-04 2023-09-14 ラム リサーチ コーポレーション 水平表面上におけるＳｉＮの選択的堆積
US10332746B1 (en) 2018-03-14 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Post UV cure for gapfill improvement
JP7182970B2 (ja) * 2018-09-20 2022-12-05 東京エレクトロン株式会社 埋め込み方法及び処理システム
US10896823B2 (en) * 2018-11-21 2021-01-19 Thomas E. Seidel Limited dose atomic layer processes for localizing coatings on non-planar surfaces
JP7278164B2 (ja) * 2019-07-11 2023-05-19 東京エレクトロン株式会社 ルテニウム膜の形成方法及び基板処理システム
CN113808910A (zh) * 2020-06-11 2021-12-17 中国科学院微电子研究所 刻蚀腔室中原位类原子层沉积方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090019865A (ko) * 2006-05-30 2009-02-25 어플라이드 머티어리얼스, 인코포레이티드 실리콘 이산화물의 막 품질을 강화시키는 신규한 증착-플라즈마 경화 사이클 프로세스
KR20090031496A (ko) * 2008-10-02 2009-03-26 프라새드 갓질 박막의 대면적 다층 원자층 화학 기상 공정을 위한 장치 및방법
KR20120112116A (ko) * 2011-03-29 2012-10-11 도쿄엘렉트론가부시키가이샤 성막 장치 및 성막 방법

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6180490B1 (en) * 1999-05-25 2001-01-30 Chartered Semiconductor Manufacturing Ltd. Method of filling shallow trenches
US6596654B1 (en) * 2001-08-24 2003-07-22 Novellus Systems, Inc. Gap fill for high aspect ratio structures
US6867086B1 (en) * 2003-03-13 2005-03-15 Novellus Systems, Inc. Multi-step deposition and etch back gap fill process
US8025922B2 (en) * 2005-03-15 2011-09-27 Asm International N.V. Enhanced deposition of noble metals
WO2007106076A2 (en) 2006-03-03 2007-09-20 Prasad Gadgil Apparatus and method for large area multi-layer atomic layer chemical vapor processing of thin films
JP2007287856A (ja) * 2006-04-14 2007-11-01 Toshiba Corp 半導体装置の製造方法
US7902080B2 (en) 2006-05-30 2011-03-08 Applied Materials, Inc. Deposition-plasma cure cycle process to enhance film quality of silicon dioxide
US7498273B2 (en) * 2006-05-30 2009-03-03 Applied Materials, Inc. Formation of high quality dielectric films of silicon dioxide for STI: usage of different siloxane-based precursors for harp II—remote plasma enhanced deposition processes
JP2009540355A (ja) 2006-06-08 2009-11-19 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ テキスタイル製品及びそれを製造する方法
US8232176B2 (en) * 2006-06-22 2012-07-31 Applied Materials, Inc. Dielectric deposition and etch back processes for bottom up gapfill
US8263474B2 (en) 2007-01-11 2012-09-11 Tokyo Electron Limited Reduced defect silicon or silicon germanium deposition in micro-features
US7803722B2 (en) * 2007-10-22 2010-09-28 Applied Materials, Inc Methods for forming a dielectric layer within trenches
US7541297B2 (en) * 2007-10-22 2009-06-02 Applied Materials, Inc. Method and system for improving dielectric film quality for void free gap fill
JP4685147B2 (ja) 2008-10-14 2011-05-18 エルピーダメモリ株式会社 半導体装置の製造方法
US8728956B2 (en) * 2010-04-15 2014-05-20 Novellus Systems, Inc. Plasma activated conformal film deposition
US8637411B2 (en) * 2010-04-15 2014-01-28 Novellus Systems, Inc. Plasma activated conformal dielectric film deposition
JP5661523B2 (ja) * 2011-03-18 2015-01-28 東京エレクトロン株式会社 成膜方法及び成膜装置
US10249511B2 (en) 2014-06-27 2019-04-02 Lam Research Corporation Ceramic showerhead including central gas injector for tunable convective-diffusive gas flow in semiconductor substrate processing apparatus
US9418889B2 (en) * 2014-06-30 2016-08-16 Lam Research Corporation Selective formation of dielectric barriers for metal interconnects in semiconductor devices
US10170324B2 (en) * 2014-12-04 2019-01-01 Lam Research Corporation Technique to tune sidewall passivation deposition conformality for high aspect ratio cylinder etch
WO2016100873A1 (en) * 2014-12-18 2016-06-23 The Regents Of The University Of Colorado, A Body Corporate Novel methods of atomic layer etching (ale) using sequential, self-limiting thermal reactions
US9576811B2 (en) * 2015-01-12 2017-02-21 Lam Research Corporation Integrating atomic scale processes: ALD (atomic layer deposition) and ALE (atomic layer etch)
US9502238B2 (en) * 2015-04-03 2016-11-22 Lam Research Corporation Deposition of conformal films by atomic layer deposition and atomic layer etch
US9870899B2 (en) * 2015-04-24 2018-01-16 Lam Research Corporation Cobalt etch back
US10170320B2 (en) * 2015-05-18 2019-01-01 Lam Research Corporation Feature fill with multi-stage nucleation inhibition
US9972504B2 (en) * 2015-08-07 2018-05-15 Lam Research Corporation Atomic layer etching of tungsten for enhanced tungsten deposition fill
US9627221B1 (en) * 2015-12-28 2017-04-18 Asm Ip Holding B.V. Continuous process incorporating atomic layer etching
US10727073B2 (en) * 2016-02-04 2020-07-28 Lam Research Corporation Atomic layer etching 3D structures: Si and SiGe and Ge smoothness on horizontal and vertical surfaces
US10002867B2 (en) * 2016-03-07 2018-06-19 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor structure and manufacturing method thereof
US10062563B2 (en) * 2016-07-01 2018-08-28 Lam Research Corporation Selective atomic layer deposition with post-dose treatment
US9837312B1 (en) * 2016-07-22 2017-12-05 Lam Research Corporation Atomic layer etching for enhanced bottom-up feature fill
US10566211B2 (en) * 2016-08-30 2020-02-18 Lam Research Corporation Continuous and pulsed RF plasma for etching metals
US10037884B2 (en) * 2016-08-31 2018-07-31 Lam Research Corporation Selective atomic layer deposition for gapfill using sacrificial underlayer
US10340135B2 (en) * 2016-11-28 2019-07-02 Asm Ip Holding B.V. Method of topologically restricted plasma-enhanced cyclic deposition of silicon or metal nitride
KR102410571B1 (ko) * 2016-12-09 2022-06-22 에이에스엠 아이피 홀딩 비.브이. 열적 원자층 식각 공정
US9984940B1 (en) * 2017-01-30 2018-05-29 International Business Machines Corporation Selective and conformal passivation layer for 3D high-mobility channel devices
US10796912B2 (en) * 2017-05-16 2020-10-06 Lam Research Corporation Eliminating yield impact of stochastics in lithography

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090019865A (ko) * 2006-05-30 2009-02-25 어플라이드 머티어리얼스, 인코포레이티드 실리콘 이산화물의 막 품질을 강화시키는 신규한 증착-플라즈마 경화 사이클 프로세스
KR20090031496A (ko) * 2008-10-02 2009-03-26 프라새드 갓질 박막의 대면적 다층 원자층 화학 기상 공정을 위한 장치 및방법
KR20120112116A (ko) * 2011-03-29 2012-10-11 도쿄엘렉트론가부시키가이샤 성막 장치 및 성막 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200033978A (ko) * 2017-08-18 2020-03-30 램 리써치 코포레이션 유전체 막의 기하학적으로 선택적인 증착
KR20200113000A (ko) * 2018-02-19 2020-10-05 도쿄엘렉트론가부시키가이샤 측벽 에칭을 달성하기 위한 방법
US12087572B2 (en) 2019-03-28 2024-09-10 Lam Research Corporation Etch stop layer

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