KR20170071481A - 박막 트랜지스터 장치, 디스플레이, 및 이들의 제조 방법 - Google Patents

박막 트랜지스터 장치, 디스플레이, 및 이들의 제조 방법 Download PDF

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Abstract

박막 트랜지스터(TFT) 장치(200), 디스플레이, 및 박막 트랜지스터 장치(200)의 제조 방법이 개시된다. TFT 장치(200)는 게이트 전극(204a) 및 접속 패드(204b)를 포함하는 제 1 전도 층(204)을 포함한다. TFT 장치는 게이트 전극(204a)을 덮는 제 1 유전 층(206)을 추가로 포함한다. 접속 패드(204)는 제 1 유전 층(206)으로부터 노출된다. TFT 장치(200)는 제 1 유전 층(206) 상에 배치되고 게이트 전극(204a)과 중첩되는 반도체 층(208)을 또한 포함한다. TFT 장치(200)는 반도체 층(208)의 제 1 및 제 2 부분과 접속 패드(204b)를 노출시키기 위하여 반도체 층(208) 및 제 1 유전 층(206) 상에 배치되는 제 2 유전 층(210)을 추가로 포함한다. TFT 장치(200)는 반도체 층(208)의 제 1 부분을 덮는 소스 전극 부분(212b), 소스 전극 부분(212b)으로 연장되는 화소 전극 부분(212a), 반도체 층(208)의 제 2 부분을 덮는 드레인 전극 부분(212c), 및 접속 패드(204b) 상에 배치되고 드레인 전극 부분(212c)으로 연장되는 상호 접속 부분(212d)을 포함하는 제 2 전도 층(212)을 추가로 포함한다.

Description

박막 트랜지스터 장치, 디스플레이, 및 이들의 제조 방법{THIN FILM TRANSISTOR DEVICE, DISPLAY AND METHOD FOR FABRICATING SAME}
본 발명은 트랜지스터, 특히 박막 트랜지스터, 및 디스플레이에서의 그의 용도, 및 이의 제조 방법에 관한 것이다.
관련 출원에 대한 교차 참조
본원은 2014년 8월 24일자로 출원되어 미국 특허청에 제출된 미국 특허 가출원 제 62/041,129 호(발명의 명칭: "박막 트랜지스터 및 이의 제조 방법"), 및 2015년 1월 9일에 출원되어 미국 특허청에 제출된 미국 특허원 제 14/593,812 호에 대한 우선권을 주장하며, 이 두 특허원을 모두 본원에 참고로 인용한다.
평면 패널 디스플레이는 TV, 모니터, 휴대 전화기, 소형 전화기, 개인 휴대 정보 단말기(PDA) 등과 같은 용도로 시판되어 왔다. 특히, 대형 및 고화질로 존재하는 능력 때문에, 능동 매트릭스 평면 패널 디스플레이는 대형 TV 및 고화질 휴대용 장치에 폭 넓게 통합된다.
능동 매트릭스 평면 패널 디스플레이는 일반적으로 발광 장치를 제어하기 위하여 박막 트랜지스터(TFT)의 어레이를 포함한다. 예시적인 TFT 장치(100)가 도 1에 도시되어 있다. 도 1을 참조하면, TFT 장치(100)는 기판(102), 기판(102) 상에 배치된 게이트 전극(104), 기판(102) 및 게이트 전극(104) 상에 배치된 유전 층(106), 유전 층(106) 상에 배치된 반도체 층(108), 반도체 층(108) 상에 배치된 에칭 중단부(110), 반도체 층(108)의 한쪽 면 상에서 그와 접촉하여 배치된 드레인 전극(drain electrode)(112), 반도체 층(108)의 다른쪽 면 상에서 그와 접촉하여 배치된 소스 전극(source electrode)(114), 상기 층들 상에 배치된 부동화 층(116), 소스 전극(114)에 도달하기 위하여 부동화 층(116)에 형성된 제 1 접속공(118), 드레인 전극(112)에 도달하기 위하여 부동화 층(116)에 형성된 제 2 접속공(120), 제 1 접속공(118)에 배치된 화소 전극(122), 및 제 2 접속공(120)에 배치된 데이터 전극(124)을 포함한다.
도 1에 도시된 TFT 장치를 제조하기 위하여, 6개 이상의 마스크를 사용하여 장치 층의 패턴을 형성시킨다. 구체적으로, 게이트 전극(104), 반도체 층(108), 에칭 중단부(110), 소스 전극(114)과 드레인 전극(112), 접속공(118, 120), 및 화소 전극(122) 각각에 대해 하나의 마스크가 필요하다.
에칭 중단부(110)를 사용하여, 소스 전극 및 드레인 전극(114, 112)을 형성시키기 위하여 패턴화 및 에칭시키는 단계 동안 반도체 층(108)이 에칭제에 의해 손상받지 않도록 보호한다. 이 구조는 에칭 중단부(110) 자체를 패턴화시키기 위하여 추가의 포토 마스크를 필요로 하고, 이는 제조 비용을 증가시키고 프로세싱 처리량을 감소시킨다. 또한, 부동화 층(116)을 사용하여, 아래에 놓인 장치 층(104 내지 114)이 환경에 의해 영향을 받지 않도록 보호한다.
그러므로, TFT 장치를 제조하는데 사용되는 마스크의 수를 감소시켜 제조 처리량을 증가시키고 비용을 감소시킬 필요가 있다.
본 발명에 따라, 박막 트랜지스터(TFT) 장치가 제공된다. TFT 장치는 게이트 전극 및 접속 패드를 포함하는 제 1 전도 층을 포함한다. TFT 장치는 또한 게이트 전극을 덮는 제 1 유전 층을 포함한다. 접속 패드는 제 1 유전 층으로부터 노출된다. TFT 장치는 유전 층 상에 배치되고 게이트 전극과 중첩되는 반도체 층을 추가로 포함한다. TFT 장치는, 반도체 층의 제 1 부분과 제 2 부분 및 접속 패드가 노출되도록 반도체 층 및 제 1 유전 층 상에 배치된 제 2 유전 층을 또한 포함한다. TFT 장치는 또한 반도체 층의 제 1 부분을 덮는 소스 전극 부분, 소스 전극 부분으로 연장되는 화소 전극 부분, 반도체 층의 제 2 부분을 덮는 드레인 전극 부분, 및 접속 패드 상에 배치되고 드레인 전극 부분으로 연장되는 상호 접속 부분을 포함하는 제 2 전도 층을 포함한다.
본원에 따라, 박막 트랜지스터 장치의 제조 방법이 제공된다. 본 방법은 기판 상에 제 1 전도 층을 침착시키고; 제 1 마스크로 제 1 전도 층을 패턴화시켜 게이트 전극 및 접속 패드를 형성시키고; 제 1 유전 층을 기판 상에 침착시켜 게이트 전극 및 접속 패드를 덮고; 제 1 유전 층 상에 반도체 층을 침착시키며; 제 2 마스크로 반도체 층을 패턴화시켜 게이트 전극과 중첩되는 반도체 아일랜드(island)를 형성시키고; 기판 상에 제 2 유전 층을 침착시키고; 제 3 마스크로 제 2 유전 층을 패턴화시켜 반도체 아일랜드의 제 1 부분 및 제 2 부분을 노출시키고 반도체 아일랜드 상에 유전체 아일랜드를 형성시키고; 제 3 마스크로 제 2 유전 층 및 제 1 유전 층을 패턴화시켜 접속 패드를 노출시키며; 제 2 전도 층이 접속 패드와 접속하도록 기판 상에 제 2 전도 층을 침착시키고; 제 4 마스크로 제 2 전도 층을 패턴화시킴을 포함한다.
본 발명의 실시양태의 추가적인 양태 및 이점은 부분적으로는 하기 상세한 설명에 주어지고, 부분적으로는 하기 상세한 설명으로부터 명백해지거나, 또는 본 발명의 실시양태의 실행으로부터 알려진다.
본 발명의 실시양태의 이들 및 다른 양태 및 이점은 첨부된 도면을 참조하여 하기 상세한 설명으로부터 명백해지고 더욱 용이하게 알려진다.
도 1은 종래의 TFT 장치를 도시한다.
도 2는 본 발명의 일부 실시양태에 따른 TFT 장치를 도시한다.
도 3은 본 발명의 일부 실시양태에 따른 다른 TFT 장치를 도시한다.
도 4는 본 발명의 일부 실시양태에 따른 또 다른 TFT 장치를 도시한다.
도 5a 내지 도 5k는 본 발명의 일부 실시양태에 따른 TFT 장치의 예시적인 제조 방법을 도시한다.
도 6a 내지 도 6d는 본 발명의 일부 실시양태에 따른 TFT 장치의 예시적인 제조 방법을 도시한다.
도 7a 내지 도 7d는 본 발명의 일부 실시양태에 따른 TFT 장치의 예시적인 제조 방법을 도시한다.
도 8a 내지 도 8d는 본 발명의 일부 실시양태에 따른 TFT 장치의 예시적인 제조 방법을 도시한다.
도 9는 본 발명의 일부 실시양태에 따른 예시적인 능동 매트릭스 유기 발광 다이오드 장치를 도시한다.
본 발명의 실시양태를 상세하게 참조한다. 상세한 설명 전체에 걸쳐 동일하거나 유사한 요소 및 동일하거나 유사한 기능을 갖는 요소는 유사한 인용 번호에 의해 표시된다. 도면을 참조하여 본원에 기재되는 실시양태는 설명적이고 예시적이며, 본 발명을 개괄적으로 이해하는데 이용된다. 이들 실시양태는 본 발명을 한정하는 것으로 간주되지 않는다.
본 발명의 상세한 설명에서, "제 1" 및 "제 2" 같은 용어는 본원에서 기재 목적으로 사용되며, 상대적인 중요도 또는 의의를 나타내거나 암시하고자 하지 않거나, 또는 기술적 특징의 수를 암시하고자 하지 않는다. 그러므로, "제 1" 및 "제 2"에 의해 한정되는 기술적 특징은 하나 이상의 기술적 특징을 포함함을 나타내거나 암시할 수 있다. 본 발명의 상세한 설명에서, "복수개의"는 달리 규정되지 않는 한 2개 이상을 의미한다.
본 발명에서는, 용어 "장치된", "연결된", "결합된", "고정된" 등의 용어가 폭 넓게 사용되고, 예를 들어 특정 상황에 따라 당 업자가 알 수 있는 고정된 연결, 탈착가능한 연결 또는 일체형 연결일 수 있으며; 또한 기계적 연결일 수도 있거나, 또는 전기적 연결 또는 상호 통신일 수 있으며; 또한 직접적인 연결 또는 중간에 개입하는 구조체를 통한 간접적인 연결일 수 있고; 또한 두 요소의 내부 통신일 수도 있음을 알아야 한다.
본 발명의 상이한 구조체를 실행하기 위하여 하기 상세한 설명에는 다양한 실시양태 및 실시예가 제공된다. 본 발명을 단순화시키기 위하여, 특정 요소 및 세팅이 기재될 것이다. 그러나, 이들 요소 및 세팅은 단순히 예일 뿐이고 본 발명을 한정하고자 하지 않는다. 또한, 인용 번호는 본 발명에서 상이한 실시예에서 반복될 수 있다. 이러한 반복은 단순 명료함을 위한 것이고, 상이한 실시양태 및/또는 세팅 사이의 관계를 가리키지 않는다. 뿐만 아니라, 상이한 방법 및 물질의 예가 본 발명에 제공된다. 그러나, 당 업자는 다른 방법 및/또는 물질도 적용될 수 있음을 알게 될 것이다.
도 2는 예시적인 TFT 장치(200)를 도시한다. TFT 장치(200)는 액정 디스플레이, 유기 발광 다이오드(OLED) 장치, 또는 다른 전자 장치에 사용될 수 있다. TFT 장치(200)는 기판(202) 상에 형성된 발광 영역(201a), TFT 장치 영역(201b), 상호 접속 영역(201c), 및 저장 커패시터 영역(201d)을 포함한다. 기판(202)은 유리, 실리콘, 스테인레스 강 또는 중합체, 또는 상기 물질의 임의의 조합으로 제조될 수 있다. 중합체 기판은 폴리이미드(PI), 폴리에틸렌 나프탈레이트(PEN), 폴리에틸렌 테레프탈레이트(PET), 폴리스티렌(PS), 폴리에터설폰(PES), 폴리에틸렌(PE), 폴리비닐 클로라이드(PVC) 등으로 제조될 수 있다.
TFT 장치(200)는 기판(202) 상에 형성된 제 1 전도 층(204), 제 1 유전 층(206), 반도체 층(208), 제 2 유전 층(210) 및 제 2 전도 층(212)을 포함한다. 일부 실시양태에서는, 기판(202) 상에 제 1 전도 층(204)을 침착시키기 전에 완충 층 또는 차단 층을 기판(202) 상에 형성시킨다.
제 1 전도 층(204)은 TFT 장치 영역(201b)을 위한 게이트 전극(204a), 상호 접속 영역(201c)을 위한 접속 패드(204b), 및 커패시터 영역(201d)을 위한 제 1 전극(204c)을 포함한다. 제 1 전도 층(204)은 금속(Al, Cu, Mo, Ti, Ni, W, Au, Pd, Pt, Cr, Nd, Zn, Co, Mn 또는 Ag), 전도성 금속 산화물(아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga), 하프늄(Hf), 알루미늄(Al), 비소(As), 카드뮴(Cd), 수은(Hg), 탈륨(Tl), 납(Pb), 은(Ag), 금(Au), 게르마늄(Ge), 안티몬(Sb), 비스무트(Bi), 하프늄(Hf) 또는 지르코늄(Zr) 등의 산화물, 예를 들어 ITO, IZO, AZO, GZO, In2O3 또는 ZnO), 또는 상기 물질의 혼합물 또는 다층 또는 임의의 조합일 수 있다.
제 1 유전 층(206)은 게이트 전극(204a) 및 제 1 전극(204c)을 덮지만, 제 1 유전 층(206)으로부터 접속 패드(204b)의 적어도 일부를 노출시키기 위하여 접속 패드(204b)를 완전히 덮지는 않는다. 제 1 유전 층(206)은 SiOx, SiNx, SiOxNy, AlOx, Y2O3, HfOx, ZrOx, AlN, AlNO, TiOx, BaTiO3, PbTiO3, 중합체, 스핀-온-유리(SOG), 스핀-온-유전체(SOD) 등, 또는 상기 물질의 혼합물 또는 다층 또는 조합으로 제조될 수 있다.
반도체 층(208)은 유전 층(206) 상에 형성되고, 게이트 전극(204a)에 중첩되도록 배치된다. 일부 실시양태에서, 반도체 층(208)은 아일랜드일 수 있고, 게이트 전극(204a)의 폭보다 큰 폭을 갖는다. 반도체 층(208)은 비정질 실리콘(a-Si), 폴리실리콘, 또는 아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga), 하프늄(Hf), 알루미늄(Al), 비소(As), 카드뮴(Cd), 수은(Hg), 탈륨(Tl), 납(Pb), 은(Ag), 금(Au), 게르마늄(Ge), 안티몬(Sb), 비스무트(Bi), 하프늄(Hf), 또는 지르코늄(Zr) 등 또는 상기 원소의 조합의 산화물 같은 금속 산화물로 제조될 수 있다.
제 2 유전 층(210)은 반도체 층(208) 및 제 1 유전 층(206) 상에 배치된다. 제 2 유전 층(210)은 반도체 층(208)이 일부에 중첩되는 유전체 아일랜드(210a)를 포함한다. 제 2 유전 층(210)은, 접속 패드(204b) 및 유전체 아일랜드(210a)의 양쪽 면 상의 반도체 층(208)의 제 1 부분과 제 2 부분이 노출되도록 구멍을 갖는다. 도 2를 참조하면, 제 1 전극(204c)을 덮기 위하여 제 2 유전 층(210)의 일부가 추가로 배치된다. 일부 실시양태에서는, 제 1 전극(204c) 상의 제 1 유전 층(206) 또는 제 2 유전 층(210)중 하나가 생략될 수 있다. 제 2 유전 층(210)은 SiOx, SiNx, SiOxNy, AlOx, Y2O3, HfOx, ZrOx, AlN, AlNO, TiOx, BaTiO3, PbTiO3, 중합체, SOG, SOD 등, 또는 상기 물질의 혼합물 또는 다층 또는 조합으로 제조될 수 있다.
도 2를 참조하면, 제 2 전도 층(212)이 기판(202) 상에 배치된다. 제 2 전도 층(212)은 제 2 유전 층(210) 상의 화소 전극 부분(212a), 반도체 층(208)의 한 노출된 표면 상에 배치되고 그를 덮어서 소스 전극 접속부를 형성하는 소스 전극 부분(212b), 반도체 층(208)의 다른 노출된 표면 상에 배치되고 그를 덮어서 드레인 전극 접속부를 형성하는 드레인 전극 부분(212c), 접속 패드(204b) 상에 배치된 상호 접속 부분(212d), 및 커패시터 영역(201d)에 배치된 제 2 전극(212e)을 포함한다. 도 2에 도시된 바와 같이, 화소 전극 부분(212a)은 소스 전극 부분(212b)으로 연장된다. 유사하게, 상호 접속 부분(212d)은 드레인 전극 부분(212c)으로 연장된다. 제 2 전극(212e), 제 1 전극(204c), 및 제 1 및 제 2 유전 층은 커패시터를 형성한다.
일부 실시양태에서, 제 2 전도 층(212)은 Al, Cu, Mo, Ti, Ni, W, Au, Pd, Pt, Cr, Nd, Zn, Co, Mn, Ag 등으로부터 선택되는 물질, 또는 상기 물질의 혼합물 또는 다층 또는 조합을 갖는 금속 층일 수 있다. 다른 실시양태에서, 제 2 전도 층(212)은 In, Zn, Sn, Ga, Al, As, Cd, Hg, Tl, Pb, Ag, Au, Ge, Sb, Bi, Hf, Zr 등의 산화물, 예컨대 ITO, IZO, AZO, GZO, In2O3, ZnO 등의 산화물로부터 선택되는 금속 산화물 물질, 또는 상기 물질의 혼합물 또는 다층 또는 조합을 갖는 투명한 도체일 수 있다. 일부 실시양태에서, 제 2 전도 층(212)은 금속 및 금속 산화물의 혼합물을 포함할 수 있다. 예를 들어, 제 2 전도 층(212)은 상기 물질로부터 선택되는 하나의 금속 물질(예컨대, Zn) 및 하나의 금속 산화물(예를 들어, ZnO)을 포함할 수 있다.
또한 일부 실시양태에서, TFT 장치는 제 2 전도 층(212) 상에 배치된 제 전도 층(214)을 포함할 수 있다. 예를 들어, 예시적인 TFT 장치(300)가 도 3에 도시되어 있다. 도 3을 참조하면, 제 2 전도 층(212)을 덮도록 제 3 전도 층(214)을 배치하여 이들이 서로 정렬되도록 한다. 이 제 3 전도 층(214)은 더욱 우수한 표면 평활도, 및 화소 전극 영역에서 OLED 층 같은 상부 층과의 더욱 우수한 작업 함수 매치를 달성하도록 하는 물질로부터 선택될 수 있다. 제 3 전도 층(214)은 제 2 전도 층(212)과는 상이한 물질을 함유할 수 있다. 일부 실시양태에서, 제 2 전도 층(212) 및 제 3 전도 층(214)은 각각 반사성 물질(예를 들어, 금속) 및 투명한 도체(예컨대, 금속 산화물)를 포함한다. 예를 들어, 제 2 전도 층(212)은 Al, Cu, Mo, Ti, Ni, W, Au, Pd, Pt, Cr, Nd, Zn, Co, Mn, Ag 등으로부터 선택되는 금속 물질, 또는 상기 물질의 혼합물 또는 다층 또는 조합을 갖는 금속 물질로 제조될 수 있다. 제 3 전도 층(214)은 In, Zn, Sn, Ga, Al, As, Cd, Hg, Tl, Pb, Ag, Au, Ge, Sb, Bi, Hf, Zr 등의 산화물로부터 선택되는 금속 산화물 물질(예컨대, ITO, IZO, AZO, GZO, In2O3, ZnO 등), 또는 상기 물질의 혼합물 또는 다층 또는 조합으로 제조된다. 금속 산화물 물질은 더욱 우수한 표면 평활도 및 OLED 층과 매치되는 일 함수를 갖는다. 도 3에 도시된 다른 구조 및 물질은 도 2와 관련하여 기재된 것과 유사하므로, 상응하는 설명은 생략한다.
일부 실시양태에서는, 제 3 전도 층(214)이 제 2 전도 층(212)의 일부 상에 배치될 수 있지만, 제 2 전도 층(212)과 완전히 정렬되지는 않는다. 이러한 TFT 장치(400)의 예가 도 4에 도시된다. 도 4를 참조하면, 제 3 전도 층(214)은 제 2 전도 층(212)이 화소 전극 부분(212a) 및 소스 전극 부분(212b) 상에는 배치 및 정렬되지만, 드레인 전극 부분(212c), 상호 접속 부분(212d) 및 제 2 전극 부분(212e) 상에는 배치되지 않는다. 그러나, 제 3 전도 층(214)의 구조는 도 4의 형태로 한정되지는 않는다. 예를 들어, 제 3 전도 층(214)은 제 2 전도 층(212)의 화소 전극 부분(212a) 상에는 배치되어 그와 정렬될 수 있으나, 제 2 전도 층(212)의 다른 부분 상에는 배치되지 않는다. 도 4에 도시된 다른 구조 및 물질은 도 2와 관련하여 기재된 것과 유사한 바, 상응하는 설명은 생략한다.
다음으로, TFT 장치의 제조 방법이 아래에 기재된다. 도 5a를 참조하면, 기판(202)이 제공된다. 기판(202)은 유리, 실리콘, 스테인레스 강 또는 중합체로 제조될 수 있다. 중합체 기판은 폴리이미드(PI), 폴리에틸렌 나프탈레이트(PEN), 폴리에틸렌 테레프탈레이트(PET), 폴리스티렌(PS), 폴리에터설폰(PES), 폴리에틸렌(PE), 폴리비닐 클로라이드(PVC) 등으로 제조될 수 있다. 이어, 도 5b에 도시된 바와 같이 제 1 전도 층(204)을 기판(202) 상에 형성시킨다. 제 1 전도 층(204)은 금속(Al, Cu, Mo, Ti, Ni, W, Au, Pd, Pt, Cr, Nd, Zn, Co, Mn 또는 Ag), 전도성 금속 산화물(In, Zn, Sn, Ga, Al, As, Cd, Hg, Tl, Pb, Ag, Au, Ge, Sb, Bi, Hf, Zr 등의 산화물, 예컨대 ITO, IZO, AZO, GZO, In2O3 또는 ZnO), 또는 상기 물질의 혼합물 또는 다층 또는 임의의 조합을 포함할 수 있다. 제 1 전도 층(204)은 화학적 증착(CVD), 플라즈마-향상 CVD(PECVD), 전자 층 침착(ALD), 스퍼터링, 증발, 또는 용액 코팅 및 경화 같은 다양한 침착 기법에 의해 제조될 수 있다.
도 5c를 참조하면, 이어 포토리소그래피(photolithography) 공정을 이용하여, 제 1 전도 층(204)을 제 1 마스크(252)로 패턴화시켜 게이트 전극(204a), 접속 패드(204b) 및 제 1 전극(204c)을 형성시킨다. 층 상에 포토레지스트(photoresist)를 코팅하는 단계, 포토레지스트를 노출시키는 단계, 포토레지스트를 현상시키는 단계, 및 패턴화된 포토레지스트를 이용하여 층을 에칭시키는 단계를 포함하는 본원에서의 포토리소그래피 공정의 상세한 설명은 도 5g, 도 5h, 도 5i에 개시되어 있고, 관련된 내용은 생략한다. 제 1 마스크(252)는 포토리소그래피 공정을 위한 패턴(252a, 252b 및 252c)을 포함할 수 있다. 이어, 도 5d에 도시된 바와 같이 제 1 유전 층(206)을 기판(202) 및 게이트 전극(204a), 접속 패드(204b) 및 제 1 전극(204c) 상에 형성시킨다. CVD, PECVD, ALD, 스퍼터링, 증발, 또는 용액 코팅 및 경화 같은 다양한 침착 기법에 의해, 제 1 유전 층(206)을 기판(202) 상에 형성시킬 수 있다. 제 1 유전 층(206)의 물질은 SiOx, SiNx, SiOxNy, AlOx, Y2O3, HfOx, ZrOx, AlN, AlNO, TiOx, BaTiO3, PbTiO3, 중합체, SOG, SOD 등, 또는 상기 물질의 혼합물 또는 다층 또는 조합을 포함할 수 있다.
도 5e를 참조하면, 상기 논의된 것과 같은 다양한 침착 기법에 의해 제 1 유전 층(206) 상에 반도체 층(208)을 형성시킨다. 반도체 층(208)은 비정질 실리콘(a-Si), 폴리실리콘, 또는 In, Zn, Sn, Ga, Al, As, Cd, Hg, Tl, Pb, Ag, Au, Ge, Sb, Bi, Hf, Zr 등의 산화물 같은 금속 산화물로 제조될 수 있다. 이어, 제 2 마스크(254)로 반도체 층(208)을 패턴화시켜, 도 5f에 도시된 포토리소그래피 공정을 이용하여 반도체 아일랜드(208a)를 형성시킨다. 제 2 마스크(254)는 포토리소그래피 공정을 위한 패턴(예컨대, 254a)을 포함할 수 있다.
도 5g를 참조하면, 이어 제 2 유전 층(210)을 형성시켜, 반도체 아일랜드(208a) 및 제 1 유전 층(206)을 덮는다. CVD, PECVD, ALD, 스퍼터링, 증발, 또는 용액 코팅 및 경화 같은 다양한 침착 기법에 의해 제 2 유전 층(210)을 형성시킬 수 있다. 제 2 유전 층(210)의 물질은 SiOx, SiNx, SiOxNy, AlOx, Y2O3, HfOx, ZrOx, AlN, AlNO, TiOx, BaTiO3, PbTiO3, 중합체, SOG, SOD 등, 또는 상기 물질의 혼합물 또는 다층 또는 조합을 포함할 수 있다. 도 5g 및 도 5h를 참조하면, 제 2 유전 층(210) 상에 포토레지스트(255)를 형성시켜, 제 2 유전 층(210)의 패턴화를 용이하게 한다. 도 5h를 참조하면, 이어 제 3 마스크(256)를 사용하여 포토레지스트(255)를 통해 제 2 유전 층(210)을 패턴화시킨다. 예를 들어, 제 3 마스크(256)를 통해 포토레지스트(255)를 광에 노출시키고 현상시켜, 구멍(255a 내지 255c)을 형성시킨다. 구체적으로, 제 3 마스크(256)를 사용하여 소정 위치에서 포토레지스트(255)에 구멍(255a 내지 255c)을 형성시킨다. 예를 들어, 도 5h에 도시된 바와 같이 반도체 아일랜드(208a) 및 접속 패드(204b) 상에 구멍(255a 내지 255c)을 형성시킬 수 있다. 이어, 구멍(255a 내지 255c)을 갖는 포토레지스트(255)를 통해 제 2 유전 층(210)을 패턴화시킨다. 예컨대 도 5i를 참조하면, 에칭 공정에 의해 제 2 유전 층(210)을 패턴화시켜, 반도체 아일랜드(208a) 상에 유전체 아일랜드(210a)를 형성시키고 반도체 아일랜드(208a)의 제 1 부분 및 제 2 부분을 노출시켜 소스/드레인 전극 접속부를 형성시키기 위하여 구멍(255a 내지 255c)에서 제 2 유전 층(210)의 물질을 제거한다. 반도체 아일랜드(208a)의 노출된 부분은 TFT를 위한 소스 영역 및 드레인 영역일 수 있다. 또한, 에칭 공정은 제 2 유전 층(210) 및 제 1 유전 층(206)의 일부를 제거하여 접속 패드(204b) 상에 구멍(260)을 만듦으로써, 접속 패드(204b)의 일부를 노출시킨다. 에칭 공정은 습식 에칭 또는 건식 에칭, 또는 둘 다의 조합일 수 있다. 제 2 유전 층의 에칭제는 반도체 층을 손상시키지 않으면서 제 1 유전 층(206)을 추가로 에칭하기 위하여 반도체 층에 대해 우수한 에칭 선택성을 갖도록 선택될 수 있다.
일부 실시양태에서는, 반도체 아일랜드(208a)의 물질이 습식 공정의 에칭 용액 또는 건식 공정의 에칭 기체에 대해 저항성일 수 있기 때문에, 제 2 유전 층(210)의 일부를 제거한 후, 반도체 아일랜드(208a)의 일부를 에칭 용액 또는 에칭 기체에 노출시키면서 접속 패드(204a) 상의 제 2 유전 층(206)의 일부를 지속적으로 제거할 수 있다. 예를 들어, 금속 산화물은 에칭 기체 CHxFy/O2에 대해 우수한 선택성(저항성)을 갖고, 제 1 및 제 2 유전 층(206, 210)의 물질로 SiOx가 사용되는 경우 반도체 아일랜드(208a)의 물질일 수 있다.
다음으로 도 5j를 참조하면, 기판(202) 상에 제 2 전도 층(212)을 형성시켜 제 2 유전 층(210), 반도체 아일랜드(208a)의 노출된 부분 및 접속 패드(204b)의 노출된 부분을 덮는다. 제 2 전도 층(212)은 금속(Al, Cu, Mo, Ti, Ni, W, Au, Pd, Pt, Cr, Nd, Zn, Co, Mn 또는 Ag), 전도성 금속 산화물(In, Zn, Sn, Ga, Al, As, Cd, Hg, Tl, Pb, Ag, Au, Ge, Sb, Bi, Hf, Zr 등의 산화물, 예컨대 ITO, IZO, AZO, GZO, In2O3 또는 ZnO), 또는 상기 물질의 임의의 조합을 포함할 수 있다. 제 2 전도 층(212)은 CVD, PECVD, ALD, 스퍼터링, 증발 또는 용액 코팅 및 경화 같은 다양한 침착 기법에 의해 제조될 수 있다. 예를 들어 바닥-방출 능동-매트릭스 OLED(AMOLED) 장치에 적용되는 일부 실시양태에서, 제 2 전도 층(212)용 물질은 투명할 수 있다. 예시적인 투명한 전도성 물질은 In, Zn, Sn, Ga, Al, As, Cd, Hg, Tl, Pb, Ag, Au, Ge, Sb, Bi, Hf, Zr의 전도성 금속 산화물, 예를 들어 ITO, IZO, AZO, GZO, In2O3 또는 ZnO, 또는 이들 물질의 임의의 조합을 포함할 수 있다. 예컨대 상부-방출 AMOLED 장치에 적용되는 다른 실시양태에서는, 제 2 전도 층(212)용 물질은 반사성일 수 있다. 예시적인 반사성 전도성 물질은 금속, 예컨대 Al, Cu, Mo, Ti, Ni, W, Au, Pd, Pt, Cr, Nd, Zn, Co, Mn 또는 Ag, 또는 이들 물질의 임의의 조합을 포함할 수 있다.
도 5k를 참조하면, 이어 제 4 마스크(258)를 사용하여 제 2 전도 층(212)을 패턴화시켜, 제 2 유전 층(210) 상의 화소 전극 부분(212a), 반도체 아일랜드(208a)의 한 노출된 부분 상에 배치되어 그를 덮는 소스 전극 부분(212b), 반도체 아일랜드(208a)의 다른 노출된 부분 상에 배치되어 그를 덮는 드레인 전극 부분(212c), 접속 패드(204b) 상에 배치된 상호 접속 부분(212d), 및 제 1 전극(204c)에 대향하는 제 2 전극(212e)을 형성시킨다. 화소 전극 부분(212a)은 소스 전극 부분(212b)으로 연장되어 그에 연결된다. 상호 접속 부분(212d)은 드레인 전극 부분(212c)으로 연장되어 그에 연결된다. 그러나, 이들 부분의 배열은 이러한 형태로 한정되지는 않는다. 예를 들어, 일부 실시양태에서, 상호 접속 부분(212d) 및 드레인 전극 부분(212c)은 서로 분리될 수 있거나, 또는 다른 배선 패턴(도시되지 않음)을 통해 서로 결합될 수 있다.
도 5a 내지 도 5k와 관련하여 상기 기재된 바와 같이, TFT 장치(200)는 제조 비용이 감소될 수 있도록 4개의 마스크를 사용하여 제조될 수 있다. 또한, 유전체 아일랜드(210a) 및 접속 패드(204b)(도 5i)로 이어지는 구멍(260)을 동일한 에칭 단계에서 형성시켜 프로세싱 시간을 감소시키고 처리량을 증가시킬 수 있다. 도 5k와 관련하여 상기 기재된 바와 같이, 화소 전극, 소스 및 드레인 전극, 상호 접속부, 및 커패시터용 전극에 동일한 전도 층(212)을 사용할 수 있는데, 이는 프로세싱 단계를 추가로 감소시킬 수 있다. 또한 도 1에 도시된 장치와 비교하여, 도 1의 부동화 층(116)을 생략하여 비용을 추가로 감소시킬 수 있다.
일부 실시양태에서는, 제 2 전도 층(212)을 기판(202) 상에 형성시킨 후, 그리고 도 5j에 도시된 바와 같이 이를 패턴화시키기 전에, 제 3 전도 층(214)을 제 2 전도 층(212) 상에 형성시킬 수 있다. 일례가 도 6a에 도시되어 있다. CVD, PECVD, ALD, 스퍼터링, 증발 또는 용액 코팅 및 경화 같은 다양한 침착 기법에 의해, 제 2 전도 층(212) 상에 제 3 전도 층(214)을 형성시킬 수 있다. 제 3 전도 층(214)은 금속(Al, Cu, Mo, Ti, Ni, W, Au, Pd, Pt, Cr, Nd, Zn, Co, Mn 또는 Ag), 전도성 금속 산화물(In, Zn, Sn, Ga, Al, As, Cd, Hg, Tl, Pb, Ag, Au, Ge, Sb, Bi, Hf, Zr 등의 산화물, 예를 들어 ITO, IZO, AZO, GZO, In2O3 또는 ZnO), 또는 이들 물질의 임의의 혼합물 또는 조합을 포함할 수 있다.
일부 실시양태에서, 제 3 전도 층(214)은 제 2 전도 층(212)의 물질과는 상이한 물질을 포함할 수 있다. 예를 들어, 제 3 전도 층(214)은 제 2 전도 층(212)의 금속 물질과는 상이한 금속 물질을 포함할 수 있고; 제 3 전도 층(214)은 금속 산화물을 포함할 수 있는 한편 제 2 전도 층(212)은 금속을 포함할 수 있으며; 제 3 전도 층(214)은 금속 산화물과 금속의 혼합물을 포함할 수 있는 한편 제 2 전도 층(212)은 금속을 포함할 수 있다. 다른 예로서, 제 3 전도 층(214)은 제 2 전도 층(212)의 금속 물질과는 상이한 금속 물질로 구성될 수 있으며; 제 3 전도 층(214)은 금속 산화물로 구성될 수 있는 한편 제 2 전도 층(212)은 금속으로 구성될 수 있고; 제 3 전도 층(214)은 금속 산화물(또는 산화물들)과 금속(금속들)으로 이루어질 수 있는 한편 제 2 전도 층(212)은 금속(금속들)으로 이루어질 수 있다. 또 다른 예로서, 제 3 전도 층(214)은 투명할 수 있고(예컨대, 금속 산화물), 제 2 전도 층(212)은 반사성일 수 있거나(예를 들어, 금속), 또는 그 반대일 수 있다. 다른 예로서, 제 3 전도 층(214)의 물질은 더욱 우수한 캐리어 주입을 위해 화소 전극 영역 상에 배치된 디스플레이 매질 층(예를 들어, OLED 층)과 매치되도록 선택될 수 있다.
도 6b를 참조하면, 이어 제 4 마스크(258)로 제 2 전도 층(212) 및 제 3 전도 층(214)을 패턴화시켜, 화소 전극 부분(212a, 214a), 소스 전극 부분(212b, 214b), 드레인 전극 부분(212c, 214c), 상호 접속 부분(212d, 214d), 및 제 2 전극(212e, 214e)을 형성시킨다. 화소 전극 부분(212a, 214a)은 소스 전극 부분(212b, 214b)으로 연장되어 그에 연결되도록 배열된다. 상호 접속 부분(212d, 214d)은 드레인 전극 부분(212c, 214c)으로 연장되어 그에 연결되도록 배열된다. 그러나, 이들 부분의 배열은 이들 형태로 한정되지는 않는다. 예를 들어, 일부 실시양태에서, 상호 접속 부분(212d, 214d) 및 드레인 전극 부분(212c, 214c)은 서로 분리될 수 있거나, 또는 다른 배선 패턴(도시되지 않음)을 통해 서로 연결될 수 있다. 제 3 전도 층(214)은 그의 패턴 모두가 일대일 방식으로 제 2 전도 층(212)의 패턴과 실질적으로 정렬되도록 패턴화된다. 그러나, 일부 실시양태에서는, 에칭 공정으로 인해, 제 2 전도 층(212) 및 제 3 전도 층(214)의 패턴의 가장자리는 서로로부터 이격될 수 있다. 따라서, 4개의 마스크를 사용하여 3개의 전도 층을 갖는 TFT 장치를 제조할 수 있다.
다른 실시양태에서는, 제 2 전도 층(212) 및 제 3 전도 층(214)을 회색조 또는 중간 색조 마스크로 패턴화시킬 수 있다. 예시적인 중간 색조 마스크가 도 6c에 도시된다. 도 6c를 참조하면, 마스크(260)는 3개의 구역, 즉 최저 광 투과율을 갖는 구역(260a), 최고 광 투과율을 갖는 구역(260b) 및 구역(260a)과 구역(260b) 사이의 광 투과율을 갖는 구역(260c)을 포함한다. 제 3 전도 층(214)을 제 2 전도 층(212) 상에 침착시킨 후, 도 5g에 도시된 포토레지스트와 유사한 포토레지스트를 제 3 전도 층(214) 상에 코팅한다. 이어, 마스크(260)를 통해 포토레지스트를 광에 노출시키고 현상 공정을 거치게 한다. 도 6c를 참조하면, 현상 후, 포토레지스트 층(261a, 261b 및 261c)이 형성된다. 구체적으로, 마스크 구역(260a) 아래의 포토레지스트 층(261a)은 더 적은 광 노출을 받기 때문에 가장 큰 두께를 갖는다. 마스크 구역(260b) 아래의 포토레지스트 층은 광에 완전히 노출되기 때문에 현상 공정에서 제 3 전도 층(214)의 표면으로부터 제거된다. 마스크 구역(260c) 아래의 포토레지스트 층(261c)은 포토레지스트 층(261a)보다는 광 노출을 더 받기 때문에 포토레지스트 층(261a)의 두께보다 적은 두께를 갖는다.
이어, 포토레지스트 층(261a 및 261c)을 갖는 제 2 전도 층(212) 및 제 3 전도 층(214)을 에칭시킨다. 도 6d를 참조하면, 에칭 단계 후, 포토레지스트 층(261a) 아래의 영역은 제 2 전도 층(212) 및 제 3 전도 층(214)이 잔류하여 화소 전극 부분(212a, 214a) 및 소스 전극 부분(212b, 214b)을 형성하도록 보호된다. 포토레지스트 층(261c) 아래의 영역은 제 2 전도 층(212)만 잔류하여 드레인 전극 부분(212c), 상호 접속 부분(212d) 및 제 2 전극 부분(212e)을 형성하도록 부분적으로 보호된다. 포토레지스트 층으로 덮이지 않은 제 2 전도 층(212) 및 제 3 전도 층(214)의 영역은 에칭되어 소스 전극 부분(212b, 214b)과 드레인 전극 부분(212c)을 분리하는 구멍, 및 상호 접속 부분(212d)과 제 2 전극 부분(212e)을 분리하는 구멍을 형성한다. 도 6c 및 도 6d에서 제 2 전도 층(212) 및 제 3 전도 층(214)용의 물질의 선택은 도 6a 및 도 6b에서와 유사하여, 여기에서는 생략한다. 따라서, 4개의 마스크로 3개의 전도 층을 갖는 TFT 장치를 제조할 수 있다.
도 7a 내지 도 7d는 본 발명의 예시적인 화소 레이아웃을 도시한다. 도 5b에 도시된 것과 유사하게 기판 상에 제 1 전도 층을 침착시킨다. 도 7a는 제 1 마스크로 패턴화된 후 제 1 전도 층의 예시적인 패턴을 도시한다. 예를 들어, 제 1 전도 층의 패턴은 제 1 가로/게이트 라인(702a), 패드 영역(702b), 제 2 가로/게이트 라인(702c), 및 제 2 가로 라인(702c)에 연결된 게이트 전극 영역(702d)을 포함한다. 이어, 도 5e에 도시된 것과 유사하게 제 1 유전 층 및 반도체 층을 기판 상에 침착시켜 제 1 전도 층의 패턴을 덮는다. 도 7b는 제 2 마스크로 패턴화시킨 후 반도체 층의 예시적인 패턴을 도시한다. 예를 들면, 반도체 층의 패턴은 제 1 반도체 아일랜드(704a) 및 제 2 반도체 아일랜드(704b)를 포함한다.
이어, 제 2 유전 층을 기판 상에 침착시켜 반도체 아일랜드(704a, 704b) 및 제 1 유전 층을 덮는다. 도 7c는 제 3 마스크로 패턴화시킨 후 제 1 유전 층 및 제 2 유전 층의 예시적인 패턴을 도시한다. 예를 들어, 유전 층의 패턴은 제 1 반도체 아일랜드(704a)에 도달하기 위하여 제 2 유전 층에 제 1 구멍 및 제 2 구멍(706a, 706b)을 포함하고; 각각 패드 영역(702b) 및 제 1 가로 라인(702a)에 도달하기 위하여 제 1 및 제 2 유전 층 모두에 제 3 구멍 및 제 4 구멍을 포함하며; 제 2 반도체 아일랜드(704b)에 도달하기 위하여 제 2 유전 층에 제 5 구멍 및 제 6 구멍(706e, 706f)을 포함한다. 그 결과, 구멍(706a, 706b)은 제 1 반도체 아일랜드(704a)의 표면을 노출시키고; 구멍(706c)은 패드 영역(702b)의 표면을 노출시키며; 구멍(706d)은 제 1 가로 라인(702a)의 표면을 노출시키고; 구멍(706e, 706f)은 제 2 반도체 아일랜드(704b)의 표면을 노출시킨다.
이어, 도 5j에 도시된 것과 유사하게 기판 상에 제 2 전도 층을 침착시킨다. 도 7d는 제 4 마스크로 패턴화된 후 제 2 전도 층의 예시적인 패턴을 도시한다. 예를 들면, 제 2 전도 층의 패턴은 세로/데이터 라인(708a), 패드 영역(708b, 708c, 708d), 및 화소 전극 부분(708e)을 포함한다. 세로 라인(708a)은 제 1 구멍(706a)을 덮고 제 1 반도체 아일랜드(704a)로 연결된다. 패드 영역(708b)은 제 2 구멍(706b) 및 제 3 구멍(706c)을 덮고 제 1 전도 층의 제 1 반도체 아일랜드(704a) 및 패드 영역(702b)에 연결된다. 또한, 패드 영역(708b)은 커패시터를 형성시키기 위하여 제 1 가로 라인(702a)의 일부와 중첩된다. 패드 영역(708c)은 제 4 구멍(706d) 및 제 5 구멍(706e)을 덮고 제 1 가로 라인(702a) 및 제 2 반도체 아일랜드(704b)에 연결된다. 패드 영역(708d)은 제 6 구멍(706f)을 덮고 화소 전극 부분(708e)으로 연장된다. 따라서, 4개의 마스크를 사용하여 2개의 전도 층을 갖는 TFT 장치를 제조할 수 있다.
일부 실시양태에서, 세로 라인(708a), 패드 영역(708b, 708c, 708d) 및 화소 전극 부분(708e)은 도 6b에 도시된 것과 유사하게 상이한 물질을 갖는 2개의 전도 층을 함유할 수 있다. 이로써, 4개의 마스크를 사용하여, 3개의 전도 층을 갖는 TFT 장치를 또한 제조할 수 있다.
다른 실시양태에서는, 도 6d에 도시된 것과 유사하게, 세로 라인(708a), 패드 영역(708b, 708c, 708d) 및 화소 전극 부분(708e)중 일부는 2개의 전도 층을 함유할 수 있는 한편, 다른 일부는 1개의 전도 층을 함유할 수 있다. 예를 들어, 도 7을 참조하면, 패드 영역(708d) 및 화소 전극 부분(708e)은 2개의 상이한 전도 층을 함유하는 한편, 세로 라인(708a) 및 패드 영역(708b, 708c)는 하나의 전도 층을 함유한다. 도 6c와 관련하여 상기 논의된 바와 같이, 중간 색조 마스크를 비롯한 4개의 마스크를 사용하여 이러한 형태를 형성시킬 수 있다.
일부 실시양태에서, 제 1 전도 층은 가로 라인 및 세로 라인 둘 다의 일부를 형성할 수 있다. 예시적인 화소 레이아웃이 도 8a 내지 도 8d에 도시된다. 상기 기재된 바와 같이, 도 5b에 도시된 바와 유사하게 제 1 전도 층을 기판 상에 침착시킨다. 도 8a는 제 1 마스크로 패턴화시킨 후 제 1 전도 층의 예시적인 패턴을 도시한다. 예를 들어, 제 1 전도 층의 패턴은 제 1 가로 라인(802a), 패드 영역(802b), 제 2 가로 라인(802c), 게이트 전극 영역(802d), 및 세로 방향으로 연장되는 복수개의 라인 구획(연결 패드)(802e)을 포함한다. 라인 구획(802e)은 가로 라인(802a, 802c)을 가로지르지 않는다. 이어, 도 5e에 도시된 것과 유사하게, 제 1 유전 층 및 반도체 층을 기판 상에 침착시켜 제 1 전도 층의 패턴을 덮는다. 도 8b는 제 2 마스크로 패턴화된 후 반도체 층의 예시적인 패턴을 도시한다. 예를 들어, 반도체 층의 패턴은 제 1 반도체 아일랜드(804a) 및 제 2 반도체 아일랜드(804b)를 포함한다.
이어, 제 2 유전 층을 기판 상에 침착시켜, 반도체 아일랜드(804a, 804b), 및 제 1 유전 층을 덮는다. 도 8c는 제 3 마스크로 패턴화시킨 후 제 1 유전 층 및 제 2 유전 층의 예시적인 패턴을 도시한다. 예를 들어, 유전 층의 패턴은 반도체 아일랜드(804a, 804b)에 도달하기 위하여 제 2 유전 층에 제 1 구멍(806a)을 포함하고, 제 1 전도 층에 도달하기 위하여 제 1 및 제 2 유전 층 둘 다에 제 2 구멍(806b)을 포함한다. 그 결과, 제 1 구멍(806a)은 제 1 반도체 아일랜드(804a) 및 제 2 반도체 아일랜드(804b)의 표면을 노출시키고, 제 2 구멍(806b)은 제 1 가로 라인(802a), 패드 영역(802b) 및 라인 구획(802e)의 표면을 노출시킨다. 특히, 각 라인 구획(802e) 상에 하나 이상의 구멍(806b)이 배열된다.
이어, 도 5j에 도시된 것과 유사하게, 제 2 전도 층을 기판 상에 침착시킨다. 도 8d는 제 4 마스크로 패턴화시킨 후 제 2 전도 층의 예시적인 패턴을 도시한다. 예를 들면, 제 2 전도 층의 패턴은 세로 라인(808a), 패드 영역(808b, 808c, 808d) 및 화소 전극 부분(808e)을 포함한다. 세로 라인(808a)은 제 1 반도체 아일랜드(804a)로 연결하기 위하여 라인 구획(802e) 상의 제 2 구멍(806b) 및 제 1 구멍(806a)을 덮는다. 패드 영역(808b)은 제 1 전도 층의 제 1 반도체 아일랜드(804a) 및 패드 영역(802b)을 연결하기 위하여 패드 영역(802b) 상의 제 1 구멍(806a) 및 제 2 구멍(806b)을 덮는다. 또한, 패드 영역(808b)은 커패시터를 형성시키기 위하여 제 1 가로 라인(802a)의 일부와 중첩된다. 패드 영역(808c)은 제 1 가로 라인(802a) 및 제 2 반도체 아일랜드(804b)를 연결하기 위하여 제 2 반도체 아일랜드(804b) 상의 제 1 구멍(808a)을 덮고 제 1 가로 라인(802a) 상의 제 2 구멍(806b)을 덮는다. 패드 영역(808d)은 제 2 반도체 아일랜드(804b) 상의 제 1 구멍(806a)을 덮고 화소 전극 부분(808e)으로 연장된다.
도 8d에 도시된 바와 같이, 세로 방향으로 이어지는 라인(예컨대, 데이터 라인)은 2개의 전도 층을 포함하고, 따라서 세로 라인에서의 단일 지연을 감소시키기 위하여 더 낮은 저항을 가질 수 있다. 이러한 형태를 갖는 TFT 장치도 4개의 마스크를 이용하여 제조될 수 있다.
상기 개시된 TFT 장치는 다양한 전자 장치에 사용될 수 있다. 예를 들어, TFT 장치는 AMOLED 장치 및 액정 디스플레이 장치 같은 디스플레이 장치에 사용될 수 있다. 도 9는 TFT 장치를 갖는 AMOLED 장치를 도시한다. 도 9를 참조하면, AMOLED 장치(900)는 기판(902) 상에 형성된 발광 영역(901a), TFT 장치 영역(901b), 상호 접속 영역(901c), 및 박막 커패시터 영역(901d)을 포함한다. 기판(902)은 유리, 실리콘, 스테인레스 강 또는 중합체로 제조될 수 있다. 중합체 기판은 폴리이미드(PI), 폴리에틸렌 나프탈레이트(PEN), 폴리에틸렌 테레프탈레이트(PET), 폴리스티렌(PS), 폴리에터설폰(PES), 폴리에틸렌(PE), 폴리비닐 클로라이드(PVC) 등으로 제조될 수 있다.
AMOLED 장치(900)는 기판(902) 상에 형성된 제 1 전도 층(904), 제 1 유전 층(906), 반도체 층(908a), 제 2 유전 층(910), 및 제 2 전도 층(912)을 포함한다. 일부 실시양태에서는, 기판(902) 상에 제 1 전도 층을 침착시키기 전에 기판(902) 상에 완충 층을 형성시킨다.
제 1 전도 층(904)은 TFT 장치 영역(901b)의 게이트 전극(904a), 상호 접속 영역(901c)의 접속 패드(904b), 및 커패시터 영역(901d)의 제 1 전극(904c)을 포함한다. 제 1 전도 층(904)은 금속(Al, Cu, Mo, Ti, Ni, W, Au, Pd, Pt, Cr, Nd, Zn, Co, Mn 또는 Ag), 전도성 금속 산화물(In, Zn, Sn, Ga, Al, As, Cd, Hg, Tl, Pb, Ag, Au, Ge, Sb, Bi, Hf, Zr 등의 산화물, 예컨대 ITO, IZO, AZO, GZO, In2O3 또는 ZnO), 또는 상기 물질의 혼합물, 다층 또는 임의의 조합일 수 있다.
도 9를 참조하면, 제 1 유전 층(906)은 게이트 전극(904a) 및 제 1 전극(904c)을 덮지만, 제 1 유전 층(906)으로부터 접속 패드(904b)의 적어도 일부를 노출시키기 위하여 접속 패드(904b)를 완전히 덮지는 않는다. 제 1 유전 층(906)은 SiOx, SiNx, SiOxNy, AlOx, Y2O3, HfOx, ZrOx, AlN, AlNO, TiOx, BaTiO3, PbTiO3, 중합체, SOG, SOD 등, 또는 상기 물질의 혼합물 또는 다층 또는 조합으로 제조될 수 있다.
반도체 층(908a)을 유전 층(906) 상에 형성시키고 게이트 전극(904a)과 중첩되도록 배치한다. 일부 실시양태에서, 반도체 층(908a)은 게이트 전극(901a)의 폭보다 더 큰 폭을 가질 수 있다. 반도체 층(908a)은 비정질 실리콘(a-Si), 또는 In, Zn, Sn, Ga, Al, As, Cd, Hg, Tl, Pb, Ag, Au, Ge, Sb, Bi, Hf, Zr 등의 산화물 같은 금속 산화물로 제조될 수 있다.
제 2 유전 층(910)을 반도체 층(908a) 및 제 1 유전 층(906) 상에 배치한다. 제 2 유전 층(910)은 반도체 층(908a)의 일부와 중첩되는 유전체 아일랜드(910a)를 포함한다. 제 2 유전 층(910)은, 접속 패드(904b) 및 유전체 아일랜드(910a)의 양쪽 면 상의 반도체 층(908a)의 제 1 및 제 2 부분이 노출되도록 구멍을 갖는다. 도 9을 참조하면, 제 2 유전 층(910)의 일부를 배치하여 제 1 전극(904c)을 덮는다. 일부 실시양태에서는, 제 1 전극(904c) 상의 제 1 유전 층(906) 또는 제 2 유전 층(910)중 하나는 생략할 수 있다. 제 2 유전 층(910)은 SiOx, SiNx, SiOxNy, AlOx, Y2O3, HfOx, ZrOx, AlN, AlNO, TiOx, BaTiO3, PbTiO3, 중합체, SOG, SOD 등, 또는 상기 물질의 혼합물 또는 다층 또는 조합으로 제조될 수 있다.
다시 도 9를 참조하면, 제 2 전도 층(912)을 기판(902) 상에 배치한다. 제 2 전도 층(912)은 유전 층 상의 화소 전극 부분(912a), 노출된 반도체 층의 한 부분 상에 배치되고 그를 덮는 소스 전극 부분(912b), 노출된 반도체 층의 다른 부분 상에 배치되고 그를 덮는 드레인 전극 부분(912c), 접속 패드(204b) 상에 배치된 상호 접속 부분(912d), 및 커패시터 영역(901d)에 배치된 제 2 전극(912e)을 포함한다. 도 9에 도시된 바와 같이, 화소 전극 부분(912a)은 소스 전극 부분(912b)으로 연장된다. 유사하게, 상호 접속 부분(912d)은 드레인 전극 부분(912c)으로 연장된다. 제 2 전극(912e), 제 1 전극(904c), 및 제 1 및 제 2 유전 층은 커패시터를 형성한다.
일부 실시양태에서, 제 2 전도 층(912)은 Al, Cu, Mo, Ti, Ni, W, Au, Pd, Pt, Cr, Nd, Zn, Co, Mn, Ag 등, 또는 상기 물질의 혼합물 또는 다층 또는 조합으로부터 선택되는 물질을 갖는 금속 층일 수 있다. 제 2 전도 층(912)은 In, Zn, Sn, Ga, Al, As, Cd, Hg, Tl, Pb, Ag, Au, Ge, Sb, Bi, Hf, Zr 등의 산화물, 예컨대 ITO, IZO, AZO, GZO, In2O3 또는 ZnO로부터 선택되는 금속 산화물 물질, 또는 상기 물질의 혼합물 또는 다층 또는 조합으로부터 선택되는 금속 산화물 물질을 갖는 투명한 도체일 수 있다. 다른 실시양태에서, 제 2 전도 층(912)은 금속과 금속 산화물의 혼합물을 포함할 수 있다. 예를 들어, 제 2 전도 층(212)은 하나의 금속 물질(예컨대, Zn) 및 상기 물질로부터 선택되는 하나의 금속 산화물 물질(예를 들어, ZnO)을 포함할 수 있다.
AMOLED 장치(900)는 화소 한정 층(918), OLED 층(920), OLED 캐쏘드 층(922), 및 외피(encapsulation)(924)를 추가로 포함한다. 화소 한정 층(918)은 화소 전극(912a)이 위치하는 곳 외의 영역에 배치된다. OLED 층(920)은 화소 전극(912a) 및 화소 한정 층(918) 상에 배치된다. 화소 전극(912a) 및 OLED 캐쏘드 층(922)은 OLED 층(920)을 사이에 개재시켜 OLED 층(920)에 전류를 제공한다. 외피(924)는 OLED 캐쏘드 층(922) 상에 배치되어 아래에 놓이는 층을 보호한다.
본원 전체에 걸쳐 "하나의 실시양태", "일부 실시양태", "예시적인 실시양태", "실시예", "구체적인 실시예" 또는 "일부 실시예"를 언급하는 것은 실시양태또는 예시적인 설명과 관련하여 기재된 특정 특징, 구조, 물질 또는 특색이 본 발명의 하나 이상의 실시양태 또는 실시예에 포함됨을 의미한다. 본원 전체에 걸친 상기 용어의 대표적인 표현은 반드시 모두 동일한 실시양태 또는 실시예를 가리킬 필요는 없다. 뿐만 아니라, 특정 특징, 구조, 물질 또는 특색은 하나 이상의 실시양태 또는 실시예에서 임의의 적합한 방식으로 합쳐질 수 있다.
설명적인 실시양태를 도시 및 기재하였으나, 당 업자는 상기 실시양태가 본 발명을 한정하는 것으로 간주될 수 없고 본 발명의 원칙, 원리 및 영역으로부터 벗어나지 않으면서 실시양태의 변화, 대안 및 변형을 이룰 수 있음을 알 것이다.

Claims (26)

  1. 게이트 전극 및 접속 패드를 포함하는 제 1 전도 층;
    상기 게이트 전극은 덮지만 상기 접속 패드는 노출시키는 제 1 유전 층;
    상기 제 1 유전 층 상에 배치되고 상기 게이트 전극과 중첩되는 반도체 층;
    상기 반도체 층의 제 1 및 제 2 부분과 상기 접속 패드가 노출되도록 상기 반도체 층 및 상기 제 1 유전 층 상에 배치되는 제 2 유전 층; 및
    상기 반도체 층의 제 1 부분을 덮는 소스 전극 부분, 상기 소스 전극 부분으로 연장되는 화소 전극 부분, 상기 반도체 층의 제 2 부분을 덮는 드레인 전극 부분, 및 상기 접속 패드 상에 배치되고 상기 드레인 전극 부분으로 연장되는 상호 접속 부분을 포함하는 제 2 전도 층
    을 포함하는 박막 트랜지스터 장치.
  2. 제 1 항에 있어서,
    상기 제 1 전도 층이, 상기 게이트 전극에 결합되고 제 1 방향으로 연장되는 게이트 라인, 및 상기 제 2 전도 층을 통해 상기 접속 패드에 결합되는 데이터 라인을 추가로 포함하고,
    상기 데이터 라인이 상기 제 1 방향과는 상이한 제 2 방향으로 연장되는, 박막 트랜지스터 장치.
  3. 제 1 항에 있어서,
    상기 제 2 전도 층이 투명한 도체를 포함하는, 박막 트랜지스터 장치.
  4. 제 3 항에 있어서,
    상기 투명한 도체가 하나 이상의 금속 산화물을 포함하는, 박막 트랜지스터 장치.
  5. 제 4 항에 있어서,
    상기 하나 이상의 금속 산화물이 In, Zn, Sn, Ga, Al, As, Cd, Hg, Tl, Pb, Ag, Au, Ge, Sb, Bi, Hf 또는 Zr의 산화물, 또는 이들의 조합을 포함하는, 박막 트랜지스터 장치.
  6. 제 3 항에 있어서,
    상기 제 2 전도 층이 금속을 추가로 포함하는, 박막 트랜지스터 장치.
  7. 제 1 항에 있어서,
    상기 박막 트랜지스터 장치가, 상기 제 2 전도 층 상에 배치되는 제 3 전도 층을 추가로 포함하고,
    상기 제 3 전도 층이 상기 제 2 전도 층과 정렬되는, 박막 트랜지스터 장치.
  8. 제 7 항에 있어서,
    상기 제 3 전도 층이 일대일 방식으로 제 2 전도 층과 정렬되는, 박막 트랜지스터 장치.
  9. 제 8 항에 있어서,
    상기 제 2 전도 층이 반사성 물질을 포함하고, 상기 제 3 전도 층이 투명한 물질을 포함하는, 박막 트랜지스터 장치.
  10. 제 7 항에 있어서,
    상기 제 3 전도 층이 적어도 상기 제 2 전도 층의 소스 전극 부분 및 화소 전극 부분과 정렬되는, 박막 트랜지스터 장치.
  11. 제 10 항에 있어서,
    상기 제 2 전도 층이 반사성 물질을 포함하고, 상기 제 3 전도 층이 투명한 물질을 포함하는, 박막 트랜지스터 장치.
  12. 제 1 항에 있어서,
    상기 제 1 전도 층이 커패시터의 제 1 전극을 추가로 포함하고,
    상기 제 2 전도 층이 커패시터의 제 2 전극을 추가로 포함하며,
    상기 제 2 전극이 상기 제 1 전극에 대향하고,
    상기 제 2 전극과 상기 제 1 전극 사이에 상기 제 1 유전 층 또는 상기 제 2 유전 층중 적어도 하나가 개재된, 박막 트랜지스터 장치.
  13. 제 1 항에 있어서,
    상기 반도체 층이, 비정질 실리콘, 폴리실리콘, 및 In, Zn, Sn, Ga, Al, As, Cd, Hg, Tl, Pb, Ag, Au, Ge, Sb, Bi, Hf 또는 Zr의 산화물, 또는 이들의 조합으로부터 선택되는 물질을 포함하는, 박막 트랜지스터 장치.
  14. 제 1 전도 층을 기판 상에 침착시키고;
    상기 제 1 전도 층을 제 1 마스크로 패턴화시켜, 게이트 전극 및 접속 패드를 형성시키고;
    제 1 유전 층을 상기 기판 상에 침착시켜, 상기 게이트 전극 및 상기 접속 패드를 덮으며;
    반도체 층을 상기 제 1 유전 층 상에 침착시키고;
    상기 반도체 층을 제 2 마스크로 패턴화시켜, 상기 게이트 전극과 중첩되는 반도체 아일랜드(island)를 형성시키고;
    제 2 유전 층을 상기 기판 상에 침착시키고;
    상기 제 2 유전 층을 제 3 마스크로 패턴화시켜, 상기 반도체 아일랜드의 제 1 및 제 2 부분을 노출시키고, 상기 반도체 아일랜드 상에 유전체 아일랜드를 형성시키며;
    상기 제 2 유전 층 및 상기 제 1 유전 층을 제 3 마스크로 패턴화시켜, 상기 접속 패드를 노출시키고;
    상기 제 2 전도 층이 상기 접속 패드와 접속하도록 제 2 전도 층을 상기 기판 상에 침착시키고;
    상기 제 2 전도 층을 제 4 마스크로 패턴화시킴
    을 포함하는, 박막 트랜지스터 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 방법이,
    상기 제 1 전도 층을 제 1 마스크로 패턴화시켜, 상기 게이트 전극에 결합되고 제 1 방향으로 연장되는 게이트 라인, 및 상기 제 1 방향과는 상이한 제 2 방향으로 연장되는 데이터 라인의 제 1 부분을 형성시키고;
    상기 제 2 전도 층을 제 4 마스크로 패턴화시켜, 상기 데이터 라인의 제 2 부분을 형성시킴
    을 추가로 포함하며,
    상기 데이터 라인의 제 2 부분이 상기 접속 패드를 통해 상기 데이터 라인의 제 1 부분에 결합되는, 방법.
  16. 제 15 항에 있어서,
    상기 제 2 전도 층이 투명한 도체를 포함하는, 방법.
  17. 제 16 항에 있어서,
    상기 투명한 도체가 하나 이상의 금속 산화물을 포함하는, 방법.
  18. 제 17 항에 있어서,
    상기 하나 이상의 금속 산화물이 In, Zn, Sn, Ga, Al, As, Cd, Hg, Tl, Pb, Ag, Au, Ge, Sb, Bi, Hf 또는 Zr의 산화물, 또는 이들의 조합을 포함하는, 방법.
  19. 제 14 항에 있어서,
    상기 방법이,
    제 3 전도 층을 상기 제 2 전도 층 상에 침착시키고;
    상기 제 3 전도 층의 패턴이 상기 제 2 전도 층의 패턴과 정렬되도록 상기 제 3 전도 층을 제 4 마스크로 패턴화시킴
    을 추가로 포함하는, 방법.
  20. 제 19 항에 있어서,
    상기 제 2 전도 층이 반사성 물질을 포함하고, 상기 제 3 전도 층이 투명한 물질을 포함하는, 방법.
  21. 제 14 항에 있어서,
    상기 방법이,
    상기 제 3 전도 층을 상기 제 2 전도 층 상에 침착시키고;
    상기 제 3 전도 층의 일부가 상기 제 2 전도 층 상에 잔류하고 상기 제 3 전도 층의 다른 일부가 상기 제 2 전도 층으로부터 제거되도록 상기 제 3 전도 층을 상기 제 4 마스크로 패턴화시킴
    을 추가로 포함하는, 방법.
  22. 제 21 항에 있어서,
    상기 제 2 전도 층이 반사성 물질을 포함하고, 상기 제 3 전도 층이 투명한 물질을 포함하는, 방법.
  23. 제 14 항에 있어서,
    상기 방법이,
    상기 제 1 전도 층을 제 1 마스크로 패턴화시켜 커패시터의 제 1 전극을 형성시키고;
    상기 제 2 전도 층을 제 4 마스크로 패턴화시켜 상기 커패시터의 제 2 전극을 형성시킴
    을 추가로 포함하고,
    상기 제 2 전극이 상기 제 1 전극에 대향하며,
    상기 제 2 전극 및 상기 제 1 전극 사이에 제 1 유전 층 또는 제 2 유전 층중 적어도 하나가 개재된, 방법.
  24. 제 14 항에 있어서,
    상기 반도체 층이, 비정질 실리콘, 폴리실리콘, 및 In, Zn, Sn, Ga, Al, As, Cd, Hg, Tl, Pb, Ag, Au, Ge, Sb, Bi, Hf 또는 Zr의 산화물, 또는 이들의 조합으로부터 선택되는 물질을 포함하는, 방법.
  25. 제 1 항 내지 제 13 항중 어느 한 항에 따른 박막 트랜지스터 장치를 포함하는 디스플레이.
  26. 제 25 항에 있어서,
    상기 디스플레이가 화소 한정 층, 디스플레이 매질 층, 캐쏘드 층 및 외피(encapsulation)를 추가로 포함하고, 상기 화소 한정 층이 화소 전극 부분이 위치되는 곳 외의 영역에 배치되고, 상기 디스플레이 매질 층이 상기 화소 전극 부분 및 상기 화소 한정 층 상에 배치되며, 상기 화소 전극 부분 및 상기 캐쏘드 층 사이에 상기 디스플레이 매질 층이 개재되고, 상기 외피가 상기 캐쏘드 층 상에 배치되는, 디스플레이.
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