KR20170068864A - 어레이 타입 칩 저항기의 제조 방법 및 그 방법으로 제조된 어레이 타입 칩 저항기 - Google Patents

어레이 타입 칩 저항기의 제조 방법 및 그 방법으로 제조된 어레이 타입 칩 저항기 Download PDF

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Abstract

본 발명의 일 실시 예에 따른 어레이 타입 칩 저항기 제조 방법은 기판의 상면 및 하면에 일정 간격으로 상면전극 및 하면전극을 형성하고, 상기 상면전극 사이에 저항체를 형성하는 단계, 상기 저항체 사이에 상기 기판을 관통하는 복수의 홀을 형성하는 단계, 상기 복수의 홀 내에 페이스트를 채워 넣는 단계, 상기 기판을 복수의 스트립으로 분리하는 단계, 및 상기 복수의 스트립 각각의 측면에서, 상기 페이스트가 도포되지 않은 영역 상에 측면전극을 형성하는 단계를 포함한다.

Description

어레이 타입 칩 저항기의 제조 방법 및 그 방법으로 제조된 어레이 타입 칩 저항기{Method for manufacture of the array type chip resister and the array type chip resistor fabricating by the method}
본 발명은 어레이 타입 칩 저항기의 제조 방법 및 그 방법으로 제조된 어레이 타입 칩 저항기에 관한 것이다.
칩 저항기는 정밀 저항을 구현하는 데에 적합하며 다양한 전자 부품에서 수요가 확대되고 있다. 일반적으로 임피던스 매칭의 역할을 하는 메모리 모듈의 저항은 어레이 타입 칩 저항기(chip resistor)의 형태로 모듈기판의 외부 접속 단자 옆에 실장 된다.
이러한 어레이 타입 칩 저항기의 측면 전극을 형성하는 방법으로서 관통홀(through hole) 인쇄 공법, 코팅(coating) 인쇄 공법 등이 사용될 수 있고, 돌출된 측면 전극의 형성을 위해서는 코팅(coating) 인쇄 공법이 일반적으로 사용된다.
하지만 코팅 인쇄 공법은 은(Ag) 페이스트의 사용으로 재료비 증가 및 내황특성 확보에 취약한 문제가 있고, 반복 코팅 및 건조를 위한 단계를 필요로 한다.
일본공개특허공보 제2008-103462호
본 발명의 일 실시예에 따르면, 제조비가 저감되고 생산 효율을 개선한 어레이 타입 칩 저항기의 제조 방법 및 그 방법으로 제조된 어레이 타입 칩 저항기가 제공된다.
본 발명의 일 실시예에 따른 어레이 타입 칩 저항기 제조 방법은 기판의 상면 및 하면에 일정 간격으로 상면전극 및 하면전극을 형성하고, 상기 상면전극 사이에 저항체를 형성하는 단계, 상기 저항체 사이에 상기 기판을 관통하는 복수의 홀을 형성하는 단계, 상기 복수의 홀 내에 페이스트를 채워 넣는 단계, 상기 기판을 복수의 스트립으로 분리하는 단계; 및 상기 복수의 스트립 각각의 측면에서, 상기 페이스트가 도포되지 않은 영역 상에 측면전극을 형성하는 단계를 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 어레이 타입 칩 저항기는 기판의 상면 및 하면에 일정 간격으로 상면전극 및 하면전극을 형성하고, 상기 상면전극 사이에 저항체를 형성하는 단계, 상기 저항체 사이에 상기 기판을 관통하는 복수의 홀을 형성하는 단계, 상기 복수의 홀 내에 페이스트를 채워 넣는 단계, 상기 기판을 복수의 스트립으로 분리하는 단계; 및 상기 복수의 스트립 각각의 측면에서, 상기 페이스트가 도포되지 않은 영역 상에 측면전극을 형성하는 단계를 포함하는 제조 방법으로 제조될 수 있다.
본 발명의 일 실시예에 따른 어레이 타입 칩 저항기 제조 방법은 측면 전극 형성 공정을 효율화할 수 있고, 측면 전극 형성 공정의 불량률을 감소시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 어레이 타입 칩 저항기는 측면 전극의 내황 특성 및 형상의 정밀도가 개선되는 효과를 가진다.
도 1은 본 발명의 일 실시예에 따른 어레이 타입 칩 저항기 제조 방법의 개략적인 흐름도이다.
도 2는 상면전극, 하면전극, 및 저항체가 형성된 기판의 개략적인 사시도이다.
도 3은 기판에 형성된 복수의 홀에 페이스트가 인쇄된 기판의 개략적인 사시도이다.
도 4는 기판을 복수의 스트립으로 분리하는 단계를 설명하기 위한 도면이다.
도 5는 측면전극을 형성하는 단계를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다.
또한, 어떤 구성 요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 어레이 타입 칩 저항기 제조 방법의 개략적인 흐름도이다.
도 1을 참조하면, 본 발명의 일 실시 형태에 따른 어레이 타입 칩 저항기 제조 방법은 기판의 상면 및 하면에 일정 간격으로 상면전극 및 하면전극을 형성하고, 상기 상면전극 사이에 저항체를 형성하는 단계(S110), 상기 저항체 사이에 상기 기판을 관통하는 복수의 홀을 형성하는 단계(S120), 상기 복수의 홀 내에 페이스트를 채워 넣는 단계(S130), 상기 기판을 복수의 스트립으로 분리하는 단계(S140), 및 상기 복수의 스트립 각각의 측면에서, 상기 페이스트가 도포되지 않은 영역 상에 측면전극을 형성하는 단계(S150)를 포함한다.
도 2 내지 도 4는 도 1의 흐름도에 따른 어레이 타입 칩 저항기의 제조 방법을 순서대로 도시한 도면이다.
이하, 도 1을 참조하여, 도 2 내지 도 4에 도시된 순서대로 어레이 타입 칩 저항기의 제조 방법에 대하여 상세히 설명하도록 한다.
또한, 도 2내지 도 5에서는 상면전극(110) 및 하면전극(120)을 각각 4쌍씩 포함하는 칩 본체(즉, 4개 저항체(130)를 포함하는 어레이 타입 칩 저항기)를 가정하고 상기 칩 본체를 4개 포함하는 기판(100)을 도시하였으나, 이는 설명을 위한 제한일 뿐 상기 칩 본체가 포함하는 저항체의 수 및 상기 기판이 포함하는 칩 본체의 수는 변경될 수 있다.
도 2는 상면전극(110), 하면전극, 및 저항체(130)가 형성된 기판의 개략적인 사시도이다. 도 2를 참조하면, 상면(101)과 하면(102)을 가지는 기판(100)의 상면(101)에 상면전극(110)이 일정 간격으로 형성된 것을 확인할 수 있다.
상기 기판(100)은 직육면체의 형태를 가지는 얇은 판형으로 구성될 수 있으며, 표면이 아노다이징(anodizing)되어 절연된 알루미나 재질로 형성될 수 있다.
상기 상면전극(110)은 전극 형성용 도전성 페이스트를 이용하여 프린팅하여 형성되거나, 상부에 상부 마스크층을 형성시킨 뒤에 딥핑(dipping), 프린팅(printing) 또는 스퍼터링(sputtering) 등의 방법을 이용하여 형성시킬 수 있다.
또한, 상기 기판(100)의 하면(102)에는 소정의 간격으로 배치되는 다수의 하면전극(미도시)이 형성된다.
상기 하면전극은 상기 상면전극(110)과 대향하도록 상기 기판(100)의 하면(102)에 형성될 수 있다.
상기 하면 전극은 상기 상면전극(110)과 마찬가지로, 도전성 페이스트를 이용하여 프린팅하여 형성되거나, 상부에 상부 마스크층을 형성시킨 뒤에 딥핑(dipping), 프린팅(printing) 또는 스퍼터링(sputtering) 등의 방법을 이용하여 형성시킬 수 있다.
상기 저항체(130)는 인접하는 상기 상면전극(110)의 사이에 형성될 수 있다. 예를 들어, 상기 저항체(130)는 주로 산화루테늄(RuO)을 주성분으로 하여 형성될 수 있다. 이 때 저항체(130)와 그 외측에 배치되는 상기 상면전극(110)은 전기적으로 연결된다.
한편, 상기 저항체(130)를 형성하는 단계를 수행한 후, 상기 저항체(130)가 형성된 기판(100)의 상면(101)에 보호층(미도시)이 형성될 수 있다. 상기 보호층은 예를 들어, 실리콘(SiO2)이나 유리(glass)와 같은 재질로 이루어질 수 있고, 기판을 복수의 스트립으로 분리하는 단계를 포함하는 이후의 공정에서 저항체를 보호하기 위한 기능을 가진다. 상기 보호층은 저항체(130)의 노출된 전면(全面)에 형성되나, 저항체(130)의 완전한 밀봉을 위하여 저항체(130)의 외측에 구비된 상면전극(110)의 내측 일부분도 동시에 복개될 수 있다.
또한, 저항체(130)는 어레이 타입 칩 저항기를 통한 전류의 흐름을 방해하는 기설정된 저항 특성을 가진다. 이를 위해, 레이져를 이용한 트리밍 공정의 수행에 의해 적정 용량의 저항값을 가지도록 할 수 있다.
도 3은 기판에 형성된 복수의 홀에 페이스트가 인쇄된 기판의 개략적인 사시도이다. 도 3을 참조하면, 기판(100)에 복수의 홀(140)이 형성되고, 복수의 홀(140) 내에 페이스트(150)가 채워진다.
구체적으로, 저항체(130) 사이에 기판(100)을 관통하는 복수의 홀(140)이 형성될 수 있고, 복수의 홀(140)을 포함하는 기판(100)의 일정 영역에 페이스트(150)를 인쇄하여 복수의 홀(140) 내에 페이스트(150)를 채워 넣을 수 있다.
여기서, 페이스트(150)의 인쇄는 복수의 홀(140) 내부에 균일한 페이스트(150)의 막이 형성되도록 기판(100)의 상면(101) 및 하면(102)에 모두 이루어질 수 있고, 각각의 면에 일 회 이상 이루어질 수 있다. 또한, 상기 페이스트(150)는 부착 및 세척이 용이한 화학적 마스킹 재료 또는 물리적 마스킹 재료로 선택될 수 있다. 예를 들어, 상기 페이스트(150)는 에틸 셀룰로오스(Ethyl Cellulose)와 첨가물(글래스 프릿, 세라믹 파우더)을 포함할 수 있다.
도 4는 기판을 복수의 스트립으로 분리하는 단계를 설명하기 위한 도면이다.
도 4를 참조하면, 기판(100)은 다이싱(dicing) 공정을 통해 복수의 스트립(100′)으로 분리된다. 또한, 상기 복수의 스트립(100′)은 측면전극을 형성하는 단계를 위해 지그에 적재될 수 있다. 이후, 상기 복수의 스트립(100′) 각각의 측면에서, 페이스트(150)가 도포되지 않은 영역 상에 측면전극이 형성될 수 있다.
다음으로, 측면 전극이 형성된 상기 스트립(100′)은 다이싱(dicing) 공정을 통해 칩 단위의 칩 저항기(100″)로 분리될 수 있다.
도 5는 측면전극을 형성하는 단계를 설명하기 위한 도면이다.
도 5에서는 스트립(100′)에서 하나의 칩 저항기(100″, 도 4)의 영역을 기준으로 측면 전극을 형성하는 단계를 설명한다.
또한, 칩 저항기(100″)는 앞서 설명한 바와 같이 저항체를 보호하기 위해 저항체의 노출된 전면(全面) 및 상면전극(110)의 내측 일부분을 동시에 복개하는 보호층(미도시)을 포함할 수 있다.
도 5의 (a)를 참조하면, 측면전극을 형성하기 이전에 복수의 홀(140, 도 2)의 내측에 페이스트(150)가 인쇄된 스트립(100′)을 확인할 수 있다.
도 5의 (b)와 같이 스트립(100′)의 측면에 금속층(170)을 형성할 수 있다. 예를 들어, 상기 금속층(170)의 형성은 스퍼터링(sputtering) 공정을 이용하여 수행될 수 있다. 예를 들어, 상기 금속층(170)은 니켈-크롬(NiCr)으로 형성될 수 있다. 금속층(170)이 니켈-크롬(NiCr)으로 형성되는 경우 측면전극의 내황특성이 개선된다.
다음으로, 도 5의 (c)와 같이 스트립(100′)을 세척하여 페이스트(150)를 제거할 수 있다. 예를 들어, 상기 페이스트(150)는 물(H2O), NaOH, C2H5OH 등에 세척되어 제거될 수 있다.
다음으로, 도 5의 (d)와 같이 금속층(170) 상에 도금층(180)이 형성될 수 있다.
한편, 상기 페이스트(150)는 도금층(180)을 형성한 후 수행되는 세척 단계에서 제거될 수 있다.
즉, 측면전극을 형성하는 단계에서 페이스트(150)를 제거하여 상기 페이스트(150)가 도포되지 않은 영역에만 상기 금속층(170)을 잔존시킴으로써 측면전극이 형성될 수 있다.
이에 따라, 본 발명의 일 실시예에 따른 어레이 타입 칩 저항기 제조 방법은 측면 전극 형성 공정을 효율화할 수 있고, 측면 전극 형성 공정의 불량률을 감소시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고 후술하는 특허청구범위에 의해 한정되며, 본 발명의 구성은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그 구성을 다양하게 변경 및 개조할 수 있다는 것을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 쉽게 알 수 있다.
100: 기판
101: 상면
102: 하면
110: 상면전극
120: 하면전극
130: 저항체
140: 복수의 홀
150: 페이스트
170: 금속층
180: 도금층

Claims (9)

  1. 기판의 상면 및 하면에 일정 간격으로 상면전극 및 하면전극을 형성하고, 상기 상면전극 사이에 저항체를 형성하는 단계;
    상기 저항체 사이에 상기 기판을 관통하는 복수의 홀을 형성하는 단계;
    상기 복수의 홀 내에 페이스트를 채워 넣는 단계;
    상기 기판을 복수의 스트립으로 분리하는 단계; 및
    상기 복수의 스트립의 각각의 측면에서, 상기 페이스트가 도포되지 않은 영역 상에 측면전극을 형성하는 단계;
    를 포함하는 어레이 타입 칩 저항기 제조 방법.
  2. 제1항에 있어서, 상기 측면전극을 형성하는 단계는
    상기 스트립의 측면에 금속층을 형성하는 단계; 및
    상기 페이스트를 제거하는 단계;
    를 포함하는 어레이 타입 칩 저항기 제조 방법.
  3. 제2항에 있어서,
    스퍼터링 공정을 이용하여 상기 금속층을 형성하는 어레이 타입 칩 저항기 제조 방법.
  4. 제2항에 있어서,
    상기 측면전극을 형성하는 단계는,
    상기 페이스트를 제거하여 상기 페이스트가 도포되지 않은 영역에만 상기 금속층을 잔존시킴으로써 상기 측면전극을 형성하는 어레이 타입 칩 저항기 제조 방법.
  5. 제1항에 있어서,
    상기 저항체가 형성된 상기 기판의 상면에 보호층을 형성하는 단계를 더 포함하는 어레이 타입 칩 저항기 제조 방법.
  6. 제1항에 있어서,
    상기 측면전극 상에 도금층을 형성하는 단계를 더 포함하는 어레이 타입 칩 저항기 제조 방법.
  7. 제1항에 있어서,
    상기 측면전극이 형성된 상기 스트립을 칩 단위로 분리하는 단계를 더 포함하는 어레이 타입 칩 저항기 제조 방법.
  8. 제1항에 있어서,
    상기 측면전극은 니켈-크롬(NiCr)인 어레이 타입 칩 저항기 제조 방법.
  9. 제1항 내지 제8항 중 어느 한 항의 제조 방법에 의해 제조된 어레이 타입 칩 저항기.
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