KR101474133B1 - 어레이 타입 칩 저항기의 제조 방법 및 그 방법으로 제조된 칩 저항기 - Google Patents

어레이 타입 칩 저항기의 제조 방법 및 그 방법으로 제조된 칩 저항기 Download PDF

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Abstract

본 발명은 상면에 상면 전극이 형성되고, 하면에 상기 상면 전극과 대향하는 하면 전극 및 상기 하면 전극 사이에 개재되는 저항체가 형성되어 있는 기판을 마련하는 단계; 상기 기판을 크기가 일정하도록 식각하고, 그에 따라 각각 분할하여 칩 본체를 마련하는 단계; 상기 칩 본체를 적층하는 단계; 상기 적층된 칩 본체의 측면에 측면 전극 패턴에 따라, 측면 마스크층을 형성하는 단계; 및 상기 측면 마스크층이 형성된 상기 적층된 칩 본체의 측면에 측면 전극을 형성하는 단계;를 포함하는 어레이 타입 칩 저항기 제조 방법에 관한 것이다.

Description

어레이 타입 칩 저항기의 제조 방법 및 그 방법으로 제조된 칩 저항기{Method for manufacture of the array type chip resister and the array chip resistor fabricating by the method}
본 발명은 칩 저항기의 제조 방법에 관한 것으로, 더욱 상세하게는 칩 저항기의 측면 전극의 형성 시에 측면 전극의 형상의 정밀도를 향상시킬 수 있는 방법에 관한 것이다.
칩 저항기는 정밀 저항을 구현하는 데에 적합하며, 캠코더, 디지털 카메라 자동차 등 다양한 전자 부품에서 수요가 확대되고 있다.
일반적으로 메모리 모듈의 저항은 칩 저항기(chip resistor)의 형태로 모듈기판의 외부 접속 단자 옆에 실장 된다.
칩 저항기는 전체 회로 내에서 전류를 조절하고, 전압을 강하시키는 역할을 한다.
일반적인 칩 저항기의 구조는 다음과 같다. 칩 저항기의 경우 니켈크롬(NiCr) 등의 재료를 스퍼터링(Sputtering)이나 증착 공정 등을 통해 절연 기판에 저항체를 형성하고, 상기 저항체에 연결되며 상기 절연 기판의 양측 단면에 형성되는 의 측면 전극을 구비할 수 있다. 그리고 저항체 위쪽에는 저항체를 보호하기 위하여 유리(glass)와 같은 보호층이 형성되어 있다.
칩 저항기를 반도체 메모리 모듈의 모듈기판에 실장 하는 방법은 저항체가 있는 면을 위로 하여 실장 하는 방법과 저항체가 있는 면을 아래로 하여 실장 하는 방법이 있다.
저항체를 위로 하여 실장 하는 경우는 저항체 부분이 노출되므로 조립공정 중 또는 사용자의 핸들링 중 저항체 부분 또는 전극 부분이 물리적인 손상을 받기 쉽고, 이에 따라 전극이 벗겨지거나 저항체가 깨져서 전기적인 오픈 불량이 발생할 수 있다.
따라서, 상기한 문제를 해결하기 위해 도금층을 저항체를 있는 면을 아래로 하여 실장 하는 방법을 이용할 수 있다.
특히 저항체가 있는 면을 아래로 하여 실장 하는 형태를 갖는 칩 저항기를 기판에 실장 하는 경우, 측면 전극의 표면에 도금층을 형성시켜서 전기적으로 연결함과 동시에 칩 저항기를 기판에 고착시킬 수 있다.
기존에는 이러한 측면 전극을 형성하는 방법으로서 홀(hole) 인쇄나 돌출 전극 형성 방법이 사용되어 왔다.
하지만 칩 저항기의 초소형화에 따라서 제품의 평평한 측면에 측면 전극을 직접 형성해야 상기한 전극 형성 방법으로는 적절하게 측면 전극을 형성할 수 없다는 문제가 있다.
또한, 종래의 경우에 칩 저항기의 평평한 측면에 상기한 측면 전극을 형성시키기 위해 형성시키고자 하는 측면 전극의 형상과 동일하게 측면 전극 패턴이 식각되어 일정한 간격을 갖도록 구멍이 뚫려있는 마스크를 대고 스퍼터링을 하는 방식으로 측면 전극을 형성시켰다.
이 경우에는 마스크의 측면 전극 패턴에도 스퍼터링하는 물질이 증착되어 점차적으로 마스크의 간격이 줄어드는 문제가 있었다.
즉, 마스크의 측면 전극 패턴에 점점 스퍼터링하는 물질이 증착되어 측면 전극의 형상과 동일하게 형성되어 있는 측면 전극 패턴이 초기에 비해 작아지게 된다.
따라서, 초기에 제작된 칩 저항기에 형성되어 있는 측면 전극의 형상과 나중에 제작된 칩 저항기에 형성된 측면 전극의 형상이 달라질 수 밖에 없다.
나아가 종래의 방법으로 측면 전극을 형성시키는 경우에는 측면 전극이 원하는 형상으로 형성되지 아니한 경우에 적층된 칩 본체 전부를 폐기하여야 하는 문제가 있으므로, 수득률이 감소하는 문제가 있었다.
하기 선행기술문헌에 기재된 특허문헌 1은, 칩 저항기의 제조 방법에 관한 특허이다. 그러나 이러한 특허문헌은 측면 전극의 형상을 제어하는 방법에 대해 개시하고 있지 아니하다.
일본 공개특허공보 특개 2007-103849호
본 발명의 과제는 상기한 종래 기술의 문제점을 해결하기 위한 것으로써, 제조 공정 동안 일정한 형상을 갖는 측면 전극을 형성할 수 있는 어레이 타입 칩 저항기의 제조 방법을 제공하는 것이다.
본 발명의 일 실시 형태에 따른 어레이 타입 칩 저항기 제조 방법은 상면에 상면 전극이 형성되고, 하면에 상기 상면 전극과 대향하는 하면 전극 및 상기 하면 전극 사이에 개재되는 저항체가 형성되어 있는 기판을 마련하는 단계; 상기 기판을 크기가 일정하도록 식각하고, 그에 따라 각각 분할하여 칩 본체를 마련하는 단계; 상기 칩 본체를 적층하는 단계; 상기 적층된 칩 본체의 측면에 측면 전극 패턴에 따라, 측면 마스크층을 형성하는 단계; 및 상기 측면 마스크층이 형성된 상기 적층된 칩 본체의 측면에 측면 전극을 형성하는 단계;를 포함할 수 있다.
일 실시 형태에 있어서, 상기 측면 전극을 형성하는 단계는 스퍼터링(sputtering), 딥핑(dipping), 프린팅(printing) 중 적어도 하나의 방법으로 수행될 수 있다.
일 실시 형태에 있어서, 상기 측면 마스크층은 광 경화제 또는 마스킹용 페이스트 중에서 선택된 적어도 하나일 수 있다.
일 실시 형태에 있어서, 상기 칩 본체를 마련하는 단계를 수행하기 전에, 상기 기판의 하면에 보호층을 형성하는 단계를 더 포함할 수 있다.
일 실시 형태에 있어서, 상기 측면 마스크층을 제거하는 단계;를 더 포함할 수 있다.
일 실시 형태에 있어서, 상기 칩 본체를 마련하는 단계는 상기 상면 전극 및 상기 하면 전극이 이 각각 2쌍 또는 4쌍이 포함되도록 식각하여 수행될 수 있다.
일 실시형태의 상기 적층된 칩 본체의 측면에 측면 전극 패턴에 따라, 측면 마스크층을 형성하는 단계에 있어서, 상기 측면 전극 패턴은 상기 칩 본체의 외곽에 위치하는 상기 측면 전극의 폭과 상기 칩 본체의 중앙부에 위치하는 상기 측면 전극의 폭이 서로 다르도록 마련될 수 있다.
본 발명의 어레이 타입 칩 저항기는 상면에 상면 전극이 형성되고, 하면에 상기 상면 전극과 대향하는 하면 전극 및 상기 하면 전극 사이에 개재되는 저항체가 형성되어 있는 기판을 마련하는 단계; 상기 기판을 크기가 일정하도록 식각하고, 그에 따라 각각 분할하여 칩 본체를 마련하는 단계; 상기 칩 본체를 적층하는 단계; 상기 적층된 칩 본체의 측면에 측면 전극 패턴에 따라, 측면 마스크층을 형성하는 단계; 및 상기 측면 마스크층이 형성된 상기 적층된 칩 본체의 측면에 측면 전극을 형성하는 단계;를 포함하는 제조 방법으로 제조될 수 있다.
본 발명의 일 실시형태에 의하면, 어레이 타입 칩 저항기의 제조 방법에서 적층된 칩 본체의 측면에 측면 전극의 형상에 따라 측면 마스크층을 형성시킨 뒤, 이를 이용하여 측면 전극을 형성시킴으로써, 초기 제작품과 후기 제작품의 측면 전극의 형상이 일정하도록 할 수 있다.
또한, 상기 측면 마스크층은 물리적 또는 화학적 방법으로 제거가 용이하므로, 형성하고자 하는 측면 전극의 형상과 다르게 측면 마스크층이 형성된 경우에도 쉽게 제거하여 다시 상기 측면 마스크층을 형성함으로써, 어레이 타입 칩 저항기의 수득률을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 어레이 타입 칩 저항기의 제조 방법의 개략적인 플로우 차트를 도시한 것이다.
도 2는 기판의 상면에 상면 전극을 형성시킨 기판의 개략적인 사시도를 도시한 것이다.
도 3은 기판의 하면에 저항체 및 하면 전극을 형성시킨 기판의 개략적인 사시도를 도시한 것이다.
도 4는 기판을 식각 빛 분할하여 칩 본체를 제작하는 공정을 나타낸 개략적인 사시도를 도시한 것이다.
도 5는 칩 본체를 적층하여 측면 마스크층을 형성시키고, 측면 전극을 형성시킨 어레이 타입 칩 저항기의 개략적인 사시도를 도시한 것이다.
도 6은 본 발명의 일 실시 형태에 따른 PCB에 실장된 어레이 타입 칩 저항기의 개략적인 사시도를 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 또한, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 발명에 참조된 도면에서 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호가 사용될 것이며, 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 어레이 타입 칩 저항기의 제조 방법의 개략적인 플로우 차트를 도시한 것이다.
도 1을 참조하면, 본 발명의 일 실시 형태에 따른 상면에 상면 전극이 형성되고, 하면에 상기 상면 전극과 대향하는 하면 전극 및 상기 하면 전극 사이에 개재되는 저항체가 형성되어 있는 기판을 마련하는 단계(S110); 상기 기판을 크기가 일정하도록 식각하고, 그에 따라 각각 분할하여 칩 본체를 마련하는 단계(S120); 상기 칩 본체를 적층하는 단계(S130); 상기 적층된 칩 본체의 측면에 측면 전극 패턴에 따라, 측면 마스크층을 형성하는 단계(S140); 및 상기 측면 마스크층이 형성된 상기 적층된 칩 본체의 측면에 측면 전극을 형성하는 단계(S150);를 포함할 수 있다.
도 2 내지 도 6은 도 1의 플로우 차트에 따른 어레이 타입 칩 저항기의 제조 방법을 순서대로 도시한 사시도이다.
이하, 도 1을 참조하여, 도 2 내지 도6에 도시된 순서대로 어레이 타입 칩 저항기의 제조 방법에 대하여 상세히 설명하도록 한다.
도 2는 상면(101)과 하면(102)을 갖는 기판(100)의 상면(101)에 상면 전극(110)을 형성된 것을 도시한 것이다.
상기 기판(100)은 직육면체의 형태를 가지는 얇은 판형으로 구성될 수 있으며, 표면이 아노다이징 되어 절연된 알루미나 재질로 형성될 수 있다.
상기 상면 전극(110)은 전극 형성용 도전성 페이스트를 이용하여 프린팅하여 형성되거나, 상부에 상부 마스크층을 형성시킨 뒤에 딥핑(dipping), 프린팅(printing) 또는 스퍼터링(sputtering) 등의 방법을 이용하여 형성시킬 수 있다.
도 3은 상기 기판(100)의 하면(102)에 저항체(120) 및 하면 전극(130)이 형성된 것을 도시한 것이다.
상기 기판(100)의 하면에는 소정의 간격으로 배치되는 다수의 하면 전극(130)이 형성된다.
상기 하면 전극(130)은 상기 상면 전극(110)과 대향하도록 상기 기판(100)의 하면에 형성될 수 있다.
상기 하면 전극(130)은 상기 상면 전극(110)과 마찬가지로, 도전성 페이스트를 이용하여 프린팅하여 형성되거나, 상부에 상부 마스크층을 형성시킨 뒤에 딥핑(dipping), 프린팅(printing) 또는 스퍼터링(sputtering) 등의 방법을 이용하여 형성시킬 수 있다.
상기 저항체(120)는 인접하는 상기 하면 전극(130)의 사이에 형성될 수 있다.
상기 저항체(120)는 주로 산화루테늄(RuO)을 주성분으로 하여 형성될 수 있다.
이 때 저항체(120)와 그 외측에 배치되는 상기 하면 전극(130)은 전기적으로 연결된다.
도 4는 기판(100)을 분할하여 어레이 타입 칩 저항기의 칩 본체(105)를 만들기 위하여, 상기 기판(100)을 식각하는 것을 도시한 개략적인 사시도이다.
상기 기판(100)은 직사각형의 형태를 갖도록 식각될 수 있으나, 이에 제한되는 것은 아니다.
식각하는 단계는 레이져를 이용하여 수행될 수 있다.
식각하는 단계는 상기 기판(100)을 분할하여 상기 칩 본체(105)를 형성하기 위한 것으로서 상기 상면 전극(110)과 상기 하면 전극(130)이 각각 2쌍 또는 4쌍이 포함되도록 수행될 수 있으나, 이에 제한되는 것은 아니다.
식각하는 단계는 상기 기판(100)의 상면(101)에만 이루어 질 수도 있고, 상기 기판(100)의 하면(102)에만 이루어 질 수도 있으며, 상면(101)과 하면(102)에 같이 형성될 수도 있다.
식각하는 단계를 수행하기 전에 상기 식각하는 단계에서 식각으로 인해 저항체가 손상되는 것을 예방하기 위하여, 상기 저항체의 노출된 면에 보호층(미도시)을 형성하는 단계를 더 포함할 수 있다.
이때 보호층은 실리콘(SiO2)이나 글라스(glass) 재질로 구성됨이 바람직하며, 오버 코팅에 의해 보호층 상에 형성될 수 있다.
상기 보호층은 저항체(120)의 보호 목적으로 저항체(120)의 노출된 전면(全面)에 형성되나, 저항체(120)의 완전한 밀봉을 위하여 저항체(120)의 외측에 구비된 하면 전극(130)의 내측 일부분도 동시에 복개되도록 함이 바람직하다.
상기 보호층이 형성된 저항체(120)는 표면 실장 시 칩 저항기를 통한 전류의 흐름을 방해하여 저항 특성이 구현되도록 하는 것으로, 적정한 용량값이 구현되어야 하며, 보호층을 형성한 후 적정한 용량값의 구현이 가능하도록 레이져를 통한 트리밍 공정의 수행에 의해 적정 용량의 저항값을 갖도록 할 수 있다.
즉, 칩 저항기(100)에서 구현 가능한 저항값이 100 ?이라면 저항체(120)의 인쇄시 정확히 100 ?을 갖는 저항체(120)의 형성이 어렵기 때문에, 대략 80 내지 90 ?의 저항값이 구현 가능하게 저항체(120)를 형성하고, 저항체(120)를 레이져로 트리밍하여 깍인 형상의 홈부를 형성함에 따라 저항값을 상승시켜 설계치의 100 ? 구현이 가능하도록 할 수 있다.
즉, 식각하는 단계에서 저항체가 손상되는 것을 방지하는 것 외에, 저항체(120) 상에 보호층을 형성하고 저항체(120)의 트리밍이 형성되는 이유는 레이져를 통한 트리밍 공정시 보호체에 의해 저항체(120)의 크랙이 방지되도록 하기 위함이기도 하다.
도 4에서는 상기 기판(100)을 분할하여 상기 상면 전극(110) 및 상기 하면 전극(130)이 각각 2쌍씩 포함되는 칩 본체(105)만을 도시하였으나, 상기 상면 전극(110) 및 상기 하면 전극(130)이 각각 4쌍씩 포함되도록 상기 기판(100)을 분할하여 칩 본체(105)를 제작할 수도 있다.
도 5는 칩 본체(105)를 적층하여 측면 마스크층(150)을 형성시키고, 측면 전극(140)을 형성시킨 어레이 타입 칩 저항기의 개략적인 사시도를 도시한 것이다.
먼저, 상기 적층된 칩 본체(105)의 측면에 측면 마스크층(150)을 형성시킬 수 있다.
상기 측면 마스크층(150)은 부착 및 세척이 용이한 화학적 마스킹 재료 또는 물리적 마스킹 재료 선택하여 형성될 수 있다.
상기 측면 마스크층(150)은 광 경화제 또는 마스킹용 페이스트로 이루어진 군으로부터 선택된 적어도 하나일 수 있으나, 이에 제한되는 것은 아니다.
상기 마스킹용 페이스트는 에틸 셀룰로오스(Ethyl Cellulose)와 첨가물(글래스 프릿, 세라믹 파우더)을 포함할 수 있다.
특히 마스킹용 페이스트를 이용하는 경우에는 물(H2O), NaOH, C2H5OH 등에 쉽게 세척되어 제거가 용이하다는 장점이 있다.
상기 마스킹용 페이스트의 경우, 스프레이, 프린팅, 스핀 코팅 방식으로 쉽게 도포될 수 있으나, 이에 제한되는 것은 아니다.
상기 마스킹용 페이스트는 측면 전극(140)이 형성되길 원하지 않는 부분에 적절한 방법과 조건으로 상기 측면 마스크층(150)을 형성시킬 수 있다.
또한, 광경화제를 이용하는 경우, 측면 마스크층(150)을 형성하는 단계는 파지티브(positive) 광경화제 인지 네거티브(negative) 광경화제인지에 따라서, 전극이 형성되길 원하지 않는 부분 또는 전극이 형성되길 원하는 부분에 적절하게 형성될 수 있다.
즉, 파지티브 광경화제인 경우에는 측면 마스크층(150)을 칩 본체(105)의 측면에 형성시킨 뒤, 측면 전극(140)이 형성되는 부분에 광경화제가 반응하는 소스를 조사 또는 적용한 뒤에 이를 물리적 또는 화학적 방법으로 제거할 수 있다.
네거티브 광경화제인 경우에는 파지티브 광경화제와 달리, 측면 전극(140)이 형성되지 않는 부분에 광경화제가 반응하는 소스를 조사 또는 적용한 뒤에 이를 물리적 또는 화학적 방법으로 제거할 수 있다.
상기한 방법으로 측면 마스크층이 적절하게 형성된 후, 상기 측면 전극을 형성 단계는 스퍼터링, 딥핑(dipping), 프린팅(printing) 등의 방법을 이용하여 간단하게 형성될 수 있다.
종래의 경우에 측면 전극을 형성시키기 위해 마스크층을 형성시키는 것이 아닌 마스크를 대고 스퍼터링을 하는 방식으로 측면 전극을 형성시켰다.
이 경우에는 마스크에도 스퍼터링하는 물질이 증착되어 점차적으로 마스크의 간격이 줄어드는 문제가 있었다.
나아가 종래의 방법으로 측면 전극을 형성시키는 경우에는 측면 전극이 원하는 형상으로 형성되지 아니한 경우에 적층된 칩 본체 전부를 폐기하여야 하는 문제가 있으므로, 수득률이 감소하는 문제가 있었다.
하지만 본 발명의 일 실시 형태에 따른 칩 저항기 제조 방법은 제거가 용이한 물질을 사용하기 때문에, 원하는 측면 전극 형상으로 마스크가 형성되지 않은 경우에 세척 후 다시 공정을 진행할 수 있으므로, 수득률이 증가될 수 있다.
또한, 종래의 경우와 같이 마스크에 스퍼터링 하는 물질이 증착되어 마스크의 형상이 변화하는 문제가 없기 때문에 측면 전극의 형상의 균일성을 담보할 수 있다는 우수한 효과가 존재한다.
하기 표 1에는 칩 저항기를 계속해서 제조함에 따라서 본 발명의 어레이 타입 칩 저항기의 제조 방법으로 제조된 어레이 타입 칩 저항기(실시예)의 측면 전극의 폭이 변화하는 것과, 마스크를 대고 스퍼터링하여 측면 전극을 형성하는 어레이 타입 칩 저항기의 제조 방법으로 제조된 어레이 타입 칩 저항기(비교예)의 측면 전극의 폭이 변화하는 것을 비교한 것이다.
측면 전극의 폭
Batch의 수
(제작 수량)		 30회
(450Kpcs)		 50회
(750Kpcs)		 100회
(1,500Kpcs)		 200회
(3,000Kpcs)		 500회
(7,500Kpcs)
비교예 197.5 ㎛ 192.6 ㎛ 184.3 ㎛
(스펙 초과)
(교체 필요)		 170.2 ㎛
(불량 발생)
(교체 필수)		 125.4 ㎛
(불량 발생)
(교체 필수)
실시예 200.3 ㎛ 200.2 ㎛ 200.4 ㎛ 200.3 ㎛ 200.2 ㎛
표 1 을 참조하면, 비교예의 경우 마스크를 교환하지 않은 경우에 제조되는 어레이 칩 저항기가 많아질수록 측면 전극의 폭이 점차 감소하는 것을 알 수 있다.
하지만 실시예의 경우, 제조되는 어레이 칩 저항기의 개수와 무관하게 측면 전극의 폭이 유지되는 것을 알 수 있다.
도 6은 본 발명의 일 실시 형태에 따른 PCB에 실장된 어레이 타입 칩 저항기의 개략적인 사시도를 도시한 것이다.
도 6을 참조하면, 상기 측면 전극(140)이 형성된 어레이 타입 칩 저항기는 솔더(S)를 이용하여 PCB에 실장될 수 있다(S160).
특히, 저항체(120)를 위로 하여 실장 하는 경우는 저항체 부분이 노출되므로 조립공정 중 또는 사용자의 핸들링 중 저항체 부분 또는 전극 부분이 물리적인 손상을 받기 쉽고, 이에 따라 전극이 벗겨지거나 저항체(120)가 깨져서 전기적인 오픈 불량이 발생할 수 있다.
따라서, 상기한 문제를 해결하기 위해 저항체(120)를 있는 면을 아래로 하여 실장 하는 방법을 이용할 수 있다.
본 발명은 이상에서 설명한 것에 한정되는 것은 아니며, 구체적으로 어레이 타입 칩 저항기에 형성되어 있는 측면 전극의 폭, 측면 전극 간의 간격 등은 본 발명과 동일성을 만족하는 한도에서 각각 다르게 형성될 수 있다.
예를 들어, 4쌍의 측면 전극이 형성된 어레이 타입 칩 저항기에 있어서, 외곽에 위치하는 측면 전극의 폭은 넓게 하고, 중심부에 위치하는 측면 전극의 폭은 좁게 형성함으로써 고착 강도를 확보하면서 좀 더 넓은 전극 간격을 확보할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고 후술하는 특허청구범위에 의해 결정되며, 본 발명의 구성은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그 구성을 다양하게 변경 및 개조할 수 있다는 것을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 쉽게 알 수 있다.
100: 기판
101: 상면
102: 하면
105: 칩 본체
110: 상면 전극
120: 저항체
130: 하면 전극
140: 측면 전극
150: 측면 마스크층
S: 솔더

Claims (8)

  1. 상면에 상면 전극이 형성되고, 하면에 상기 상면 전극과 대향하는 하면 전극 및 상기 하면 전극 사이에 개재되는 저항체가 형성되어 있는 기판을 마련하는 단계;
    상기 기판을 크기가 일정하도록 식각하고, 그에 따라 각각 분할하여 칩 본체를 마련하는 단계;
    상기 칩 본체를 적층하는 단계;
    상기 적층된 칩 본체의 측면에 측면 전극 패턴에 따라, 화학적 마스킹 재료 또는 물리적 마스킹 재료를 선택하여 측면 마스크층을 형성하는 단계;
    상기 측면 마스크층이 형성된 상기 적층된 칩 본체의 측면에 측면 전극을 형성하는 단계; 및
    상기 측면 마스크층을 제거하는 단계;를 포함하는 어레이 타입 칩 저항기 제조 방법.
  2. 제1항에 있어서,
    상기 측면 전극을 형성하는 단계는 스퍼터링(sputtering), 딥핑(dipping), 프린팅(printing) 중 적어도 하나의 방법으로 수행되는 어레이 타입 칩 저항기 제조 방법.
  3. 제1항에 있어서,
    상기 측면 마스크층은 광 경화제 또는 마스킹용 페이스트 중에서 선택된 적어도 하나인 어레이 타입 칩 저항기 제조 방법.
  4. 제1항에 있어서,
    상기 칩 본체를 마련하는 단계를 수행하기 전에,
    상기 기판의 하면에 보호층을 형성하는 단계를 더 포함하는 어레이 타입 칩 저항기 제조 방법.
  5. 삭제
  6. 제1항에 있어서,
    상기 칩 본체를 마련하는 단계는 상기 상면 전극 및 상기 하면 전극이 이 각각 2쌍 또는 4쌍이 포함되도록 식각하여 수행되는 어레이 타입 칩 저항기 제조 방법.
  7. 제1항에 있어서,
    상기 적층된 칩 본체의 측면에 측면 전극 패턴에 따라, 측면 마스크층을 형성하는 단계에 있어서,
    상기 측면 전극 패턴은 상기 칩 본체의 외곽에 위치하는 상기 측면 전극의 폭과 상기 칩 본체의 중앙부에 위치하는 상기 측면 전극의 폭이 서로 다르도록 마련되는 어레이 타입 칩 저항기 제조 방법.
  8. 제1항 내지 제4항, 제6항 및 제7항 중 어느 한 항의 제조 방법에 의해 제조된 어레이 타입 칩 저항기.
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