KR20170066067A - 금속 연결 구조 및 그 제조 방법 - Google Patents
금속 연결 구조 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20170066067A KR20170066067A KR1020150172624A KR20150172624A KR20170066067A KR 20170066067 A KR20170066067 A KR 20170066067A KR 1020150172624 A KR1020150172624 A KR 1020150172624A KR 20150172624 A KR20150172624 A KR 20150172624A KR 20170066067 A KR20170066067 A KR 20170066067A
- Authority
- KR
- South Korea
- Prior art keywords
- metal
- conductive region
- connection structure
- particles
- manufacturing
- Prior art date
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 172
- 239000002184 metal Substances 0.000 title claims abstract description 172
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 33
- 238000000034 method Methods 0.000 claims abstract description 54
- 239000002923 metal particle Substances 0.000 claims abstract description 52
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 45
- 239000010949 copper Substances 0.000 claims description 43
- 229910052709 silver Inorganic materials 0.000 claims description 40
- 239000004332 silver Substances 0.000 claims description 40
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 37
- 229910052802 copper Inorganic materials 0.000 claims description 37
- 238000001035 drying Methods 0.000 claims description 30
- 239000002245 particle Substances 0.000 claims description 20
- 230000003647 oxidation Effects 0.000 claims description 18
- 238000007254 oxidation reaction Methods 0.000 claims description 18
- 150000002902 organometallic compounds Chemical class 0.000 claims description 12
- 239000002105 nanoparticle Substances 0.000 claims description 5
- 239000005416 organic matter Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 abstract description 8
- 239000000758 substrate Substances 0.000 description 27
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 14
- 238000000576 coating method Methods 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- 238000005245 sintering Methods 0.000 description 9
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 6
- 239000000956 alloy Substances 0.000 description 6
- 229910045601 alloy Inorganic materials 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 239000011248 coating agent Substances 0.000 description 6
- 229910052759 nickel Inorganic materials 0.000 description 6
- 239000000853 adhesive Substances 0.000 description 5
- 230000001070 adhesive effect Effects 0.000 description 5
- 239000013078 crystal Substances 0.000 description 5
- 230000014509 gene expression Effects 0.000 description 5
- 150000002736 metal compounds Chemical class 0.000 description 5
- 238000007747 plating Methods 0.000 description 5
- 230000003078 antioxidant effect Effects 0.000 description 4
- 229940126540 compound 41 Drugs 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000003822 epoxy resin Substances 0.000 description 4
- 239000003365 glass fiber Substances 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229920000647 polyepoxide Polymers 0.000 description 4
- NDVLTYZPCACLMA-UHFFFAOYSA-N silver oxide Chemical compound [O-2].[Ag+].[Ag+] NDVLTYZPCACLMA-UHFFFAOYSA-N 0.000 description 4
- 229940126086 compound 21 Drugs 0.000 description 3
- 238000007598 dipping method Methods 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 238000007645 offset printing Methods 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 description 2
- 239000005751 Copper oxide Substances 0.000 description 2
- 150000001412 amines Chemical class 0.000 description 2
- 229910000431 copper oxide Inorganic materials 0.000 description 2
- 235000014113 dietary fatty acids Nutrition 0.000 description 2
- 229930195729 fatty acid Natural products 0.000 description 2
- 239000000194 fatty acid Substances 0.000 description 2
- JVPLOXQKFGYFMN-UHFFFAOYSA-N gold tin Chemical compound [Sn].[Au] JVPLOXQKFGYFMN-UHFFFAOYSA-N 0.000 description 2
- BDAGIHXWWSANSR-UHFFFAOYSA-N methanoic acid Natural products OC=O BDAGIHXWWSANSR-UHFFFAOYSA-N 0.000 description 2
- CQLFBEKRDQMJLZ-UHFFFAOYSA-M silver acetate Chemical compound [Ag+].CC([O-])=O CQLFBEKRDQMJLZ-UHFFFAOYSA-M 0.000 description 2
- 229940071536 silver acetate Drugs 0.000 description 2
- -1 silver fatty acid Chemical class 0.000 description 2
- 229910001923 silver oxide Inorganic materials 0.000 description 2
- OSWFIVFLDKOXQC-UHFFFAOYSA-N 4-(3-methoxyphenyl)aniline Chemical compound COC1=CC=CC(C=2C=CC(N)=CC=2)=C1 OSWFIVFLDKOXQC-UHFFFAOYSA-N 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 239000011324 bead Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 235000019253 formic acid Nutrition 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000011859 microparticle Substances 0.000 description 1
- 150000002894 organic compounds Chemical class 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 239000010970 precious metal Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F17/00—Fixed inductances of the signal type
- H01F17/0006—Printed inductances
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F17/00—Fixed inductances of the signal type
- H01F17/0006—Printed inductances
- H01F17/0013—Printed inductances with stacked layers
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
-
- H05K3/3484—
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Non-Insulated Conductors (AREA)
- Powder Metallurgy (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Conductive Materials (AREA)
Abstract
본 개시는 제 1 금속; 상기 제 1 금속 상에 배치된 제 1 도전 영역; 및 상기 제 1 도전 영역 상에 배치된 제 2 도전 영역; 을 포함하며, 상기 제 1 도전 영역은 서로 연결된 나노 금속 입자를 포함하고, 상기 제 2 도전 영역은 서로 연결된 마이크로 금속 입자를 포함하는, 금속 연결 구조 및 그 제조 방법에 관한 것이다.
Description
본 개시는 금속 연결 구조 및 그 제조 방법에 관한 것이다.
전자 기기 분야에 있어서 서로 다른 층에 형성된 금속을 전기적으로 연결하는 기술은 매우 다양하게 발달되어 왔으며, 이러한 기술은 다양한 능동 부품 및/또는 수동 부품 등에 적용되고 있다. 예를 들면, 동박 적층판(Copper Clad Laminate: CCL)을 패터닝하여 구리 패턴을 형성한 후, 이들을 전기적으로 연결하기 위한 방법으로 금속 페이스트를 이용할 수 있다.
일반적으로 금속 페이스트, 예컨대 은 페이스트에는 나노 은 입자가 포함되는데, 나노 은 입자는 구리 표면으로 확산되어 혼합 층을 쉽게 형성하는바, 구리 표면과 우수한 접착력을 가진다. 다만, 계면 성분에 구리가 아닌 구리 산화물이 있는 경우에는 상기와 같은 혼합 층이 발달하지 않으며, 따라서 구리 산화물과 나노 은의 계면 사이의 접착력 및 통전성이 떨어지게 된다. 한편, 페이스트를 사용하기 위해서는 소결 공정을 거치게 되는데, 소결 공정에서 구리가 빨리 산화되기 때문에 산화 방지 기술이 필수라 할 수 있다. 특히, 나노 은의 소결 온도인 200℃ 내지 250℃ 에서는 구리의 산화가 활발하게 이루어 지기 때문에, 산화를 방지하지 않으면 은 페이스트의 직접 사용이 불가능하다.
산화를 방지하기 위하여 쉽게 생각할 수 있는 것이 환원 분위기의 소결이다. 그러나, 응용분야에 따라서는 그 비용이 비싸고 적용이 쉽지 않다. 이를 해결하기 위한 방법으로, 도 9 내지 도 11 에 각각 도시한 바와 같이 구리 표면에 니켈/금 도금을 진행하거나, 니켈/금-주석 도금을 진행하거나, 니켈/은 도금을 진행한 후 나노 은 페이스트를 사용하는 것이 제안되고 있으나, 이들은 여전히 비용이 비싸고, 적용이 번거롭다는 한계가 있다.
본 개시의 여러 목적 중 하나는 소결 과정에서 발생하는 금속의 산화를 방지할 수 있는 새로운 금속 연결 구조 및 그 제조 방법을 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 대상 금속의 산화 온도 보다 낮은 온도에서 건조될 수 있는 금속 화합물, 예를 들면, 유기 금속 화합물을 대상 금속의 표면을 처리하고, 마이크로 금속 입자를 포함하는 금속 페이스트를 그 위에 처리하여, 새로운 금속 연결 구조를 형성하는 것이다.
본 개시의 여러 효과 중 일 효과로서 소결 과정에서 발생하는 금속의 산화를 방지할 수 있는 새로운 금속 연결 구조 및 그 제조 방법을 제공할 수 있다.
도 1은 금속 연결 구조가 적용된 전자 부품의 일례를 개략적으로 도시한다.
도 2는 금속 연결 구조의 일례를 나타내는 개략적인 단면도이다.
도 3은 금속 연결 구조의 다른 일례를 나타내는 개략적인 단면도이다.
도 4는 금속 연결 구조의 제조 일례를 나타내는 개략적인 공정도이다.
도 5는 금속 연결 구조가 적용된 전자 부품의 제조 일례를 나타내는 개략적인 공정도이다.
도 6은 금속 연결 구조가 적용된 전자 부품의 다른 제조 일례를 나타내는 개략적인 공정도이다.
도 7은 금속 연결 구조가 적용된 전자 부품의 다른 제조 일례를 나타내는 개략적인 공정도이다.
도 8은 금속 연결 구조가 적용된 전자 부품의 다른 제조 일례를 나타내는 개략적인 공정도이다.
도 9는 구리 표면에 니켈/금을 도금한 일례를 나타내는 단면도이다.
도 10은 구리 표면에 니켈/금-주석을 도금한 일례를 나타내는 단면도이다.
도 11은 구리 표면에 니켈/은 도금을 도금한 일례를 나타내는 단면도이다.
도 2는 금속 연결 구조의 일례를 나타내는 개략적인 단면도이다.
도 3은 금속 연결 구조의 다른 일례를 나타내는 개략적인 단면도이다.
도 4는 금속 연결 구조의 제조 일례를 나타내는 개략적인 공정도이다.
도 5는 금속 연결 구조가 적용된 전자 부품의 제조 일례를 나타내는 개략적인 공정도이다.
도 6은 금속 연결 구조가 적용된 전자 부품의 다른 제조 일례를 나타내는 개략적인 공정도이다.
도 7은 금속 연결 구조가 적용된 전자 부품의 다른 제조 일례를 나타내는 개략적인 공정도이다.
도 8은 금속 연결 구조가 적용된 전자 부품의 다른 제조 일례를 나타내는 개략적인 공정도이다.
도 9는 구리 표면에 니켈/금을 도금한 일례를 나타내는 단면도이다.
도 10은 구리 표면에 니켈/금-주석을 도금한 일례를 나타내는 단면도이다.
도 11은 구리 표면에 니켈/은 도금을 도금한 일례를 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 보다 상세히 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
전자 부품
도 1은 금속 연결 구조가 적용된 전자 부품의 일례를 개략적으로 도시한다. 도 1 (a)를 참조하면, 전자 부품은 바디(1), 상기 바디(1) 외부에 배치된 외부 전극(2), 및 상기 바디(1) 내부에 배치된 코일(3)을 포함한다. 도 2 (b)를 참조하면, 바디(1) 내부에 배치된 코일(3)은 비아(4)를 통하여 전기적으로 연결된다. 코일(3)은 구리 패턴일 수 있고, 비아(4)는 금속 페이스트에 의하여 형성된 것일 수 있다. 이때, 서로 다른 층에 형성된 코일(3) 및 이들을 연결하는 비아(4)는 금속 페이스트가 적용된 금속 연결 구조의 예시로 볼 수 있다. 도면에 도시한 전자 부품은 인덕터(Inductor), 비드(Bead), 공통모드필터(Common Mode Filter) 등의 코일 부품일 수 있다.
도면예서 예시적으로 도시한 코일 부품뿐만 아니라 다른 전자 부품이나 전자 기기에도 금속 페이스트를 이용하는 금속 연결 구조가 적용될 수 있음은 물론이다. 예를 들면, 다층 인쇄회로기판(Printed Circuit Board: PCB)의 서로 다른 층에 형성된 회로를 연결시키는 비아 역시 금속 페이스트에 의하여 형성될 수 있으며, 이 역시 금속 연결 구조의 예시로 볼 수 있다. 또한, 반도체 소자나 반도체 칩을 금속 패드를 갖는 기판 위에 실장 하고자 할 때에도 금속 페이스트를 이용할 수 있으며, 이 경우도 금속 연결 구조가 적용된 예시로 볼 수 있다. 이들 외에도 통상의 기술자에게 잘 알려진 다른 다양한 전자 부품이나 전자 기기 등에도 금속과의 연결을 위하여 금속 페이스트가 다양한 용도로써 적용될 수 있으며, 이들 역시도 금속 연결 구조가 적용된 예시로 볼 수 있다.
금속 연결 구조
도 2는 금속 연결 구조의 일례를 나타내는 개략적인 단면도이다. 도면을 참조하면, 일례에 따른 금속 연결 구조는 제 1 금속(10), 제 1 금속(10) 상에 배치된 제 1 도전 영역(20), 제 1 도전 영역(20) 상에 배치된 제 2 도전 영역(30), 제 2 도전 영역(30) 상에 배치된 제 3 도전 영역(40), 및 제 3 도전 영역(40) 상에 배치된 제 2 금속(50)을 포함한다. 제 1 내지 제 3 도전 영역(20, 30, 40)은 제 1 및 제 2 금속(10, 50)을 전기적으로 연결시킨다.
제 1 금속(10)은 금속이면 그 재질이 특별히 한정되는 것은 아니며, 예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd), 또는 이들의 합금 등일 수 있다. 한편, 제 1 금속(10)은 구리를 포함하는 것이 일반적이다. 제 1 금속(10)은 전자 부품이나 전자 기기의 회로, 코일, 패드 등일 수 있으며, 그 용도가 적용되는 형태에 따라 달라질 수 있음은 물론이다.
제 2 금속(50) 역시 금속이면 그 재질이 특별히 한정되는 것은 아니며, 예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd), 또는 이들의 합금 등일 수 있다. 한편, 제 2 금속(50)은 구리를 포함하는 것이 일반적이다. 제 2 금속(50)은 전자 부품이나 전자 기기의 회로, 코일, 패드 등일 수 있으며, 그 용도가 적용되는 형태에 따라 달라질 수 있음은 물론이다.
제 1 도전 영역(20)은 제 1 금속(10)의 산화 방지 역할을 수행하며, 제 2 도전 영역(30)과의 접착을 위한 접착제 역할을 수행한다. 제 1 도전 영역(20)은 서로 연결된 나노 금속 입자(21)를 포함하며, 따라서 도전성을 띈다. 제 1 도전 영역(20)의 두께는 통상 100㎚ 내지 1㎛ 정도일 수 있다. 이 경우 대체로 우수한 접착력 및 산화 방지 효과를 가진다. 이 보다 두꺼워지는 경우에는 설계 사항에 따라서 제 2 도전 영역(30)의 두께가 원하는 두께 보다 얇아질 수 있는바, 전기적 연결성이 취약해질 수 있다.
나노 금속 입자(21)는 제 1 금속(10) 표면으로 확산되어 혼합 층을 쉽게 형성하는바, 제 1 금속(10) 표면과 우수한 접착력을 가질 수 있다. 나노 금속 입자(21)는 금속이면 그 재질이 특별히 한정되는 것은 아니며, 예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd), 또는 이들의 합금 등일 수 있다. 한편, 제 1 금속(10)이 구리인 경우, 후술하는 바와 같이 보다 효과적인 산화 방지 역할을 위하여 은을 포함하는 것이 바람직할 수 있다. 즉, 나노 은 입자일 수 있다. 나노 금속 입자(21)는 유기 은에 의하여 형성될 수 있는데, 유기 은은 구리의 산화 온도보다 낮은 온도에서 은으로 환원될 수 있기 때문이다. 다만, 이에 한정되는 것은 아니다.
나노 금속 입자(21)는 유기 금속이 낮은 온도에서 소결된 상태이기 때문에 소량의 유기물을 갖게 되며, 결정 입계(grain boundary)가 불분명 할 수는 있으나, 평균적으로 10㎚ 내지 100㎚ 정도의 결정 입계, 즉 결정립의 평균 사이즈는 대략적으로 10㎚ 내지 100㎚ 정도일 수 있다. 이 경우 보다 우수한 접착력 및 산화 방지 효과를 가질 수 있다. 한편, 나노 금속 입자(21)는 대체로 구형의 형상을 가질 수 있으나, 이에 한정되는 것은 아니다.
제 3 도전 영역(40)은 제 2 금속(50)의 산화 방지 역할을 수행하며, 제 2 도전 영역(30)과의 접착을 위한 접착제 역할을 수행한다. 제 3 도전 영역(40)은 나노 금속 입자(41)를 포함하며, 따라서 도전성을 띈다. 제 3 도전 영역(40)의 두께는 마찬가지로 통상 100㎚ 내지 1㎛ 정도일 수 있다. 이 경우 대체로 우수한 접착력 및 산화 방지 효과를 가진다. 이 보다 두꺼워지는 경우에는 설계 사항에 따라서 제 2 도전 영역(30)의 두께가 원하는 두께 보다 얇아질 수 있는바, 전기적 연결성이 취약해질 수 있다.
나노 금속 입자(41)는 제 2 금속(50) 표면으로 확산되어 혼합 층을 쉽게 형성하는바, 제 2 금속(50) 표면과 우수한 접착력을 가질 수 있다. 나노 금속 입자(41)는 금속이면 그 재질이 특별히 한정되는 것은 아니며, 예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd), 또는 이들의 합금 등일 수 있다. 한편, 제 2 금속(50)이 구리인 경우, 후술하는 바와 같이 보다 효과적인 산화 방지 역할을 위하여 은을 포함하는 것이 바람직할 수 있다. 즉, 나노 은 입자일 수 있다. 나노 금속 입자(41)는 유기 은에 의하여 형성될 수 있는데, 유기 은은 구리의 산화 온도보다 낮은 온도에서 은으로 환원될 수 있기 때문이다. 다만, 이에 한정되는 것은 아니다.
나노 금속 입자(41)는 유기 금속이 낮은 온도에서 소결된 상태이기 때문에 소량의 유기물을 갖게 되며, 결정 입계(grain boundary)가 불분명 할 수는 있으나, 평균적으로 10㎚ 내지 100㎚ 정도의 결정 입계, 즉 결정립의 평균 사이즈는 대략적으로 10㎚ 내지 100㎚ 정도일 수 있다. 이 경우 보다 우수한 접착력 및 산화 방지 효과를 가질 수 있다. 한편, 나노 금속 입자(41)는 대체로 구형의 형상을 가질 수 있으나, 이에 한정되는 것은 아니다.
제 2 도전 영역(30)은 실질적으로 제 1 및 제 2 금속(10, 50)의 전기적인 연결 경로를 제공한다. 제 2 도전 영역(30)은 소결된 금속 성분(31)을 포함한다. 또한, 마이크로 금속 입자(32)를 포함한다. 따라서, 도전성을 띈다. 제 2 도전 영역(30)의 두께는 각각 통상 1㎛ 내지 3㎛ 정도일 수 있다. 즉, 제 2 도전 영역(30)은 제 1 및 제 3 도전 영역(20, 40) 보다 두께가 두껍다. 이 경우 대체로 우수한 접착력 및 전기적 연결성을 가진다. 이 보다 두꺼워지는 경우에는 설계 사항에 따라서 제 1 및 제 3 도전 영역(10, 30)의 두께가 원하는 두께 보다 얇아질 수 있는바, 산화 방지 효과 및 접착력이 취약해질 수 있다.
소결된 금속 성분(31)은 마이크로 금속 입자(32)를 서로 연결시키기 위한 접착제 역할을 수행한다. 또한, 제 1 및 제 3 도전 영역(20, 40)의 나노 금속 입자(21, 41)와의 연결을 위한 접착제 역할을 수행한다. 소결된 금속 성분(31)은 금속이면 그 재질이 특별히 한정되는 것은 아니며, 예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd), 또는 이들의 합금 등일 수 있다. 한편, 제 1 및 제 3 도전 영역의 나노 금속 입자(21, 41)가 나노 은 입자인 경우, 보다 우수한 접착력 및 전기적 연결성을 위하여 소결된 금속 성분(31) 역시 은 성분을 포함하는 것이 바람직할 수 있다. 다만, 이에 한정되는 것은 아니다. 소결된 금속 성분(31)은 코팅된 나노 금속 입자, 예를 들면, 코팅된 나노 은 입자가 소결되어 유기물이 떨어져나가면서 일종의 풀 형태가 된 것일 수 있다. 소결된 금속 성분(31)은 소결된 상태이기 때문에 결정 입계(grain boundary)가 불분명 할 수는 있으나, 평균적으로 200㎚ 내지 400㎚ 정도의 결정 입계, 즉 결정립의 평균 사이즈는 대략적으로 200㎚ 내지 400㎚ 정도일 수 있다. 즉, 나노 금속 입자(21, 41) 보다 평균적으로 결정 입계, 즉 결정립의 평균 사이즈가 클 수 있다. 이 경우 보다 우수한 내부 결합력을 유지시키며, 전기적 연결성을 가질 수 있다. 한편, 소결된 금속 성분(31)은 대체로 타원형의 형상을 가질 수 있으나, 이에 한정되는 것은 아니다.
마이크로 금속 입자(32)는 실질적인 전기적 연결 경로를 제공한다. 마이크로 금속 입자(32) 역시 금속 입자이면 그 재질이 특별히 한정되는 것은 아니며, 예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd), 또는 이들의 합금 등일 수 있다. 한편, 나노 금속 입자(21, 41) 및 소결된 금속 성분(31)이 은 성분인 경우, 보다 우수한 접착력 및 전기적 연결성을 위하여 마이크로 은 입자를 포함하는 것이 바람직할 수 있다. 다만, 이에 한정되는 것은 아니다. 마이크로 금속 입자(32)는 소결 후에도 거의 녹지 않는 등 소결된 상태가 아닐 수 있으며, 따라서 결정 입계(grain boundary)가 보다 분명할 수 있고, 평균적으로 1㎛ 내지 3㎛ 정도의 결정 입계, 즉 결정립의 평균 사이즈가 대략적으로 1㎛ 내지 3㎛ 정도일 수 있다. 이 경우 보다 우수하고 안정적인 전기적 경로를 제공할 수 있다. 한편, 마이크로 금속 입자(32)는 대체로 구형, 각형, 플레이크형의 형상을 가질 수 있으나, 이에 한정되는 것은 아니다.
도 3은 금속 연결 구조의 다른 일례를 나타내는 개략적인 단면도이다. 도면을 참조하면, 다른 일례에 따른 금속 연결 구조는 제 1 금속(10), 제 1 금속(10) 상에 배치된 제 1 도전 영역(20), 및 제 1 도전 영역(20) 상에 배치된 제 2 도전 영역(30)을 포함한다. 제 2 도전 영역(30) 상에는 적용되는 전자 부품이나 전자 기기의 용도에 따라 임의의 다른 도전성을 띄는 구성요소가 배치될 수 있다. 예를 들면, 제 2 도전 영역(30) 상에 금속 재질의 구성요소나 도전성 수지 재질의 임의의 구성요소가 배치될 수 있으나, 이에 한정되는 것은 아니다. 그 외에 다른 구성의 설명은 모두 동일한바 생략한다.
도 4는 금속 연결 구조의 제조 일례를 나타내는 개략적인 공정도이다. 일례에 따른 금속 연결 구조의 제조 방법에 대한 설명 중 상술한 내용과 중복되는 내용은 생략한다.
도 4a의 (a)를 참조하면, 제 1 금속(10)의 표면에 이온 상태의 유기 금속 화합물(21')을 도포한다. 도포하는 방법은 특별히 한정되지 않으며, 예를 들면, 코팅(coating), 디핑(dipping), 그라비아(gravure), 후렉소(flexo), 오프셋 프린팅(offset printing) 등 당해 기술분야에 잘 알려진 도포 방법을 이용할 수 있다. 유기 금속 화합물(21')은 시판되는 유기 은일 수 있으며, 예를 들면, 은 산화물, 은 아세테이트 은 아민 착화합물, 은 지방산 착화합물 등의 화학 구조로 된 유기 은 일수 있으나, 이에 한정되는 것은 아니다. 또는, 구리의 산화 온도 보다 낮은 온도에서 건조되는 상용화된 유기 은 페이스트를 활용할 수도 있다. 도포 두께는 최종적으로 형성되는 제 1 도전 영역(20)의 두께가 100㎚ 내지 1㎛ 정도가 되도록 조절한다.
도 4a의 (b)를 참조하면, 도포된 이온 상태의 유기 금속 화합물(21')을 건조한다. 건조하는 방법은 특별히 한정되지 않으며, IR Reflow 등의 공지의 건조 장비를 이용하여 수행할 수 있다. 건조는 제 1 금속(10)의 산화 온도 보다 낮은 온도에서 수행하며, 예를 들면, 제 1 금속(10)이 구리인 경우에는 25℃ 내지 130℃ 정도의 온도에서 건조를 수행한다. 건조 시간은 특별히 한정되지 않으며, 예를 들면, 도포 양에 따라, 1분 내지 10분 정도일 수 있다. 건조에 의하여 유기 금속 화합물(21')은 일종의 소결을 거치게 되며, 건조 후 통상 10㎚ 내지 100㎚ 정도의 평균 결정립 및 대략 구형으로 성장하여 서로 연결된 나노 금속 입자(21) 외의 대부분의 조성은 제거된다. 그 결과 제 1 도전 영역이 형성된다. 유기 은이 사용된 경우, 유기 은은 옴스트롱 위에서 입자가 성장하기 때문에 건조 과정에서 입도가 작게 형성된다.
도 4a의 (c)를 참조하면, 형성된 제 1 도전 영역 상에 나노 금속 입자(31') 및 마이크로 금속 입자(32')를 포함하는 금속 페이스트(35)를 도포한다. 나노 금속 입자(31') 및 마이크로 금속 입자(32')를 포함하는 금속 페이스트(35)를 도포하는 방법 역시 특별히 한정되지 않으며, 예를 들면, 코팅(coating), 디핑(dipping), 그라비아(gravure), 후렉소(flexo), 오프셋 프린팅(offset printing) 등 당해 기술분야에 잘 알려진 도포 방법을 이용할 수 있다. 나노 금속 입자(31') 및 마이크로 금속 입자(32')를 포함하는 페이스트는 시판되는 은 페이스트를 사용할 수도 있다. 도포 두께는 최종적으로 형성되는 제 2 도전 영역(30)의 두께가 5㎛ 내지 100㎛ 정도가 되도록 조절한다.
도 4a의 (d)를 참조하면, 도포된 나노 금속 입자(31') 및 마이크로 금속 입자(32')를 포함하는 금속 페이스트(35)를 건조한다. 건조하는 방법은 역시 특별히 한정되지 않으며, IR Reflow 등의 공지의 건조 장비를 이용하여 수행할 수 있다. 건조 온도 및 건조 시간은 특별히 한정되지 않으나, 마이크로 금속 입자(32')가 특별히 영향을 받지 않는 온도에서 수행되는 것이 바람직하다. 예를 들면, 나노 금속 입자(31') 및 마이크로 금속 입자(32')가 나노 은 입자 및 마이크로 은 입자인 경우에는, 대략 150℃ 내지 300℃ 정도의 온도에서, 대략 10분 내지 100분 정도의 시간 동안 건조를 수행할 수 있다. 건조 후 1㎛ 내지 3㎛ 정도의 평균 입경 및 대략 구형을 갖는 마이크로 금속 입자(32) 및 200㎚ 내지 400㎚ 정도의 평균 결정립 및 대략 타원형으로 성장한 나노 금속 입자(31) 외의 대부분의 페이스트(35) 조성은 제거된다. 나노 금속 입자(31')는 코팅된 유기물이 제거되면서 금속 성분(31)이 된다. 그 결과 제 2 도전 영역이 형성된다.
도 4b의 (e)를 참조하면, 제 2 금속(50)의 표면에 이온 상태의 유기 금속 화합물(41')을 도포한다. 도포하는 방법은 특별히 한정되지 않으며, 예를 들면, 코팅(coating), 디핑(dipping), 그라비아(gravure), 후렉소(flexo), 오프셋 프린팅(offset printing) 등 당해 기술분야에 잘 알려진 도포 방법을 이용할 수 있다. 유기 금속 화합물(41')은 시판되는 유기 은일 수 있으며, 예를 들면, 은 산화물, 은 아세테이트 은 아민 착화합물, 은 지방산 착화합물 등의 화학 구조로 된 유기 은 일수 있으나, 이에 한정되는 것은 아니다. 또는, 구리의 산화 온도 보다 낮은 온도에서 건조되는 상용화된 유기 은 페이스트를 활용할 수도 있다. 도포 두께는 최종적으로 형성되는 제 3 도전 영역(40)의 두께가 100㎚ 내지 1㎛ 정도가 되도록 조절한다.
도 4b의 (f)를 참조하면, 도포된 이온 상태의 유기 금속 화합물(41')을 건조한다. 건조하는 방법은 특별히 한정되지 않으며, IR Reflow 등의 공지의 건조 장비를 이용하여 수행할 수 있다. 건조는 제 2 금속(50)의 산화 온도 보다 낮은 온도에서 수행하며, 예를 들면, 제 2 금속(50)이 구리인 경우에는 25℃ 내지 130℃ 정도의 온도에서 건조를 수행한다. 건조 시간은 특별히 한정되지 않으며, 예를 들면, 도포 양에 따라, 1분 내지 10분 정도일 수 있다. 건조에 의하여 유기 금속 화합물(41')은 일종의 소결을 거치게 되며, 건조 후 통상 10㎚ 내지 100㎚ 정도의 평균 결정립 및 대략 구형으로 성장하여 서로 연결된 나노 금속 입자(41) 외의 대부분의 조성은 제거된다. 그 결과 제 1 도전 영역이 형성된다. 유기 은이 사용된 경우, 유기 은은 옴스트롱 위에서 입자가 성장하기 때문에 건조 과정에서 입도가 작게 형성된다. 한편, 제 1 및 제 2 금속(10, 50)의 표면은 제 1 및 제 3 도전 영역(20, 40)로 표면 처리 되어 있기 때문에, 금속의 산화를 방지하기 위하여 환원(H2+Air) 또는 환원 분위기(Formic Acid + Air)를 사용하지 않아도 되며, 별도의 귀금속 도금 역시도 불필요하다.
도 4b의 (g)를 참조하면, 제 1 예 및 제 2 도전 영역이 형성된 제 1 금속(10)과 상기 제 3 도전 영역이 형성된 제 2 금속(50)을 상기 제 2 도전 영역 및 제 3 도전 영역이 접하도록 정합 적층한다. 정합 적층하는 방법은 특별히 한정되지 않으며, 공지의 라미네이션 공정을 이용할 수 있다. 정합하는 방법은 금속 연결 구조가 적용되는 전자 부품이나 전자 기기의 제조에 따라서 구체적인 방법이 상이할 수 있다.
도 5는 금속 연결 구조가 적용된 전자 부품의 제조 일례를 나타내는 개략적인 공정도이다. 도면을 참조하면, 먼저, 절연 기판(101)의 적어도 일면에 금속층(102, 103)이 형성된 캐리어 기판(100)을 준비한다. 캐리어 기판(100)은, 예를 들면, 동박 적층판(CCL)일 수 있으며, 이 경우 절연 기판(101)은 프리프레그 등의 유리 섬유가 함침된 에폭시 수지일 수 있고, 금속층(102, 103)은 구리 박막일 수 있다. 다음으로, 캐리어 기판(100)의 금속층(103)을 패터닝하여 내부 패턴(111)을 형성한다. 패턴(111)은 전자 부품의 종류에 따라서 통상의 회로 패턴일 수도 있고, 코일 패턴일 수도 있다. 패터닝은 공지의 포토 리소그래피 공법을 이용할 수 있다. 다음으로, 드라이 필름(112)을 이용한 포토 리소그래피 공법으로 내부 패턴(111)의 적어도 일부를 노출시키는 개구 패턴(113)을 형성하고, 개구 패턴(113)에 페이스트(114)를 도포 및 건조한다. 페이스트(114)는 상술한 금속 연결 구조의 제조 방법에 사용된 금속 페이스트 조합을 이용한다. 다음으로, 드라이 필름(112)을 박리하고, 내부 패턴(111) 및 도포 및 건조된 페이스트(114)를 커버하는 절연층(115)을 형성한다. 절연층(115)은 공지의 감광성 절연 수지(Photo Imageble Dielectric: PID)를 포함하는 것일 수 있다. 절연층(115)은 공지의 라미네이션 공정으로 형성될 수 있다. 다음으로, 절연층(115) 상에 마스크 필름(116)을 형성하고, 절연 기판(101) 및 금속층(102)을 박리한다. 그 후 마스크 필름(116)을 박리한다. 그 후, 제조된 각 층을 정합 및 적층하여 다층 기판을 제조한다. 이때, 도포 및 건조된 페이스트(114)와 연결되는 다른 층의 내부 패턴 표면에는 금속 연결 구조의 제조 방법에서 설명한 바와 같이 미리 유기은 페이스트 등을 도포 및 건조한다. 이들은 소결되면 상술한 금속 연결 구조를 가지게 된다.
도 6은 금속 연결 구조가 적용된 전자 부품의 다른 제조 일례를 나타내는 개략적인 공정도이다. 도면을 참조하면, 먼저, 절연 기판(201)의 적어도 일면에 금속층(202, 203)이 형성된 캐리어 기판(200)을 준비한다. 캐리어 기판(200)은, 예를 들면, 동박 적층판(CCL)일 수 있으며, 이 경우 절연 기판(201)은 프리프레그 등의 유리 섬유가 함침된 에폭시 수지일 수 있고, 금속층(202, 203)은 구리 박막일 수 있다. 다음으로, 캐리어 기판(200)의 금속층(203)을 패터닝하여 내부 패턴(211)을 형성한다. 패턴(211)은 전자 부품의 종류에 따라서 통상의 회로 패턴일 수도 있고, 코일 패턴일 수도 있다. 패터닝은 공지의 포토 리소그래피 공법을 이용할 수 있다. 다음으로, 메탈 마스크(212) 및 스퀴즈(213)을 이용한 인쇄 공법으로 내부 패턴(211)의 표면에 페이스트(214)를 도포 및 건조한다. 페이스트(214)는 상술한 금속 연결 구조의 제조 방법에 사용된 금속 페이스트 조합을 이용한다. 다음으로, 메탈 마스크(212)을 박리하고, 내부 패턴(211) 및 도포 및 건조된 페이스트(214)를 커버하는 절연층(215)을 형성한다. 절연층(215)은 공지의 감광성 절연 수지(Photo Imageble Dielectric: PID)를 포함하는 것일 수 있다. 절연층(215)은 공지의 라미네이션 공정으로 형성될 수 있다. 다음으로, 절연층(215) 상에 마스크 필름(216)을 형성하고, 절연 기판(201) 및 금속층(202)을 박리한다. 그 후 마스크 필름(216)을 박리한다. 그 후, 제조된 각 층을 정합 및 적층하여 다층 기판을 제조한다. 이때, 도포 및 건조된 페이스트(214)와 연결되는 다른 층의 내부 패턴 표면에는 금속 연결 구조의 제조 방법에서 설명한 바와 같이 미리 유기은 페이스트 등을 도포 및 건조한다. 이들은 소결되면 상술한 금속 연결 구조를 가지게 된다.
도 7은 금속 연결 구조가 적용된 전자 부품의 다른 제조 일례를 나타내는 개략적인 공정도이다. 도면을 참조하면, 먼저, 절연 기판(301)의 적어도 일면에 금속층(302, 303)이 형성된 캐리어 기판(300)을 준비한다. 캐리어 기판(300)은, 예를 들면, 동박 적층판(CCL)일 수 있으며, 이 경우 절연 기판(301)은 프리프레그 등의 유리 섬유가 함침된 에폭시 수지일 수 있고, 금속층(302, 303)은 구리 박막일 수 있다. 다음으로, 캐리어 기판(300)의 금속층(303)을 패터닝하여 내부 패턴(311)을 형성한다. 패턴(311)은 전자 부품의 종류에 따라서 통상의 회로 패턴일 수도 있고, 코일 패턴일 수도 있다. 패터닝은 공지의 포토 리소그래피 공법을 이용할 수 있다. 다음으로, 내부 패턴(311)의 적어도 일부를 노출시키는 개구 패턴(312)을 갖는 절연층(315)을 형성한다. 절연층(315)은 프리프레그 등의 유리 섬유가 함침된 에폭시 수지일 수 있으며, 개구 패턴(312)은 기계적 드릴 및/또는 레이저 드릴 등의 공지의 방법으로 형성될 수 있다. 다음으로, 공지의 방법으로 개구 패턴(312)에 의하여 노출된 내부 패턴(312)의 표면에 페이스트(314)를 도포 및 건조한다. 페이스트(314)는 상술한 금속 연결 구조의 제조 방법에 사용된 금속 페이스트 조합을 이용한다. 다음으로, 절연층(315) 상에 마스크 필름(316)을 형성하고, 절연 기판(301) 및 금속층(302)을 박리한다. 그 후 마스크 필름(316)을 박리한다. 그 후, 제조된 각 층을 정합 및 적층하여 다층 기판을 제조한다. 이때, 도포 및 건조된 페이스트(314)와 연결되는 다른 층의 내부 패턴 표면에는 금속 연결 구조의 제조 방법에서 설명한 바와 같이 미리 유기은 페이스트 등을 도포 및 건조한다. 이들은 소결되면 상술한 금속 연결 구조를 가지게 된다.
도 8은 금속 연결 구조가 적용된 전자 부품의 다른 제조 일례를 나타내는 개략적인 공정도이다. 도면을 참조하면, 먼저, 기판(400)의 금속 패드(401) 상에 페이스트(402)를 도포 및 건조한다. 기판(400)은 통상의 인쇄회로기판(PCB)일 수 있으며, 금속 패드(401)은 구리를 포함하는 것일 수 있다. 페이스트(402)는 상술한 금속 연결 구조의 제조 방법에 사용된 금속 페이스트 조합을 이용한다. 또한, 반도체 칩(410)의 금속 패드(411) 상에 페이스트(412)를 도포 및 건조한다. 반도체 칩(410)은 공지의 집적회로(IC) 등일 수 있으며, 금속 패드(401)은 구리를 포함하는 것일 수 있다. 페이스트(412)는 상술한 금속 연결 구조의 제조 방법에 사용된 설명한 바와 유기은 페이스트 등일 수 있다. 다음으로, 기판(400)의 금속 패드(401) 상에 반도체 칩(410)의 금속 패드(411)가 도포 및 건조된 페이스트(402, 412)를 통하여 연결되도록 반도체 칩(410)을 기판(400)에 실장한다. 이들은 소결되면 상술한 금속 연결 구조를 가지게 된다.
본 개시에서 나노라는 표현은 크기가 대략 1000㎚ (1㎛) 미만인 것을 의미한다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1: 바디
2: 외부 전극
3: 코일
4: 비아
5: 금속 결합 영역
10, 50: 금속
20, 30, 40: 도전 영역
21, 41: 나노 금속 입자
31: 금속 성분
32: 마이크로 금속 입자
100, 200, 300: 캐리어 기판
101, 201, 301: 절연 기판
102,103, 202, 203, 302, 303: 금속층
111, 211, 311: 패턴
112: 드라이 필름
113, 312: 개구 패턴
212: 메탈 마스크
114, 214, 314: 페이스트
115, 215, 315: 절연층
400: 기판
410: 반도체 칩
401, 411: 금속 패드
402, 412: 페이스트
2: 외부 전극
3: 코일
4: 비아
5: 금속 결합 영역
10, 50: 금속
20, 30, 40: 도전 영역
21, 41: 나노 금속 입자
31: 금속 성분
32: 마이크로 금속 입자
100, 200, 300: 캐리어 기판
101, 201, 301: 절연 기판
102,103, 202, 203, 302, 303: 금속층
111, 211, 311: 패턴
112: 드라이 필름
113, 312: 개구 패턴
212: 메탈 마스크
114, 214, 314: 페이스트
115, 215, 315: 절연층
400: 기판
410: 반도체 칩
401, 411: 금속 패드
402, 412: 페이스트
Claims (15)
- 제 1 금속;
상기 제 1 금속 상에 배치된 제 1 도전 영역; 및
상기 제 1 도전 영역 상에 배치된 제 2 도전 영역; 을 포함하며,
상기 제 1 도전 영역은 서로 연결된 나노 금속 입자를 포함하고,
상기 제 2 도전 영역은 서로 연결된 마이크로 금속 입자를 포함하는,
금속 연결 구조.
- 제 1 항에 있어서,
상기 마이크로 금속 입자는 소결된 금속 성분에 의하여 서로 연결된,
금속 연결 구조.
- 제 2 항에 있어서,
상기 제 1 금속은 구리를 포함하고,
상기 나노 금속 입자는 나노 은 입자를 포함하고,
상기 마이크로 금속 입자는 마이크로 은 입자를 포함하며,
상기 소결된 금속 성분은 소결된 은 성분을 포함하는,
금속 연결 구조.
- 제 1 항에 있어서,
상기 제 2 도전 영역은 상기 제 1 도전 영역 보다 두께가 두꺼운,
금속 연결 구조.
- 제 1 항에 있어서,
상기 제 2 도전 영역 상에 배치된 제 3 도전 영역; 및
상기 제 3 도전 영역 상에 배치된 제 2 금속; 을 더 포함하며,
상기 제 3 도전 영역은 서로 연결된 나노 금속 입자를 포함하는,
금속 연결 구조,
- 제 5 항에 있어서,
상기 제 2 금속은 구리를 포함하고,
상기 제 3 도전 영역의 나노 금속 입자는 나노 은 입자를 포함하는,
금속 연결 구조.
- 제 5 항에 있어서,
상기 제 2 도전 영역은 상기 제 3 도전 영역 보다 두께가 두꺼운,
금속 연결 구조.
- 제 1 금속의 표면에 제 1 금속의 산화 온도보다 낮은 온도에서 건조가 가능한 유기 금속 화합물을 도포 및 건조하여 제 1 도전 영역을 형성하는 단계; 및
상기 제 1 도전 영역 상에 나노 금속 입자 및 마이크로 금속 입자를 포함하는 금속 페이스트를 도포 및 건조하여 제 2 도전 영역을 형성하는 단계; 를 포함하는,
금속 연결 구조의 제조 방법.
- 제 8 항에 있어서,
상기 제 1 도전 영역을 형성하는 단계에서, 상기 유기 금속 화합물은 유기 은을 포함하는,
금속 연결 구조의 제조 방법.
- 제 8 항에 있어서,
상기 제 1 도전 영역을 형성하는 단계에서, 상기 유기 금속 화합물은 상기 건조에 의하여 이온 상태에서 서로 연결된 나노 입자로 소결되는,
금속 연결 구조의 제조 방법.
- 제 8 항에 있어서,
상기 제 2 도전 영역을 형성하는 단계에서, 상기 나노 금속 입자는 상기 건조에 의하여 유기물이 제거되어 상기 마이크로 금속 입자를 연결하는 금속 성분으로 소결되는,
금속 연결 구조의 제조 방법.
- 제 8 항에 있어서,
상기 제 2 도전 영역을 형성하는 단계에서, 상기 마이크로 금속 입자는 상기 건조에 의하여 소결되지 않는,
금속 연결 구조의 제조 방법.
- 제 8 항에 있어서,
제 2 금속의 표면에 제 2 금속의 산화 온도보다 낮은 온도에서 건조가 가능한 유기 금속 화합물을 도포 및 건조하여 제 3 도전 영역을 형성하는 단계; 및
상기 제 2 금속 표면 상에 형성된 제 3 도전 영역을 상기 2 도전 영역 상에 적층하는 단계; 를 더 포함하는,
금속 연결 구조의 제조 방법.
- 제 13 항에 있어서,
상기 제 3 도전 영역을 형성하는 단계에서, 상기 유기 금속 화합물은 유기 은을 포함하는,
금속 연결 구조의 제조 방법.
- 제 13 항에 있어서,
상기 제 3 도전 영역을 형성하는 단계에서, 상기 유기 금속 화합물은 상기 건조에 의하여 이온 상태에서 서로 연결된 나노 입자로 소결되는,
금속 연결 구조의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150172624A KR101771815B1 (ko) | 2015-12-04 | 2015-12-04 | 금속 연결 구조 및 그 제조 방법 |
| JP2016155955A JP6305472B2 (ja) | 2015-12-04 | 2016-08-08 | 金属連結構造及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150172624A KR101771815B1 (ko) | 2015-12-04 | 2015-12-04 | 금속 연결 구조 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170066067A true KR20170066067A (ko) | 2017-06-14 |
| KR101771815B1 KR101771815B1 (ko) | 2017-08-25 |
Family
ID=59016462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150172624A KR101771815B1 (ko) | 2015-12-04 | 2015-12-04 | 금속 연결 구조 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP6305472B2 (ko) |
| KR (1) | KR101771815B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101999295B1 (ko) * | 2019-02-15 | 2019-07-12 | 엔트리움 주식회사 | 전자파 보호층을 갖는 전자 장치 및 그 제조방법 |
| US10541210B2 (en) | 2017-12-29 | 2020-01-21 | Ntrium Inc. | Electronic device having electromagnetic interference shielding layer and method of manufacturing the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6684246B2 (ja) * | 2017-05-23 | 2020-04-22 | 株式会社三共 | 遊技機 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340279A (ja) * | 2004-05-24 | 2005-12-08 | Fujikura Ltd | 多層配線板およびその製造方法 |
| JP2006059904A (ja) * | 2004-08-18 | 2006-03-02 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2008153470A (ja) * | 2006-12-18 | 2008-07-03 | Renesas Technology Corp | 半導体装置および半導体装置の製造方法 |
| WO2009152388A1 (en) * | 2008-06-12 | 2009-12-17 | Nanomas Technologies, Inc. | Conductive inks and pastes |
| WO2011122723A1 (ko) * | 2010-04-02 | 2011-10-06 | 주식회사 잉크테크 | 양면 인쇄회로기판의 제조방법 |
| JP5525335B2 (ja) * | 2010-05-31 | 2014-06-18 | 株式会社日立製作所 | 焼結銀ペースト材料及び半導体チップ接合方法 |
-
2015
- 2015-12-04 KR KR1020150172624A patent/KR101771815B1/ko active IP Right Grant
-
2016
- 2016-08-08 JP JP2016155955A patent/JP6305472B2/ja active Active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10541210B2 (en) | 2017-12-29 | 2020-01-21 | Ntrium Inc. | Electronic device having electromagnetic interference shielding layer and method of manufacturing the same |
| KR101999295B1 (ko) * | 2019-02-15 | 2019-07-12 | 엔트리움 주식회사 | 전자파 보호층을 갖는 전자 장치 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP6305472B2 (ja) | 2018-04-04 |
| JP2017101314A (ja) | 2017-06-08 |
| KR101771815B1 (ko) | 2017-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI610602B (zh) | 電子零件之製造方法及電子零件 | |
| US9773611B2 (en) | Chip electronic component and manufacturing method thereof | |
| JP5012896B2 (ja) | 部品内蔵基板の製造方法 | |
| KR101593280B1 (ko) | 코어리스 기판을 형성하기 위한 방법 | |
| US7851345B2 (en) | Semiconductor device and method of forming oxide layer on signal traces for electrical isolation in fine pitch bonding | |
| KR20160019266A (ko) | 칩 전자부품 및 그 실장기판 | |
| JP2013207213A (ja) | 電子部品モジュール及びその製造方法 | |
| JP2008004924A (ja) | パッケージ基板製造方法 | |
| US20150305153A1 (en) | Wiring substrate and method for manufacturing wiring substrate | |
| TWI389279B (zh) | 電路板結構及其製法 | |
| KR101771815B1 (ko) | 금속 연결 구조 및 그 제조 방법 | |
| US8110752B2 (en) | Wiring substrate and method for manufacturing the same | |
| US20060281297A1 (en) | Multilayer electronic part and structure for mounting multilayer electronic part | |
| TW200803674A (en) | Method for fabricating circuit board with electrically connected structure | |
| CN107946287B (zh) | 半导体封装装置及其制造方法 | |
| US9674952B1 (en) | Method of making copper pillar with solder cap | |
| JP2008004602A (ja) | 配線基板の製造方法 | |
| JP2014179430A (ja) | 半導体素子搭載用多層プリント配線板 | |
| JP5868274B2 (ja) | 配線基板およびそれを用いた電子装置 | |
| US9532468B2 (en) | Printed wiring board and method for manufacturing printed wiring board | |
| JP5456970B2 (ja) | 電子部品のパッケージング構造、及びこの構造を有する電子部品パッケージの製造方法 | |
| JP2006173389A (ja) | 表面実装部品を搭載した回路基板の製造方法 | |
| KR101154352B1 (ko) | 임베디드 인쇄회로기판용 부재 및 그 제조 방법 및 임베디드 인쇄회로기판용 부재를 이용한 임베디드 인쇄회로기판 제조 방법 | |
| WO2012040743A2 (en) | Electrolytic gold or gold palladium surface finish application in coreless substrate processing | |
| JP6738690B2 (ja) | セラミックス配線基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant |