KR20170042570A - 자기 소자, 스커미온 메모리, 고체 전자 장치, 데이터 기록 장치, 데이터 처리 장치 및 통신 장치 - Google Patents

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Abstract

자기 소자 스커미온을 주회 전송 가능한 스커미온 메모리 회로이며, 폐경로 형상의 자성체 상에 폐경로 형상의 외주부에 연결된 외주 전극과 폐경로 형상의 내주부에 연결된 내주 전극 사이에 전류를 인가하고, 인가된 전류 방향과 실질적으로 수직 방향으로 스커미온을 전송하고, 폐경로 형상의 자성체 상에 스커미온을 주회시키고, 폐경로 형상의 자성체의 일면에서 자성체의 단부를 포함하는 단부 영역을 둘러싸며 설치된 하나 이상의 전류 경로를 구비하는 스커미온 메모리 회로를 제공한다.

Description

자기 소자, 스커미온 메모리, 고체 전자 장치, 데이터 기록 장치, 데이터 처리 장치 및 통신 장치{MAGNETIC ELEMENT, SKYRMION MEMORY, SOLID-STATE ELECTRONIC DEVICE, DATA RECORDING DEVICE, DATA PROCESSOR AND COMMUNICATION DEVICE}
본 발명은 스커미온을 메모리로 사용한 자기 소자, 스커미온 메모리, 스커미온 메모리 회로, 스커미온 메모리 장치, 스커미온 메모리 장치를 구비한 고체 전자 장치 데이터 기록 장치, 데이터 처리 장치 및 통신 장치에 관한 것이다.
자성체의 자기 모멘트를 디지털 정보로 이용하는 자기 소자가 알려져 있다. 자기소자인 스커미온을 사용한 스커미온 메모리는 나노 스케일의 정보 유지 시 전력을 필요로 하지 않는 비휘발성 메모리 요소 구조를 가진다. 상기 자기 소자는 나노 스케일의 자기 구조에 의한 초고밀도 성 등의 장점에서 대용량 정보 저장 매체로의 응용이 기대되고 전자 장치의 메모리 장치로 그 중요도가 증가하고 있다.
차세대 자기 메모리 장치의 후보로는 미국 IBM을 중심으로 마그네틱 시프트 레지스터가 제안되어있다. 마그네틱 시프트 레지스터는 자기 도메인 자벽을 구동하고 그 자기 모멘트 배치를 전류로 전송하고 기억 정보를 읽어내는 기술이다(특허 문헌 1 참조).
도 36은 전류에 의한 자기 도메인 자벽 구동의 원리를 나타내는 모식도이다. 서로 자기 모멘트의 방향이 상반되는 자기 영역의 경계가 도메인 자벽이다. 도 36는 마그네틱 시프트 레지스터 1의 도메인 자벽을 실선으로 나타내고 있다. 마그네틱 시프트 레지스터 1에 화살표 방향의 전류를 흘림으로써 자기 도메인 자벽이 구동된다. 도메인 자벽이 이동함으로써 자기 센서 2의 위쪽에 위치하는 자기 모멘트의 방향에 따른 자기가 변화한다. 상기 자기 변화를 자기 센서 2에서 감지하여 자기 정보를 꺼낸다.
그러나 이러한 마그네틱 시프트 레지스터 1은 자기 도메인 자벽을 이동 시에 큰 전류가 필요하며, 또한 자기 도메인 자벽의 전송 속도가 느리다는 단점을 가지고 있다. 또한 나노 크기의 도메인의 경우, 열 교란에 의한 스핀 반전이 발생하는 심각한 문제가 발생한다. LSI의 신뢰성 보증은 10년의 데이터 보존을 요구하고 있다.
그래서 본원 발명자는 자성체 중에 발생하는 스커미온을 기억 단위로 사용한 스커미온 자기 소자를 제안했다(특허 문헌 2 참조). 이 제안에서 본원 발명자들은 스커미온을 전류로 구동할 수 있는 것으로 나타났다. 또한 스커미온의 운동은 전류로 구동할 수 있음을 상세하게 설명하고, 그 결과를 보였다(비 특허 문헌 2 참조).
본 명세서에서 구동 전류와 스커미온의 전송 방향이 평행인 배치를 세로 전송 배치라고 정의한다. 이러한 세로 전송 배치를 메모리로 응용하는 경우, 가지는 스커미온을 가지는 자성체는 세선 구조이며, 그 양단에 전류를 인가하는 전극을 설치한다. 스커미온을 정보 단위로 취급하려면 스커미온을 감지하는 센서를 자성체 나노 와이어의 특정 부분에 설치한다. 따라서 스커미온을 센서 특정 부위에 전송하는 시간이 필요하다. 이것은 미국 IBM이 제안한 마그네틱 시프트 레지스터도 마찬가지이다(도 36 참조).
그러나 세로 전송 배치의 스커미온의 전송 속도가 작다는 큰 문제가 있는 것으로 밝혀졌다(비 특허 문헌 2). 제2 해결해야 할 과제로, 세로 전송 배치의 스커미온 구동 전류 밀도가 큰 문제가 있다. 세로 전송 배치에서 스커미온의 전송 속도가 초속 15m의 경우 2 × 1011Am-2의 고전류 밀도가 되어 버린다(비 특허 문헌 2). 스커미온을 정보 단위로 취급하는데, 스커미온의 전송 속도가 느리다는 점, 따라서 구동 전류 밀도가 크다는 점의 문제가 있는 것으로 밝혀졌다.
[선행 기술 문헌]
[특허 문헌]
[특허 문헌 1] 미국 특허 제 6834005 호 명세서
[특허 문헌 2] 특개 2014-86470 호 공보
[비 특허 문헌 1] 永長 나오토, 十倉 好紀 "Topological properties and dynamics of magnetic skyrmions", Nature Nanotechnology, 영국, Nature Publishing Group, 2013 년 12 월 4 일, Vol. 8, p899-911.
[비 특허 문헌 2] Iwasaki, J. , Mochizuki, M. & Nagaosa, N. , Nat. Commun. 4, 1463(2013)
스커미온은 직경이 1nm부터 100nm까지인 극히 미세한 자기 구조를 가지며, 그 구조를 장시간 유지가능하여 메모리 소자에 응용하는 것에 대한 기대가 높아지고 있다. 스커미온을 메모리 소자로서 이용하기 위한 제1 과제는 스커미온의 전송 속도의 현격한 고속화이다. 제2 과제는 구동하는 전류 밀도를 저하시키는 것이다.
본 발명의 제1 양태에서는 스커미온이 발생 가능한 박막 형상의 자성체를 제공한다. 박막 자성체 평면에서 폭(W)과 길이(L)를 가지며, 또한, 길이(L)의 양단부(길이 방향의 양단부)가 연결되어 스커미온이 주회 전송하는 폐경로 형상을 가지는 스커미온 메모리 회로를 제공한다.
자성체는 자성체의 폐경로 형상의 평면 내에서 내주를 규정하는 내주 측 단부와 외주를 규정하는 외주 측 단부를 갖고 있다. 스커미온 메모리 회로는 자성체의 연장방향과 평행한 면에서, 자성체의 내주 측 단부에 연결된 비자성 금속으로 이루어진 내주 전극과, 자성체의 외주 단부에 연결된 비자성 금속으로 이루어진 외주 전극을 가질 수 있다. 스커미온 메모리 회로는 내주 전극과 외주 전극 사이에 흐르는 전류의 방향을 스커미온이 전송하는 방향에 대하여 실질적으로 수직으로 배치한 가로 전송 배치일 수 있다.
스커미온 메모리 회로는 내주 전극과 외주 전극 사이에 전류를 인가함으로써,여 자성체 중에 하나 또는 복수의 스커미온을 주회(周回) 전송할 수 있다. 자성체의 폭(W)은, 스커미온의 직경을 λ라고 하면
W > 0.5λ
일 수 있다.
주회 전송되는 복수의 스커미온들의 간격(d)은, 스커미온의 직경을 λ라고했을 때,
d ≥ 0.5·λ
일 수 있다.
주회 전송되는 복수의 스커미온들의 간격을 d라고 하고, 스커미온의 직경을 λ라고했을 때,
d ≥ 2·λ
인 경우 복수의 스커미온들은 상기 간격(d)을 유지하면서 주회 전송된다.
자성체의 자기 교환 상호 작용의 크기를 J라고 하고, 여러 스커미온들이 주회 전송될 때의 전류의 전류 밀도를 Jd라 하면, 전극 사이에 흐르는 전류의 전류 밀도(Jc)는
Jc ≥ 2·Jd
인 경우, 주회 전송하는 복수의 스커미온들을 모두 삭제(제거, 消去)할 수 있다.
복수의 스커미온을 모두 삭제하는 경우 전류 밀도 Jc의 인가 시간 t를
t ≥ 6000(1 / J)
로 한다.
자성체의 일면에 하나 이상의 전류 경로가 더 구비되고, 전류 경로에 전류를 인가하여 하나 이상의 스커미온을 생성하거나 삭제 또는 스커미온의 전송 속도를 가속 또는 감속할 수 있다 .
하나 이상의 전류 경로 중 제1 전류 경로는 자성체의 폭 및 길이 방향과 동일한 방향의 폭(W1)과 길이(L1)가 스커미온의 직경(λ)에 대해
0.75·λ ≥ W1 > 0.2·λ, 또한, 0.5·λ ≥ L1 > 0.1·λ
의 범위에 있는 단부 영역을 둘러싸고 있다. 제1 전류 경로에 제1 방향의 전류를 흐르게 함으로써 발생하는 자기장에 의해 단부 영역의 자기장(Ha)이
0.01J ≥ Ha
(단, J는 상기 자성체의 자기 교환 상호 작용의 크기를 나타낸다)
가 되는 경우에, 자성체에 스커미온을 생성할 수 있다.
제1 전류 경로에 제2 방향의 전류를 흐르게 함으로써 발생하는 자기장에 의해 단부 영역의 자기장 Ha가
0.024J ≥ Ha > 0.01J
가 되는 경우에 자성체의 스커미온을 삭제할 수 있다.
1 개 이상의 전류 경로 중 제 2 전류 경로는 자성체의 폭 및 길이 방향과 동일한 방향의 폭(W2)과 길이(L2)가 스커미온의 직경(λ)에 대해
0.2·λ ≥ W2, 또한, L2 ≥ λ,
의 범위에 있는 단부 영역을 둘러싸고 있다. 제2 전류 경로에 전류를 흐르게 함으로써 발생하는 자기장에 의해 자성체에서 주회 전송되는 하나 또는 복수의 스커미온의 전송 속도가 가속 또는 감속될 수 있다.
자성체에는 인가 자기장에 따라 스커미온이 발생되는 스커미온 결정상 또는 강자성상이 적어도 하나 발현된다. 자성체는 카이럴 자성체, 다이폴 자성체, 불규칙한 자성체(frustrated magnet) 또는 자성 재료와 비자성 재료의 적층 구조 중 하나일 수 있다.
본 발명의 제2 양태에서는 이차원 평면에 배열되는 제1 양태의 여러 스커미온 메모리 회로와, 자성체의 내주 전극을 선택하는 제1 선택선 및 제1 선택선을 스위치하는 FET와, 자성체의 외주 전극을 선택하는 제2 선택선 및 제2 선택선을 스위치하는 FET와, 적어도 하나의 전류 경로에 전류를 인가하는 적어도 하나의 쓰기 라인 및 쓰기 라인을 스위치하는 FET와, 스커미온을 감지하는 센서와 센서에 연결된 워드 라인 및 워드 라인을 스위치하는 FET와, 워드 라인의 신호를 검출하는 검출 회로와 폐경로 형상의 자성체에 제1 자기장을 인가하는 자기장 발생부를 구비하는 스커미온 메모리 장치를 제공한다.
하나의 스커미온 메모리 회로에 배선된 스커미온을 생성하기 위한 쓰기 라인은 다른 스커미온 메모리 회로의 스커미온 쓰기 라인과 공통인 것이 바람직하다
하나의 스커미온 메모리 회로에 배선된 스커미온을 감지하기 위한 워드 라인은 다른 스커미온 메모리 회로의 스커미온의 워드 라인과 공통인 것이 바람직하다
복수의 스커미온 메모리 회로의 자성체의 폭 방향으로 미리 정해진 전류를 인가하여 여러 스커미온 메모리 회로의 스커미온을 일괄 삭제할 수 있다.
제2 양태에 따른 스커미온 메모리 장치는 2층 이상으로 적층하는 다층 적층 구조인 것이 바람직하다.
본 발명의 제3 양태에 있어서는 제2 양태에 따른 스커미온 메모리 장치와 중앙 처리 장치를 동일한 칩 내에 형성 한 스커미온 메모리 장치를 구비하는 고체 전자 장치를 제공한다.
본 발명의 제4 양태에 있어서는 제2 양태에 따른 스커미온 메모리 장치를 구비하는 데이터 기록 장치를 제공한다.
본 발명의 제5 양태에서는 제2 양태에 따른 스커미온 메모리 장치를 구비하는 데이터 처리 장치를 제공한다.
본 발명의 제6 양태에서는 제2 양태에 따른 스커미온 메모리 장치를 구비하는 통신 장치를 제공한다.
도 1은 자성체 중의 자기 모멘트의 나노 스케일 자기 구조체인 스커미온의 일례를 나타내는 모식도이다.
도 2는 나선도 헬리시티(helicity) γ가 다른 스커미온들을 나타내는 도면이다.
도 3은 폐경로 형상의 자성체에 내주 전극과 외주 전극 사이에 전류를 흘려 전류 방향과 실질적으로 수직으로 스커미온을 주회 전송하는 스커미온 메모리 장치 100의 구성 예를 나타낸 모식도 이다.
도 4는 가로 전송 배치의 스커미온을 주회 전송하는 스커미온 메모리 회로(30)를 나타내는 시뮬레이션 결과를 나타낸 도면이다.
도 5는 폐경로 형상의 자성체에 이용된 카이럴 자성체의 자기 위상 다이어그램을 나타낸 도면이다.
도 6은 폐경로 형상의 자성체에 가로 전송 배치로 전극을 배치하여 스커미온을 주회 전송 스커미온 메모리 회로에서 전류 경로에 둘러싸인 자성체 측부 단부 S의 자기장의 시간 변화를 나타내는 도면이다.
도 7은 스커미온 메모리 회로(30)에서 주회 전송되는 스커미온 운동의 시간 1300 / J에서의 시뮬레이션 결과를 나타내는 도면이다.
도 8은 스커미온 메모리 회로(30)에서 주회 전송되는 스커미온 운동의 시간 1850 / J에서의 시뮬레이션 결과를 나타내는 도면이다.
도 9는 스커미온 메모리 회로(30)에서 주회 전송되는 스커미온 운동의 시간 6550 / J에서의 시뮬레이션 결과를 나타내는 도면이다.
도 10은 스커미온 메모리 회로(30)에서 주회 전송되는 스커미온 운동의 시간 9200 / J에서의 시뮬레이션 결과를 나타내는 도면이다.
도 11은 스커미온 메모리 회로(30)에서 주회 전송되는 스커미온 운동의 시간 11450 / J에서 시뮬레이션 결과를 나타내는 도면이다.
도 12는 스커미온 메모리 회로에서 주회 전송되는 스커미온 운동의 시간 31450 / J에서 시뮬레이션 결과를 나타내는 도면이다.
도 13은 스커미온 메모리 회로에서 주회 전송되는 스커미온 운동의 시간 58100 / J에서 시뮬레이션 결과를 나타내는 도면이다.
도 14는 스커미온 메모리 회로에서 주회 전송되는 스커미온 운동의 시간 83150 / J에서 시뮬레이션 결과를 나타내는 도면이다.
도 15는 스커미온 메모리 회로에서 주회 전송되는 스커미온 운동의 시간 86700 / J에서 시뮬레이션 결과를 나타내는 도면이다.
도 16은 스커미온 메모리 회로에서 주회 전송되는 스커미온 운동의 시간 104,000 / J에서 시뮬레이션 결과를 나타내는 도면이다.
도 17은 스커미온 메모리 회로에서 주회 전송되는 스커미온 운동의 시간 116800 / J에서 시뮬레이션 결과를 나타내는 도면이다.
도 18은 폐경로 형상 자성체(10)에서 구동 전류에 대해 실직적으로 수직 방향으로 주회 전송되는 모든 스커미온(40)을 일괄 삭제하기 위해 흐르는 전류 인가 조건을 나타내는 도면이다.
도 19는 주회 전송되는 스커미온 2개를 삭제하는 모습을 보여주는 시뮬레이션 결과를 나타낸 도면이다.
도 20은 주회 전송되는 스커미온이 가감되는 모습을 보여주는 시뮬레이션 결과를 나타낸 도면이다.
도 21a는 제1 전류 경로(16-1)의 형상 예를 나타내는 도면이다.
도 21b는 제1 전류 경로(16-1)의 형상 예를 나타내는 도면이다.
도 21c는 제1 전류 경로(16-1)의 형상 예를 나타내는 도면이다.
도 22는 전류에 의한 자기장 발생을 위한 다층 코일을 나타내는 모식도이다.
도 23은 복수의 스커미온 메모리 회로(30)를 가지는 스커미온 메모리 장치(100)를 나타내는 모식도이다.
도 24는 지그재그 체인 형상의 스커미온 메모리 회로(30)를 가지는 스커미온 메모리 장치를 나타내는 모식도이다.
도 25는 코일 스커미온 메모리 회로(30)를 나타내는 모식도이다.
도 26은 스커미온 메모리 장치(110)의 단면 구조를 나타낸다.
도 27은 스커미온 메모리 장치(110)의 단면 구조의 다른 예를 나타낸다.
도 28은 스커미온 메모리 회로(30)를 n층 적층한 스커미온 메모리 장치(110)를 나타낸다.
도 29는 복수의 자기장 발생부(20)를 가지는 스커미온 메모리 장치(110)를 나타낸다.
도 30은 스커미온 메모리 장치(100)를 CMOS-FET(90)의 상부에 구비한 스커미온 메모리 장치(110)의 단면도를 나타낸다.
도 31은 스커미온 메모리 장치(110)를 이용한 메모리 회로(120)의 일례를 나타내는 도면이다.
도32는 스커미온 메모리 장치를 구비한 고체 전자 장치(200)의 구성 예를 나타낸 모식도이다.
도 33은 데이터 기록 장치(300)의 구성 예를 나타낸 모식도이다.
도 34는 데이터 처리 장치(400)의 구성 예를 나타낸 모식도이다.
도 35는 통신 장치(500)의 구성 예를 나타낸 모식도이다.
도 36은 전류에 의한 자기 도메인 구동 원리를 나타내는 모식도이다.
이하, 발명의 실시예를 통해 본 발명을 설명하지만, 이하의 실시예는 청구 범위에 관한 발명을 한정하는 것은 아니다. 또한 실시예에서 설명하고 있는 특징의 조합 모두가 발명의 해결 수단에 필수적이라고는 할 수 없다.
스커미온을 형성할 수 있는 자성체의 일례로 카이럴 자성체가 있다. 카이럴 자성체는 외부 자기장의 인가가 없는 경우의 자기 모멘트 배치가, 자기 모멘트의 진행방향에 대해서 나선상으로 회전하는 자기질서상(相)을 수반하는 자성체이다. 외부 자기장을 인가함으로써, 카이럴 자성체는 스커미온이 격자 모양으로 배열된 결정상을 거쳐 강자성상이 된다.
도 1은 폐경로 형상 자성체(10)의 일부에 형성된 나노 스케일 자기 구조체인 스커미온(40)의 일례를 나타내는 모식도이다. 폐경로 형상 자성체(10)는 박막 형상을 가진다. 폐경로 형상 자성체(10)는 박막 평면에서 폭(W)과 길이(L)를 갖고, 길이(L) 방향의 양단부가 연결된 폐경로 형상을 가진다. 도 1에서는 폐경로 형상의 일부를 보여주고 있다. 도 1에 도시된 폐경로 형상 자성체(10)의 양단이 연장되어 연결된다. 본 예에서 길이(L)는 폭(W)의 중앙을 지나 폐경로를 일주하는 길이이다.
폐경로 형상 자성체(10)의 폭(W)은, 스커미온(40)의 직경을 λ라고 하면
W > 0.5λ
인 것이 바람직하다. 이것보다 폭(W)이 작으면 폐경로 형상 자성체(10)에 스커미온(40)이 존재할 수 없다. 또한 도 1에서 각 화살표는 스커미온(40)의 자기 모멘트의 방향을 나타낸다. x 축과 y 축은 서로 직교하는 축이며, z 축은 xy 평면에 직교하는 축이다.
폐경로 형상 자성체(10)는 xy 평면에 평행한 평면을 가진다. 스커미온(40)은 폐경로 형상 자성체(10)의 상기 평면의 위치에 따라 나선형으로 방향이 변화하는 자기 모멘트를 가진다. 본 예에서는 폐경로 형상 자성체(10)에 인가하는 자기장의 방향은 양의 z 방향이다. 폐경로 형상 자성체(10) 전체에 소정의 강도의 자기장을 균일하게 인가한다. 이 경우 본 예의 스커미온(40)의 최 외주의 자기 모멘트는 양의 z 방향으로 향한다.
스커미온(40)에서 자기 모멘트는 최 외주에서 안쪽으로 향해 나선형으로 회전해 나가도록 배치된다. 또한 자기 모멘트의 방향은 그 소용돌이 모양의 회전에 따라 서서히 양의 z 방향에서 음의 z 방향으로 방향을 바꾼다.
스커미온(40)은 중심으로부터 최 외주까지의 사이에서 자기 모멘트의 방향이 연속적으로 뒤틀린다. 즉, 스커미온(40)은 자기 모멘트의 소용돌이 구조(나선형 구조)를 가지는 나노 스케일 자기 구조체이다. 스커미온이 존재하는 폐경로 형상 자성체(10)가 얇은 판상 고체 재료인 경우, 스커미온을 구성하는 각 자기 모멘트는 폐경로 형상 자성체(10)의 두께 방향에서 동일한 방향의 자기 모멘트이다. 즉 스커미온의 자기 모멘트 구조는 박막 구조의 깊이 방향(z 방향)에는 표면에서 이면(뒷면)까지 같은 방향의 자기 모멘트로 구성된다. 즉, 스커미온(40)은 폐경로 형상 자성체(10)의 두께와 동일한 높이의 원기둥 형상을 가진다.
소용돌이 구조를 가지는 나노 스케일 자기 구조체인 스커미온(40)은 스커미온 수로 특징지어 진다. 스커미온 수는 다음 [수식 1] 및 [수식 2]로 표현된다. [수식 2]에서 자기 모멘트와 z 축과의 극 각도 Θ(r)은 스커미온(40)의 중심으로부터의 거리 r에 대한 연속 함수이다. 극 각도 Θ(r)는 r을 0에서 ∞까지 변화시켰을 때, π에서 0까지 또는 0부터 π까지 변화한다.
Figure pct00001
Figure pct00002
[수식 1]에서 n(r)은 위치 r에서 스커미온의 자기 모멘트이다. [수식 2]에서 m은 볼티시티(vorticity), γ는 헬리시티(helicity)이다. [수식 1] 및 [수식 2]에 의해, r을 0에서 ∞까지 변화시켜 Θ(r)이 π에서 0까지 변화할 때 Nsk = -m이 된다.
또한 후술하는 바와 같이 폐경로 형상 자성체(10)에 전류를 흘리면 스커미온(40)이 폐경로 형상 자성체(10) 위를 전송된다. 전송 방향은 전자의 흐름 방향에 수직인 방향이다. 예를 들어 전자 흐름이 x 축에서 음의 방향으로 흐르는 경우 스커미온(40)은 y 축 음의 방향에서 양의 방향을 향해 전송된다.
도 2는 헤리시테이((helicity)) γ가 다른 스커미온(40)들을 나타내는 모식도이다. 특히 스커미온 수 Nsk = -1 의 경우의 예를 도 2에 도시된다. 도 2(E)는 자기 모멘트 n 의 방향을 취하는 방법(오른손 계)을 도시한다. 또한 오른손 계이기 때문에 지면과 평행한 nx 축 및 ny 축에 대해 nz 축은 지면 뒤에서 앞쪽 방향으로 향한다. 도 2(A) 내지 도 2(E)에서 색조(濃淡)는 자기 모멘트의 방향을 나타낸다.
도 2(E)의 원주 상의 색조(濃淡)로 나타나는 자기 모멘트는 nx-ny 평면상의 방향을 가진다. 이에 대하여, 도 2(E)의 원 중심에서 가장 옅은 색조(흰색)로 표현되는 자기 모멘트는, 지면 뒤에서 앞쪽 방향으로 향한다. 원주에서 중심까지의 각 위치에서 색조로 나타나는 자기 모멘트의 nz 축에 대한 각도는 중심으로부터의 거리에 따라 π에서 0까지의 값을 취한다. 도 2(A) 내지 도 2(D)에서 각 자기 모멘트의 방향은 도 2(E)와 동일한 색조로 나타낸다. 또한, 도 2(A) 내지 도 2(D)에서 스커미온(40)의 중심에서와 같이 가장 어두운 색조(검정)로 나타나는 자기 모멘트는 지면 앞에서 지면 뒷면 방향으로 향한다. 도 2(A) 내지 도 2(D)에서 각 화살표는 자기 구조체의 중심으로부터의 소정의 거리에서의 자기 모멘트를 나타낸다. 도 2(A) 내지 도 2(D)에 나타내는 자기 구조는 스커미온(40)으로 정의될 수 있는 상태에 있다.
도 2(A)(γ = 0)에서 스커미온(40)의 중심으로부터 소정 거리에서의 색조는 도 2(E)의 원주 상에서의 색조와 일치한다. 따라서 도 2(A)에서 화살표로 나타낸 자기 모멘트의 방향은 중심에서 바깥쪽으로 방사형으로 향하고 있다. 도 2(A)(γ = 0)의 각 자기 모멘트에 대해, 2(B)(γ = π)의 각 자기 모멘트의 방향은 도 2(A)의 각 자기 모멘트를 180 °만큼 회전한 방향이다. 도 2(A)(γ = 0)의 각 자기 모멘트에 대해, 도 2(C)(γ = -π / 2)의 각 자기 모멘트의 방향은 도 2(A)의 각 자기 모멘트를 - 90도(시계 방향으로 90도)만큼 회전한 방향이다.
도 2(A)(γ = 0)의 각 자기 모멘트에 대해, 도 2(D)(γ = π / 2)의 각 자기 모멘트의 방향은 도 2(A)의 각 자기 모멘트를 90도(시계 반대 방향으로 90도)만큼 회전한 방향이다. 또한, 도 2(D)에 도시된 헬리시티 γ = π / 2의 스커미온이 도 1의 스커미온(40)에 상당한다.
도 2(A) ~(D)에 도시된 4개의 예에서, 자기 구조는 다른 것처럼 보이지만 토폴로지 측면에서 동일한 자기 구조이다. 도 2(A) ~(D)의 구조를 가지는 스커미온은 한 번 생성되면 안정되어 있으며, 외부 자기장이 인가된 폐경로 형상 자성체(10)에서 정보 전달을 담당하는 역할을 한다.
도 3은 스커미온 메모리 장치 100의 구성 예를 나타내는 도면이다. 스커미온 메모리 장치(100)는 스커미온(40)을 이용하여 정보를 저장한다. 예를 들어, 폐경로 형상 자성체(10) 내의 소정의 위치에서 스커미온(40)의 유무가 1 비트의 정보에 대응한다. 본 예의 스커미온 메모리 장치(100)는 스커미온 메모리 회로(30), 자기장 발생부(20), 하나 이상의 전류 경로의 전류 경로용 전원(50) 및 측정부(70)를 구비한다. 전류 경로용 전원(50)은 스커미온 메모리 장치(100)에는 구비되지 않고 스커미온 메모리 장치(100)의 외부에 배치되어 있다. 또한 스커미온 메모리 장치(100)는 전원(52)로부터 구동 전력을 받는다. 전원(52)은 스커미온 메모리 장치(100)의 외부에 설치되어 있다.
스커미온 메모리 회로(30)는 스커미온(40)의 생성, 삭제, 주회 전송 및 전송 속도의 가감속이 가능하다. 스커미온 메모리 회로(30)는 폐경로 형상 자성체(10), 외주 전극(12), 내주 전극(14), 하나 이상의 전류 경로(16) 및 센서(72)를 가진다.
폐경로 형상 자성체(10)에는 인가되는 자기장에 따라서 적어도 스커미온 결정상 및 강자성상이 발현한다. 스커미온 결정상 및 강자성상을 가지는 자성체는, 스커미온(40)이 폐경로 형상 자성체(10)에 발생될 수 있는 자성체인 것의 필요 조건이다. 예를 들어 폐경로 형상 자성체(10)는 카이럴 자성체이다. 폐경로 형상 자성체(10)는 얇은 층상이다. 스커미온(40)의 직경은 스커미온의 최 외주의 직경을 말한다. 본 예에서 최 외주는 도 1에 표시한 외부 자기장과 같은 방향을 향하는 자기 모멘트의 원주를 가리킨다.
폐경로 형상 자성체(10)는 상술한 바와 같이 폐경로 형상을 가진다. 폐경로 형상 자성체(10)는 폐경로 형상면의 내주를 규정하는 내주 측 단부와 외주를 규정하는 외주 측 단부를 가진다. 내주 전극(14) 및 외주 전극(12)은 폐경로 형상 자성체(10)의 연장 방향과 평행한 평면에서 폐경로 형상 자성체(10)에 연결된다. 내주 전극(14)은 폐경로 형상 자성체(10) 내주 측 단부를 따라 연결되고, 외주 전극(12)은 폐경로 형상 자성체(10)의 외주 측 단부를 따라 연결된다.
자기장 발생부(20)는 폐경로 형상 자성체(10)에 제1 자기장을 인가한다. 본 예의 자기장 발생부(20)는 폐경로 형상 자성체(10)를 강자성상으로 만드는 제1 자기장을 발생한다. 또한 자기장 발생부(20)는 박막 형태의 폐경로 형상 자성체(10)의 표면에 실질적으로 수직인 제1 자기장을 폐경로 형상 자성체(10)에 인가한다. 본 예에서 폐경로 형상 자성체(10)는 xy 평면과 평행한 표면(일면)을 가지고 있으며, 자기장 발생부(20)는 자기장 발생부(20)의 화살표와 같이 양의 z 방향의 제1 자기장을 발생시킨다. 자기장 발생부(20)는 폐경로 형상 자성체(10)의 뒷면과 마주보고 설치되어 있다. 자기장 발생부(20)는 폐경로 형상 자성체(10)와 이격되어 있거나, 또는 접촉하고 있을 수 있다. 자기장 발생부(20)가 금속의 경우 자기장 발생부(20)는 폐경로 형상 자성체(10)와 이격되어 있는 것이 바람직하다.
폐경로 형상 자성체(10) 중 스커미온의 운동 메커니즘을 추가로 설명한다. 자세한 내용은 후술한다. 외주 전극(12) 내에서 내주 전극(14)으로 향하는 방향으로 폐경로 형상 자성체(10)에 전류를 흐르게 한다. 스커미온의 운동을 생각하면 전류와 반대 방향의 전자 흐름을 구동력이라고 생각하면 된다. 즉 내주 전극(14)으로부터 외주 전극(12)쪽으로 전자를 흐르게 한다.
스커미온(40)는 전자의 흐름에 의해 두 가지 힘을 받는다. 하나는 전자의 흐름과 같은 방향의 힘이다. 또 하나는 가두려하는 힘(confinement force) 힘과 매그너스(Magnus) 힘의 균형이 만들어내는 힘이다. 전자의 흐름에 의한 첫 번째 힘은 폐경로 형상 자성체(10)의 외주 측 단부 쪽으로 스커미온(40)을 밀고, 두 번째 힘은 스커미온(40)을 전자의 흐름에 실질적으로 수직인 화살표의 전송 방향으로 전송한다.
스커미온(40)의 구동 전류의 방향과 스커미온(40)의 전송 방향이 실질적으로 수직인 배치를 가로 전송 배치라고 정의한다. 이것은 앞서 정의한 세로 전송 배치와는 다르다. 이 가로 전송 배치의 스커미온의 운동에 대한 자세한 내용은 후술한다. 가로 전송 배치의 경우, 구동 전류와 스커미온의 방향이 평행인 경우인 세로 전송 배치의 스커미온의 전송 속도에 비해 10 ~ 100 배의 고속으로 전송하는 것을 허용한다.
따라서 스커미온을 정보 단위로 사용하기 위한 과제였던 스커미온의 전송 속도의 고속화, 구동 전류 밀도의 저감화를 해결할 수 있다. 이 가로 전송 배치를 취하는 전류용 전극 배치는 세선의 길이 방향을 따라 구비되면 된다. 이것은 가로 전송 배치 메모리를 이용하는데 있어서 중요한 전극 배치를 결정한다. 또한 가로 전송 배치는 도 3에 나타낸 바와 같이, 스커미온을 가지는 자성체를 세선 구조의 양끝을 연결한 폐경로 형상으로 함으로써 스커미온을 주회 전송할 수 있다.
이것은 스커미온을 전송하는 경우 전류가 흐르는 방향으로 고유하게 전송 방향을 결정할 수 있다. 도 3에 나타낸 바와 같이, 내주 전극(14)에서 외주 전극(12)으로 향하는 전자 흐름 방향의 경우 스커미온은 z 방향에 보아 항상 시계 방향으로 전송한다. 방향이 정해진 궤도 전송은 쓰기, 읽기 순서를 결정하고, 쓰기, 읽기 시 정보의 주소를 고유하게 결정할 수 있다. 특허 문헌 1의 레이스 트랙 구조의 경우는 기입 시에 도메인을 좌우 방향으로만 전달하고 읽을 때 도메인을 역방향으로 전송해야 한다.
스커미온이 폐경로를 도는 경우 동일한 방향의 회전을 유지하면서 정보를 읽어내는 것이 가능하다. 전자 흐름을 외주 전극(12)에서 내주 전극(14)으로 흐르게 하는 경우 스커미온의 전송 방향은 시계 반대 방향이 되어 스커미온은 폐경로 형상 자성체(10) 내주 측 단부를 따라 주회 전송된다.
또한 스커미온의 전송에 필요한 전류 밀도 이상의 소정의 전류 밀도의 전류를 폐경로 형상 자성체(10)에 인가함으로써 폐경로 형상 자성체(10) 중에 주회 전송되는 복수의 스커미온을 모두 지울 수 있다. 즉, 전자 장치의 플래시 메모리와 같은 성능을 가질 수 있다. 이것도 실용성이 매우 큰 특징이다. 스커미온 메모리 회로에 인가하는 전류는 스커미온의 생성(WRITE) 또는 삭제(ERASE), 읽기(WORD)에만 필요하다. 대기 시 스커미온을 전송할 필요는 없고, 소비 전력은 제로이다.
전류 경로(16)은 폐경로 형상 자성체(10)의 표면에서 폐경로 형상 자성체(10)의 단부를 포함하는 단부 영역을 둘러싸며 만들어진다. 전류 경로용 전원(50)는 전류 경로(16)에 전류를 흘리면 그 단부 영역에 제2 자기장을 인가한다. 예를 들어 전류 경로용 전원(50)는 자기장 발생부(20)가 생성하는 제1 자기장과 반대 방향의 제2 자기장을 발생시키도록 전류 경로(16)에 전류를 흘린다.
단부 영역에서는 자기장 발생부(20)가 발생하는 제1 자기장의 일부가 전류 경로(16)에 흐르는 전류에 의한 제2 자기장에 의해 상쇄된다. 이 때, 전류 경로(16)에 흐르는 전류에 의해 인가되는 제2 자기장은 자기장 발생부(20)에 의해 인가되는 제1 자기장보다 약하다. 그러면 단부 영역은 강자성상에 하나의 스커미온(40)을 생성한다. 스커미온을 생성하려면 스커미온 메모리 회로(30)에 하나의 단부 영역을 형성하면 된다.
따라서 스커미온 메모리 회로(30)에 데이터를 기입하기 위한 쓰기 라인의 개수를 크게 줄일 수 있다. 스커미온(40)은 주회 전송되고 있기 때문에, 생성된 스커미온(40)이 소정의 거리 전송 타이밍에서, 다음 스커미온(40)이 생성된다. 그 결과, 스커미온 메모리 회로 내에는 다수의 스커미온 열이 형성 가능하다.
실제 장치에 사용되는 경우, 하나의 메모리가 몇 K 비트에서 수 개의 M 비트의 정보를 담당하기 때문에, 하나의 스커미온 메모리 회로에는 스커미온의 수도 수천 개에서 수백만 개가 주회 전송하게 된다. 또한 수천 개의 스커미온 메모리 회로를 평면에 배치함으로써 수백 M 비트에서 몇 G 비트의 정보를 저장하여, 대규모 비휘발성 메모리를 실현할 수 있다.
센서(72)는 폐경로 형상 자성체(10)의 표면에 대향하여 설치된다. 자기 센서는 TMR 소자와 자기 저항 소자 등 각종 센서로 구성된다. 센서(72)는 대향하는 폐경로 형상 자성체(10) 영역의 스커미온을 감지한다. 예를 들어 센서(72)는 스커미온의 유무에 따라 저항 값이 변화한다. 자기 센서의 저항 값의 변화는 자기 센서에 흐르는 전류의 양을 변화시킨다. 측정부(70)는 센서(72)의 전류량을 측정한다. 그러면 센서(72) 및 측정부(70)는 스커미온(40)이 센서(72)와 대향하는 영역을 통과했는지 여부를 검출할 수 있다. 폐경로 형상의 자성체의 스커미온을 감지하는 마그네틱 센서는 적어도 하나일 수 있다. 그 결과, 읽기용 신호선은 현격히 감소될 수 있다.
다음으로, 도 2에서 설명한 스커미온 수 Nsk = -1 인 나노 스케일 자기 구조체인 스커미온의 운동을 기술한다.
도 4는 폐경로 형상 자성체(10)를 이용한 스커미온 메모리 회로(30)를 도시한다. 도 4는 가로 전송 배치의 스커미온(40)의 운동을 나타내는 시뮬레이션 결과이다. 도 4는 폐경로 형상 자성체(10), 외주 전극(12), 내주 전극(14) 및 스커미온(40)을 나타내고 있다. 다만, 전자 흐름 센서(72) 제2 전류 경로(16-2) 등을 이해하기 쉽도록 시뮬레이션 결과에 추가하여 나타낸 도면이다. 또한 외주 전극(12)의 외측에는 절연체(161)가 되어 있다.
스커미온(40)은 내주 전극(14)에서 외주 전극(12)으로 흐르는 전자 흐름의 매그너스 힘에 의해 전자 흐름에 실질적으로 수직 방향(큰 화살표)으로 전송한다. 폐경로 형상 자성체(10)가 폐경로 형상을 가지므로, 스커미온(40)은 폐경로 형상 자성체(10)를 주회 전송한다. 또한 스커미온(40)을 전송하는 전자 흐름의 전류 밀도는 작아도 좋고, 하한은 존재하지 않는다. 스커미온(40)의 가로 전송 속도는 세로 배치의 스커미온의 전송 속도보다 100 ~ 1000 배 정도 빠른 고속 전송이 가능하다. 이에 반해 상술한 세로 배치의 스커미온의 전송에는 큰 전류 밀도가 필요하다.
도 3에 나타낸 자기장 발생부(20)에서 발생하는 제1 자기장(지면 뒤에서 표면을 향하는 방향)은 폐경로 형상 자성체(10)를 강자성상으로 만든다. 한 번 생성 한 스커미온(40)은 강자성상에 안정된 존재하기 때문에 스커미온(40)을 정보 저장 매체에 사용할 수 있다.
도 3과 도 4에서 나타나는 바와 같이, 폐경로 형상 자성체(10)의 내주부를 - 전위 전극, 외주부를 + 전위의 전극으로 하고, 소정의 전류를 흘리면 이하에 상세히 기술한 바와 같이, 매그너스 힘에 의해 스커미온(40)은 전류의 방향과 실질적으로 수직 방향으로 고속으로 오른쪽 방향(시계 방향)으로 주회한다. 이 스커미온(40)의 자기 모멘트는 폐경로 형상 자성체(10)의 표면에서부터 뒷면까지 도 1에 나타낸 바와 같은 소용돌이 구조를 가지고 있어 안정적으로 존재한다. 자성체 단부의 요철이나 자성체 내 자성 불순물에 대해서도 그 모양을 유지하면서 안정적으로 이동한다.
폐경로 형상 자성체(10)의 표면에 국소 자기장을 발생시키는 코일(제1 전류 경로(16-1))를 설치하고, 코일에 형성된 자기장의 강도를 제어함으로써 복수의 스커미온(40)의 생성 또는 삭제가 가능하다.
또한 외주 전극(12) 및 내주 전극(14) 사이의 전류를 스커미온(40)의 주회시와 비교하여 증가시키면,, 폐경로 형상 자성체(10)의 스커미온 메모리 회로(30)의 복수의 스커미온(40)을 한꺼번에 삭제하거나 메모리 정보를 일괄 삭제하는 것도 가능하며, 삭제 시간의 단축이 가능하다.
또한 스커미온(40)을 가속 또는 감속시킬 수 있는 코일(제2 전류 경로(16-2))을 구비하는 것도 가능하다. 필요에 따라 주회하는 스커미온(40)의 위치를 센서(72)에서 읽을 수 있고, 제2 전류 경로(16-2)에 전류를 흘림으로써 위치를 보정할 수도 있다.
스커미온(40)을 생성할 수 있는 스커미온 메모리 회로(30)는 폐경로 형상 자성체(10)를 사용한다. 폐경로 형상 자성체(10)는, 예를 들어 카이럴 자성체이며, FeGe과 MnSi 등으로 이루어진다. 폐경로 형상 자성체(10)는 MBE(Molecular Beam Epitaxy) 또는 스퍼터링 등을 이용하여 형성한 자성체 박막에 노광 장치, 에칭 장치, CMP(Chemical Mechanical Planarization) 법을 이용하여 형성 할 수 있다. 외주 전극(12) 및 내주 전극(14)은 Cu, W, Ti, TiN, Al, Pt, Au 등의 도전성 비자성 금속으로 이루어진다.
상술한 바와 같이, 폐경로 형상 자성체(10)에 z 축에서 양의 방향으로 자기장을 인가한 상태에서 외주 전극(12)에서 내주 전극(14)의 방향으로 폐경로 형상 자성체(10)에 전류를 흘리면, 폐경로 형상 자성체(10) 상에서 스커미온(40)은 폐경로 형상 자성체(10)의 외주 전극(12)에 인접한 가장자리를 따라 화살표 방향(스커미온의 흐름 방향)으로 이동한다.
이러한 스커미온(40) 운동은 다음의 이론을 이용하여 설명할 수 있다.
R =(X, Y)는 자기 구조체(본 예에서는 스커미온(40))의 중심 위치를 나타낸다. Vd는 R의 시간 미분으로서 자석 구조체의 속도를 나타낸다. 이 자기 구조의 행동은 다음의 수식 3에서 나타내는 운동 방정식에 따른다.
Figure pct00003
상기 [수식 3] 중, ×는 외적을 나타낸다. Vs = -ξj이며, 전도 전자의 속도를 보여주고 있다. 또한 ξ = 2eM /(pa3)이며, a는 격자 상수, M은 자기 모멘트의 크기, p는 전도 전자의 스핀 편극이다. 제 3 항 F는 전극(본 예에서는 외주 전극(12) 및 내주 전극(14))과 자성체와의 경계, 불순물, 자기장 등으로부터 자기 구조체에 작용하는 힘이다.
자기 구조체의 운동을 특징 짓는 매그너스 벡터 G는 z 방향에 따른 단위 ez 와 G = gez 로 표현된다. g는 스커미온 수를 이용하여 g = 4πNsk 로 나타낼 수 있다. Nsk은 스커미온 수이다.
자기 구조가 스커미온인 경우, 스커미온 수 Nsk = ± 1 이다. 스커미온의 세로 전송 배치의 경우 [수식 3]의 제2 항의 소실 과정을 무시할 수 있다. α는 길버트 감쇠 정수이고, β는 비절연 상수이다. α와 β는 물질 고유의 상수이다. 그리고 β ~ α이다. D의 텐서 성분 Dij는 Dxx = Dyy ~ 4π 이고, 그 외에는 0이다. Nsk = ± 1의 스커미온의 경우 [수식 3]의 제2 항을 무시할 수 있고, F가 충분히 작을 때, 제1 항 만 남아서 Vd = Vs 가 된다. 이 때의 Vd는 세로 전송 배치의 스커미온의 전송 속도이기 때문에 Vd(세로 전송 배치) = Vs 가 된다.
한편, 예를 들어, 자기 구조체가 특허 문헌 1에 개시된 자기장 도메인 자벽의 경우, 스커미온 수 Nsk = 0 이며, g = 0 이 되어 제1 항은 제로가 된다. 그리고 F가 충분히 작을 때 [수식 3]에는 제2 항만 남게 되어 Vd =(β / α) Vs 가 된다. β ~ α이므로, Vd ~ Vs 가 된다. 도메인 자벽의 속도는 세로 전송 배치의 스커미온의 속도와 같은 정도임을 알 수 있다.
본 발명의 가로 전송 배치에서는 스커미온(40)의 이동 속도가 세로 전송 배치와 도메인 자벽의 속도보다 클 수 있음을 아래에서 설명한다.
도 3과 도 4에서 전자의 흐름의 방향을 y 축으로 하고, 스커미온의 흐름 방향을 x 축으로 한다. 이러한 가로 전송 배치의 경우 다음과 같이 거대한 스핀 트랜스퍼 토크( spin transfer torque) 효과가 발생한다.
Vd(가로 전송 배치) =(Vdx, 0, 0), Vs =(0, Vsy 0), F =(0, Fy, 0), G =(0, 0, g) 라고 하면 [수식 3 ]에서 [수식 4]가 얻어진다. Vdx는 스커미온의 x 방향의 속도, Vsy은 전자 흐름의 y 방향의 속도이다.
Figure pct00004
이 [수식 4]에서 [수식 5]가 얻어진다.
Figure pct00005
g = -4π, D ~ 4π이므로 다음 [수식 6]을 얻을 수 있다.
Figure pct00006
즉 가로 전송 배치의 스커미온의 속도 Vdx는 Vsy / α 이다. 세로 전송 배치의 스커미온의 전송 속도는 Vsy이다. α는 0.01에서 0.001 정도이기 때문에, Vdx ~ 102Vsy이다. x 방향의 스커미온 전송 속도 Vdx는 세로 전송 배치의 스커미온의 전송 속도 Vsy 의 102 ~ 103 배가 된다. 이것은 가로 전류 배치의 경우 스커미온(40)의 속도는 세로 전류 배치의 스커미온의 속도의 100에서 1000 배가 될 수 있음을 보여주고 있다.
이 결과는 필요한 스커미온 전송 속도가 고정되면, 가로 전송 배치의 전류 밀도는 세로 전송 배치의 전류 밀도 10-2 ~ 10- 3로 저감될 수 있는 것을 보여주고 있다. 세로 전송 배치 시 스커미온 전송 속도가 초속 15m인 경우, 전류 밀도는 2 × 1011Am-2가 된다(비 특허 문헌 2). 가로 전송 배치 시 스커미온 전송 속도가 동일한 정도의 경우에 전류 밀도는 2 × 108 ~ 2 × 109Am-2 정도가 된다. 이것은 세로 전송 배치에서의 전류 밀도에 비해 2자리 정도 작은 전류 밀도이다. 이것은 현재의 LSI 제조 배선의 전류 밀도 한계 이하로 매우 낮은 전류 밀도에서 원하는 전송 속도를 얻을 수 있음을 보여주고 있다. 이것은 스커미온 메모리 장치가 저전력 장치가 될 수 있는 장치임을 보여주고 있다.
[수식 3]을 이용하여 불순물 등에 의한 피닝 효과(pinning effect)에 대해서도 논의할 수 있다. 즉 Fpin을 [수식 3]에 더하면 스커미온의 운동에 대한 피닝 효과(pinning effect)는 자벽의 경우에 비해 β 배 정도 크게 줄 것을 알 수 있다.
즉 피닝 효과(pinning effect)가 스커미온 속도에 미치는 영향은 작고, 산란 효과의 영향도 작다. 이 특징은 메모리에 스커미온 전송 방법을 적용할 때 큰 장점이 된다.
이상에서 스커미온(40)의 이동 속도는 가로 전류 배치의 경우 세로 전류 배치의 스커미온의 이동 속도의 100 배에서 1000 배에 이르는 것으로 나타났다. 자기 도메인의 이동 속도는 세로 전류 배치의 전송 속도와 같은 정도이기 때문에 가로 전류 배치에서 스커미온 이동 속도는 또한 자기 도메인 벽의 이동 속도의 100 배에서 1000 배가된다. 이상의 결과, 스커미온(40) 메모리 소자에 응용하는데 있어서 해결해야 할 과제인 스커미온 전송 속도의 고속화, 전송에 필요한 전류 밀도의 감소화를 실현할 수 있다.
또한, 자성체가 나선 자성을 나타내는 카이럴 자성체가 아닌 다이폴 자성체, 불규칙한 자성체 또는 자성체와 비자성체를 적층한 구조에도 상술한 결론을 적용될 수 있다. 다이폴 자성체는 자기 쌍극자 상호 작용이 중요한 자성체이다.
불규칙한 자성체는 자기 불일치 상태를 선호하는 자기적 상호 작용의 공간 구조를 포함하는 자성체이다. 자성 재료와 비자성 재료의 적층 구조를 가지는 자성체는, 비자성 재료에 접하는 자성 재료의 자기 모멘트가 비자성 재료의 스핀 궤도 상호 작용에 의해 변조된 자성체이다. 상술한 구성으로 이루어진 본 발명은 자성체 내에서 생성, 전송되는 하나 이상의 스커미온을 삭제할 수 있는 자기 소자로 구체화된다.
또한 외주 전극(12)에서 내주 전극(14)의 방향으로 폐경로 형상 자성체(10)에 흐르는 전류를 스커미온(40) 전송시보다 크게 함으로써 폐경로 형상 자성체(10)에 존재하는 하나 또는 복수의 스커미온(40)을 모두 지울 수도 있다. 스커미온(40)은 폐경로 형상 자성체(10)에 흐르는 전류와 반대 방향으로(전자의 흐름 방향으로) 상기 전류에 따른 크기의 힘을 받는다. 따라서 상기 전류를 충분히 크게 하면 전송되어 온 모든 스커미온(40)이 외주 전극(12)과 폐경로 형상 자성체(10) 경계의 포텐셜 장벽을 넘어 소멸된다. 따라서 전원(52)은 스커미온(40) 전송 시에는 스커미온(40)이 상기 포텐셜 장벽을 넘지 않을 정도의 전류를 폐경로 형상 자성체(10)에 공급하고, 스커미온(40)의 일괄 삭제 시에는 스커미온(40)이 그 포텐셜 장벽을 넘을 정도의 전류를 폐경로 형상 자성체(10)에 공급한다.
또한, 도 4에 나타낸 스커미온 메모리 회로(30)에는 제1 전류 경로(16-1) 및 제2 전류 경로(16-2)가 마련된다. 제1 전류 경로(16-1)은 스커미온(40)의 생성 및 삭제에 사용된다. 제2 전류 경로(16-2)는 주회하는 스커미온(40)의 가감속에 사용된다.
제1 전류 경로(16-1)는 폐경로 형상 자성체(10)의 외주 전극(12) 측의 단부를 둘러싸도록 설치된다. 상술한 바와 같이, 자기장 발생부(20)는 폐경로 형상 자성체(10)를 강자성상으로 만든다. 따라서 폐경로 형상 자성체(10)의 자기 모멘트는 제1 자기장과 같은 방향을 향한다. 그러나 폐경로 형상 자성체(10)의 단부에서의 자기 모멘트는 제1 자기장과 같은 방향을 향하지 않고, 제1 자기장에 경사를 가지고 있다. 따라서 폐경로 형상 자성체(10)의 단부는 다른 영역에 비해 스커미온(40)이 발생되기 쉽다. 폐경로 형상 자성체(10)의 단부를 포함하는 영역을 둘러싸도록 제1 전류 경로(16-1)를 마련함으로써, 스커미온(40)을 쉽게 야기할 수 있다.
또한, 본 예의 전류 경로(16)는 xy 평면에서 폐경로 형상 자성체(10)의 단부를 외주 전극(12) 측에서 폐경로 형상 자성체(10) 측으로 적어도 한 번 지나고, 또한 폐경로 형상 자성체(10) 측에서 외주 전극(12) 측으로 적어도 한 번 가로지르는 연속된 도전 전로를 가진다. 따라서 전류 경로(16)는 폐경로 형상 자성체(10)의 단부를 포함하는 영역을 둘러싼다. 전류 경로(16)는 xy 평면에서 닫힌 영역을 형성하지 않아도 된다. 전류 경로(16) 및 단부의 조합이 폐경로 형상 자성체(10)의 표면에서 닫힌 영역을 형성하면 된다. 이렇게 형성된 제1 전류 경로(16-1)에 도 4에 도시된 화살표 방향으로 전류를 인가한다. 이 결과 전류 경로에는 제1 자기장 방향과는 반대 방향의 자기장이 생성되고, 이는 전류 경로의 z 방향의 자기장 강도를 약화시킨다. 따라서 전류 경로 내에 스커미온을 생성할 수 있다.
일단 발생한 스커미온(40)은 강자성상에 안정되게 존재하기 때문에 스커미온(40)을 정보 저장 매체로 사용할 수 있다. 발생한 스커미온(40)은 외주 전극(12) 및 내주 전극(14) 사이에 흐르는 전류에 의해 폐경로 형상 자성체(10)의 스커미온 메모리 회로(30)에 주회 전송된다. 또한 주회 전송된 스커미온(40)이 제1 전류 경로(16-1)에 도달할 때 제1 전류 경로(16-1)에 전류를 흘리면 그 스커미온(40)을 지울 수 있다.
이 삭제 방법은 스커미온 메모리 회로(30)의 외주 전극(12)과 내주 전극(14) 사이에 흐르는 전류에 의해 스커미온 메모리 회로(30)의 복수의 스커미온을 일괄 삭제하는 방법과는 다르다. 제1 전류 경로(16-1)에 단발 펄스 전류를 흐르게 함으로써 특정 시간에 제1 전류 경로(16-1)가 둘러싸고 있는 단부 영역에 접근하는 하나의 스커미온(40)을 삭제한다. 즉, 상기 삭제 방법은 비트 단위의 삭제 방법을 제공한다.
스커미온(40)을 개별적으로 삭제하는 경우 스커미온(40)이 제1 전류 경로(16-1)에 가까워진 시점에서 제1 전류 경로(16-1)에 스커미온 생성시보다 작은 전류를 흘린다. 그 결과, 제1 전류 경로(16-1)에 둘러싸인 단부 영역의 자기장은 약해지고 주회해 온 스커미온(40)에 전류 경로 내부에서 인력이 발생한다. 이 인력은 소용돌이 구조를 가지는 스커미온(40)에 단부 매그너스 힘을 유도하고 그 운동 방향을 구부린다.
그 결과 스커미온(40)는 외주 전극(12)으로 향하는 방향으로 이동한다. 매그너스 힘이 충분히 크다면, 스커미온(40)은 폐경로 형상 자성체(10)와 외주 전극(12)과의 경계에서 포텐셜 장벽을 극복하고 소멸한다. 이하 스커미온(40)의 생성, 전송, 삭제 방법을 실시예를 통해 설명한다.
실시예 1에서 스커미온의 생성, 전송의 시뮬레이션 실험 결과를 나타낸다. 스커미온의 자기 모멘트의 운동은 [수식 8]의 운동 방정식으로 설명될 수 있다. 이하, 절연, 비절연 스핀 트랜스퍼 토크 항을 가지는 아래의 방정식을 수치적으로 해결한다.
Figure pct00007
Figure pct00008
여기서 Ｂｒ ｅｆｆ=－(１/（ｈγ）)（∂Ｈ/∂Ｍｒ）에 의해 [수식 8]과 [수식 9]이 연관된다. γ = gμB / h(> 0)은 자기 회전비이다. h는 플랑크 상수이다. Mr = M * n(r)이며, Mr은 자기 모멘트를 나타낸다. n(r)는 [수식 2]에 나타낸 위치 r에서 스커미온(40)의 자기 모멘트의 방향을 나타내는 단위 벡터이다. 상기 [수식 8] [수식 9]에서, X는 외적을 나타낸다. 또한 ex, ey는 x, y 방향의 단위 벡터이다. Mr + ex, Mr + ey는 Mr 에 대해 x, y 방향으로 단위 벡터만큼 다른 위치에 있는 자기 모멘트를 나타낸다.
여기에서 [수식 9]에 나타난 해밀턴 H는 카이럴 자성체의 경우이다. 다이폴 자성체, 불규칙한 자성체 및 자성 재료와 비자성 재료의 적층 구조로 이루어진 자성체에 관해서는이 H의 표현을 각각의 자성체를 설명하는 것으로 대체하면 된다.
도 5는 폐경로 형상 자성체(10)에 이용한 카이럴 자성체 자성상의 자기장 의존성을 나타낸 위상 다이어그램이다. 본 실시예에서는 도 5에 도시된 Hsk 및 Hf의 조건에서 시뮬레이션 실험을 실시했다. 카이럴 자성체는 자기장 강도 Hsk에 의해 나선형 자성상에서 스커미온 결정상(SkX)이 되고, 더 강한 자기장 강도 Hf에서는 스커미온 결정상(SkX)에서 강자성상이 되는 자성체이다. 상기 스커미온 결정상(SkX)에서는 복수의 스커미온(40)들이 최밀 구조로 정렬하여 xy 평면에 발생된다.
다음은 이 자성체의 자기 교환 상호 작용의 크기를 J로 하고, 이 양에 의해 표준화된 값으로 각종 물리량들을 기술한다. 이 경우, 낮은 자기장에서 나선형의 자기 모멘트의 자기 구조를 가지는 카이럴 상으로부터 자기장 강도 Hsk = 0.0075J에서 스커미온 결정상이 된다. 스커미온(40)의 직경 λ는 λ = 2π√2·J × a / Dm으로 나타낼 수 있다. 여기서 a는 폐경로 형상 자성체(10)의 격자 상수이며, Dm은 자이아로신스키-모리야(dzyaloshinskii-moriya) 상호 작용의 크기에서의 물질의 고유 물리적 상수이다. 따라서 스커미온의 직경 λ는 물질의 고유 상수가 된다. 스커미온의 직경 λ는 선행 기술 문헌 1에서 보듯이 예를 들어 FeGe는 70nm, MnSi는 18nm이다.
본 실시예에서 사용된 폐경로 형상 자성체(10)는 카이럴 자성체이고, J는 자기 교환 상호 작용의 크기로, 1meV이다. 자이아로신스키-모리야(dzyaloshinskii-moriya) 상호 작용의 크기는 Dm = 0.18J, 자기 모멘트 M = 1, 길버트 감쇠 계수 α = 0.04이다. 예를 들어 Dm = 0.18J이기 때문에, λ = 50a된다. 폐경로 형상 자성체(10)의 격자 상수 a = 0.5nm의 경우 λ = 25nm의 크기이다. 또한, 본 실시예에서 사용되는 카이럴 자성체에 자기장 강도 Hf = 0.0252J에서 스커미온 결정상으로부터 강자성상으로 된다.
스커미온(40)의 이동 방향과 외주 전극(12) 및 내주 전극(14)에서 흐르는 전류의 방향과 방위 관계는 중요하다. 스커미온(40)의 전송 방향과 전류의 방향은 실질적으로 수직 방향으로 배치되고 가로 전송 배치이다.
스커미온(40)의 생성, 전송의 시뮬레이션 실험에서 도 4에 나타난 바와 같이 전자의 흐름은 내주 전극(14)으로부터 외주 전극(12)으로 흐른다. 본 예에서는 그 전류 밀도는 0.001ξj이다. ξ는 전류 밀도를 무차원화하는 정수이며, j는 무차원화된 전류 밀도이다. 초기 상태에서는 스커미온(40)은 스커미온 메모리 회로에 존재하지 않는다.
폐경로 형상 자성체(10)에는 뒷면에 놓인 자기장 발생부(20)(예를 들면 강자성체 박막)의 제1 자기장 H가 뒤에서 표면(양의 z 방향)에 인가되어 있다. 이 제1 자기장은 스커미온 결정상과 강자성상의 경계인 H = 0.0252J보다 조금 큰 H = 0.03J이다. 따라서 스커미온 메모리 회로를 형성하는 폐경로 형상 자성체(10)는 강자성상이며, 그 자기 모멘트는 양의 z 방향을 향한 상태이다.
도 4에 도시된 바와 같이 폐경로 형상 자성체(10) 상에 전류 경로(16)가 설치된다. 전류 경로(16)의 형상은 코일처럼 다층으로 감긴 코일 형상 일 수 있다. 제1 전류 경로(16-1)은 폐경로 형상 자성체(10)의 외주부 측 단부를 포함하도록 배치한다. 제1 전류 경로(16-1)에 둘러싸인 영역을 단부 영역(A)이라고 한다. 단부 영역 A에서의 자기장 강도를 Ha한다. 제1 전류 경로(16-1)는 폐경로 형상 자성체(10)와 전기적으로 절연되어 있다. 도 4에 도시된 방향으로 제1 전류 경로(16-1)에 코일 전류를 인가한다. 이 코일 전류는 단부 영역에 음의 z 방향으로 제2 자기장을 발생시킨다. 이 코일 전류가 유도한 제2 자기장은 자기장 발생부(20)에서 균일한 제1 자기장의 방향과 반대 방향이기 때문에, 단부 영역의 양의 z 방향의 자기장 Ha을 약하게 한다. 이 결과, 단부 영역 A에 스커미온(40)을 생성하는 것이 가능해진다. 전류 경로(16-1)이 단부 영역 A를 포함하지 않는 경우 스커미온을 생성할 수 없다.
시뮬레이션 실험의 단부 영역에서의 자기장 강도의 시간 변화를 도 6에 도시하였다. 폐경로 형상 자성체(10)에 인가한 제1 자기장 H가 Hf보다 크고, 폐경로 형상 자성체(10)가 강자성상으로 되어있는 상태에서 시작한다. 본 예에서는 자기장 발생부(20)의 제1 자기장은 양의 z 방향으로 자기장 강도 H = 0.03J이다. 이 경우 폐경로 형상 자성체(10)는 전체가 강자성상이므로 스커미온은 발생하지 않는다. 단부 영역의 자기장뿐은 마찬가지로 0.03J이다.
다음은 제1 전류 경로(16-1)에 전류를 흘려 시작한다. 단부 영역의 자기장 Ha 코일 전류에 의해 발생한 제2 자기장에 의해 감소한다. t = 1000(1 / J)에서 단부 영역의 자기장은 Ha = 0.01J가 된다. 그 t = 2000(1 / J)까지 Ha = 0.01J를 유지한다. 코일 전류를 감소시켜, t = 3000(1 / J)에서 코일 전류를 OFF로 한다. 이 경우 단부 영역의 자기장은 Ha = 0.03J이 된다. 이 상태에서 t = 10000(1 / J)까지 유지된다. t = 10000(1 / J)로 다시 코일 전류를 흘린다. 이러한 코일 전류 펄스의 인가를 4회 반복한다. 또한, t = 50000(1 / J) 이후에 존재하는 2개의 코일 전류 펄스는 스커미온(40)을 삭제하기 위한 전류 펄스이다.
상술한 코일 전류 펄스의 인가를 4회 반복한 경우의 스커미온(40)의 생성에 관한 시뮬레이션 실험의 실시예는 7 내지 도 12에 도시된다. 또한 아래 도면에서 서로 교차하는 nx, ny의 축으로 표현한 색조는 nx, ny의 축에 표현된 자기 모멘트의 방향을 나타낸다. 또한, 도 7 내지 도 12의 예에서, 제1 전류 경로(16-1)로 둘러싸인 단부 영역의 크기는 폐경로 형상 자성체(10)의 폭 방향 및 길이 방향과 동일한 방향의 폭(W1), 길이(L1)는 스커미온(40)의 직경 λ에 대해 W1 = 0.75·λ, L1 = 0.5·λ이다. 또한 상기 단부 영역의 길이 방향은 폐경로 형상 자성체(10)의 단부와 평행한 길이 방향이다.
도 7은 스커미온 메모리 회로(30)에서 주회 전송되는 스커미온 운동의 시뮬레이션 결과를 시간 1300 / J에서 나타내는 도면이다. 강자성상의 폐경로 형상 자성체(10)의 스커미온 메모리 회로에 있어서 스커미온(40)이 생성되고 있다. 도 7과 같이 폐경로 형상 자성체(10)가 전체적으로 강자성상이므로 색조를 흰색으로 표시하고 있다. 그러나 폐경로 형상 자성체(10)의 단부는 강자성상에서도 자기 모멘트의 방향이 경사져 있기 때문에 색조가 발생된다.
도 8은 t = 1850(1 / J)의 상태를 나타낸다. 스커미온은 폐경로 형상 자성체(10)에 실질적으로 완전히 스커미온(40)이 형성되어 있다. 즉 스커미온(40)의 생산은 1000(1 / J) 정도의 시간이면 충분한 것임을 알 수 있다. 이 예에서 1000(1 / J)는 0.3 나노초 정도이며 스커미온(40)의 생성이 아주 짧은 펄스로 실현 가능함을 보여주고 있다.
도 9는 t = 6550(1 / J)에서 코일 전류가 제로인 상태를 나타낸다. 코일 전류가 충분히 작아지면 외주 전극(12) 및 내주 전극(14) 사이의 정상 전류 밀도 0.001ξj의 전자 흐름에 의해 전자 흐름에 실질적으로 수직인 시계 방향으로 스커미온(40)이 전송된다.
도 10는 t = 9200(1 / J)의 상태를 나타낸다. 스커미온(40)을 더 하류로 전송되고 있다.
도 11은 t = 11450(1 / J)에서 제1 전류 경로(16-1)에 2차 코일 전류 펄스를 인가한 상태를 나타낸다. 도 7에서 도시되듯이, 2번째의 스커미온(40)이 형성되고 있다.
도 12는 t = 31450(1 / J)의 상태를 나타낸다. 4번째의 전류 펄스를 인가하여 4개째의 스커미온(40)의 형성이 끝난 직후이다. 도 4에 나타낸 바와 같이 폐경로 형상 자성체(10)의 스커미온 메모리 회로(30)가 구부러져있는 부분에서, 전자 흐름의 방향도 곡선 상 외주 단부의 접선에 실질적으로 수직 방향이고 스커미온(40)의 전송 방향은 전자의 흐름과 항상 실질적으로 수직 방향으로 진행되므로 스커미온(40)은 곡선 운동한다. 이 결과 스커미온(40)은 폐경로 형상 자성체(10)의 외주 단부로 튀어나감 없이 주회 전송한다.
이상과 같이 단부 영역을 둘러싸는 제1 전류 회로 16-1에 전류 펄스를 인가하고 단부 영역(A)의 자기장 강도를 작게 함으로써 스커미온(40)을 형성 할 수 있다. 시뮬레이션 실험에서 스커미온(40)을 생성하기 위한 조건은 다음과 같다.
(조건 1) 스커미온을 생성하기 위한 조건으로 단부 영역(A)의 크기는 폭(W1)은 스커미온의 직경(λ)에 대해 아래의 범위가 적합하다.
0.75λ ≥ W1> 0.2λ
(조건 2) 스커미온을 생성하기 위한 조건으로 단부 영역 A의 크기는 폐경로 형상의 자성체의 단부와 평행한 길이를 L1이라 한다. 단부 영역의 높이 L1은 스커미온의 직경(λ)에 대하여 아래의 범위가 적합하다.
0.5λ ≥ L1 > 0.1λ
(조건 3) 스커미온을 생성하기 위한 조건으로 단부 영역(A)의 자기장 강도 Ha는 아래 범위가 적합하다.
Ha ≤ 0.01J
또한, Ha> 0.01J의 경우 스커미온(40)이 생성되지 않는다.
이 조건을 만족하는 전류 펄스를 제1 전류 경로(16-1)에 순차적 인가하면 원하는 시간에 스커미온(40)을 형성할 수 있다. 제1 전류 경로(16-1)에 전류 펄스를 인가하는 방향(제1 방향)은 상기 전류에 의해 발생하는 자기장의 방향이 자기장 발생부(20)가 발생하는 자기장과 반대 방향이다. 도 7 내지 도 14의 시뮬레이션에서는 스커미온을 4개 생성하는 실시예가 도시된다. 생성된 스커미온의 운동은 충분히 빨리 정상 속도에 도달한다. 폐경로 형상 자성체(10)의 전자 흐름의 밀도는 실질적으로 일정하기 때문에 스커미온(40)은 등속 운동하고 스커미온(40)의 간격이 일정하게 유지될 수 있다. 이 속도는 전극 사이의 전류 밀도에 의해 결정된다. 스커미온 메모리 장치(100)가 저장하는 정보의 "1"과 "0"은 스커미온(40)의 유무에 대응될 수 있다. 폐경로 형상 자성체(10)에서 소정의 간격 위치에 스커미온(40)이 없는 경우에도 상기 간격을 유지된다.
주회 전송되는 복수의 스커미온(40)들 사이의 간격(d)은 스커미온의 직경을 λ라고했을 때,
d ≥ 0.5·λ
일 수 있다. 이보다 간격(d)이 작으면 스커미온(40)를 분리하여 검출하는 것이 곤란하며, 또한 스커미온(40) 사이의 반발력에 의해 스커미온(40)가 이동하는 경우도 있다. 또한 스커미온(40)의 간격은 스커미온(40)의 단부 사이의 최단 거리를 말한다.
주회 전송 스커미온(40)의 간격(d)은
d ≥ 2·λ
인 것이 바람직하다. 이러한 간격 d에서 스커미온(40)이 배치되어 여러 스커미온(40)들은 간격(d)을 유지하면서 주회 전송될 수 있다.
다음으로 폐경로 형상 자성체(10)의 스커미온 메모리 회로 상에 형성된 스커미온의 삭제 시뮬레이션 결과를 도 13 내지 도 17에 도시한다. 또한, 실시예 1과 마찬가지로, 도 13내지 도 17의 예에서, 제1 전류 경로(16-1)로 둘러싸인 단부 영역의 크기는 폭(W1)은 0.75λ이고, 길이(L1)는 0. 5λ로 한다. 실시예 2는 도 6의 시각 t = 50000(1 / J) 이후에 상기한다.
도 13는 t = 58100(1 / J)의 상태를 도시한다. 도 12에서 생성된 4개의 스커미온들이 안정적으로 주회하고 있다.
도 14는 t = 83150(1 / J)의 상태를 나타낸다. 하나의 스커미온(40)이 제1 전류 경로(16-1)에 도달하고 있다. 제1 전류 경로용 전원(50)은 t = 83150(1 / J)에서 스커미온 삭제용 코일 전류를 공급하기 시작한다. 본 예에서 삭제용 코일 전류의 방향은 스커미온(40)의 생성용 코일 전류의 방향과 동일하다. 또한 삭제용 코일 전류의 피크 값은 생성용 코일 전류의 피크 값보다 작다. 삭제용 코일 전류의 피크 값은 상기 전류에 의해 새로운 스커미온(40)이 생성되지 않을 만큼의 크기이다. 본 예에서 삭제용 코일 전류의 피크 값은 생성용 코일 전류의 피크 값의 절반 정도이다.
단부 영역의 자기장 Ha는 코일 전류에 의해 발생한 제2 자기장에 의해 감소한다. 이 때의 단부 영역의 자기장 Ha은 0.03J에서 0.02J로 변동된다. 상술한 바와 같이, 상기 자기장에 의해 스커미온(40)은 외주 전극(12)의 방향으로 이동하여 삭제된다. 삭제 시에 제1 전류 경로(16-1)에 흐르는 전류는 주회 전송되어 오는 스커미온(40)이 폐경로 형상 자성체(10) 경계의 포텐셜 장벽을 극복 할 수 있는 정도의 크기를 가진다. 이 삭제 방법은 [수식 3]에 의해 다음과 같이 이해될 수 있다. 주회 전송되어 오는 스커미온(40)은 단부 영역에 근접한다. 이때 단부 영역의 자기장 Ha는 0.03J에서 0.02J로 감소하기 때문에 스커미온(40)을 단부 영역에 끌어들이도록 인력이 작동한다. 그러면 매그너스 힘 때문에, 스커미온(40)은 폐경로 형상 자성체(10)의 단부 방향으로 속도를 증가시켜 운동한다. 이 운동에 의해 단부의 포텐셜을 뛰어넘어 스커미온(40)은 삭제된다.
도 15는 t = 86700(1 / J)의 상태를 나타낸다. 스커미온(40) 3개가 전송되고 있다.
도 16는 t = 104300(1 / J)의 상태를 나타낸다. 주회하고 있던 하나의 스커미온이 제1 전류 경로(16-1)에 도달하고 있다. 이 상태에서 제1 전류 경로(16-1)로 삭제용 코일 전류 펄스를 인가하여 상기 스커미온(40)을 삭제한다.
도 17는 t = 116800(1 / J)의 상태를 나타낸다. 주회하고 있던 하나의 스커미온(40)이 코일에 도달하지만, 제1 전류 경로(16-1) 코일 전류 펄스를 인가하지 않기 때문에 그대로 삭제되지 않고 통과한다. 다음으로 남은 2 개의 스커미온(40)은 그대로 주회를 계속한다.
이상, 전송되어 오는 스커미온(40)이 제1 전류 경로(16-1)에 도달한 시점에서 삭제될 수 있는지 여부를 시뮬레이션 결과에서 보여 주었다. 이 때의 단부 영역의 자기장은 Ha = 0.02J이다. 스커미온 삭제를 위한 전류 펄스 시간은 생성 시간과 동일한 0.3 나노초이다.
또한, 본 예에서, 삭제 시 단부 영역의 자기장 Ha의 적절한 범위는 0.024J ≥ Ha> 0.01J이다. Ha> 0.024J의 경우 스커미온은 삭제되지 않고 통과해 버린다. 0.01J 이하가 되면 새로운 스커미온(40)이 생성된다.
이상의 시뮬레이션 실험에서 이 조건에서 전송되어 오는 스커미온(40)을 삭제하기 위한 조건은 다음과 같다.
(조건 4) 주회 전송되어 오는 스커미온을 삭제하기 위한 조건은, 단부 영역의 폐경로 형상 자성체(10)의 단부와 평행한 길이(L1)는 아래의 범위가 적합하다.
0.5λ ≥ L1 > 0.1λ
(조건 5) 주회 전송되어 오는 스커미온을 삭제하기 위한 조건은, 폐경로 형상 자성체(10)의 폭 방향과 동일한 방향의 단부 영역의 폭(W1)은 아래의 범위가 적합하다.
0.75λ ≥ W1 > 0.2λ
(조건 6) 주회 전송되어 오는 스커미온을 삭제하기 위한 조건은, 단부 영역의 자기장 강도(Ha)는 아래 범위가 적합하다.
0.024J ≥ Ha > 0.01J
이 조건을 만족하는 전류 펄스를 제1 전류 경로(16-1)에 소정의 타이밍으로 인가하면 스커미온(40)을 삭제할 수 있다. 본 예에서 제1 전류 경로(16-1)에 전류 펄스를 인가하는 방향(제2 방향)은 상기 전류에 의해 발생하는 자기장의 방향이 자기장 발생부(20)가 발생하는 자기장과 반대 방향이다. 본 예에서 스커미온(40)을 생성할 때 전류 펄스를 흘리는 방향과 스커미온(40)을 삭제할 때 전류 펄스를 흐르는 방향과 동일하다.
단부 영역의 폐경로 형상 자성체(10)의 단부와 평행한 길이(L1)가 실시예 2의 0.5λ보다 작은(예를 들면 W1 = 0.3λ) 경우 제1 전류 경로(16-1) 에 흐르는 코일 전류를 실시예 2보다 크게 하면 스커미온(40)을 삭제할 수 있다. 또한 폐경로 형상 자성체(10)의 폭 방향과 동일한 방향의 단부 영역의 길이 인 폭(W1)이 0.75λ보다 큰 경우, 스커미온(40)을 삭제할 수 없다. 단부 영역의 폭(W1)이 실시예 2의 0.75λ 보다 작은(예를 들어 h = 0.4λ) 경우, 자기장(Ha)을 0.01J에 가까운 값으로 하면 삭제할 수 있다. W1 = 0.2λ의 경우 자기장(Ha)을 0.01J로 하더라도 삭제할 수 없다.
폐경로 형상 자성체(10)의 스커미온 메모리 회로의 여러 스커미온(40)을 가로 전송 배치에서 외주 전극(12)과 내주 전극(14) 사이의 전류에 의해 일괄 삭제가 가능하다는 것을 도 18 및 도 19의 시뮬레이션 결과로 보여준다. 도 18은 외주 전극(12)에서 내주 전극(14)의 방향으로 폐경로 형상 자성체(10)를 흐르는 전류의 전류 밀도의 일례를 나타내는 도면이다. 본 예에서는 스커미온(40)이 폐경로 형상 자성체(10)의 스커미온 메모리 회로(30)를 회전하는 주회 전송을 위한 전류 밀도를 0.001ξj로 하고 있다. 스커미온(40)을 일괄 삭제하는 경우 폐경로 형상 자성체(10)에 흐르는 전류의 전류 밀도를 가로 전송 배치에서 전송에 필요한 전류 밀도인 0.001ξj에서 0.002ξj까지 더 증가시킨다. 전류 밀도를 0.002ξj까지 증가시키는 데 걸리는 시간은 1000(1 / J)이다. 그 후, t = 6000(1 / J)까지 전류 밀도를 0.002ξj로 유지한다. t = 6000(1 / J)에서 t = 7000(1 / J)에 걸쳐, 전류 밀도를 0.002ξj에서 정상 전류 밀도인 0.001ξj 되돌린다.
도 19은 2개의 스커미온(40)이 폐경로 형상 자성체(10)에 존재하는 시뮬레이션 결과를 나타낸다. 또한 도 19에서는 폐경로 형상 자성체(10)의 스커미온 메모리 회로(30)의 일부를 추출하여 보여준다.
t = 0에서 2개의 스커미온(40)이 폐경로 형상 자성체(10)를 전송되고 있다. 도 18과 같이 폐경로 형상 자성체(10)에 흐르는 전류의 전류 밀도를 상승시킨다. 그러면 가로 전송 배치로 전송되어 온 스커미온(40)은 외주 전극(12)의 방향으로 힘을 받는다. t = 7000(1 / J)에서 전류 밀도가 정상 전류 밀도가 된 후에도 스커미온(40)은 정상 전류 밀도에 의해 이동한다. t = 8000(1 / J)에서 2개의 스커미온(40)은 외주 전극(12)에 근접한다. t = 11000(1 / J)는 2개의 스커미온(40)은 이미 외주 전극(12)에 빨려 들어가 삭제되어 있다. 전류 밀도의 증가 시작부터 스커미온(40)의 삭제 완료까지 약 3 나노초 정도 걸린다. 단시간에 폐경로 형상 자성체(10)의 스커미온을 삭제할 수 있다.
이상과 같이 가로 전송 배치에서 외주 전극(12)에서 내주 전극(14)의 방향으로 전류를 흘려 스커미온 메모리 회로(30)의 모든 스커미온(40)을 일괄 삭제 할 수 있다. 시뮬레이션 실험에서 스커미온 메모리 회로(30)의 모든 스커미온(40)을 삭제하기 위한 조건은 다음과 같다.
(조건 7) 상기 스커미온 메모리 회로(30)의 모든 스커미온을 삭제하기 위한 조건은 스커미온 메모리 회로(30)를 형성하는 외주 전극(12)에서 내주 전극(14)에 흐르는 전류 밀도를 Jc라 하고, 스커미온(40)을 공전 전송하는 전류 밀도를 Jd라고 하면 Jc는 Jd의 2배 이상의 전류 밀도이다. 또한, 인가 시간은 6000(1 / J)(= 2 나노초) 이상인 것이 바람직하다. 즉, 아래의 조건이다.
Jc ≥ 2·Jd하고 t ≥ 6000(1 / J)
이 일괄 삭제법은 스커미온 메모리 장치(100)를 이용하는 경우 매우 중요한 성능을 제공한다. 개별 스커미온(40)을 선택적으로 삭제하는 기능만으로는 삭제 시간이 길어진다. 상술한 일괄 삭제 법은 긴 소거 시간을 일거에 해결한다. 특정 스커미온 메모리 회로(30)의 복수의 스커미온(40)을 일괄 삭제할 수 있다. 또한 복수의 스커미온 메모리 회로(30)의 블럭에서도 각 블럭의 스커미온(40)을 일괄 삭제할 수 있다.
도 20은 제2 전류 경로(16-2)를 이용한 스커미온(40) 전송 속도의 조정 예를 나타낸다. 제2 전류 경로(16-2)을 이용함으로써 돌고 있다 스커미온(40)의 간격 등을 조정할 수 있다. 또한 도 20에서 스커미온 메모리 회로(30)의 폐경로 형상 자성체(10)의 일부를 추출하고 있다. 도 20에 나타내는 폐경로 형상 자성체(10) 두 장변은 외주 전극(12) 및 내주 전극(14)에 연결한다. 그러나 도 20에서는 제2 전류 경로(16-2) 주변의 폐경로 형상 자성체(10)의 상하를 도 4와 반전시키고 있다. 즉,도 20에 나타내는 폐경로 형상 자성체(10)의 상단에 외주 전극(12)이 연결하고 아래쪽에 내주 전극(14)이 연결된다.
폐경로 형상 자성체(10)의 외주 전극(12) 측의 단부에 상기 단부의 연장 방향으로 긴 단부 영역을 둘러싸는 제2 전류 경로(16-2)를 설치한다. 코일 전류에 의해 상기 단부 영역의 자기장 강도를 제어함으로써 전송해 오는 스커미온(40)의 속도를 가감할 수 있다.
도 3과 도 4에 나타낸 바와 같이, 스커미온 메모리 회로(30)의 폐경로 형상 자성체(10)에 센서(72)를 설치한다. 센서(72)는 자기 저항 센서일 수 있고, 터널 자기 저항 소자일 수도 있다. 제2 전류 경로용 전원(50)은 센서(72)로부터의 신호를 모니터하여 제2 전류 경로(16-2)에 인가하는 코일 전류를 제어한다.
도 20는 제2 전류 경로(16-2)에 흐르는 코일 전류가 0인 경우, 코일 전류가 + α인 경우, 코일 전류가 -α인 경우의 3가지의 스커미온(40)의 동작을 나타내고 있다. 또한, 코일 전류가 + α인 경우, 상기 전류에 의해 단부 영역(A)에 인가하는 제2 자장 자장 발생부(20)가 인가하는 제1 자기장과 같은 방향이다. 또한 코일 전류가 -α인 경우, 상기 전류에 의해 단부 영역(A)에 인가하는 제2 자장은 자기장 발생부(20)가 인가하는 제1 자기장과 반대 방향이다.
본 예에서는 코일 전류가 0인 경우, 제2 전류 경로(16-2)에 의해 둘러싸인 단부 영역의 자기장은 자기장 발생부(20)가 생성한 Ha = 0.03J이다. 코일 전류가 + α인 경우, 상기 전류에 의한 제2 자기장이 가산되어 Ha = 0.04J이된다. 코일 전류가 -α의 경우, 상기 전류에 의한 제2 자기장이 자기장 발생부(20)에 의한 제1 자기장과 상쇄되어 Ha = 0.02J이 된다.
도 20은 위의 세 경우에 대해 t = 0 및 t = 6000 두 가지 상태를 나타내고 있다. 각각의 경우에 t = 0의 상태에서 스커미온(40)은 동일한 위치에 존재하고 있다. 이에 대해 t = 6000 상태(스커미온(40)이 제2 전류 경로(16-2) 부근을 통과한 상태)에서는 각각의 스커미온(40)의 위치가 다르다. 위의 세 경우는 코일 전류가 제로인 경우의 스커미온에 대해, 코일 전류가 + α의 경우에는 스커미온(40)이 가속화되고 있으며, 코일 전류가 -α인 경우에는 스커미온(40)이 감속되고 있다. 즉, 제2 전류 경로(16-2)에 둘러싸인 단부 영역의 자기장을 강하게 하면 근방을 통과하는 스커미온(40)을 가속할 수 있고, 자기장이 약해지면 스커미온이 감속될 수 있음을 보여준다. 본 예에서는 폐경로 형상 자성체(10)의 폭 방향과 동일한 방향의 제2 전류 경로(16-2)의 폭(W2)과, 폐경로 형상 자성체(10)의 단부와 평행한 방향의 제2 전류 경로(16-2)의 길이(L2)는, 스커미온(40)의 직경(λ)에 대해 L2 = 2λ, W2 = 0.2λ 이다. 또한 스커미온(40)은, 폐경로 형상 자성체(10)에 흐르는 전자 흐름에 의해 전자의 흐름에 실질적으로 수직 방향으로 외주 전극(12) 측에서 폐경로 형상 자성체(10)를 주회한다. 따라서 제2 전류 경로(16-2)는 외주 전극(12) 측의 폐경로 형상 자성체(10)의 단부에 설치되는 것이 바람직하다.
이상과 같이 제2 전류 경로(16-2)를 사용하여 스커미온(40)의 전송 속도를 조정할 수 있다. 시뮬레이션 실험으로부터, 이 조건에서 제2 전류 경로(16-2)를 이용하여 상기 단부 영역의 자기장 강도를 제어함으로써 스커미온(40)를 가감속하기 위한 조건은 다음과 같다.
(조건 8) 스커미온 메모리 회로(30)에 상기 스커미온(40)의 전송을 가속하기 위해서는 상기 스커미온(40)이 코일(본 예에서는 제2 전류 경로(16-2))에 도달한 시점에서 단부 영역에서 코일에 의한 자기장이 자기장 발생부(20)와 같은 방향으로 인가되도록 코일 전류를 인가하면 된다. 코일 전류의 크기에 따라 가속 강도를 제어할 수 있다.
(조건 9) 스커미온 메모리 회로(30)에 상기 스커미온(40)의 전송을 감속하기 위해서는 상기 스커미온(40)이 코일(본 예에서는 제2 전류 경로(16-2))에 도달한 시점에서 단부 영역에서 코일에 의한 자기장이 자기장 발생부(20)와 반대 방향으로 인가되도록 코일 전류를 인가하면 된다. 코일 전류의 크기에 따라 감속 강도를 제어할 수 있다.
(조건 10)
제2 전류 경로(16-2)의 폭(W2)과 길이(L2)는 아래와 같은 것이 바람직하다.
0.2·λ ≥ W2, 또한, L2 ≥ λ
그러면 스커미온(40)을 적절히 가감속할 수 있다.
이상의 실시예 1 내지 4에서 스커미온 메모리 장치(100)에서의 자기장과 전류인가에 의한 스커미온(40)의 생성, 주회 전송, 삭제, 일괄 삭제 및 가감속 시뮬레이션 실험을 보여 주었다. 또한 스커미온의 생성, 삭제, 일괄 삭제를 위한 설계 디자인 규칙은 (조건 1) 내지 (조건 10)에서 밝혔다. 이 규칙은 스커미온 메모리 장치(100)를 설계하기 위한 규칙을 정한 것으로서 유용하다.
또한 이상의 메커니즘은 폐경로 형상 자성체(10)의 자성을 특징 짓는 자기 교환 상호 작용 J와, 스커미온의 크기(λ)의 두 양에 의해 규격화된 값으로 표현되고 있다. λ는 λ = 2π√2·J × a / Dm에 의해 자이아로신스키-모리야(dzyaloshinskii-moriya) 상호 작용의 Dm과 관련되어 있다. 따라서 각종 카이럴 자성체에 적용 가능한 설계 규칙으로 표현되어 그 적용 범위가 넓다.
도 21A 내지 C에서 제1 전류 경로(16-1)의 형상 예를 나타낸다. 도 21A는 도 3 등에서 도시된 예와 동일하다. 도 21B에 도시된 바와 같이, 제1 전류 경로(16-1)는, 타원, 원형 또는 타원형의 일부인 단부 영역을 둘러쌀 수 있다. 도 21C에 도시된 바와 같이, 제1 전류 경로(16-1)은 원형, 사각형, 기타 도형을 조합한 형상의 단부 영역을 둘러쌀 수 있다.
도 22는 제1 전류 경로(16-1)가 다층으로 감긴 코일의 경우를 나타낸다. 스커미온 삭제 시에 자기장 강도 증대용인 다층으로 감긴 코일 구조는 효과적이다. 이 예 이외에도 유사한 전류 경로 형상이 고안될 수 있고, 이 예에 한정되는 것은 아니다.
도 23은 복수의 스커미온 메모리 회로(30)를 가지는 스커미온 메모리 장치(100)를 나타내는 모식도이다. 도 23 내지 도 25에서는 스커미온 메모리 회로(30)의 센서(72) 및 전류 경로(16)의 표시를 생략하고 있다. N 개의 스커미온 메모리 회로의 폐경로 형상 자성체(10)에는 다수의 스커미온(40)이 화살표 방향으로 등속으로 주회하고 있다. 하나의 칩의 메모리 장치에는 도 23에서 도시되듯이 N 개의 스커미온 메모리 회로가 형성되어 있다(N은 1 이상의 정수). 예를 들어 상기 메모리 장치에는 도 3에 도시된 N 개의 스커미온 메모리 장치(100)가 형성될 수 있다. N 개의 스커미온 메모리 회로에서, 각각의 스커미온 메모리 회로(30)는 동일한 기판에 설치될 수 있거나, 독립된 기판에 설치될 수도 있다. 또한 N 개의 스커미온 메모리 회로에서 자기장 발생부(20)는 공통으로 구비될 수 있다. N 개의 스커미온 메모리 회로는 메모리 장치에서 xy 평면에 평행한 동일층에 형성될 수 있고, z 축 방향으로 적층된 복수의 층으로 형성될 수도 있다.
도 24는 하나의 스커미온 메모리 키트(30)가 지그재그로 접어진 지그재그 패턴을 가지는 예를 나타내는 모식도이다. 본 예의 스커미온 메모리 회로(30)는 도 23에 도시된 여러 스커미온 메모리 회로(30)와 같이 평행하게 설치된 복수의 직선 부분과, 각 직선 부분의 단부를 연결하는 원호 형상의 연결 부분이 있다. 인접한 직선 부분의 상단 및 하단을 교대로 연결하여 지그재그 패턴을 형성한다. 본 예의 스커미온 메모리 회로(30)의 폐경로 형상 자성체(10)는 지그재그 패턴을 형성하는 직선 부분과 연결 부분의 각각에서 스커미온(40)의 이동 방향이 반대인 경로가 형성된다. 또한 지그재그 패턴의 양단에 상기 2개의 경로가 연결되어 하나의 루프가 형성된다. 본 예와 같은 패턴을 이용하면 쉽게 긴 스커미온 메모리 회로가 형성될 수 있다. 긴 스커미온 메모리 회로(30)를 형성하여 하나의 스커미온 메모리 회로(30)에 다수의 스커미온(40)을 형성하는 것이 가능하게 되고, 더 많은 정보를 저장할 수 있다.
도 25은 코일의 스커미온 메모리 회로(30)를 나타내는 모식도이다. 본 예의 스커미온 메모리 회로(30)는 z 축 방향으로 나선이 연장된다. 본 예의 스커미온 메모리 회로(30)의 폐경로 형상 자성체(10)는 도 24의 예와 마찬가지로, 코일을 형성하는 각각의 부분에서 스커미온(40)의 이동 방향이 반대인 경로가 형성된다. 또한 코일 모양의 양쪽에 상기 2개의 경로가 연결되어 하나의 루프가 형성된다. 이 경우 3차원 상에서 상향으로 주회하는 스커미온 메모리 회로(30)가 뻗어 나가므로 집적도를 획기적으로 증가시킬 수 있다.
이상과 같이, 다양한 스커미온 메모리 회로의 형상이 연상될 수 있다. 이 스커미온 메모리 회로의 형상이 상기의 예에 한정되지 않는 것은 분명하다.
또한, 카이럴 자성체의 실시예의 효과는 질적으로는 다이폴계 자성체, 불규칙한 자성체 또는 자성 재료와 비자성 재료의 적층 구조로 이루어진 자성체에서도 유사하게 발휘될 것이다.
이처럼 스커미온 메모리 장치(100)의 구조 및 시뮬레이션 결과는 스커미온(40)의 생성, 주회 전송, 삭제, 가감속 및 일괄 삭제 방법의 최적의 설계 지침을 제공합니다. 그 설계 규칙은 폐경로 형상 자성체(10)의 자성을 특징 짓는 자기 교환 상호 작용(J)과 스커미온 크기(λ)의 두 양으로 묘사될 수 있었다. 각종 자성 재료로도 공통의 설계 지침을 제공할 수 있는 것은 스커미온(40)을 이용한 스커미온 메모리 회로(30)를 실용화하는 데 큰 영향을 가져올 것으로 기대된다.
도 26은 스커미온 메모리 장치(110)의 단면 구조를 나타낸다. 스커미온 메모리 장치(110)는 도 1 내지 도 25에서 설명한 스커미온 메모리 장치(100)를 포함한다. 스커미온 메모리 장치(110)는 강자성체 층인 자기장 발생부(20) 및 자기장 발생부(20)의 상부에 형성된 스커미온 메모리 회로(30)를 구비한다.
본 예의 스커미온 메모리 회로(30)는, 도 3 등에 나타낸 스커미온 메모리 회로(30)에 대응한다. 그러나 도 26 이후의 도면에서는 전류 경로(16) 및 센서(72)를 생략할 수 있다. 또한, 전류 경로(16) 및 센서(72)의 적어도 일부는 도 26 등에 도시된 적층 구조로 형성될 수 있다. 본 예의 스커미온 메모리 회로(30)는 자성체 층(160), 자성체 보호층(165), 제1 배선층(170) 및 제2 배선층(175)의 순으로 적층된 적층 구조를 가진다.
자성체 층(160)에는 폐경로 형상 자성체(10) , 절연체(161), 외주 전극(12) 및 내주 전극(14)이 있다. 폐경로 형상 자성체(10)에서 스커미온(40)이 생성 및 삭제된다. 절연체(161)는 폐경로 형상 자성체(10), 외주 전극(12) 및 내주 전극(14)을 둘러싼다. 폐경로 형상 자성체(10), 외주 전극(12) 및 내주 전극(14)은 스커미온 자기 매체의 기본 구조 인 비자성체 금속(Nonmagnetic Metal), 자성체(Magnetic Material) 및 비자성체 금속(Nonmagnetic Metal)을 연결한 구조를 가진다. 상기 구조를 줄여서 NMN 구조라고 칭한다. 자성체 층(160)은 동일 층 내에 복수의 NMN 구조를 갖추고 있다.
자성체 보호층(165)은 자성체 보호막(166) 및 제1 비아(via, 167)이 있다. 자성체 보호막(166)는 자성체층(160)를 보호한다. 제1 비아(167)는 외주 전극(12) 및 내주 전극(14)에 작동을 위한 전류를 공급한다.
제1 배선층(170)는 제1 배선(171), 제1 배선 보호막(172) 및 제2 비아(173)가 있다. 스커미온 메모리 회로(30)의 전극 등을 스커미온 메모리 회로(30)의 외부와 전기적으로 연결한다. 또한, 제1 배선(171)의 일부는 전류 경로(16)로 기능할 수 있다. 제1 배선 보호막(172)은 제1 배선(171) 및 제2 비아(173)를 형성하는 층간 절연막으로서 기능한다. 전류 경로의 배선과 비자성 금속에 연결되는 배선의 2종류의 배선을 동일 층 내에서 서로 교차하지 않고 배열하는 것은 곤란하다. 따라서 제1 배선층(170) 위층에 제2 배선층(175)을 형성하고 있다.
제2 배선층(175)에는 제2 배선(176) 및 제2 배선 보호막(177)이 있다. 제2 배선(176)은 제2 비아(173)와 연결된다. 제2 배선 보호막(177)은 제2 배선(176)을 절연하는 층간 절연막으로서 기능한다. 예를 들어, 제2 비아(173)은 전류 경로의 배선과 비자성 금속에 연결되는 배선의 2 종류의 배선 중 적어도 어느 한쪽에 연결된다.
폐경로 형상 자성체(10) 상의 점으로 표시된 사각형으로 스커미온(40)을 도시하였다. 제1 배선(171) 등에 의해 형성하는 전류 경로(16)에 전류를 흐르게 함으로써 폐경로 형상 자성체(10)에 스커미온(40)을 생성할 수 있다.
도 27은 스커미온 메모리 장치(110)의 단면 구조의 다른 예를 나타낸다. 스커미온 메모리 장치(110)는 스커미온 메모리 장치(100) 및 FET(Field Effect Transistor, 전계 효과 트랜지스터, 90)을 가진다. FET(90)가 없는 실리콘 기판 위에 스커미온 메모리 장치(100)가 형성된다.
FET(90)는 일반적인 실리콘 프로세스에 의해 형성하는 일반적인 FET이다. 본 예의 FET(90)는 두 개 층의 Cu 배선층을 가진다. 또한 FET(90)는 P형 기판 상에 형성된 PMOS-FET(91) 및 NMOS-FET(92)를 포함하는 CMOS 회로를 가진다. FET(90)는 스커미온 메모리 회로(30)의 배선을 스위치하기 위해 필요하다. 또한 CMOS 회로는 자기 센서에서 전류를 전압으로 변환하고, 전압 증폭 회로로 만들 수 있다.
도 28은 스커미온 메모리 회로(30)를 n층 적층한 스커미온 메모리 장치(110)를 나타낸다. 본 예의 스커미온 메모리 장치(110)는 n = 12인 경우이다. 자기장 발생부(20)는 3000A의 두께를 가진다. 스커미온 메모리 회로(30)는 스커미온 메모리 회로(30-1)에서 스커미온 메모리 회로(30-n)까지 적층한 구조를 가진다. 본 예의 스커미온 메모리 회로(30)는 총 15000A의 두께를 가진다.
도 29은 여러 자기장 발생부(20)를 가지는 스커미온 메모리 장치(110)를 나타낸다. 본 예의 스커미온 메모리 장치(110)는 스커미온 메모리 회로(30-1)에서 스커미온 메모리 회로(30-8)까지 총 8개 층의 스커미온 메모리 회로(30)를 가진다. 스커미온 메모리 장치(110)는 자기장 발생부(20-1)에 4개 층의 스커미온 메모리 회로(30)를 가진다. 스커미온 메모리 장치(110)는 스커미온 메모리 회로(30-4)와 스커미온 메모리 회로(30-5) 사이에 자기장 발생부(20-2)을 더 가진다. 그러면 스커미온 메모리 회로(30)는 자기장 발생부(20)로부터 받는 자기장의 강도를 일정하게 유지할 수 있다. 자기장 발생부(20)는 스커미온 메모리 회로(30)의 재료 등에 따라 적당한 간격으로 배치될 수 있다.
도 30은 스커미온 메모리 장치(100)를 CMOS-FET90의 상부에 구비한 스커미온 메모리 장치(110)의 단면도를 나타낸다. 스커미온 메모리 장치(110)는 스커미온 메모리 장치(100) 및 CPU 기능을 구성하는 CMOS-FET90을 갖춘다. CMOS-FET90 위에 스커미온 메모리 장치(100)를 형성한다. 본 예의 CMOS-FET90는 P 형 기판 상에 형성된 PMOS-FET91 및 NMOS-FET92이 있다.
도 31은 스커미온 메모리 장치(110)의 일례인 메모리 회로(120)를 나타내는 도면이다. 본 예의 스커미온 메모리 장치(110)는 도 3에 나타낸 스커미온 메모리 회로(30)를 매트릭스 형태로 복수 개를 구비한다. 도 31에는 매트릭스의 복수 개의 열과 행 중 제 n-1 열, n 번째 열, 제 m-1 행과 제 m 행만을 보여주고 있다.
메모리 회로(120)는 각 열에 마련된 쓰기 라인(93), 제1 선택선(94) 및 워드 라인(95), 및 각 행에 마련된 제2 선택선(96)을 갖춘다. 또한 메모리 회로(120)는 각 노선마다 마련된 스위치(83, 84, 85, 86)를 갖춘다. 본 예에서 각 스위치는 FET이다.
각 열의 제1 선택선(94)은 상기 열의 스커미온 메모리 회로(30)의 각각의 외주 전극(12)에 연결된다. 각각의 스커미온 메모리 회로(30)의 외주 전극(12)은 여러 위치에서 제1 선택선(94)과 전기적으로 연결된다. 스위치(84)가 온(On) 상태가 된 경우, 상기 라인의 각각의 외주 전극(12)에 소정의 전압을 인가한다.
각 행의 제2 선택선(96) 그 행의 스커미온 메모리 회로(30)의 각각의 내주 전극(14)에 연결된다. 각각의 스커미온 메모리 회로(30)에서 내주 전극(14)은 여러 위치에서 제2 선택선(96)과 전기적으로 연결된다. 스위치(86)는 온 상태가 된 경우, 상기 행의 각 내주 전극(14)에 소정의 전압을 인가한다.
스위치(84) 및 스위치(86)에 의해 임의의 스커미온 메모리 회로(30)를 선택할 수 있다. 스위치 84 및 스위치 86에 의해 선택된 스커미온 메모리 회로(30)의 외주 전극(12) 및 내주 전극(14) 사이에는 소정의 전류가 흐른다. 따라서 폐경로 형상 자성체(10)에 존재하는 다수의 스커미온(40)들이 일정한 간격을 유지하면서 일정한 속도로 폐경로 형상 자성체(10)를 주회된다. 따라서 어떤 스커미온 메모리 회로(30)를 선택하여 스커미온(40)을 전송할 수 있다.
쓰기 라인(93)은 각각의 열에서 스커미온 메모리 회로(30)의 제1 전류 경로(16-1)를 직렬로 연결한다. 즉, 하나의 스커미온 메모리 회로(30)에 배선된 쓰기 라인(93)은 다른 스커미온 메모리 회로(30)에 배선된 쓰기 라인(93)과 동일한 선이다. 스위치(83)은 온 상태가 된 경우, 상기 열의 쓰기 라인(93)에 소정의 쓰기 전류 펄스를 흘린다. 즉, 직렬로 연결된 각각의 제1 전류 경로(16-1)에 쓰기 전류 펄스가 흐른다.
그러면 상기 라인의 각각의 스커미온 메모리 회로(30)에는 스커미온(40)이 발생한다. 먼저 쓰기에 필요한 복수의 스커미온 메모리 회로(30) 열의 제1 전류 경로(16-1)에 전류를 인가한다. 선택된 복수의 스커미온 메모리 회로(30)의 열에 하나의 스커미온(40)이 발생한다. 이 스커미온(40)은 데이터의 시작을 나타내는 헤더 패턴이다. 이 헤더 패턴은 복수의 스커미온(40)일 수 있다.
그런 다음 데이터를 기록할 스커미온 메모리 회로(30)를 스위치(84) 및 (86)를 이용하여 선택한다. 스커미온(40)은 폐경로 형상 자성체(10)를 주회하기 시작한다. 헤더 패턴을 나타내는 스커미온이 제1 전류 경로(16-1)를 통과한 후 데이터 패턴에 따른 타이밍에서 쓰기 전류 펄스를 흘린다. 헤더 패턴을 앞에 추가하여 데이터 패턴에 따른 스커미온(40)의 패턴을 폐경로 형상 자성체(10)에 발생시킬 수 있다.
그 결과로, 데이터를 기록할 스커미온 메모리 회로(30)에서 모든 스커미온(40)들은 폐경로 형상 자성체(10)를 주회한다. 데이터 패턴에 따른 타이밍에서 쓰기 전류 펄스를 인가하여 데이터 패턴에 따라 스커미온(40)의 패턴을 폐경로 형상 자성체(10)에 발생시킬 수 있다.
또한 데이터를 기록하지 않을 스커미온 메모리 회로(30)의 외주 전극(12) 및 내주 전극(14) 사이에는 전류를 인가하지 않는다. 따라서 상기 스커미온 메모리 회로(30)에서 헤더 패턴의 스커미온(40)은 폐경로 형상 자성체(10) 상에서 이동하지 않는다. 이 상태에서 데이터 패턴에 따라 순차적으로 전류 펄스가 인가되어도 상기 스커미온 메모리 회로(30)에는 스커미온(40)이 발생하지 않는다. 따라서 데이터를 기록하지 않을 스커미온 메모리 회로(30)에는 데이터 패턴에 따라 스커미온(40)이 발생하지 않는다.
헤더 패턴도 삭제가 가능하다. 데이터를 기록하기 위해 선택된 열에서, 헤더 패턴의 선두에 있는 스커 미온(40)이 제1 전류 경로(16-1)에 위치되도록 하나의 스위치(84) 및 다른 하나의 스위치(86)를 통해 선택된 전류를 인가한다. 헤더 패턴의 스커미온(40)은 제1 전류 경로(16-1)의 작은 전류 펄스에 의해 삭제될 수 있다. 그것은 복수의 헤더 패턴을 나타내는 복수의 스커미온일 수도 있다.
이러한 구성에 의해, 임의의 스커미온 메모리 회로(30)에 임의의 데이터 패턴을 쓸 수 있다. 또한, 메모리 회로(120)는 NAND 플래시 메모리와 마찬가지로, 하나의 쓰기 라인(93) 및 하나의 스위치(83)를 사용하여 스커미온 메모리 회로(30)의 다수의 비트 위치에 데이터를 쓸 수 있다. 또한, 하나의 쓰기 라인(93) 및 하나의 스위치(83)를 이용하여 다수의 스커미온 메모리 회로(30)에 데이터를 쓸 수 있다.
워드 라인(95)은 각 열의 스커미온 메모리 회로(30)의 센서(72)들을 직렬로 연결한다. 즉, 하나의 스커미온 메모리 회로(30)에 배선된 워드 라인(95)은 다른 스커미온 메모리 회로(30)에 배선된 워드 라인(95)과 동일한 선이다. 본 예의 센서(72)는 TMR 소자를 가진다. 본 예에서는 각 단의 스커미온 메모리 회로(30)의 외주 전극(12)이 다음 단의 TMR 소자에 연결되어 각각의 센서(72)들은 직렬로 연결된다. 또한 워드 라인(95)은 판독 회로(98)에 연결된다. 스위치(85)는 온 상태가 된 경우, 상기 열의 워드 라인(95)에 소정의 전압을 인가한다. 판독 회로(98)는 워드 라인(95)에 흐르는 전류를 측정한다.
센서(72)에 대응하는 위치에 스커미온(40)이 존재하는 경우, TMR 소자의 저항 값이 커지고, 판독 회로(98)의 감지 전류가 작아진다. 본 예에서는 복수의 TMR 소자가 직렬로 연결되므로 판독 회로(98)에 검출된 전류에 대응하는 저항 값은 복수의 TMR 소자의 저항 값의 합이 된다.
본 예에서는 데이터를 읽을 스커미온 메모리 회로(30)는 하나의 스위치(84) 및 다른 하나의 스위치(86)에 의해 선택된다. 그러면 데이터를 읽을 스커미온 메모리 회로(30)의 모든 스커미온(40)이 폐경로 형상 자성체(10)를 주회한다. 한편, 데이터를 읽지 않는 스커미온 메모리 회로(30)의 외주 전극(12) 및 내주 전극(14) 사이에 전류를 인가하지 않는다. 따라서 상기 스커미온 메모리 회로(30)의 스커미온(40)은 이동하지 않는다.
이런 상태에서 판독 회로(98)에 의해, 워드 라인(95)에 흐르는 전류의 시간 변화를 감지한다. 상기 시간 변화는 선택된 스커미온 메모리 회로(30)의 스커미온(40)의 배열 패턴에 대응한다. 또한, 선택되지 않은 스커미온 메모리 회로(30)의 스커미온(40)은 이동하지 않는다. 따라서 데이터를 읽을 때 선택되지 않은 스커미온 메모리 회로(30)의 스커미온(40)의 배열 패턴은 전류 변화에 영향을 주지 않는다. 따라서 선택된 스커미온 메모리 회로(30)의 데이터를 읽을 수 있다.
이러한 구성에 의해, 임의의 스커미온 메모리 회로(30)에서 데이터 패턴을 읽을 수 있다. 하나의 워드 라인(95) 및 하나의 스위치(85)를 이용하여 스커미온 메모리 회로(30)의 다수의 비트 위치에서 데이터를 읽을 수 있다. 또한, 하나의 워드 라인(95) 및 하나의 스위치(85)를 이용하여 다수의 스커미온 메모리 회로(30)로부터 데이터를 읽을 수 있다. 스커미온 메모리 회로(30)는 시프트 레지스터 기능을 가진 메모리로 사용할 수 있다.
또한 각 스커미온 메모리 회로(30)의 스커미온(40)을 삭제하는 경우, 제1 선택선(94) 및 제2 선택선(96) 사이에 소정의 전류 밀도의 일괄 삭제용 전류를 인가한다. 그러면 하나의 스위치(84) 및 다른 하나의 스위치(86)에 의해 선택된 스커미온 메모리 회로(30)의 모든 스커미온(40)들이 일괄 삭제된다. 메모리 회로(120)에 스커미온 삭제를 위한 배선을 추가할 필요가 없다. 또한 플래시 메모리의 사양과 동일하다. 또한 여러 스커미온 메모리 회로(30)를 동시에 선택하여 스커미온(40)을 일괄 삭제할 수 있다. 일괄 삭제 시간은 1 나노초 정도로 고속이다.
또한, 도 31의 예에서는 제1 선택선(94)이 외주 전극(12)에 연결되고 제2 선택선(96)이 내주 전극(14)에 연결되어 있다. 이에 대해 제1 선택선(94)이 내주 전극(14)에 연결되고 제2 선택선(96)이 외주 전극(12)에 연결될 수도 있다.
이상과 같이 메모리 회로(120)는 메모리 기능을 실현하는 데 필요한 배선 수를 대폭 줄일 수 있다. 예를 들면, 하나의 스커미온 메모리 회로(30)에 4개의 배선 수(쓰기 라인(93), 제1 선택선(94), 워드 라인(95) 및 제2 선택선(96))가 제공될 수 있다. 또한 4개의 배선 스위치도 하나의 스커미온 메모리 회로(30)에 사용될 수 있다. 또한 스커미온 메모리 회로(30)를 매트릭스 형태로 배치하는 경우, 각 열에 대해 쓰기 라인(93), 제1 선택선(94) 및 워드 라인(95)을 만들어도 좋고, 각 행에 대해 제2 선택선(96)이 설치되어도 좋다.
하나의 스커미온 메모리 회로(30)가 기억하는 정보는 몇 K 비트 정도일 수 있다. 즉 4개의 배선 수와 4개의 FET 수로 몇 K 비트의 정보를 기억하는 메모리 기능을 실현할 수 있다. 스커미온 메모리 회로(30)를 이용한 메모리 회로는 NAND형 FET 메모리에 비교한다. 현재 NAND형 FET 메모리는 실용화된 메모리이다.
NAND형 FET 메모리는 소스, 드레인을 가지는 변형 게이트 FET 구조를 가지는 메모리이다. 변형 게이트 구조의 FET의 소정의 특정 1열에서 쓰기 및 읽기용 배선은 하나의 비트 라인일 수 있다. 그러나 NAND 형 메모리는 변형 게이트 FET를 선택하는 워드 라인은 각 변형 게이트 FET에 1개 필요하다). 지금 1K 비트 메모리를 NAND형 메모리로 실현하는 경우, NAND 형 메모리를 32 × 32 매트릭스 배열한다.
셀 선택용의 배선 수는 각 열(비트 선)과 각 행(워드 라인)에 각각 필요하기 때문에 62개가 된다. 하나의 비트 라인에서 데이터 쓰기, 읽기가 가능하다는 것은 NAND 회로의 특징이다. 반면에, 1K 비트 메모리가 하나의 스커미온 메모리 회로(30)에서 제공하면 쓰기 라인 1개, 읽기 선 1개, 선택선 2개의 총 4개로도 좋다. 스위치하는 FET 개수도 4개로도 좋다.
따라서 스커미온 메모리 회로(30)는 NAND 형 FET 메모리에 비해 250 분의 1로 줄어들 수 있다. 또한 집적도를 크게 향상시킬 수 있다. 1K 비트 메모리는 복수의 스커미온 메모리 회로(30)로 구성될 수 있다. 이 경우에도 배선 수에 있어서 NAND 형 메모리보다 큰 우위를 확보할 수 있다. 또한, 전술한 바와 같이 스커미온 메모리 회로(30) 데이터의 쓰기, 읽기 선은 여러 스커미온 메모리 회로(30)들과 공유할 수 있다. 또한 이 점에서 스커미온 메모리 장치는 NAND형 메모리보다 배선 수, FET 수를 크게 줄일 수 있어 고집적화에 크게 기여할 수 있다.
스커미온 메모리 장치(100)의 기록 시간은 1 나노초 이하이다. 데이터 삭제 시간은 1 나노초 정도이다. 또한 여러 스커미온 회로를 일괄 삭제하는 데 걸리는 시간은 1 나노초 정도이다. 이것은 현재 실용화되어 있는 NAND 플래시 메모리와 같은 일괄 삭제 기능이다. 그러나 NAND 플래시 메모리의 쓰기, 삭제 시간은 마이크로초 정도의 시간을 요구한다. 스커미온 메모리 장치(100)는 쓰기, 삭제 시간의 3자리 이상 고속화가 가능해진다. 또한 TMR 소자의 경우 읽기 속도가 몇 나노초 정도이며, 고속 읽기도 가능하다.
한편, 하나의 스커미온(40)을 가지는 스커미온 메모리 셀을 이용하는 경우, 각 스커미온 메모리 셀에 1 비트의 정보가 저장된다. 각 스커미온 메모리 셀에서 스커미온(40)의 유무가 1 비트의 정보가 된다.
1K 비트 RAM을 제공하는 경우, 1 비트의 스커미온 메모리 셀을 32 × 32 매트릭스로 배열하면 셀 선택의 배선 수는 행과 열에서 각각 필요하기 때문에 62개가 된다. 또한 센서용 배선도 행과 열 중 하나에 적어도 하나가 필요하기 때문에 총 94 개의 배선 수가 된다.
또한, 이러한 배선의 온, 오프를 제어하는 FET 스위치(94)가 필요하다. 1K 비트의 정보를 저장할 수 있는 스커미온 메모리 회로(30)는 4개의 배선 및 4개의 스위치에 의해 회로를 구성할 수 있다. 즉, 1 비트의 스커미온 메모리 셀을 이용하면 1K 비트의 스커미온 메모리 회로(30)에 비해 배선 및 스위치가 23배 정도 더 필요하다. 이러한 배선 수와 FET수의 차이는 스커미온 메모리 회로(30)에 발생 가능한 스커미온 수가 증가됨에 따라 더 커진다.
즉, 스커미온 메모리 회로(30)를 이용하면, 메모리 회로(120)의 집적도를 크게 향상시킬 수 있다. 또한 스커미온 메모리 회로(30)가 RAM과 같은 임의의 주소를 선택하여 비트 정보를 읽을 경우, 상기 부분의 스커미온(40)은 센서(72)의 위치까지 주회 전송해야 한다, 예를 들면 시프트 레지스터 등의 같이 연속적으로 데이터를 읽을 경우, 주회 전송 시간을 생략할 수 있다. 따라서 스커미온 메모리 회로(30)는 시프트 레지스터의 메모리로 특히 유용하다.
또한, 메모리 회로(120)는 다중 비트를 병렬로 처리하는 경우에 특히 효과적이다. 예를 들어, 8비트 정보의 각 비트를 동시에 처리하는 경우, 8개의 제1 선택선(94)이 동시에 선택된다. 또한 하나의 제2 선택선(96)이 선택된다. 이로써 8개의 스커미온 메모리 회로(30)가 선택될 수 있다. 그리고 8개의 쓰기 라인(93)에 8비트의 정보를 입력하여 8비트 정보의 각 비트를 병렬로 기록할 수 있다. 또한, 8비트의 정보를 기록하는 경우 다음의 제2 선택선(96)을 선택하여도 좋고, 제2 선택선(96)을 변경하지 않고 스커미온(40)를 주회시킬 수 있다.
또한, 스커미온 메모리 회로(30)는 스커미온(40)의 생성 및 삭제를 여러 번 실시하여도 열화되지 않는다. 스커미온(40)의 생성 및 삭제에서 전자 등의 이동을 전혀 수반하지 않는다. 따라서 스커미온 메모리 회로(30)는 정보의 쓰기 및 삭제 횟수의 제한이 없다. 즉 인듀어런스(내구성)가 무한대이다.
또한, 스커미온 메모리 회로(30)는 데이터 보존(유지) 성능을 크게 향상시킬 수 있다. 국소적인 강력한 자기장을 인가하지 않는 한, 한 번 발생한 스커미온(40)은 사라지지 않고 안정적으로 존재한다. 일반적으로 자성체가 나노 크기 정도로 미세화되면 자성체의 자기 모멘트는 열 교란을 받는다. 10년 이상의 메모리 보존이 요구되는 LSI에서 이 자기 모멘트의 열 교란에 대한 내성은 매우 중요한 해결해야 할 과제이다. 스커미온 메모리 회로(30)에서는, 폐경로 형상 자성체(10)의 하단에 외부인가 되는 자화막(자기장 발생부(20))가 설치된다. 자기장 발생부(20)의 수직 자화 막의 자기 모멘트는 2차원 평면에서 몇 μ2에서 수 mm2까지의 큰 면적에 부설된다. 자기장 발생부(20)의 자화막의 자기 모멘트가 열 교란을 받아서 자기 모멘트가 반전되는 것은 아니다.
따라서 자기장 발생부(20)의 자기 모멘트에서 발생하는 자기장은 열 요동(thermal fluctuation)의 영향을 받지 않기 때문에, 생성된 스커미온(40)이 자계 포텐셜을 지키고 그 자기 모멘트를 유지할 수 있다. 이 두 기능은 예를 들어, 높은 전압인가에 의한 전자 주입이나 추출에 따른 산화막의 열화에 의한 플래시 메모리의 쓰기 횟수의 제한이나 유지 성능 저하 등의 문제를 단번에 해결한다. MRAM의 나노 크기 자성체의 자기 모멘트의 열 교란에 대한 내성의 저하에도 유효하다. 특허 문헌 1의 레이스 트랙의 구현에 있어서도 상기의 심각한 문제가 발생한다.
도 32는 스커미온 메모리 장치를 구비한 고체 전자 장치(200)의 구성 예를 나타낸 모식도이다. 스커미온 메모리 장치를 구비한 고체 전자 장치(200)는 스커미온 메모리 장치(100)와 고체 전자 장치(210)를 구비한다. 스커미온 메모리 장치(100) 대신 스커미온 메모리 장치(110)를 포함할 수 있다. 고체 전자 장치(210)는 예를 들어 중앙 처리 장치로서 기능한다. 고체 전자 장치(210)는 스커미온 메모리 장치(100)와 동일한 칩에 형성되어 있다. 스커미온 메모리 장치(100 및 110)는 도 1 내지 도 31에서 설명한 스커미온 메모리 장치(100 및 110)이다. 고체 전자 장치(210)는 예를 들어 CMOS-FET 장치이다. 고체 전자 장치(210)는 스커미온 메모리 장치(100 또는 110)에 데이터 쓰기 및 스커미온 메모리 장치(100 또는 110)에서 데이터의 읽기 중 적어도 하나의 기능이 있다.
도 33은 데이터 기록 장치(300)의 구성 예를 나타낸 모식도이다. 데이터 기록 장치(300)는 스커미온 메모리 장치(100 또는 110)와 입출력 장치(310)를 구비한다. 데이터 기록 장치(300)는 예를 들어 하드 디스크 대체 메모리 장치 또는 USB 메모리 등의 메모리 장치이다. 입출력 장치(310)는 스커미온 메모리 장치(100 또는 110)에 외부로부터의 데이터 쓰기 및 스커미온 메모리 장치(100 또는 110)에서 데이터를 읽고 외부로 출력하는 기능 중 적어도 하나를 가진다.
스커미온(40)에 의한 비트 정보는 자기 모멘트를 유도할 수 있는 폐경로 형상 자성체(10)를 기억 매체로 하면서 전류로 유도된 자기장에 의해 직접 쓰고 지울 수 있다. 본 명세서에서 설명한 스커미온 메모리 장치(100 또는 110)의 기록 방법은 대용량 자기 메모리인 하드 디스크 등의 전자 기기의 모터 구동 부하를 없앨 수 있을 뿐만 아니라, 초고속 기록과 삭제가 가능해진다. 따라서 스커미온 메모리 장치(100 또는 110)는 미래에 현재의 하드 디스크 등의 대용량 데이터 기록 장치를 대체할 가능성이 크다. 또한 전기적인 정보를 쓰거나 지울 수 있는 플래시 메모리에서 특히 최근 대용량의 기록 용량이 요구되고 있는 가운데 스커미온(40)을 적용한 스커미온 메모리 회로(30)는 많은 장점을 발휘할 수 있다.
예를 들어, 프로세서(410)는 디지털 신호를 처리하는 디지털 회로를 가진다. 프로세서(410)는 스커미온 메모리 장치(100 또는 110)에 데이터 쓰기 및 스커미온 메모리 장치(100 또는 110)에서 데이터 읽기의 적어도 하나의 기능이 있다.
도 34는 데이터 처리 장치(400)의 구성 예를 나타낸 모식도이다. 데이터 처리 장치(400)는 스커미온 메모리 장치(100 또는 110)와 프로세서(410)를 구비한다. 스커미온 메모리 장치(100 또는 110)는 CPU 기능을 구성하는 CMOS-FET(90)과 적층한 대용량 비휘발성 메모리인 스커미온 메모리 장치(100 또는 110)를 동일한 칩 내에 가질 수 있다. 따라서 CPU의 처리 시간의 단축, 고속화가 실현되어 CPU의 소비 전력을 크게 줄일 수 있다.
즉 PC 시작 시 기본 OS 등의 HD에서 호출, 외부 SRAM과 DRAM 등의 쓰기, 읽기 등의 처리 시간을 대폭 단축 가능하며, CPU 타임의 감소(대폭 고속화)에 공헌한다. 그 결과 대폭 소비전력이 낮은 CPU를 실현할 수 있다. 또한 대규모 비휘발성 메모리인 스커미온 메모리 장치(100 또는 110)는 메모리 유지를 위한 전력 소모가 제로이다. 스커미온(40)의 자기 모멘트의 방향은 토폴로지 측면의(topological) 안정성을 갖기 때문에 외부로부터의 일체의 전력 공급을 필요로 하지 않는다. DRAM 메모리는 데이터 새로 고침이 필요하며, SRAM도 휘발성이기 때문에 지속적인 전력 투입이 필요하다. 플래시 메모리는 데이터 액세스 타임이 길기 때문에 CPU와 직접 데이터를 교환할 수 없다.
스커미온(40)은 이에 할당될 비트 정보를 전기적으로 쓰고 지울 수 있다. 그리고 이 스커미온(40)에 따른 비트 정보를 기록하는 시간과 삭제 시간을 나노초 정도로 달성할 수 있다. 이러한 스커미온(40)에 의한 고속 대용량 비휘발성 메모리의 실현은 현재 많은 전자 기기에서 요구되는 대규모 정보의 고속 처리 능력을 크게 향상시킨다.
특히 스커미온(40)을 적용한 스커미온 메모리 회로(30)는 자기 모멘트를 기록 수단으로 이용하는 것이기 때문에, 기록을 삭제하고 쓰는 소위 재기록이 몇 번이라도 가능하다. 또한 자기 모멘트를 기록 수단으로 이용하는 것이기 때문에, 기록 유지 상태를 오랫동안 안정된 상태로 유지할 수 있다. 스커미온(40)을 적용한 스커미온 메모리 회로(30)는 쓰기와 삭제 동작 시간을 최대한 단축시킬 수 있으며, 그 시간은 서브 나노초까지 단축될 수 있다. 그 결과 현재의 DRAM 이상의 고속의 기록 및 삭제 동작을 실현시킬 수 있다. 또한 이러한 스커미온 메모리 장치(100 또는 110)를 PC 등의 전자 기기에 적용하여 그 사용 환경을 크게 향상시킬 수 있다.
구체적으로는, 전자 기기에 전원 투입에서부터 운전가능하게 될 때까지의 시작 시간의 단축, 응답 속도의 향상을 실현할 수 있는 쾌적한 사용 환경을 사용자에게 제공할 수 있게 된다. 이 스커미온 메모리 장치(100 또는 110)를 적용한 전자 기기의 전력 절약이 실현될 수 있기 때문에, 구비된 배터리 수명의 연장을 제공할 수 있다. 이것은 스커미온 메모리 장치(100 또는 110)를 적용하는 모바일 전자 기기에 더욱 획기적인 사양을 사용자 측에 제공할 수 있게 된다. 덧붙이자면, 전자 기기로는 개인용 컴퓨터, 화상 기록 장치 등을 비롯한 어떠한 것이라도 좋다.
도 35는 통신 장치(500)의 구성 예를 나타낸 모식도이다. 통신 장치(500)는 예를 들어 휴대 전화, 스마트 폰, 태블릿형 단말기 등 외부와의 통신 기능을 가지는 장치 전반을 가리킨다. 통신 장치(500)는 휴대용일 수 있고, 비휴대용일 수도 있다. 통신 장치(500)는 스커미온 메모리 장치(100 또는 110)와 통신부(510)를 구비한다.
통신부(510)는 통신 장치(500)의 외부와의 통신 기능을 가진다. 통신부(510)는 무선 통신 기능을 가지거나, 유선 통신 기능을 가지거나, 무선 통신 및 유선 통신의 쌍방의 기능을 가질 수 있다. 통신부(510)는 외부로부터 수신한 데이터를 스커미온 메모리 장치(100 또는 110)에 쓰는 기능, 스커미온 메모리 장치(100 또는 110)에서 읽은 데이터를 외부로 전송하는 기능 및 스커미온 메모리 장치(100 또는 110)에 기억된 제어 정보에 따라 동작하는 기능 중 적어도 하나를 가진다.
또한 스커미온 메모리 장치(100 또는 110)를 디지털 카메라 등의 전자 기기에 적용하여 동영상을 대용량에 걸쳐 기록하는 것이 가능해진다. 또한 스커미온 메모리 장치(100 또는 110)를 4K 텔레비전 수상기 등의 전자 기기에 적용하여 그 이미지 기록의 대용량화를 실현하는 것이 가능해진다. 그 결과, 텔레비전 수상기에서 외장 하드 연결의 필요성을 없앨 수 있게 된다. 또한 스커미온 메모리 장치(100 또는 110)는 하드 디스크를 비롯한 데이터 기록 장치에 적용될 뿐만 아니라 데이터 기록 매체로 구체화 될 수도 있다.
또한 자동차용 내비게이션 시스템 등의 전자 기기에 대해서도 이 스커미온 메모리 장치(100 또는 110)를 적용하여 더욱 고기능화를 실현하는 것이 가능하며, 대량의 지도 정보를 쉽게 저장하는 것이 가능해진다 .
또한 스커미온 메모리 장치(100 또는 110)는 자주 구동 장치, 비행 장비, 우주 비행 장치를 실용화하는 데 큰 영향을 가져올 것으로 기대된다. 즉, 비행 장치의 복잡한 제어 처리, 날씨 정보 처리, 고해상도의 화질로 이루어진 영상의 제공에 의해 승객에 대한 서비스에 충실할 수 있다, 심지어 우주 비행 장치의 제어나 관찰한 화상 정보의 방대한 기록 정보를 기록하여 인류에 많은 지식을 가져다 줄 것이다.
이 스커미온 메모리 장치(100 또는 110)는 고속 대용량 비휘발성 메모리로서, 우리의 생활 환경에 막대한 공헌을 담당하는 메모리로서 그 가능성을 가진 메모리이다.
본 발명에서 공개한, 다수의 스커미온을 사용한 스커미온 메모리인 스커미온 메모리 회로는 나노 스케일의 자기 구조인 스커미온이 폐경로 형상의 자성체에서 주회 전송하는 스커미온 생성부의 개수 및 센서의 개수가 대폭 생략될 수 있는 특징이 있다. 또한 스커미온 메모리 회로는 정보를 담당하는 스커미온을 순차적으로 전송하는 마그네틱 시프트 레지스터로서의 특징이 있다. 따라서 대용량 정보 저장 매체로의 응용이 기대되고 전자 장치의 메모리 장치로서 중요하다.
1 ... 마그네틱 시프트 레지스터 2 ... 자기 센서, 10 ... 폐경로 형상 자성체 12 ... 외주 전극, 14 ... 내주 전극, 16 ... 전류 경로 20 · · 자기장 발생부, 30 ... 스커미온 메모리 회로, 40 ... 스커미온, 50 ... 전류 경로 전원, 52 ... 전원 70 ... 측정부, 72 ... 센서 83, 84, 85, 86 ... 스위치, 90 ... FET, 91 ... FET, 92 ... FET, 93 ... 쓰기 라인, 94 ... 제1 선택선, 95 ... 워드 라인, 96 ... 제2 선택선, 98 ... 판독 회로 100 ... 스커미온 메모리 장치, 110 ... 스커미온 메모리 장치, 120 ... 메모리 회로 160 ... 자성체 층, 161 ... 절연체, 165 ... 자성체 보호층, 166 ... 자성체 보호막, 167 ... 제1 비아, 170 ... 제1 배선층, 171 ... 제1 배선, 172 ... 제1 배선 보호막, 173 ... 제2 비아, 175 ... 제2 배선층, 176 ... 제2 배선, 177 ... 제2 배선 보호막, 200 .. · 스커미온 메모리 장치를 구비한 고체 전자 장치, 210 ... 고체 전자 장치, 300 ... 데이터 기록 장치, 310 ... 입출력 장치, 400 ... 데이터 처리 장치, 410 ... 프로세서, 500 ... 통신 장비, 510 ... 통신부

Claims (23)

  1. 스커미온이 발생 가능한 박막 형태의 폐경로 형상 자성체를 구비하고
    상기 폐경로 형상 자성체는 박막 평면 상에 폭(W)과 길이(L)를 가지며, 또한, 상기 길이(L)의 양단부가 연결되고, 상기 스커미온이 주회 전송되는 폐경로 형상을 가지는
    스커미온 메모리 회로.
  2. 제1항에 있어서
    상기 폐경로 형상 자성체는
    상기 폐경로 형상 자성체의 폐경로 형상면의 내주를 규정하는 내주 측 단부와
    외주를 규정하는 외주 측 단부; 를 가지며,
    상기 스커미온 메모리 회로는
    상기 폐경로 형상 자성체의 연장 방향과 평행한 면에서
    상기 폐경로 형상 자성체의 상기 내주 측 단부에 연결된 비자성 금속으로 이루어진 내주 전극과
    상기 폐경로 형상 자성체의 상기 외주 측 단부에 연결된 비자성 금속으로 이루어진 외주 전극
    을 가지며,
    상기 스커미온 메모리 회로는 상기 내주 전극과 상기 외주 전극 사이에 흐르는 전류의 방향이 상기 스커미온을 전송하는 방향에 대해서 수직으로 배치된 가로 전송 배치인,
    스커미온 메모리 회로
  3. 제2항에 있어서,
    상기 내주 전극과 상기 외주 전극 사이에 전류를 인가함으로써 상기 폐경로 형상 자성체에 하나 또는 복수의 상기 스커미온이 주회 전송되는
    스커미온 메모리 회로.
  4. 제2항 또는 3항에 있어서
    상기 폐경로 형상 자성체의 폭(W)은, 상기 스커미온의 직경을 λ라고 했을 때,
    W> 0.5λ
    인 스커미온 메모리 회로.
  5. 제2항 내지 4항 중 어느 한 항에 있어서,
    상기 주회 전송되는 복수의 상기 스커미온들의 간격(d), 상기 스커미온의 직경을 λ라고 했을 때,
    d ≥ 0.5·λ
    인 스커미온 메모리 회로.
  6. 제 2항 내지 제5 항 중 어느 한 항에 있어서,,
    상기 주회 전송되는 복수의 상기 스커미온의 간격을 d라고 하고, 상기 스커미온의 직경을 λ라고했을 때,
    d ≥ 2·λ
    인 경우,
    복수의 상기 스커미온은 간격(d)을 유지하면서 주회 전송되는
    스커미온 메모리 회로.
  7. 제 2항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 폐경로 형상 자성체의 자기 교환 상호 작용의 크기를 J라고 하고, 복수의 상기 스커미온이 주회 전송될 때의 상기 전류의 전류 밀도를 Jd라고 할 때,
    상기 내주 전극 및 상기 외주 전극 사이에 흐르는 전류의 전류 밀도(Jc)는
    Jc ≥ 2·Jd
    이며 주회 전송되는 복수의 상기 스커미온을 모두 삭제하는
    스커미온 메모리 회로.
  8. 제7항에 있어서
    복수의 상기 스커미온을 모두 삭제하는 경우, 상기 전류 밀도(Jc)의 인가 시간(t)을
    t ≥ 6000(1 / J)
    으로 하는 스커미온 메모리 회로.
  9. 제2항 내지 제8항 중 어느 한 항에 있어서,
    상기 폐경로 형상 자성체의 일 면에서 하나 이상의 전류 경로를 더 구비하고,
    상기 전류 경로에 전류를 인가하여 하나 또는 복수의 상기 스커미온을 생성 또는 삭제하고,, 혹은 상기 스커미온의 전송 속도를 가속 또는 감속시키는
    스커미온 메모리 회로.
  10. 제 9항에 있어서,
    상기 하나 이상의 전류 경로 중 제1 전류 경로는 상기 폐경로 형상 자성체의 폭 및 길이 방향과 동일한 방향의 폭(W1)과 길이(L1)가 상기 스커미온의 직경(λ)에 대해
    0.75·λ ≥ W1 > 0.2·λ, 또한, 0.5·λ ≥ L1 > 0.1·λ
    의 범위에 있는 단부 영역을 둘러싸고 있으며,
    상기 제1 전류 경로에 제1 방향의 전류를 흐르게 함으로써 발생하는 자기장에 의해 상기 단부 영역의 자기장(Ha)이
    0.01J ≥ Ha
    (단, J는 상기 폐경로 형상 자성체의 자기 교환 상호 작용의 크기를 나타낸다)
    가 되는 경우, 상기 폐경로 형상 자성체에 상기 스커미온을 생성하는 스커미온 메모리 회로.
  11. 제9항 또는 제10항에 있어서
    상기 하나 이상의 전류 경로 중 제1 전류 경로는 상기 폐경로 형상 자성체의 폭 및 길이 방향과 동일한 방향의 폭(W1)과 길이(L1)가 상기 스커미온의 직경(λ)에 대해
    0.75·λ ≥ W1 > 0.2·λ, 또한, 0.5·λ ≥ L1 > 0.1·λ
    의 범위에 있는 단부 영역을 둘러싸고 있으며,
    상기 제1 전류 경로에 제2 방향의 전류를 흐르게 함으로써 발생하는 자기장에 의해 상기 단부 영역의 자기장(Ha)이
    0.024J ≥ Ha > 0.01J
    (단, J는 상기 폐경로 형상 자성체의 자기 교환 상호 작용의 크기를 나타낸다)
    가 되는 경우, 상기 폐경로 형상 자성체의 상기 스커미온을 삭제하는 스커미온 메모리 회로.
  12. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 하나 이상의 전류 경로 중 제2 전류 경로는 상기 폐경로 형상 자성체의 폭 및 길이 방향과 동일한 방향의 폭(W2)과 길이(L2)가 상기 스커미온의 직경(λ)에 대해,
    0.2·λ ≥ W2, 또한, L2 ≥ λ,
    의 범위에 있는 단부 영역을 둘러싸고 있으며,
    상기 제2 전류 경로에 전류를 흐르게 함으로써 발생되는 자기장에 의해 상기 폐경로 형상 자성체를 주회 전송하는 하나 또는 복수의 상기 스커미온의 전송 속도가 가속 또는 감속되는
    스커미온 메모리 회로.
  13. 제 1항 내지 12 중 어느 한 항에 있어서,
    상기 폐경로 형상 자성체는 인가 자기장에 따라 상기 스커미온이 발생되는, 스커미온 결정상과 강자성상이 적어도 발현되는 스커미온 메모리 회로.
  14. 제 1항 내지 제 13항 중 어느 한 항에 있어서,
    상기 폐경로 형상 자성체는 카이럴 자성체, 다이폴 자성체, 불규칙한(frustrated) 자성체 또는 자성 재료와 비자성 재료의 적층 구조 중 하나로 이루어진 스커미온 메모리 회로.
  15. 매트릭스 형태로 배열된 제 9항 내지 제 12항 중 어느 한 항의 복수의 스커미온 메모리 회로
    상기 폐경로 형상 자성체의 상기 내주 전극을 선택하는 제1 선택선 및 상기 제1 선택선에 설치된 스위치,
    상기 폐경로 형상 자성체의 상기 외주 전극을 선택하는 제2 선택선 및 상기 제2 선택선에 설치된 스위치
    상기 하나 이상의 전류 경로에 전류를 인가하는 하나 이상의 쓰기 라인 및 상기 쓰기 라인에 설치된 스위치
    상기 스커미온을 검출하는 센서,
    상기 센서에 연결된 워드 라인 및 상기 워드 라인에 설치된 스위치
    상기 워드 라인의 신호를 검출하는 검출 회로,
    상기 폐경로 형상 자성체에 제1 자기장을 인가하는 자기장 발생부,
    를 구비하는 스커미온 메모리 장치.
  16. 제 15항에 있어서,
    하나의 상기 스커미온 메모리 회로에 배선(연결)된 상기 스커미온을 생성하기 위한 상기 쓰기 라인은 다른 상기 스커미온 메모리 회로의 상기 쓰기 라인과 공통되는 스커미온 메모리 장치.
  17. 제 15항 또는 제 16항에 있어서,
    하나의 스커미온 메모리 회로에 배선(연결)된 상기 스커미온을 감지하기 위한 상기 워드 라인은, 다른 상기 스커미온 메모리 회로의 상기 워드 라인과 공통되는 스커미온 메모리 장치 .
  18. 제 15항 내지 제 17항 중 어느 한 항에 있어서,
    상기 복수의 스커미온 메모리 회로에서 상기 폐경로 형상 자성체의 폭 방향으로 미리 정해진 전류를 인가하여 상기 복수의 스커미온 메모리 회로의 상기 스커미온을 일괄 삭제하는 스커미온 메모리 장치.
  19. 청구항 제 15 항 내지 제 18 항 중 어느 한 항에 기재된 스커미온 메모리 장치를 2층 이상 적층하는 다층 적층 구조의 스커미온 메모리 장치.
  20. 제 15항 내지 제 19항 중 어느 한 항의 상기 스커미온 메모리 장치와 중앙 처리 장치를 동일 칩 내에 형성한 스커미온 메모리 장치를 구비한 고체 전자 장치.
  21. 제 15항 내지 제 19항 중 어느 한 항의 상기 스커미온 메모리 장치를 구비한 데이터 기록 장치.
  22. 제 15항 내지 제 19항 중 어느 한 항의 상기 스커미온 메모리 장치를 구비한 데이터 처리 장치.
  23. 제 15항 내지 제 19항 중 어느 한 항의 상기 스커미온 메모리 장치를 구비한 통신 장치.
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