KR20160147624A - 수직 반도체 소자 구조물 및 형성 방법 - Google Patents

수직 반도체 소자 구조물 및 형성 방법 Download PDF

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Abstract

수직 전면 게이트(VGAA) 구조물들이 개시된다. 일 실시예에서, 구조물이, 기판 내의 제1 불순물 첨가 영역, 제1 불순물 첨가 영역으로부터 연장되는 제1 수직 채널, 제1 불순물 첨가 영역의 상부 표면 내에 있으며 그리고 제1 수직 채널의 적어도 2개의 측부를 따라 연장되는 제1 금속 반도체 화합물 영역, 및 제1 수직 채널 둘레의 제1 게이트 전극을 포함한다.

Description

수직 반도체 소자 구조물 및 형성 방법{VERTICAL SEMICONDUCTOR DEVICE STRUCTURE AND METHOD OF FORMING}
본 발명은, 수직 반도체 소자 구조물 및 형성 방법에 관한 것이다.
트랜지스터들은 현대 집적 회로들의 주요 구성요소들이다. 점점 더 빠른 스위칭 속도에 대한 요구를 만족시키기 위하여, 트랜지스터들의 구동 전류가 점차 커질 필요가 있다. 동시에, 트랜지스터들의 게이트 길이들은 지속적으로 축소되고 있다. 게이트 길이들을 축소하는 것은, 게이트들에 의한 전류 흐름의 제어가 그와 더불어 양보되는 "쇼트-채널 효과(short-channel effects)"로 알려진 원하지 않는 효과들로 이어진다. 쇼트-채널 효과들 중에, 드레인 유도 장벽 저하(drain-induced barrier lowering: DIBL) 및 서브-임계 경사의 열화(degradation of sub-threshold slope)가 있으며, 이들 양자 모두는 트랜지스터들의 성능 열화를 초래한다.
복수 게이트 트랜지스터 구조(architecture)의 사용은, 채널 상의 게이트의 정전기적 제어를 개선함에 의해 쇼트-채널 효과들의 경감을 도울 수 있다. 그에 따라, FinFET(Fin field effect transistors)이 개발되었다. 채널들의 제어를 추가로 증가시키고, 쇼트-채널 효과들을 감소시키기 위해, 전면 게이트(gate-all-around) 구조물들을 갖는 트랜지스터들이 또한 개발되었으며, 개별적인 트랜지스터 또한 전면 게이트 트랜지스터로 지칭된다. 전면 게이트 트랜지스터에서, 게이트 절연체 및 게이트 전극이 채널 영역을 완전히 둘러싼다. 이러한 배열 형태는 채널의 양호한 제어를 제공하며, 그리고 쇼트-채널 효과들이 감소하게 된다.
본 발명은, 기판 내의 제1 불순물 첨가 영역; 상기 제1 불순물 첨가 영역으로부터 연장되는 제1 수직 채널; 상기 제1 수직 채널의 적어도 2개의 측부를 따라 연장되는, 상기 제1 불순물 첨가 영역의 상부 표면 내의 제1 금속 반도체 화합물 영역; 및 상기 제1 수직 채널 둘레의 제1 게이트 전극을 포함하는 것인, 구조물을 제공한다.
본 개시의 양태들은 첨부되는 도면들과 함께 읽을 때 뒤따르는 상세한 설명으로부터 최상으로 이해된다. 본 산업의 표준 관행에 따라, 다양한 특징부들이 축적대로 도시되지 않는다는 것을 알아야 한다. 실제로, 다양한 특징부들의 치수들은 논의의 명료함을 위해 임의로 증가하게 되거나 감소하게 될 수 있다.
도 1은 일부 실시예들에 따른 공정의 중간 단계에서의 수직 전면 게이트(Vertical Gate-All-Around: VGAA) 소자 구조물들의 평면도이다.
도 2 내지 도 22는 일부 실시예들에 따른 VGAA 소자 구조물들을 형성하기 위한 공정 도중의 중간 단계들의 단면도들이다.
도 23a 및 도 23b는 일부 실시예들에 따라 형성된 VGAA 소자 구조물들의 금속 반도체 화합물 및 소자 배열 형태들에 대한 평면도들이다.
도 24a 및 도 24b는 일부 실시예들에 따라 형성된 VGAA 소자 구조물들의 금속 반도체 화합물 및 소자 배열 형태들에 대한 평면도들이다.
도 25a, 도 25b, 및 도 25c는 일부 실시예들에 따라 형성된 VGAA 소자 구조물들의 금속 반도체 화합물 및 소자 배열 형태들에 대한 평면도들이다.
도 26a 및 도 26b는 일부 실시예들에 따라 형성된 VGAA 소자 구조물들의 금속 반도체 화합물 및 소자 배열 형태들에 대한 평면도들이다.
도 27a, 도 27b, 도 27c, 및 도 27d는 일부 실시예들에 따라 형성된 VGAA 소자 구조물들의 금속 반도체 화합물 및 소자 배열 형태들에 대한 평면도들이다.
도 28a 및 도 28b는 일부 실시예들에 따라 형성된 VGAA 소자 구조물들의 금속 반도체 화합물 및 소자 배열 형태들에 대한 평면도들이다.
뒤따르는 개시는 제공되는 대상의 상이한 특징들을 구현하기 위한, 많은 상이한 실시예들 또는 예들을 제공한다. 구성요소들 및 배열들에 대한 구체적인 예들이 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이들은 단지 예들이며 제한할 의도가 아니다. 예를 들어, 뒤따르는 설명에서 제2 특징부 위의 또는 상의 제1 특징부의 형성은, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태로 형성되는 실시예들을 포함할 수 있으며, 그리고 또한 부가적인 특징부들이, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태에 놓이지 않도록, 제1 특징부 및 제2 특징부 사이에 형성될 수도 있는 실시예들을 포함할 수 있다. 부가적으로, 본 개시는 다양한 예들에서 참조 번호들 및/또는 참조 문자들을 반복할 수 있을 것이다. 이러한 반복은 단순함 및 명료함의 목적을 위한 것이며 논의되는 다양한 실시예들 및/또는 구성들 사이의 관련성을 그 자체가 기술하는 것은 아니다.
또한, "밑에", "아래에", "아래쪽", "위에", "위쪽" 및 이와 유사한 것과 같은, 공간적으로 상대적인 용어들은, 본 명세서에서, 도면에 예시된 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관련성을 설명하기 위한 설명의 용이함을 위해 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향성에 부가하여 사용 또는 작동 중인 디바이스의 상이한 방향성을 포괄하도록 의도된다. 장치는 다르게 지향하게 될 수 있고(90 °회전하게 되거나 다른 방향으로) 본 명세서에서 사용되는 공간적으로 상대적인 기술어들은 마찬가지로 그에 따라 해석될 것이다.
다양한 소자 및 금속 반도체 화합물(종종 규화물로 지칭됨) 구성들을 갖는 수직 전면 게이트(VGAA) 소자들이 다양한 예시적인 실시예들에 따라 제공된다. 실시예들의 일부 변형예들이 논의된다. 다양한 도면들 및 예시적인 실시예들에 전체에 걸쳐, 유사한 참조부호들이 유사한 구성요소들을 지시하기 위해 사용된다. 나아가, 본 명세서에서 논의되는 방법 실시예들은, 특정 순서로 실행되는 것으로 설명될 수 있지만, 다른 방법 실시예들은 임의의 논리적 순서로 실행될 수 있을 것이다.
도 1은 일부 실시예들에 따른 공정의 중간 단계에서의 VGAA 소자 구조물들의 평면도를 도시한다. 소자는, 제1 소자 유형(예를 들어, n-형)을 형성하기 위한 제1 영역(62), 및 제2 소자 유형(예를 들어, p-형)을 형성하기 위한 제2 영역(64)을 포함하는, 기판(60)을 포함한다. 영역들(62, 64)은 수직 채널 구조물들(72)을 포함한다. 일부 실시예에서, 수직 채널 구조물들(72)은, 나노와이어들(nanowires), 복수의 나노와이어들, 복수의 나노막대들(nanobars) 등과 같은 다른 수직 채널 구조물 형상들 및 배열 형태들이 가능하지만, 나노막대들(nanobars)로서 지칭된다. 일부 실시예에서, 수직 채널 구조물들(72)은, 영역들(62, 64) 내에 쌍으로 형성되며, 수직 채널 구조물들(72)의 각각의 쌍은, 쌍 내의 수직 채널 구조물들(72) 양자 모두의 측부들을 둘러싸는 단일 게이트 전극을 갖는다.
도 2 내지 22는 일부 실시예들에 따른 VGAA 소자 구조물들을 형성하기 위한 공정 도중의 중간 단계들에 대한 단면도들을 도시한다. 다양한 도면들은 반드시, 이하의 도 23a 내지 도 28b에서 논의되는 소자 및 금속 반도체 화합물 배열 형태들의 단면 또는 레이아웃에 대한 예시는 아니다. 도 2 내지 도 24a의 단면도들 및 도 1의 평면도, 그리고 이러한 도면들의 내용에 관에 논의되는 방법은, VGAA 소자 구조물들의 양태들 및 그들이 어떻게 형성되는지를 예시하기 위해 그리고 후속의 평면도들 및 배열 형태들에 관해 논의되는 특징부들에 대한 참조를 제공하기 위해, 제공된다. 당업자는, 도 1 내지 도 22의 논의가 이후에 논의되는 평면도들에 어떻게 적용되는지를 용이하게 이해하게 될 것이다.
도 2는 마스크 층(66) 및 격리 영역들(68)을 갖는 기판(60)을 도시한다. 기판(60)은, 벌크 반도체 기판, 반도체-온-절연체(semiconductor-on-insulator: SOI) 기판, 복층형 또는 경사(gradient) 기판 등일 수 있다. 기판(60)의 반도체는, 실리콘, 게르마늄 등과 같은 원소 반도체(elemental semiconductor); SiC, SiP, SiPC, GaAs, GaP, InP, InAs, 안티몬화 인듐(indium antimonide), SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP 등을 포함하는 화합물 반도체 또는 혼정 반도체; 이와 유사한 것; 또는 이들의 조합과 같은, 임의의 반도체 재료를 포함할 수 있다. 기판(60)은 나아가, 예를 들어 웨이퍼일 수 있으며, 이는 나아가 실리콘 웨이퍼일 수 있을 것이다. 기판(60)은, 제1 소자 유형(예를 들어, n-형)을 형성하기 위한 제1 영역(62), 및 제2 소자 유형(예를 들어, p-형)을 형성하기 위한 제2 영역(64)을 포함한다.
하드마스크와 같은 마스크 층(66)이 기판(60) 위에 성막된다. 마스크 층(66)은, 예를 들어, 실리콘 질화물(silicon nitride), 실리콘 탄화물(silicon carbide), 실리콘 산화질화물(silicon oxynitride), 실리콘 탄화질화물(silicon carbon nitride) 등으로 형성될 수 있고, 화학적 기상 증착(Chemical Vapor Depostion: CVD), 플라즈마 강화 화학적 기상 증착(Plasma-Enhanced CVD: PECVD), 원자 층 증착(Atomic Layer Deposition: ALD) 등을 이용하여 형성될 수 있다. 그 후, 마스크 층(66)은 기판(60)을 노출시키기 위해 패턴화되며, 리세스들, 또는 트렌치들이 기판(60) 내에 에칭된다. 패턴화 및 에칭은, 반응성 이온 에칭(Reactive Ion Etching: RIE) 등과 같은 적절한 포토리소그래피 및 에칭 공정을 이용할 수 있다.
그 후, 기판(60) 내의 리세스들은 격리 영역들(68)을 형성하기 위해 유전체 재료로 충전된다. 격리 영역들(68)은 얕은 트렌치 격리(Shallow Trench Isolation: STI) 영역들로 지칭될 수 있다. 격리 영역들(68)은, 다양한 기술들에 따라 형성된 다른 유전체 재료들도 이용될 수 있지만, 예를 들어, 고밀도 플라즈마에 의해 성막된 실리콘 산화물(silicon oxide)로 형성될 수 있다. 화학적 기계적 폴리싱(chemical Mechanical Polish: CMP)과 같은 평탄화 공정이 과잉의 유전체 재료를 제거하기 그리고 마스크 층(66)의 상부 표면과 동일 평면 상에 놓이도록 격리 영역들(68)의 상부 표면을 형성하기 위해 실행된다. 다른 실시예들에서, 격리 영역들은, 실리콘 산화물과 같은 유전체 재료를 성장시키기 위한 열적 산화(thermal oxidation)에 의해 형성될 수 있다.
도 3에서, 마스크 층(66)은, 형성될 채널 구조물들에 대응하는 개구들을 갖도록 패턴화되며, 그리고 마스크 캡(70)이 마스크 층(66) 내의 각각의 개구 내에 형성된다. 마스크 층(66)은 RIE 등과 같은 적절한 포토리소그래피 및 에칭 공정을 이용하여 패턴화될 수 있다. 마스크 캡들(70)은 개구 내에 그리고 마스크 층(66) 상에 마스크 층(66)과는 상이한 에칭 선택도를 갖는 재료를 성막함으로써 형성될 수 있다. 마스크 캡(70)의 재료는, 예를 들어, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물, 실리콘 탄화질화물 등일 수 있으며, CVD, PECVD, ALE 등을 이용하여 형성될 수 있다. 그 후, 마스크 캡(70)의 재료는, 마스크 층(66)의 상부 표면과 동일 평면 상에 놓이는 상부 표면들을 갖는 마스크 캡들(70)을 형성하기 위해, CMP 등에 의해 평탄화될 수 있다.
도 4에서, 마스크 층(66)은, 마스크 층(66)에 대해 선택되는 적절한 에칭에 의해 제거된다. 도 5에서, 수직 채널 구조물들(72)이 기판(60)으로부터 형성된다. 마스크로서 마스크 캡들(70)을 이용하여, 기판(60)은, 수직 채널 구조물들(72)을 형성하기 위해 RIE 등과 같은 적절한 이방성 에칭을 이용함에 의해 리세스된다. 수직 채널 구조물들(72)은, 원형, 정사각형, 직사각형, 계란형(ovals), 타원형(ellipses) 또는 이와 유사한 것인, 기판(60)의 상부 표면에 평행한 평면에서의 단면들을 가질 수 있다. 수직 채널 구조물들(72)은, 나노막대들(nanobars)로서 지칭될 수 있다. 비록 하나의 수직 채널 구조(72)가 본 명세서에서 논의되는 공정에서 형성되는 각각의 트랜지스터 또는 소자에 대해 묘사되지만, 각각의 트랜지스터 또는 소자는, 임의의 적절한 형상 또는 형상들의 조합을 가질 수 있는, 복수의 수직 채널 구조물을 포함할 수 있다. 다른 실시예들에서, 수직 채널 구조물들(72)은, 수직 채널 구조물들(72)을 에피택셜 성장시키는 것을 포함할 수 있다. 에피택셜 성장은, Ge, SiGe, SiC, SiP, SiPC, III-V 재료, 이와 유사한 것 또는 그들의 조합을 이용할 수 있다. 예시적인 III-V 재료들은, InP, InAs, GaAs, AlInAs, InGaP, InGaAs, GaAsSb, GaPN, 및 AlPN을 포함한다.
도 6에서, 필러 유전체 층(filler dielectric layer; 74)이, 기판(60) 상에 그리고 수직 채널 구조물들(72) 둘레에 형성된다. 일부 실시예에서, 필러 유전체 층(74)은, 유동형 화학적 기상 증착(flowable CVD: FCVD)(예를 들어, 원격 플라즈마 시스템에서의 CVD 기반 재료 증착) 및 어닐링(aneal)과 같은 사후 경화(post curing)에 의해 형성되는 산화물이다. 다른 실시예들에서, 필러 유전체 층(74)은 CVD, PECVD 등 또는 이들의 조합과 같은 다른 증착 기술에 의해 형성될 수 있으며, 실리콘 산화물, 포스포실리케이트 유리(phosphosilicate glass: PSG), 보로실리케이트 유리(borosilicate glass: BSG), 보로포스포실리케이트 유리(borophosphosilicate glass: BPSG), 불순물 미첨가 실리케이트 유리(un-doped silicate glass: USG), 질화물, 산화질화물 등과 같은 유전체 재료일 수 있다. 필러 유전체 층(74)의 성막 이후에, CMP가, 마스크 캡들(70) 및 격리 영역들(68)의 상부 표면과 동일 평면 상에 놓이는 상부 표면을 갖도록 필러 유전체 층(74)을 평탄화시키기 위해 실행될 수 있다. 도 7에서, 필러 유전체 층(74) 및 격리 영역들(68)은, 수직 채널 구조물들(72)이 필러 유전체 층(74)으로부터 돌출하도록, RIE 등과 같은 적절한 에칭을 이용함에 의해 후퇴 에칭된다.
도 8에서, 하부 층(76) 및 포토레지스트(78)가 기판(60)의 제2 영역(64) 상에 형성된다. 하부 층(76)은, CVD, PECVD, ALD 등을 이용하여 형성되는, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물, 실리콘 탄화질화물 등과 같은 하드 마스크 재료를 포함할 수 있다. 하부 층(76)은, 예를 들어 CMP 에 의해 평탄화될 수 있다. 하부 층(76)은 초기에 기판(60)의 제1 영역(62) 및 제2 영역(64)에 형성될 수 있다. 포토레지스트(78)가 이어서 제2 영역(64)의 하부 층(76) 상에 형성되고 패턴화된다. 포토레지스트(78)는 스핀-온(spin-on) 기술을 이용하여 형성될 수 있으며 그리고 적절한 포토리소그래피 기술을 이용하여 패턴화될 수 있다. 제1 영역(62) 내의 하부 층(76)의 부분은 이후, 마스크로서 포토레지스트(78)를 이용하는, RIE 등과 같은 에칭에 의해 제거될 수 있다. 필러 유전체 층(74)은, 하부 층(76)이 제거된 이후에, 기판(60)의 제1 영역(62)으로부터 제거될 수 있다. 하부 층(76)은, 기판(60)의 제1 영역(62)을 노출시키는 가운데, 기판(60)의 제2 영역(64)에 잔류할 수 있다.
일단 하부 층(76) 및 포토레지스트(78)가 형성되면, p-형 불순물이 p-형 불순물 첨가 웰(80)을 형성하기 위해 기판(60)의 제1 영역(62)에 주입된다. p-형 불순물을 주입하기 위한 예시적인 종들(species)은, 붕소(B), BF2, 인듐(In), 질소(N), 탄소(C) 등, 또는 이들의 조합을 포함한다. p-형 불순물 첨가 웰(80) 내의 p-형 불순물의 농도는, 약 1×1017 cm-3 내지 약 5×1019 cm-3의 범위 이내일 수 있다. 그 후, n-형 불순물이, n+ 불순물 첨가 소스/드레인 영역(82)을 형성하기 위해, 기판(60)의 제1 영역(62) 내의 p-형 불순물 첨가 웰(80) 내에 주입된다. n-형 불순물을 주입하기 위한 예시적인 종들은, 비소(As), 인(P), 안티몬(Sb), 질소(N), 탄소(C) 등, 또는 이들의 조합을 포함한다. n+ 불순물 첨가 소스/드레인 영역(82) 내의 n-형 불순물의 농도는, 약 1×1020 cm-3 내지 약 7×1021 cm-3의 범위 이내일 수 있다. 하부 층(76) 및 포토레지스트(78)는 이어서, 포토레지스트(78)를 제거하기 위한 적절한 회분화(ashiing) 및 하부 층(76)을 제거하기 위한 에칭에 의해 제거될 수 있다.
도 9에서, 하부 층(84) 및 포토레지스트(86)가 기판(60)의 제1 영역(62) 상에 형성된다. 하부 층(84)은, CVD, PECVD, ALD 등을 이용하여 형성되는, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물, 실리콘 탄화질화물 등과 같은 하드마스크 재료를 포함할 수 있다. 하부 층(84)은 CMP에 의해 평탄화될 수 있다. 하부 층(84)은 초기에 기판(60)의 제1 영역(62) 및 제2 영역(64)에 형성될 수 있다. 포토레지스트(86)가 이어서, 제1 영역(62) 내의 하부 층(84) 상에 형성될 수 있으며 그리고 패턴화될 수 있다. 포토레지스트(86)는 스핀-온 기술을 이용하여 형성될 수 있으며 그리고 적절한 포토리소그래피 기술을 이용하여 패턴화될 수 있다. 제2 영역(64) 내의 하부 층(84)의 부분은 이후, 마스크로서 포토레지스트(86)를 이용하는, RIE 등과 같은 에칭에 의해 제거될 수 있다. 필러 유전체 층(74)은, 하부 층(84)이 제거된 이후에, 기판(60)의 제2 영역(64)으로부터 제거될 수 있다. 하부 층(84)은, 기판(60)의 제2 영역(64)을 노출시키는 가운데, 기판(60)의 제1 영역(62)에 잔류할 수 있다.
일단 하부 층(84) 및 포토레지스트(86)가 형성되면, n-형 불순물이, n-형 불순물 첨가 웰(88)을 형성하기 위해, 기판(60)의 제2 영역(64)에 주입된다. n-형 불순물을 주입하기 위한 예시적인 종들은, 비소(As), 인(P), 안티몬(Sb), 질소(N), 탄소(C), 등 또는 이들의 조합을 포함한다. n-형 불순물 첨가 웰(88) 내의 n-형 불순물의 농도는, 약 1×1017 cm-3 내지 약 5×1019 cm-3의 범위 이내 일 수 있다. 그 후, p-형 불순물이, p+ 불순물 첨가 소스/드레인 영역(90)을 형성하기 위해, 기판(60)의 제2 영역(64) 내의 n-형 불순물 첨가 웰(88)에 주입된다. p-형 불순물을 주입하기 위한 예시적인 종들은, 붕소(B), BF2, 인듐(In), 질소(N), 탄소(C) 등, 또는 이들의 조합을 포함한다. p+ 불순물 첨가 소스/드레인 영역(90) 내의 p-형 불순물의 농도는, 약 5×1019 cm-3 내지 약 5×1021 cm-3의 범위 이내 일 수 있다. 그 후, 하부 층(84) 및 포토레지스트(86)는, 포토레지스트(86)를 제거하기 위한 적절한 회분화 및 하부 층(84)을 제거하기 위한 에칭에 의해, 제거될 수 있다.
도 10에서, 스페이서들(92)이 수직 채널 구조물들(72)의 측벽들 둘레에 형성된다. 일부 실시예에서, 스페이서 층이, 스페이서 층의 두께가 층의 전체에 걸쳐 실질적으로 동일한 두께가 되도록, 기판(60) 위에 그리고 수직 채널 구조물들(72)의 측벽들을 따라 동일 윤곽으로 성막된다. 일부 실시예에서, 스페이서 층은, SiN, SiON, SiC, SiCN, SiOCN 등 또는 이들의 조합으로 만들어 진다. 스페이서 층은, ALD, CVD, PVD 등 또는 이들의 조합과 같은 적절한 증착 공정을 이용하여 성막될 수 있다. 그 후, 스페이서 층은, 동일 윤곽의 스페이서 층의 실질적으로 수평인 부분들을 제거하기 위해, RIE 등과 같은 플라즈마 에칭을 이용하여 불균등하게 에칭된다. 동일 윤곽의 스페이서 층의 잔류하는 수직 부분들은, 수직 채널 구조물들(72)의 측벽들을 따라 그리고 그 둘레에 스페이서들(92)을 형성한다.
도 11에서, 제1 영역(62) 내의 금속 반도체 화합물 영역(94) 및 제2 영역(64) 내의 금속 반도체 화합물 영역(96)이 형성된다. 금속 반도체 화합물 영역들(94, 96)은 기판(60) 상에 금속을 성막함에 의해 그리고 그 금속을 기판(60)의 반도체 재료와 같은 반도체와 반응시킴으로써, 형성될 수 있다. 일부 실시예에서, 금속은, 코발트, 티타늄, 니켈, 텅스텐 등 또는 이들의 조합을 포함할 수 있으며, 물리적 기상 증착(Physical Vapor Deposition: PVD), ALD, CVD 등, 또는 이들의 조합에 의해 성막될 수 있다. 금속은, 어닐링(종종 살리시데이션(salicidation) 단계로서 지칭됨)을 이용함에 의해 반도체와 반응하도록 야기될 수 있다. 어닐링 이후에 잔류하는 임의의 미반응 금속은, NH4OH 등을 포함하는 에칭과 같은, 미반응 금속의 재료에 대해 선택적인, 에칭을 이용하여 제거될 수 있다. 일부 실시예에서, 어닐링 공정은 복수의 어닐링 단계들로 실행된다. 예를 들어, 제1 어닐링 단계가 약 200℃ 내지 약 500℃ 범위의 제1 온도에서 실행되고, 제2 어닐링 단계가 약 500℃ 내지 약 950℃ 범위의 제2 온도에서 실행된다. 금속 반도체 화합물 영역들(94, 96)은, CoSi, CoNiSi, TiSi, NiSi, WSi 등 또는 이들의 조합을 포함할 수 있다.
스페이서들(92) 및 마스크 캡들(70)은, 금속이 어닐링 도중에 수직 채널 구조물들(72)의 반도체 재료와 반응하는 것을 방지한다. 금속 반도체 화합물 영역들(94, 96)은, 제1 영역(62) 및 제2 영역(64)에서 기판(60)의 반도체 재료의 노출된 부분들 위에 형성된다. 예시된 바와 같이, 금속 반도체 화합물 영역들(94, 96)은, 개별적으로, 스페이서들(92)의 아래에 있지 않거나 스페이서들(92)에 의해 보호되지 않는, 소스/드레인 영역들(82, 90)의 노출된 부분들의 전체를 소모하여 그 내부에 형성된다. 다른 실시예들에서, 금속 반도체 화합물 영역들(94, 96)은, 기판(60) 내에서 더 크거나 더 적은 범위로 형성될 수 있다. 일부 실시예에서, 금속 반도체 화합물 영역들(94, 96)은, 개별적인 수직 채널 구조물(들)(72)을 완전히 둘러싼다. 일부 다른 실시예들에서, 금속 반도체 화합물 영역들(94, 96)은 개별적인 수직 채널 구조물(들)(72)을 부분적으로 둘러싼다. 일부 실시예에서, 스페이서들(92)은 생략되며 그리고 금속 반도체 화합물 영역들(94, 96)은 수직 채널 구조물들(72)에 더 가깝게 되거나 심지어 수직 채널 구조물들(72) 아래로 침투할(undercut)할 수 있다. 금속 반도체 화합물 영역들(94, 96)은, 간격(S1) 만큼 수직 채널 구조물들(72)의 측벽들로부터 이격될 수 있다. 일부 실시예에서, 간격(S1)은 약 -3 nm 내지 약 20 nm의 범위 내에 있다. 즉, 금속 반도체 화합물 영역들(94, 96)은, 최대 약 3 nm 만큼 수직 채널 구조물들(72)의 측벽들 아래로 침투(따라서, 하한(lower limit) 간격(S1)은 약 -3 nm 임)하거나 최대 20 nm 만큼 측벽들로부터 이격될 수 있을 것이다. 일부 실시예에서, 간격(S1)은 10nm 미만이다.
다른 실시예들에서, 다른 도전성 특징부들이 금속 반도체 화합물 영역들(94, 96)을 대신하여 또는 그들과 조합으로 이용될 수 있다. 예를 들어, 제1 영역(62)에서, SiP, SiC, SiPC, Si, Ge, III-V 재료, 이들의 조합 등과 같은 에피택셜 성장된 재료가 이용될 수 있다. 예를 들어, 제2 영역(64)에서, SiGe, Ge, Ge 함유 재료, SiP, SiC, III-V 재료, 이들의 조합 등과 같은 에피택셜 성장 재료가 이용될 수 있다.
비록 도시하지는 않지만, 채널 주입(channel implants)이 수직 채널 구조물들(72)에 불순물을 첨가하기 위해 실행될 수 있다. 주입 공정(implantation process)은, 도 8 및 9에 관하여 위에서 논의된 바와 같이, 영역들을 마스킹하는 단계를 포함할 수 있다. n-형 불순물이, n-형 불순물 첨가 채널을 형성하기 위해, 기판(60)의 제2 영역(64) 내의 수직 채널 구조(72) 내에 주입될 수 있다. n-형 불순물들을 주입하기 위한 예시적인 종들은, 비소(As), 인(P), 안티몬(Sb), 게르마늄(Ge), 질소(N), 탄소(C) 등 또는 이들의 조합을 포함한다. n-형 불순물 첨가 채널 내의 n-형 불순물의 농도는, 1×1012 cm-3 내지 약 5×1013 cm-3의 범위 이내 일 수 있다. p-형 불순물이, p-형 불순물 첨가 채널을 형성하기 위해, 기판(60)의 제1 영역(62) 내의 수직 채널 구조(72)에 주입될 수 있다. p-형 불순물들을 주입하기 위한 예시적인 종들은, 붕소(B), BF3, 인듐(In), 게르마늄(Ge), 질소(N), 탄소(C) 등 또는 이들의 조합을 포함한다. p-형 불순물 첨가 채널 내의 p-형 불순물의 농도는, 1×1012 cm-3 내지 약 5×1013 cm-3의 범위 이내 일 수 있다.
도 13에서, 게이트 유전체 층(102) 및 게이트 전극 층(104)이 형성된다. 게이트 유전체 층(102)은, 마스크 캡들(70)의 상부 표면들 위에 그리고 수직 채널 구조물들(72)의 측벽들을 따라와 같이, 수직 채널 구조물들(72) 상에 동일 윤곽으로 성막된다. 일부 실시예에 따르면, 게이트 유전체 층(102)은, 실리콘 산화물, 실리콘 질화물, 또는 이들의 복수 층을 포함한다. 다른 실시예들에서, 게이트 유전체 층(102)은, 하이-k(high-k) 유전체 재료를 포함하고, 이 실시예들에서, 게이트 유전체 층(102)은 약 7.0 보다 크거나, 또는 나아가 약 10.0 보다 큰 k 값을 가질 수 있다. 하이-k 유전체 재료는, SiON, Si3N4, Ta2O5, Al2O3, Hf 산화물, Ta 산화물, Al 산화물 등 및 이들의 조합을 포함할 수 있다. 게이트 유전체 층(102)의 형성 방법들은, 분자 빔 증착(Molecular Beam Deposition: MBD), ALD, PECVD, 등 또는 이들의 조합을 포함할 수 있다. 이어서, 게이트 전극 층(104)이 게이트 유전체 층(102) 상에 성막된다. 게이트 전극 층(104)은, TiN, TaN, TiAl, TaAl, Ti 함유 재료, Ta 함유 재료, Al 함유 재료, W 함유 재료, TiSi, NiSi, PtSi, 규화물을 갖는 폴리실리콘, Cu 함유 재료, 내화 재료(refractory material) 등, 이들의 조합, 또는 이들의 다층들과 같은, 금속 함유 재료를 포함할 수 있다. 도 14에서, 게이트 전극 층(104) 및 게이트 유전체 층(102)은, RIE 등과 같은 적절한 포토리소그래피 및 에칭 공정을 이용함에 의해, 패턴화된다.
도 15에서, 제2 유전체 층(106)이 제1 유전체 층(100)과 게이트 전극 층(104) 상에 그리고 수직 채널 구조물들(72) 둘레에 형성된다. 제2 유전체 층(106)은, CVD, PECVD, 스피닝(spinning) 등 또는 이들의 조합과 같은 임의의 적절한 방법에 의해 형성되는, 실리콘 산화물, 테트라에틸 오소실리케이트(tetraethyl orthosilicate: TEOS), PSG, BPSG, 불소화 실리케이트 유리(fluorinated silicate glass: FSG), SiOxCy, 스핀-온-유리(Spin-On-Glass), 스핀-온-중합체(Spin-On-Polymers), 실리콘 탄소 재료, 이들의 화합물, 이들의 복합물, 이들의 조합 등을 포함할 수 있다. 일부 실시예에서, 제2 유전체 층(106)은, 게이트 전극 층(104)의 높이보다 더 큰 두께로 성막된다. 그 후, CMP와 같은 평탄화 공정이, 제2 유전체 층(106)의 상부 표면과 동일 평면 상에 놓이는 게이트 전극 층(104)의 상부 표면들을 형성하기 위해, 실행된다. 이어서, 이방성 에칭과 같은 제어된 후퇴 에칭이, 제2 유전체 층(106)을 적절한 두께로 에칭한다. 제2 유전체 층(106)은, 층간 유전체(Inter-Layer Dielectric: ILD)와 같이 다양한 목적들에 부합할 수 있다.
도 16에서, 게이트 전극 층(104) 및 게이트 유전체 층(102)이 후퇴 에칭되고, 마스크 캡들(70)이 수직 채널 구조물들(72) 위로부터 제거된다. 게이트 전극 층(104) 및 게이트 유전체 층(102)은, 게이트 전극 층(104) 및 게이트 유전체 층(102)의 재료들에 대해 선택적인, 이방성 또는 등방성 에칭과 같은 에칭 공정을 이용하는 제어된 후퇴 에칭을 이용하여, 후퇴 에칭될 수 있다. 게이트 전극 층(104) 및 게이트 유전체 층(102)을 후퇴 에칭한 후, 마스크 캡들(70)이, 마스크 캡들(70)의 재료에 대해 선택적인, 적절한 에칭 공정을 이용함에 의해 제거된다. 제2 유전체 층(106), 게이트 전극 층(104), 및 게이트 유전체 층(102)의 후퇴 에칭 이후에, 수직 채널 구조물들(72)은, 제2 유전체 층(106), 게이트 전극 층(104), 및 게이트 유전체 층(102) 각각으로부터 그리고 그 위로 돌출한다.
도 17에서, 포토레지스트(108)가, 기판(60)의 제2 영역(64)의 제2 유전체 층(106), 게이트 전극 층(104), 게이트 유전체 층(102), 및 수직 채널 구조물(72) 상에 형성된다. 포토레지스트(108)는, 스핀-온 기술을 이용하여 형성될 수 있으며 그리고 적절한 포토리소그래피 기술을 이용하여 패턴화될 수 있다. 일단 포토레지스트(108)가 형성되면, n-형 불순물이 기판(60)의 제1 영역(62)에 주입된다. n-형 불순물은, 제2 유전체 층(106), 게이트 전극 층(104), 및 게이트 유전체 층(102)보다 위로 돌출하는 제1 영역(62) 내의 수직 채널 구조물(72)의 부분에 n+ 불순물 첨가 소스/드레인 영역(110)을 형성하기 위해, 기판(60)의 제1 영역(62) 내의 수직 채널 구조물(72)에 주입된다. n-형 불순물들을 주입하기 위한 예시적인 종들은, 비소(As), 인(P), 안티몬(Sb), 질소(N), 탄소(C) 등 또는 이들의 조합을 포함한다. n+ 불순물 첨가 소스/드레인 영역(110) 내의 n-형 불순물의 농도는 약 1×1020cm-3 내지 약 7×1021cm-3의 범위 이내 일 수 있다. 그 후, 포토레지스트(108)는 적절한 회분화 등에 의해 제거될 수 있다.
도 18에서, 포토레지스트(112)가, 기판(60)의 제1 영역(62) 내의 제2 유전체 층(106), 게이트 전극 층(104), 게이트 유전체 층(102), 및 수직 채널 구조물(72) 상에 형성된다. 포토레지스트(112)는, 스핀-온 기술을 이용하여 형성될 수 있으며 그리고 적절한 포토리소그래피 기술을 이용하여 패턴화될 수 있다. 일단 포토레지스트(112)가 형성되면, p-형 불순물이 기판(60)의 제2 영역(63)에 주입된다. p-형 불순물은, 제2 유전체 층(106), 게이트 전극 층(104), 및 게이트 유전체 층(102)보다 위로 돌출하는 제2 영역(64) 내의 수직 채널 구조물(72)의 부분에 p+ 불순물 첨가 소스/드레인 영역(114)을 형성하기 위해, 기판(60)의 제2 영역(64) 내의 수직 채널 구조물(72)에 주입된다. p-형 불순물을 주입하기 위한 예시적인 종들은, 붕소(B), BF2, 인듐(In), 질소(N), 탄소(C) 등 또는 이들의 조합을 포함한다. p+ 불순물 첨가 소스/드레인 영역(114) 내의 p-형 불순물의 농도는, 약 1×1020cm-3 내지 약 5×1021cm-3의 범위 이내 일 수 있다. 그 후, 포토레지스트(112)는 적절한 회분화 등에 의해 제거될 수 있다.
도 19에서, 스페이서들(116)이, 제2 유전체 층(106), 게이트 전극 층(104), 및 게이트 유전체 층(102) 보다 위로 돌출하는 수직 채널 구조물들(72)의 부분들의 측벽들을 따라 그 둘레에 형성된다. 일부 실시예에서, 스페이서 층이, 스페이서 층의 두께가 층 전체에 걸쳐 실질적으로 동일한 두께가 되도록, 제2 유전체 층(106), 게이트 전극 층(104), 게이트 유전체 층(102), 및 수직 채널 구조물들(72) 위에 그리고 수직 채널 구조물들(72)의 측벽들을 따라 동일 윤곽으로 성막된다. 일부 실시예에서, 스페이서 층은, SiN, SiON, SiC, SiCN, SiOCN 등 또는 이들의 조합으로 만들어진다. 스페이서 층은, ALD, DVD, PVD 등 또는 이들의 조합과 같은 적절한 증착 공정을 이용하여 성막될 수 있다. 그 후, 스페이서 층은, 동일 윤곽의 스페이서 층의 실질적으로 수평의 부분들을 제거하기 위해, RIE 등과 같은 플라즈마 에칭을 이용하여 불균등하게 에칭된다. 동일 윤곽의 스페이서 층의 잔류하는 수직 부분들은, 제2 유전체 층(106), 게이트 전극 층(104), 및 게이트 유전체 층(102) 위로 돌출하는, 수직 채널 구조물들(72)의 측벽들을 따라 그 둘레에 스페이서들(116)을 형성한다.
도 20에서, 제3 유전체 층(118)이 제2 유전체 층(106) 및 스페이서들(116) 상에 그리고 수직 채널 구조물들(72)의 둘레에 형성되며, 그리고 반도체 층(120)이 제3 유전체 층(118) 상에 형성된다. 제3 유전체 층(118)은, CVD, PECVD, 스피닝 등, 또는 이들의 조합과 같은 임의의 적절한 방법에 의해 형성되는, 실리콘 산화물, TEOS, PSG, BPSG, FSG, SiOxCy, 스핀-온-유리, 스핀-온-중합체, 실리콘 탄소 재료, 이들의 화합물, 이들의 합성물, 이들의 조합 등을 포함할 수 있다. 일부 실시예에서, 제3 유전체 층(118)은, 수직 채널 구조물들(72)의 높이보다 더 큰 두께로 성막된다. 그 후, CMP와 같은 평탄화 공정이, 제3 유전체 층(118)의 상부 표면과 동일 평면 상에 놓이는 수직 채널 구조물들(72)의 상부 표면들을 형성하기 위해, 실행된다. 이는, 수직 채널 구조물들(72)의 소스/드레인 영역들(110, 114)이 제3 유전체 층(118)을 통해 노출되도록 야기할 수 있다.
반도체 층(120)은 제3 유전체 층(118) 및 수직 채널 구조물들(72)의 노출된 표면들 상에 형성된다. 반도체 층(120)은, 비정질 또는 다결정질 등과 같은 실리콘일 수 있다. 반도체 층(120)은 CVD, PECVD 등, 또는 이들의 조합과 같은 임의의 적절한 방법을 이용하여 형성될 수 있다.
도 21에서, 금속 반도체 화합물 영역들(122)이, 제3 유전체 층(118) 위에 그리고 수직 채널 구조물들(72)의 노출된 표면들 상에 형성된다. 일부 실시예에서, 반도체 층(120)은, 금속 반도체 화합물 영역들(122)에 대응하도록 패턴화된다. 그 후, 금속이, 제3 유전체 층(118) 및 반도체 층(120)의 잔류하는 부분들 위에 성막될 수 있다. 이 금속은 반도체 층(120)의 잔류하는 부분들과 반응할 수 있다. 일부 실시예에서, 상기 금속은, 코발트, 티타늄, 니켈, 텅스텐 등 또는 이들의 조합을 포함할 수 있으며, 그리고 PVD, ALD, CVD 등 또는 이들의 조합에 의해 성막될 수 있다, 금속은 어닐링을 이용하여 반도체 층(120)과 반응하도록 야기될 수 있다. 어닐링 이후에 잔류하는 임의의 미반응 금속은, 미반응 금속의 재료에 대해 선택적인, 에칭을 이용하여 제거될 수 있다. 금속 반도체 화합물 영역들(122)은 CoSi, CoNiSi, TiSi, NiSi, WSi, PtSi, MoSi 등 또는 이들의 조합을 포함할 수 있다. 다른 실시예들에서, 불순물 첨가될 수 있는 반도체; W, Cu 및 Al과 같은 금속; TiN 및 TaN과 같은 금속 합금; 등 또는 이들의 조합과 같은 다른 도전성 특징부들이, 금속 반도체 화합물 영역들(122)을 대신하여 또는 그들과 조합으로 사용될 수 있다.
도 22에서, ILD와 같은 제4 유전체 층(124)이 제3 유전체 층(118) 및 금속 반도체 화합물 영역들(122) 위에 형성되며, 그리고 컨택들(126, 128, 및 130)이 여러 구성요소들까지 여러 유전체 층들을 관통하여 형성된다. 제4 유전체 층(124)은, CVD, PECVD, 스피닝 등, 또는 이들의 조합과 같은 임의의 적절한 방법에 의해 형성되는 실리콘 산화물, TEOS, PSG, BPSG, FSG, SiOxCy, 스핀-온-유리, 스핀-온-중합체, 실리콘 탄소 재료, 이들의 화합물, 이들의 합성물, 이들의 조합 등을 포함할 수 있다. CMP와 같은 평탄화 공정이, 제2 유전체 층(106)을 평탄화하기 위해, 실행될 수 있다.
컨택들(126, 128, 및 130)을 위한 개구들이, 하나 이상의 에칭 단계를 이용하여 형성될 수 있다. 컨택들(126)을 위한 개구들은, 제4 유전체 층(124), 제3 유전체 층(118), 제2 유전체 층(106), 및 제1 유전체 층(100)을 통해 각각의 금속 반도체 화합물 영역들(94, 96)까지 에칭된다. 컨택들(128)을 위한 개구들은, 제4 유전체 층(124)을 통하여 각각의 금속 반도체 화합물 영역들(122)까지 에칭된다. 컨택들(130)을 위한 개구들은, 제4 유전체 층(124), 제3 유전체 층(118), 및 제2 유전체 층(106)을 통해 각각의 게이트 전극 층(104)까지 에칭된다. 개구들은 적절한 포토리소그래피 및 에칭 기술을 이용하여 형성될 수 있다.
확산 장벽 층, 접착 층 등과 같은 라이너(liner) 및 도전성 재료가, 개구들 내에 형성된다. 라이너는, ALD, CVD 등에 의해 형성되는, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 도전성 재료는, ALD, CVD, PVD 등에 의해 형성되는, 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈 등일 수 있다. CMP와 같은 평탄화 공정이, 제4 유전체 층(124)의 표면으로부터 과잉의 재료를 제거하기 위해, 실행될 수 있다. 잔류하는 라이너 및 도전성 재료는, 개구들 내에서 컨택들(126, 128, 및 130)을 형성한다. 컨택들(126)은, 각각의 금속 반도체 화합물 영역(94, 96)에 물리적 및 전기적으로 연결된다. 컨택들(128)은, 각각의 금속 반도체 화합물 영역(122)에 물리적 및 전기적으로 연결된다. 컨택들(130)은, 각각의 게이트 전극 층(104)에 물리적 및 전기적으로 연결된다. 컨택(126)은 활성 영역 컨택 또는 소스 컨택으로 지칭될 수 있다. 컨택(128)은 상부 플레이트 컨택 또는 드레인 컨택으로 지칭될 수 있다. 컨택(130)은 게이트 컨택으로 지칭될 수 있다.
당업자는, 부가적인 금속화 부분들(metallizations) 및 비아들(vias)을 포함할 수 있는, IMD들과 같은 부가적인 유전체 층들이 형성될 수 있는 것을, 용이하게 이해할 것이다. 또한, 당업자는, 본 명세서에서 논의되는 층들 및/또는 레벨들이 변형될 수 있다는 것을 용이하게 이해할 것이다. 예를 들어, 컨택들(126, 128, 및 130)은, 위에 놓이는 비아들이, 위에 놓이는 비아가 금속 반도체 화합물 영역(122)에 물리적 및 전기적으로 연결될 때와 같이, 유전체 층들(124, 118, 106, 및 100) 중 하나 이상을 통해 연장되는 경우, 변형 및/또는 배제될 수 있다.
도 23a 및 도 23b는 일부 실시예들에 따라 형성되는 VGAA 소자 구조물들의 금속 반도체 화합물 및 소자 배열 형태들에 대한 평면도들이다. 도 23a 및 도 23b의 평면도들은, 2개의 수직 채널 구조물(예를 들어, 나노막대들(72)), 수직 채널 구조물들(72)에 인접한 금속 반도체 화합물 영역들(150)(150A, 150B, 및 150C) 및 금속 반도체 화합물 영역들(150)에 전기적 및 물리적으로 연결되는 컨택(126)을 포함한다. 금속 반도체 화합물 영역들(150)은, 위에서 논의된 바와 같은 금속 반도체 화합물 영역들(94, 96)과 유사하며, 그에 대한 설명은 반복되지 않는다. 금속 반도체 화합물 영역들(150)은, VGAA 소자 구조물의 배열 형태에 의존하여 금속 반도체 화합물 영역들(94 또는 96) 중 어느 하나를 나타낼 수 있을 것이다.
도 23a 내지 도 28b에서, 도면들 내의 수직 채널 구조물들(72)의 쌍들은, 각 쌍 내의 수직 채널 구조물(72) 양자 모두의 측부들에 접하는 단일 게이트 전극(예를 들어, 104)을 가질 수 있다. 다른 실시예들에서, 각각의 수직 채널 구조물(72)은 별도의 게이트 전극을 가질 수 있다.
위에서 설명된 바와 같이, 금속 반도체 화합물 영역들(150)은, 간격(S1) 만큼 수직 채널 구조물들(72)의 측벽들 및 단부들로부터 이격된다. 일부 실시예에서, 간격(S1)은 약 -3 nm 내지 약 20 nm의 범위 이내이다. 즉, 금속 반도체 화합물 영역들(150)은 최대 약 3 nm 만큼 수직 채널 구조물들(72)의 측벽들 아래로 침투( (따라서, 하한 간격(S1)은 약 -3 nm))하거나 최대 20 nm 만큼 측벽들로부터 이격될 수 있을 것이다. 수직 채널 구조물들(72)은, 가장 인접한 수직 채널 구조물(72)로부터 간격(S2) 만큼 이격될 수 있을 것이다. 일부 실시예에서, 간격(S2)은 약 1 nm 내지 약 50 nm의 범위 이내이다.
금속 반도체 화합물 영역들(150)은, 도 23a 및 23b 및 후속 도면들에서, 여러 상이한 유형의 금속 반도체 화합물 영역들(150)(예를 들어, 150A, 150B, 150C 등)로 분할되도록 예시되었다. 이것은, 논의를 돕기 위한 것이며, 그리고 다양한 유형의 금속 반도체 화합물 영역들(150)은, 동시에 동일한 공정에 의해 연속적인 금속 반도체 화합물 영역(150)으로서 형성된다.
금속 반도체 화합물 영역(150A)은, 수직 채널 구조물들(72) 중 적어도 하나의 측벽을 따라 그에 인접하게 형성되며, 그리고 자체에 직접 접촉하는 컨택(126)을 갖는다. 금속 반도체 화합물 영역(150B)은, 수직 채널 구조물들(72) 중 적어도 하나의 단부를 따라 그에 인접하게 형성된다. 일부 실시예에서, 금속 반도체 화합물 영역(150B)은, 약 1 nm 내지 약 30 nm의 범위 이내인, 폭(W1)을 갖는다. 금속 반도체 화합물 영역(150C)은, 수직 채널 구조물들(72) 중 적어도 2개의 사이를 따라 형성된다. 일부 실시예에서, 금속 반도체 화합물 영역(150A)은, 적어도 하나의 금속 반도체 화합물 영역들(150B)에 직접 접하며, 그리고 금속 반도체 화합물 영역(150B)은 적어도 하나의 금속 반도체 화합물 영역들(150C)에 직접 접한다.
도 23a의 실시예에서, 금속 반도체 화합물 영역(150)은, 수직 채널 구조물들(72) 중 하나의 적어도 3개의 측부들 및 수직 채널 구조물들(72) 중 다른 하나의 적어도 2개의 측부를 둘러싼다. 도 23b의 실시예에서, 금속 반도체 화합물 영역(150)은, 수직 채널 구조물들(72) 중 하나의 4개의 측부 모두 그리고 수직 채널 구조물들(72) 중 다른 하나의 적어도 3개의 측부들을 둘러싼다.
도 24a 및 도 24b는 일부 실시예들에 따라 형성되는 VGAA 소자 구조물들의 금속 반도체 화합물 및 소자 배열 형태들에 대한 평면도들이다. 도 24a 및 24b의 실시예들은, 인접한 수직 채널 구조물들(72) 사이에 금속 반도체 화합물 영역(150)(도 23a 및 23b의 150C 참조)을 갖지 않는 점을 제외하고는, 도 23a 및 23b의 실시예들과 유사하다. 이전에 설명된 실시예들에 대한 상세한 설명들은 반복되지 않는다.
도 25a, 도 25b, 및 25c는 일부 실시예들에 따라 형성되는 VGAA 소자 구조물들의 금속 반도체 화합물 및 소자 배열 형태들에 대한 평면도들이다. 도 25a, 도 25b, 및 도 25c의 실시예들은, 그들의 단부들이 정렬되지 않도록 서로 치우치게 되는 수직 채널 구조물들(72)을 갖는다는 것을 제외하고는, 이전의 실시예들과 유사하다. 이전에 설명된 실시예들에 대한 상세한 설명들은 반복되지 않는다.
도 25a는 수직 채널 구조물들(72) 중 하나의 단부에 인접하지만 다른 수직 채널 구조물(72)의 단부에 인접하지 않은 금속 반도체 화합물 영역(150B)을 갖는 실시예를 예시한다. 금속 반도체 화합물 영역(150B)의 이러한 비대칭적 배열 형태는 수직 채널 구조물들(72)이 치우치게 되도록 야기한다.
도 25b는 수직 채널 구조물들(72) 중 하나의 단부에 인접한 좁은 금속 반도체 화합물 영역(150B) 및 다른 수직 채널 구조물(72)의 단부에 인접한 넓은 금속 반도체 화합물 영역(150D)을 갖는 실시예를 예시한다. 일부 실시예에서, 금속 반도체 화합물 영역(150D)은 약 2 nm 내지 약 60 nm의 범위 이내인 폭(W2)을 갖는다. 금속 반도체 화합물 영역들(150B 및 150D)의 이러한 비대칭적인 배열 형태는 수직 채널 구조물들(72)이 치우치게 되도록 야기한다.
도 25c는, 본 실시예가 다른 금속 반도체 화합물 영역(150A) 및 이 금속 반도체 화합물 영역(150A)에 직접 접촉하는 다른 컨택(126)을 더 포함하는 것을 제외하고는, 도 25b의 실시예와 유사한 실시예를 예시한다. 이 실시예에서, 각각의 수직 채널 구조물(72)은 금속 반도체 화합물 영역(150A) 및 컨택(126)을 갖는다.
도 26a 및 도 26b는 일부 실시예들에 따라 형성되는 VGAA 소자 구조물들의 금속 반도체 화합물 및 소자 배열 형태들에 대한 평면도들이다. 도 26a는, 본 실시예가 수직 채널 구조물들(72)의 다른 단부들에 다른 금속 반도체 화합물 영역(150B) 및 다른 금속 반도체 화합물 영역(150D)을 더 포함하는 것을 제외하고는, 도 25b의 실시예와 유사한 실시예를 예시한다. 이 실시예에서, 각각의 수직 채널 구조물(72)은, 수직 채널 구조물들(72)의 적어도 3개의 측부 상에 금속 반도체 화합물 영역(150)을 갖는다.
도 26b는, 본 실시예가 다른 금속 반도체 화합물 영역(150A) 및 이 금속 반도체 화합물 영역(150A)에 직접 접촉하는 다른 컨택(126)을 더 포함하는 것을 제외하고는, 도 26a의 실시예와 유사한 실시예를 예시한다. 이 실시예에서, 각각의 수직 채널 구조물(72)은 금속 반도체 화합물 영역(150A) 및 컨택(126)을 가지며, 그리고 각각의 수직 채널 구조물(72)은, 수직 채널 구조물들(72)의 모든 4개의 측부 상에 금속 반도체 화합물 영역(150)을 갖는다.
도 27a, 도 27b, 도 27c, 및 도 27d는 일부 실시예들에 따라 형성되는 VGAA 소자 구조물들의 금속 반도체 화합물 및 소자 배열 형태들에 대한 평면도들이다. 도 27a는, 본 실시예가 수직 채널 구조물들(72) 중 하나의 일 단부 측에 금속 반도체 화합물 영역(150D)을 더 포함하는 것을 제외하고는, 도 25a의 실시예와 유사한 실시예를 예시한다. 이 실시예에서, 금속 반도체 화합물 영역(150B)은 수직 채널 구조물들(72) 중 하나의 일 단부에 있고, 금속 반도체 화합물 영역(150D)은 수직 채널 구조물들(72) 중 다른 하나의 반대편 일 단부에 있다.
도 27b는, 본 실시예에서 각각의 수직 채널 구조물(72)이 일 단부 측에 금속 반도체 화합물 영역(150B)을 가지며 그리고 타 단부 측에 금속 반도체 화합물 영역(150D)을 갖는 것을 제외하고는, 도 27a의 실시예와 유사한 실시예를 예시한다. 본 실시예에서, 수직 채널 구조물들(72) 중 하나는 제1 단부 측에 금속 반도체 화합물 영역(150B)을 가지며 그리고 제2 단부 측에 금속 반도체 화합물 영역(150D)을 갖는 가운데, 다른 하나의 수직 채널 구조물은 제1 단부 측에 금속 반도체 화합물 영역(150D)을 가지며 그리고 제2 단부 측에 금속 반도체 화합물 영역(150B)을 갖는다.
도 27c는, 본 실시예가 수직 채널 구조물들(72) 사이에 금속 반도체 화합물 영역(150C)을 포함하지 않는 것을 제외하고는, 도 27b의 실시예와 유사한 실시예를 예시한다.
도 27d는, 본 실시예에서 도 27a에서의 금속 반도체 화합물 영역(150D)이 더 좁은 금속 반도체 화합물 영역(150B)으로 대체되며 그리고 다른 금속 반도체 화합물 영역(150A) 및 이 금속 반도체 화합물 영역(150A)에 직접 접촉하는 다른 컨택(126)을 더 포함하는 것을 제외하고는, 도 27a의 실시예와 유사한 실시예를 예시한다.
도 28a 및 도 28b는 일부 실시예들에 따라 형성되는 VGAA 소자 구조물들의 금속 반도체 화합물 및 소자 배열 형태들에 대한 평면도들이다. 도 28a 및 도 28b의 실시예들은, 도 28a 및 도 28b의 실시예들이 수직 채널 구조물들(72)의 단부들에 인접한 금속 반도체 화합물 영역들(150)에 직접 접촉하는 컨택들(126)을 갖는 것을 제외하고는, 이전의 실시예들과 유사하다. 이전에 설명된 실시예들에 대한 상세한 설명들은 반복되지 않는다.
금속 반도체 화합물 영역(150E)은, 수직 채널 구조물들(72) 중 적어도 하나의 단부를 따라 그에 인접하게 형성되며 그리고, 직접 접촉하는 컨택(126)을 갖는다. 금속 반도체 화합물 영역(150F)은, 수직 채널 구조물들(72) 중 적어도 하나의 측벽을 따라 그에 인접하게 형성된다. 금속 반도체 화합물 영역(150G)은, 수직 채널 구조물들(72) 중 적어도 2개 사이에 측벽들에 인접하게 형성된다. 일부 실시예에서, 금속 반도체 화합물 영역(150F)은, 약 1 nm 내지 약 30 nm의 범위 이내인, 폭(W1)을 갖는다. 일부 실시예에서, 금속 반도체 화합물 영역(150E)은 적어도 하나의 금속 반도체 화합물 영역들(150F)에 직접 접하며 그리고 금속 반도체 화합물 영역(150E)은 적어도 하나의 금속 반도체 화합물 영역(150G)에 직접 접한다.
일부 실시예들은 장점들을 달성할 수 있다. 일부 실시예들은 VGAA 트랜지스터들의 최근 기술을 포함할 수 있다. 또한, 일부 실시예는, 수직 채널 구조물(72)을 적어도 부분적으로 둘러싸는 금속 반도체 화합물 영역들(예를 들어, 영역(94, 96 및/또는 150))에 의해 가능하게 되는 바와 같이, 소스/드레인 컨택(예를 들어, 컨택(126)) 및 수직 채널 구조물(예를 들어, 구조물(72)) 사이의 감소된 저항으로 인해, 개선된 성능을 갖는다. 금속 반도체 영역들은, 그 아래에 놓이는 불순물 첨가 영역들(예를 들어, 영역들(80, 88))보다 낮은 저항을 가지며, 그리고 그에 따라 수직 채널 구조물과 소스/드레인 컨택 사이를 통과하는 전류가, 높은 저항의 불순물 첨가 영역들이 아니라 낮은 저항의 금속 반도체 화합물 영역들을 주로 통과할 수 있다. 부가적으로, 금속 반도체 화합물 영역들은 수직 채널 구조물들을 적어도 부분적으로 둘러싸도록, 그렇지 않으면 완전히 둘러싸도록, 형성되기 때문에, 금속 반도체 화합물 영역들의 낮은 저항의 경로가, 심지어 수직 채널 구조물이 나노막대 구조물과 같이 길게 연장되는 경우에도, 수직 채널 구조물의 거의 어느 부분을 위해서나 활용될 수 있다. 수직 채널 구조물들을 적어도 부분적으로 둘러싸는 금속 반도체 화합물 영역들을 가짐으로써, 소자의 저항은 최대 약 10 퍼센트 만큼 개선될 수 있다.
일 실시예가, 기판 내의 제1 불순물 첨가 영역, 제1 불순물 첨가 영역으로부터 연장되는 제1 수직 채널, 제1 불순물 첨가 영역의 상부 표면 내의 제1 금속 반도체 화합물 영역으로서, 제1 금속 반도체 화합물 영역은 제1 수직 채널의 적어도 2개의 측부를 따라 연장되는 것인, 제1 금속 반도체 화합물 영역, 및 제1 수직 채널 둘레의 제1 게이트 전극을 포함하는 구조물이다.
다른 실시예는, 기판 내의 제1 소스 영역, 제1 소스 영역으로부터 연장되며 측벽들 및 상부 표면을 가지는 제1 나노막대 채널, 제1 나노막대 채널의 상부 표면 상의 제1 드레인 영역, 제1 소스 영역의 상부 표면의, 제1 나노막대 채널의 적어도 2개의 측부를 따라 연장되는, 제1 금속 반도체 화합물 영역, 및 제1 나노막대 채널의 측벽들 둘레의 제1 게이트 전극을 포함하는 반도체 소자이다.
다른 실시예는, 기판에 제1 소스/드레인 영역을 형성하는 단계, 제1 소스/드레인 영역으로부터 연장되는 제1 수직 채널을 형성하는 단계, 제1 소스/드레인 영역의 상부 표면에, 제1 수직 채널의 적어도 2개의 측부를 따라 연장되는, 제1 금속 반도체 화합물 영역을 형성하는 단계, 제1 수직 채널의 상부 표면에 제2 소스/드레인 영역을 형성하는 단계, 및 제1 수직 채널 둘레에 제1 게이트 전극을 형성하는 단계를 포함하는 방법이다.
이상의 설명은 여러 실시예들에 대한 특징들을 개략적으로 개시하여 당업자가 본 개시의 양태들을 더욱 잘 이해하도록 한다. 당업자는, 그들이 본 명세서에서 소개되는 실시예들과 동일한 목적을 수행하고 및/또는 동일한 장점들을 달성하기 위해 다른 프로세스들 및 구조들을 설계하거나 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 할 것이다. 당업자는 또한, 그러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어남이 없다는 것 및, 그들이 본 개시의 사상 및 범위로부터 벗어남 없이 본 명세서에 다양한 변화, 치환 및 변경을 이룰 수 있다는 것을 인식해야 할 것이다.

Claims (10)

  1. 기판 내의 제1 불순물 첨가 영역;
    상기 제1 불순물 첨가 영역으로부터 연장되는 제1 수직 채널;
    상기 제1 수직 채널의 적어도 2개의 측부를 따라 연장되는, 상기 제1 불순물 첨가 영역의 상부 표면 내의 제1 금속 반도체 화합물 영역; 및
    상기 제1 수직 채널 둘레의 제1 게이트 전극
    을 포함하는 것인, 구조물.
  2. 제 1항에 있어서,
    상기 제1 게이트 전극과 상기 제1 수직 채널 사이에 위치하게 되는 제1 게이트 유전체 층으로서, 상기 제1 게이트 유전체 층은, 상기 수직 채널의 제1 측벽, 제2 측벽, 제1 단부, 및 제2 단부에 직접 접하고, 상기 제1 측벽은 상기 제2 측벽의 반대편에 놓이며, 상기 제1 단부는 상기 제2 단부의 반대편에 놓이는 것인, 제1 게이트 유전체 층을 더 포함하는 것인, 구조물.
  3. 제 1항에 있어서,
    상기 제1 수직 채널의 상부 표면 내에 놓이는 제2 불순물 첨가 영역을 더 포함하며, 상기 제1 수직 채널의 상기 상부 표면은 상기 기판의 말단에 놓이는 것인, 구조물.
  4. 제 1항에 있어서,
    상기 제1 금속 반도체 화합물 영역은 상기 제1 수직 채널을 둘러싸는 것인, 구조물.
  5. 제 1항에 있어서,
    상기 제1 금속 반도체 화합물 영역은, 상기 제1 수직 채널의 2개의 측벽 및 하나의 단부를 따라 연장되는 것인, 구조물.
  6. 제 1항에 있어서,
    상기 제1 불순물 첨가 영역으로부터 연장되는 제2 수직 채널로서, 상기 제2 수직 채널은 상기 제1 수직 채널에 인접하고, 상기 제1 금속 반도체 화합물 영역은 상기 제2 수직 채널의 적어도 2개의 측부를 따라 연장되는 것인, 제2 수직 채널; 및
    상기 제2 수직 채널 둘레의 제2 게이트 전극을 더 포함하는 것인, 구조물.
  7. 반도체 소자로서,
    기판 내의 제1 소스 영역;
    측벽들 및 상부 표면을 구비하며, 상기 제1 소스 영역으로부터 연장되는, 제1 나노막대 채널;
    상기 제1 나노막대(nanobar) 채널의 상부 표면 상의 제1 드레인 영역;
    상기 제1 나노막대 채널의 적어도 2개의 측부를 따라 연장되는, 상기 제1 소스 영역의 상부 표면 내의 제1 금속 반도체 화합물 영역; 및
    상기 제1 나노막대 채널의 측벽들 둘레의 제1 게이트 전극
    을 포함하는 것인, 반도체 소자.
  8. 제 7항에 있어서,
    상기 제1 나노막대 채널은 제1 종방향 축을 갖고, 상기 제1 나노막대 채널의 측벽들은 상기 제1 종방향 축과 평행하게 연장되는 2개의 측부 및 상기 제1 종방향 축과 수직으로 연장되는 2개의 단부를 포함하며, 상기 제1 금속 반도체 화합물 영역은 상기 측부들 중 하나 및 상기 단부들 중 하나에 직접 인접하게 되는 것인, 반도체 소자.
  9. 제 7항에 있어서,
    측벽들 및 상부 표면을 구비하며, 상기 제1 소스 영역으로부터 연장되는, 제2 나노막대 채널;
    상기 제2 나노막대 채널의 상부 표면 상의 제2 드레인 영역으로서, 상기 제1 금속 반도체 화합물 영역은 상기 제2 나노막대 채널의 적어도 2개의 측벽을 따라 연장되는 것인, 제2 드레인 영역; 및
    상기 제2 나노막대 채널의 상기 측벽들 둘레의 제2 게이트 전극을 더 포함하는 것인, 반도체 소자.
  10. 기판 내에 제1 소스/드레인 영역을 형성하는 단계;
    상기 제1 소스/드레인 영역으로부터 연장되는 제1 수직 채널을 형성하는 단계;
    상기 제1 소스/드레인 영역의 상부 표면 내에, 상기 제1 수직 채널의 적어도 2개의 측부를 따라 연장되는, 제1 금속 반도체 화합물 영역을 형성하는 단계;
    상기 제1 수직 채널의 상부 표면 내에 제2 소스/드레인 영역을 형성하는 단계; 및
    상기 제1 수직 채널 둘레에 제1 게이트 전극을 형성하는 단계
    를 포함하는 것인, 방법.
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