KR20180083814A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

공정 마진이 개선된 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 기판, 기판 상의 제1 소오스/드레인 영역, 제1 소오스/드레인 영역 상의 채널, 채널 상의 제2 소오스/드레인 영역, 채널의 외면 상의 게이트 전극, 및 기판 상의 금속 패드를 포함하고, 금속 패드의 상면의 높이는 게이트 전극의 상면의 높이와 실질적으로 동일하다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 금속 컨택을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 제조 방법에서, 복수의 금속 컨택은, 전계 효과 트랜지스터(FET; field effect transistor)의 게이트, 드레인, 소오스 컨택을 다른 회로에 전기적으로 연결하는데 사용될 수 있다. 예를 들어, 수직 채널 FET에서, 복수의 금속 컨택은 기둥형 구조체를 포함 할 수 있고, 반도체 장치의 기판의 표면에 수직인 방향으로 배치될 수 있다.
금속 컨택의 크기는 서로 다를 수 있다. 서로 다른 크기를 갖는 복수의 금속 컨택을 형성하기 위해, 다수의 식각 공정이 필요할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 공정 마진이 개선된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 공정 마진이 개선된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 공정 마진이 개선된 집적 회로의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판, 기판 상의 제1 소오스/드레인 영역, 제1 소오스/드레인 영역 상의 채널, 채널 상의 제2 소오스/드레인 영역, 채널의 외면 상의 게이트 전극, 및 기판 상의 금속 패드를 포함하고, 금속 패드의 상면의 높이는 게이트 전극의 상면의 높이와 실질적으로 동일하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 제1 소오스/드레인 영역을 형성하고, 제1 소오스/드레인 영역 상에 채널을 형성하고, 채널 상에 제2 소오스/드레인 영역을 형성하고, 채널의 외면 상에 게이트 전극을 형성하고, 기판 상에 금속 패드를 형성하는 것을 포함하고, 금속 패드의 상면의 높이는 게이트 전극의 상면의 높이와 실질적으로 동일하다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 제1 전계 효과 트랜지스터, 제2 전계 효과 트랜지스터, 및 게이트 전극을 포함하고, 제1 전계 효과 트랜지스터는, 기판 상의 제1 하부 소오스/드레인 영역과, 제1 하부 소오스/드레인 영역 상에, 외면을 포함하는 제1 채널과, 제1 채널 상의 제1 상부 소오스/드레인 영역과, 기판 상의 제1 금속 패드를 포함하고, 제2 전계 효과 트랜지스터는, 기판 상의 제2 하부 소오스/드레인 영역과, 제2 하부 소오스/드레인 영역 상에, 외면을 포함하는 제2 채널과, 제2 채널 상의 제2 상부 소오스/드레인 영역과, 기판 상의 제2 금속 패드를 포함하고, 게이트 전극은 제1 채널의 외면 및 제2 채널의 외면 상에 형성되고, 제1 금속 패드의 높이 및 제2 금속 패드의 높이는, 게이트 전극의 높이와 실질적으로 동일하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에, 제1 스페이서막, 실리사이드막 및 스택을 형성하되, 스택은 제1 절연막 및 수직 채널을 포함하고, 제1 스페이서막, 실리사이드막 및 스택 상에, 게이트 금속막을 형성하고, 게이트 금속막 및 스택 상에 제2 스페이서막을 형성하고, 제2 스페이서막 상에 유기 평탄화막(OPL)을 형성하고, 유기 평탄화막의 일부, 제2 스페이서막의 일부 및 게이트 금속막의 일부를 제거하여, 제1 스페이서막의 일부를 노출시키고, 유기 평탄화막의 나머지 일부를 제거하고, 제2 스페이서막, 게이트 금속막 및 스택 상에 제3 스페이서막을 형성하고, 제2 스페이서막 상에 제2 절연막을 형성하고, 스택의 제1 절연막을 제거하고, 수직 채널 상에 상부 소오스/드레인 영역을 형성하고, 상부 소오스/드레인 영역 상에 제4 스페이서막을 형성하고, 상부 소오스/드레인 영역 상에 제3 절연막을 형성하고, 실리사이드막 및 제1 스페이서막 상에, 제1 개구 및 제2 개구를 동시에 형성하고, 상부 소오스/드레인 영역 상에 제3 개구를 형성하는 것을 포함하고, 실리사이드막 상의 게이트 금속막의 높이는, 제1 스페이서막 상의 게이트 금속막의 높이와 실질적으로 동일하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 집적 회로의 제조 방법은, 기판 상에, 실리사이드막, 제1 스페이서막, 및 복수의 층을 포함하는 스택을 형성하되, 스택은 제1 스페이서막에 의해 둘러싸이고, 실리사이드막과 제1 스페이서막은 서로 바로 옆에 배치되고, 제1 스페이서막 및 실리사이드막 상에 금속막을 형성하고, 금속막 상에 포토레지스트막을 형성하고, 포토레지스트막을 패터닝하고, 실리사이드막과 스택 사이에 배치된 제1 스페이서막의 일부 상의 금속막의 제1 부분을 제거하고, 실리사이드막 상의 금속막의 제2 부분 및 제1 스페이서막의 다른 일부 상의 금속막의 제3 부분을 형성하되, 금속막의 제2 부분의 두께는 제3 부분의 두께와 실질적으로 동일하고, 제2 부분 및 제3 부분을 포함하는 집적 회로를 제조하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 2는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서 기판 상에 복수의 층을 형성하는 것을 설명하기 위한 단면도이다.
도 3은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서 하부 스페이서를 형성하는 것을 설명하기 위한 단면도이다.
도 4는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서 절연 산화물을 형성하는 것을 설명하기 위한 단면도이다.
도 5는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서 절연 산화물을 에치백하는 것을 설명하기 위한 단면도이다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서 실리사이드막을 형성하는 것을 설명하기 위한 단면도이다.
도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서 절연 산화물을 제거하고 게이트 유전막을 형성하는 것을 설명하기 위한 단면도이다.
도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서 게이트 전극을 형성하는 것을 설명하기 위한 단면도이다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서 게이트 전극을 리세스하고 스페이서를 형성하는 것을 설명하기 위한 단면도이다.
도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서 유기 평탄화막(OPL)을 위한 포토리소그래피 공정을 설명하기 위한 단면도이다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서 유기 평탄화막 및 게이트 전극을 제거하는 것을 설명하기 위한 단면도이다.
도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서 유기 평탄화막을 제거하는 것을 설명하기 위한 단면도이다.
도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서 스페이서 및 절연 산화막을 형성하는 것을 설명하기 위한 단면도이다.
도 14는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서 절연막을 제거하는 것을 설명하기 위한 단면도이다.
도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서 상부 소오스/드레인 영역을 형성하는 것을 설명하기 위한 단면도이다.
도 16은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서 절연 산화막을 형성하는 것을 설명하기 위한 단면도이다.
도 17은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서 제1 개구 및 제2 개구를 형성하는 것을 설명하기 위한 단면도이다.
도 18은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서 제3 개구를 형성하는 것을 설명하기 위한 단면도이다.
도 19는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 20은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 소자(elements) 또는 층이 다른 소자 또는 층의 "아래(under)" 또는 "하(under)"로 지칭되는 것은 다른 소자 또는 층의 바로 아래뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라, 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
도 1을 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치(100)의 단면도가 도시된다. 반도체 장치(100)는 수직 채널 전계 효과 트랜지스터(FET)를 포함할 수 있다. 일례로, 반도체 장치(100)는 n형 FET을 포함할 수 있다. 다른 예로, 반도체 장치(100)는 p형 FET을 포함할 수 있다.
반도체 장치(100)는 기판(120)을 포함할 수 있다. 기판(120)은 벌크 실리콘(Si) 또는 실리콘 게르마늄(SiGe) 기판을 포함할 수 있다.
반도체 장치(100)는 상부 소오스/드레인 영역(140) 및 하부 소오스/드레인 영역(150)을 포함할 수 있다. 상부 및 하부 소오스/드레인 영역(140, 150)은 n형 불순물 또는 p형 불순물로 도핑되어, n형 도핑된 반도체막 또는 p형 도핑된 반도체막을 형성할 수 있다. 하부 소오스/드레인 영역(150)은 예를 들어, Si 또는 SiGe를 포함할 수 있다. 상부 소오스/드레인 영역(140)은 예를 들어, Si 또는 SiGE를 포함할 수 있다.
하부 스페이서(160)는 하부 소오스/드레인 영역(150) 상에 형성될 수 있다. 하부 스페이서(160)는 예를 들어, 티타늄 질화물(TiN)을 포함할 수 있다. 기판(120)의 표면과 수직한 방향에서 보았을 때, 하부 스페이서(160)는 하부 소오스/드레인 영역(150)의 적어도 일부를 덮도록 형성될 수 있다.
전기적 저항이 감소된 컨택을 제공하기 위해, 실리사이드막(170)이 기판(120) 상에 형성될 수 있다. 실리사이드막(170)은 예를 들어, 티타늄 실리사이드(TiSi2)를 포함할 수 있다. 예를 들어, 실리사이드막(170)의 일부가 하부 소오스/드레인 영역(150)의 일부와 중첩됨으로써 하부 소오스/드레인 영역(150)이 실리사이드막(170)과 전기적으로 연결될 수 있다. 하부 소오스/드레인 영역(150)에 전기적 신호를 제공할 수 있도록 감소된 저항을 갖는 실리사이드막(170)이 형성될 수 있다.
몇몇 실시예에서, 실리사이드막(170)의 상면의 높이는, 하부 스페이서(160)의 상면의 높이와 실질적으로 동일하거나 이보다 낮을 수 있다. 몇몇 실시예에서, 실리사이드막(170)의 상면의 높이는 하부 스페이서(160)의 상면의 높이보다 높을 수도 있다.
수직 채널(180)은 상부 소오스/드레인 영역(140)과 하부 소오스/드레인 영역(150) 사이에 형성될 수 있다. 도시된 것처럼, 수직 채널(180)은 하부 소오스/드레인 영역(150)의 적어도 일부 상에 배치될 수 있다. 수직 채널(180)은 예를 들어, 비도핑된 반도체(undoped semiconductor)를 포함할 수 있다. 예를 들어, 수직 채널(180)은 Si, SiGe 또는 III-V족 물질을 포함할 수 있다.
게이트 유전막(200)은 수직 채널(180)의 외면 상에 소정의 두께로 형성될 수 있다. 예를 들어, 게이트 유전막(200)은 실질적으로 수직 채널(180)의 전체 외면을 덮도록 형성될 수 있다. 예를 들어, 게이트 유전막(200)은 하부 스페이서(160) 상에 형성될 수 있다.
게이트 유전막(200)은 예를 들어, silicon oxide (SiO), silicon nitride (SiN), silicon oxynitride (SiON), zirconium oxide (ZrO), zirconium oxynitride (ZrON), hafnium zirconium oxide, aluminum oxide (Al2O3), tantalum pentoxide (Ta2O5) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 또는 예를 들어, 게이트 유전막(200)은 고유전율 물질, 예를 들어, barium titanate, barium strontium titanate oxide, titanium oxide 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 전극(210)은 게이트 유전막(200) 상에 형성될 수 있다. 도 1에 도시된 것처럼, 게이트 전극(210)의 상면의 높이는, 수직 채널(180)의 상면의 높이와 실질적으로 동일할수 있다. 게이트 전극(210)은 예를 들어, 텅스텐(W), 코발트(Co), 구리(Cu), 탄탈럼(Ta), 티타늄(Ti), 루테늄(Ru), 알루미늄(Al), 금속 탄화물(metal carbides), 금속 질화물(metal nitrides) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
금속 패드(240)는 실리사이드막(170) 상에 형성될 수 있다. 금속 패드(240)는 그 하부의 실리사이드막(170)과 전기적으로 연결될 수 있고, 이에 따라, 하부 소오스/드레인 영역(150)과도 전기적으로 연결될 수 있다. 금속 패드(240)는 예를 들어, 텅스텐(W), 코발트(Co), 구리(Cu), 탄탈럼(Ta), 티타늄(Ti), 루테늄(Ru), 알루미늄(Al), 금속 탄화물(metal carbides), 금속 질화물(metal nitrides) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 금속 패드(240)의 높이는 게이트 전극(210)의 높이와 실질적으로 동일할 수 있다.
스페이서(250, 252)는 게이트 전극(210) 상에 형성될 수 있다. 스페이서(250, 252)는 절연 물질을 포함할 수 있다. 예를 들어, 스페이서(250, 252)는 실리콘 질화물(SiN) 등을 포함할 수 있다. 또한, 스페이서(250, 252)는 예를 들어, 저압 화학적 기상 증착(LPCVD; low pressure chemical vapor deposition)에 의해 형성될 수 있다.
하부 소오스/드레인 영역(150), 상부 소오스/드레인 영역(140) 및 게이트 전극(210)을 각각 반도체 장치 외부의 하나 이상의 회로에 전기적으로 연결하기 위해, 복수의 금속 컨택이 제공될 수 있다. 금속 컨택(260)은 예를 들어, 텅스텐(W), 코발트(Co), 구리(Cu), 탄탈럼(Ta), 티타늄(Ti), 루테늄(Ru), 알루미늄(Al), 금속 탄화물(metal carbides), 금속 질화물(metal nitrides) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 복수의 금속 컨택(260)은, 금속 패드(240)와 전기적으로 연결된 제1 금속 컨택(270), 상부 소오스/드레인 영역(140)과 전기적으로 연결된 제2 금속 컨택(280), 및 게이트 전극(210)과 전기적으로 연결된 제3 금속 컨택(290)을 각각 포함할 수 있다.
몇몇 실시예에서, 제1 금속 컨택(270)이 연장되는 길이는, 제3 금속 컨택(290)이 연장되는 길이와 실질적으로 동일할 수 있다. 몇몇 실시예에서, 제1 금속 컨택(270)의 높이는 제3 금속 컨택(290)의 높이와 실질적으로 동일할 수 있다.
절연 산화물(300)은 하부 스페이서(160), 게이트 전극(210), 스페이서(250, 252) 상에 형성될 수 있다. 절연 산화물(300)은 예를 들어, 실리콘 산화물(SiO)을 포함할 수 있다. 또한, 절연 산화물(300)은 예를 들어, 화학적 기상 증착을 이용하여 형성될 수 있다.
도 2는 본 발명의 기술적 사상의 몇몇 실시예에 따라 기판(120) 상에 복수의 층을 형성하는 것을 설명하기 위한 단면도이다.
예를 들어, 기판(120)에 n형 또는 p형 불순물을 제공함으로써 하부 소오스/드레인 영역(150)이 기판(120) 상에 형성될 수 있다. n형 또는 p형 불순물은 예를 들어, 이온 주입(ion implantation) 공정에 의해 제공되어, 기판(120) 내에 하부 소오스/드레인 영역(150; 예를 들어, n형 또는 p형 도핑된 영역)을 형성할 수 있다. 기판 깊이에 대한 불순물 농도를 조절하기 위해, 예를 들어, 이온 주입 공정 후에 소정의 온도에서 기판(120)은 어닐링될 수 있다.
반도체막(180)은 기판(120) 상에 형성될 수 있다. 반도체막(180)은 예를 들어, 실리콘(Si)을 포함할 수 있다. 몇몇 실시예에서, 실리콘이 아닌 다른 반도체 물질이 반도체막(180)으로 사용될 수도 있다. 상술한 것처럼, 반도체막(180)은 반도체 장치 내에서 채널로 사용될 수 있다.
절연막(182, 184)은 예를 들어, 화학적 기상 증착을 이용하여 반도체막(180) 상에 형성될 수 있다. 절연막(182, 184)은 후속 단계에서 하드마스크(hard masks)로 사용될 수 있다.
반도체막(180) 및 절연막(182, 184)이 기판(120) 상에 형성된 후에, 반도체막(180) 및 절연막(182, 184)은 식각되어 수직 구조체(186)를 형성할 수 있다. 수직 구조체(186)는 포토레지스트(photoresist, 미도시)를 마스크로 이용하는 포토리소그래피 공정에 의해 형성될 수 있다.
도 3은 본 발명의 기술적 사상의 몇몇 실시예에 따라 반도체 장치의 제조 방법에서 하부 스페이서(160)를 형성하는 것을 설명하기 위한 단면도이다.
몇몇 실시예에서, 하부 스페이서(160)는 예를 들어, 화학적 기상 증착(CVD)을 이용하여 기판(120) 상에 형성될 수 있다. 하부 스페이서(160)는 예를 들어, 티타늄 질화물(TiN)을 포함할 수 있다. 하부 스페이서(160)의 일부는, 수직 구조체(186)의 외면 및 기판(120)의 상면 상에 형성될 수 있다.
예를 들어, 반응 이온 식각(RIE; reactive ion etching) 공정이 수행되어, 수직 구조체(186)의 외면으로부터 하부 스페이서(160)를 실질적으로 완전히 제거할 수 있고, 실질적으로 기판(120)의 수평면 상에 형성된 모든 하부 스페이서(160)를 남길 수 있다.
도 4는 본 발명의 기술적 사상의 몇몇 실시예에 따라 절연 산화물(300)을 형성하는 것을 설명하기 위한 단면도이다.
본 발명의 기술적 사상의 몇몇 실시예에 따라, 절연 산화물(300)은 수직 구조체(186) 및 하부 스페이서(160) 상에 형성될 수 있다. 절연 산화물(300)은 예를 들어, 실리콘 산화물(SiO)을 포함할 수 있다. 또한, 절연 산화물(300)은 예를 들어, 화학적 기상 증착(CVD)을 이용하여 형성될 수 있다.
도 5는 본 발명의 기술적 사상의 몇몇 실시예에 따라 절연 산화물(300)을 에치백하는 것을 설명하기 위한 단면도이다.
예를 들어, 절연 산화물(300)은 하부 스페이서(160)의 일부가 제거될 수 있고, 기판(120)의 상면의 일부(410)가 노출될 수 있을 때까지 에치백될 수 있다. 몇몇 실시예에서, 절연 산화물(300)의 에치백은 수직 구조체(186)로부터 절연막(184)이 제거될 때까지 수행될 수 있고, 그 시점에서 절연 산화물(300)의 에치백이 완료되는 것으로 결정될 수 있다. 어느 경우라도, 하부 스페이서(160)의 일부는 기판(120)의 일부(410)로부터 존재하지 않을 수 있다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따라 실리사이드막(170)을 형성하는 것을 설명하기 위한 단면도이다.
도시된 것처럼, 실리사이드막(170)은, 실리사이드막(170)의 일부가 하부 소오스/드레인 영역(150)과 접촉되어 전기적으로 서로 연결될 수 있도록 형성될 수 있다.
먼저, 예를 들어, 물리적 기상 증착(PVD; physical vapor deposition)을 이용하여, 절연 산화물(300), 절연막(182) 및 기판(120)의 노출된 일부(410) 상에 Ti 또는 TiN막(310)이 소정의 두께로 형성될 수 있다.
기판(120)의 노출된 일부(410) 상에 Ti 또는 TiN막(310)이 형성된 후에, 형성된 Ti 또는 TiN막(310)은 소정의 시간 동안 소정의 온도로 어닐링되어 금속 실리사이드를 형성할 수 있다. 이와 달리, 몇몇 실시예에서, 레이저 조사(laser irradiation) 또는 이온 빔 믹싱(ion beam mixing)이 수행되어 실리사이드를 형성할 수도 있다.
도시된 것처럼, Ti 또는 TiN막(310)의 일부는, 그 하부의 실리콘 기판의 실리콘(Si)과 반응하여 티타늄 실리사이드를 포함하는 실리사이드막(170)을 형성할 수 있다. 또한, 반응하지 않은 Ti 또는 TiN막(310)은 형성된 실리사이드막(170) 상에 남을 수 있다. 몇몇 실시예에서, 실리사이드막(170)을 형성하기 위해 실질적으로 전체 Ti 또는 TiN막(310)이 실리콘(Si)과의 반응에 소모될 수 있고, 실리사이드막(170) 상에 실질적으로 Ti 또는 TiN이 남지 않을 수도 있다.
실리사이드막(170)의 두께는 예를 들어, 기판(120) 상에 형성된 Ti 또는 TiN막(310)의 두께, 어닐링 온도 및/또는 어닐링 시간에 따라 다를 수 있다. 몇몇 실시예에서, 어닐링 후의 실리사이드막(170)의 두께는 하부 스페이서(160)의 두께와 실질적으로 동일할 수 있다. 몇몇 실시예에서, 실리사이드막(170)의 상면의 높이는 하부 스페이서(160)의 상면의 높이와 실질적으로 동일할 수 있다.
실리사이드 형성에 사용되는 금속막의 종류에 따라, 티타늄 실리사이드(TiSi2)뿐만 아니라 다른 종류의 실리사이드가 형성될 수도 있다. 예를 들어, WSi2, NiSi 또는 CoSi2를 포함하는 실리사이드가 형성될 수 있으나, 이에 제한되는 것은 아니다.
실리사이드막(170)이 형성된 후에, 반응하지 않은 Ti 또는 TiN막(310)은 제거될 수 있다. 예를 들어, 반응하지 않은 Ti 또는 TiN막(310)은 절연 산화물(300), 절연막(182) 및 실리사이드막(170)의 상면으로부터 제거될 수 있다. 이에 따라, 기판(120) 상에 실리사이드막(170)이 남을 수 있다.
도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따라 절연 산화물(300)을 제거하고 게이트 유전막(200)을 형성하는 것을 설명하기 위한 단면도이다.
도시된 것처럼, 절연 산화물(300)은 예를 들어, 반응 이온 식각(RIE)을 이용하여 제거될 수 있다. 이에 따라, 하부 스페이서(160), 반도체막(180) 및 절연막(182)이 노출될 수 있다.
게이트 유전막(200)은 하부 스페이서(160), 절연막(182) 및 반도체막(180) 상에 형성될 수 있다. 몇몇 실시예에서, 게이트 유전막(200)은 실질적으로 반도체막(180)의 전체 외면 상에 형성될 수 있다. 상술한 것처럼, 게이트 유전막(200)은 예를 들어, silicon oxide (SiO), silicon nitride (SiN), silicon oxynitride (SiON), zirconium oxide (ZrO), zirconium oxynitride (ZrON), hafnium zirconium oxide, aluminum oxide (Al2O3), tantalum pentoxide (Ta2O5) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 또는 예를 들어, 게이트 유전막(200)은 고유전율 물질, 예를 들어, barium titanate, barium strontium titanate oxide, titanium oxide 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따라 게이트 전극(210)을 형성하는 것을 설명하기 위한 단면도이다.
예를 들어, 반도체막(180), 절연막(182) 및 실리사이드막(170) 상에 배치된 게이트 유전막(200) 상에 게이트 전극(210)이 형성될 수 있다.
게이트 전극(210)은 예를 들어, 화학적 기상 증착(CVD), 플라즈마 강화 화학적 기상 증착(PECVD; plasma enhanced chemical vapor deposition), 원자층 증착(ALD; atomic layer deposition), 분자선 에피택시(MBE; molecular beam epitaxy), 펄스 레이저 증착(PLD; pulsed laser deposition), 스퍼터링(sputtering) 또는 플레이팅(plating)을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
게이트 전극(210)은 예를 들어, 텅스텐(W), 코발트(Co), 구리(Cu), 탄탈럼(Ta), 티타늄(Ti), 루테늄(Ru), 알루미늄(Al), 금속 탄화물(metal carbides), 금속 질화물(metal nitrides) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 게이트 전극(210)의 초과분을 제거하기 위해, 게이트 전극(210)에 대한 화학적 기계적 평탄화(CMP; chemical mechanical planarization)가 수행될 수 있다. 게이트 전극(210)에 대한 CMP는 절연막(182)의 상면에 다다를 때까지 계속될 수 있고, 이 때 게이트 전극(210)의 높이는 절연막(182)의 높이와 실질적으로 동일할 수 있다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따라 게이트 전극을 리세스하고 스페이서(250)를 형성하는 것을 설명하기 위한 단면도이다.
도시된 것처럼, 게이트 전극(210)은 식각되어 감소된 두께를 가질 수 있다. 몇몇 실시예에서, 게이트 전극(210)의 상면의 높이는, 반도체막(180)의 상면의 높이와 실질적으로 동일하도록 조절될 수 있다. 반면, 몇몇 실시예에서, 게이트 전극(210)의 상면의 높이는 반도체막(180)의 상면의 높이보다 낮을 수도 있다.
게이트 전극(210) 및 절연막(182)을 보호하기 위해, 스페이서(250)는 게이트 전극(210) 및 절연막(182)의 표면 상에 형성될 수 있다. 스페이서(250)는 절연 물질, 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있다. 또한, 스페이서(250)는 예를 들어, 저압 화학적 기상 증착(LPCVD)에 의해 형성될 수 있다.
도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따라 금속 마스크 패턴을 형성하기 위한 유기 평탄화막(360; OPL)의 포토리소그래피 공정을 설명하기 위한 단면도이다.
도시된 것처럼, 포토리소그래피 공정을 위해, 유기 평탄화막(360)은 그 표면이 실질적으로 매끄럽지 않은 스페이서(250) 상에 매끄러운 표면을 제공할 수 있다.
포토리소그래피 공정에 대한 입사광의 간섭을 방지하기 위해, 유기 평탄화막(360) 상에 반사 방지막(370)이 형성될 수 있다. 포토레지스트막은 반사 방지막(370) 상에 형성될 수 있다. 마스크 설계에 따라, 상기 포토레지스트막의 일부가 제거되어 하나 이상의 포토레지스트 패턴(380)을 형성할 수 있다. 몇몇 실시예에서, 하나 이상의 포토레지스트 패턴(380)은, 기판(120)의 상면에 수직한 방향에서 보았을 때 실리사이드막(170)과 정렬되도록 형성될 수 있다.
예를 들어, 포토레지스트가 포지티브 형(positive type)인 경우에, 광에 의해 노출된 포토레지스트의 부분은 가교(cross-linked)될 수 있고 제거될 수 있다. 이에 따라, 노출되지 않은 포토레지스트의 부분은 남을 수 있고, 소정의 패턴을 형성할 수 있다.
예를 들어, 포토레지스트가 네거티브 형(negative type)인 경우에, 광에 의해 노출된 포토레지스트의 부분은 가교(cross-linked)될 수 있고, 남게 되어 소정의 패턴을 형성할 수 있다. 노출되지 않은 포토레지스트의 부분은 후속 스트리핑(stripping) 공정에서 제거될 수 있다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따라 유기 평탄화막(360) 및 게이트 전극(210)을 제거하는 것을 설명하기 위한 단면도이다.
몇몇 실시예에서, 반사 방지막(370) 및 유기 평탄화막(360)의 일부는 포토레지스트 패턴(380)을 마스크로 이용하는 식각 공정에 의해 제거될 수 있다. 예를 들어, 반사 방지막(370) 및 유기 평탄화막(360)은 건식 식각, 예를 들어, 반응 이온 식각(RIE)에 의해 식각될 수 있다. 반면에, 포토레지스트 패턴(380)은 고에너지 이온을 차단하는 마스크로 기능할 수 있으므로, 실리사이드막(170) 상의 금속 패드(240)는 반응 이온 식각이 수행되는 동안에 제거되지 않을 수 있다.
상기 반응 이온 식각은 하부 스페이서(160)에 다다를 때까지 아래 방향으로 진행될 수 있다. 하부 스페이서(160)는 상기 반응 이온 식각에서 생성된 고에너지 이온에 의해 손상되지 않음으로써 식각 저지막으로 기능할 수 있다. 상기 반응 이온 식각의 운전 조건은, 절연막(182) 상에 형성된 스페이서(250)의 일부가 제거되어 절연막(182)의 상면을 노출시키도록 조절될 수 있다.
도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따라 유기 평탄화막(360)을 제거하는 것을 설명하기 위한 단면도이다.
몇몇 실시예에서, 반사 방지막(370) 및 포토레지스트 패턴(380)은 예를 들어, 이산화탄소(CO2) 가스를 이용하는 건식 식각에 의해 제거될 수 있다. 이에 따라, 스페이서(250), 하부 스페이서(160) 및 게이트 전극(210)이 노출될 수 있다. 또한, 절연막(182)의 상면이 노출될 수 있다.
도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따라 스페이서 및 절연 산화막을 형성하는 것을 설명하기 위한 단면도이다.
유기 평탄화막(360) 및 반사 방지막(370)이 제거된 후에, 후속 공정 단계로부터 하부 구조, 예를 들어, 게이트 전극(210) 및 금속 패드(240)를 보호하기 위해 스페이서(252)가 형성될 수 있다. 스페이서(252)는 게이트 전극(210), 금속 패드(240), 하부 스페이서(160) 및 스페이서(250) 상에 형성될 수 있다. 스페이서(252)는 절연 산화물, 예를 들어, 실리콘 질화물을 포함할 수 있다. 또한, 스페이서(252)는 예를 들어, 저압 화학적 기상 증착(LPCVD)을 이용하여 형성될 수 있다.
절연 산화물(300)은 스페이서(252) 상에 형성될 수 있다. 절연 산화물(300)은 예를 들어, 실리콘 산화물(SiO)을 포함할 수 있다. 또한, 화학적 기계적 평탄화(CMP)가 수행되어 스페이서(252) 상에 형성된 절연 산화물(300)의 두께를 감소시킬 수 있다. CMP의 공정 파라미터(parameters)는 예를 들어, 절연 산화물(300)의 상면의 높이가 절연막(182)의 높이와 실질적으로 동일하게 되도록 조절될 수 있다.
도 14는 본 발명의 기술적 사상의 몇몇 실시예에 따라 절연막(182)을 제거하는 것을 설명하기 위한 단면도이다.
일례로, 건식 식각, 예를 들어, 반응 이온 식각(RIE)을 이용하여 절연막(182)의 상면 상에 형성된 스페이서(250)의 일부가 제거될 수 있고, 리세스(350a)가 형성될 수 있다. 예를 들어, 절연막(182)은 반도체막(180)의 상면에 다다를 때까지 식각될 수 있다. 이에 따라, 반도체막(180; 수직 채널)이 노출될 수 있다. 식각 공정 동안에, 스페이서(252)의 높이는 반도체막(180; 수직 채널)의 높이와 실질적으로 동일할 수 있다. 몇몇 실시예에서, 스페이서(252)의 높이는 반도체막(180)의 높이보다 낮을 수도 있다.
도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따라 반도체막(180)의 상면 상에 형성된 상부 소오스/드레인 영역(140)을 형성하는 것을 설명하기 위한 단면도이다.
상부 소오스/드레인 영역(140)은 예를 들어, 실리콘(Si) 또는 실리콘 게르마늄(SiGe)을 포함할 수 있다. 또한, 상부 소오스/드레인 영역(140)은 반도체 장치의 특성에 따라 n형 불순물 또는 p형 불순물로 도핑될 수 있다. 상부 소오스/드레인 영역(140)은 예를 들어, 에피택셜 성장(epitaxial growth) 공정에 의해 형성될 수 있다.
상부 소오스/드레인 영역(140)의 상면의 높이는 스페이서(252)의 상면의 높이보다 높을 수 있다. 이와 달리, 상부 소오스/드레인 영역(140)의 상면의 높이는 스페이서(252)의 상면의 높이와 실질적으로 동일할 수도 있다.
몇몇 실시예에서, 상부 소오스/드레인 영역(140)을 보호하기 위해, 상부 소오스/드레인 영역(140) 상에 스페이서(340)가 배치될 수 있다. 스페이서(340)는 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있다. 또한, 스페이서(340)는 예를 들어, 저압 화학적 기상 증착(LPCVD)을 이용하여 형성될 수 있다.
도 16은 본 발명의 기술적 사상의 몇몇 실시예에 따라 절연 산화물(300)을 형성하는 것을 설명하기 위한 단면도이다.
몇몇 실시예에서, 절연 산화물(350)은 상부 소오스/드레인 영역(140) 상에 형성된 리세스(도 14의 350a) 내에 형성되어, 리세스(350a)를 채울 수 있다. 절연 산화물(350)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 절연 산화물(300)은 화학적 구성의 관점에서 리세스(350a)에 인접하는 절연 산화물(300)과 실질적으로 동일할 수 있다.
절연 산화물(350)이 증착된 후에, CMP 공정이 수행되어 절연 산화물(300)의 초과분을 제거할 수 있고, 절연 산화물(300)의 상면을 평탄화할 수 있다. 몇몇 실시예에서, CMP 공정은, 절연 산화물(300)의 높이가 리세스(350a)에 인접하는 절연 산화물(300)의 높이와 실질적으로 동일하게 만들어지도록 수행될 수 있다.
도 17은 본 발명의 기술적 사상의 몇몇 실시예에 따라 제1 개구(270a) 및 제2 개구(290a)를 형성하는 것을 설명하기 위한 단면도이다.
몇몇 실시예에서, 제1 개구(270a)는 금속 패드(240)의 상면이 노출될 때까지 절연 산화물(300)을 통과하여 형성될 수 있다. 제2 개구(290a)는 게이트 전극(210)의 상면이 노출될 때까지 절연 산화물(300)을 통과하여 형성될 수 있다. 절연 산화물(300)의 일부는 예를 들어, 이방성 식각(anisotropic etching) 공정, 예를 들어, CHF3 등을 에천트(etchant)로 이용하는 반응 이온 식각(RIE) 또는 플라즈마 식각(plasma etching)에 의해 제거될 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 개구(270a)의 깊이와 제2 개구(290a)의 깊이는 실질적으로 동일할 수 있다. 제1 개구(270a) 및 제2 개구(290a)의 크기의 유사성 때문에, 제1 개구(270a) 및 제2 개구(290a)는, 추가적인 마스크 및/또는 식각 단계의 이용 없이 한 번의 식각 공정에서 동시에 형성될 수 있다. 몇몇 실시예에서, 제1 개구(270a) 아래의 금속 패드(240)의 높이는, 제2 개구(290a) 아래의 게이트 전극(210)의 높이와 실질적으로 동일할 수 있다.
도 18은 본 발명의 기술적 사상의 몇몇 실시예에 따라 제3 개구(280a)를 형성하는 것을 설명하기 위한 단면도이다.
제3 개구(280a)는 상부 소오스/드레인 영역(140)의 상면이 노출될 때까지 절연 산화물(300)을 통과하여 형성될 수 있다. 제3 개구(280a)는 이방성 식각 공정을 이용하여 형성될 수 있다.
제3 개구(280a)의 깊이는 제1 개구(270a)의 깊이 또는 제2 개구(290a)의 깊이보다 낮을 수 있다. 이에 따라, 제1 개구(270a), 제2 개구(290a) 및 제3 개구(280a)를 형성하는데 두 번의 별개의 식각 공정이 요구될 수 있다. 예를 들어, 제1 및 제2 개구(270a, 290a)와 제3 개구(280a)의 깊이의 차이 때문에, 제1 및 제2 개구(270a, 290a)는 동시에 형성될 수 있고, 그 후에(또는 그 전에) 후속하는(또는 선행하는) 식각 공정에서 제3 개구(280a)가 형성될 수 있다.
도시되지 않았으나, 제1 개구(270a), 제2 개구(290a) 및 제3 개구(280a)는 도전 물질에 의해 채워질 수 있다. 예를 들어, 제1 개구(270a), 제2 개구(290a) 및 제3 개구(280a)는 금속성 물질, 예를 들어, 텅스텐(W), 코발트(Co), 구리(Cu) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 또한, 제1 개구(270a), 제2 개구(290a) 및 제3 개구(280a)는 예를 들어, 물리적 기상 증착 또는 화학적 기상 증착을 이용하여 형성될수 있다.
도 19는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치(400)의 단면도이다.
본 명세서에서 설명되는 반도체 장치(400)는 반도체 장치(100)와 많은 특징을 공유하므로, 본 발명의 개념을 완전히 이해하기 위해 필요한 경우를 제외하고는 자세히 설명하지 않는다.
도시된 것처럼, 반도체 장치(400)는 복수의 FET, 예를 들어, n형 FET(420) 및 p형 FET(440)을 포함할 수 있다. n형 FET(420) 및 p형 FET(440)은, n형 FET(420)과 p형 FET(440) 사이에 배치되는 게이트 전극(210)을 공유할 수 있다. 이에 따라, n형 FET(420) 및 p형 FET(440)에 양전압(positive voltage) 또는 음전압(negative voltage) 중 하나가 인가되어, n형 FET(420) 및 p형 FET(440)의 소오스로부터 드레인으로 흐르는 전자 또는 정공이 제어될 수 있다. 도시된 것처럼, n형 FET(420) 및 p형 FET(440)은 게이트 전극(210)을 공유하기 용이하도록 대칭적으로 배열될 수 있다. 그러나, 몇몇 실시예에서, n형 FET(420) 및 p형 FET(440)의 배열은 대칭적이지 않을 수도 있다.
n형 FET(420) 및 p형 FET(440)은, 제1 개구(270a)에 각각 형성되는 제1 및 제2 금속 패드(240)를 각각 포함할 수 있다. 몇몇 실시예에서, n형 FET(420) 및 p형 FET(440) 내의 제1 및 제2 금속 패드(240)의 상면의 높이는, 각각 게이트 전극(210)의 높이와 실질적으로 동일할 수 있다. 또한, n형 FET(420) 및 p형 FET(440)의 제1 개구(270a)가 연장되는 깊이는, 제2 개구(290a)가 연장되는 깊이와 실질적으로 동일할 수 있다.
몇몇 실시예에서, n형 FET(420) 및 p형 FET(440)의 제3 개구(280a)가 연장되는 깊이는, 제1 개구(270a) 또는 제2 개구(290a)가 연장되는 깊이보다 작을 수 있다. 이에 따라, 적어도 n형 FET(420) 및 p형 FET(440)의 제1 개구(270a) 및 제2 개구(290a)는, 추가적인 식각 공정의 도입 없이 하나의 마스크를 이용하여 형성될 수 있다. 예를 들어, 각각의 제1 개구(270a), 제2 개구(290a) 및 제3 개구(280a)를 위해, 세 번의 서로 다른 식각 공정을 수행하는 대신에 두 번의 식각 공정이 수행될 수 있다.
제1 및 제2 금속 패드(240) 및 게이트 전극(210)은 동시에 형성될 수 있다. 또한, 제1 및 제2 금속 패드(240) 및 게이트 전극(210)은, 예를 들어, 텅스텐(W), 코발트(Co), 구리(Cu), 탄탈럼(Ta), 티타늄(Ti), 루테늄(Ru), 알루미늄(Al), 금속 탄화물(metal carbides), 금속 질화물(metal nitrides) 및 이들의 조합 중 적어도 하나로부터 선택된 동일한 물질을 포함할 수 있으나, 이들에 제한되는 것은 아니다.
제1 및 제2 금속 패드(240) 및 게이트 전극(210)은 예를 들어, 화학적 기상 증착(CVD), 플라즈마 강화 화학적 기상 증착(PECVD), 원자층 증착(ALD), 분자선 에피택시(MBE), 펄스 레이저 증착(PLD), 스퍼터링(sputtering) 또는 플레이팅(plating)을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
도 20은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 흐름도(800)이다.
도 20에 도시된 일련의 단계들은, 다른 논리적 순서로 진행될 수 있고, 추가 또는 개재 단계가 포함될 수 있으며, 설명된 단계들은 본 발명을 손상시키지 않으며 다수의 단계들로 나누어질 수도 있다고 이해되어야 한다. 이에 따라, 도 20에 도시된 일련의 단계들은 설명의 목적일 뿐이고, 어떠한 방식으로도 본 발명의 기술적 사상을 제한하고자하는 것이 아니다.
단계(810)에서, 하부 소오스/드레인 영역(150)이 기판(120) 내에 형성될 수 있다. 하부 소오스/드레인 영역(150)은 n형 불순물 또는 p형 불순물 중 하나를 포함할 수 있다.
단계(820)에서, 하부 소오스/드레인 영역(150; 예를 들어, 제1 소오스/드레인 영역) 상에 채널(180)의 일단부가 형성될 수 있다. 채널(180)은 수직 채널일 수 있다. 채널(180)은 예를 들어, 비도핑된 반도체(undoped semiconductor), 예를 들어, 실리콘(Si)을 포함할 수 있다.
단계(830)에서, 채널(180)의 다른 단부 상에 상부 소오스/드레인 영역(140; 예를 들어, 제2 소오스/드레인 영역)이 형성될 수 있다. 상부 소오스/드레인 영역(140)은 n형 불순물 또는 p형 불순물 중 하나를 포함할 수 있다.
단계(840)에서, 게이트 전극(210)은 금속 패드(240)와 동시에 형성될 수 있다. 또한, 게이트 전극(210)의 높이는 금속 패드(240)의 높이와 실질적으로 동일할 수 있다. 게이트 전극(210)은 금속 패드(240)와 실질적으로 동일한 물질, 예를 들어, 텅스텐(W), 코발트(Co), 구리(Cu), 탄탈럼(Ta), 티타늄(Ti), 루테늄(Ru), 알루미늄(Al), 금속 탄화물(metal carbides), 금속 질화물(metal nitrides) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
단계(850)에서, 금속 패드(240) 및 게이트 전극(210) 상에 각각 제1 개구(270a) 및 제2 개구(290a)가 형성될 수 있다. 몇몇 실시예에서, 제1 개구(270a) 및 제2 개구(290a)가 연장되는 길이는 실질적으로 서로 동일할 수 있다.
상술한 것처럼, 본 발명의 기술적 사상의 몇몇 실시예는, 실질적으로 서로 동일한 깊이를 갖는 제1 개구(270a) 및 제2 개구(290a)를 포함하는 반도체 장치의 제조 방법을 제공한다. 금속 패드(240)는 제1 개구(270a)와 연결될 수 있고, 제2 개구(290a)와 연결된 게이트 전극(210)과 동시에 형성될 수 있다. 금속 패드(240)의 높이는 게이트 전극(210)의 높이와 실질적으로 동일할 수 있다. 제1 개구(270a)가 연장되는 깊이는 제2 개구(290a)가 연장되는 깊이와 실질적으로 동일할 수 있다. 실질적으로 동일한 제1 개구(270a) 및 제2 개구(290a)의 깊이 때문에, 식각 공정은 동시에 수행될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 하고, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
100: 반도체 장치 120: 기판
140: 상부 소오스/드레인 영역 150: 하부 소오스/드레인 영역
160: 하부 스페이서 170: 실리사이드막
180: 채널(반도체막) 200: 게이트 유전막
210: 게이트 전극 240: 금속 패드
250, 252: 스페이서 260: 금속 컨택
300: 절연 산화물

Claims (10)

  1. 기판;
    상기 기판 상의 제1 소오스/드레인 영역;
    상기 제1 소오스/드레인 영역 상의 채널;
    상기 채널 상의 제2 소오스/드레인 영역;
    상기 채널의 외면 상의 게이트 전극; 및
    상기 기판 상의 금속 패드를 포함하고,
    상기 금속 패드의 상면의 높이는 상기 게이트 전극의 상면의 높이와 실질적으로 동일한 반도체 장치.
  2. 제 1항에 있어서,
    상기 금속 패드는 텅스텐(W), 코발트(Co), 구리(Cu), 탄탈럼(Ta), 티타늄(Ti), 루테늄(Ru), 알루미늄(Al), 금속 탄화물(metal carbides), 금속 질화물(metal nitrides) 및 이들의 조합 중 적어도 하나를 포함하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 금속 패드로부터 연장되는 제1 금속 컨택과,
    상기 게이트 전극으로부터 연장되는 제2 금속 컨택을 더 포함하고,
    상기 제1 금속 컨택이 연장되는 길이는 상기 제2 금속 컨택이 연장되는 길이와 실질적으로 동일한 반도체 장치.
  4. 제 1항에 있어서,
    상기 금속 패드 및 상기 제1 소오스/드레인 영역과 연결된 실리사이드막을 더 포함하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 채널의 외면 상의 게이트 유전막을 더 포함하는 반도체 장치.
  6. 기판 상에 제1 소오스/드레인 영역을 형성하고,
    상기 제1 소오스/드레인 영역 상에 채널을 형성하고,
    상기 채널 상에 제2 소오스/드레인 영역을 형성하고,
    상기 채널의 외면 상에 게이트 전극을 형성하고,
    상기 기판 상에 금속 패드를 형성하는 것을 포함하고,
    상기 금속 패드의 상면의 높이는 상기 게이트 전극의 상면의 높이와 실질적으로 동일한 반도체 장치의 제조 방법.
  7. 제 6항에 있어서,
    상기 게이트 전극을 형성하는 것과 상기 금속 패드를 형성하는 것은 동시에 수행되는 반도체 장치의 제조 방법.
  8. 제 6항에 있어서,
    상기 금속 패드와 연결되는 제1 개구를 형성하고,
    상기 게이트 전극과 연결되는 제2 개구를 형성하는 것을 더 포함하고,
    상기 제1 개구가 연장되는 길이는 상기 제2 개구가 연장되는 길이와 실질적으로 동일한 반도체 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 제1 개구 및 상기 제2 개구는 동시에 형성되는 반도체 장치의 제조 방법.
  10. 제1 전계 효과 트랜지스터;
    제2 전계 효과 트랜지스터; 및
    게이트 전극을 포함하고,
    상기 제1 전계 효과 트랜지스터는,
    기판 상의 제1 하부 소오스/드레인 영역과,
    상기 제1 하부 소오스/드레인 영역 상에, 외면을 포함하는 제1 채널과,
    상기 제1 채널 상의 제1 상부 소오스/드레인 영역과,
    상기 기판 상의 제1 금속 패드를 포함하고,
    상기 제2 전계 효과 트랜지스터는,
    기판 상의 제2 하부 소오스/드레인 영역과,
    상기 제2 하부 소오스/드레인 영역 상에, 외면을 포함하는 제2 채널과,
    상기 제2 채널 상의 제2 상부 소오스/드레인 영역과,
    상기 기판 상의 제2 금속 패드를 포함하고,
    상기 게이트 전극은 상기 제1 채널의 외면 및 상기 제2 채널의 외면 상에 형성되고,
    상기 제1 금속 패드의 높이 및 상기 제2 금속 패드의 높이는, 상기 게이트 전극의 높이와 실질적으로 동일한 반도체 장치.
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