KR20160143511A - 비휘발성 메모리의 프로그램 방법 및 컨트롤러 - Google Patents
비휘발성 메모리의 프로그램 방법 및 컨트롤러 Download PDFInfo
- Publication number
- KR20160143511A KR20160143511A KR1020160057165A KR20160057165A KR20160143511A KR 20160143511 A KR20160143511 A KR 20160143511A KR 1020160057165 A KR1020160057165 A KR 1020160057165A KR 20160057165 A KR20160057165 A KR 20160057165A KR 20160143511 A KR20160143511 A KR 20160143511A
- Authority
- KR
- South Korea
- Prior art keywords
- voltage
- program
- program voltage
- word line
- converter
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 46
- 238000010586 diagram Methods 0.000 description 12
- 239000003381 stabilizer Substances 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 4
- 230000003068 static effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/023—Free address space management
- G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
- G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/0604—Improving or facilitating administration, e.g. storage management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0629—Configuration or reconfiguration of storage systems
- G06F3/0632—Configuration or reconfiguration of storage systems by initialisation or re-initialisation of storage systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0673—Single storage device
- G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Human Computer Interaction (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Abstract
본 기술은 비휘발성 메모리의 프로그램 방법 및 컨트롤러에 관한 것으로, 복수의 워드 라인을 갖는 비휘발성 메모리의 프로그램 방법은 상기 복수의 워드 라인 중 선택된 워드 라인에 패스 전압을 인가하는 단계; 및 상기 패스 전압을 증가시켜 제1 또는 제2 프로그램 전압을 상기 선택된 워드 라인에 인가하는 단계를 포함하고, 상기 패스 전압이 상기 제1 프로그램 전압까지 증가되는 전압 기울기는 상기 패스 전압이 상기 제2 프로그램 전압까지 증가되는 전압 기울기와 동일하다.
Description
본 발명은 비휘발성 메모리의 프로그램 방법 및 컨트롤러에 관한 것이다.
플래시 메모리 소자 중 낸드(NAND) 플래시 메모리 소자는 고용량 데이터 저장 매체로 점점 더 많이 사용되고 있다. 플래시 메모리의 셀들은 절연 게이트(floating gate) 안에 전자들을 가둠으로써 정보를 저장하도록 프로그램 되어야 한다. 이러한 프로그램 동작은 강력한 양(+) 전압을 콘트롤 게이트로 인가시켜 전류가 채널로부터 절연 게이트를 통해 콘트롤 게이트로 흐를 수 있도록 함으로써 수행되는데, 이를 "파울러 노드하임 터널링(Fowler Nordheim Tunneling)" 효과라고 한다. 콘트롤 게이트 단자는 플래시 메모리의 워드 라인에 연결되고, 전압은 워드 라인을 통해 콘트롤 게이트 단자로 제공된다. 각각의 메모리 셀은 단일 비트를 저장하거나 다수의 비트를 저장할 수 있는데, 단일 비트를 저장하는 메모리 셀은 싱글 레벨 메모리 셀(single level memory cell, SLC)이라 하고, 다수의 비트를 저장하는 메모리 셀은 멀티 레벨 메모리 셀(multiple level memory cell, MLC)이라 한다. SLC나 MLC 모두, 각각의 셀에 저장되는 정보는 해당 메모리 셀의 문턱 전압(threshold voltage)으로 규정지어진다.
본 발명의 실시 예는 비휘발성 메모리의 프로그램 동작 시 서로 다른 프로그램 펄스들프로그램 전압이 요구될 때, 프로그램 펄스들의 기울기를 제어하여 프로그램 디스터브 현상을 개선할 수 있는 비휘발성 메모리의 프로그램 방법 및 컨트롤러를 제공한다.
본 발명의 일 실시 예에 따르면, 복수의 워드 라인을 갖는 비휘발성 메모리의 프로그램 방법에 있어서, 상기 복수의 워드 라인 중 선택된 워드 라인에 패스 전압을 인가하는 단계; 및 상기 패스 전압을 증가시켜 제1 또는 제2 프로그램 전압을 상기 선택된 워드 라인에 인가하는 단계를 포함하고, 상기 패스 전압이 상기 제1 프로그램 전압까지 증가되는 전압 기울기는 상기 패스 전압이 상기 제2 프로그램 전압까지 증가되는 전압 기울기와 동일하다.
본 발명의 일 실시 예에 따르면, 비휘발성 메모리의 프로그래밍을 위한 컨트롤러는 비휘발성 메모리에 포함된 복수의 워드 라인 중 선택된 워드 라인으로 패스 전압을 인가하고, 상기 패스 전압을 증가시켜 제1 프로그램 전압 또는 제2 프로그램 전압을 상기 선택된 워드라인으로 인가하기 위한 DA 컨버터; 및 상기 패스 전압이 제1 프로그램 전압까지 증가되는 전압 기울기가 상기 패스 전압이 제2 프로그램 전압까지 증가되는 전압 기울기와 동일하도록 상기 DA 컨버터를 제어하는 마이크로 프로세서를 포함한다.
본 발명의 또 다른 일 실시 예에 따르면, 컨트롤러는 비휘발성 메모리에 포함된 복수의 워드 라인 중 선택된 워드 라인으로 패스 전압을 인가하고, 상기 패스 전압을 증가시켜 제1 프로그램 전압 또는 제2 프로그램 전압을 상기 선택된 워드라인으로 인가하기 위한 DA 컨버터, 및 명령어 및 데이터에 따라 상기 패스 전압이 제1 프로그램 전압까지 증가되는 전압 기울기가 상기 패스 전압이 제2 프로그램 전압까지 증가되는 전압 기울기와 동일하도록 상기 DA 컨버터를 제어하는 전용 로직 블록, 및 상기 전용 로직 블록에 상기 명령어 및 상기 데이터를 전송하기 위한 마이크로 프로세서를 포함한다.
본 기술에 따르면, 비휘발성 메모리의 프로그램 동작 시 서로 다른 프로그램 펄스들프로그램 전압이 요구될 때, 프로그램 펄스들의 기울기를 제어하여 프로그램 디스터브 현상을 개선할 수 있다.
도 1a는 본 발명의 일 실시 예에 따른 VPGM1 프로그램 전압을 이용한 프로그래밍 동작에 대한 타이밍도이다.
도 1b는 본 발명의 일 실시 예에 따른 VPGM4 프로그램 전압을 이용한 프로그래밍 동작에 대한 타이밍도이다.
도 1c는 도 1a 및 도 1b의 프로그래밍 동작을 함께 도시한 타이밍도이다.
도 1d는 본 발명의 다른 일 실시 예에 따른 프로그래밍 동작들을 도시한 타이밍도이다.
도 2a는 프로그래밍 동작 과정의 일 예를 도시한 순서도다.
도 2b는 프로그래밍 동작 과정의 다른 일 예를 도시한 순서도다.
도 3a는 본 발명의 일 실시 예에 따른 프로그램 전압 발생 회로를 제어하기 위한 컨트롤러의 블럭도이다.
도 3b는 본 발명의 다른 실시 예에 따른 프로그램 전압 발생 회로를 제어하기 위한 컨트롤러의 블럭도이다.
도 1b는 본 발명의 일 실시 예에 따른 VPGM4 프로그램 전압을 이용한 프로그래밍 동작에 대한 타이밍도이다.
도 1c는 도 1a 및 도 1b의 프로그래밍 동작을 함께 도시한 타이밍도이다.
도 1d는 본 발명의 다른 일 실시 예에 따른 프로그래밍 동작들을 도시한 타이밍도이다.
도 2a는 프로그래밍 동작 과정의 일 예를 도시한 순서도다.
도 2b는 프로그래밍 동작 과정의 다른 일 예를 도시한 순서도다.
도 3a는 본 발명의 일 실시 예에 따른 프로그램 전압 발생 회로를 제어하기 위한 컨트롤러의 블럭도이다.
도 3b는 본 발명의 다른 실시 예에 따른 프로그램 전압 발생 회로를 제어하기 위한 컨트롤러의 블럭도이다.
이하, 본 발명의 실시 예들을 첨부한 도면들을 참조로 상세히 설명한다. 본 발명은 실시 예들을 통해 도시 및 설명되고 있지만, 관련 기술의 당업자라면 본 발명의 정신과 범위 내에서 실시 예들에 대한 다양한 변형이 가능함을 이해할 것이다. 본 명세서와 청구항들에 사용된 용어 및 단어들은 일반적인 또는 사전적인 의미로 해석되어져서는 안 된다. 발명자가 최선의 방식으로 자신의 발명을 설명하기 위해 용어의 적합한 개념을 정의 내릴 수 있다는 원칙을 바탕으로, 본 발명의 기술적 사상과 부합하는 의미와 개념들로 해석되어져야 할 것이다. 또한, 본 발명의 요지를 흐리지 않기 위해 종래 알려진 구성에 대한 상세한 설명은 생략할 것이다.
도 1a는 본 발명의 일 실시 예에 따른 VPGM1 프로그램 전압을 이용한 프로그래밍 동작에 대한 타이밍도이다.
도 1a에서, 선택된 워드 라인은 프로그래밍 동작의 대상이 되는 셀의 콘트롤 게이트 단자에 연결된 워드 라인이다. 선택되지 않은 워드 라인은 프로그래밍 동작의 대상이 되지 않는 셀들의 콘트롤 게이트 단자에 연결된 워드 라인이다. 선택되지 않은 워드 라인은 동일한 스트링의 셀들에 연결되거나 프로그래밍할 셀과 동일한 블록 연결될 수 있다.
t0' 내지 t1' 기간 동안, 선택된 워드-라인(SEL.WL)에는 패스 전압(VPASS)이 인가되고, 선택되지 않은 워드 라인들(UNSEL.WL)에도 이와 동일한 패스 전압(VPASS)가 인가된다. t0' 시점에, 선택되지 않은 워드 라인들의 전압들(UNSEL.WL)은 선택된 워드 라인(SEL.WL)의 전압과 동기화된다. 그러나, 이에 한정되는 것은 아니다.
그런 다음, t1' 시점에, 선택된 워드-라인(SEL.WL)에 구동되었던 전압은 스텝 시간(△t) 동안 스텝 전압(△V) 만큼 점차적으로 증가된다. 이러한 전압의 단계적 증분은, 선택된 워드 라인(SEL.WL)에 구동된 전압이, t2' 시점에 프로그램 전압(VPGM1)에 도달할 때까지 반복된다. 그런 다음, 선택된 워드 라인(SEL.WL)에 인가된 전압은 특정 기간, 가령 t2' 내지 t4' 기간 동안 프로그램 전압(VPGM1)로 유지된다. t'0 내지 t5' 기간 동안, 선택되지 않은 워드 라인들(UNSEL.WL)에는 패스 전압(VPASS)이 인가될 수 있으나, 이에 한정되는 것은 아니다.
t1' 내지 t2' 기간은 상승기(rising time, 50)로 정의될 수 있고, t2' 내지 t4' 기간은 안정기(plateau time)로 정의될 수 있다. 프로그래밍의 타이밍은 상승기(40)과 안정기(41)의 합이 프로그램 전압(VPGM)과 상관없이 일정하도록 제어될 수 있다.
도 1a에서는, 각 단계마다 전압이 스텝 시간(△t) 만큼 상승한 후, 스텝 스텝 시간(△t) 중에서 남은 시간동안 특정 값에서 평평한 상태를 유지하다가 다음 단계로 넘어가는 것을 볼 수 있다. 다시 말해, 도 1a에서, 스텝 시간(△t)의 남아 있는 시간 동안 전압의 기울기는 영(0)이다. 그러나, 평평한 상태 즉, 기울기가 0인 상태를 매 단계마다 도입할 필요는 없는 만큼, 평평한 상태가 실질적으로 존재하지 않도록 스텝 시간(△t)을 조절하여 설계할 수도 있다. 즉, 스텝 전압스텝 전압(△V)과 스텝스텝 시간(△t)은, 기울기에 극심한 변동 없이 전압 값이 상승기(t1') 동안 증가하도록 선택될 수 있다.
도 1b는 일 실시 예에 따른 프로그램 전압 VPGM4과의 프로그래밍 동작에 대한 타이밍이다. 프로그램 전압(VPGM4)는 프로그램 전압(VPGM1) 보다 큰 전압이다. 앞서 도 1a와 관련해서 설명한 바와 같이, ISPP(Incremental Step Pulse Program) 방식에서는 프로그램 전압이 펄스마다 다를 수 있다.
도 1b에서, t0' 내지 t1' 기간 동안, 선택된 워드 라인(SEL.WL)에는 패스 전압(VPASS)이 인가되고, 선택되지 않은 워드 라인들(UNSEL.WL)에도 동일한 패스 전압(VPASS)가 인가된다. t0' 시점에, 선택되지 않은 워드 라인들(UNSEL.WL)의 전압들은 선택된 워드 라인(SEL.WL)의 전압과 동기화되나, 여기에 한정되는 것은 아니다.
그런 다음, t1' 시점에, 선택된 워드 라인(SEL.WL)에 구동되었던 전압은 스텝스텝 시간(△t) 동안 스텝 전압스텝 전압(△V) 만큼 점차적으로 증가된다. 이러한 단계적 증분은, 선택된 워드 라인(SEL.WL)에 구동된 전압이, t3' 시점에 프로그램 전압(VPGM4)에 도달할 때까지 반복된다. 그런 다음, 선택된 워드 라인(SEL.WL)에 인가된 전압은 특정 기간, 즉 t3' 내지 t4' 기간 동안 프로그램 전압(VPGM4)로 유지된다. t'0 내지 t5' 기간 동안, 선택되지 않은 워드 라인들(UNSEL.WL)로 패스 전압(VPASS)가 인가된다.
도 1b에서, t1' 내지 t3' 기간은 앞서 설명한 상승기(42)로 정의될 수 있고, t3' 내지 t4' 기간은 안정기(43)으로 정의될 수 있다. 프로그래밍의 타이밍은, 상승기(42)와 안정기(43)의 합이 프로그램 전압(VPGM)과 상관없이 일정하도록 제어될 수 있다.
도 1c는 도 1a와 도 1b의 프로그래밍 동작들을 함께 도시한 타이밍 블록도이다.
도 1c에 도시된 바와 같이, t1' 내지 t2' 기간 동안 구동된 전압의 기울기는 최종 값, 즉 프로그램 전압(VPGM1)과 프로그램 전압(VPGM4)와 상관 없이 일정하다. 상승기(40 또는 42)는 프로그램 전압 값에 따라 다양하게 변경 가능하다. 도 1c에 도시된 바와 같이, 프로그램 전압(VPGM1)의 경우에는, 상승기(40) 동안 세 단계가 있는 반면, 프로그램 전압(VPGM4)의 경우에는, 상승기(42) 동안 여섯 단계가 있다. 안정기(41 또는 43) 또한 프로그램 전압 값에 따라 다양하게 변경 가능하다. 비록 상승기와 안정기가 다양하게 변경 가능하나, 그 합은 고정된 값을 가질 수 있다.
도 1c에 도시된 예에서는, t1' 내지 t2', 즉 상승기(40) 동안 세 단계가 존재한다. 그러나, 이러한 도 1c에서의 단계의 개수는 일 예에 불과하기 때문에, 상승기에서의 단계의 개수는 가령, 스텝 시간(△t), 단계 전압(△V), 패스 전압(VPASS), 그리고 프로그램 전압(VPGM1)에 따라 다양하게 변경 가능하다. 따라서, 이에 대해 한정되는 것은 아니다.
스텝 전압스텝 전압(△V)과 스텝스텝 시간(△t)은 프로그램 전압들(VPGM1 또는 VPGM4)과는 관계가 없다. 즉, 스텝 전압스텝 전압(△V)과 스텝 스텝 시간(△t)은 미리 설정될 수 있고, 서로 다른 프로그래밍 값들에 대해 사용될 수 있다.
스텝 전압(△V)과 스텝 시간(△t)은 상승기(40 또는 42) 동안 일정할 수 있으나, 여기에 한정되는 것은 아니다.
안정기(41 또는 43)는 목표로 하는 프로그램 전압과의 정확한 프로그래밍을 보장하기 위한 기설정된 최소 값보다 크다.
본 실시 예의 프로그램 방법을 사용함으로써 기울기 제어를 단순화하면서 기울기가 기설정된 값을 초과하지 않도록 제어할 수 있다.
본 실시 예에서는 프로그램 전압(VPGM1)과 프로그램 전압(VPGM4)를 일예로 설명하나, 이에 한정되는 것은 아니다. 두 가지 이상의 서로 다른 프로그래밍 값들, 가령 도 1의 VPGM1, VPGM2, VPGM3, VPGM4를 상술한 방식에 적용하여 사용할 수도 있다.
도 1d는 본 발명의 다른 실시 예에 따른 프로그래밍 동작들을 도시한 타이밍도이다.
도 1d의 타이밍도는 도 1c의 타이밍도와 동일하나, 프로그램 전압(VPGM1)의 안정기(41)가 프로그램 전압(VPGM4)의 안정기(43)와 동일하다.
따라서, 프로그램 전압(VPGM1)이 인가된 경우에는 t4' 시점에 구동 전압이 하락하기 시작하는 반면, 프로그램 전압(VPGM4)가 인가된 경우에는 t6' 시점에 구동 전압이 하락하기 시작한다. 목표로 하는 프로그램 전압에서 구동 전압이 하락하는 타이밍은 목표로 하는 프로그램 전압의 레벨에 따라 달라진다.
도 2a는 프로그래밍 동작 과정의 일 예를 도시한 순서도다. 도 2a의 동작 과정은 도 3a에 도시된 바와 같이 마이크로 콘트롤러(100), DA 컨버터(DAC; 101)에 의해 실행되거나, 도 3b에 도시된 바와 같이 마이크로 콘트롤러(100), 전용 로직(dedicated logic, 102), 및 DA 컨버터(DAC; 101)에 의해 실행될 수 있다.
프로그램 전압(VPGM), 스텝 시간(△t), 및 스텝 전압(△V)이 일단 결정되고 나면, 알고리즘은 단계 50에서 시작한다. 단계 51에서는, 선택된 워드 라인(SEL.WL)의 전압 레벨이 프로그램 전압(VPGM)에 도달했는지 여부를 확인한다. DA 컨버터(101)는 마이크로프로세서의 메모리, 레지스터 또는 전용 로직에 저장된 디지털 값을 입력 값으로 입력 받아 출력 전압 값(아날로그 값)을 선택된 워드 라인(SEL.WL)으로 출력할 수 있다. 선택된 워드 라인(SEL.WL_의 전압이 프로그램 전압(VPGM)에 도달하지 않으면, 단계 52로 이동한다. 단계 52에서, 다음 선택된 워드라인 전압은 현재 선택된 워드라인 전압과 스텝 전압(△V)의 합에 의해 도출된 값으로 설정된다. 선택된 워드라인(SEL.WL) 전압을 설정한 후, 단계 53에서 스텝 시간(△t)동안 기다린다. 스텝 시간(△t)이 지난 후, 다시 단계 51로 이동해서, 선택된 워드라인(SEL.WL)의 전압이 프로그램 전압(VPGM)에 도달했는지 확인한다. 단계 51 내지 단계 53의 루프는 선택된 워드라인(SEL.WL)이 프로그램 전압(VPGM)에 도달할 때까지 지속된다.
선택된 워드 라인의 전압(SEL.WL)이 프로그램 전압(VPGM)에 도달하면, 본 과정은 단계 54로 이동한다. 단계 54에서는, 안정기 동안 기다린다. 안정기는 고정기(static time)로 정의할 수 있다. 선택된 워드라인(SEL.WL)의 전압이 프로그램 전압(VPGM)으로 일단 설정되면, 단계 54에서는 일정하게 유지되고, 본 동작 과정은 단계 55에서 종료된다.
특히, 주지할 사실은 도 2a의 동작 과정으로부터 도 1d의 파형이 출력된다는 것이다. 더 구체적으로는, 본 동작 과정에 따르면, 도 1d에 도시된 바와 같이, 상승기는 단계 51, 52, 및 53의 루프에 의해 수행되는데, 각각 프로그램 전압(VPGM4)에 대해서는 상승기(42), 프로그램 전압(VPGM1)에 대해서는 상승기(40)가 수행되고, 그런 다음, 단계 54에서는 안정기 동안 기다리는데, 각각 프로그램 전압(VPGM4)에 대해서는 안정기(43), 프로그램 전압(VPGM1)에 대해서는 안정기(41) 동안 기다린다.
이러한 방식으로, 도 2a의 동작 과정은 언제나 고정된 안정 전압 값(VPGM), 및 이에 따른 가변 프로그래밍 시간을 제공하는데 특히, 프로그래밍 시간은 프로그램 전압(VPGM)이 높을수록 길어진다.
도 2b는 프로그래밍 동작 과정의 다른 일 예를 도시한 순서도다.
도 2b의 동작 과정은 도 3a에 도시된 바와 같이 마이크로 콘트롤러(100), 및 DA 컨버터(DAC; 101)에 의해 실행되거나, 도 3b에 도시된 바와 같이 전용 로직(102), 및 DA 컨버터(DAC; 101)에 의해 실행될 수 있다.
프로그램 전압(VPGM), 스텝 시간(△t), 및 스텝 전압(△V)이 일단 결정되면, 알고리점은 단계 56에서 시작한다. 단계 57에서는, 선택된 워드 라인에 대한 전압, 즉 선택된 워드라인(SEL.WL)이 프로그램 전압(VPGM)에 도달했는지 여부를 확인한다. DA 컨버터(101)는 마이크로프로세서의 메모리, 레지스터 또는 전용 로직에 저장된 디지털 값을 입력 값으로 입력 받아 출력 전압 값(아날로그 값)을 선택된 워드 라인(SEL.WL)으로 출력할 수 있다.
선택된 워드 라인의 전압(SEL.WL)이 프로그램 전압(VPGM)에 도달하지 않으면, 본 과정은 단계 58로 이동한다. 단계 58에서는, 다음 선택된 워드라인 전압은 현재 선택된 워드라인 전압과 스텝 전압(△V)의 합에 의해 도출된 값으로 설정된다. 선택된 워드라인(SEL.WL) 전압을 설정한 후에는, 단계 59에서 스텝 시간(△t) 동안 기다린다.
스텝 시간(△t)이 지나면, 단계 60으로 이동해서, 프로그램(PGM) 시간이 지났는지 여부를 판단한다. 프로그램(PGM) 시간은 총 고정(static) 프로그래밍 시간, 즉 상승기와 안정기의 합계로 정의할 수 있다.
프로그램(PGM) 시간이 지나지 않은 것으로 판단되면, 단계 57로 이동해서 선택된 워드라인(SEL.WL) 전압이 프로그램 전압(VPGM)에 도달하였는지 여부를 판단한다. 따라서, 선택된 워드라인(SEL.WL)이 프로그램 전압(VPGM)에 도달할 때까지, 동작 과정은 단계 57, 58, 59, 60에 의해 형성된 루프들을 순환하게 된다.
선택된 워드라인(SEL.WL) 전압이 프로그램 전압(VPGM)에 도달하게 되면, 선택된 워드라인(SEL.WL)의 전압 값의 증가 없이 단계 57에서 단계 59로 이동한다. 그런 다음, 프로그램(PGM) 시간이 지나지 않는 한, 본 과정은 단계 60에서 단계 57로 이동한다. 따라서, 본 과정은 단계 57, 59, 60에 의해 형성된 루프들을 순환하게 되며, DA 컨버터DA 컨버터(101)로의 입력 값은 프로그램 전압(VPGM)으로 일정하게 설정된다. 프로그램(PGM) 시간이 만료된 후에는, 단계 57, 59, 60의 루프가 종료되고, 본 과정은 단계 61로 이동한다.
특히, 주지할 사실은 도 2b의 동작 과정으로, 도 1c의 파형이 출력된다는 것이다. 더 구체적으로는, 본 동작 과정에 따라 프로그램(PGM) 시간은 고정된다는 것이다.
앞서 설명한 바와 같이, 도 2b의 과정은 목표 프로그램 전압(VPGM)까지 도달하는 상승기와 프로그램 전압(VPGM)을 유지하는 안정기를 포함하며, 안정기는 프로그램 전압(VPGM)의 전압 값에 따라 다르다. 특히, 본 과정에 따르면, 도 1c에 도시된 바와 같이, 프로그램 전압(VPGM4)에 대한 상승기(42) 동안은 단계 57, 58, 59 60의 루프가 수행되고 (단계 57과 60에서 '아니오'로 판단된 경우), 도 1c에 도시된 바와 같이 프로그램(PGM) 시간이 끝날 때까지, 프로그램 전압(VPGM4)에 대한 안정기(43) 동안은 단계 57, 59, 60의 루프가 수행된다 (단계 57에서 '예'로 판단되고, 단계 60에서 '아니오'로 판단된 경우). 이러한 측면에서, 프로그램(PGM) 시간에 대한 반대 경우도 존재하는데, 도시된 순서도와 평행하게, 단계 60에서 '예'로 판단되면 종료된다.
도 3a는 본 발명의 프로그램 전압 발생 회로를 제어하기 위한 컨트롤러의 블럭도이다.
컨트롤러는 마이크로 컨트롤러(100)와 DA 컨버터(DAC; 101)를 포함한다. 마이크로 콘트롤러(100)는 클럭 신호(clock signal)과 수치 값(numerical value)를 DA 컨버터(101)로 출력할 수 있다. 상기 수치 값(numerical value)는 몇 개의 비트들로 구성된 디지털 값이다. DA 컨버터(101)의 출력 값, 즉 아날로그 값은 DA 컨버터(101)에 입력된 수치 값(numerical value)를 바탕으로 결정된다. 클럭 신호(clock signal)는 DA 컨버터(101)의 동작을 동기화할 수 있다. 다시 말해, DA 컨버터(101)는 상승 에지 또는 하강 에지에서 클럭 신호(clock signal)가 토글하거나, DA 컨버터(101)의 특정 동작에 따라 클럭 신호(clock signal)가 로직 하이 레벨 또는 로직 로우 레벨로 입력될 때 수치 값(numerical value)을 입력받는다.
DA 컨버터(101)에 제공된 클럭 신호(clock signal)는 도 1b에 도시된 바와 같이 매 스텝 시간(△t) 마다 DA 컨버터(101)에 의해 수치 값(numerical value)이 입력받도록 구성될 수 있다.
마이크로 콘트롤러(100)는 DA 컨버터(101)로의 출력, 즉 상기 수치 값(numerical value)과 클럭 신호(clock signal)를 제어함으로써 도 2a와 도 2b에 도시된 과정을 수행한다. DA 컨버터(101)로 제공된 수치 값(numerical value)은 도 2a와 도 2b의 SEL.WL 값에 해당한다. 마이크로 콘트롤러(100)는 자체적인 레지스터나 캐시 메모리에 선택된 워드라인(SEL.WL)의 전압 값을 저장한 후, 도 2a와 도 2b에 도시된 바와 같이 이를 업데이트할 수 있다. 또는, 마이크로 콘트롤러(100)는 외부에 위치한 메모리에 선택된 워드라인(SEL.WL)의 전압 값을 저장한 후, 도 2a와 도 2b에 도시된 바와 같이 이를 업데이트할 수 있다.
도 3b는 본 발명의 다른 실시 예에 따른 프로그램 전압 발생 회로를 제어하기 위한 컨트롤러의 블럭도이다. 컨트롤러는 마이크로 콘트롤러(100), 전용 로직 블록(102), 및 DA 컨버터(101)를 포함한다. 전용 로직 블록(102)은 클럭 신호(clock signal)와 수치 값(numerical value)을 DA 컨버터(101)로 출력할 수 있다. 상기 수치 값(numerical value)은 몇 개의 비트들로 구성된 디지털 값이다. DA 컨버터(101)의 출력 값, 즉 아날로그 값은 DA 컨버터(101)에 입력된 수치 값(numerical value)을 바탕으로 결정된다. 클럭 신호(clock signal)는 DA 컨버터(101)의 동작을 동기화할 수 있다. 다시 말해, DA 컨버터(101)는 상승 에지 또는 하강 에지에서 클럭 신호(clock signal)가 토글하거나, DA 컨버터(101)의 특정 동작에 따라 클럭 신호(clock signal)가 로직 하이 레벨 또는 로직 로우 레벨로 입력될 때 수치 값(numerical value)을 입력받는다.
DA 컨버터(101)에 제공된 클럭 신호(clock signal)는 도 1b에 도시된 바와 같이 매 스텝 시간(△t) 마다 DA 컨버터(101)에 의해 수치 값(numerical value)이 입력받도록 구성될 수 있다.
마이크로 콘트롤러(100)는 명령어(cmd)와 데이터(data)를 전용 로직 블록(102)에 제공할 수 있다.
전용 로직 블록(102)은 DA 컨버터(101)로의 출력 값, 즉 상기 수치 값(numerical value)과 클럭 신호(clock signal)를 제어함으로써 2a와 도 3b에 도시된 동작 과정을 수행한다. DA 컨버터(101)에 제공된 수치 값(numerical value)은 도 2a와 도 2b의 선택된 워드라인(SEL.WL)의 전압에 해당한다.
전용 로직 블록(102)은 자체적인 레지스터에 선택된 워드라인(SEL.WL)의 전압 값을 저장한 후, 도 2a와 도 2b에 도시된 바와 같이 이를 업데이트할 수 있다. 또는, 전용 로직 블록(102)은 외부에 위치한 메모리에 선택된 워드라인(SEL.WL)의 전압 값을 저장한 후, 도 2a와 도 2b에 도시된 바와 같이 이를 업데이트할 수 있다.
전용 로직 블록(102)은 마이크로 콘트롤러(100)에 의해 명령어(cmd)와 데이터(data)를 통해 시작 값(start value), 중지 값(stop value), 총 프로그래밍 시간, 스텝 전압(△V), 및 스텝 시간(△t)으로 초기화될 수 있는 FSM(Finite State Machine)에 의해 구성될 수 있다. 시작 값은 패스 전압(VPASS)일 수 있다. 중지 값, 또는 최종 값은 도 1a와 도 1b에서 프로그램 전압(VPGM1 또는 VPGM4)일 수 있다. 총 프로그래밍 시간은 도 1a와 도 1b에 정의된 상승기와 안정기의 합계일 수 있다.
전용 로직 블록(102)은 입력된 프로그램 전압의 프로그래밍 동작이 종료되면, 마이크로 콘트롤러(100)로 피드백(feedback)을 전송할 수 있다. 다시 말해, 전용 로직 블록(102)은 마이크로 콘트롤러(100)와는 비동기적으로 DA 컨버터(101)를 제어할 수 있다.
마이크로 콘트롤러(100)는 현재의 프로그래밍 동작이 종료되기 전에, 다음 프로그래밍 동작을 위해,명령어(cmd)와 데이터(data)들을 통해, 전용 로직 블록(102)을 초기화할 수 있다. 마이크로 콘트롤러(100)는 명령어(cmd)를 통해 전용 로직 블록(102)으로 시작 명령을 전송할 수 있다.
상술한 비휘발성 메모리의 셀 프로그램 방법에 따르면, 비휘발성 메모리의 선택된 워드 라인으로 구동된 전압의 기울기 제어가 용이해질 수 있다. 또한 전압의 기울기가 덜 급격하도록 제어함으로써 프로그램 방해를 방지할 수 있다.
앞에서 본 발명의 특정 실시 예들을 설명했지만, 이는 도시의 목적으로 설명한 것일 뿐, 본 발명의 정신과 범위 내에서 다양한 변형이 가능함을 이해해야 할 것이다. 따라서, 본 발명은 첨부된 청구항에 의한 것 이외에는 제한되지 않는다.
100 : 마이크로 컨트롤러
101 : DA 컨버터
102 : 전용 로직 블록
101 : DA 컨버터
102 : 전용 로직 블록
Claims (20)
- 복수의 워드 라인을 갖는 비휘발성 메모리의 프로그램 방법에 있어서,
상기 복수의 워드 라인 중 선택된 워드 라인에 패스 전압을 인가하는 단계; 및
상기 패스 전압을 증가시켜 제1 또는 제2 프로그램 전압을 상기 선택된 워드 라인에 인가하는 단계를 포함하고,
상기 패스 전압이 상기 제1 프로그램 전압까지 증가되는 전압 기울기는 상기 패스 전압이 상기 제2 프로그램 전압까지 증가되는 전압 기울기와 동일한 비휘발성 메모리의 프로그램 방법.
- 제 1 항에 있어서,
상기 제1 프로그램 전압을 상기 선택된 워드 라인에 인가하는 단계는 상기 패스 전압이 상기 제1 프로그램 전압까지 증가되는 제1 상승기, 및 상기 제1 프로그램 전압이 일정하기 유지되어 상기 선택된 워드 라인에 인가되는 제1 안정기를 포함하는 비휘발성 메모리의 프로그램 방법.
- 제 2 항에 있어서,
상기 제2 프로그램 전압을 상기 선택된 워드 라인에 인가하는 단계는 상기 패스 전압이 상기 제2 프로그램 전압까지 증가되는 제2 상승기, 및 상기 제2 프로그램 전압이 일정하기 유지되어 상기 선택된 워드 라인에 인가되는 제2 안정기를 포함하는, 비휘발성 메모리의 프로그램 방법.
- 제 3 항에 있어서,
상기 제1 상승기와 상기 제2 상승기는 서로 상이한 비휘발성 메모리의 프로그램 방법.
- 제 1 항에 있어서,
상기 패스 전압은 상기 제1 및 제2 상승기 동안 스텝 전압만큼 반복적으로 증가되는 비휘발성 메모리의 프로그램 방법.
- 제 5 항에 있어서,
상기 제1 상승기 동안 상기 스텝 전압이 반복되는 횟수는 상기 제2 상승기 동안 상기 스텝 전압이 반복되는 횟수와는 상이한 비휘발성 메모리의 프로그램 방법.
- 비휘발성 메모리에 포함된 복수의 워드 라인 중 선택된 워드 라인으로 패스 전압을 인가하고, 상기 패스 전압을 증가시켜 제1 프로그램 전압 또는 제2 프로그램 전압을 상기 선택된 워드라인으로 인가하기 위한 DA 컨버터; 및
상기 패스 전압이 제1 프로그램 전압까지 증가되는 전압 기울기가 상기 패스 전압이 제2 프로그램 전압까지 증가되는 전압 기울기와 동일하도록 상기 DA 컨버터를 제어하는 마이크로 프로세서를 포함하는 비휘발성 메모리의 프로그래밍을 위한 컨트롤러.
- 제 7 항에 있어서,
상기 DA 컨버터는 제1 상승기 동안 상기 패스 전압을 상기 제1 프로그램 전압까지 증가시키고, 제1 안정기 동안 상기 제1 프로그램 전압을 일정하게 유지하여 상기 선택된 워드라인에 인가하는 비휘발성 메모리의 프로그래밍을 위한 컨트롤러.
- 제 8 항에 있어서,
상기 DA 컨버터는 제2 상승기 동안 상기 패스 전압을 상기 제2 프로그램 전압까지 증가시키고, 제2 안정기 동안 상기 제2 프로그램 전압을 일정하게 유지하여 상기 선택된 워드라인에 인가하는, 비휘발성 메모리의 프로그래밍을 위한 컨트롤러.
- 제 9 항에 있어서,
상기 제1 상승기와 상기 제2 상승기는 서로 다른 비휘발성 메모리의 프로그래밍을 위한 컨트롤러.
- 제 9항에 있어서,
상기 제1 안정기와 상기 제2 안정기는 서로 다른 비휘발성 메모리의 프로그래밍을 위한 컨트롤러.
- 제 9 항에 있어서,
상기 DA 컨버터는 상기 제1 상승기 동안 스텝 전압이 반복되는 횟수와 상기 제2 상승기 동안 상기 스텝 전압이 반복되는 횟수가 서로 상이하도록 상기 패스 전압을 상기 스텝 전압만큼 반복적으로 증가시키는 비휘발성 메모리의 프로그래밍을 위한 컨트롤러.
- 비휘발성 메모리에 포함된 복수의 워드 라인 중 선택된 워드 라인으로 패스 전압을 인가하고, 상기 패스 전압을 증가시켜 제1 프로그램 전압 또는 제2 프로그램 전압을 상기 선택된 워드라인으로 인가하기 위한 DA 컨버터; 및
명령어 및 데이터에 따라 상기 패스 전압이 제1 프로그램 전압까지 증가되는 전압 기울기가 상기 패스 전압이 제2 프로그램 전압까지 증가되는 전압 기울기와 동일하도록 상기 DA 컨버터를 제어하는 전용 로직 블록; 및
상기 전용 로직 블록에 상기 명령어 및 상기 데이터를 전송하기 위한 마이크로 프로세서를 포함하는 비휘발성 메모리의 프로그래밍을 위한 컨트롤러.
- 제 13 항에 있어서,
상기 전용 로직 블록은 상기 DA 컨버터를 상기 마이크로 프로세서와는 비동기적으로 제어하는 컨트롤러.
- 제 13 항에 있어서,
상기 마이크로 프로세서는 현재의 프로그래밍 동작이 종료되기 전에 다음 프로그래밍 동작을 위한 전용 로직 블록을 초기화하는 컨트롤러.
- 제 13 항에 있어서,
상기 DA 컨버터는 제1 상승기 동안 상기 패스 전압을 상기 제1 프로그램 전압까지 증가시키고, 제1 안정기 동안 상기 제1 프로그램 전압을 일정하게 유지하여 상기 선택된 워드 라인에 인가하는 컨트롤러.
- 제 16 항에 있어서,
상기 DA 컨버터는 제2 상승기 동안 상기 패스 전압을 상기 제2 프로그램 전압까지 증가시키고, 제2 안정기 동안 상기 제2 프로그램 전압을 일정하게 유지하여 상기 선택된 워드 라인에 인가하는 컨트롤러.
- 제 17 항에 있어서,
상기 제1 상승기와 상기 제2 상승기는 서로 다른 컨트롤러.
- 제 17 항에 있어서,
상기 제1 안정기와 상기 제2 안정기는 서로 다른 컨트롤러.
- 제 16 항에 있어서,
상기 DA 컨버터는 상기 제1 상승기 동안 반복되는 스텝 전압의 횟수와 상기 제2 상승기 동안 반복되는 상기 스텝 전압의 횟수가 서로 상이하도록 상기 패스 전압을 상기 스텝 전압만큼 반복적으로 증가시키는 컨트롤러.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT102015000020953 | 2015-06-05 | ||
ITUB20151336 | 2015-06-05 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20160143511A true KR20160143511A (ko) | 2016-12-14 |
KR102653242B1 KR102653242B1 (ko) | 2024-04-02 |
Family
ID=53836783
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020160057165A KR102653242B1 (ko) | 2015-06-05 | 2016-05-10 | 비휘발성 메모리의 프로그램 방법 및 컨트롤러 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10037805B2 (ko) |
KR (1) | KR102653242B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10896734B2 (en) | 2017-12-19 | 2021-01-19 | SK Hynix Inc. | Semiconductor memory device and method of operating the same |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11250911B2 (en) * | 2018-10-18 | 2022-02-15 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and operating method of the same |
TWI736841B (zh) * | 2019-02-15 | 2021-08-21 | 旺宏電子股份有限公司 | 非揮發性記憶體及其程式化方法 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20060061088A (ko) * | 2004-12-01 | 2006-06-07 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 프로그램 전압 인가 방법 |
US20090168533A1 (en) * | 2007-12-28 | 2009-07-02 | Samsung Electronics Co., Ltd. | Three-dimensional memory device and programming method |
KR20100055101A (ko) * | 2008-11-17 | 2010-05-26 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 프로그램 방법 |
US20110267895A1 (en) * | 2010-04-29 | 2011-11-03 | Min Kyu Lee | Method of operating semiconductor memory device |
US20120033501A1 (en) * | 2010-08-09 | 2012-02-09 | Samsung Electronics Co., Ltd. | Nonvolatile memory device with 3d memory cell array |
KR20120023194A (ko) * | 2010-08-09 | 2012-03-13 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 |
KR20120130588A (ko) * | 2011-05-23 | 2012-12-03 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 프로그램 방법 |
KR20140036259A (ko) * | 2011-05-23 | 2014-03-25 | 샌디스크 테크놀로지스, 인코포레이티드 | 온도 보상과 함께 메모리 디바이스 내의 채널 부스팅을 강화시키기 위한 패스 전압 램핑 |
US20160055914A1 (en) * | 2013-03-29 | 2016-02-25 | Samsung Electronics Co., Ltd. | Memory system and driving method thereof |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE602007010813D1 (de) | 2006-12-12 | 2011-01-05 | Sandisk Corp | Reduktion von programmstörungen in einem nichtflüchtigen speicher mit frühem quellenseitigem boosting |
JP2013041654A (ja) | 2011-08-19 | 2013-02-28 | Toshiba Corp | 不揮発性記憶装置 |
-
2016
- 2016-05-10 KR KR1020160057165A patent/KR102653242B1/ko active IP Right Grant
- 2016-06-03 US US15/173,357 patent/US10037805B2/en active Active
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20060061088A (ko) * | 2004-12-01 | 2006-06-07 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 프로그램 전압 인가 방법 |
KR100591772B1 (ko) * | 2004-12-01 | 2006-06-26 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 프로그램 전압 인가 방법 |
US20090168533A1 (en) * | 2007-12-28 | 2009-07-02 | Samsung Electronics Co., Ltd. | Three-dimensional memory device and programming method |
KR20100055101A (ko) * | 2008-11-17 | 2010-05-26 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 프로그램 방법 |
US20110267895A1 (en) * | 2010-04-29 | 2011-11-03 | Min Kyu Lee | Method of operating semiconductor memory device |
US20120033501A1 (en) * | 2010-08-09 | 2012-02-09 | Samsung Electronics Co., Ltd. | Nonvolatile memory device with 3d memory cell array |
KR20120023194A (ko) * | 2010-08-09 | 2012-03-13 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 |
KR20120130588A (ko) * | 2011-05-23 | 2012-12-03 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 프로그램 방법 |
KR20140036259A (ko) * | 2011-05-23 | 2014-03-25 | 샌디스크 테크놀로지스, 인코포레이티드 | 온도 보상과 함께 메모리 디바이스 내의 채널 부스팅을 강화시키기 위한 패스 전압 램핑 |
US20160055914A1 (en) * | 2013-03-29 | 2016-02-25 | Samsung Electronics Co., Ltd. | Memory system and driving method thereof |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10896734B2 (en) | 2017-12-19 | 2021-01-19 | SK Hynix Inc. | Semiconductor memory device and method of operating the same |
Also Published As
Publication number | Publication date |
---|---|
KR102653242B1 (ko) | 2024-04-02 |
US20160358658A1 (en) | 2016-12-08 |
US10037805B2 (en) | 2018-07-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102240082B1 (ko) | 멀티-레벨 패스 신호를 이용한 메모리들의 프로그래밍 | |
KR100805839B1 (ko) | 고전압 발생기를 공유하는 플래시 메모리 장치 | |
KR101222063B1 (ko) | 불휘발성 메모리 장치 및 그 동작방법 | |
KR101134240B1 (ko) | 반도체 메모리 장치의 동작 방법 | |
KR100960448B1 (ko) | 불휘발성 메모리 장치의 프로그램 검증 방법 | |
KR101184866B1 (ko) | 불휘발성 메모리 장치 및 이의 동작 방법 | |
US8503232B2 (en) | Semiconductor memory device and programming method thereof | |
KR101705294B1 (ko) | 플래시 메모리 및 그 프로그램 방법 | |
JP2009032386A (ja) | 不揮発性メモリセルプログラミング方法 | |
US8995211B2 (en) | Program condition dependent bit line charge rate | |
KR100624302B1 (ko) | 난드 플래시 메모리의 로우 디코더 회로 및 이를 이용한동작 전압 공급 방법 | |
KR101015644B1 (ko) | 불휘발성 메모리 장치 및 이를 프로그램하는 방법 | |
US8553465B2 (en) | Semiconductor memory device and method of programming the same | |
KR20190092247A (ko) | 반도체 기억장치 및 반도체 기억장치의 동작 방법 | |
KR20130091909A (ko) | 비휘발성 메모리 장치 및 프로그램 방법과 이를 이용하는 데이터 처리 시스템 | |
KR20160143511A (ko) | 비휘발성 메모리의 프로그램 방법 및 컨트롤러 | |
KR20130045730A (ko) | 비휘발성 메모리 장치, 이를 위한 고전압 발생 회로 및 프로그램 방법 | |
US8514640B2 (en) | Nonvolatile semiconductor memory device | |
KR20070052403A (ko) | 낸드 플래시 메모리의 프로그램 방법 | |
TWI727857B (zh) | 用於記憶體的程序暫停和恢復的控制方法與控制器 | |
CN114121100A (zh) | 用于对存储器装置进行编程的方法 | |
JP4669065B2 (ja) | プログラミング速度を向上させるプログラミング電圧に応じたプログラム時間調整 | |
KR20170056254A (ko) | 비휘발성 메모리 장치 | |
JP2012155831A (ja) | 半導体システム及びデータプログラミング方法 | |
JP5622712B2 (ja) | 不揮発性半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E90F | Notification of reason for final refusal | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant |