KR20160127843A - 공통 모드 레벨 시프팅을 위한 시스템들 및 방법들 - Google Patents

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Abstract

공통 모드 전압 레벨 시프팅 회로는, 제 1 공통 모드 전압을 갖는 차동 신호를 수신하도록 구성된 입력 노드들, 입력 노드들과 출력 노드들의 대응하는 쌍 사이에 커플링된 분로 커패시터들의 쌍, 분로 커패시터들을 통해 차동 신호에 커플링된, 출력 노드들을 포함하는, 임계 전압 회로로서, 출력 노드들에서 차동 신호에 대해 제 2 공통 모드 전압을 제공하도록 구성된, 상기 임계 전압 회로, 및 제 1 공통 모드 전압의 레벨에 따라 제어되는 전류원들로서, 제 2 공통 모드 전압을 초래하도록 출력 노드들에 커플링된, 상기 전류원들을 포함한다.

Description

공통 모드 레벨 시프팅을 위한 시스템들 및 방법들{SYSTEMS AND METHODS FOR COMMON MODE LEVEL SHIFTING}
이 출원은 전체가 참조에 의해 본원에 통합되는 "SYSTEMS AND METHODS FOR COMMON MODE LEVEL SHIFTING" 라는 제목의 2014년 3월 27일 출원된 미국 가특허출원 제 14/228,049 호의 이익을 주장한다.
이 출원은 전압 제어에 관한 것이고, 보다 상세하게는, 공통 모드 전압 레벨 시프팅 (common mode voltage level shifting) 에 관한 것이다.
차동 시그널링 (differential signaling) 에서, 낮은 공통 모드 전압 도메인으로부터 높은 공통 모드 전압 도메인으로 변환하는 것은 통상적인 것이다. 예를 들어, 수신기는 비교적 높은 공통 모드 전압을 필요로 하는 NMOS 트랜지스터들의 차동 쌍을 이용할 수도 있다. 하지만, 송신기 또는 시스템의 다른 컴포넌트는 낮은 공통 모드 전압을 이용할 수도 있다.
실례로, 일부 고속 유선 애플리케이션들에서, 수신기 입력 신호들은 0V 또는 수백 mV 와 같은, 낮은 공통 모드 전압 레벨에서 종단된다. 고속 신호 (예컨대, 6-10Gb/s) 를 추가적으로 프로세싱하기 위해, 일부 애플리케이션들이 PMOS 를 이용하긴 하지만, NMOS 차동 쌍들이 더 낮은 기생들로 인해 PMOS 에 비해 일반적으로 선호된다. 낮은 공통 모드 전압 고속 신호를 높은 공통 모드 전압 레벨로 변환하기 위해 변환 버퍼가 사용된다.
높은 공통 모드 도메인으로의 레벨 시프팅을 수행하기 위해 분로 커패시터 (shunt capacitor) 를 통해 각각의 차동 입력 신호를 수신하는 것이 통상적이다. 예를 들어, 하나의 차동 입력 신호는 rxinp (수신기 입력 포지티브) 로서 표시될 수도 있는 한편, 상보적 차동 입력 신호는 rxinn (수신기 입력 네거티브) 로서 표시될 수도 있다. rxinp 는 분로 커패시터를 통해 수신될 것이다. 유사하게, rxinn 은 또한 분로 커패시터를 통해 수신될 것이다. 분로 커패시터들은, 수신된 신호들이 그 다음에 예컨대 원하는 비교적 높은 공통 모드 전압을 제공하기 위해 분압기를 이용하여 부스팅되도록 수신된 공통 모드 전압을 차단한다. 하지만 이러한 배열은 일반적으로 오직 비교적 높은 주파수의 차동 신호들에 대해서만 작용한다. 입력 주파수가 감소됨에 따라, 분로 커패시터들은 수신된 공통 모드 전압을 차단할 뿐만 아니라 신호의 교류 (AC) 부분도 역시 차단할 것이다. 이러한 종래의 레벨 시프팅 배열은 따라서 일부 광대역 (wideband) 애플리케이션들에 대해 적합하지 않다.
따라서 낮은 주파수 도메인 및 높은 주파수 도메인 양자에서 작용하는 (광대역 동작) 향상된 공통 모드 레벨 시프터들에 대한 필요성이 당해 기술분야에서 존재한다.
공통 모드 전압을 레벨 시프팅하기 위한 회로가 제공된다. 하나의 예에서, 회로는, 출력 노드들에 걸친 출력 차동 전압이 임계 전압 생성 디바이스의 임계 전압과 동일한 공통 모드 전압을 가지도록 분로 커패시터들을 통해 출력 노드들의 쌍에 레벨 시프팅 차동 입력 신호들을 제공한다. 출력 노드들은 차동 입력 신호들의 공통 모드 전압으로부터 피드-포워드 (feed-forward) 방식으로 역으로 제어되는 전류원들에 의해 구동된다.
하나의 실시형태에서, 회로의 동작은, PMOS 트랜지스터들의 쌍의 게이트들을 차동 입력 전압들로 각각 구동하는 한편, 각각의 차동 입력 전압을 커패시터를 통해 그것의 각각의 PMOS 트랜지스터에 커플링하는 것을 포함한다. 회로의 동작은 또한, 차동 입력 전압들에 대해 공통 모드 전압에 역으로 각각의 PMOS 트랜지스터를 통해 구동되는 전류를 제어하는 것을 포함한다.
다른 실시형태에서, 회로의 동작은 차동 입력 전압들로 NMOS 트랜지스터들의 쌍의 소스를 구동하는 한편 차동 입력 전압의 각각의 성분을 커패시터를 통해 그것의 NMOS 트랜지스터의 드레인에 커플링하는 것을 포함한다. 회로의 동작은 또한, 차동 입력 전압들에 대해 공통 모드 전압에 역으로 각각의 NMOS 트랜지스터를 통해 구동되는 전류를 제어하는 것을 포함한다.
다양한 실시형태들은 종래의 솔루션들에 비해 하나 이상의 이점들을 제공한다. 실례로, 피드-포워드 제어된 전류원들은 공통 모드 전압의 신뢰가능한 레벨 시프팅을 제공하여 애플리케이션으로 하여금 보다 높은 또는 보다 낮은 공통 모드 전압을 갖는 신호를 수신하는 것을 허용한다. 또한, 차동 신호의 AC 성분들 - 정보를 반송하는 부분들 - 은, 출력 트랜지스터들의 포트들을 구동함으로써, 보다 낮은 주파수들에서도, 출력 노드들의 전압을 변조한다. 따라서, 다양한 실시형태들은 광대역 애플리케이션들에서 채용될 수도 있다. 이들 및 다른 이점들은 이하의 상세한 설명에 의해 더 잘 이해될 수도 있다.
도 1 은 본 개시의 일 실시형태에 따른, 전압 레벨 시프팅 회로를 갖는 일 예시적인 시스템을 나타낸다.
도 2 는 본 개시의 일 실시형태에 따른, 공통 모드 전압 레벨 시프팅 회로에 대한 일 예시적인 아키텍처를 나타낸다.
도 3 은 본 개시의 일 실시형태에 따른, 공통 모드 전압 레벨 시프팅 회로에 대한 다른 예시적인 아키텍처를 나타낸다.
도 4 는 본 개시의 일 실시형태에 따른, 도 2 및 도 3 의 시스템에 대한 사용의 일 예시적인 방법의 흐름도를 나타낸다.
다양한 실시형태들을 논의하기 전에, 일부 개념들의 설명은 이하의 예들의 이해를 도울 수도 있다. 차동 시그널링은 2 개의 쌍의 도전체들을 통해 정보를 송신하는 것을 포함하고, 여기서, 하나의 도전체 상의 성분은 다른 도전체 상의 성분에 대해 상보적이다. 따라서, 차동 신호의 2 개의 상보적인 성분들은 플러스 및 마이너스 신호들로서 종종 지칭된다. 종래의 차동 시그널링 수신기들은 2 개의 상보적 신호들에서의 차이를 검출한다.
차동 신호는, 신호가 그라운드에 대해 참조되는 경우 등의 싱글-엔디드 시그널링 (single-ended signaling) 과는 대조적으로 고속 데이터에 대해 유리할 수 있다. 실례로, 싱글-엔디드 시그널링에 있어서, 전송 라인은 그 전송 라인에 인접한 트랜지스터들이 상태를 전환할 때 등에 잡음에 영향을 받는다. 싱글-엔디드 수신기는 따라서 잡음에 의해 기만당할 수 있다. 하지만 차동 시그널링에서, 잡음은 플러스 신호와 마이너스 신호에 동일하게 (또는 적어도 거의 동일하게) 영향을 미치고, 종래의 수신기는 그것이 플러스와 마이너스 신호들 사이의 차이를 검출할 때 잡음을 생략할 것이다.
공통 모드 전압은 도전체 쌍의 양 도전체들 상에서 하나의 부호를 가지고 존재하는 차동 신호의 성분을 포함한다. 공통 모드 전압은 각 도전체의 전압의 벡터 합의 절반이다. 공통 모드 전압은 식 1 에 의해 주어지고, 여기서 V1 은 하나의 도전체의 전압이고, V2 는 다른 도전체의 전압이다.
(식 1) Vcom = (V1 + V2)/2
도 1 은, 하나의 실시형태에 따른, 레벨 시프팅 회로 (110) 에 대한 일 예시적인 애플리케이션 (100) 을 나타낸다. 도 1 의 시스템은 회로 (102) 를 포함하고, 이 회로는 수백 mV 정도와 같은 비교적 낮은 공통 모드 전압을 동작시킨다. 회로 (104) 는 VDD/2 정도와 같은 비교적 높은 공통 모드 전압에서 동작한다. 물론, 공통 모드 전압들에 대해 주어진 예들은 단지 설명의 용이함을 위한 것이고, 다양한 실시형태들이 임의의 적절한 공통 모드 전압에서 동작할 수도 있음을 이해하여야 한다.
회로 (102) 의 일 예는 0V 에서 또는 그 근방에서 신호들을 종단시키는 데이터 수신기에서의 회로를 포함하고, 회로 (104) 의 일 예는 VDD/2 정도의 보다 높은 공통 모드 전압을 갖는 신호를 수신하기 위해 차동 쌍에서의 NMOS 트랜지스터들 (여기서는 미도시) 을 사용하는 RF 수신기 회로의 다른 부분을 포함한다. 회로 (104) 에서, 하나의 NMOS 트랜지스터는 그것의 게이트에서 플러스 신호를 수신하는 반면에, 다른 NMOS 트랜지스터는 그것의 게이트에서 마이너스 신호를 수신한다. 차동 쌍은 차동 입력에 응답하는 테일 (tail) 전류를 스티어링한다. 포지티브 (positive) 입력이 VDD/2 초과로 진행함에 따라, 대응하는 NMOS 는 사실상 모든 테일 전류를 전도시킨다. 네거티브 (negative) 입력이 VDD/2 초과로 진행함에 따라, 대응하는 NMOS 는 사실상 모든 테일 전류를 전도시킨다. VDD/2 에서의 공통 모드로, 차동 쌍은 따라서 균형을 이루고 신속한 비트 결정을 이룰 수 있다.
회로 (110) 는 공통 모드 전압에 대한 레벨 시프팅 회로를 포함한다. 구체적으로, 회로 (110) 는 회로 (102) 로부터 차동 신호를 수신하고, 공통 모드 전압을 회로 (104) 의 것과 양립가능한 레벨까지 시프트한다. 회로 (110) 는 이하 설명되는 바와 같이 주파수들의 넓은 스펙트럼에 걸쳐 차동 신호의 AC 성분을 보존한다. 상기 예는 RF 수신기에서 사용되는 레벨 시프팅 회로 (110) 를 설명하지만, 다양한 실시형태들이 공통 모드 전압이 시프트되는 다양한 다른 애플리케이션들의 임의의 것에서 사용될 수도 있음을 이해하여야 한다.
이들 개념들 및 특징들은 이하의 예시적인 실시형태들의 논의에 의해 더 잘 이해될 수도 있다.
예시적인 회로 실시형태들
다양한 실시형태들은 광대역 동작을 갖는 디바이스들에서 적용가능한 공통 모드 레벨 시프팅 회로들에 지향된다. 광대역 동작을 제공하기 위해, 수신된 차동 신호들은 종래의 솔루션들에 대해 상기 논의된 바와 유사하게 분로 커패시터들을 통해 출력 노드들에 패스된다. 하지만 공통 모드 전압은 차동 입력 신호들에 대한 공통 모드 전압에 응답하여 각각의 전류 경로들을 통해 역으로 출력 노드들을 구동하는 전류원들의 피드-포워드 제어를 통해 제어된다. 차동 입력 신호에 대한 공통 모드 전압이 상승함에 따라, 전류원들의 역 피드-포워드 제어는 출력 노드들을 구동하는 전류 경로들을 통해 구동되는 전류를 감소시킨다. 반대로, 차동 입력 신호에 대한 공통 모드 전압이 떨어지는 경우에, 전류원들의 역 피드-포워드 제어는 출력 노드들을 구동하는 전류 경로들을 통해 구동되는 전류를 증가시킨다.
각 출력 노드는 출력 노드를 각각의 입력 노드 전압보다 더 높은 임계 전압에 유지하는 임계-전압 디바이스에 커플링된다. 분로 커패시터들이 임의의 입력 공통 모드 전압이 패스하는 것을 차단하기 때문에, (eqinp 및 eqinn 으로서 지정될 수도 있는) 출력 차동 전압들에 대한 공통 모드 전압은 디바이스에 대한 임계 전압과 동일하다. 차동 신호의 AC 부분은 분로 커패시터들을 회피하는 경로들 상의 출력 노드들에 인가되고, 이에 의해, 보다 낮은 주파수들에서도 AC 정보를 보존하게 된다.
이제 도면들로 돌아가서, 도 2 는 하나의 실시형태에 따라 적응된 레벨 시프팅 회로 (250) 를 나타낸다. 회로 (250) 는 도 1 의 아키텍처에서 레벨 시프팅 회로 (110) 로서 사용될 수도 있다.
회로 (250) 는 차동 신호를 수신하는 입력 노드들 (202) 을 포함하고, 여기서, 차동 신호의 플러스 및 마이너스 성분들이 rxinp 및 rxinn 로 각각 주어진다. 저항기들 (R1 및 R2) 은 전류원 (204) 에 입력 공통 모드 전압, Vcom 을 제공하도록 분압기 (voltage divider) 로서 작용한다. 회로 (250) 는 또한, 회로 (250) 의 출력부에서 차동 신호에 대한 출력 공통 모드 전압을 설정하는 임계 전압 회로 (206) 를 포함한다. 임계 전압 회로 (206) 는 분로 커패시터들 (C1 및 C2) 을 통해 PMOS 트랜지스터들 (P1 및 P2) 의 게이트들에서 또한 출력 노드들 (208) 에서 입력 차동 신호를 수신한다. 레벨-시프트된 차동 신호의 플러스 및 마이너스 성분들은 eqinp 및 eqinn 로서 주어진다. 회로 (100) 의 동작은 이하 보다 자세히 설명된다.
출력 노드들 (208) 은 트랜지스터들 (P1 및 P2) 의 소스들이다. 포지티브 차동 입력 신호 (rxinp) 는 P1 의 게이트를 직접 구동하고, 또한 분로 커패시터 (C1) 를 통해 그것의 소스를 구동한다. 유사하게, 네거티브 차동 입력 신호 (rxinn) 는 P2 의 게이트를 직접 구동하고, 또한 분로 커패시터 (C2) 를 통해 P2 의 소스를 구동한다. 고-주파수 입력 신호에 대해, 따라서, 입력 신호들 (rxinp 및 rxinn) 의 AC 부분들은 P1 및 P2 의 소스들로 각각 분로 커패시터들을 통해 패스할 것이라는 것을 할 수 있다. eqinp 는 P1 의 소스에서의 포지티브 차동 출력 전압이고, eqinn 은 P2 의 소스에서의 네거티브 차동 출력 전압이다.
회로 (250) 의 다양한 전류원들로 돌아가서, 양 트랜지스터들 (P5 및 P6) 은 임계 전압 회로 (206) 를 통해 전류들을 구동하는 것에 유의한다. 트랜지스터들 (P5 및 P6) 은 그들의 게이트들을 통해 트랜지스터 (P4) 의 게이트에 모두 접속된다. 트랜지스터 (P4) 는 이하 보다 자세히 설명되는 바와 같이 전류원 (204) 의 일부이다.
전류원 PMOS 트랜지스터 (P5) 는 트랜지스터 (P1) 의 소스를 구동하고, 전류원 PMOS 트랜지스터 (P6) 는 트랜지스터 (P2) 의 소스를 구동한다. 이들 전류원 트랜지스터들 (P5 및 P6) 은 PMOS 트랜지스터 (P3) 를 통해 피드-포워드 방식으로 제어된다. 트랜지스터 (P3) 의 게이트는 공통 모드 입력 전압 (Vcom) 에 구속된다. 트랜지스터 (P3) 에 의해 생성된 전류 (I1) 는 따라서 Vcom 에 대해 역으로 관련될 것이다. Vcom 이 상승함에 따라, I1 은 하락한다. 하지만 Vcom 이 하락하는 경우에, I1 은 상승한다. 전류 (I1) 는, I1 이 P1 및 P2 를 통해 구동되도록 P5 및 P6 를 제어하기 위해 NMOS 트랜지스터들 (M1 및 M2) 및 PMOS 트랜지스터 (P4) 를 통해 미러링된다. 따라서, 트랜지스터들 (P5 및 P6) 도 역시 전류원들로서 작용한다.
물론, I2, I3, 및 I4 의 값들은 I1 의 값과, 일부 실시형태들에서는 동일할 수도 있지만, 동일하지 않을 수도 있다. 전류들 I1, I2, I3, 및 I4 의 값들은 여러 트랜지스터들 (P3, P4, P5, 및 P6) 의 특성들에 의존하고, 당해 기술분야에서 통상의 지식을 가진 자 (이하, '통상의 기술자' 라 함) 는 이에 의해 생성되는 전류들에 대해 소망된 값들을 달성하기 위해 어떻게 적절한 특성들을 갖는 트랜지스터들을 선택하는지를 이해한다. 그럼에도 불구하고, I1 의 값이 증가함에 따라, I2, I3, 및 I4 의 값들이 또한 증가한다. 다르게 말하면, I2, I3, 및 I4 의 값들은 I1 의 값에 비례하고, I1 의 값은 Vcom의 값에 반비례한다. 따라서, Vcom 이 변화함에 따라, I1, I2, I3, 및 I4 의 값들은 역으로 변화한다.
회로 (250) 는 VDD 레일로부터 트랜지스터 (P5) 및 트랜지스터 (P1) 를 통해 그라운드로 제 1 전류 경로를 제공한다. 유사하게, VDD 레일로부터 P6 및 P2 를 통해 그라운드로 또 다른 전류 경로가 존재한다.
전류 (I3) 는 양 P5 및 P1 에 걸쳐 전압 강하를 경험한다. 출력 노드 (208a) 에서의 전압을 결정하는 것은 이들 전압 강하들이다. 전류 (I4) 는 또한 트랜지스터들 (P6 및 P2) 에 걸쳐 전압 강하들을 경험하고, 따라서, 출력 노드 (208b) 에서의 전압을 결정한다. 레벨-시프트된 공통 모드 전압은 출력 노드들 (208) 에서 차동 신호에 존재하는 공통 모드 전압이다. 입력 공통 모드 전압 (Vcom) 은 적어도 정상 상태 동작 동안 실질적으로 변화해야만 할 것으로 예상되지 않는다. 하지만, 공통 모드 전압 (Vcom) 에서의 변화가 존재하는 범위까지, 전류원들 및 임계 전압 회로 (206) 는 대응하는 I3 및 I4 의 조정을 통해 레벨-시프트된 공통 모드 전압을 안정화시킨다. 따라서, 회로 (250) 는 출력 노드들 (208) 에서 안정적인 레벨-시프트된 공통 모드 전압을 제공한다.
고-주파수 동작 동안, 차동 신호의 AC 부분 (정보를 반송하는 부분) 은 분로 커패시터들 (C1 및 C2) 을 통해 패스한다. 따라서, AC 부분은 출력 노드들 (208) 에서 전압을 변조하고, 차동 신호에서의 정보는 임계 전압 회로 (206) 로부터 출력 신호를 수신하는 회로 (미도시) 에 대해 감지가능하다.
차동 신호에서 AC 주파수가 강하함에 따라, 분로 커패시터들 (C1 및 C2) 은, 주파수가 감소함에 따라 커패시터의 임피던스가 증가하기 때문에, AC 부분을 덜 패스하고 패스하기에 덜 유용하게 된다. 하지만, 회로 (250) 는 보다 낮은 주파수들에서도 출력 노드들 (208) 에 AC 부분을 패스하기 위한 기술들을 포함한다. 구체적으로, 그리고 상기 언급된 바와 같이, 차동 신호 플러스 및 마이너스 성분들 (rxinp 및 rxinn) 은 트랜지스터들 (P1 및 P2) 의 게이트들에 각각 입력된다. 이들 경우들에서, P1 및 P2 는 그러면 그들의 소스들 (출력 노드들 (208)) 에서의 전압이 신호의 AC 부분에 의해 변조되도록 소스 팔로워들 (followers) 로서 작용한다. 따라서, 차동 신호의 AC 부분은, P5 및 P6 의 피드-포워드 제어를 통해 P1 및 P2 의 소스들에서 안정적이고 상승된 공통 모드 전압이 생성되는 것처럼, 넓은 범위의 주파수들에 걸쳐 보존된다.
도 3 은 하나의 실시형태에 따라 적응된 레벨 시프팅 회로 (350) 를 나타낸다. 도 2 의 실시형태에 반해, 도 3 의 실시형태는 그것의 임계 전압 회로 (306) 에서 NMOS 트랜지스터들을 이용한다. 그 외에, 도 3 의 실시형태의 동작은 도 2 의 실시형태의 동작과 유사하다. 회로 (350) 는 도 1 의 아키텍처에서의 레벨 시프팅 회로 (110) 로서 사용될 수도 있다.
도 3 은 R11 및 R12 로 형성된 분압기로부터 입력 공통 모드 전압 (Vcom) 을 수신하는 전류원 (304) 을 포함한다. 전류원 (304) 은 상기 설명된 전류원 (204) (도 2) 에 유사하게 동작한다. 실례로, Vcom 이 감소함에 따라, PMOS 트랜지스터 (P13) 및 NMOS 트랜지스터 (M11) 를 통과하는 전류 (I11) 가 증가한다. Vcom 이 증가함에 따라, 트랜지스터들 (P13 및 M11) 을 통과하는 전류 (I11) 가 감소한다. 전류 (I11) 는 트랜지스터들 (P14 및 M12) 을 통과하는 전류 (I12) 에 의해 미러링된다.
트랜지스터들 (P15 및 P16) 의 게이트들은 양자 모두 트랜지스터 (P14) 의 게이트에 연결된다. 따라서, 피드-포워드 제어 덕분에, 전류 (I11) 는 전류들 (I13 및 I14) 을 통해 트랜지스터들 (P15 및 P16) 에서 각각 미러링된다. Vcom 이 시간에 걸쳐 변화함에 따라, 전류들 (I13 및 I14) 은 역으로 변화한다.
임계 전압 회로 (306) 는 NMOS 트랜지스터들 (M3 및 M4) 을 포함한다. 트랜지스터 (M3) 는 분로 커패시터 (C11) 를 통해 그것의 드레인에서 차동 신호의 플러스 성분 (rxinp) 을 수신한다. 플러스 성분 (rxinp) 은 또한, 트랜지스터 (M3) 의 응답에도 역시 영향을 미치는, 저항기 (R13) 에도 인가된다.
유사하게, 트랜지스터 (M4) 는 분로 커패시터 (C12) 를 통해 그것의 드레인에서 차동 신호의 마이너스 성분 (rxinn) 을 수신한다. 마이너스 성분 (rxinn) 은 또한, 트랜지스터 (M4) 의 응답에 영향을 미치는, 저항기 (R14) 에 인가된다.
M3 및 M4 의 소스들은, 게이트들이 M11 의 게이트 전압에 의해 제어되는, 바이어싱 트랜지스터들 (M5 및 M6) 을 통해 그라운드로부터 격리된다. 일반적으로, I11 이 증가함에 따라, 트랜지스터들 (M5 및 M6) 을 통과하는 전류 역시 증가한다.
회로 (350) 는, 도시된 바와 같이, 전류 (I13) 가 VDD 로부터 그라운드로 진행함에 따라, 트랜지스터들 (P15 및 M5) 을 통해 I13 에 대한 전류 경로를 제공한다. 전류 (I13) 는 트랜지스터들 (P15 및 M5) 의 각각에서 전압 강하들을 경험하고, 출력 노드 (308a) 에서 전압을 결정하는 것은 이들 전압 강하들이다.
전류 (I14) 는 또한 VDD 와 그라운드 사이에서 트랜지스터들 (P16 및 M6) 에서 전압 강하들을 경험한다. 출력 노드 (308b) 에서의 전압을 결정하는 것은 이들 전압 강하들이다. 출력 노드 (308) 에서의 레벨-시프트된 공통 모드 전압은 플러스 및 마이너스 성분들 (eqinp 및 eqinn) 을 갖는 차동 신호의 공통 모드 전압이다.
상기 언급된 바와 같이, 입력 공통 모드 전압 (Vcom) 에서의 큰 변화들은 일반적으로 정상 상태 동작 동안 예상되지 않는다. 그럼에도 불구하고, 출력 노드들 (308) 에서의 레벨-시프트된 출력 전압은 입력 공통 모드 전압 (Vcom) 에 대한 전류들 (I13 및 I14) 의 역 피드-포워드 관계에 의해 안정적인 방식으로 생성된다. 도 2 및 도 3 의 실시형태들에서, 일부 애플리케이션들은 정상 상태 동작 동안 VDD/2 에서 레벨-시프트된 공통 모드 전압을 설정하는 것을 포함할 수도 있다. 통상의 기술자는, 전류들 (I13 및 I14) 의 전류 경로들의 저항 분배기 특성들이 출력 노드들 (308) 에서 절반만큼 전압을 강하하도록 P15, P16, M3, M4, M5, M6 (및 각종 저항기들) 을 선택하는 것을 이해할 것이다. 이러한 방식으로, 출력 노드들 (308) 에서의 전압들은 안정적으로 VDD/2 로 정정된다.
물론, VDD/2 의 레벨-시프트된 공통 모드 전압은 단지 일 예이고, 다른 실시형태들은 임의의 적절한 레벨-시프트된 공통 모드 전압을 포함할 수도 있다. 다른 레벨-시프트된 공통 모드 전압들이, 출력 노드들 (208 및 308) 에서의 각각의 전압 강하들이 소망된 전압을 가지도록, 회로들 (250 (도 2) 및 350 (도 3)) 을 설계함으로써 생성될 수도 있다.
차동 신호의 AC 성분으로 다시 돌아가서, 고-주파수 동작 동안, 차동 신호의 AC 부분은 주목할만한 감쇠 없이 분로 커패시터들 (C11 및 C12) 을 통과한다. 따라서, AC 부분은 출력 노드들 (308) 에서의 전압을 변조하고, 차동 신호의 정보는 임계 전압 회로 (306) 로부터 출력 신호를 수신하는 회로 (미도시) 에 감지가능하다.
하지만, AC 주파수가 차동 신호에서 강하함에 따라, AC 부분의 커패시터들 (C11 및 C12) 에서의 감쇠는 (주파수의 감소에 따른 커패시터들의 증가된 임피던스 때문에) 증가한다. 도 3 의 회로는 또한 노드들 (310) 에 입력 차동 신호를 제공한다. 도 3 에서 도시된 바와 같이, 플러스 성분 (rxinp) 은, 저항기 (R13) 에 의해 트랜지스터 (M3) 의 소스로부터 분리되는, 노드 (310a) 에 인가된다. 따라서, 성분 (rxinp) 의 AC 신호는 노드 (308a) 에서의 전압을 변조한다. 유사하게, 마이너스 성분 (rxinn) 은 노드 (310b) 에 인가되고, 이에 의해 노드 (308b) 에서 보이는 전압을 변조한다. 따라서, 차동 신호의 AC 성분은, P15 및 P16 의 피드-포워드 제어를 통해 M3 및 M4 의 드레인들에서 안정적이고 상승된 공통 모드 전압이 생성되는 것처럼, 넓은 범위의 주파수들에 걸쳐 보존된다.
회로들 (250 및 350) 에 대한 사용의 예시적인 방법들이 이제 논의될 것이다.
사용의 예시적인 방법들
도 2 및 도 3 의 공통 모드 전압 레벨 시프터의 사용의 예시적인 방법 (400) 에 대한 흐름도가 도 4 에서 도시된다. 방법은 블록 (410) 에서 시작하고, 이 블록은 제 1 공통 모드 전압 레벨을 갖는 차동 신호를 수신하는 것을 포함한다.
도 2 및 도 3 의 예들에서, 수신된 차동 신호는 비교적 낮은 공통 모드 전압을 포함하고, 회로는 공통 모드 전압 레벨을 다른 레벨까지 시프트한다. 차동 신호는 또한 정보를 반송하는 AC 부분을 포함한다. 회로 다운스트림 (미도시) 은 그 AC 부분을 수신하고 비트들을 검출하거나 거기에 대해 다른 프로세싱을 수행할 수도 있다.
블록 (420) 에서, 차동 신호가 분로 커패시터들의 쌍을 통해 출력 노드들의 쌍에 커플링된다. 도 2 의 실시형태들에서, 차동 신호는 커패시터들 (C1 및 C2) 을 통해 트랜지스터들 (P1 및 P2) 의 소스들에 커플링된다. 도 3 의 실시형태에서, 차동 신호는 커패시터들 (C11 및 C12) 을 통해 트랜지스터들 (M3 및 M4) 의 드레인들에 커플링된다. 커패시터들은 신호들의 직류 (DC) 성분들을 차단하고, 따라서, 분로 커패시터들은 입력 차동 신호의 수신된 공통 모드 전압을 차단한다.
높은 주파수들에서, 차동 신호의 AC 부분은, 블록 (450) 에 대해 이하 보다 자세히 설명되는 바와 같이, 출력 노드들로 패스된다.
블록 (430) 에서, 회로는 제 1 공통 모드 전압 레벨에 의해 구동되는 전류를 생성한다. 도 2 및 도 3 의 실시형태들에서, 입력 차동 신호 (Vcom) 의 공통 모드 전압 레벨은 저항 분배기 회로에 의해 검출되고 전류 발생기로 패스된다.
다양한 실시형태들은 블록 (430) 의 전류를 생성하기 위해 임의의 적절한 전류 발생기를 사용할 수도 있다. 실례로, 도 2 및 도 3 의 실시형태들은, PMOS 트랜지스터의 게이트가 Vcom 신호에 커플링되는 전류원을 채용한다. Vcom 이 증가함에 따라, 전류원에서의 전류는 감소한다 (그리고 그 역도 성립한다). 따라서, 상술한 실시형태들에서, 블록 (430) 에서 생성된 전류는 제 1 공통 모드 전압에 대해 역의 관계로 제어된다.
블록 (440) 에서, 블록 (430) 에서 생성된 전류는, 출력 노드들에서 제 2 공통 모드 전압을 생성하도록 출력 노드들을 통해 미러링된다. 도 2 및 도 3 의 실시형태들에서, 피드-포워드 제어는 트랜지스터들의 게이트들을 함께 묶음으로써 달성된다. 따라서, 전류원에서의 트랜지스터의 게이트에서의 전압은 제 1 출력 노드에 커플링된 트랜지스터의 게이트에 인가된다. 전류가 전류원을 통해 증가함에 따라, 상술한 게이트 커플링은 전류로 하여금 제 1 출력 노드에 커플링된 트랜지스터를 통해 증가하게 한다.
전류원에서의 트랜지스터 게이트에서의 전압은 또한 제 2 출력 노드에 커플링된 트랜지스터의 게이트에 인가된다. 전류가 전류원을 통해 증가함에 따라, 전류는 제 2 출력 노드에 커플링된 트랜지스터를 통해 증가한다.
블록 (440) 에서, 전류원에 의해 제어되는 그리고 제 1 공통 모드 전압에 응답하는 전류들이 생성된다. 제 1 및 제 2 출력 노드들은, 각각의 전류 경로들을 따른 전압 강하들이 출력 노드들에서 소망된 전압을 초래하도록, 회로 내에 배치된다. 일부 실시형태들에서, 출력 노드들에서의 공통 모드 전압은 그라운드와 vdd 사이의 어딘가에 있고, 공통 모드 전압은 블록 (440) 의 전류 미러링 (current mirroring) 덕분에 출력 노드들에서 고도의 안정성을 가지고 생성될 수 있다.
블록 (450) 에서, 회로는 차동 신호의 AC 부분에 따라 출력 노드들의 전압을 변조한다. 블록 (420) 에서 상기 설명된 바와 같이, 입력 차동 신호는 분로 커패시터들의 쌍을 통해 출력 노드들에 커플링된다. AC 신호가 높은 주파수에 있을 때, AC 신호는 상대적으로 감쇠되어 분로 커패시터들을 통과한다.
반면, AC 신호가 비교적 낮은 주파수일 때, 분로 커패시터들의 임피던스는 높다. 도 2 의 실시형태는 출력 노드들에서 트랜지스터들의 쌍의 게이트들에 차동 신호를 인가함으로써 출력 노드들의 전압을 변조한다. 도 3 의 실시형태는 출력 노드들에서 트랜지스터들의 쌍의 소스들에 차동 신호를 인가함으로써 출력 노드들의 전압을 변조한다. 따라서, 다양한 실시형태들은 보다 낮은 주파수들에서도 AC 신호의 정보를 보존하기 위해 출력 트랜지스터들의 포트들에 차동 신호를 인가한다.
실시형태들의 범위는 도 4 에서 나타낸 구체적인 방법에 제한되지 않는다. 다른 실시형태들은 하나 이상의 액션들 (actions) 을 추가, 생략, 재배열, 또는 수정할 수도 있다. 실례로, 많은 실세계의 애플리케이션들에서, 블록들 (410-450) 의 액션들은 직렬로 수행되지 않고, 오히려 레벨 시프팅 회로가 동작함에 따라 동시에 수행된다. 또한, 블록들 (410-450) 의 액션들은, 회로가 제 1 공통 모드 전압 레벨을 수신하고 다른 공통 모드 전압 레벨을 출력함에 따라 계속적으로 수행된다.
더욱이, 다양한 실시형태들은 다른 액션들도 역시 수행할 수도 있다. 실례로, 다른 회로 다운스트림은 레벨-시프트된 차동 신호를 수신하고 그것으로부터 바이너리 전압 레벨을 검출할 수도 있다. 비트 검출은 적절한 방식으로, 예컨대 종래의 비트-검출 프로세스들에 의해, 수행될 수도 있고, 여기서 더 논의되지 않는다.
통상의 기술자는 이제 이해할 것이고, 사용가능한 특정 애플리케이션에 의존하여, 많은 수정들, 치환들 및 변화들이, 본 개시의 사상 및 범위로부터 벗어남이 없이 본 개시의 재료들, 장치, 구성들 및 디바이스들의 사용 방법들에서 그리고 에 대해 이루어질 수 있다. 이를 고려하여, 본 개시의 범위는, 본원에서 예시되고 설명된 특정 실시형태들은 단지 그것의 일부 예들일 뿐이므로 그러한 본원에서 예시되고 설명된 특정 실시형태들의 것에 제한되어서는 아니되고, 오히려, 이하 첨부된 청구항들의 범위 및 그들의 기능적 균등물들과 충분히 상응하여야 한다.

Claims (30)

  1. 공통 모드 전압 레벨 시프팅 회로로서,
    제 1 공통 모드 전압을 갖는 차동 신호를 수신하도록 구성된 입력 노드들;
    상기 입력 노드들과 출력 노드들의 대응하는 쌍 사이에 커플링된 분로 커패시터들의 쌍;
    상기 분로 커패시터들을 통해 상기 차동 신호에 커플링된, 상기 출력 노드들을 포함하는, 임계 전압 회로로서, 상기 출력 노드들에서 상기 차동 신호에 대해 제 2 공통 모드 전압을 제공하도록 구성된, 상기 임계 전압 회로; 및
    상기 제 1 공통 모드 전압의 레벨에 따라 제어되는 전류원들로서, 상기 제 2 공통 모드 전압을 초래하도록 상기 출력 노드들에 커플링된, 상기 전류원들을 포함하는, 공통 모드 전압 레벨 시프팅 회로.
  2. 제 1 항에 있어서,
    상기 전류원들은 상기 제 1 공통 모드 전압의 상기 레벨에 대해 역으로 제어되는, 공통 모드 전압 레벨 시프팅 회로.
  3. 제 1 항에 있어서,
    상기 전류원들은 상기 제 1 공통 모드 전압을 수신하는 다른 전류원에 의해 피드-포워드 방식으로 제어되는, 공통 모드 전압 레벨 시프팅 회로.
  4. 제 1 항에 있어서,
    상기 임계 전압 회로는,
    제 1 트랜지스터로서, 상기 제 1 트랜지스터는 상기 분로 커패시터들의 제 1 분로 커패시터를 통해 상기 제 1 트랜지스터의 게이트에서 상기 차동 신호의 제 1 성분에 커플링되고, 상기 제 1 트랜지스터의 드레인은 상기 출력 노드들의 제 1 출력 노드인, 상기 제 1 트랜지스터; 및
    제 2 트랜지스터로서, 상기 제 2 트랜지스터는 상기 분로 커패시터들의 제 2 분로 커패시터를 통해 상기 제 2 트랜지스터의 게이트에서 상기 차동 신호의 제 2 성분에 커플링되고, 상기 제 2 트랜지스터의 드레인은 상기 출력 노드들의 제 2 출력 노드인, 상기 제 2 트랜지스터를 포함하고,
    상기 차동 신호의 상기 제 1 성분은 상기 제 1 트랜지스터의 소스를 통해 상기 출력 노드들의 상기 제 1 출력 노드의 전압을 변조하고, 또한, 상기 차동 신호의 상기 제 2 성분은 상기 제 2 트랜지스터의 소스를 통해 상기 출력 노드들의 상기 제 2 출력 노드의 전압을 변조하는, 공통 모드 전압 레벨 시프팅 회로.
  5. 제 4 항에 있어서,
    상기 임계 전압 회로는,
    상기 제 1 트랜지스터와 그라운드 사이에 배치된 제 1 바이어싱 트랜지스터로서, 상기 제 1 트랜지스터와 그라운드 사이에 전압 강하를 제공하도록 구성된, 상기 제 1 바이어싱 트랜지스터; 및
    상기 제 2 트랜지스터와 그라운드 사이에 배치된 제 2 바이어싱 트랜지스터로서, 상기 제 2 트랜지스터와 그라운드 사이에 전압 강하를 제공하도록 구성된, 상기 제 2 바이어싱 트랜지스터를 더 포함하는, 공통 모드 전압 레벨 시프팅 회로.
  6. 제 1 항에 있어서,
    상기 임계 전압 회로는,
    제 1 트랜지스터로서, 상기 제 1 트랜지스터는 상기 제 1 트랜지스터의 게이트에서 상기 차동 신호의 제 1 성분에 커플링되고, 상기 제 1 트랜지스터의 소스는 상기 출력 노드들의 제 1 출력 노드인, 상기 제 1 트랜지스터; 및
    제 2 트랜지스터로서, 상기 제 2 트랜지스터는 상기 제 2 트랜지스터의 게이트에서 상기 차동 신호의 제 2 성분에 커플링되고, 상기 제 2 트랜지스터의 소스는 상기 출력 노드들의 제 2 출력 노드인, 상기 제 2 트랜지스터를 포함하고,
    상기 차동 신호의 상기 제 1 성분은 상기 출력 노드들의 상기 제 1 출력 노드의 전압을 변조하고, 또한, 상기 차동 신호의 상기 제 2 성분은 상기 출력 노드들의 상기 제 2 출력 노드의 전압을 변조하는, 공통 모드 전압 레벨 시프팅 회로.
  7. 제 6 항에 있어서,
    상기 출력 노드들은 상기 분로 커패시터들에 의해 상기 제 1 및 제 2 트랜지스터들의 게이트들에 커플링되는, 공통 모드 전압 레벨 시프팅 회로.
  8. 제 1 항에 있어서,
    상기 전류원들은,
    상기 출력 노드들의 제 1 출력 노드를 구동하도록 구성된 제 1 전류원으로서, 상기 제 1 전류원은 상기 제 1 공통 모드 전압에 구속되는 게이트를 갖는 입력 트랜지스터에 커플링되고 상기 입력 트랜지스터에 의해 제어되는, 상기 제 1 전류원; 및
    상기 출력 노드들의 제 2 출력 노드를 구동하도록 구성된 제 2 전류원으로서, 상기 제 2 전류원은 상기 입력 트랜지스터에 커플링되고 상기 입력 트랜지스터에 의해 제어되는, 상기 제 2 전류원을 포함하는, 공통 모드 전압 레벨 시프팅 회로.
  9. 제 8 항에 있어서,
    상기 입력 트랜지스터는 전류 미러에 포함되고, 상기 전류 미러는 상기 제 1 전류원에서의 전류 및 상기 제 2 전류원에서의 전류를 제어하는 제 1 전류를 생성하도록 구성되는, 공통 모드 전압 레벨 시프팅 회로.
  10. 제 8 항에 있어서,
    상기 제 1 전류원은 상기 입력 트랜지스터의 상기 게이트에 커플링된 게이트를 갖는 트랜지스터를 포함하고, 또한, 상기 제 2 전류원은 상기 입력 트랜지스터의 상기 게이트에 커플링된 게이트를 갖는 트랜지스터를 포함하는, 공통 모드 전압 레벨 시프팅 회로.
  11. 공통 모드 전압 레벨을 시프팅하는 방법으로서,
    제 1 공통 모드 전압 레벨을 갖는 차동 신호를 수신하는 단계;
    분로 커패시터들의 쌍을 통해 출력 노드들의 쌍에 상기 차동 신호를 커플링하는 단계;
    상기 제 1 공통 모드 전압 레벨에 의해 제어되는 전류를 생성하는 단계; 및
    상기 출력 노드들에서 제 2 공통 모드 전압 레벨을 생성하기 위해 상기 출력 노드들을 통해 상기 전류를 미러링하는 단계를 포함하는, 공통 모드 전압 레벨을 시프팅하는 방법.
  12. 제 11 항에 있어서,
    상기 전류는 상기 제 1 공통 모드 전압 레벨에 대해 반비례하는, 공통 모드 전압 레벨을 시프팅하는 방법.
  13. 제 11 항에 있어서,
    차동 입력 신호로 PMOS 트랜지스터들의 쌍의 게이트들을 구동하는 단계를 더 포함하고, 상기 차동 신호의 제 1 성분은 상기 분로 커패시터들의 제 1 분로 커패시터를 통해 상기 PMOS 트랜지스터들의 제 1 PMOS 트랜지스터의 소스에 커플링되고, 상기 차동 신호의 제 2 성분은 상기 분로 커패시터들의 제 2 분로 커패시터를 통해 상기 PMOS 트랜지스터들의 제 2 PMOS 트랜지스터의 소스에 커플링되는, 공통 모드 전압 레벨을 시프팅하는 방법.
  14. 제 13 항에 있어서,
    상기 PMOS 트랜지스터들의 상기 소스들은 상기 출력 노드들을 포함하는, 공통 모드 전압 레벨을 시프팅하는 방법.
  15. 제 11 항에 있어서,
    차동 입력 신호로 NMOS 트랜지스터들의 쌍의 소스들을 구동하는 단계를 더 포함하고, 상기 차동 입력 신호의 제 1 성분은 상기 분로 커패시터들의 제 1 분로 커패시터를 통해 상기 NMOS 트랜지스터들의 제 1 NMOS 트랜지스터의 드레인에 커플링되고, 상기 차동 신호의 제 2 성분은 상기 분로 커패시터들의 제 2 분로 커패시터를 통해 상기 NMOS 트랜지스터들의 제 2 NMOS 트랜지스터의 드레인에 커플링되는, 공통 모드 전압 레벨을 시프팅하는 방법.
  16. 제 14 항에 있어서,
    NMOS 트랜지스터들의 드레인들은 상기 출력 노드들을 포함하는, 공통 모드 전압 레벨을 시프팅하는 방법.
  17. 제 11 항에 있어서,
    상기 출력 노드들에서 트랜지스터들의 쌍의 게이트들에 상기 차동 신호를 인가함으로써 상기 출력 노드들의 전압을 변조하는 단계를 더 포함하는, 공통 모드 전압 레벨을 시프팅하는 방법.
  18. 제 11 항에 있어서,
    상기 출력 노드들에서 트랜지스터들의 쌍의 소스들에 상기 차동 신호를 인가함으로써 상기 출력 노드들의 전압을 변조하는 단계를 더 포함하는, 공통 모드 전압 레벨을 시프팅하는 방법.
  19. 공통 모드 전압 레벨 시프팅 회로로서,
    제 1 공통 모드 전압을 갖는 차동 신호를 수신하도록 구성된 입력 노드들;
    상기 회로의 출력 노드들에 상기 차동 신호를 커플링하는 분로 커패시터들의 쌍;
    상기 분로 커패시터들을 통해 상기 차동 신호를 수신하도록 구성된, 상기 출력 노드들을 포함하는, 임계 전압 회로로서, 상기 출력 노드들에서 상기 차동 신호에 대해 제 2 공통 모드 전압을 제공하도록 구성된, 상기 임계 전압 회로; 및
    상기 제 2 공통 모드 전압을 초래하도록 상기 출력 노드들을 구동하는 수단으로서, 상기 제 1 공통 모드 전압의 레벨에 따라 제어되는, 상기 구동하는 수단을 포함하는, 공통 모드 전압 레벨 시프팅 회로.
  20. 제 19 항에 있어서,
    상기 구동하는 수단은 상기 제 1 공통 모드 전압의 상기 레벨에 대해 역으로 제어되는, 공통 모드 전압 레벨 시프팅 회로.
  21. 제 19 항에 있어서,
    상기 구동하는 수단은 상기 제 1 공통 모드 전압을 수신하는 다른 전류원에 의해 피드-포워드 방식으로 제어되는 전류원들을 포함하는, 공통 모드 전압 레벨 시프팅 회로.
  22. 제 19 항에 있어서,
    상기 임계 전압 회로는,
    제 1 트랜지스터로서, 상기 제 1 트랜지스터는 상기 분로 커패시터들의 제 1 분로 커패시터를 통해 상기 제 1 트랜지스터의 게이트에서 상기 차동 신호의 제 1 성분에 커플링되고, 상기 제 1 트랜지스터의 드레인은 상기 출력 노드들의 제 1 출력 노드인, 상기 제 1 트랜지스터; 및
    제 2 트랜지스터로서, 상기 제 2 트랜지스터는 상기 분로 커패시터들의 제 2 분로 커패시터를 통해 상기 제 2 트랜지스터의 게이트에서 상기 차동 신호의 제 2 성분에 커플링되고, 상기 제 2 트랜지스터의 드레인은 상기 출력 노드들의 제 2 출력 노드인, 상기 제 2 트랜지스터를 포함하고,
    상기 차동 신호의 상기 제 1 성분은 상기 제 1 트랜지스터의 소스를 통해 상기 출력 노드들의 상기 제 1 출력 노드의 전압을 변조하고, 또한, 상기 차동 신호들의 상기 제 2 성분은 상기 제 2 트랜지스터의 소스를 통해 상기 출력 노드들의 상기 제 2 출력 노드의 전압을 변조하는, 공통 모드 전압 레벨 시프팅 회로.
  23. 제 22 항에 있어서,
    상기 임계 전압 회로는,
    상기 제 1 트랜지스터와 그라운드 사이에 배치된 제 1 바이어싱 트랜지스터로서, 상기 제 1 트랜지스터와 그라운드 사이에 전압 강하를 생성하도록 구성된, 상기 제 1 바이어싱 트랜지스터; 및
    상기 제 2 트랜지스터와 그라운드 사이에 배치된 제 2 바이어싱 트랜지스터로서, 상기 제 2 트랜지스터와 그라운드 사이에 전압 강하를 생성하도록 구성된, 상기 제 2 바이어싱 트랜지스터를 더 포함하는, 공통 모드 전압 레벨 시프팅 회로.
  24. 제 19 항에 있어서,
    상기 임계 전압 회로는,
    제 1 트랜지스터로서, 상기 제 1 트랜지스터는 상기 제 1 트랜지스터의 게이트에서 상기 차동 신호의 제 1 성분에 커플링되고, 상기 제 1 트랜지스터의 소스는 상기 출력 노드들의 제 1 출력 노드인, 상기 제 1 트랜지스터; 및
    제 2 트랜지스터로서, 상기 제 2 트랜지스터는 상기 제 2 트랜지스터의 게이트에서 상기 차동 신호의 제 2 성분에 커플링되고, 상기 제 2 트랜지스터의 소스는 상기 출력 노드들의 제 2 출력 노드인, 상기 제 2 트랜지스터를 포함하고,
    상기 차동 신호의 상기 제 1 성분은 상기 출력 노드들의 상기 제 1 출력 노드의 전압을 변조하고, 또한, 상기 차동 신호들의 상기 제 2 성분은 상기 출력 노드들의 상기 제 2 출력 노드의 전압을 변조하는, 공통 모드 전압 레벨 시프팅 회로.
  25. 제 19 항에 있어서,
    상기 구동하는 수단은,
    상기 출력 노드들의 제 1 출력 노드를 구동하도록 구성된 제 1 전류원으로서, 상기 제 1 전류원은 상기 제 1 공통 모드 전압에 구속되는 게이트를 갖는 입력 트랜지스터에 커플링되고 상기 입력 트랜지스터에 의해 제어되는, 상기 제 1 전류원; 및
    상기 출력 노드들의 제 2 출력 노드를 구동하도록 구성된 제 2 전류원으로서, 상기 제 2 전류원은 상기 입력 트랜지스터에 커플링되고 상기 입력 트랜지스터에 의해 제어되는, 상기 제 2 전류원을 포함하는, 공통 모드 전압 레벨 시프팅 회로.
  26. 제 25 항에 있어서,
    상기 입력 트랜지스터는 전류 미러에 포함되고, 상기 전류 미러는 상기 제 1 전류원에서의 전류 및 상기 제 2 전류원에서의 전류를 제어하는 제 1 전류를 생성하도록 구성되는, 공통 모드 전압 레벨 시프팅 회로.
  27. 제 25 항에 있어서,
    상기 제 1 전류원은 상기 입력 트랜지스터의 상기 게이트에 커플링된 게이트를 갖는 트랜지스터를 포함하고, 또한, 상기 제 2 전류원은 상기 입력 트랜지스터의 상기 게이트에 커플링된 게이트를 갖는 트랜지스터를 포함하는, 공통 모드 전압 레벨 시프팅 회로.
  28. 데이터 수신기 회로로서,
    제 1 공통 모드 전압 레벨을 갖는 차동 신호를 수신하도록 구성된 제 1 회로;
    상기 제 1 회로에 커플링된 레벨-시프팅 컴포넌트로서, 상기 레벨 시프팅 컴포넌트는, 상기 제 1 공통 모드 전압에 역으로 관련된 전류를 생성하도록 구성되고 상기 레벨-시프팅 컴포넌트의 출력 노드들로 상기 전류를 구동하도록 구성된 전류원, 상기 차동 신호를 상기 출력 노드들에 커플링하는 분로 커패시터들의 쌍, 상기 분로 커패시터들과 통신하는 트랜지스터들의 쌍을 포함하고, 상기 트랜지스터들의 각각은 상기 차동 신호의 각각의 성분 및 상기 전류원으로부터의 전류를 수신하도록 구성되고, 상기 트랜지스터들의 각각에서의 각각의 전압 강하들은 제 2 공통 모드 전압 레벨을 정의하는, 상기 레벨-시프팅 컴포넌트; 및
    상기 레벨 시프팅 컴포넌트의 상기 출력 노드들과 통신하는 제 2 회로로서, 상기 제 2 회로는 상기 제 2 공통 모드 전압 레벨에서 상기 차동 신호의 변형된 버전을 수신하도록 구성되는, 상기 제 2 회로를 포함하는, 데이터 수신기 회로.
  29. 제 28 항에 있어서,
    제 1 트랜지스터는 그것의 게이트에서 상기 분로 커패시터들의 제 1 분로 커패시터를 통해 상기 차동 신호의 제 1 성분을 수신하도록 구성되고, 상기 제 1 트랜지스터의 드레인은 상기 출력 노드들의 제 1 출력 노드이고; 그리고
    제 2 트랜지스터는 그것의 게이트에서 상기 분로 커패시터들의 제 2 분로 커패시터를 통해 상기 차동 신호의 제 2 성분을 수신하도록 구성되고, 상기 제 2 트랜지스터의 드레인은 상기 출력 노드들의 제 2 출력 노드이며,
    상기 차동 신호의 상기 제 1 성분은 상기 출력 노드들의 상기 제 1 출력 노드의 전압을 변조하고, 그리고 또한, 상기 차동 신호들의 상기 제 2 성분은 상기 출력 노드들의 상기 제 2 출력 노드의 전압을 변조하는, 데이터 수신기 회로.
  30. 제 29 항에 있어서,
    임계 전압 회로는,
    제 1 트랜지스터로서, 상기 제 1 트랜지스터는 그것의 게이트에서 상기 차동 신호의 제 1 성분을 수신하도록 구성되고, 상기 제 1 트랜지스터의 소스는 상기 출력 노드들의 제 1 출력 노드인, 상기 제 1 트랜지스터; 및
    제 2 트랜지스터로서, 상기 제 2 트랜지스터는 그것의 게이트에서 상기 차동 신호의 제 2 성분을 수신하도록 구성되고, 상기 제 2 트랜지스터의 소스는 상기 출력 노드들의 제 2 출력 노드인, 상기 제 2 트랜지스터를 포함하고,
    상기 차동 신호의 상기 제 1 성분은 상기 출력 노드들의 상기 제 1 출력 노드의 전압을 변조하고, 그리고 또한, 상기 차동 신호들의 상기 제 2 성분은 상기 출력 노드들의 상기 제 2 성분의 전압을 변조하는, 데이터 수신기 회로.
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