KR20160122277A - 실리콘에서 실리콘 게르마늄으로의 박막 트랜지스터 엘리먼트들의 변환 - Google Patents

실리콘에서 실리콘 게르마늄으로의 박막 트랜지스터 엘리먼트들의 변환 Download PDF

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Abstract

본 개시내용의 실시형태들은 박막 트랜지스터 엘리먼트들을 실리콘(Si)에서 실리콘 게르마늄(SiGe)으로 변환시키는 것과 관련된 기술들 및 구성들을 제공한다. 한 실시형태에서, 방법은 반도체 기판 상에 배치된 트랜지스터 디바이스의 채널 몸체 를 갖는 반도체 기판을 제공하는 단계 - 상기 채널 몸체는 실리콘을 포함함 -, 채널 몸체 상에 게르마늄을 포함하는 클래딩 층을 형성하는 단계, 및 게르마늄이 채널 몸체 내로 확산되게 하도록 채널 몸체를 어닐링하는 단계를 포함한다. 다른 실시형태들이 설명되고/설명되거나 청구될 수 있다.

Description

실리콘에서 실리콘 게르마늄으로의 박막 트랜지스터 엘리먼트들의 변환{CONVERSION OF THIN TRANSISTOR ELEMENTS FROM SILICON TO SILICON GERMANIUM}
본 개시내용의 실시형태들은 일반적으로 집적 회로 분야에 관한 것이며, 더 구체적으로는 실리콘(Si)에서 실리콘 게르마늄(SiGe)으로의 박막 트랜지스터 엘리먼트들의 변환에 관련된 기술들 및 구성들에 관한 것이다.
실리콘 채널 재료를 갖는 트랜지스터 디바이스들에서의 전하 캐리어들의 이동도는 게르마늄을 실리콘 채널 내에 도입함으로써 증가시킬 수 있다. 하지만, 더 우수한 성능을 위해 더 작은 트랜지스터 디바이스들을 생성하는 것과 관련된 트랜지스터 피처들의 축소, 및/또는 예를 들어 모바일 컴퓨팅 디바이스들에 사용하기 위한 것과 같은 더 작은 다이 구현들을 위해 더 작은 다이들을 제공하는 것으로 인해, 실리콘 채널 내에 게르마늄을 제공하는 현재의 방법들은 고가이거나 어려울 수 있다.
실시형태들은 첨부 도면들과 함께 후속하는 상세한 설명에 의해 용이하게 이해될 것이다. 본 설명을 용이하게 하기 위해, 유사한 참조 번호들은 유사한 구조 요소들을 나타낸다. 첨부 도면들의 도면들에서 실시형태들은 제한으로서가 아니라 예로서 예시된다.
도 1은 일부 실시형태들에 따른, 웨이퍼 형태 및 싱귤레이션된(singulated) 형태의 예시적 다이를 개략적으로 예시한다.
도 2는 일부 실시형태들에 따른, 트랜지스터 디바이스의 투시도를 개략적으로 예시한다.
도 3a-3f는 일부 실시형태들에 따른, 각종 제조 공정들 이후의 트랜지스터 엘리먼트의 단면 측면도를 개략적으로 예시한다.
도 4a-4d는 일부 실시형태들에 따른, 다른 각종 제조 공정들 이후의 트랜지스터 엘리먼트의 단면 측면도를 개략적으로 예시한다.
도 5는 일부 실시형태들에 따른, 핀 구조체(fin structure)의 단면 측면도를 개략적으로 예시한다.
도 6은 일부 실시형태들에 따른, 핀 구조체의 일부를 Si에서 SiGe로 변환시킨 이후의 반도체 기판상의 핀 구조체의 단면 측면도를 개략적으로 예시한다.
도 7은 일부 실시형태들에 따른, 핀 구조체의 일부를 Si에서 SiGe로 변환시킨 이후의 반도체 기판상의 다른 핀 구조체의 단면 측면도를 개략적으로 예시한다.
도 8은 일부 실시형태들에 따른, 트랜지스터 엘리먼트를 통한 Ge의 조성 프로파일을 나타내는 그래프를 개략적으로 예시한다.
도 9는 일부 실시형태들에 따른, 하나 이상의 나노와이어 구조체를 포함하는 트랜지스터 엘리먼트의 단면 측면도를 개략적으로 예시한다.
도 10은 일부 실시형태들에 따른, n-형 및 p-형 트랜지스터 엘리먼트를 포함하는 다이의 평면도를 개략적으로 예시한다.
도 11은 일부 실시형태들에 따른, 트랜지스터 엘리먼트를 Si에서 SiGe로 변환시키는 방법을 위한 흐름도를 개략적으로 예시한다.
도 12는 일부 실시형태들에 따른, 트랜지스터 엘리먼트를 Si에서 SiGe로 변환시키는 다른 방법을 위한 흐름도를 개략적으로 예시한다.
도 13은 일부 실시형태들에 따른, 본 명세서에 설명된 기술들에 따라 Si에서 SiGe로 변환된 적어도 일부를 갖는 트랜지스터 엘리먼트를 포함할 수 있는 예시적 시스템을 개략적으로 예시한다.
본 개시내용의 실시형태들은 박막 트랜지스터 엘리먼트들을 실리콘(Si)에서 실리콘 게르마늄(SiGe)으로 변환시키는 것과 관련된 기술들 및 구성들을 제공한다. 박막 트랜지스터 엘리먼트들은, 예를 들어 집적 회로(IC) 다이의 트랜지스터 디바이스들의 채널 몸체들(channel bodies)을 포함할 수 있다. 후속하는 상세 설명에서, 본 발명의 일부를 형성하는 첨부 도면들을 참조하며, 여기서 전체에 걸쳐 유사한 번호들은 유사한 부분들을 나타내고, 첨부 도면은 본 개시내용의 주제를 실시할 수 있는 예시적 실시형태들로서 도시된다. 다른 실시형태들이 사용될 수 있으며 본 개시내용의 범위로부터 벗어나지 않고 구조적 또는 논리적 변경이 이루어질 수 있음이 이해될 것이다. 따라서, 후속하는 상세 설명은 제한하는 의미로 사용되지 않으며, 실시형태들의 범위는 첨부 청구항들 및 그들의 균등물들에 의해 정의된다.
본 개시의 목적들을 위해서, 문구 "A 및/또는 B"는 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시의 목적들을 위해서, 문구 "A, B 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다.
상세 설명에서는 상부/하부, 측부, 위/아래 등과 같은 관점 기반의 설명(perspective-based description)들을 사용할 수 있다. 그러한 설명들은 단지 논의를 쉽게 하기 위해 사용되며 본 명세서에 설명된 실시형태들의 적용을 임의의 특정 방향으로 제한하도록 의도되지 않는다.
상세설명에서는 문구 "한 실시형태에서" 또는 "실시형태들에서"를 사용할 수 있으며, 이는 각각 동일하거나 상이한 실시형태들 중 하나 이상의 실시형태를 지칭할 수 있다. 또한, 본 개시내용의 실시형태들에 대해 사용된 바와 같은 용어 "포함하는(comprising, including)", "갖는(having)" 등은 동의어이다.
용어 "~와 연결된"이 그의 파생어들과 함께 본 명세서에 사용될 수 있다. "연결된"은 다음의 것 중 하나 이상을 의미할 수 있다. "연결된"은 2개 이상의 요소들이 직접적으로 물리적 또는 전기적으로 접촉함을 의미할 수 있다. 하지만, "연결된"은 또한, 2개 이상의 요소들이 서로 간접적으로 접촉하지만 여전히 서로 협조하거나 상호작용함을 의미할 수 있고, 서로 연결된 것으로 하는 요소들 간에 하나 이상의 다른 요소들이 연결 또는 접속되어 있음을 의미할 수 있다. 용어 "직접 연결된"은 2개 이상의 요소들이 직접 접촉함을 의미할 수 있다.
각종 실시형태들에서, 문구 "제2 피처 상에 형성되거나, 퇴적되거나, 다른 방식으로 배치된 제1 피처"는 제1 피처가 제2 피처 위에 형성되거나, 퇴적되거나, 배치되고 제1 피처의 적어도 일부가 제2 피처의 적어도 일부와 직접 접촉(예를 들어, 직접 물리적 및/또는 전기적 접촉)할 수 있거나 간접 접촉(예를 들어, 제1 피처와 제2 피처 사이에 하나 이상의 다른 피처를 가짐)할 수 있음을 의미할 수 있다.
본 명세서에 사용된 바와 같이, 용어 "모듈"은 ASIC(Application Specific Integrated Circuit), 전자 회로, 하나 이상의 소프트웨어 또는 펌웨어 프로그램을 실행하는 프로세서(공유, 전용 또는 그룹) 및/또는 메모리(공유, 전용 또는 그룹), 조합 논리 회로(combinational logic circuit), 및/또는 설명된 기능을 제공하는 다른 적절한 구성요소들을 지칭할 수 있거나, 그들의 일부일 수 있거나, 그들을 포함할 수 있다.
도 1은 일부 실시형태들에 따른, 웨이퍼 형태(10) 및 싱귤레이션된 형태(100)의 예시적 다이(101)를 개략적으로 예시한다. 일부 실시형태들에서, 다이(101)는 반도체 재료로 구성된 웨이퍼(11) 상에 형성된 복수의 다이들(예를 들어, 다이들(101, 101a, 101b)) 중 하나일 수 있다. 복수의 다이들은 웨이퍼(11)의 표면상에 형성될 수 있다. 각 다이는 복수의 트랜지스터들을 포함하는 반도체 제품의 반복 단위(repeating unit)일 수 있다.
트랜지스터들은, 예를 들어, 트랜지스터들의 채널 몸체들을 형성하기 위해 사용될 수 있는 핀 구조체들, 나노와이어들 또는 평면 구조체들과 같은, 본 명세서에 설명된 트랜지스터 엘리먼트들(104)을 이용하여 형성될 수 있다. 비록 트랜지스터 엘리먼트들(104)은 도 1에서 다이(101)의 상당 부분을 가로지르는 열(row)로 묘사되지만, 주제는 이에 제한되지 않으며, 각종 실시형태들에 따라 트랜지스터 엘리먼트들(104)의 임의의 다른 적절한 구성을 사용할 수 있다.
반도체 제품의 제조 공정이 완료된 후에, 반도체 제품의 별개 "칩들"이 제공되도록 각 다이(예를 들어, 다이(101))가 서로 분리되는 싱귤레이션 공정을 웨이퍼(11)에 수행할 수 있다. 웨이퍼(11)는 임의의 다양한 크기일 수 있다. 일부 실시형태들에서, 웨이퍼(11)는 직경이 약 25.4 mm 내지 약 450 mm 범위이다. 웨이퍼(11)는 다른 실시형태들에서 다른 크기들 및/또는 다른 형태들을 포함할 수 있다. 각종 실시형태들에 따라, 트랜지스터 엘리먼트들(104)은 웨이퍼 형태(10) 또는 싱귤레이션된 형태(100)로 반도체 기판 상에 배치될 수 있다. 본 명세서에 설명된 트랜지스터 엘리먼트들(104)은 로직 또는 메모리, 또는 그의 조합을 위해 다이(101)에 포함될 수 있다.
도 2는 일부 실시형태들에 따른 트랜지스터 디바이스(200)의 투시도를 개략적으로 예시한다. 일부 실시형태들에서, 트랜지스터 디바이스(200)는, 보이는 바와 같이 연결된, 반도체 기판(202), SiGe 합금으로 구성된 부분(이하 "SiGe 부분(204a)") 및 Si으로 구성된 부분(이하 "Si 부분(204b)")을 포함하는 핀 구조체(204), 전기 절연 재료(electrically insulative material)(206), 게이트 유전체(208a) 및 게이트 전극(208b)을 포함하는 게이트(208)를 포함한다.
트랜지스터 디바이스(200)는 각종 실시형태들에서 트랜지스터 또는 트랜지스터의 일부를 나타낼 수 있다. 예를 들어, 핀 구조체(204)는 반도체 기판(202)의 표면을 따라(예를 들어, 게이트(208) 재료를 통하여) 연장될 수 있다. 소스 및 드레인(미도시)은, 핀 구조체(204)로부터 형성된 채널 몸체(204c)를 통해 흐를 수 있는 이동성 전하 캐리어들(예를 들어, 정공들 또는 전자들)을 위한 소스 및 드레인을 제공하기 위해, 게이트(208)에 의해 분리된 핀 구조체(204)의 부분들(210a 및 210b) 상에 형성될 수 있다. 게이트(208)는, 예를 들어, 게이트 전극(208b)에 문턱 전압을 인가함으로써 채널 몸체(204c)를 통한 이동성 전하 캐리어들의 흐름을 제어하도록 구성될 수 있다. 채널 몸체(204c)는 반도체 기판(202)의 Si으로 형성된 핀 구조체(204)의 일부를 포함할 수 있다. 일부 실시형태들에서, 채널 몸체(204c)는 핀 구조체(204)의 SiGe 부분(204a)의 일부들을 포함할 수 있고 소스와 드레인 사이의 게이트 영역에 배치될 수 있다.
반도체 기판(202)은 일부 실시형태들에서 Si으로 구성될 수 있다. 예를 들어, 반도체 기판(202)은 n-형 또는 p-형 (100) 오프-방위(off-oriented) Si을 포함할 수 있으며, 반도체 기판(202)의 결정 방향들은 관례에 의해 기호로 나타내고(xyz), 여기서 x, y 및 z는 서로 수직인 3차원의 각 결정학적 평면을 나타낸다. 반도체 기판(202)은, 예를 들어, (110) 방향을 향해 약 2°내지 약 8°사이의 범위인 (100) 방향 오프-컷(off-cut) 재료를 포함할 수 있다. 다른 오프-컷 방위들 또는 오프-컷 방위가 없는 반도체 기판(202)을 사용할 수 있다. 오프-컷팅(off-cutting)은 역 위상(anti-phase) 경계들을 제거할 수 있다. 반도체 기판(202)은 약 1 Ω-cm 내지 약 50 kΩ-cm의 높은 저항률을 가질 수 있다. 반도체 기판(202)은 다른 실시형태들에서 다른 재료들을 포함할 수 있다. 일부 실시형태들에서, 반도체 기판(202)은 웨이퍼의 싱귤레이션된 다이의 일부이다. 한 실시형태에서, 반도체 기판은 p-형 기판이다.
각종 실시형태들에 따르면, 본 명세서에 설명된 기술들을 이용하여, 예를 들어 핀 구조체(204)와 같은 트랜지스터 엘리먼트를 Si에서 SiGe로 변환시킴으로써 핀 구조체(204)의 SiGe 부분(204a)을 형성할 수 있다. 묘사된 실시형태에서, 핀 구조체(204)의 일부(예를 들어, SiGe 부분(204a))만이 Si에서 SiGe로 변환된다. 핀 구조체(204)의 Si 부분(204b)은 일부 실시형태들에서 무-결함 단결정으로 구성될 수 있다. 다른 실시형태들에서, 트랜지스터 엘리먼트(예를 들어, 핀 구조체(204))의 대부분 또는 전부가 Si에서 SiGe로 변환될 수 있다.
트랜지스터 디바이스(200)는 p-형 또는 n-형일 수 있다. SiGe 부분(204a)을 이용하여 형성된 채널 몸체(204c)는 p-형을 위한 이동성 전하 캐리어들의 더 큰 이동도를 제공할 수 있다. 예를 들어, 채널 몸체(204c)의 게르마늄(Ge) 농도를 증가시킴으로써 재료의 속성에 의해 전자들 또는 정공들의 이동도를 증가시킬 수 있다. 제2 메커니즘은 채널 몸체(204c)에 압축 변형(compressive strain)을 제공함으로써 p-채널(예를 들어, PMOS 디바이스의 채널)에서의 정공들의 이동도를 더 증가시키는 것을 야기한다. SiGe 부분(204a)의 압축 변형은 n-채널(예를 들어, NMOS 디바이스의 채널)을 위한 전자들의 이동도를 감소시킬 것이다. 따라서, n-채널에서의 Ge 농도의 증가는 전자들의 이동도 향상을 거의 내지는 전혀 초래하지 않을 수 있다. 한 실시형태에서, 트랜지스터 디바이스(200)는 p-형(예를 들어, PMOS 디바이스)이다. PMOS 디바이스는 n-형으로 도핑된 p-채널을 가질 수 있고, NMOS 디바이스는 p-형으로 도핑된 n-채널을 가질 수 있다.
보이는 바와 같이, 전기 절연 재료(206)가 반도체 기판(202) 상에 퇴적될 수 있으며 핀 구조체(204)에 인접할 수 있다. 전기 절연 재료(206)는 얕은 트렌치 분리(STI; shallow trench isolation)를 위한 임의의 적절한 재료를 포함할 수 있다. 일부 실시형태들에서, 전기 절연 재료(206)는 저유전율(low-k) 유전체 재료들과 같은, 집적 회로 구조체들에 적용 가능한 것으로 알려진 유전체 재료들을 포함할 수 있다. 사용될 수 있는 유전체 재료의 예들은, 실리콘 산화물, 탄소 도핑 산화물(CDO; carbon doped oxide), 실리콘 질화물, 퍼플루오로시클로부탄(perfluorocyclobutane) 또는 폴리테트라플루오로에틸렌(polytetrafluoroethylene)과 같은 유기 중합체, 플루오로실리케이트 유리(FSG; fluorosilicate glass), 및 실세스퀴옥산(silsesquioxane), 실록산(siloxane) 또는 유기 실리케이트 유리(organosilicate glass)와 같은 유기 실리케이트를 포함하고, 이에 제한되지는 않는다.
게이트 유전체(208a)는 채널 몸체(204c)상에 형성될 수 있으며 실리콘 이산화물(SiO2) 또는 고유전율(high-k) 재료와 같은 재료로 구성될 수 있다. 게이트 유전체(208a)를 형성하기 위해 사용될 수 있는 고유전율 재료들의 예들은, 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 및 납 아연 니오베이트(lead zinc niobate)를 포함하고, 이에 제한되지는 않는다. 일부 실시형태들에서, 고유전율 재료가 사용된 경우 품질을 향상시키기 위해 게이트 유전체(208a) 상에서 어닐링 공정을 수행할 수 있다. 일부 실시형태들에서, 게이트 유전체(208a)는 공지된 기술들에 따라, 이후에 공정 흐름에서 더미 게이트 전극과 함께 제거되고 고유전율 게이트 유전체 및 금속 게이트로 교체되는 더미 산화물을 포함할 수 있다.
게이트 전극(208b)은 게이트 유전체(208a) 상에 형성될 수 있으며, 트랜지스터가 PMOS(예를 들어, p-형) 또는 NMOS(예를 들어, n-형) 트랜지스터가 되는지 여부에 따라 적어도 하나의 p-형 일함수 금속 또는 n-형 일함수 금속으로 구성될 수 있다. 일부 실시형태들에서, 게이트 전극(208b)은 2개 이상의 금속 층으로 구성될 수 있으며, 여기서 적어도 하나의 금속 층은 일함수 금속 층이며 적어도 하나의 금속 층은 충진 금속 층이다. 일부 실시형태들에서, 게이트 전극(208b)은 폴리실리콘 게이트 전극이다. 다른 실시형태들에서, 게이트 전극(208b)은 공지된 기술들에 따라, 이후에 공정 흐름에서 제거되고 금속 게이트 전극으로 교체되는 더미 폴리실리콘 게이트 전극이다.
PMOS 트랜지스터에 있어서, 게이트 전극으로 사용될 수 있는 금속들은, 루테늄, 팔라듐, 백금, 코발트, 니켈, 및 도전성 금속 산화물들, 예를 들어, 루테늄 산화물을 포함하고, 이에 제한되지는 않는다. p-형 금속 층은 일함수가 약 4.9 eV 와 약 5.2 eV 사이인 PMOS 게이트 전극의 형성을 가능하게 할 수 있다. NMOS 트랜지스터에 있어서, 게이트 전극(208b)으로 사용될 수 있는 금속들은, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 이 금속들의 합금, 및 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈륨 탄화물 및 알루미늄 탄화물과 같은 이 금속들의 탄화물들을 포함하고, 이에 제한되지는 않는다. n-형 금속 층은 일함수가 약 3.9 eV 와 약 4.2 eV 사이인 NMOS 게이트 전극의 형성을 가능하게 할 수 있다.
일부 실시형태들에서, 한 쌍의 스페이서(미도시)가 게이트(208)를 브라켓(bracket)할 수 있다. 예를 들어, 스페이서들이 게이트 전극(208b)의 대향 표면들 상에 배치될 수 있다. 스페이서들은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 탄소로 도핑된 실리콘 질화물, 및 실리콘 산질화물과 같은 재료로 형성될 수 있다. 스페이서들을 형성하는 공정들은 일반적으로 퇴적 및 식각 공정들 및/또는 다른 공지된 기술들을 포함할 수 있다.
도 2의 트랜지스터 디바이스(200)는 트리-게이트(tri-gate) 구성을 나타낸다. 다른 실시형태들에서, 예를 들어 평면, 듀얼-게이트, 올-어라운드-게이트(AAG; all around gate)(게이트-올-어라운드(gate all around)로도 지칭됨), 와이어(예를 들어, 나노와이어), 및 다른 적절한 트랜지스터 구성들을 포함하는 다른 트랜지스터 구성들에도 트랜지스터 엘리먼트를 Si에서 SiGe로 변환시키기 위한 본 명세서에 설명된 것과 유사한 원리들 및 기술들을 사용할 수 있다.
도 3a-3f는 일부 실시형태들에 따른, 각종 제조 공정들 이후의 트랜지스터 엘리먼트(예를 들어, 핀 구조체)의 단면 측면도를 개략적으로 예시한다. 도 3a-3f와 관련하여 설명된 구조체, 기술들 및 구성들은 도 2와 관련하여 설명된 유사한 구조체들, 기술들 및 구성들과 일치할 수 있으며, 그 반대도 마찬가지이다.
도 3a를 참조하면, 반도체 기판(302) 상에 마스크 재료(312)를 퇴적 및 패터닝한 이후의 트랜지스터 엘리먼트(300a)가 묘사된다. 일부 실시형태들에서, 마스크 재료(312)는, 예를 들어 실리콘 산화물과 같은 하드 마스크일 수 있다. 일부 실시형태들에서, 마스크 재료(312)는 감광성(photodefinable) 재료일 수 있다. 패터닝은 일부 실시형태들에서 리소그래피 및/또는 식각 공정들을 포함할 수 있다.
도 3b를 참조하면, 반도체 기판(302)을 리세싱(recessing)하여 하나 이상의 핀 구조체들(304)(예를 들어, 이하에서 "핀 구조체들(304)")을 형성한 이후의 트랜지스터 엘리먼트(300b)가 묘사된다. 마스크 재료(312)는, 예를 들어 반도체 기판(302)의 재료를 제거하는 비등방성 식각 공정과 같은 리세싱 공정으로부터 반도체 기판(302)의 일부를 보호할 수 있다. 리세싱 공정은 반도체 기판(302)의 제거된 재료 영역들에 트렌치들을 형성할 수 있고 마스크 재료(312)에 의해 보호된 영역들에 핀 구조체들(304)을 형성할 수 있다.
도 3c를 참조하면, 반도체 기판(302) 상에 전기 절연 재료(306)를 퇴적한 이후의 트랜지스터 엘리먼트(300c)가 묘사된다. 하드 마스크(312)는 식각 공정들에 의해 제거될 수 있고 반도체 기판(302) 및 핀 구조체들(304)의 표면들 상에 전기 절연 재료(306)가 퇴적될 수 있다. 보이는 바와 같이, 핀 구조체들(304)의 기저부(base portion)를 여전히 덮으면서 핀 구조체들(304)의 단부(end portion)를 노출하도록 예를 들어 식각 공정을 이용하여 전기 절연 재료(306)를 리세싱할 수 있다.
도 3d-3f는 Si을 SiGe로 변환하는 제1 기술(예를 들어, 도 11의 방법(1100))에 따른 작용들 이후의 트랜지스터 엘리먼트를 묘사한다. 도 3d를 참조하면, 보이는 바와 같이, 핀 구조체들(304) 상에 Ge로 구성된 클래딩 층(cladding layer)(314)을 형성하기 위해 Ge를 퇴적한 이후의 트랜지스터 엘리먼트(300d)가 묘사된다.
Ge의 퇴적은 전기 절연 재료(306)에 대해 선택적일 수 있다. 즉, 일부 실시형태들에서, Ge를 전기 절연 재료(306) 상이 아닌 핀 구조체들(304) 상에 선택적으로 퇴적하여 클래딩 층(314)을 형성할 수 있다. 일부 실시형태들에서, Ge의 퇴적은, 도 3d에서 볼 수 있는 바와 같이 핀 구조체들(304) 상에서 등각(conformal)일 수 있거나, (예를 들어, 도 4b와 관련하여 묘사된 바와 같이) 작은 면이 있을 수 있다(faceted). 일부 실시형태들에서, 클래딩 층(314)은, 예를 들어 단결정 또는 다결정 구성들을 포함하는 결정성일 수 있다. 다른 실시형태들에서, 클래딩 층(314)은 바람직하게는 묘사된 바와 같이 등각 프로파일(profile)을 제공하기 위해 (예를 들어, 비정질 퇴적에 의해) 비정질일 수 있다.
클래딩 층(314)의 비정질 구성을 제공하기 위한 Ge의 선택적 퇴적은, 예를 들어 GS-MBE(gas source molecular beam epitaxy), CVD(chemical vapor deposition) 또는 RT-CVD(rapid thermal CVD)를 포함하는 다양한 적절한 기술들에 따라 수행될 수 있다. 약 300 ℃ 와 400 ℃ 사이의 온도에서의 그러한 선택적 퇴적을 위해 디게르만(digermane)과 같은 고 분자량 전구체(high molecular weight precursor)를 사용할 수 있다. 약 20 Torr 내지 약 90 Torr 범위의 압력에서의 선택적 퇴적을 위해 디게르만을 사용할 수 있다. 게르만(germane)은 약 20 mTorr(milliTorr) 내지 약 500 mTorr 범위의 더 낮은 압력에서의 선택적 퇴적을 위해 사용될 수 있으며 350 ℃ 보다 더 높은 공정 온도를 요구할 수 있다. 다른 실시형태들에서, Ge의 퇴적은 전기 절연 재료(306)에 대해 선택적이지 않을 수 있다.
클래딩 층(314)의 결정성 구성을 제공하기 위한 Ge의 선택적 퇴적은 게르만을 이용하여 수행될 수 있으며 일부 실시형태들에서 퇴적 온도는 최대 500 ℃까지일 수 있다. 일부 실시형태들에서, 결정성 형태의 Ge는 일반적으로 (111) 면을 따라 작은 면이 있을 수 있다.
핀 구조체들(304)은 박막 트랜지스터 엘리먼트들일 수 있다. 일부 실시형태들에서, 핀 구조체는 보이는 바와 같이 두께(T1)를 가질 수 있다. 두께(T1)는, 예를 들어 5 내지 25 nm 범위일 수 있다. 한 실시형태에서, 두께(T1)는 약 10 nm이다. Ge의 퇴적이 등각인 실시형태들에서, 클래딩 층(314)은 보이는 바와 같이 두께(T2)를 가질 수 있다. 두께(T2)는, 예를 들어 0.5 내지 6 nm 범위일 수 있다. 한 실시형태에서, 두께(T2)는 약 4 nm이다. 다른 실시형태들에서 두께(T1 및 T2)는 다른 값들을 가질 수 있다.
클래딩 층(314)의 Ge는 각종 실시형태들에 따라 도펀트를 갖거나 도펀트를 갖지 않고 퇴적될 수 있다. 일부 실시형태들에서, 클래딩 층(314)은 Ge 단독으로 구성된다. 다른 실시형태들에서, 클래딩 층(314)은 PMOS 트랜지스터들에서의 소스/드레인 오프-상태 전류 누설에 대한 배리어들을 제공하기 위해 인(P) 또는 비소(As)와 같은 n-형 도펀트로 저농도 도핑된 Ge로 구성된다. 다른 실시형태들에서 다른 적절한 도펀트들을 사용할 수 있다.
도 3e를 참조하면, 보이는 바와 같이 클래딩 층(314) 상에 캡핑 층(capping layer)(316)을 퇴적한 이후의 트랜지스터 엘리먼트(300e)가 묘사된다. 캡핑 층(316)은 어닐링 이전 및 어닐링 동안 클래딩 층(314)의 형태 및 조성 무결성(shape and compositional integrity)을 보존할 수 있다. 예를 들어, 일부 실시형태들에서, 캡핑 층(316) 없이 어닐링을 수행할 경우, 클래딩 층(314)은 Ge의 융점 훨씬 아래의 온도에서 흐를 수 있고 핀 구조체들(304) 사이의 공간들에서 응집할 수 있어서, 불균일하거나 모순되거나 부적절한 Ge 농도를 갖는 SiGe 구조체들을 초래할 수 있다.
캡핑 층(316)은 어닐링 동안 트랜지스터 엘리먼트(300e)의 구조적 안정성을 제공할 수 있다. 예를 들어, 캡핑 층(316)은 어닐링을 구조적으로 견디고, 어닐링 동안 클래딩 층(314)의 오염을 방지하고, 어닐링 후에 제거가능한 재료로 구성될 수 있다. 각종 실시형태들에 따라, 캡핑 층(316)은, 예를 들어 실리콘 질화물, 실리콘 산화물, 티타늄 질화물 등의 재료들을 포함할 수 있다. 일부 실시형태들에서, 캡핑 층(316)은 2 나노미터(nm) 이상의 두께를 가질 수 있다. 캡핑 층(316)은 일부 실시형태들에서 핀 구조체들(304) 사이의 공간을 실질적으로 채우도록 퇴적될 수 있다. 다른 실시형태들에서 캡핑 층(316)은 다른 재료들 또는 두께들을 포함할 수 있다.
도 3f를 참조하면, 핀 구조체들(304)을 어닐링한 이후의 트랜지스터 엘리먼트(300f)가 묘사된다. 어닐링은 Ge가 핀 구조체들(304)의 Si 내로 확산되어 SiGe 합금을 포함하는 구조체(이하에서 "SiGe 부분(304a)")를 형성하게 할 수 있다. 일부 실시형태들에서, 어닐링 이후에, 핀 구조체들(304)의 일부는 Si으로 구성되며 Si 부분(304b)으로 지칭될 수 있다.
어닐링 이후에, 예를 들어 식각 공정을 포함하는 임의의 적절한 기술을 이용하여 캡핑 층(316)을 제거할 수 있다. 식각 공정은, 예를 들어, 산화물로 구성된 캡핑 층(316)을 제거하기 위해 습식 식각 불소 화학(예를 들어, 불산)을 포함할 수 있다. 다른 실시형태들에서, 식각 공정은 산화물로 구성된 전기 절연 재료(306)를 실질적으로 제거하지 않고 질화물을 제거하기 위해 산화물에 대해 선택적인 인산 화학을 포함할 수 있다.
일부 실시형태들에서, 어닐링은 질소와 같은 불활성 분위기에서 예를 들어 800 ℃와 같은, 700 ℃보다 높은 온도에서 수행된다. 어닐링 시간은 핀 구조체들(304)의 Si에서 Ge의 바람직한 조성 프로파일을 제공하도록 선택될 수 있다. 예를 들어, 일부 실시형태들에서, 클래딩 층(314)에 의해 캡슐화된 핀 구조체들(304)의 Si을 SiGe으로 완전히 또는 실질적으로 완전히 변환시키도록 어닐링 시간을 선택할 수 있다. 한 실시형태에서, 약 1 시간 동안 800 ℃에서 어닐링함으로써 박막 트랜지스터 엘리먼트(예를 들어, 핀 구조체들(304))가 Si에서 SiGe로 완전히 변환될 수 있다.
다른 실시형태들에서, 클래딩 층(314)에 의해 캡슐화된 핀 구조체들(304)의 Si을 SiGe로 부분적으로 변환시키도록 어닐링 시간을 선택할 수 있다. 예를 들어, 어닐링 시간은 박막 트랜지스터 엘리먼트의 Si을 SiGe로 부분적으로 변환시키기 위해 800 ℃에서 1시간 미만(예를 들어, 수 초 내지 15분)일 수 있다. Si을 SiGe로 부분적으로 변환시키는 어닐링은 핀 구조체들(304)의 중심 부분에 비해 Ge-풍부한 표면을 핀 구조체들(304) 상에 제공할 수 있다. 다양한 어닐링 시간에 대한 핀 구조체들(304)에서의 Ge의 예시적 조성 프로파일들이 도 8과 관련하여 추가로 설명된다. 어닐링은 여기서 제시된 예시적 시간 및 온도로 제한되지 않으며 다른 실시형태들에서 다른 적절한 온도 및 어닐링 시간을 포함할 수 있다. 예를 들어, 어닐링 시간은 박막 트랜지스터 엘리먼트에서의 SiGe의 바람직한 조성 및 선택된 온도에 따라 수초 내지 수일의 범위일 수 있다.
핀 구조체들(304)의 SiGe 부분(304a)의 두께(T3)는 Si 부분(304b)의 두께(T1)보다 더 클 수 있다. 일부 실시형태들에서, 두께(T3)는 도 3d에 묘사된 바와 같이, 두께(T1)에 클래딩 층(314)의 두께(T2)의 2배를 더한 것과 대략 동일하다. 예를 들어 나노와이어와 같은 다른 구조체들에 유사한 원리들을 적용할 수 있다.
도 4a-4d는 Si을 SiGe로 변환시키는 제2 기술(예를 들어, 도 12의 방법(1200))에 따른 작용들 이후의 트랜지스터 엘리먼트를 묘사한다. 도 4a-4d와 관련하여 설명된 구조체들, 기술들 및 구성들은 도 2와 관련하여 설명된 유사한 구조체들, 기술들 및 구성들과 일치할 수 있으며, 그 반대도 마찬가지이다. 예를 들어, 비록 도 4a-4d의 SiGe 퇴적은 결정성 구성(예를 들어, 작은 면이 있는 구성)에 대해 묘사되지만, 일부 실시형태들에서, 도 4a-4d의 SiGe 퇴적은 바람직하게는, 도 3d-3f와 관련하여 설명 및/또는 묘사된 클래딩 층 프로파일을 제공하도록 비정질 또는 다르게 맞춰진 퇴적에 의해 등각일 수 있다.
도 4a를 참조하면, 보이는 바와 같이, 반도체 기판(402)에 핀 구조체들(404)을 형성하고 핀 구조체들(404)의 개별 핀 구조체들 간의 반도체 기판(402) 상에 전기 절연 재료(406)를 퇴적한 이후의 트랜지스터 엘리먼트(400a)가 묘사된다. 각종 실시형태들에 따라, 트랜지스터 엘리먼트(400a)는 도 3a-3c와 관련하여 설명된 기술들에 따라 형성될 수 있다.
도 4b를 참조하면, 보이는 바와 같이, SiGe를 퇴적하여 핀 구조체들(404) 상에 SiGe로 구성된 클래딩 층(414)을 형성한 이후의 트랜지스터 엘리먼트(400b)가 묘사된다. 각종 실시형태들에 따라, 클래딩 층(414)을 형성하기 위해 퇴적된 Si1 -xGex는 Ge 대 Si의 비를 나타내는 x가 0.15와 0.7 사이의 값인 조성을 가질 수 있다. 일부 실시형태들에서, x는 0.2와 0.5 사이인 값이다.
제1 기술과 유사하게, 제2 기술에 따른 SiGe의 퇴적은 작은 면이 있는 클래딩 층(414)(예를 들어, 도 4b에 묘사된 바와 같음)의 결정성(예를 들어, 단결정, 다결정) 구성 또는 등각 클래딩 층(414)의 비정질 구성을 제공할 수 있다. 클래딩 층(414)의 퇴적은 전기 절연 재료(406)에 대해 선택적일 수 있거나 비 선택적일 수 있고/있거나, 제1 기술과 관련하여 설명된 것과 유사하게, P 또는 As와 같은 n-형 도펀트로 도핑된 SiGe 또는 비도핑 SiGe를 포함할 수 있다. 고유한 p-채널 및 n-채널 조성을 가능하게 하고/하거나 필요한 대로 복수의 상이한 핀 구조체들(404)에서 복수의 상이한 농도 수준을 생성하도록 모든 핀 구조체들(404) 상에 또는 선택된 핀들 상에만(예를 들어, 마스킹에 의해) SiGe를 퇴적할 수 있다.
도 4c를 참조하면, 핀 구조체들(404)을 어닐링한 이후의 트랜지스터 엘리먼트(400c)가 묘사된다. 어닐링은 SiGe 클래딩 층(414)의 Ge가 핀 구조체들(404)의 Si 내로 확산되어 SiGe 합금을 포함하는 구조체(이하에서 "SiGe 부분(404a)")를 형성하게 할 수 있다. 일부 실시형태들에서, 어닐링 이후에, 핀 구조체들(404)의 일부는 Si으로 구성되며 Si 부분(404b)으로 지칭될 수 있다.
일부 실시형태들에서, 어닐링은 산화 분위기에서 수행되고 실리콘 산화물 및 훨씬 더 적은 정도의 게르마늄 산화물을 포함하는 산화물(418) 층을 형성한다. 산화 분위기는, 예를 들어 산소, 수분 및/또는 아산화 질소를 포함할 수 있다. 산화 분위기에서의 어닐링은 불활성 분위기에서의 어닐링에 비해 Si 및 Ge의 혼합을 가속화할 수 있다.
어닐링 온도 및/또는 어닐링 시간을 조정함으로써 어닐링 조건들을 조정하여, 수득된 구조체들(예를 들어, 핀 구조체들(404))의 원하는 두께와 양립가능한, Si 및 Ge의 혼합을 위한 산화 속도 및 확산 속도를 제공할 수 있다. 일부 실시형태들에서, 어닐링을 위한 조건들은, 선택된 온도 및 SiGe 부분(404a)에서의 원하는 Ge 조성에 따라, 수 초 내지 수 시간 내지 수 일의 어닐링 시간 동안 예를 들어 700 ℃ 내지 1200 ℃의 범위인 온도를 포함할 수 있다.
각종 실시형태들에 따라, 산화 분위기에서의 어닐링 이후에, 핀 구조체들(404)의 Si의 일부가 산화물(418)(예를 들어, 실리콘 이산화물)로 변환될 수 있으며, SiGe 부분(404a)에서의 Ge의 평균 조성은 SiGe로 구성된 퇴적 클래딩 층(414)에서의 Ge 조성에 근접하거나 그와 동일할 수 있다. 확산을 위한 충분한 Ge를 제공하기에 충분한 두께를 갖는 클래딩 층(예를 들어, 클래딩 층(414))을 퇴적함으로 인해, SiGe 클래딩의 제2 기술은 Ge 클래딩의 제1 기술에 비해, 첨가된 특정 량의 Ge에 대해 도 3f의 두께(T3)보다 더 큰 두께를 제공할 수 있다. 산화물(418)을 사용하여 핀 폭을 줄여서(trim back)(예를 들어, 도 4d와 관련하여 설명된 식각 공정에 의해) 채널의 정전기 제어를 증가시킬 수 있다.
도 4d를 참조하면, 도 4c의 산화물(418)을 제거한 이후의 트랜지스터 엘리먼트(400d)가 묘사된다. 예를 들어, 불산을 이용한 식각 공정을 포함하는 임의의 적절한 공정을 이용하여 산화물(418)을 제거할 수 있다. 전기 절연 재료가 산화물을 포함하는 경우, 산화물(418) 제거 공정 동안 전기 절연 재료(406)가 경미하게 리세스될 수 있다.
도 3d-3f 및 4a-4d와 관련하여 설명된 제1 기술 및 제2 기술은 일부 실시형태들에서 Si 부분(404b)의 Si을 SiGe로 변환시키기 위해 변형될 수 있다. 예를 들어, 일부 실시형태들에서, 도 3c 및 4a에서 퇴적된 전기 절연 재료는 어닐링이 수행된 이후까지는 퇴적되지 않을 수 있다. 즉, 일부 실시형태들에서, Si에서 SiGe로 완전히 변환된 핀 구조체(예를 들어, Si 부분(304b 및 404b)을 포함함)를 제공하기 위해 클래딩 층(예를 들어, 314 또는 414)의 퇴적 및 어닐링은 전기 절연 재료(예를 들어, 306 또는 406)의 퇴적 이전에 발생할 수 있다.
도 5는 일부 실시형태들에 따른, 핀 구조체(504)의 단면 측면도를 개략적으로 예시한다. 핀 구조체(504)는 도 1-4와 관련하여 설명된 핀 구조체들과 일치할 수 있으며, 그 반대도 마찬가지이다.
핀 구조체(504)는 본 명세서에 설명된 바와 같은 반도체 기판(502)의 재료로 형성될 수 있다. 일부 실시형태들에서, 핀 구조체(504)의 프로파일은 반도체 기판(502)에 인접한 기저부(504c), 중간부(504d) 및 단부(504e)를 포함할 수 있으며, 보이는 바와 같이 중간부(504d)는 기저부(504c)와 단부(504e) 사이에 배치된다. 핀 구조체(504)의 Si을 SiGe로 변환시키기 전에, 보이는 바와 같이, 기저부(504c)는 중간부(504d)의 두께보다 더 큰 두께를 가질 수 있고 중간부(504d)는 단부(504e)의 두께보다 더 큰 두께를 가질 수 있다.
핀 구조체(504)의 피처들은, 보이는 바와 같이, 핀 구조체를 형성하기 위해 사용된 패터닝 공정들과 일치하는 아치형의 곡선 프로파일들을 포함할 수 있다. 다른 실시형태들에서 핀 구조체(504)의 프로파일은 공지된 반도체 제조 기술들과 일치하는 다른 형태들 또는 구성들을 가질 수 있다.
도 6은 일부 실시형태들에 따라, 핀 구조체(604)의 일부(예를 들어, SiGe 부분(604a))를 Si에서 SiGe로 변환시킨 이후의, 반도체 기판(602)상의 핀 구조체(604)의 단면 측면도를 개략적으로 예시한다. 핀 구조체(604)는 SiGe 부분(604a) 및 Si 부분(604b)을 포함할 수 있다. 핀 구조체(604)는 도 1-4와 관련하여 설명된 실시형태들과 일치할 수 있으며, 그 반대도 마찬가지이다.
일부 실시형태들에서, 핀 구조체(604)의 프로파일은 반도체 기판(602)에 인접한 기저부(604c), 중간부(604d) 및 SiGe 부분(604a)을 포함할 수 있으며, 중간부(604d)는 보이는 바와 같이 기저부(604c)와 SiGe 부분(604a) 사이에 배치된다. 일부 실시형태들에서 SiGe 부분(604a)은 트랜지스터 디바이스의 채널 몸체를 제공하도록 구성될 수 있다. 핀 구조체(604)의 Si을 SiGe로 변환시켜 SiGe 부분(604a)을 제공한 이후에, 보이는 바와 같이, 기저부(604c)는 중간부(604d)의 두께보다 더 두꺼운 두께를 가질 수 있으며 SiGe 부분(604a)은 중간부(604d)(예를 들어, 604f에서)의 두께보다 더 두꺼운 두께를 가질 수 있다.
핀 구조체(604)의 피처들은, 보이는 바와 같이, 핀 구조체를 형성하기 위해 사용된 패터닝 공정들과 일치하는 아치형의 곡선 프로파일들을 포함할 수 있다. 다른 실시형태들에서 핀 구조체(604)의 프로파일은 공지된 반도체 제조 기술들과 일치하는 다른 형태들 또는 구성들을 가질 수 있다. 일부 실시형태들에서, 핀 구조체(604)는 보이는 바와 같이 버섯 형태 프로파일을 가질 수 있다. 일부 실시형태들에서, 전기 절연 재료(606)는, 보이는 바와 같이, 핀 구조체(604)에 바로 인접한 영역에서보다 핀 구조체들 사이의 영역에서 더 리세싱될 수 있다. 선 AB는 핀 구조체(604)를 통과하는 단면을 나타내고 도 8과 관련하여 추가로 설명된다.
도 7은 일부 실시형태들에 따라, 핀 구조체(704)의 일부(예를 들어, SiGe 부분(704a))를 Si에서 SiGe로 변환시킨 이후의, 반도체 기판(702)상의 다른 핀 구조체(704)의 단면 측면도를 개략적으로 예시한다. 핀 구조체(704)는 SiGe 부분(704a) 및Si 부분(704b)을 포함할 수 있다. 핀 구조체(704)는 도 1-4와 관련하여 설명된 실시형태들과 일치할 수 있으며, 그 반대도 마찬가지이다.
일부 실시형태들에서, 핀 구조체(704)의 프로파일은 반도체 기판(702)에 인접한 기저부(704c), 중간부(704d) 및 SiGe 부분(704a)을 포함할 수 있으며, 보이는 바와 같이, 중간부(704d)는 기저부(704c)와 SiGe 부분(704a) 사이에 배치된다. 일부 실시형태들에서 SiGe 부분(704a)은 트랜지스터 디바이스의 채널 몸체를 제공하도록 구성될 수 있다. 핀 구조체(704)의 Si을 SiGe로 변환시켜 SiGe 부분(704a)을 제공한 이후에, 기저부(704c)는, 보이는 바와 같이, 중간부(704d) 및 SiGe 부분(704a)의 두께보다 더 두꺼운 두께를 가질 수 있다. SiGe 부분(704a)은, 예를 들어, 묘사된 바와 같은 SiGe 부분(704a)을 제공하기 위해 식각 공정을 이용하여 리세싱될 수 있다.
핀 구조체(704)의 피처들은, 보이는 바와 같이, 핀 구조체를 형성하기 위해 사용된 패터닝 공정들과 일치하는 아치형의 곡선 프로파일들을 포함할 수 있다. 다른 실시형태들에서 핀 구조체(704)의 프로파일은 공지된 반도체 제조 기술들과 일치하는 다른 형태들 또는 구성들을 가질 수 있다. 일부 실시형태들에서, 핀 구조체(704)는, 보이는 바와 같이, 도 5의 핀 구조체(504)의 프로파일과 유사한 프로파일을 가질 수 있다. 일부 실시형태들에서, 전기 절연 재료(706)는, 보이는 바와 같이, 핀 구조체(704)에 바로 인접한 영역에서보다 핀 구조체들 사이의 영역에서 더 리세싱될 수 있다.
도 8은 일부 실시형태들에 따른, 트랜지스터 엘리먼트를 통한 Ge의 조성 프로파일을 묘사하는 그래프(800)를 개략적으로 예시한다. 예를 들어, 그래프(800)는 T0 에서 T1 내지 T2 내지 T3까지 증가하는 어닐링 시간 동안 도 6의 핀 구조체(604)의 선 AB를 따른 Ge의 조성 프로파일을 나타낼 수 있다.
Ge의 조성은 도 6의 핀 구조체(604)의 선 AB를 따르는 다양한 위치에 대해 종축 상에 묘사된다. 시간 T0는 클래딩 층의 퇴적 이후 및 어닐링 이전의 시간에 상응하는, 어닐링 시간 0을 나타낼 수 있다. 예를 들어, 시간 T0는 도 3d에 묘사된 클래딩 층(314) 및 핀 구조체(304)를 통한 단면을 나타낼 수 있다. 보이는 바와 같이, 시간 T0에서, 그래프(800)의 가장 좌측 부분에서부터 위치 A에서 위치 B로 시간 T0의 곡선을 따라 이동함에 따라, Ge의 농도는 매우 높게(예를 들어, 100% Ge에 또는 그에 근접하게) 출발하여, Ge로 구성된 클래딩 층(314)과 Si로 구성된 핀 구조체(304) 사이의 계면을 교차할 때 매우 낮은 Ge 농도(예를 들어, 0% Ge에 또는 그에 근접하게)까지 급격하게 감소한다.
시간 T1(예를 들어, 800 ℃에서 15분)에서, Ge가 핀 구조체(예를 들어, 304 또는 604) 내로 확산하여 SiGe를 형성함에 따라 클래딩 층(314)에서의 Ge 농도가 감소한다. 보이는 바와 같이, 어닐링에 의해 SiGe가 형성됨에 따라 핀 구조체의 중심(예를 들어, A와 B 사이의 중간점)에서의 Ge 농도가 증가한다.
시간 T2(예를 들어, 800 ℃에서 30분)에서, 클래딩 층(314)에서의 Ge 농도는 더 감소하며 핀 구조체의 중심에서의 Ge 농도는 시간 T1에서의 Ge 농도에 비해 더 증가한다.
시간 T3(예를 들어, 800 ℃에서 45분)에서, 클래딩 층(314)에서의 Ge 농도는 더 감소하고 핀 구조체의 중심에서의 Ge 농도는 더 증가하여 핀 구조체를 통해 거의 선형인 Ge 농도(예를 들어, SiGe 형태로)를 제공한다. 일부 실시형태들에서, Ge의 농도는 핀 구조체의 외부 면에서 핀 구조체의 중심까지 실질적으로 일정하다.
일부 실시형태들에서, 시간 T1-T3에서의 Ge 조성 프로파일들은, Si으로 구성된 채널 몸체 재료 상의 Ge를 포함하는 클래딩 층을 어닐링하여 SiGe를 형성함으로써 Ge가 확산되는 것과 일치하는, 핀 구조체의 외부 면에서 핀 구조체의 중심까지 균일한 Ge 분포를 나타낸다. 시간 T0의 Ge 조성 프로파일은, Ge가 클래딩 층에서만 발견되고 핀 구조체 내에서는 전혀 발견되지 않으므로 균일한 Ge 분포가 아닐 수 있다. 각종 실시형태들에 따라, 본 명세서에 설명된 트랜지스터 엘리먼트들(예를 들어, 핀 구조체들)은 그래프(800)와 관련하여 설명된 Ge 조성 프로파일들을 갖는 채널 몸체들을 포함할 수 있다.
도 9는 일부 실시형태들에 따라, 하나 이상의 나노와이어 구조체들(이하에서 "나노와이어 구조체들(904)")을 포함하는 트랜지스터 엘리먼트(900)의 단면 측면도를 개략적으로 예시한다. 각종 실시형태들에 따라, 나노와이어 구조체들(904)은, 예를 들어 본 명세서에 설명된 핀 구조체들을 포함하는 다른 트랜지스터 엘리먼트들과 관련하여 설명된 실시형태들과 일치할 수 있다.
일부 실시형태들에서, 본 명세서에 설명된 어닐링 기술들(예를 들어, 제1 및/또는 제2 기술)에 따라 Si으로 구성된 나노와이어들의 Si을 SiGe로 변환시켜 SiGe 부분(904a)을 제공함으로써 나노와이어 구조체들(904)이 형성된다. 나노와이어 구조체들(904)은 일부 실시형태들에서 도 8과 관련하여 설명된 바와 같은, 나노와이어 구조체들(904)을 통한 Ge의 조성 프로파일을 가질 수 있다.
일부 실시형태들에서, 나노와이어 구조체들(904)은 핀 구조체 재료가 제거된 영역에 형성된다. 예를 들어, 일부 실시형태들에서 핀 구조체에 대한 나노와이어 구조체들(904)의 상대적 위치를 나타내기 위해 핀 구조체의 Si 부분(904b)이 묘사된다. 트랜지스터 엘리먼트(900)가 작동중일 경우, 소스와 드레인(미도시) 사이의 도 9의 페이지의 안팎으로 나노와이어 구조체들(904)을 통해 이동성 전하 캐리어들이 흐를 수 있다. 나노와이어 구조체(904)는 임의의 적절한 기술에 따라 형성될 수 있다. 반도체 기판(902) 상에 전기 절연 재료(906)가 배치될 수 있으며 전기 절연 재료(906) 상에 게이트 전극(908b)이 배치될 수 있다. 게이트 유전체(908a)는 일부 실시형태들에서 나노와이어 구조체들(904)을 둘러싸도록 형성되어 AAG 구성을 제공할 수 있다. 반도체 기판(902), 전기 절연 재료(906), 게이트 유전체(908a) 및 게이트 전극(908b)은 도 2의 유사하게 번호가 붙은 피처들(예를 들어, 202, 206, 208a 및 208b)과 관련하여 설명된 실시형태들과 일치할 수 있다.
도 10은 일부 실시형태들에 따른, n-형 및 p-형 트랜지스터 엘리먼트들을 포함하는 다이(101)의 평면도를 개략적으로 예시한다. 예를 들어, 일부 실시형태들에서, 다이(101) 상의 제1 영역(1020)은 하나 이상의 n-형 트랜지스터 엘리먼트(예를 들어, 채널 몸체들(1004a))를 포함할 수 있으며 다이(101) 상의 제2 영역(1030)은 하나 이상의 p-형 트랜지스터 엘리먼트(예를 들어, 채널 몸체들(1004b))를 포함할 수 있다.
채널 몸체들(1004a 및 1004b)은, 예를 들어 본 명세서에 설명된 핀 구조체들 및/또는 나노와이어 구조체들을 나타낼 수 있다. n-형 트랜지스터 엘리먼트들에서의 Ge 농도는 p-형 트랜지스터 엘리먼트들에서의 Ge 농도와 상이할 수 있다. 일부 실시형태들에서, p-형 트랜지스터 엘리먼트들은 n-형 트랜지스터 엘리먼트들보다 더 높은 Ge 농도를 갖는다. 예를 들어, 일부 실시형태들에서, p-형 트랜지스터 엘리먼트들의 Si은 본 명세서에 설명된 기술들에 따라 SiGe로 변환될 수 있으며 n-형 엘리먼트들의 Si은 p-형 트랜지스터 엘리먼트들 상에 퇴적된 Ge를 포함하는 클래딩 층이 n-형 엘리먼트들 상에 퇴적되지 않도록 마스킹될 수 있다.
채널 몸체들(1004a 및 1004b), 및 다이(101)의 영역들(1020 및 1030)의 구성은 단지 논의를 위한 다수 중의 한 예시적 구성일 뿐이다. 채널 몸체들(1004a 및 1004b) 및 영역들(1020 및 1030)은 다른 실시형태들에서 매우 다양한 다른 적절한 구성들을 포함할 수 있다. 예를 들어, 채널 몸체들(1004a 및 1004b)은 일부 실시형태들에 묘사된 바와 같이 다이(101)의 상당 부분을 가로지르지 않을 수 있다. 일부 실시형태들에서, 각 채널 몸체 또는 채널 몸체들의 그룹은 인접한 채널 몸체 또는 채널 몸체들의 그룹과 반대의 극성(예를 들어, n-형 또는 p-형)을 가져서 n-채널 및 p-채널 몸체들의 교호 배열(alternating arrangement)을 제공할 수 있다.
도 11은 일부 실시형태들에 따른, 트랜지스터 엘리먼트(예를 들어, 도 3b-3f의 핀 구조체(304))를 Si에서 SiGe로 변환시키는 방법(1100)에 대한 흐름도를 개략적으로 예시한다. 방법(1100)은 도 3d-3f의 제1 기술과 관련하여 설명된 실시형태들과 일치할 수 있으며, 그 반대도 마찬가지이다.
단계 1102에서, 방법(1100)은 반도체 기판(예를 들어, 도 3a의 반도체 기판(302))을 제공하는 단계를 포함할 수 있다. 반도체 기판은 일부 실시형태들에서 웨이퍼(예를 들어, 도 1의 웨이퍼(11))를 포함할 수 있다.
단계 1104에서, 방법(1100)은 반도체 기판 상에 트랜지스터 디바이스의 채널 몸체(예를 들어, 도 3b의 핀 구조체(304))를 형성하는 단계를 포함할 수 있고, 채널 몸체는 Si으로 구성되어 있다. 예를 들어, 핀 구조체들은 도 3b와 관련하여 설명된 기술들에 따라 형성될 수 있다. 다른 실시형태들에서, 채널 몸체는 공지된 기술들에 따라 형성된 평면 구조체들 또는 나노와이어 구조체들을 포함하는 다른 적절한 구성들을 포함할 수 있다. 일부 실시형태들에서, 단계 1102에서 반도체 기판을 제공하는 단계는 반도체 기판 상에 배치된 트랜지스터 디바이스의 채널 몸체를 갖는 반도체 기판을 제공하는 단계를 포함할 수 있다.
단계 1106에서, 방법(1100)은 채널 몸체 상에 실질적으로 Ge로 구성된(예를 들어, 70% 내지 100% Ge) 클래딩 층(예를 들어, 도 3d의 클래딩 층(314))을 형성하는 단계를 포함할 수 있다. 일부 실시형태들에서, 채널 몸체는 핀 구조체의 제1 채널 몸체이다. 다른 핀 구조체의 제2 채널 몸체(예를 들어, 단계 1104에서 형성됨)가 반도체 기판 상에 배치될 수 있다. 일부 실시형태들에서 클래딩 층을 형성하기 전에 제1 채널 몸체와 제2 채널 몸체 사이의 반도체 기판 상에 전기 절연 재료를 퇴적할 수 있다. 그러한 실시형태에서, 클래딩 층을 형성하는 단계는 클래딩 층의 재료를 선택적으로 퇴적하여 제1 채널 몸체 및 제2 채널 몸체상에는 클래딩 층을 형성하고 전기 절연 재료 상에는 형성하지 않는 단계를 포함할 수 있다. 다른 실시형태들에서, 채널 몸체를 어닐링하여 SiGe를 형성한 이후에 제1 채널 몸체와 제2 채널 몸체 사이의 반도체 기판 상에 전기 절연 재료를 퇴적할 수 있다.
각종 실시형태들에 따라, 제1 채널 몸체 및 제2 채널 몸체는 복수의 p-채널 몸체들의 채널 몸체들일 수 있다. 복수의 n-채널 몸체들(예를 들어, 단계 1104에서 형성됨)은 반도체 기판 상에 배치될 수 있다. 일부 실시형태들에서, 단계 1106에서 클래딩 층을 형성하는 단계는 복수의 n-채널 몸체들 상에 클래딩 층의 재료를 퇴적하지 않고 복수의 p-채널 몸체들 상에 클래딩 층의 재료를 퇴적하는 단계를 포함한다. 예를 들어, 클래딩 층의 퇴적으로부터 n-채널 몸체들을 보호하기 위해 마스킹 공정을 사용할 수 있다.
단계 1106에서 클래딩 층을 형성하는 단계는, 일부 실시형태들에서, 채널 몸체 상에 비정질 구성으로 Ge로 구성된 등각 클래딩 층을 형성하도록 Ge를 퇴적하는 단계를 포함할 수 있다. 다른 실시형태에서, 단계 1106에서 클래딩 층을 형성하는 단계는 채널 몸체 상에 단결정 또는 다결정 구성으로 Ge로 구성된 작은 면이 있는 클래딩 층을 형성하도록 Ge를 퇴적하는 단계를 포함할 수 있다.
일부 실시형태들에서, 퇴적된 클래딩 층의 재료는 n-형 도펀트로 도핑될 수 있다. 다른 실시형태들에서, 퇴적된 클래딩 층의 재료는 도핑되지 않을 수 있다.
단계 1108에서, 방법(1100)은 클래딩 층 상에 캡핑 층(예를 들어, 도 3e의 캡핑 층(316))을 형성하는 단계를 포함할 수 있다. 일부 실시형태들에서, 캡핑 층을 형성하는 단계는 채널 몸체의 어닐링 동안 Ge의 흐름을 방지하기 위해 클래딩 층 상에 질화물 또는 산화물 재료를 퇴적하는 단계를 포함한다.
단계 1110에서, 방법(1100)은 Ge가 채널 몸체 내로 확산되게 하도록 채널 몸체를 어닐링하는 단계를 포함할 수 있다. 일부 실시형태들에서, 채널 몸체를 어닐링하는 단계는 예를 들어 질소와 같은 불활성 분위기에서 수행될 수 있다. 어닐링은 일부 실시형태들에서 채널 몸체의 Si 및 퇴적된 클래딩 층으로부터 SiGe를 형성할 수 있다. 어닐링은 일부 실시형태들에서 준비되어 있는(in place) 캡핑 층을 갖고 수행될 수 있다. 일부 실시형태들에서, 어닐링은 700 ℃보다 더 높은 온도에서 수행될 수 있다. 어닐링 시간은 채널 몸체에서 바람직한 Ge 조성 프로파일을 제공하기 위해 본 명세서에 설명된 원리들(예를 들어, 도 8)에 따라 선택될 수 있다. 일부 실시형태들에서, 채널 몸체의 어닐링은 주로 또는 전적으로 SiGe로 구성된 채널 몸체를 제공할 수 있다.
단계 1112에서, 방법(1100)은 캡핑 층을 제거하는 단계를 포함할 수 있다. 캡핑 층은 예를 들어 식각 공정을 이용하여 제거될 수 있다.
단계 1114에서, 방법(1100)은 채널 몸체 상에 게이트를 형성하는 단계를 포함할 수 있다. 예를 들어, 일부 실시형태들에서, 게이트를 형성하는 단계는 게이트 유전체 재료 및 게이트 전극 재료를 퇴적하여 각각의 게이트 유전체(예를 들어, 각각의 도 2 및 도 9의 게이트 유전체(208a 또는 908a)) 및 게이트 전극(각각의 도 2 및 도 9의 게이트 전극(208b 또는 908b))을 형성하는 단계를 포함할 수 있다.
도 12는 일부 실시형태들에 따라, 트랜지스터 엘리먼트(예를 들어, 도 4a-4d의 핀 구조체(404))를 Si에서 SiGe로 변환시키는 다른 방법(1200)에 대한 흐름도를 개략적으로 예시한다. 방법(1200)은 도 4a-4d의 제2 기술과 관련하여 설명된 실시형태들과 일치할 수 있으며, 그 반대도 마찬가지이다.
단계 1202에서, 방법(1200)은 반도체 기판을 제공하는 단계를 포함할 수 있으며, 단계 1204에서, 방법(1200)은 반도체 기판 상에 트랜지스터 디바이스의 채널 몸체를 형성하는 단계를 포함할 수 있고, 채널 몸체는 Si으로 구성되어 있다. 일부 실시형태들에서, 단계 1202 및 1204에서의 기술들은 도 11의 방법(1100)의 단계 1102 및 1104와 관련하여 설명된 실시형태들과 일치할 수 있다.
단계 1206에서, 방법(1200)은 채널 몸체 상에 SiGe로 구성된 클래딩 층을 형성하는 단계를 포함할 수 있다. 일부 실시형태들에서, 클래딩 층을 형성하는 단계는 Si1 - xGex(여기서, x는 Ge 대 Si의 비를 나타내는 0.15와 0.7 사이의 값임)를 퇴적하는 단계를 포함할 수 있다.
일부 실시형태들에서, 채널 몸체는 핀 구조체의 제1 채널 몸체이다. 다른 핀 구조체의 제2 채널 몸체(예를 들어, 단계 1204에서 형성됨)가 반도체 기판 상에 배치될 수 있다. 일부 실시형태들에서 클래딩 층을 형성하기 전에 제1 채널 몸체와 제2 채널 몸체 사이의 반도체 기판 상에 전기 절연 재료가 퇴적될 수 있다. 그러한 실시형태에서, 클래딩 층을 형성하는 단계는 클래딩 층을 제1 채널 몸체 및 제2 채널 몸체 상에 형성하지만 전기 절연 재료 상에 형성하지 않도록 클래딩 층의 재료를 선택적으로 퇴적하는 단계를 포함할 수 있다. 다른 실시형태들에서, 채널 몸체를 어닐링하여 SiGe를 형성한 이후에 제1 채널 몸체와 제2 채널 몸체 사이의 반도체 기판 상에 전기 절연 재료를 퇴적할 수 있다.
각종 실시형태들에 따라, 제1 채널 몸체 및 제2 채널 몸체는 복수의 p-채널 몸체들의 채널 몸체들일 수 있다. 복수의 n-채널 몸체들(예를 들어, 단계 1204에서 형성됨)이 반도체 기판 상에 배치될 수 있다. 일부 실시형태들에서, 단계 1206에서 클래딩 층을 형성하는 단계는 복수의 n-채널 몸체들 상에 클래딩 층의 재료를 퇴적하지 않고 복수의 p-채널 몸체들 상에 클래딩 층의 재료를 퇴적하는 단계를 포함한다. 예를 들어, 클래딩 층의 퇴적으로부터 n-채널 몸체들을 보호하기 위해 마스킹 공정을 사용할 수 있다.
단계 1206에서 클래딩 층을 형성하는 단계는 일부 실시형태들에서 채널 몸체 상에 비정질 구성으로 SiGe로 구성된 등각 클래딩 층을 형성하도록 SiGe를 퇴적하는 단계를 포함할 수 있다. 다른 실시형태들에서, 단계 1206에서 클래딩 층을 형성하는 단계는 채널 몸체 상에 단결정 또는 다결정 구성으로 SiGe로 구성된 작은 면이 있는 클래딩 층을 형성하도록 SiGe를 퇴적하는 단계를 포함할 수 있다.
일부 실시형태들에서, 퇴적된 클래딩 층의 재료는 n-형 도펀트로 도핑될 수 있다. 다른 실시형태들에서, 퇴적된 클래딩 층의 재료는 도핑되지 않을 수 있다.
단계 1208에서, 방법(1200)은 클래딩 층의 Ge가 채널 몸체 내로 확산되게 하도록 산화 분위기에서 채널 몸체를 어닐링하는 단계를 포함할 수 있다. 일부 실시형태들에서, 산화 분위기는, 예를 들어, 산소, 수분 및/또는 아산화 질소를 포함할 수 있다. 일부 실시형태들에서, 산화 분위기에서 채널 몸체를 어닐링하는 단계는 불활성 분위기에 비해 Si 및 Ge의 혼합을 가속화할 수 있다. 산화 분위기에서 채널 몸체를 어닐링함으로써 SiGe상에 산화물(예를 들어, SiO2)의 층을 형성할 수 있다.
어닐링은 채널 몸체의 Si으로부터 SiGe를 형성할 수 있다. 일부 실시형태들에서, 어닐링은 700 ℃보다 높은 온도에서 수행될 수 있다. 어닐링 시간은 채널 몸체에 바람직한 Ge 조성 프로파일을 제공하기 위해 본 명세서에 설명된 원리들(예를 들어, 도 8)에 따라 선택될 수 있다. 일부 실시형태들에서, 채널 몸체를 어닐링함으로써 주로 또는 전적으로 SiGe로 구성된 채널 몸체를 제공할 수 있다.
단계 1210에서, 방법(1200)은 SiGe로부터 산화물층을 제거하는 단계를 포함할 수 있다. 산화물은, 예를 들어 식각 공정을 이용하여 제거될 수 있다.
단계 1212에서, 방법(1200)은 채널 몸체 상에 게이트를 형성하는 단계를 포함할 수 있다. 단계 1212에서 게이트를 형성하는 단계는 도 11의 방법(1100)의 단계 1114에서 게이트를 형성하는 것과 관련하여 설명된 실시형태들과 일치할 수 있다.
각종 동작들은 청구된 주제를 이해하는데 가장 유용한 방식으로 차례대로 복수의 개별 동작들로서 설명된다. 하지만, 설명의 순서가, 이들 동작들이 반드시 순서에 의존적임을 시사하는 것으로 해석되지는 않아야 한다. 본 개시내용의 실시형태들은 원하는 대로 구성하기 위해 임의의 적절한 하드웨어 및/또는 소프트웨어를 이용하여 시스템에 구현될 수 있다. 도 13은 일부 실시형태들에 따라, 본 명세서에 설명된 기술들에 따라 Si에서 SiGe로 변환된 적어도 일부를 갖는 트랜지스터 엘리먼트를 포함할 수 있는 예시적 시스템을 개략적으로 예시한다. 컴퓨팅 디바이스(1300)는 마더보드(1302)와 같은 보드를 수용할 수 있다. 마더보드(1302)는, 이에 제한되지는 않지만 프로세서(1304) 및 적어도 하나의 통신 칩(1306)을 포함하는 다수의 구성요소들을 포함할 수 있다. 프로세서(1304)는 마더보드(1302)에 물리적 및 전기적으로 연결될 수 있다. 일부 구현들에서, 적어도 하나의 통신 칩(1306)이 또한 마더보드(1302)에 물리적 및 전기적으로 연결될 수 있다. 추가 구현들에서, 통신 칩(1306)은 프로세서(1304)의 일부일 수 있다.
응용들에 따라, 컴퓨팅 디바이스(1300)는 마더보드(1302)에 물리적 및 전기적으로 연결될 수 있거나 연결되지 않을 수 있는 다른 구성요소들을 포함할 수 있다. 이들 다른 구성요소들은, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 콤파스(compass), 가이거 계수기(Geiger counter), 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 디바이스(예를 들어, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함할 수 있고, 이에 제한되지는 않는다.
통신 칩(1306)은 컴퓨팅 디바이스(1300)에 및 이로부터 데이터를 전송하기 위한 무선 통신을 가능하게 할 수 있다. 용어 "무선" 및 그의 파생어는 비-고형 매체를 통해 변조 전자기 복사를 이용함으로써 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 비록 일부 실시형태들에서는 그렇지 않을 수도 있지만, 상기 용어는 관련 디바이스들이 임의의 와이어들을 포함하지 않는 것을 시사하지 않는다. 통신 칩(1306)은, 이에 제한되지는 않지만, Wi-Fi를 포함하는 IEEE(Institute for Electrical and Electronic Engineers) 표준(IEEE 802.11 패밀리), IEEE 802.16 표준(예를 들어, IEEE 802.16-2005 수정판), 임의의 수정판, 업데이트 및/또는 개정판과 함께 LTE(Long-Term Evolution) 프로젝트(예를 들어, 어드밴스드 LTE 프로젝트, UMB(ultra mobile broadband) 프로젝트("3GPP2"로도 지칭됨), 등)을 포함하는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. IEEE 802.16 호환 BWA 네트워크는 일반적으로, "Worldwide Interoperability for Microwave Access"를 나타내는 약어이며 IEEE 802.16 표준에 대한 적합성 및 상호운용성 테스트를 통과한 제품에 대한 인증 마크인 WiMAX 네트워크로 지칭된다. 통신 칩(1306)은 GSM(Global System for Mobile Communication), GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunication System), HSPA(High Speed Packet Access), E-HSPA(Evolved HSPA) 또는 LTE 네트워크에 따라 작동할 수 있다. 통신 칩(1306)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network) 또는 E-UTRAN(Evolved UTRAN)에 따라 작동할 수 있다. 통신 칩(1306)은 CDMA(Code Division Multiple Access), TDMA(Time Division Multiple Access), DECT(Digital Enhanced Cordless Telecommunications), EV-DO(Evolution-Data Optimized), 그의 파생물 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정된 임의의 다른 무선 프로토콜들에 따라 작동할 수 있다. 통신 칩(1306)은 다른 실시형태들에서 다른 무선 프로토콜들에 따라 작동할 수 있다.
컴퓨팅 디바이스(1300)는 복수의 통신 칩(1306)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1306)은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신 전용일 수 있으며, 제2 통신 칩(1306)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 기타와 같은 장거리 무선 통신 전용일 수 있다.
컴퓨팅 디바이스(1300)의 프로세서(1304)는 본 명세서에 설명된 기술들에 따라 형성된 SiGe로 구성된 박막 트랜지스터 엘리먼트들을 갖는 다이(예를 들어, 도 1의 다이(101))를 포함할 수 있다. 예를 들어, 도 1의 다이(101)는 마더보드(1302) 상에 실장된 패키지 어셈블리에 실장될 수 있다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변형시키는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(1306)은 또한, 본 명세서에 설명된 기술들에 따라 형성된 SiGe로 구성된 박막 트랜지스터 엘리먼트들을 갖는 다이(예를 들어, 도 1의 다이(101))를 포함할 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(1300) 내에 수용된 다른 구성요소(예를 들어, 메모리 디바이스 또는 다른 집적 회로 디바이스)는 본 명세서에 설명된 기술들에 따라 형성된 SiGe로 구성된 박막 트랜지스터 엘리먼트들을 갖는 다이(예를 들어, 도 1의 다이(101))를 포함할 수 있다.
각종 구현들에서, 컴퓨팅 디바이스(1300)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋-톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(1300)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
요약서에 설명된 것을 포함하여, 본 발명의 예시된 구현들에 대한 상기 설명은 완전한 것으로 의도되지 않거나, 개시된 정확한 형태로 본 발명을 제한하는 것으로 의도되지 않는다. 본 발명의 특정 구현들 및 그의 예시들은 예시적 목적을 위해 본 명세서에 설명되는 한편, 통상의 기술자가 이해하는 바와 같이, 본 발명의 범위 이내에서 각종 균등한 변형들이 가능하다.
이들 변형들은 상기 상세한 설명을 고려하여 본 발명에 대해 이루어질 수 있다. 후속하는 청구항들에 사용된 용어들은 명세서 및 청구항들에 개시된 특정 구현들로 본 발명을 제한하는 것으로 해석되지 않아야 한다. 오히려, 본 발명의 범위는, 정해진 청구항 해석 이론에 따라 해석되는 후속하는 청구항들에 의해 전적으로 결정될 것이다.

Claims (15)

  1. 장치로서,
    실리콘으로 구성된 반도체 기판; 및
    상기 반도체 기판 상에 배치된 트랜지스터 디바이스의 채널 몸체
    를 포함하고,
    상기 채널 몸체는 핀 구조의 실리콘 게르마늄(SiGe) 부분을 포함하고, 상기 핀 구조는 실리콘(Si) 부분을 더 포함하고, 상기 SiGe 부분은 상기 Si 부분으로부터 연장되고, 상기 SiGe 부분은 SiGe 합금을 포함하고, 상기 SiGe 부분은 상기 SiGe 부분의 외부 면에서 상기 SiGe 부분의 중심까지 균일한 게르마늄 분포를 포함하고, 상기 균일한 게르마늄 분포는 상기 SiGe 합금을 형성하기 위해 실리콘으로 구성된 채널 몸체 재료 상의 상기 게르마늄을 포함하는 클래딩 층을 어닐링함에 의한 상기 게르마늄의 확산과 일치하고, 상기 SiGe 부분 및 상기 Si 부분 각각은 상기 SiGe 부분이 상기 Si 부분으로부터 연장되는 곳에서 두께를 가지고, 상기 SiGe 부분의 상기 두께는 상기 SiGe 부분이 상기 Si 부분으로부터 연장되는 곳에서의 상기 Si 부분의 상기 두께만큼 적어도 두꺼운, 장치.
  2. 제1항에 있어서,
    상기 채널 몸체 내의 상기 게르마늄의 농도는 상기 채널 몸체의 외부 면에서 상기 채널 몸체의 중심으로 감소하는, 장치.
  3. 제1항에 있어서,
    상기 채널 몸체 내의 상기 게르마늄의 농도는 상기 채널 몸체의 외부 면에서 상기 채널 몸체의 중심까지 실질적으로 일정한, 장치.
  4. 제1항에 있어서,
    상기 트랜지스터 디바이스는 듀얼-게이트(dual-gate), 트리-게이트(tri-gate) 또는 올-어라운드 게이트(all-around gate) 트랜지스터 디바이스인, 장치.
  5. 제1항에 있어서,
    상기 핀 구조는 상기 반도체 기판의 실리콘으로 형성되는, 장치.
  6. 제5항에 있어서,
    상기 핀 구조는 상기 반도체 기판에 인접한 기저부(base portion), 단부(end portion), 및 상기 기저부와 상기 단부 사이에 배치된 중간부(middle portion)를 가지고,
    상기 기저부는 상기 중간부의 두께보다 큰 두께를 가지고,
    상기 채널 몸체는 상기 중간부의 두께보다 큰 두께를 가지는, 장치.
  7. 제1항에 있어서,
    상기 채널 몸체는 나노와이어 구조의 부분을 포함하는, 장치.
  8. 제1항에 있어서,
    상기 채널 몸체는 상기 클래딩 층의 두께의 2배에 실리콘으로 구성된 상기 채널 몸체 재료의 두께를 더한 두께를 가지는, 장치.
  9. 제1항에 있어서,
    상기 채널 몸체는 작은 면이 있는(faceted) 결정성 프로파일을 가지는, 장치.
  10. 제1항에 있어서,
    상기 채널 몸체는 제1 트랜지스터의 제1 채널 몸체이고,
    상기 장치는,
    상기 반도체 기판 상에 배치된 제2 채널 몸체; 및
    상기 제1 채널 몸체와 상기 제2 채널 몸체 사이의 상기 반도체 기판 상에 배치된 전기 절연 재료
    를 더 포함하는 장치.
  11. 제10항에 있어서,
    상기 제1 채널 몸체 및 상기 제2 채널 몸체는 복수의 p-채널 몸체들의 채널 몸체들이고,
    상기 장치는,
    상기 반도체 기판 상에 배치된 복수의 n-채널 몸체들
    을 더 포함하고,
    상기 복수의 n-채널 몸체들은 상기 복수의 p-채널 몸체들에서의 상기 게르마늄의 농도와 상이한 게르마늄의 농도를 가지는, 장치.
  12. 제1항에 있어서,
    상기 채널 몸체 상에 형성된 게이트 산화물; 및
    상기 채널 몸체와 연결되고 상기 채널 몸체 내의 전하 캐리어들의 흐름을 제어하도록 구성된 게이트 전극
    을 더 포함하는 장치.
  13. 시스템으로서,
    회로 보드; 및
    상기 회로 보드와 연결된 반도체 다이
    를 포함하고,
    상기 반도체 다이는,
    실리콘으로 구성된 반도체 기판; 및
    상기 반도체 기판 상에 배치된 트랜지스터 디바이스의 채널 몸체
    를 포함하고,
    상기 채널 몸체는 핀 구조의 실리콘 게르마늄(SiGe) 부분을 포함하고, 상기 핀 구조는 실리콘(Si) 부분을 더 포함하고, 상기 SiGe 부분은 상기 Si 부분으로부터 연장되고, 상기 SiGe 부분은 SiGe 합금을 포함하고, 상기 SiGe 부분은 상기 SiGe 부분의 외부 면에서 상기 SiGe 부분의 중심까지 균일한 게르마늄 분포를 포함하고, 상기 균일한 게르마늄 분포는 상기 SiGe 합금을 형성하기 위해 실리콘으로 구성된 채널 몸체 재료 상의 상기 게르마늄을 포함하는 클래딩 층을 어닐링함에 의한 상기 게르마늄의 확산과 일치하고, 상기 SiGe 부분 및 상기 Si 부분 각각은 상기 SiGe 부분이 상기 Si 부분으로부터 연장되는 곳에서 두께를 가지고, 상기 SiGe 부분의 상기 두께는 상기 SiGe 부분이 상기 Si 부분으로부터 연장되는 곳에서의 상기 Si 부분의 상기 두께만큼 적어도 두꺼운, 시스템.
  14. 제13항에 있어서,
    상기 핀 구조는 상기 반도체 기판의 실리콘으로 형성되고,
    상기 핀 구조는 상기 반도체 기판에 인접한 기저부, 단부, 및 상기 기저부와 상기 단부 사이에 배치된 중간부를 가지고,
    상기 기저부는 상기 중간부의 두께보다 큰 두께를 가지고,
    상기 채널 몸체는 상기 중간부의 두께보다 큰 두께를 가지는, 시스템.
  15. 제13항에 있어서,
    상기 시스템은 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋-톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어 또는 디지털 비디오 레코더 중 하나인, 시스템.
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