KR20160122121A - 경사형 하부 전극을 구비한 저항성 메모리 셀 - Google Patents

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제임스 월스
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마이크로칩 테크놀로지 인코포레이티드
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Abstract

저항성 메모리 셀, 예를 들면 CBRAM 또는 ReRAM 셀을 형성하는 방법은: 복수의 하부 전극 연결부들을 형성하는 단계, 하부 전극 연결부들 위에 하부 전극 층을 침착하는 단계, 남아있는 하부 전극 층이 적어도 하나의 경사 표면을 한정하도록 하부 전극 층의 부분들을 제거하기 위해 제1 에칭을 수행하는 단계, 남아있는 하부 전극 층의 각각의 경사 표면에 산화 층을 형성하는 단계, 각각의 하부 전극 연결부 위에 적어도 하나의 상방으로 뾰족한 하부 전극 영역 - 각각의 상방으로 뾰족한 하부 전극 영역은 하부 전극 팁을 정의함 - 을 한정하기 위해 남아있는 하부 전극 층 및 각각의 경사 표면의 산화 층에 제2 에칭을 수행하는 단계, 및 전해질 영역이 상부 전극 및 개별 하부 전극 팁 사이에 배치되도록 각각의 하부 전극 팁 위에 전해질 영역 및 상부 전극을 형성하는 단계를 포함한다.

Description

경사형 하부 전극을 구비한 저항성 메모리 셀{RESISTIVE MEMORY CELL WITH SLOPED BOTTOM ELECTRODE}
본 개시는 경사형 하부 전극을 구비한 저항성 메모리 셀, 예를 들면 전도성 브리징 램(conductive bridging random-access memory)(CBRAM) 또는 저항성 램(resistive random-access memory)(ReRAM) 셀에 관한 것이다.
전도성 브리징 메모리(CBRAM) 및 저항성 램(ReRAM) 셀과 같은 저항성 메모리 셀은 종래의 플래시 메모리 셀에 비해 스케일링(scaling) 및 비용 우위를 제공하는 새로운 유형의 비휘발성 메모리 셀이다. CBRAM은 고체 전해질 내에서의 이온들의 물리적인 재배치에 기초한다. CBRAM 메모리 셀은 비전도성 소재의 박층 또는 박막에 의해 서로 분리되어 있는 2개의 고체 금속 전극들, 하나는 비교적 불활성(예를 들면, 텅스텐)이고 다른 하나는 전기화학적으로 활성(예를 들면, 은이나 구리)인 금속 전극들로 만들어질 수 있다. CBRAM 셀은 비전도성 박막을 가로질러 바이어스 전압(bias voltage)을 적용하여 비전도성 박막을 가로지르는 프로그램 가능한 전도성 필라멘트들(programmable conductive filaments)을 생성한다. 전도성 필라멘트들은 1 또는 수 나노미터 크기의 이온들로 형성될 수 있다. 비전도성 박막은 배터리에서와 유사한 산화/환원 공정을 통해 박막을 가로지르는 전도성 필라멘트(들)의 성장(propagation)을 가능하게 하기 때문에 전해질이라고 불릴 수 있다. ReRAM 셀에서, 전도(conduction)는 절연체 안의 베이컨시 체인(vacancy chain)의 생성을 통해 이루어진다. 전도성 필라멘트(들)/베이컨시-체인(들)의 발생은 온-상태(on-state)(전극들 사이의 높은 전도)를 생성하는 반면, 예를 들면 줄 발열 전류(Joule heating current)를 갖는 유사한 극성 또는 더 작은 전류의 반대 극성의 적용에 의한, 전도성 필라멘트(들)/베이컨시-체인(들)의 해체는, 전해질/절연체를 그의 비전도성 오프-상태(off-state)로 되돌린다. 본 개시에서는, CBRAM 셀의 전해질 박막, 층, 또는 영역 및 ReRAM 셀의 절연 박막, 층, 또는 영역은 둘 다 단순화를 위해 "전해질(electrolyte)"이라 불린다.
다양한 소재들이 저항성 메모리 셀에서 전해질 및 전극들 둘 다에 이용될 수 있게 제시되어 있다. 일 예는 구리가 활성 금속-소스 전극(active metal-source electrode)이고 산화규소(SiOx)가 전해질인 Cu/SiOx계 셀이다.
저항성 메모리 셀이 직면하는 하나의 공통된 문제는 온-상태 유지(on-station retention)이며, 즉 특히 메모리 부품이 전형적으로 기능이 주어질 수 있는 최대의 고온(예를 들면, 85C/125C)에서 전도성 경로(필라멘트 또는 베이컨시 체인)가 안정화할 수 있는 능력이다.
도 1은 상부 전극(10)(예를 들면, 구리)이 하부 전극(12)(예를 들면, 텅스텐) 위에 배치되고, 또한 전해질 또는 중간 전극(14)(예를 들면, 이산화규소(SiO2))이 상부 전극(10)과 하부 전극(12) 사이에 배치되어 있는 종래의 CBRAM 셀(1A)을 나타낸다. 전도성 필라멘트들(18)은 바이어스 전압이 셀(1A)에 적용될 때 하부 전극(12)으로부터 전해질(14)을 통해 상부 전극(10)으로 성장한다. 이 구조는 여러 제한 또는 단점을 가질 수 있다. 예를 들면, AFF로 표시된 "제한 영역(confinement zone)" 또는 "필라멘트 형성 구역"이라 불릴 수 있는 필라멘트 형성을 위한 유효 단면적은 비교적 크고 구속되지 않아, 필라멘트 형성 구역이 외인성 결함(extrinsic defeats)의 영향을 받기 쉽게 만든다. 또한, 다중 필라멘트 루트 형성(multi-filament root formation)은 비교적 큰 구역으로 인해 약한 (덜 견고한) 필라멘트를 만들기 쉽다. 일반적으로, 하부 전극(12)으로부터 상부 전극(10)까지의 필라멘트 성장 거리(이 경우, "y"로 표시된 전해질(14)의 두께)에 대한 ("x"로 표시된) 필라멘트 형성 구역(AFF)의 직경 또는 폭 비가 더 클수록, 다중 루트 필라멘트 형성의 기회가 더 많아진다. 또한, 큰 전해질 구역이 필라멘트들을 둘러싸는데, 이는 필라멘트에 확산 경로들을 제공하며, 따라서 열등한 유지력(retention)을 제공할 수 있다. 따라서, 전도성 경로가 형성되는 전해질 소재의 부피를 제한하는 것은 공간적 구속(spatial confinement)으로 인해 더 견고한 필라멘트를 제공할 수 있다. 전도성 경로가 형성되는 전해질 소재의 부피는 하부 전극(12)과 전해질(14) 사이의 접촉 면적을 감소시킴으로써 제한될 수 있다.
여기에 사용되는 바와 같이, "전도성 경로(conductive path)"는 (예를 들면, CBRAM 셀 안의) 전도성 필라멘트, (예를 들면, 산소 베이컨시 기반 ReRAM 셀(oxygen vacancy based ReRAM cell) 안의) 베이컨시 체인, 또는 전형적으로 전극들 사이에 배치된 전해질 층 또는 영역을 통해 비휘발성 메모리 셀의 전극들을 연결하는 임의의 다른 유형의 전도성 경로를 지칭한다. 여기에 사용되는 "전해질 층(electrolyte layer)" 또는 "전해질 영역(electrolyte region)"은 전도성 경로가 성장하는, 하부 및 상부 전극들 사이의 전해질/절연체/메모리 층 또는 영역을 지칭한다.
도 2는 CBRAM 셀 형성의 특정 원리를 나타낸다. 전도성 경로들(18)은 형성되고 측방향으로 성장하거나, 또는 다중의 평행한 경로들로 분기될 수 있다. 또한, 전도성 경로들의 위치들은 각각의 프로그램/소거 사이클(program/erase cycle)에 따라 바뀔 수 있다. 이것은 주변적인 스위칭 성능(switching performance), 가변성(variability), 고온 유지 문제(high temp retention issues), 및/또는 스위칭 내구성((switching endurance)에 기여할 수 있다. 스위칭 부피를 제한하는 것은 작동에 유리한 것으로 나타난다. 이 원리들은 ReRAM 및 CBRAM 셀에 적용된다. 이 기술들의 채용의 주요 장애물은 스위칭 균일성((switching uniformity)이다.
도 3a 및 3b는 (예를 들면, 1T1R 구조를 갖는) CBRAM 셀용의 예시적인 공지의 하부 전극 구성(1B)의 개략도 및 전자현미경 이미지를 나타낸다. 이 예에서, 하부 전극(12)은 원통형 바이어(cylindrical via), 예를 들면 Ti/TiN 라이너(liner)를 갖는 텅스텐 충전 바이어(tungsten-filled via)이다. 상부 접점 및/또는 양극(anode)(20)은 도시된 것처럼 상부 전극(10)과 연결될 수 있다. 하부 전극(12)은, 예를 들면 위에서 논의된 하나 이상의 문제점 또는 단점을 초래할 수 있는, 대략 30,000 nm2의 비교적 큰 필라멘트 형성 구역(AFF)을 제공할 수 있다.
일부 실시예들은, 실시예에 따라 점, 엣지 또는 표면일 수 있는 상방으로 뾰족한 팁(upwardly-pointed tip)을 정의하는 하나 이상의 경사 표면들로 형성된 하부 전극을 구비한, 저항성 메모리 셀, 예를 들면 CBRAM 또는 ReRAM 셀 및 상기 저항성 메모리 셀을 형성하는 방법을 제공한다.
하부 전극은 상방으로 뾰족한 팁(upwardly-pointed tip)을 규정하는 임의의 형상을 가질 수 있다. 예를 들면 하부 전극은 하나 또는 복수의 하부 전극 연결부들(bottom electrode connections)를 가로질러 연장되는 삼각형 단면을 갖는 길쭉한 프리즘 형상(elongated prism shape), 또는 상방으로 뾰족한 고리 형상 팁 엣지(upwardly-pointed ring-shape tip edge)를 정의하는 오목한 볼 형상(concave bowl shape), 또는 상방으로 뾰족한 피라미드 형상(upwardly-pointed pyramid shape)을 가질 수 있다.
전압 바이어스(voltage bias)가 상기한 저항성 메모리 셀에 적용되면, 하부 전극의 상방으로 뾰족한 팁은 공지의 셀들에서보다 더 정확하게 전계(electric field)를 집중시킬 수 있고, 이것은 더욱 일관된 필라멘트 형성을 제공할 수 있고, 따라서 예를 들면 일부 종래의 구성들과 비교하여 프로그래밍 전압(programming voltage) 및 셀 예측 가능성(cell predictability)의 일관성을 개선할 수 있다.
일 실시예에 따르면, 저항성 메모리 셀을 형성하는 방법은 복수의 하부 전극 연결부들을 형성하는 단계; 하부 전극 연결부들 위에 하부 전극 층을 침착하는 단계; 하부 전극 층의 부분들을 제거하여 남아있는 하부 전극 층이 적어도 하나의 경사 표면을 정의하도록 제1 에칭(first etch)을 수행하는 단계; 남아있는 하부 전극 층의 각각의 경사 표면에 산화 층을 형성하는 단계; 각각의 하부 전극 연결부 위에(above) 적어도 하나의 상방으로 뾰족한 하부 전극 영역 - 각각의 상방으로 뾰족한 하부 전극 영역은 하부 전극 팁(bottom electrode tip)을 정의함 - 을 정의하기 위해, 남아있는 하부 전극 층 및 각각의 경사 표면의 산화 층에 제2 에칭(second etch)을 수행하는 단계; 및 전해질 영역이 상부 전극 및 개별 하부 전극 팁 사이에 배치되도록 각각의 하부 전극 팁 위에 전해질 영역 및 상부 전극을 형성하는 단계를 포함한다.
또 하나의 실시예에 따르면, 저항성 메모리 셀은 복수의 하부 전극 연결부들; 하부 전극 연결부들 위에 형성되고 하부 전극 연결부들에 전도 가능하게 결합된 적어도 하나의 하부 전극 영역 - 각각의 하부 전극 영역은 적어도 하나의 경사 측벽을 구비하고 상방으로 뾰족한 팁을 정의함 -; 전해질 영역이 상부 전극 및 개별 하부 전극 팁 사이에 배치되도록 각각의 하부 전극 팁 위에 있는 전해질 영역과 상부 전극; 및 각각의 상부 전극에 전도 가능하게 결합된 상부 전극 연결부를 포함한다.
또 하나의 실시예에 따르면, 저항성 메모리 셀을 형성하는 방법은 복수의 하부 전극 연결부들을 형성하는 단계; 하부 전극 연결부들 위에 하부 전극 층을 침착하는 단계; 하부 전극 연결부들 위에 적어도 하나의 상방으로 뾰족한 하부 전극 영역 - 각각의 상방으로 뾰족한 하부 전극 영역은 하부 전극 팁을 정의함 - 을 형성하도록 하부 전극 층의 부분들을 제거하기 위해 에칭을 수행하는 단계; 및 전해질 영역이 상부 전극과 개별 하부 전극 팁 사이에 배치되도록 각각의 하부 전극 팁 위에 전해질 영역과 상부 전극을 형성하는 단계를 포함한다.
또 하나의 실시예에 따르면, 저항성 메모리 셀은 복수의 하부 전극 연결부들; 하부 전극 연결부들 위에 형성되고 하부 전극 연결부들에 전도 가능하게 결합된 적어도 하나의 하부 전극 영역 - 각각의 하부 전극 영역은 적어도 2개의 경사 측벽들을 구비하고 상방으로 뾰족한 팁을 정의함 -; 전해질 영역이 상부 전극과 개별 하부 전극 팁 사이에 배치되도록 각각의 하부 전극 팁 위에 있는 전해질 영역과 상부 전극; 및 각각의 상부 전극에 전도 가능하게 결합된 상부 전극 연결부를 포함한다.
도면들을 참조하여 이하에 예시적인 실시예들이 기재된다.
도 1은 예시적인 종래의 CBRAM 셀을 도시하고;
도 2는 CBRAM 셀 형성의 특정 원리를 도시하고;
도 3a 및 3b는 예시적인 공지의 CBRAM 셀 구성의 개략도 및 전자현미경 이미지를 도시하고;
도 4aa 내지 4nb는 본 발명의 일 실시예에 따른, 뾰족한 상부 엣지를 정의하는 경사 표면을 갖는 하부 전극들을 포함하는, 저항성 메모리 셀 구조, 예를 들면 CBRAM 또는 ReRAM 셀 구조를 형성하는 예시적인 방법을 보여주고;
도 5aa 내지 5nb는 본 발명의 일 실시예에 따른, 고리-형상의 뾰족한 상부 엣지를 정의하는 경사진 고리-형상 하부 전극들을 포함하는, 저항성 메모리 셀 구조, 예를 들면 CBRAM 또는 ReRAM 셀 구조를 형성하는 또 하나의 예시적인 방법을 보여주고;
도 6aa 내지 6lb는 본 발명의 일 실시예에 따른, 뾰족한 상부 엣지를 정의하는 한 쌍의 경사 측벽들을 갖는 하부 전극들을 포함하는, 저항성 메모리 셀 구조, 예를 들면 CBRAM 또는 ReRAM 셀 구조를 형성하는 또 하나의 예시적인 방법을 보여주고;
도 7aa 내지 7kb는 본 발명의 일 실시예에 따른, 상방으로 뾰족한 팁에서 만나는 4개의 경사면들을 갖는 피라미드 형상의 하부 전극들을 포함하는, 저항성 메모리 셀 구조, 예를 들면 CBRAM 또는 ReRAM 셀 구조를 형성하는 또 하나의 예시적인 방법을 보여주고;
도 8a 내지 8c는 본 발명의 일 실시예에 따른, 상방으로 뾰족한 팁에서 만나는 3개의 경사면(sloped sides)들을 갖는 피라미드 형상의 하부 전극들을 포함하는, 저항성 메모리 셀 구조, 예를 들면 CBRAM 또는 ReRAM 셀 구조를 형성하는 또 하나의 예시적인 방법을 보여준다.
전술한 바와 같이, 본 발명의 실시예들은 상방으로 뾰족한 팁을 정의하는 하나 이상의 경사 표면들로 형성된 하부 전극을 구비한, 예를 들면 삼각형의 하부 전극, 고리 형상의 팁 엣지를 갖는 오목한 볼 형상의 하부 전극 또는 피라미드 형상의 하부 전극을 구비한, 저항성 메모리 셀, 예를 들면 CBRAM 또는 ReRAM 셀, 및 이러한 저항성 메모리 셀을 형성하는 방법을 제공할 수 있다. 작동 중에, 하부 전극의 상방으로 뾰족한 팁은 전계를 집중시키고 감소된 필라멘트 형성 구역(AFF)을 제공할 수 있고, 이는 더욱 일관성 있는 필라멘트 형성을 제공할 수 있으며, 따라서 예를 들면 일부 종래의 구성들과 비교하여 프로그래밍 전압 및 셀 예측 가능성의 일관성을 개선할 수 있다.
도 4aa 내지 4nb는 본 발명의 일 실시예에 따른, 뾰족한 상부 엣지를 정의하는 경사 표면을 갖는 하부 전극들을 포함하는, 저항성 메모리 셀 구조, 예를 들면 CBRAM 또는 ReRAM 셀 구조를 형성하는 예시적인 방법을 보여준다.
도 4aa(측단면도)와 도 4ab(평면도)에 도시된 바와 같이, 기판(100)에 하부 전극 커넥터들(102)의 어레이(array)가 형성된다. 하부 전극 커넥터들(102)과 기판(100)은 임의의 적합한 방식으로(예를 들면, 종래의 반도체 제조 기술들을 이용하여) 그리고 임의의 적합한 소재들로 형성될 수 있다. 예를 들면, 기판(100)은 절연체, 예를 들면 SiO2로 형성될 수 있고, 각각의 하부 전극 커넥터(102)는 구리(Cu) 또는 다른 전도성 소재로 형성된 전도체 영역(104) 및 텅스텐(W) 또는 다른 적합한 소재로 형성된 연결 영역(106)을 가질 수 있다. 이 예에서, 각각의 하부 전극 커넥터(102)는 원형 바이어 타입 형상(circular via-type shape)으로 형성된다. 그러나, 각각의 하부 전극 커넥터(102)는 임의의 다른 적합한 형상, 예를 들면 길쭉한 선 또는 길쭉한 직사각형 형상, 정사각형 형상 등으로 형성될 수 있다.
다음으로, 도 4ba(측단면도)와 도 4bb(평면도)에 도시된 바와 같이, 하부 전극(또는 음극) 층(110)과 하드 마스크(hard mask)(112)가 기판(100)과 하부 전극 커넥터들(102) 위에 침착 또는 형성된다. 하부 전극 층(110)은 임의의 적합한 전도성 소재 또는 소재들, 예를 들면 폴리실리콘(polysilicon), 도핑된 폴리 실리콘(doped polysilicon), 비정질 실리콘(amorphous silicon), 도핑된 비정질 실리콘(doped amorphous silicon), 또는 다른 임의의 적합한 소재를 포함할 수 있고, 임의의 적합한 방식으로 침착 또는 형성될 수 있다. 하드 마스크 층(112)은 임의의 적합한 소재들(예를 들면, SiN, SiON, 또는 기타 유전체(dielectric material))로 형성될 수 있고, 이 기술분야에 공지된 임의의 적합한 방식으로 침착 또는 형성될 수 있다.
다음으로, 도 4ca(측단면도)와 도 4cb(평면도)에 도시된 바와 같이, 하드 마스크(112)는, 예를 들면 임의의 적합한 포토리소그래피(photolithography) 기술들을 이용하여 하드 마스크(112) 위에 포토레지스트 층(photoresist layer)(116)을 형성하고 패턴 가공함으로써 패턴화된다. 도시된 바와 같이, 포토레지스트 층(116)은 밑에 있는 하드 마스크(112)의 특정 구역들을 노출시키는 개구들(118)에 의해 패턴화된다. 이 실시예에서, 도 4cb에 도시된 것처럼, 개구들(118)은 밑에 있는 하부 전극 커넥터들(102)의 열들 사이에 또는 열들과 나란하게 연장되는 길쭉한 트렌치들(elongated trenches)로서 형성된다. 그러나 대안적으로 임의의 다른 형상, 예를 들면 원형 바이어 타입 개구들을 가진 개구들(118)이 형성될 수 있고/있거나, 밑에 있는 하부 전극 커넥터들(102)과 (도시된 일대 다수의 배치와는 대조적으로) 일대일 방식으로 대응할 수 있다. 또한, 도시된 실시예에서, 개구들(118)은 밑에 있는 각각의 하부 전극 커넥터(102)가 그 하부 전극 커넥터(102)의 위에 있는 하나의 대응하는 개구 벽(120)을 갖도록 위치하고, 하부 전극 커넥터(102)와 대응하는 하나의 개구 벽(120)은 다음의 공정 단계들에 따라 그 하부 전극 커넥터(102) 위에 형성된 하나의 경사형 하부 전극 측벽에 기초(basis)를 제공한다. 특히, 개구 벽(120A)은 하부 전극 커넥터(102A) 위에 놓이고, 개구 벽(120B)은 하부 전극 커넥터(102B) 위에 놓이며, 개구 벽(120C)은 하부 전극 커넥터(102C) 위에 놓인다. 다른 실시예들에서, 개구들(118)은, 복수의 개구 벽들(120)이 각각의 하부 전극 커넥터(102) 위에 놓이도록, 예를 들면 복수의 경사형 하부 전극 측벽들이 각각의 하부 전극 커넥터(102) 위에 형성될 수 있도록 형상화되고/되거나 위치한다.
다음으로, 도 4da(측단면도)와 도 4db(평면도)에 도시된 바와 같이, 포토레지스트 패턴을 하드 마스크(112)로 옮기고 잔류 포토레지스트를 제거하여 개구들(124)의 어레이를 갖는 패턴화된 하드 마스크(112)를 형성하기 위해 에칭(etch) 및 스트립/제거(strip/removal) 공정이 수행된다.
다음으로, 하부 전극 층(110)은 임의의 적합한 등방성 에칭 공정(isotropic etch process)을 이용하여 패턴화된 하드 마스크(112)의 개구들(124)을 통해 에칭될 수 있다. 도 4ea 내지 4gb는 에칭 공정의 진행을 보여주며, 특히 에칭을 진행함에 따라 3개의 서로 다른 시점들에서의 구조의 "스냅샷들(snapshots)"을 보여준다. 따라서, 도 4ea와 4eb는 에칭 중에 제1 시점에서의 스냅샷을 보여주고, 도 4fa와 4fb는 에칭 중에 제2 시점에서의 스냅샷을 보여주고, 도 4ga와 4gb는 에칭 완료 시의 또는 에칭 완료 후의 스냅샷을 보여준다. 이 도면들에 도시된 바와 같이, 에칭 공정은 하부 전극 층(110)의 남아있는 부분들이 각각의 하부 전극 커넥터(102) 위에 경사 측벽 표면(130)을 정의할 때까지 하부 전극 층(110)으로부터 소재를 계속하여 제거할 수 있다. 일부 실시예들에서, 에칭 공정은 하부 전극 층(110)을 별개의 하부 전극 층 영역들로, 예를 들면 도 4ga와 4gb에 도시된 영역들(110A, 110B)로 분리시킬 수 있다.
다음으로, 도 4ha(측단면도)와 도 4hb(평면도)에 도시된 바와 같이, 하부 전극 층 영역들(110A, 110B)의 노출된 경사 측벽 표면들(130)은 각각의 경사 영역(130)에 산화물 층(134)을 형성하기 위해 임의의 적합한 공정을 이용하여 산화된다.
다음으로, 도 4ia(측단면도)와 도 4ib(평면도)에 도시된 바와 같이, 하드 마스크(112)는 임의의 적합한 공정을 이용하여, 예를 들면 에칭(etching) 또는 스트리핑(stripping)에 의해 제거된다.
다음으로, 도 4ja(측단면도)와 도 4jb(평면도)에 도시된 바와 같이, 하부 전극 층 영역들(110A, 110B)은 아래의 하부 전극이 에칭되는 것을 막기 위해 하드마스크로서 산화된 영역들을 이용하여 에칭된다. 그리고 산화물 층(134)이 제거되어, 별개의 하부 전극들(140)이 형성되고, 각각의 하부 전극은 경사 측벽 표면(142)과 팁(144)을 정의하는 상방으로 뾰족한 영역을 갖는다. 에칭 및 산화물 제거 공정(oxide removal process)은 두 단계들로, 예를 들면 산화물 층들(134)을 보존하고 그 후에 다음 단계에서 산화물 층들(134)을 부드럽게 제거하는 높은 선택 에칭(highly selective etch)을 이용하여 수행될 수 있고, 또는 대안적으로 하나의 단계로, 예를 들면 하부 전극 층 소재의 부분들과 함께 산화물 층들(134)을 제거하는 약간 고속의 산화물 에칭 속도(slightly higher oxide etch rate)를 이용하여 수행될 수 있다.
다음으로, 도 4ka(측단면도)와 도 4kb(평면도)에 도시된 바와 같이, 절연체 또는 전해질 층(150) 및 상부 전극(양극) 층(152)이 스택(stack) 위에, 특히 각각의 하부 전극(140) 위에 형성된다. 전해질 층(150)은 임의의 적합한 유전체 또는 멤리스티브(memristive)형 재료 또는 재료들, 예를 들면 SiOX(예를 들면, SiO2), GeS, CuS, TaOX, TiO2, Ge2Sb2Te5, GdO, HfO, CuO, Al2O3, 또는 임의의 다른 적당한 재료를 포함할 수 있다. 상부 전극 층(152)은 임의의 적합한 전도성 재료 또는 재료들, 예를 들면 Ag, Al, Cu, Ta, TaN, Ti, TiN, Al, W 또는 임의의 다른 적합한 소재를 포함할 수 있고, 임의의 적합한 방식으로 침착 또는 형성될 수 있다.
다음으로, 도 4la(측단면도)와 도 4lb(평면도)에 도시된 바와 같이, 전해질 층(150)과 상부 전극 층(152)은 임의의 적합한 포토리소그래피 기술들을 이용하여 상부 전극 층(152) 위에 포토레지스트 층(160)을 형성하고 패턴 가공함으로써 패턴화된다. 도시된 바와 같이, 포토레지스트 층(160)은 상부 전극 층(152)의 특정 구역들을 노출시키는 개구들(162)에 의해 패턴화된다. 이 실시예에서, 도 4lb에 도시된 것처럼, 개구들(162)은 하부 전극들(140)의 인접한 열들 사이에서 길쭉한 트렌치들로 형성된다. 그러나, 포토레지스트 층(160)은 임의의 다른 적합한 방식으로 패턴화될 수 있다. 예를 들면, 포토레지스트 층(160)은 (도 4lb에 도시된 것처럼 복수의 하부 전극들(140)에 걸쳐 이어져 있는 것보다는) 별개의 포토레지스트 영역이 각각의 하부 전극(140) 위에 잔류하도록 패턴화될 수 있다.
다음으로, 도 4ma(측단면도)와 도 4mb(평면도)에 도시된 바와 같이, 포토레지스트 패턴을 전해질 층(150)과 상부 전극 층(152)으로 옮기고 잔류 포토레지스트를 제거하여 전해질 층(150)과 상부 전극 층(152)을 별개의 전해질 영역들(170) 및 이와 대응하는 상부 전극들(172)로 분할하기 위해 에칭 및 스트립/제거 공정들이 수행된다. 도 4mb에 도시된 바와 같이, 각각의 전해질 영역(170)/상부 전극(172)은 복수의 하부 전극들(140)에 걸쳐서 이어져 있는 하나의 열을 형성한다.
다음으로, 도 4na(측단면도)와 도 4nb(평면도)에 도시된 바와 같이, 임의의 적합한 기술들을 이용하여, 스택 위에 침착된 절연체 소재(182) 내에 상부 전극 상호 연결부들(180)이 형성될 수 있다. 절연체 소재(182)는 기판(100)과 동일한 소재이거나 동일한 소재가 아닐 수 있는 임의의 적합한 절연체(예를 들면, SiO2)를 포함할 수 있다. 상부 전극 상호 연결부들(180)은 임의의 적합한 전도체(예를 들면, 구리)로 형성될 수 있고, 상부 전극들(172)에 대해 임의의 적합한 위치들에 형성될 수 있다. 예시된 실시예에서, 도 4nb에 도시된 바와 같이, 상부 전극 상호 연결부(180)는 각각의 기둥의 단부에 있는 각각의 길쭉한 상부 전극(172) 위에 형성된다(즉, 이 연결부는 각각의 비트셀(bitcell) 위에 걸쳐있기보다는 단속적(periodic)일 수 있다).
이런 식으로, 하부 전극(140)이 경사 측벽(142)과 뾰족한 팁(144)을 정의하는 상방으로 뾰족한 영역을 구비한 저항성 메모리 셀들의 어레이가 형성된다. 작동 시에, 각각의 개별 하부 전극(140)으로부터의 전도성 필라멘트의 성장은 실질적으로 뾰족한 팁(144)에 국한되는데, 그 이유는 가장 작은 곡률 반경을 갖는 점, 엣지 또는 표면에서 전계가 자연스럽게 집중되기 때문이다. 따라서, 팁(144)의 끝이 날카로울수록 필라멘트를 생성하는 전계가 더욱 집중되고, 이에 따라 유효 필라멘트 형성 구역(AFF)이 작아진다. 따라서, 뾰족한 팁이 형성된 하부 전극(140)은 종래의 하부 전극 구조들에 비해 실질적으로 감소된 유효 필라멘트 형성 구역(AFF)을 제공할 수 있다.
도 5aa 내지 5nb는 본 발명의 일 실시예에 따른, 고리-형상의 뾰족한 상부 엣지를 정의하는 경사진 고리-형상 하부 전극들을 포함하는, 저항성 메모리 셀 구조, 예를 들면 CBRAM 또는 ReRAM 셀 구조를 형성하는 예시적인 방법을 나타낸다.
도 5aa(측단면도)와 도 5ab(평면도)에 도시된 바와 같이, 하부 전극 커넥터들(202)의 어레이가 기판(200)에 형성된다. 하부 전극 커넥터들(202)과 기판(200)은 임의의 적합한 방식으로(예를 들면, 종래의 반도체 제조 기술들을 이용하여) 그리고 임의의 적합한 소재들로 형성될 수 있다. 예를 들면, 기판(200)은 절연체, 예를 들면 SiO2로 형성될 수 있고, 각각의 하부 전극 커넥터(202)는 구리(Cu) 또는 다른 전도성 소재로 형성된 전도체 영역(204) 및 텅스텐(W) 또는 다른 적합한 소재로 형성된 연결 영역(206)을 구비할 수 있다. 이 예에서, 각각의 하부 전극 커넥터(202)는 원형의 바이어 타입 형상으로 형성된다. 그러나, 각각의 하부 전극 커넥터(202)는 임의의 다른 적합한 형상, 예를 들면 길쭉한 선 또는 길쭉한 직사각형 형상, 정사각형 형상 등으로 형성될 수 있다.
다음으로, 도 5ba(측단면도)와 도 5bb(평면도)에 도시된 바와 같이, 하부 전극(또는 음극) 층(210)과 하드 마스크(212)가 기판(200)과 하부 전극 커넥터들(202) 위에 침착 또는 형성된다. 하부 전극 층(210)은 임의의 적합한 전도성 소재 또는 소재들, 예를 들면 폴리실리콘, 도핑된 폴리 실리콘, 비정질 실리콘, 도핑된 비정질 실리콘, 또는 임의의 다른 적합한 소재를 포함할 수 있고, 임의의 적합한 방식으로 침착 또는 형성될 수 있다. 하드 마스크 층(212)은 임의의 적합한 소재들(예를 들면, SiN, SiON, 또는 다른 유전체)로 형성될 수 있고, 이 기술분야에 공지된 임의의 적합한 방식으로 침착 또는 형성될 수 있다.
다음으로, 도 5ca(측단면도)와 도 5cb(평면도)에 도시된 바와 같이, 하드 마스크(212)는, 예를 들면 임의의 적합한 포토리소그래피 기술들을 이용하여 하드 마스크(212) 위에 포토레지스트 층(216)을 형성하고 패턴 가공함으로써 패턴화된다. 도시된 바와 같이, 포토레지스트 층(216)은 밑에 있는 하드 마스크(212)의 특정 구역들을 노출시키는 개구들(218)에 의해 패턴화된다. 이 실시예에서, 도 5cb에 도시된 것처럼, 개구들(218)은 각각의 하부 전극 커넥터(202) 위에 있는 원형 개구들로서 형성되고, 각각의 원형 개구(218)의 둘레는 개별 하부 전극 커넥터(202)의 둘레보다 작고 이 안에서 동심으로 정렬된다. 다른 실시예들에서, 원형 개구들(218)은 평면도에서 볼 때 그들의 개별 하부 전극 커넥터들(202)에 대해서 중첩되는 방식으로 정렬될 수 있다.
다음으로, 도 5da(측단면도)와 도 5db(평면도)에 도시된 바와 같이, 포토레지스트 패턴을 하드 마스크(212)로 옮겨서 개구들(224)의 어레이를 갖는 패턴화된 하드 마스크(212)를 형성하기 위해 에칭이 수행된다. 그 후에, 도 5ea(측단면도)와 도 5eb(평면도)에 도시된 바와 같이, 예를 들면 스트리핑 또는 다른 적합한 공정에 의해 남아있는 포토레지스트가 제거된다.
다음으로, 하부 전극 층(210)은 임의의 적합한 등방성 에칭 공정을 이용하여 패턴화된 하드 마스크(212)의 개구들(224)을 통해 에칭될 수 있다. 도 5fa 내지 5fb는 에칭 공정 중의 한 시점에서의 구조의 스냅샷을 나타내고, 도 5ga와 5gb는 에칭 시의 또는 에칭이 완료된 후의 스냅샷을 보여준다. 이 도면들에 도시된 바와 같이, 하부 전극 층(210)의 잔류는 부분들이 각각의 하부 전극 커넥터(202) 위에(above) 경사진 U 형상(측단면도에서), 고리 형상(평면도에서) 측벽(230)을 갖는 오목한 볼 형상 구조를 정의할 때까지, 에칭 공정은 하부 전극 층(210)으로부터 소재를 제거할 수 있다. 일부 실시예들에서, 에칭 공정은 예를 들면 에칭된 구역의 바닥 중심에서 연결 영역(206)의 상면 구역을 노출시키기 위해 하부 전극 층(210)을 완전히 통과하여 하부 전극 연결 영역(206)에 이르기까지 에칭할 수 있다. 다른 실시예들에서, 에칭 공정은 하부 전극 소재(210)의 일부가 연결 영역(206)의 상면 위에, 심지어 에칭된 구역의 바닥 중심에 남아있도록, 하부 전극 층(210)을 완전히 통과하여 확장되지 않을 수 있다.
다음으로, 도 5ha(측단면도)와 도 5hb(평면도)에 도시된 바와 같이, 하부 전극 층(210)에 정의된 노출되어 있는 경사진 U 형상(측면도), 고리 형상(평면도) 측벽들(230)은 각각의 경사 영역(230)에 산화 층(oxidized layer)(234)을 형성하기 위해 임의의 적합한 공정을 이용하여 산화된다.
다음으로, 도 5ia(측단면도)와 도 5ib(평면도)에 도시된 바와 같이, 하드 마스크(212)는 임의의 적합한 공정을 이용하여, 예를 들면 에칭 또는 스트리핑에 의해 제거된다.
다음으로, 도 5ja(측단면도)와 도 5jb(평면도)에 도시된 바와 같이, 남아있는 하부 전극 층(210)은 아래에 있는 하부 전극의 에칭을 막는 하드마스크로서의 산화된 영역들을 이용하여 에칭된다. 그리고, 산화 층들(234)이 제거되어, 각각의 하부 전극 연결부(206) 위에 별개의 하부 전극(240)이 형성된다. 도시된 바와 같이, 각각의 하부 전극(240)은 경사진 U 형상(측면도), 고리 형상(평면도)의 측벽 표면(242) 및 상방으로 뾰족한 고리 형상 팁(244)을 갖는 오목한 볼 형상 구조를 포함한다. 에칭 및 산화물 제거 공정은 두 단계들로, 예를 들면 산화물 층들(234)을 보존하고 그 후에 다음 단계에서 산화물 층들(234)을 부드럽게 제거하는 높은 선택 에칭을 이용하여 수행될 수 있고, 또는 대안적으로 하나의 단계로, 예를 들면 하부 전극 층 소재의 부분들과 함께 산화물 층들(234)을 제거하는 약간 고속의 산화물 에칭 속도를 이용하여 수행될 수 있다.
일부 실시예들에서, 각각의 하부 전극(240)은 밑에 있는 연결 영역(206)의 상면 구역을 노출시키는 중심 개구를 구비할 수 있다. 다른 실시예들에서, 밑에 있는 연결 영역(206)의 상면이 하부 전극(240)의 중심을 통해 노출되지 않도록, 하부 전극 소재(210)의 일부가 연결 영역(206)의 상면 위에, 심지어 볼 형상 구조의 바닥 중심에 남아있다.
다음으로, 도 5ka(측단면도)와 도 5kb(평면도)에 도시된 바와 같이, 절연체 또는 전해질 층(250)과 상부 전극(양극) 층(252)은 스택 위에, 특히 각각의 하부 전극(240) 위에 형성된다. 전해질 층(250)은 임의의 적합한 유전체 또는 멤리스티브형 소재 또는 소재들, 예를 들면 SiOX(예를 들면, SiO2), GeS, CuS, TaOX, TiO2, Ge2Sb2Te5, GdO, HfO, CuO, Al2O3, 또는 임의의 다른 적합한 소재를 포함할 수 있다. 상부 전극 층(252)은 임의의 적합한 전도성 소재 또는 소재들, 예를 들면 Ag, Al, Cu, Ta, TaN, Ti, TiN, Al, W 또는 임의의 다른 적합한 소재를 포함할 수 있고, 임의의 적합한 방식으로 침착 또는 형성될 수 있다.
다음으로, 전해질 층(250) 및 상부 전극 층(252)을 패턴화하고 에칭하여 전해질 층(250) 및 상부 전극 층(252)을 각각이 하나 또는 복수의 하부 전극들(202)을 덮는 별개의 전해질(270)/상부 전극(272) 영역들로 분할한다. 도 5la(측단면도)와 도 5lb(평면도)에 도시된 실시예에서, 전해질 층(250)과 상부 전극 층(252)을 패턴화하고 에칭하여 각각의 개별 하부 전극(202) 위에 별개의 전해질(270)/상부 전극(272) 영역을 형성한다. ((이하에 논의되는) 도 5na와 5nb에 도시된 대안적인 실시예에서, 전해질 층(250)과 상부 전극 층(252)을 패턴화하고 에칭하여 각각 복수의 하부 전극들(202)의 하나의 열에 걸쳐서 이어져 있는 길쭉한 전해질(270)/상부 전극(272) 영역들을 형성한다.)
다음으로, 도 5ma(측단면도)와 도 5mb(평면도)에 도시된 바와 같이, 임의의 적합한 기술들을 이용하여 스택 위에 침착된 절연체 소재(282) 내에 상부 전극 상호 연결부들(280)이 형성될 수 있다. 절연체 소재(282)는 임의의 적합한 절연체(예를 들면, SiO2)를 포함할 수 있는데, 기판(200)과 동일한 소재이거나 동일한 소재가 아닐 수 있다. 상부 전극 상호 연결부들(280)은 임의의 적합한 전도체(예를 들면, 구리)로 형성될 수 있고, 상부 전극들(272)에 대해 임의의 적합한 위치들에 형성될 수 있다. 이 예시적인 실시예에서, 도 5mb에 도시된 바와 같이, 별개의 상부 전극 상호 연결부(280)가 각각의 상부 전극(272) 위에 형성된다.
도 5na(측단면도)와 도 5nb(평면도)는 전해질 층(250)과 상부 전극 층(252)이 길쭉한 전해질(270)/상부 전극(272) 영역 - 각각이 복수의 하부 전극들(202)의 하나의 열에 걸쳐서 이어짐 - 들로 형성되는 대안적인 실시예를 나타낸다. 상부 전극 상호 연결부(280)는 도 5nb에 도시된 것처럼, 각각의 기둥의 단부에 있는 각각의 길쭉한 상부 전극(272) 위에 형성되고 이에 연결된다(즉, 이 연결부는 각각의 비트셀 위에 걸쳐있기보다는 단속적일 수 있다).
도 5aa 내지 5nb에 도시된 방식으로, 각각의 하부 전극(240)이 상방으로 뾰족한 고리 형상 팁(244)을 정의하는 오목한 볼 형상 구조를 갖는 저항성 메모리 셀들의 어레이가 형성된다. 작동 시에, 각각의 개별 하부 전극(240)으로부터의 전도성 필라멘트의 성장은 실질적으로 고리 형상의 뾰족한 팁(144)에 국한되는데, 그 이유는 가장 작은 곡률 반경을 갖는 점, 엣지 또는 표면에서 전계가 자연스럽게 집중되기 때문이다. 따라서, 고리 형상 팁(244)의 끝이 날카로울수록 필라멘트를 생성하는 전계가 더욱 집중되고, 이에 따라 유효 필라멘트 형성 구역(AFF)이 작아진다. 따라서,각각의 하부 전극(240)의 고리 형상의 뾰족한 팁은 종래의 하부 전극 구조들에 비해 실질적으로 감소된 유효 필라멘트 형성 구역(AFF)을 제공할 수 있다.
도 6aa 내지 6lb는 본 발명의 일 실시예에 따른, 뾰족한 상부 엣지를 정의하는 한 쌍의 경사 측벽들을 구비한 하부 전극들을 포함하는, 저항성 메모리 셀 구조, 예를 들면 CBRAM 또는 ReRAM 셀 구조를 형성하는 예시적인 방법을 나타낸다.
도 6aa(측단면도)와 도 6ab(평면도)에 도시된 바와 같이, 기판(300)에 하부 전극 커넥터들(302)의 어레이가 형성된다. 하부 전극 커넥터들(302)과 기판(300)은 임의의 적합한 방식으로(예를 들면, 종래의 반도체 제조 기술들을 이용하여) 그리고 임의의 적합한 소재들로 형성될 수 있다. 예를 들면, 기판(300)은 절연체, 예를 들면 SiO2로 형성될 수 있고, 각각의 하부 전극 커넥터(302)는 구리(Cu) 또는 다른 전도성 소재로 형성된 전도체 영역(304) 및 텅스텐(W) 또는 다른 적합한 소재로 형성된 연결 영역(306)을 구비할 수 있다. 이 예에서, 각각의 하부 전극 커넥터(302)는 원형의 바이어 타입 형상으로 형성된다. 그러나, 각각의 하부 전극 커넥터(302)는 임의의 다른 적합한 형상, 예를 들면 길쭉한 선 또는 길쭉한 직사각형 형상, 정사각형 형상 등으로 형성될 수 있다.
다음으로, 도 6ba(측단면도)와 도 6bb(평면도)에 도시된 바와 같이, 하부 전극(또는 음극) 층(310)과 하드 마스크(312)가 기판(300)과 하부 전극 커넥터들(302) 위에 침착 또는 형성된다. 하부 전극 층(310)은 임의의 적합한 전도성 소재 또는 소재들, 예를 들면 폴리실리콘, 도핑된 폴리 실리콘, 비정질 실리콘, 도핑된 비정질 실리콘, 또는 임의의 다른 적합한 소재를 포함할 수 있고, 임의의 적합한 방식으로 침착 또는 형성될 수 있다. 하드 마스크 층(312)은 임의의 적합한 소재들(예를 들면, SiN, SiON, 또는 다른 유전체)로 형성될 수 있고, 이 기술분야에 공지된 임의의 적합한 방식으로 침착 또는 형성될 수 있다.
다음으로, 도 6ca(측단면도)와 도 6cb(평면도)에 도시된 바와 같이, 하드 마스크(312)는, 예를 들면 임의의 적합한 포토리소그래피 기술들을 이용하여 하드 마스크(312) 위에 포토레지스트 층(316)을 형성하고 패턴 가공함으로써 패턴화된다. 도시된 바와 같이, 포토레지스트 층(316)은 밑에 있는 하드 마스크(312)의 특정 구역들을 노출시키는 개구들(318)에 의해 패턴화된다. 이 실시예에서, 도 6cb에 도시된 것처럼, 개구들(318)은 밑에 있는 하부 전극 커넥터들(302)의 인접한 열들 사이에 연장된 길쭉한 트렌치들로서 형성된다. 그러나, 개구들은 대안적으로 임의의 다른 형상, 예를 들면 원형 바이어 타입 개구들로 형성될 수 있고/있거나, 밑에 있는 하부 전극 커넥터들(302)과 (도시된 일대 다수의 배치와는 대조적으로) 일대일 방식으로 대응할 수 있다.
다음으로, 도 6da(측단면도)와 도 6db(평면도)에 도시된 바와 같이, 포토레지스트 패턴을 하드 마스크(312)로 옮기고 잔류 포토레지스트를 제거하여 개구들(324)의 어레이를 갖는 패턴화된 하드 마스크(312)를 형성하기 위해 에칭 및 스트립/제거 공정이 수행된다.
다음으로, 하부 전극 층(310)은 임의의 적합한 등방성 에칭 공정을 이용하여 패턴화된 하드 마스크(312)의 개구들(324)을 통해 에칭될 수 있다. 도 6ea 내지 6gb는 에칭 공정의 진행, 특히 에칭을 진행함에 따라 3개의 서로 다른 시점들에서의 구조의 "스냅샷들"을 보여준다. 따라서, 도 6ea와 6eb는 에칭 중의 제1 시점에서의 스냅샷을 보여주고, 도 6fa와 6fb는 에칭 중의 제2 시점에서의 스냅샷을 보여주고, 도 6ga와 6gb는 에칭 완료 시의 또는 에칭 완료 후의 스냅샷을 보여준다. 이 도면들에 도시된 바와 같이, 에칭 공정은 하부 전극 층(310)의 남아있는 부분들이 하부 전극 커넥터들(302)의 개별 열들 위에 길쭉한 하부 전극 영역들(310A, 310B, 310C)을 정의할 때까지 하부 전극 층(310)으로부터 소재를 제거하여 - 각각의 하부 전극 영역(310A, 310B, 310C)은 상방으로 뾰족한 엣지 팁(332)과 만나는 한 쌍의 경사 측벽들(330)을 구비함 - 삼각형의 단면 형상을 정의한다. 여기서 사용된, '삼각형의'는 '3면의'를 의미하며, 각 면은 직선이거나 비-직선(예를 들면, 곡선의, 고르지 못한 또는 기타의 비-직선)일 수 있다.
다음으로, 도 6ha(측단면도)와 도 6hb(평면도)에 도시된 바와 같이, 하드 마스크(312)는 임의의 적합한 공정을 사용하여, 예를 들면 에칭 또는 스트리핑에 의해 제거되어 (하부 전극 영역들(310A, 310B, 310C)과 대응하는) 일련의 하부 전극들(340)을 남긴다.
다음으로, 도 6la(측단면도)와 도 6lb(평면도)에 도시된 바와 같이, 절연체 또는 전해질 층(350) 및 상부 전극(양극) 층(352)이 스택 위에, 특히 각각의 하부 전극(340) 위에 형성된다. 전해질 층(350)은 임의의 적합한 유전체 또는 멤리스티브형 소재 또는 소재들, 예를 들면 SiOX(예를 들면, SiO2), GeS, CuS, TaOX, TiO2, Ge2Sb2Te5, GdO, HfO, CuO, Al2O3, 또는 임의의 다른 적합한 소재를 포함할 수 있다. 상부 전극 층(352)은 임의의 적합한 전도성 소재 또는 소재들, 예를 들면 Ag, Al, Cu, Ta, TaN, Ti, TiN, Al, W 또는 임의의 다른 적합한 소재를 포함할 수 있고, 임의의 적합한 방식으로 침착 또는 형성될 수 있다.
다음으로, 도 6ja(측단면도)와 도 6jb(평면도)에 도시된 바와 같이, 전해질 층(350)과 상부 전극 층(352)은 임의의 적합한 포토리소그래피 기술들을 이용하여 상부 전극 층(352) 위에 포토레지스트 층(360)을 형성하고 패턴 가공함으로써 패턴화된다. 도시된 바와 같이, 포토레지스트 층(360)은 상부 전극 층(352)의 특정 구역들을 노출시키는 개구들(362)에 의해 패턴화된다. 이 실시예에서, 도 6jb에 도시된 것처럼, 개구들(362)은 하부 전극들(340)의 인접한 열들 사이에 길쭉한 트렌치들로 형성된다. 그러나, 포토레지스트 층(360)은 임의의 다른 적합한 방식으로 패턴화될 수 있다. 예를 들면, 포토레지스트 층(360)은 별개의 포토레지스트 영역이 (도 6jb에 도시된 것처럼 복수의 하부 전극들(340)에 걸쳐 이어져 있는 것보다는) 각각의 하부 전극(340) 위에 남아있도록 패턴화될 수 있다.
다음으로, 도 6ka(측단면도)와 도 6kb(평면도)에 도시된 바와 같이, 포토레지스트 패턴을 전해질 층(350)과 상부 전극 층(352)으로 옮기고 잔류 포토레지스트를 제거하여 전해질 층(350) 및 상부 전극 층(352)을 별개의 전해질 영역들(370) 및 이와 대응하는 상부 전극들(372)로 분할하기 위해 에칭 및 스트립/제거 공정들이 수행된다. 도 6kb에 도시된 바와 같이, 각각의 전해질 영역(370)/상부 전극(372)은 복수의 하부 전극들(340)에 걸쳐서 이어져 있는 하나의 열을 형성한다.
다음으로, 도 6la(측단면도)와 도 6lb(평면도)에 도시된 바와 같이, 임의의 적합한 기술들을 이용하여, 스택 위에 침착된 절연체 소재(382) 내에 상부 전극 상호 연결부들(380)이 형성될 수 있다. 절연체 소재(382)는 기판(300)과 동일한 소재이거나 동일한 소재가 아닐 수 있는 임의의 적합한 절연체(예를 들면, SiO2)를 포함할 수 있다. 상부 전극 상호 연결부들(380)은 임의의 적합한 전도체(예를 들면, 구리)로 형성될 수 있고, 상부 전극들(372)에 대해 임의의 적합한 위치들에 형성될 수 있다. 예시된 실시예에서, 도 6lb에 도시된 바와 같이, 상부 전극 상호 연결부(380)는 각각의 기둥의 단부에 있는 각각의 길쭉한 상부 전극(372) 위에 형성된다(즉, 이 연결부는 각각의 비트셀 위에 걸쳐있기보다는 단속적일 수 있다).
이런 식으로, 각각의 하부 전극(340)이 뾰족한 팁(332)에서 만나는 한 쌍의 경사 측벽들(330)을 정의하는 상방으로 뾰족한 삼각형 단면을 갖는 저항성 메모리 셀들의 어레이가 형성된다. 작동 중에, 각각의 개별 하부 전극(340)으로부터의 전도성 필라멘트의 성장은 실질적으로 뾰족한 팁(332)에 국한되는데, 그 이유는 가장 작은 곡률 반경을 갖는 점, 엣지 또는 표면에서 전계가 자연스럽게 집중되기 때문이다. 따라서, 팁(332)의 끝이 날카로울수록 필라멘트를 생성하는 전계가 더욱 집중되고, 이에 따라 유효 필라멘트 형성 구역(AFF)이 작아진다. 따라서, 대체로 삼각형의 뾰족한 팁이 형성된 하부 전극(340)은 종래의 하부 전극 구조들에 비해 실질적으로 감소된 유효 필라멘트 형성 구역(AFF)을 제공할 수 있다.
도 7aa 내지 7kb는 본 발명의 일 실시예에 따른, 상방으로 뾰족한 팁에서 만나는 4개의 경사면들을 구비한 피라미드 형상의 하부 전극들을 포함하는, 저항성 메모리 셀 구조, 예를 들면 CBRAM 또는 ReRAM 셀 구조를 형성하는 예시적인 방법을 나타낸다.
도 7aa(측단면도)와 도 7ab(평면도)에 도시된 바와 같이, 하부 전극 커넥터들(402)의 어레이가 기판(400)에 형성된다. 하부 전극 커넥터들(402)과 기판(400)은 임의의 적합한 방식으로(예를 들면, 종래의 반도체 제조 기술들을 이용하여) 그리고 임의의 적합한 소재들로 형성될 수 있다. 예를 들면, 기판(400)은 절연체, 예를 들면 SiO2로 형성될 수 있고, 각각의 하부 전극 커넥터(402)는 구리(Cu) 또는 다른 전도성 소재로 형성된 전도체 영역(404) 및 텅스텐(W) 또는 다른 적합한 소재로 형성된 연결 영역(406)을 구비할 수 있다. 이 예에서, 각각의 하부 전극 커넥터(402)는 원형의 바이어 타입 형상으로 형성된다. 그러나, 각각의 하부 전극 커넥터(402)는 임의의 다른 적합한 형상, 예를 들면 길쭉한 선 또는 길쭉한 직사각형 형상, 정사각형 형상 등으로 형성될 수 있다.
다음으로, 도 7ba(측단면도)와 도 7bb(평면도)에 도시된 바와 같이, 하부 전극(또는 음극) 층(410)은 기판(400) 및 하부 전극 커넥터들(402) 위에 침착 또는 형성된다. 하부 전극 층(410)은 임의의 적합한 전도성 소재 또는 소재들, 예를 들면 폴리실리콘, 도핑된 폴리 실리콘, 비정질 실리콘, 도핑된 비정질 실리콘, 또는 임의의 다른 적합한 소재를 포함할 수 있고, 또한 임의의 적합한 방식으로 침착 또는 형성될 수 있다.
다음으로, 도 7ca(측단면도)와 도 7cb(평면도)에 도시된 바와 같이, 패턴화된 하드 마스크 층(412)이 하부 전극 층(410) 위에 형성된다. 하드 마스크 층(412)은 임의의 적합한 소재들(예를 들면, SiN, SiON, 또는 다른 유전체)로 형성될 수 있고, 이 기술분야에 공지된 임의의 적합한 방식으로 패턴화될 수 있다. 예를 들면, 하드 마스크 층(412)은 포토레지스트 층, 그리고 적합한 패턴 가공 및 에칭 공정을 이용하여 패턴화될 수 있다. 예시된 실시예에서, 하드 마스크 층(412)은 밑에 있는(즉, 위에 있지 않은) 하부 전극 연결 영역들(406) 사이의 구역들에 위치한 원형 개구들(424)의 2차원 어레이를 갖도록 패턴화된다. 그러나 다른 실시예들에서 개구들(424)은 대안적으로 임의의 다른 형상, 예를 들면 길쭉한 트렌치 유형 개구들로 형성될 수 있고/있거나, 밑에 있는 하부 전극 연결 영역들(406)의 위에 부분적으로 또는 완전히 위치할 수 있다는 것을 이해해야 한다.
다음으로, 하부 전극 층(410)은 임의의 적합한 에칭 공정을 이용하여 패턴화된 하드 마스크(412)의 개구들(424)을 통해 에칭될 수 있다.
도 7da 내지 7fb는 에칭 공정의 진행, 특히 에칭을 진행함에 따라 3개의 서로 다른 시점들에서의 구조의 "스냅샷들"을 보여준다. 따라서, 도 7da와 7db는 에칭 중의 제1 시점에서의 스냅샷을 보여주고, 도 7ea와 7eb는 에칭 중의 제2 시점에서의 스냅샷을 보여주고, 도 7fa와 7fb는 에칭 완료 시의 또는 에칭 완료 후의 스냅샷을 보여준다. 이 도면들에 도시된 바와 같이, 에칭 공정은 하부 전극 층(410)의 남아있는 부분들이 개별 하부 전극 커넥터(402) 위에 각각 위치한 피라미드 형상의 하부 전극들(440)의 2차원 어레이를 정의할 때까지 하부 전극 층(410)으로부터 소재를 제거할 수 있다. 각각의 피라미드 형상의 하부 전극(440)은 상방으로 뾰족한 팁(432)에서 만나는 4개의 경사 측벽들(430)을 구비한다.
여기서 사용되는 바와 같이, 피라미드는 점 또는 비교적 작은 엣지나 표면에서 만나는 3개 이상의 삼각형 또는 대체로 삼각형의 외측면들, 및 삼각형, 사각형 또는 임의의 다른 다각형 형상을 갖는 베이스를 구비한 3차원 형상을 의미한다. 대체로 삼각형 외측면의 각각은 평면이거나 비-평면(예를 들면, 오목하거나, 볼록하거나, 고르지않거나 또는 다른 비-평면)일 수 있다.
일 실시예에서, 각각의 피라미드 형상의 하부 전극(440)의 4개의 경사 측벽들(430)은 피라미드 형상들을 형성하는 에칭 공정으로 인해 삼각형이거나 대체로 삼각형이고, 오목하거나 대체로 오목하다.
다음으로, 도 7ga(측단면도)와 도 7gb(평면도)에 도시된 바와 같이, 하드 마스크(412)는 임의의 적합한 공정을 이용하여, 예를 들면 에칭 또는 스트리핑에 의해 제거되어 피라미드 형상의 하부 전극들(440)의 2차원 어레이를 잔류시킨다.
따라서, 도 7ca와 7cb에 도시된 개구들의 2차원 어레이를 갖는 패턴 가공된 하드 마스크 층(412)은, 전술한 도 6ca 내지 6hb에 도시된 예시적인 단계들에 개시된, 길쭉한 하부 전극들에 이르는 길쭉한 트렌치 개구들을 갖는 하드 마스크를 패턴 가공하는 것과는 대조적으로, 하부 전극 연결 영역(406) 당 하나의 피라미드 형상의 하부 전극들의 2차원 어레이를 제공한다.
다음으로, 도 7ha(측단면도)와 도 7hb(평면도)에 도시된 바와 같이, 절연체 또는 전해질 층(450) 및 상부 전극(양극) 층(452)이 스택 위에, 특히 각각의 하부 전극(440) 위에 형성된다. 전해질 층(450)은 임의의 적합한 유전체 또는 멤리스티브형 소재 또는 소재들, 예를 들면 SiOX(예를 들면, SiO2), GeS, CuS, TaOX, TiO2, Ge2Sb2Te5, GdO, HfO, CuO, Al2O3, 또는 임의의 다른 적합한 소재를 포함할 수 있다. 상부 전극 층(452)은 임의의 적합한 전도성 소재 또는 소재들, 예를 들면 Ag, Al, Cu, Ta, TaN, Ti, TiN, Al, W 또는 임의의 다른 적합한 소재를 포함할 수 있고, 임의의 적합한 방식으로 침착 또는 형성될 수 있다.
다음으로, 도 7ia(측단면도)와 도 7ib(평면도)에 도시된 바와 같이, 전해질 층(450)과 상부 전극 층(452)은 임의의 적합한 포토리소그래피 기술들을 이용하여 상부 전극 층(452) 위에 포토레지스트 층(460)을 형성하고 패턴 가공함으로써 패턴화된다. 도시된 바와 같이, 포토레지스트 층(460)은 상부 전극 층(452)의 특정 구역들을 노출시키는 개구들(462)에 의해 패턴화된다. 이 실시예에서, 도 7ib에 도시된 것처럼, 개구들(462)은 하부 전극들(440)의 인접한 열들 사이에 길쭉한 트렌치들로 형성된다. 그러나, 포토레지스트 층(460)은 임의의 다른 적합한 방식으로 패턴화될 수 있다. 예를 들면, 포토레지스트 층(460)은 별개의 포토레지스트 영역이 (도 7ib에 도시된 것처럼 복수의 하부 전극들(440)에 걸쳐 이어져 있는 것보다는) 각각의 하부 전극(440) 위에 남아있도록 패턴화될 수 있다.
다음으로, 도 7ja(측단면도)와 도 7jb(평면도)에 도시된 바와 같이, 포토레지스트 패턴을 전해질 층(450)과 상부 전극 층(452)으로 옮기고 남아있는 포토레지스트를 제거하여 전해질 층(450) 및 상부 전극 층(452)을 별개의 전해질 영역들(470) 및 이와 대응하는 상부 전극들(472)로 분할하기 위해 에칭 및 스트립/제거 공정들이 수행된다. 도 7jb에 도시된 바와 같이, 각각의 전해질 영역(470)/상부 전극(472)은 복수의 하부 전극들(440)에 걸쳐서 이어져 있는 하나의 열을 형성한다.
다음으로, 도 7ka(측단면도)와 도 7kb(평면도)에 도시된 바와 같이, 임의의 적합한 기술들을 이용하여, 스택 위에 침착된 절연체 소재(482) 내에 상부 전극 상호 연결부들(480)이 형성될 수 있다. 절연체 소재(482)는 기판(400)과 동일한 소재이거나 동일한 소재가 아닐 수 있는 임의의 적합한 절연체(예를 들면, SiO2)를 포함할 수 있다. 상부 전극 상호 연결부들(480)은 임의의 적합한 전도체(예를 들면, 구리)로 형성될 수 있고, 상부 전극들(472)에 대해 임의의 적합한 위치들에 형성될 수 있다. 예시된 실시예에서, 도 7kb에 도시된 바와 같이, 상부 전극 상호 연결부(480)는 각각의 기둥의 단부에 있는 각각의 길쭉한 상부 전극(472) 위에 형성된다(즉, 이 연결부는 각각의 비트셀 위에 걸쳐있기보다는 단속적일 수 있다).
이런 식으로, 각각의 하부 전극(440)이 뾰족한 팁(432)에서 만나는 4개의 경사 측벽들(430)을 갖는 상방으로 뾰족한 피라미드 형상을 구비한 저항성 메모리 셀들의 어레이가 형성된다. 작동 시에, 각각의 개별 하부 전극(440)으로부터의 전도성 필라멘트의 성장은 실질적으로 뾰족한 피라미드 팁(432)에 국한되는데, 그 이유는 가장 작은 곡률 반경을 갖는 점, 엣지 또는 표면에서 전계가 자연스럽게 집중되기 때문이다. 따라서, 피라미드 팁(432)의 끝이 날카로울수록 필라멘트를 생성하는 전계가 더욱 집중되고, 이에 따라 유효 필라멘트 형성 구역(AFF)이 작아진다. 따라서, 대체로 삼각형의 뾰족한 팁 형상의 하부 전극(440)은 종래의 하부 전극 구조들에 비해 실질적으로 감소된 유효 필라멘트 형성 구역(AFF)을 제공할 수 있다.
도 8a 내지 8c는 본 발명의 일 실시예에 따른, 상방으로 뾰족한 팁에서 만나는 3개의 경사면들을 갖는 피라미드 형상의 하부 전극들을 포함하는, 저항성 메모리 셀 구조, 예를 들면 CBRAM 또는 ReRAM 셀 구조를 형성하는 예시적인 방법의 단계들을 나타낸다.
도 8a는, 예를 들면 도 4ab, 5ab, 6ab 및 7ab에 도시된 도면들과 유사한, 절연체(500)에 형성된 하부 전극 연결부들(506)의 2차원 패턴의 평면도이다. 도시된 것처럼, 하부 전극 연결부들(506)은, 도 4ab, 5ab, 6ab 및 7ab에 도시된 n × m 행렬로 정렬된 패턴들과는 대조적으로, 6각형 패턴을 형성하는 엇갈려 있는 열들(staggered rows)로 배치된다.
도 8b는 예를 들면 도 4db, 5eb, 6db 및 7cb에 도시된 도면들과 유사한, 하부 전극 연결 영역들(506) 위에 침착된 하부 전극 층(510) 위에 형성된 패턴화된 하드 마스크 층(512)의 평면도이다. 도시된 것처럼, 마스크 층(512)은 밑에 있는(즉, 위에 있지 않은) 하부 전극 연결 영역들(506) 사이의 구역들에 위치한 원형 개구들(524)의 2차원 어레이를 갖도록 패턴화된다.
마지막으로, 도 8c는 도 8b에 도시된 원형 개구들(524)의 2차원 어레이를 통해 하부 전극 층(510)을 에칭하고, 예를 들면 전술한 예시적인 실시예들과 유사한 방식으로 하드 마스크(512)를 제거하여 형성된 하부 전극들(540)의 2차원 패턴의 평면도이다. 각각의 하드 마스크 개구들(524)을 통한 에칭의 범위는 도 8c에 커다란 원(536)으로 도시되어 있다. 에칭 공정 이후에 남아있는 하부 전극 층(510)의 부분들은, 예를 들면 전술한 도 7ba 내지 7gb에 도시된 단계들에 의해 형성된 피라미드 형상의 하부 전극들(440)과 유사한, 피라미드 형상의 하부 전극들(540)의 어레이를 정의한다. 그러나, 피라미드 형상의 하부 전극들(440)과는 다르게, 도 8c에 도시된 피라미드 형상의 하부 전극(540)은 패턴화된 하드 마스크 층(512)의 개구들(524)의 배치로 인해 4개 대신 3개의 경사면들을 구비한다. 즉, 각각의 피라미드 형상의 하부 전극(540)은 상방으로 뾰족한 팁(532)에서 만나는 3개의 경사 측벽들을 구비한다. 일 실시예에서, 각각의 피라미드 형상의 하부 전극(540)의 3개의 경사 측벽들은 피라미드 형상들을 형성하는 에칭 공정으로 인해 삼각형 또는 대체로 삼각형이고, 오목하거나 대체로 오목하다.
도 8a 내지 8c에 도시된 6각형 어레이를 이용하는 것은, 직사각형의 "n × m" 어레이와는 대조적으로, 예를 들면 (√3)/2의 배로 특정 수의 비트셀들에 대한 어레이 구역을 감소시킴으로써(즉, 대략 13%), 결과적인 비트셀들의 더욱 밀집한 패킹(packing)을 가능하게 할 수 있다.
전술한 뾰족한 하부 전극들을 이용함으로써, 각각의 하부 전극(540)으로부터의 전도성 필라멘트의 성장은 실질적으로 뾰족한 피라미드 팁(532)에 국한되는데, 그 이유는 최소 곡률 반경을 갖는 점, 엣지 또는 표면에서 전계가 자연스럽게 집중되기 때문이다. 따라서, 대체로 삼각형인 뾰족한 팁 형상의 하부 전극(540) 종래의 하부 전극 구조들과 비교하여 실질적으로 감소된 유효 필라멘트 형성 구역(AFF)을 이유제공할 수 있다.
개시된 실시예들이 본 개시에 상세하게 기술되었지만, 본 개시의 사상과 범위를 벗어나지 않고 상기 실시예들에 대해 다양한 변형들, 대체들 및 변경들이 이루어질 수 있다는 것을 이해할 수 있을 것이다.

Claims (20)

  1. 복수의 하부 전극 연결부들을 형성하는 단계;
    상기 하부 전극 연결부들 위에 하부 전극 층을 침착하는 단계;
    상기 하부 전극 층의 부분들을 제거하여 남아있는 하부 전극 층이 적어도 하나의 경사 표면을 정의하도록 제1 에칭을 수행하는 단계;
    남아있는 하부 전극 층의 각각의 경사 표면에 산화 층을 형성하는 단계;
    각각의 하부 전극 연결부 위에 적어도 하나의 상방으로 뾰족한 하부 전극 영역을 정의하기 위해 남아있는 하부 전극 층과 각각의 경사 표면의 산화 층에 제2 에칭을 수행하는 단계 - 각각의 상방으로 뾰족한 하부 전극 영역은 하부 전극 팁을 정의함 - ; 및
    상부 전극과 개별 하부 전극 팁 사이에 전해질 영역이 배치되도록 각각의 상기 하부 전극 팁 위에 상기 전해질 영역과 상기 상부 전극을 형성하는 단계를 포함하는 저항성 메모리 셀 형성 방법.
  2. 제1항에 있어서,
    각각의 하부 전극 팁 위에 형성된 상기 전해질 영역은, 전압 바이어스가 저항성 메모리 셀에 적용될 때, 상기 전해질 영역을 통해 상기 하부 전극 팁으로부터 개별 상부 전극으로의 전도성 필라멘트 또는 베이컨시 체인을 형성하기 위한 경로를 제공하도록 구성되는 저항성 메모리 셀 형성 방법.
  3. 제1항에 있어서,
    상기 저항성 메모리 셀은 전도성 브리징 메모리(CBRAM) 셀인 저항성 메모리 셀 형성 방법.
  4. 제1항에 있어서,
    상기 저항성 메모리 셀은 저항성 RAM(ReRAM) 셀인 저항성 메모리 셀 형성 방법.
  5. 제1항에 있어서,
    상기 제1 에칭 전에, 패턴화된 하드 마스크가 상기 하부 전극 층의 부분들을 노출시키는 개구들을 포함하도록, 상기 하부 전극 층 위에 하드 마스크를 형성하고 패턴 가공하는 단계를 더 포함하는 저항성 메모리 셀 형성 방법.
  6. 제1항에 있어서,
    남아있는 하부 전극 층의 부분들이 상기 제2 에칭 후에 각각의 경사 표면의 산화 층 아래에 남아있도록, 각각의 경사 표면의 산화 층은 상기 제2 에칭에 적어도 부분적으로 견디는 저항성 메모리 셀 형성 방법.
  7. 제1항에 있어서,
    상기 제2 에칭을 수행한 후에, 각각의 경사 표면의 산화 층을 제거하는 단계를 더 포함하는 저항성 메모리 셀 형성 방법.
  8. 제1항에 있어서,
    상기 제1 에칭은, 복수의 하부 전극 연결부들 위에 또는 복수의 하부 전극 연결부들에 인접하여 연장되는 적어도 하나의 길쭉한 트렌치를 하부 전극 층에 형성하고;
    상기 제2 에칭에 의해 정의된 적어도 하나의 상방으로 뾰족한 하부 전극 영역은, 복수의 하부 전극 연결부들 위에 연장되고 복수의 하부 전극 연결부들에 전도 가능하게 연결된 적어도 하나의 길쭉한 하부 전극 영역을 포함하는 저항성 메모리 셀 형성 방법.
  9. 제8항에 있어서,
    상기 제2 에칭에 의해 정의된 적어도 하나의 상방으로 뾰족한 하부 전극 영역은, 제1 방향으로 정렬된 복수의 하부 전극 연결부들 위에 연장되고 상기 제1 방향과 수직인 제2 방향으로 정렬된 복수의 하부 전극 연결부들 위에 연장되는 길쭉한 하부 전극 영역을 포함하는 저항성 메모리 셀 형성 방법.
  10. 제1항에 있어서,
    각각의 상방으로 뾰족한 하부 전극 영역은, 뾰족한 팁 엣지에서 만나고 삼각형의 단면 형상을 정의하는 경사 측벽 및 수직 측벽을 구비하는 저항성 메모리 셀 형성 방법.
  11. 제1항에 있어서,
    상기 제1 에칭은 상기 하부 전극 층에 복수의 오목한 볼 형상 특징들을 형성하는 저항성 메모리 셀 형성 방법.
  12. 제1항에 있어서,
    각각의 상방으로 뾰족한 하부 전극 영역은 단일 하부 전극 연결부와 정렬되고 상기 단일 하부 전극 연결부와 전도 가능하게 연결되는 저항성 메모리 셀 형성 방법.
  13. 제1항에 있어서,
    각각의 상방으로 뾰족한 하부 전극 영역은 고리 형상 상부 팁을 정의하는 오목한 볼 형상 영역을 포함하는 저항성 메모리 셀 형성 방법.
  14. 제1항에 있어서,
    적어도 하나의 상부 전극과 전도 가능하게 결합된 적어도 하나의 상부 전극 연결부를 형성하는 단계를 더 포함하는 저항성 메모리 셀 형성 방법.
  15. 복수의 하부 전극 연결부들;
    상기 하부 전극 연결부들 위에 형성되고 상기 하부 전극 연결부들에 전도 가능하게 결합되는 적어도 하나의 하부 전극 영역 - 각각의 하부 전극 영역은 적어도 하나의 경사 측벽을 구비하고 상방으로 뾰족한 팁을 정의함 - ;
    전해질 영역이 상부 전극과 개별 하부 전극 팁 사이에 배치되도록 각각의 하부 전극 팁 위에 있는 상기 전해질 영역과 상기 상부 전극; 및
    각각의 상부 전극에 전도 가능하게 결합된 상부 전극 연결부를 포함하는 저항성 메모리 셀.
  16. 제15항에 있어서,
    각각의 하부 전극 영역은 복수의 하부 전극 연결부들 위에 연장되고 복수의 하부 전극 연결부들에 전도 가능하게 결합되는 저항성 메모리 셀.
  17. 제15항에 있어서,
    각각의 하부 전극 영역은 단일 하부 전극 연결부와 정렬되고 상기 단일 하부 전극 연결부에 전도 가능하게 결합되는 저항성 메모리 셀.
  18. 제15항에 있어서,
    각각의 상방으로 뾰족한 하부 전극 영역은, 뾰족한 팁 엣지에서 만나고 또한 삼각형의 단면 형상을 정의하는 경사 측벽 및 수직 측벽을 구비하는 저항성 메모리 셀.
  19. 제15항에 있어서,
    각각의 상방으로 뾰족한 하부 전극 영역은 고리 형상 상부 팁을 정의하는 오목한 볼 형상 영역을 포함하는 저항성 메모리 셀.
  20. 제15항에 있어서,
    별개의 하부 전극 영역들의 2차원 어레이를 더 포함하는 저항성 메모리 셀.
KR1020167017457A 2014-02-19 2015-02-18 경사형 하부 전극을 구비한 저항성 메모리 셀 KR20160122121A (ko)

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