KR20160108197A

KR20160108197A - 불량 검출을 포함한 다중 셀 전력 변환 방법 및 다중 셀 전력 변환기

Info

Publication number: KR20160108197A
Application number: KR1020160025618A
Authority: KR
Inventors: 제럴드 디보이; 마티아스 카스페르; 요한 콜라르
Original assignee: 인피니언 테크놀로지스 오스트리아 아게
Priority date: 2015-03-04
Filing date: 2016-03-03
Publication date: 2016-09-19
Also published as: KR101814906B1; DE102016103828A8; US20160261205A1; US9755537B2; DE102016103828A1; CN105939106A; CN105939106B

Abstract

전력 변환기는 복수의 제1 변환기 셀과 복수의 제2 변환기 셀과 복수의 DC 링크 캐패시터를 포함한다. 각각의 DC 링크 캐패시터는 복수의 제1 변환기 셀 중 하나와 복수의 제2 변환기 셀 중 하나를 연결한다. 불량 관리 유닛은 불량 변환기 셀을 검출하고, 전력 변환기의 전력 변환 동작을 관리하면서 불량 변환기 셀을 비활성화하도록 구성된다.

Description

불량 검출을 포함한 다중 셀 전력 변환 방법 및 다중 셀 전력 변환기{MULTI-CELL POWER CONVERSION METHOD WITH FAILURE DETECTION AND MULTI-CELL POWER CONVERTER}

본원은 전반적으로 전력 변환 방법과 전력 변환기에 관한 것이다.

전력 변환은 많은 상이한 전자 응용에서 중요한 문제이다. 거의 모든 종류의 전력 변환에서 주요한 양상은 전력을 효율적으로 변환하는 것으로, 다시 말해서 전력 변환과 관련하여 발생할 수 있는 손실을 가능한 낮게 유지하는 것이다.

일 실시예는 방법에 관한 것이다. 이 방법은 복수의 제1 변환기 셀, 복수의 제2 변환기 셀 및 복수의 DC 링크 캐패시터를 포함하는 전력 변환기에서 불량 변환기 셀을 검출하는 단계와, 전력 변환기의 전력 변환 동작을 유지하는 동안 불량 변환기 셀을 비활성화(deactivating)하는 단계를 포함하는데, 이때 각각의 DC 링크 캐패시터는 복수의 제1 변환기 셀 중 하나의 변환기 셀과 복수의 제2 변환기 셀 중 하나의 변환기 셀을 연결한다.

다른 실시예는 전력 변환기에 관한 것이다. 이 전력 변환기는 복수의 제1 변환기 셀, 복수의 제2 변환기 셀, 복수의 DC 링크 캐패시터 및 불량 관리 유닛(failure management unit)을 포함하되, 각각의 DC 링크 캐패시터는 복수의 제1 변환기 셀 중 하나의 변환기 셀과 복수의 제2 변환기 셀 중 하나의 변환기 셀을 연결한다. 불량 관리 유닛은 불량 변환기 셀을 검출하고, 전력 변환기의 전력 변환 동작을 유지하는 동안 불량 변환기 셀을 비활성화하도록 구성된다.

본 기술 분야에 숙련된 사람이라면 첨부 도면을 보면서 다음의 상세한 설명을 읽음으로써 추가적인 특징과 이점들을 인지할 것이다.

예시들은 도면을 참조하여 이하에 설명된다. 도면들은 특정 원리를 예시하도록 되어 있으므로 이런 원리들을 이해하는데 필요한 양상들만이 예시된다. 도면들은 일정한 비율로 그려진 것이 아니다. 도면에서 동일한 참조부호는 같은 특징을 나타낸다.
도 1은 두 개의 전력 변환기를 갖는 전력 변환기 회로를 예시한다.
도 2(a) 내지 도 2(c)는 일부 상이한 유형의 전력 변환 방법을 예시하는 시간 흐름도를 도시한다.
도 3(a) 내지 도 3(c)는 일부 상이한 유형의 전력 변환 방법을 예시하는 시간 흐름도를 도시한다.
도 4는 ISOP(Input Serial, Output Parallel) 토폴로지를 갖는 전력 변환기 회로의 일 실시예를 도시한다.
도 5는 ISOS(Input Serial, Output Serial) 토폴로지를 갖는 전력 변환기 회로의 일 실시예를 도시한다.
도 6은 IPOS(Input Parallel, Output Serial) 토폴로지를 갖는 전력 변환기 회로의 일 실시예를 도시한다.
도 7은 IPOP(Input Parallel, Output Parallel) 토폴로지를 갖는 전력 변환기 회로의 일 실시예를 도시한다.
도 8은 전력 변환기 회로의 두 개의 변환기 셀로서, 절연isolating) 토폴로지를 갖는 변환기 셀과 비절연(non-isolating) 토폴로지를 갖는 변환기 셀을 도시한다.
도 9는 전력 변환기 회로의 두 개의 변환기 셀로서, 절연 토폴로지를 갖는 변환기 셀과 비절연 토폴로지를 갖는 변환기 셀을 도시한다.
도 10은 전력 변환기 회로의 두 개의 변환기 셀로서, 둘 다 비절연 토폴로지를 갖는 변환기 셀을 도시한다.
도 11은 정류기 회로의 일 실시예를 도시한다.
도 12는 IS(Input Serial) 토폴로지를 갖는 다중 셀 전력 변환기의 일 실시예를 도시한다.
도 13은 도 12에 도시된 다중 셀 전력 변환기의 주 컨트롤러(main controller)의 일 실시예를 도시한다.
도 14는 도 13에 도시된 컨트롤러의 일 실시예를 더 상세히 도시한다.
도 15는 도 12에 도시된 다중 셀 전력 변환기의 입력 전압과 그에 대응하는 변조 지수(modulation index)의 일 실시예를 개략적으로 예시한다.
도 16은 도 12에 도시된 다중 셀 전력 변환기 내의 하나의 변환기 셀의 셀 컨트롤러의 일 실시예를 도시한다.
도 17은 도 16에 도시된 컨트롤러의 동작의 한 방식을 예시하는 시간 흐름도를 도시한다.
도 18은 도 17에 도시된 셀 컨트롤러 내의 PWM 컨트롤러의 일 실시예를 도시한다.
도 19(a) 및 도 19(b)는 상이한 변조 지수에서 도 12에 도시된 다중 셀 전력 변환기의 동작의 한 방식을 예시하는 시간 흐름도를 도시한다.
도 20은 도 12에 도시된 다중 셀 전력 변환기의 입력 전압 파형과 그에 대응하는 총 셀 입력 전압(total cell input voltage)의 일 실시예를 개략적으로 예시한다.
도 21은 도 12에 도시된 다중 셀 전력 변환기의 개별 변환기 셀 내의 셀 컨트롤러가 동기화될 수 있는 방법을 예시한다.
도 22는 도 18에 도시된 PWM 컨트롤러의 변조를 도시한다.
도 23은 도 12에 도시된 다중 셀 전력 변환기의 동작의 다른 방식을 예시하는 시간 흐름도를 도시한다.
도 24는 일 실시예에 따른 다중 셀 전력 변환기의 변환기 셀을 도시한다.
도 25(a) 및 도 25(b)는 도 24에 도시된 변환기 셀의 동작의 한 방식을 예시하는 시간 흐름도를 도시한다.
도 26(a) 및 도 26(b)는 도 25에 도시된 변환기 셀 내의 셀 컨트롤러의 두 가지 실시예를 도시한다.
도 27은 도 24에 도시된 변환기 셀과 그에 대응하는 총 셀 입력 전압으로 구현될 때 도 12에 도시된 다중 셀 전력 변환기의 입력 전압 파형의 일 실시예를 개략적으로 예시한다.
도 28은 도 14에 도시된 주 컨트롤러의 변조를 도시한다.
도 29는 IP(Input Parallel) 토폴로지를 갖는 다중 셀 전력 변환기의 일 실시예를 도시한다.
도 30은 도 29에 도시된 변환기 셀 중 하나의 변환기 셀 내의 컨트롤러의 일 실시예를 도시한다.
도 31은 OP(Output Parallel) 토폴로지를 갖는 다중 셀 전력 변환기의 일 실시예를 도시한다.
도 32(a) 및 도 32(b)는 도 31에 도시된 다중 셀 전력 변환기에 이용될 수 있는 변환기 셀의 두 가지 실시예를 도시한다.
도 33은 도 31에 도시된 다중 셀 전력 변환기 내의 주 컨트롤러의 일 실시예를 도시한다.
도 34는 OS(Output Serial) 토폴로지를 갖는 다중 셀 전력 변환기의 일 실시예를 도시한다.
도 35는 도 34에 도시된 다중 셀 전력 변환기의 주 컨트롤러의 일 실시P를 도시한다.
도 36은 도 35에 도시된 주 컨트롤러의 일 실시예를 더 상세히 도시한다.
도 37은 OP(Output Parallel) 토폴로지를 갖는 다중 셀 전력 변환기의 일 실시예를 도시한다.
도 38은 IP(Input Parallel) 토폴로지를 갖는 다중 셀 전력 변환기의 일 실시예를 도시한다.
도 39는 도 38에 도시된 다중 셀 전력 변환기 내의 주 컨트롤러의 일 실시예를 도시한다.
도 40은 변환된 전력의 전력 레벨에 기반하여 변환기 셀의 효율을 개략적으로 예시한다.
도 41(a) 및 도 41(b)는 OP 토폴로지를 갖는 다중 셀 전력 변환기 내의 변환기 셀의 활성화 및 비활성화(위상 쉐딩(phase shedding))를 예시하는 시간 흐름도를 도시한다.
도 42는 출력 전력에 영향을 받는 OP 토폴로지를 갖는 다중 셀 전력 변환기에서 다수의 비활성 변환기 셀이 설정될 수 있는 방법을 개략적으로 예시한다.
도 43은 OP 토폴로지를 갖는 다중 셀 전력 변환기를 동작시키는 일 실시예를 예시한다.
도 44는 위상 쉐딩 기능을 갖는 다중 셀 전력 변환기 내의 주 컨트롤러의 일 실시예를 도시한다.
도 45(a) 및 도 45(b)는 IP 토폴로지를 갖는 다중 셀 전력 변환기 내의 변환기 셀의 활성화 및 비활성화(위상 쉐딩)를 예시하는 시간 흐름도를 도시한다.
도 46은 출력 전력에 영향을 받는 IP 토폴로지를 갖는 다중 셀 전력 변환기에서 다수의 비활성 변환기 셀이 설정될 수 있는 방법을 개략적으로 예시한다.
도 47은 OP 토폴로지를 갖는 다중 셀 전력 변환기를 동작시키는 일 실시예를 예시한다.
도 48은 위상 쉐딩 기능을 갖는 다중 셀 전력 변환기 내의 주 컨트롤러의 일 실시예를 도시한다.
도 49는 위상 쉐딩 기능을 갖는 다중 셀 전력 변환기 내의 주 컨트롤러의 일 실시예를 도시한다.
도 50은 간헐 동작 모드(intermittent operation mode)에서 IS 또는 OS 다중 셀 전력 변환기의 동작의 한 방식을 예시하는 시간 흐름도를 도시한다.
도 51은 간헐적 동작 기능을 갖는 IS 다중 셀 전력 변환기 내의 주 컨트롤러의 일 실시예를 도시한다.
도 52는 간헐적 동작 기능을 갖는 IS 다중 셀 전력 변환기 내의 주 컨트롤러의 일 실시예를 도시한다.
도 53은 간헐 동작 모드에서 IP 또는 OP 다중 셀 전력 변환기의 동작의 한 방식을 예시하는 시간 흐름도를 도시한다.
도 54는 간헐 동작 모드에서 IP 또는 OP 다중 셀 전력 변환기의 동작의 한 방식을 예시하는 시간 흐름도를 도시한다.
도 55는 출력 캐패시터를 포함하는 전력 변환기 회로의 한 섹션을 도시한다.
도 56은 간헐 동작 모드에서 OP 토폴로지를 갖는 다중 셀 변환기를 동작시키는 일 실시예를 예시한다.
도 57은 간헐 동작 모드에서 IP 토폴로지를 갖는 다중 셀 변환기를 동작시키는 일 실시예를 예시한다.
도 58은 OP 토폴로지를 갖는 다중 셀 변환기 내의 주 컨트롤러의 일 실시예를 도시한다.
도 59는 IP 토폴로지를 갖는 다중 셀 변환기 내의 주 컨트롤러의 일 실시예를 도시한다.
도 60은 필터 셀을 포함하는 다중 셀 변환기의 일 실시예를 도시한다.
도 61은 도 60에 도시된 필터 셀의 일 실시예를 도시한다.
도 62는 도 60에 도시된 다중 셀 변환기 내의 주 컨트롤러의 일 실시예를 도시한다.
도 63은 도 60에 도시된 다중 셀 변환기의 동작의 한 방식을 예시하는 시간 흐름도를 도시한다.
도 64는 도 60에 도시된 다중 셀 변환기를 동작시키는 일 실시예를 도시한다.
도 65는 도 60에 도시된 다중 셀 변환기의 동작의 한 방식을 예시하는 시간 흐름도를 도시한다.
도 66은 필터 셀을 포함하는 다중 셀 변환기의 일 실시예를 도시한다.
도 67은 도 66에 도시된 필터 셀의 일 실시예를 도시한다.
도 68은 도 66에 도시된 다중 셀 변환기 내의 주 컨트롤러의 일 실시예를 도시한다.
도 69는 도 66에 도시된 다중 셀 변환기를 동작시키는 일 실시예를 도시한다.
도 70은 다중 셀 변환기의 두 개의 변환기 셀과, 셀 입력을 직렬 또는 병렬로 연결하는 스위치 회로를 도시한다.
도 71은 도 70에 도시된 변환기 셀의 동작의 한 방식을 예시하는 시간 흐름도를 도시한다.
도 72는 도 70에 도시된 두 개의 재배열 가능 변환기 셀(rearrangeable converter cells)을 갖는 다중 셀 변환기 내의 주 컨트롤러의 일 실시예를 도시한다.
도 73은 다중 셀 변환기의 두 개의 변환기 셀과, 셀 입력을 직렬 또는 병렬로 연결하는 스위치 회로를 도시한다.
도 74는 도 73에 도시된 변환기 셀의 동작의 한 방식을 예시하는 시간 흐름도를 도시한다.
도 75는 도 73에 도시된 두 개의 재배열 가능 변환기 셀을 갖는 다중 셀 변환기 내의 주 컨트롤러의 일 실시예를 도시한다.
도 76(a) 및 도 76(b)는 다중 셀 변환기에서 전력 지분(power shares) 및 전류 지분(current shares)의 불균등 분배(unequal distribution)를 각기 예시한다.
도 77은 IP 토폴로지를 갖는 다중 셀 변환기에서 전력 및 전류 지분의 분배를 각기 제어하도록 구성된 주 컨트롤러의 일 실시예를 도시한다.
도 78은 OP 토폴로지를 갖는 다중 셀 변환기에서 전력 및 전류 지분의 분배를 각기 제어하도록 구성된 주 컨트롤러의 일 실시예를 도시한다.
도 79(a) 및 도 79(b)는 DC 링크 전압이 상이한 전압 레벨을 갖도록 IS 또는 OS 토폴로지를 갖는 다중 셀 변환기의 동작을 예시하는 시간 흐름도를 도시한다.
도 80은 도 79(a) 및 도 79(b)에 도시된 다중 셀 변환기를 동작시키도록 구성된 주 컨트롤러의 일 실시예를 도시한다.
도 81은 다중 셀 변환기의 변환기 셀 내의 하프-브릿지(half-bridge)의 일 실시예를 도시한다.
도 82는 도 81에 도시된 하프-브릿지의 PWM 동작을 예시하는 시간 흐름도를 도시한다.
도 83은 하프-브릿지의 몇몇 상이한 설계와 관련하여 PWM 동작의 상이한 듀티 사이클에서 도 81에 도시된 하프-브릿지 내에서 발생하는 손실을 예시한다.
도 84는 개별 변환기 셀을 상이하게 동작시킴으로써 다중 셀 전력 변환기의 동작을 최적화하는 방법의 일 실시예를 도시한다.
도 85는 도 84에 예시된 최적화 기능을 갖는 IS 다중 셀 변환기 내의 주 컨트롤러의 일 실시예를 도시한다.
도 86은 도 84에 예시된 최적화 기능을 갖는 OS 다중 셀 변환기 내의 주 컨트롤러의 일 실시예를 도시한다.
도 87은 다중 셀 변환기 내의 브릿지 회로의 일 실시예를 도시한다.
도 88은 다중 셀 변환기 및 단일 셀 변환기를 포함하는 전력 변환기 회로의 일 실시예를 도시한다.
도 89는 상이한 전력 공급원으로부터 복수의 DC 전압을 수신하는 다중 셀 변환기를 포함하는 전력 변환기 회로의 일 실시예를 도시한다.
도 90은 다중 셀 변환기와 다중 셀 변환기에 접속된 복수의 단일 셀 변환기를 포함하는 전력 변환기 회로의 일 실시예를 도시한다.
도 91은 불량 관리 유닛을 포함하는 전력 변환기 회로의 일 실시예를 도시한다.
도 92는 ISOP 토폴로지를 갖고 불량 관리 유닛을 포함하는 전력 변환기 회로의 일 실시예를 도시한다.
도 93(a) 및 도 93(b)는 정규 모드(normal mode) 및 불량 모드(failure mode)에서 도 92에 도시된 전력 변환기 회로의 동작의 한 방식을 예시하는 시간 흐름도를 도시한다.
도 94(a) 및 도 94(b)는 정규 모드 및 불량 모드에서 도 92에 도시된 IS 변환기의 동작의 한 방식을 예시하는 시간 흐름도를 도시한다.
도 95는 도 94(a) 및 도 94(b)에 도시된 방식으로 IS 변환기를 동작시키도록 구성된 주 컨트롤러의 일 실시예를 도시한다.
도 96은 도 92에 도시된 IS 변환기에서 셀 변환기를 동기화하는 일 실시예를 도시한다.
도 97은 셀 컨트롤러에 구현된 PWM 컨트롤러의 일 실시예를 도시한다.
도 98은 불량 모드에서 도 92에 도시된 IS 변환기의 동작의 한 방식을 예시하는 시간 흐름도를 도시한다.
도 99는 도 98에 도시된 IS 변환기를 동작시키도록 구성된 주 컨트롤러의 일 실시예를 도시한다.
도 100은 IS 변환기 내의 변환기 셀의 일 실시예를 도시한다.
도 101은 IS 변환기 내의 변환기 셀의 다른 실시예를 도시한다.
도 102는 불량 모드에서 도 92에 도시된 전력 변환기 회로의 동작의 한 방식을 예시한다.
도 103은 IPOS 토폴로지를 갖고 불량 관리 유닛을 포함하는 전력 변환기 회로의 일 실시예를 도시한다.

다음의 상세한 설명에서, 첨부 도면이 참조된다. 도면은 본원의 설명의 일부를 이루며, 본 발명이 실시될 수 있는 특정 실시예를 예시적으로 보여준다. 달리 구체적으로 언급되지 않은 한 본원에 설명된 다양한 실시예의 특징들은 서로 조합될 수도 있음을 이해해야 한다.

다음의 내용에는 전력 변환 방법과 전력 변환기 회로의 몇몇 실시예들이 도면을 참조하여 설명된다. 이러한 전력 변환기 회로는 몇 개의 전력 변환기 셀을 갖는 적어도 하나의 전력 변환기를 포함한다. 몇 개의 전력 변환기 셀을 포함하는 전력 변환기는 다음부터 다중 셀 전력 변환기 또는 다중 셀 변환기로 지칭될 것이다. 적어도 하나의 다중 셀 변환기를 이용하는 전력 변환 방법은 다중 셀 전력 변환 방법으로 지칭될 것이다.

도 1은 입력 IN1, IN2에서 수신된 입력 전력 P_IN을 출력 OUT1, OUT2에 제공되는 출력 전력 P_OUT으로 변환하도록 구성된 전력 변환기 회로의 일 실시예를 도시한다. 입력 전력 P_IN은 입력 IN1, IN2에서 수신된 입력 전류 I_IN과 제1 입력 노드 IN1과 제2 입력 노드 IN2 사이의 입력 전압 V_IN의 곱으로 정의되므로 P_IN=V_IN·I_IN이다. 출력 전력 P_OUT은 출력 OUT1, OUT2에 제공되는 출력 전류 I_OUT과 출력의 제1 출력 노드 OUT1과 제2 출력 노드 OUT2 사이의 출력 전압 V_OUT의 곱으로 정의되므로 P_OUT=V_OUT·I_OUT이다. 부하 Z(도 1에서 점선으로 예시됨)는 제2 전력 변환기(20)에 의해 제공되는 출력 전력 P_OUT을 수신할 것이다.

전력 변환기 회로는 입력 IN1, IN2에서의 입력 전력을 수신하도록 구성된 제1 변환기(10)와, 출력 OUT1, OUT2에 출력 전력을 제공하도록 구성된 제2 전력 변환기(20)를 포함한다. 제1 전력 변환기와 제2 전력 변환기 중 적어도 하나는 복수의 전력 변환기 셀을 포함하는데, 이것은 다음에 간단히 변환기 셀로서 지칭될 것이다. 도 1에 도시된 실시예에서, 제1 전력 변환기(10)는 복수의 변환기 셀(1₁-1_N1)을 포함하고, 제2 전력 변환기(20)는 복수의 변환기 셀(2₁-2_N3)을 포함한다. 이러한 변환기 셀은 도 1에 개략적으로만 예시된다. 제1 전력 변환기(10)와 제2 전력 변환기(20)는 복수의 캐패시터(11₁-11_N2)에 의해 연결된다. 이러한 캐패시터(11₁-11_N2)는 이하에서 DC 링크 캐패시터로 지칭될 것이다. 개별 DC 링크 캐패시터의 캐패시턴스는 몇몇 양상에 따라 좌우되는데, 예를 들어 몇 가지만 살펴보면 입력 전압 및/또는 출력 전압의 파형 또는 전력 변환기 회로의 전력 정격 등에 따른다. 일 실시예에 따르면, DC 링크 캐패시터의 캐패시턴스는 수 마이크로패럿(μF)(예컨대 2μF)과 수 밀리패럿(mF)(예컨대 9mF) 사이의 범위에서 선택된다.

도 1을 참조하면, 제1 전력 변환기(10)는 제1 개수 N1의 변환기 셀(1₁-1_N1)을 포함하고, 제2 개수 N2의 캐패시터(11₁-11_N2)는 제1 전력 변환기(10)와 제2 전력 변환기(20)를 연결하며, 제2 전력 변환기(20)는 제3 개수 N3의 변환기 셀(2₁-2_N3)을 포함한다. 일 실시예에 따르면, 제1 개수 N1, 제 개수 N2 및 제3 개수 N3는 동일하고, 따라서 N1=N2=N3=N이다.

제1 전력 변환기(10)와 제2 전력 변환기(20)의 구현 방법에 따라서, 상이한 유형의 전력 변환 방법이 전력 변환기 회로에 의해 수행될 수 있다. 이러한 상이한 유형의 전력 변환 방법 중 일부 방법이 이후에 도 2(a) 내지 도 3(c)를 참조하여 설명된다. 도 2(a) 내지 도 3(c)는 각기 입력 전압 V_IN과 출력 전압 V_OUT의 시간 흐름도를 개략적으로 예시한다.

도 2(a)를 참조하면, 입력 전압 V_IN은 정류된 사인파형 전압(sine voltage)이고, 출력 전압 V_OUT은 입력 전압 V_IN의 피크 전압보다 더 낮은 전압 레벨을 갖는 직류 전압이다. 도 2(b)를 참조하면, 입력 전압 V_IN은 사인파형의 전압이고, 출력 전압 V_OUT은 입력 전압 V_IN의 진폭보다 더 낮은 전압 레벨을 갖는 직류 전압이다. 도 2(a)에 도시된 것과 같은 정류된 사인파형 전압은 도 2(b)에 도시된 것과 같은 사인파형 전압을 정류함으로써 입수될 것이다. 일 실시예에 따르면, 사인파형 전압은 110V_RMS 또는 220_RMS와 50Hz 또는 60Hz의 주파수를 갖는 그리드 전압이다. 도 2(b)에 도시된 전력 변환의 유형은 부하 Z가 전력 그리드로부터 DC 전력을 공급받는 다양한 상이한 응용에서 이용될 수 있다. 이러한 응용의 예로서, 전기 통신 스위치, 컴퓨터 또는 그와 유사한 것들을 들 수 있다. 도 2(c)를 참조하면, 입력 전압 V_IN과 출력 전압 V_OUT의 각각은 직류 전압인데, 여기서 입력 전압 V_IN의 전압 레벨이 출력 전압 V_OUT의 전압 레벨보다 더 높다.

도 3(a)를 참조하면, 출력 전압 V_OUT은 정류된 사인파형 전압이고, 입력 전압 V_IN은 출력 전압 V_OUT의 피크 전압보다 더 낮은 전압 레벨을 갖는 직류 전압이다. 도 3(b)를 참조하면, 출력 전압 V_OUT은 사인파형의 전압이고, 입력 전압 V_IN은 출력 전압 V_OUT의 진폭보다 더 낮은 전압 레벨을 갖는 직류 전압이다. 일 실시예에 따르면, 도 3(b)에 도시된 사인파형 전압은 110V_RMS 또는 220_RMS과 50Hz 또는 60Hz의 주파수를 갖는 그리드 전압이다. 도 3(b)에 도시된 전력 변환의 유형은 전력이 DC 전력 공급원으로부터 전력을 공급받는 응용에서 이용될 수 있는데, 예를 들면, 광전지 패널, 배터리 또는 그와 유사한 것들이 있다. 도 3(c)를 참조하면, 입력 전압 V_IN과 출력 전압 V_OUT의 각각은 직류 전압인데, 여기서 입력 전압 V_IN의 전압 레벨이 출력 전압 V_OUT의 전압 레벨보다 더 낮다.

도 2(a) 내지 도 2(c)에 도시된 실시예에서, 출력 전압 V_OUT의 전압 레벨은 입력 전압 V_IN의 전압 레벨 또는 유효 전압 레벨보다 더 낮다. 이후의 내용에서, 이러한 유형의 전력 변환 중 하나를 수행하도록 구성된 전력 변환기 회로를 감압 특성(step-down characteristic)을 갖는 전력 변환기 회로라고 지칭할 것이다. 도 3(a) 내지 도 3(c)에 도시된 실시예에서, 입력 전압 V_IN의 전압 레벨은 출력 전압의 전압 레벨 또는 유효 전압 레벨보다 더 낮다. 이후의 내용에서, 이러한 유형의 전력 변환 중 하나를 수행하도록 구성된 전력 변환기 회로를 승압 특성(step-up characteristic)을 갖는 전력 변환기 회로라고 지칭할 것이다.

도 1에 도시된 유형의 4개의 상이한 전력 변환기 회로는 이하에 도 4 내지 도 7을 참조하여 설명된다. 이들 실시예의 각각에서, 제1 전력 변환기(10)와 제2 전력 변환기(20)의 각각은 복수의 변환기 셀을 포함한다. 또한, 이들 실시예의 각각에서, N1=N2=N3=N이므로 제1 전력 변환기(10) 내의 복수의 변환기 셀의 각각은 하나의 DC 링크 캐패시터에 의해 제2 전력 변환기(20) 내의 복수의 변환기 셀의 각각에 연결된다. 그러나 이것은 단지 예시일 뿐이다. 제1 및 제2 전력 변환기(10, 20) 중 하나만이 복수의 변환기 셀을 포함하거나 또는 N1, N2 및 N3 중 적어도 두 개가 상이한 다른 예들이 더 나중에 설명된다. 도 4 내지 도 7에 도시된 전력 변환기 회로는 제1 전력 변환기(10)의 변환기 셀이 입력 IN1, IN2에 연결되는 방법과 제2 전력 변환기(20)의 변환기 셀이 출력 OUT1, OUT2에 연결되는 방법에서 상이하다.

도 4는 ISOP(Input Serial, Output Parallel) 토폴로지를 갖는 전력 변환기 회로의 일 실시예를 도시한다. 이 전력 변환기 회로에서, 제1 전력 변환기(10)의 변환기 셀(1₁-1_N1)은 직렬로 입력 IN1, IN2에 연결되고, 제2 전력 변환기(20)의 변환기 셀(2₁-2_N3)은 출력 OUT1, OUT2에 병렬로 연결된다. 이것은 이후에 설명된다.

제1 전력 변환기(10)의 변환기 셀(1₁-1_N1)은 이후에 제1 변환기 셀이라고 지칭될 것이다. 이러한 제1 변환기 셀(1₁-1_N1)의 각각은 하나의 셀 입력과 하나의 셀 출력을 포함한다. 각각의 변환기 셀(1₁-1_N1)의 셀 출력은 복수의 DC 링크 캐패시터(11₁-11_N2) 중 하나에 연결되는데, 다시 말해서 각각의 제1 변환기 셀(1₁-1_N1)과 연관된 DC 링크 캐패시터에 연결된다. 제1 변환기 셀(1₁-1_N1)의 셀 입력은 전력 변환기 회로의 입력 IN1, IN2에서 직렬로 연결된다. 즉, 복수의 제1 변환기 셀 중 하나(도 4에 도시된 실시예에서 변환기 셀(1₁))의 제1 셀 입력 노드는 제1 입력 노드 IN1에 연결된다. 복수의 제1 변환기 셀 중 다른 하나(도 4에 도시된 실시예에서 변환기 셀(1_N1))의 제2 셀 입력 노드는 전력 변환기 회로의 제2 입력 노드 IN2에 연결된다. 다른 제1 변환기 셀(도 1에 도시된 변환기 셀(1₂, 1₃))은 각각 또 다른 제1 변환기 셀의 제2 셀 입력 노드에 연결된 제1 셀 입력 노드를 갖고, 이들 셀의 제2 셀 입력 노드는 또 다른 제1 변환기 셀의 제1 셀 입력 노드에 연결된다. 다시 말해서, 개별의 제1 변환기 셀(1₁-1_N1)의 셀 입력은 전력 변환기 회로의 입력 노드 IN1, IN2 사이에 캐스케이드(cascade)를 형성한다.

제2 전력 변환기(20)의 변환기 셀(2₁-2_N3)은 이후에 제2 변환기 셀이라고 지칭될 것이다. 이러한 제2 변환기 셀(2₁-2_N3)의 각각은 하나의 셀 입력과 하나의 셀 출력을 포함한다. 각각의 변환기 셀(2₁-2_N3)의 셀 입력은 복수의 DC 링크 캐패시터 중 하나에 연결된다. 제2 변환기 셀(2₁-2_N3)의 셀 출력은 전력 변환기 회로의 출력 OUT1, OUT2에 병렬로 연결된다. 다시 말해서, 제2 변환기 셀(2₁-2_N3)의 각각은 전력 변환기 회로의 제1 출력 노드 OUT1에 연결된 제1 셀 출력 노드를 갖고, 제2 변환기 셀(2₁-2_N3)의 각각은 전력 변환기 회로의 제2 출력 노드 OUT2에 연결된 제2 셀 출력 노드를 갖는다.

도 4에 도시된 ISOP 토폴로지를 갖는 전력 변환기 회로에서, 직렬연결된 제1 변환기 셀(1₁-1_N1)의 각각은 입력 전압 V_IN의 지분 또는 일부를 셀 입력 전압 V1₁-V1_N1로서 수신한다. 다시 말해서, 셀 입력 전압 V1₁-V1_N1의 합이 입력 전압 V_IN에 해당한다.

각각의 제1 변환기 셀(1₁-1_N1)의 셀 입력 전류는 입력 전류 I_IN과 동일하다. 또한, 병렬연결된 제2 변환기 셀(2₁-2_N3)의 각각은 셀 출력 전류(I2₁-I2_N3)을 제공하는데, 이것은 출력 전류 I_OUT의 지분 또는 일부이다. 즉, 셀 출력 전류(I2₁-I2_N3)의 합은 출력 전류I_OUT에 해당한다.

제2 변환기 셀의 각각의 셀 출력 전압은 전력 변환기 회로의 출력 전압 V_OUT에 해당한다.

도 5는 ISOS(Input Serial, Output Serial) 토폴로지를 갖는 전력 변환기 회로의 일 실시예를 도시한다. 도 4에 도시된 전력 변환기 회로와 마찬가지로 제1 변환기 셀(1₁-1_N1)은 입력 IN1, IN2에 직렬로 연결된다. 도 5에 도시된 전력 변환기 회로는 제2 변환기 셀(2₁-2_N3)이 출력 OUT1, OUT2에 직렬로 연결된다는 점에서 도 4에 도시된 전력 변환기 회로와 상이하다. 이것은 이후에 설명된다.

도 5를 참조하면, 복수의 제2 변환기 셀 중 하나(도 5에 도시된 실시예에서 변환기 셀(2₁))의 제1 셀 출력 노드는 제1 출력 노드 OUT1에 연결된다. 복수의 제2 변환기 셀 중 다른 하나(도 5에 도시된 실시예에서 제2 변환기 셀(2_N3))의 제2 셀 출력 노드는 전력 변환기 회로의 제2 출력 노드 OUT2에 연결된다. 다른 제2 변환기 셀(도 5에 도시된 변환기 셀(2₂, 2₃))은 각각 또 다른 제2 변환기 셀의 제2 셀 출력 노드에 연결된 제1 셀 출력 노드를 갖고, 또 다른 제2 변환기 셀의 제1 셀 출력 노드에 연결된 각자의 제2 셀 출력 노드를 갖는다. 다시 말해서, 개별의 제2 변환기 셀(2₁-2_N3)의 셀 출력은 전력 변환기 회로의 출력 노드 OUT1, OUT2 사이에 캐스케이드를 형성한다. 이 실시예에서, 복수의 제2 변환기 셀(2₁-2_N3)의 각각의 셀 출력 전압(V3₁-V3_N3)은 전력 변환기 회로의 출력 전압 V_OUT의 지분이다. 다시 말해서 다음과 같다.

복수의 제2 변환기 셀(2₁-2_N3)의 각각의 셀 출력 전류는 전력 변환기 회로의 출력 전류와 동일하다.

도 5에 도시된 전력 변환기 회로에서, 도 4에 도시된 전력 변환기 회로와 마찬가지로 제1 변환기 셀(1₁-1_N1)의 각각의 셀 출력은 복수의 DC 링크 캐패시터(11₁-11_N2) 중 하나에 연결되고, 제2 변환기 셀(2₁-2_N3)의 각각의 셀 입력은 DC 링크 캐패시터(11₁-11_N2) 중 하나에 연결되는데, 여기서 DC 링크 캐패시터(11₁-11_N2)의 각각은 오로지 하나의 제1 변환기 셀과 그에 연결된 오로지 하나의 제2 변환기 셀을 갖는다.

도 6은 IPOS(Input Parallel, Output Serial) 토폴로지를 갖는 전력 변환기 회로의 일 실시예를 도시한다. 도 5에 도시된 전력 변환기 회로와 마찬가지로, 제2 변환기 셀(2₁-2_N3)은 출력 OUT1, OUT2에 직렬로 연결된다. 도 6에 도시된 전력 변환기 회로는 제1 변환기 셀(1₁-1_N1)이 입력 IN1, IN2에 병렬로 연결된다는 점에서 도 5에 도시된 전력 변환기 회로와 상이하다. 즉, 제1 변환기 셀(1₁-1_N1)의 각각은 자신의 제1 셀 입력 노드가 전력 변환기 회로의 제1 입력 노드 IN1에 연결되고, 자신의 제2 셀 입력 노드는 전력 변환기 회로의 제2 입력 노드 IN2에 연결된다. 그러므로 제1 변환기 셀(1₁-1_N1)의 각각은 입력 전압 V_IN을 셀 입력 전압으로서 수신하고, 제1 변환기 셀(1₁-1_N1)의 각각의 셀 입력 전류(I0₁-I0_N1)는 입력 전류 I_IN의 지분 또는 일부이므로 다음과 같다.

도 7은 IPOP(Input Parallel, Output Parallel) 토폴로지를 갖는 전력 변환기 회로의 일 실시예를 도시한다. 이 전력 변환기 회로에서, 제1 변환기 셀(1₁-1_N1)은 입력 IN1, IN2에 병렬로 연결되고, 제2 변환기 셀(2₁-2_N3)은 출력에서 병렬로 연결된다. 제1 변환기 셀(1₁-1_N1)의 병렬연결에 대해서는 도 6과 그 관련 설명을 참조하고, 제2 변환기 셀(2₁-2_N3)의 병렬연결에 관해서는 도 4와 그 관련 설명을 참조하라.

제1 변환기 셀(1₁-1_N1)과 제2 변환기 셀(2₁-2_N3)의 각각은 전력 변환기 토폴로지로 구현되며, 셀 입력에서 셀 입력 전력을 수신하고 셀 출력에서 셀 츨력 전력을 제공하도록 구성된다. 제1 변환기 셀(1₁-1_N1)의 각각은 입력 IN1, IN2로부터 셀 입력 전력을 수신한다. 제1 변환기 셀(1₁-1_N1)의 각각의 셀 출력 전력은 각각의 제1 변환기 셀이 셀 출력에 연결된 DC 링크 캐패시터 및 셀 출력에 연결된 제2 변환기 셀에 각기 제공하는 전력이다. 복수의 제2 변환기 셀(2₁-2_N3)의 각각의 셀 입력 전력은 각각의 제2 변환기 셀이 자신이 연결된 DC링크 캐패시터로부터, 그리고 자신이 연결된 제1 변환기로부터 수신하는 전력이다. 제2 변환기 셀의 각각은 출력 OUT1, OUT2로 자신의 셀 출력 전력을 제공한다. DC 링크 캐패시터(11₁-11_N2)는 제1 변환기 셀(1₁-1_N1) 중 하나의 셀 출력 전력의 전력 레벨 및 그 연관된 제2 변환기 셀의 셀 입력 전력의 전력 레벨이 상이할 수 있도록 에너지를 저장할 수 있다. 이후에, "연관된"이라는 단어는 하나의 제1 변환기 셀, 이 제1 변환기 셀에 연결된 DC 링크 캐패시터, 그리고 이 제1 변환기 셀과 DC 링크 캐패시터에 연결된 제2 변환기 셀 사이의 관계를 설명하는데 이용된다.

제1 변환기 셀(1₁-1_N1)과 제2 변환기 셀(2₁-2_N3)에서 구현된 변환기 토폴로지의 유형은 예를 들면 전력 변환기 회로가 수행하는 전력 변환의 유형에 의존한다. 일반적으로, 변환기 셀(1₁-1_N1, 2₁-2_N3)은 절연 전력 변환기 토폴로지(isolating power converter toppology) 또는 비절연 전력 변환기 토폴로지(non-isolating power converter toppology)로 구현될 수 있다. 첫 번째 경우, 개별의 변환기 셀이 셀 입력과 셀 출력을 갈바닉 절연하는(galvanically isolates) 변압기를 포함한다. 두 번째 경우에서, 변환기 셀의 셀 입력과 셀 출력은 갈바니 전기적으로 절연되지 않는다. 이것은 도 8 내지 도 10을 참조하여 이후에 설명된다. 이 도면들의 각각은 제1 변환기 셀(1_i), 제1 변환기 셀(1_i)의 DC 링크 캐패시터(11_i), 제1 변환기 셀(1_i)에 연결된 제2 변환기 셀(2_i)를 보여준다. 제1 변환기 셀(1_i)과 제2 변환기 셀(2_i)은 본원에서 이전에 설명된 전력 변환기 회로 중 어떤 것의 제1 변환기 셀(1₁-1_N1)과 이 제1 변환기 셀(1₁-1_N1)에 연결된 제2 변환기 셀(2₁-2_N3)의 임의의 쌍을 나타낸다.

도 8에 도시된 실시예에서, 제1 변환기 셀(1_i)은 절연 변환기 토폴로지로 구현된다. 이것은 제1 변환기 셀(1_i)을 나타내는 회로 블록 내의 변압기 기호에 의해 개략적으로 예시된다. 제2 변환기 셀(2_i)은 비절연 변환기 토폴로지로 구현된다. 도 8에 도시된 것처럼, 제1 변환기 셀(1₁-1_N1)이 절연 변환기 토폴로지로 구현되고 제2 변환기 셀(2₁-2_N3)은 비절연 변환기 토폴로지로 구현되는 전력 변환기 회로에서, 제1 변환기 셀(1₁-1_N1)은 전력 변환기 회로의 입력 IN1, IN2와 출력 OUT1, OUT2 사이에 갈바닉 절연을 제공한다.

도 9에 도시된 실시예에서, 제1 변환기 셀(1_i)은 비절연 변환기 토폴로지로 구현된다. 이것은 제2 변환기 셀(2_i)을 나타내는 회로 블록에 변압기 기호에 의해 개략적으로 예시된다. 제1 변환기 셀(1_i)은 비절연 변환기 토폴로지로 구현된다. 도 9에 도시된 것처럼, 제1 변환기 셀(1₁-1_N1)이 비절연 변환기 토폴로지로 구현되고 제2 변환기 셀(2₁-2_N3)은 절연 변환기 토폴로지로 구현되는 전력 변환기 회로에서, 제2 변환기 셀(2₁-2_N3)은 입력 IN1, IN2와 출력 OUT1, OUT2 사이에 갈바닉 절연을 제공한다.

도 10에 도시된 실시예에서, 제1 전력 변환기 회로(1_i)와 제2 전력 변환기 회로(2_i)는 절연 변환기 토폴로지로 구현되지 않는다. 또 다른 실시예(도시하지 않음)에 따르면, 제1 전력 변환기 회로(1_i)와 제2 전력 변환기 회로(2_i) 모두는 절연 변환기 토폴로지로 구현된다.

다음의 내용에서, 제1 전력 변환기(10)의 상이한 실시예들과 이 실시예들의 동작 방식이 설명된다. 다음의 내용에서 변환기 셀(1₁-1_N1)이 직렬연결되어 있는 제1 다중 셀 전력 변환기(10)를 IS(Input Serial) 변환기 또는 IS 토폴로지를 갖는 전력 변환기라고 지칭할 것이다. 이와 동등하게, 변환기 셀(1₁-1_N1)이 병렬연결되어 있는 제1 다중 셀 전력 변환기(10)를 IP(Input Parallel) 변환기 또는 IP 토폴로지를 갖는 전력 변환기라고 지칭할 것이다. 변환기 셀(2₁-2_N3)이 직렬연결되어 있는 제2 다중 셀 전력 변환기를 OS(Output Serial) 변환기 또는 OS 토폴로지를 갖는 전력 변환기라고 지칭할 것이다. 이와 동등하게, 변환기 셀(1₁-1_N1)이 병렬연결되어 있는 제2 다중 셀 전력 변환기(20)를 OP(Output Parallel) 변환기 또는 OP 토폴로지를 갖는 전력 변환기라고 지칭할 것이다. 제1 및 제2 전력 변환기(10, 20) 중 하나와 관련하여, "변환기 셀이 직렬연결되어 있는"이란 셀 입력이 직렬연결되어 있는(제1 변환기(10)에서) 변환기 셀을 말하거나, 또는 셀 출력이 직렬연결되어 있는(제2 변환기(20)에서) 변환기 셀을 말하며, "변환기 셀이 병렬연결되어 있는"이란 셀 입력이 병렬연결되어 있는(제1 변환기(10)에서) 변환기 셀을 말하거나, 또는 셀 출력이 병렬연결되어 있는(제2 변환기(20)에서) 변환기 셀을 말한다.

우선, IS 토폴로지를 갖는 제1 전력 변환기(10)의 실시예가 설명되는데, 이 변환기는 도 2(a)에 도시된 것처럼 정류된 사인파형의 전압인 입력 전압 V_IN을 수신하고 복수의 DC 링크 전압 V2₁-V2_N2를 개별 DC 링크 캐패시터(11₁-11_N2)에 제공하도록 구성된다(이 실시예에서 N1=N2). 도 11을 참조하면, 정류된 사인파형을 갖는 입력 전압 V_IN은 4개의 정류기 요소(101-104)를 갖는 브릿지 정류기(100)에 의해 사인파형의 그리드 전압 V_GRID로부터 입수된다. 이러한 정류기 요소는 도 11에 도시된 것처럼 다이오드일 것이다. 그러나 예컨대 동기식 정류기 요소로서 동작하는 스위치처럼 다른 정류기 요소들도 마찬가지로 이용 가능하다. 이러한 정류기 요소(101-104)는 브릿지 구성으로 연결되어 그리드 전압 V_GRID을 입력 전압으로서 수신하고, 정류된 사인파형 전압을 출력 전압으로서 제공한다. 정류기 회로(100)의 출력 전압은 전력 변환기 회로의 입력 전압 V_IN이며, 도 11에는 입력 IN1, IN2만이 도시된다.

그리드 전압 V_GRID은 110V_RMS 또는 230V_RMS의 사인파형 전압일 수 있다. 첫 번째 경우, 정류된 입력 전압 V_IN의 피크 전압은 약 160V이고, 두 번째 경우에는 피크 전압이 약 320V이다. 또 다른 실시예에 따르면, 그리드 전압은 최대 수 킬로볼트(kV)에 이르는 피크 전압을 갖는 중간 정도 전압이다.

일 실시예에 따르면, 복수의 제1 변환기 셀(1₁-1_N1)을 갖는 제1 전력 변환기(10)는 입력 전압 V_IN으로부터 DC 링크 전압 V2₁-V2_N2를 발생하도록 구성되고, 따라서 전체 DC 링크 전압(총 DC 링크 전압) V2_TOT의 전압 레벨은 입력 전압 V_IN의 피크 전압의 전압 레벨보다 더 높다. 총 DC 링크 전압 V2_TOT은 개별 DC 링크 전압 V2₁-V2_N2의 합과 동일하다.

일 실시예에 따르면, 총 DC 링크 전압 V2_TOT은 피크 전압의 1.1배 내지 1.3배 사이이다. 예를 들면, 220V_RMS의 사인파형 전압으로부터 입수된 입력 전압 V_IN인 경우, 총 DC 링크 전압 V2_TOT은 약 400V이다.

도 12는 IS 토폴로지를 갖는 제1 전력 변환기(10)의 일 실시예를 도시하는데, 이 변환기는 입력 전압 V_IN의 피크 전압 레벨보다 더 높은 전압 레벨을 갖는 총 DC 링크 전압 V2_TOT을 발생하도록 구성된다. 이 실시예에서, 개별의 제1 변환기 스테이지(1₁-1_N1)는 각기 비절연 변환기 토폴로지의 한 유형인 부스트 변환기 토폴로지로 구현된다. 도 12에서, 제1 변환기 셀(1₁-1_N1) 중 오로지 하나의 셀, 즉 제1 변환기 셀(1₁)만이 상세히 도시되어 있다. 다른 제1 변환기 셀(1₂-1_N1)은 동일한 토폴로지로 구현된다. 따라서 제1 변환기 셀(1₁)과 관련하여 제공되는 설명이 다른 제1 변환기 셀(1₂-1_N1)에도 등등하게 적용된다.

도 12를 참조하면, 제1 변환기 셀(1)은 저측 스위치(low-side switch)(12_L)와 고측 스위치(high-side switch)(12_H)를 갖는 하프-브릿지(12)를 포함한다. 고측 스위치(12_H)는 선택사양이며, 예를 들면 다이오드같은 정류기 요소로 대체될 수도 있다. 도 12를 참조하면, 고측 스위치는 전자 스위치 및 병렬의 정류기 요소로 구현될 수 있을 것이다. 전자 스위치는 동기식 정류기처럼 동작하는데, 이것은 병렬 정류기 요소가 도전할 때마다 스위치가 온(on)이 된다. 그러므로 고측 스위치(12_H)는 활성 정류기 요소처럼 동작한다. 그러나 스위치-온일 때 고측 스위치(12_H)에서 발생하는 손실은 이와 필적할만한 수동형 정류기 요소(예컨대 다이오드)에서 발생하는 손실보다 더 낮다. 저측 스위치(12_L)는 전자 스위치 및 병렬의 정류기 요소로 구현될 수 있다. 그러나 정류기 요소는 이 실시예에서 선택사양이다. 고측 스위치(12_H)와 저측 스위치(12_L)는 전자 스위치로서 구현될 수 있다. 이 스위치의 예로서, 제한하려는 것은 아니지만, MOSFET(Metal Oxide Silicon Field- Effect Transistors), IGBTs(Insulated Gate Bipolar Transistors), JFETs(Junction Field- Effect Transistors), BJTs(Bipolar Junction Transistor), HEMTs(High Electron Mobility Transistor), GaN-HEMTs 또는 그와 유사한 것들이 있다. 예컨대 MOSFET과 같은 전자 스위치의 일부 유형은 도 12에 도시된 정류기 요소로 이용될 수도 있는 일체형 다이오드(바디 다이오드)를 포함한다.

도 12를 참조하면, 저측 스위치(12_L)는 제1 변환기 셀(1₁)의 셀 입력 노드 사이에 연결된다. 그러므로 제1 변환기 셀(1₁) 내의 저측 스위치(12_L)와 그에 대응하는 다른 제1 변환기 셀(1₂-1_N1) 내의 저측 스위치(도시 안 됨)는 직렬 회로를 형성하고, 이 직렬 회로는 입력 IN1, IN2의 입력 노드 사이에 연결된다. 제1 변환기 셀(1₁)의 고측 스위치(12_H) 및 DC 링크 캐패시터(11₁)는 직렬 회로를 형성하는데, 이때 이 직렬 회로는 저측 스위치(12_L)와 병렬로 연결된다.

제1 전력 변환기 회로(10)는 예컨대 초크(choke)로서 적어도 하나의 인덕터(15)를 더 포함한다. 도 12에 도시된 실시예에서, 개별의 제1 변환기 셀(1₁-1_N1)은 인덕터(15)를 공유한다. 즉, 제1 변환기 셀(1₁)의 저측 스위치(12_L)와 그에 대응하는 다른 변환기 셀(1₂-1_N1)의 저측 스위치와 직렬로 연결된 하나의 인덕터가 존재한다. 또 다른 실시예(도시 안 됨)에 따르면, 각각의 변환기 셀(1₁-1_N1)은 각각의 변환기 셀 내에 하나의 셀 입력 노드와 고측 스위치 및 저측 스위치에 대해 공통인 회로 노드 사이에 연결된 하나의 인덕터를 포함한다.

도 12를 참조하면, 제1 변환기 셀(1₁)은 저측 스위치(12_L)와 고측 스위치의 동작을 제어하도록 구성된 컨트롤러(14)를 더 포함한다. 고측 스위치(12_H)가 수동형 정류기 요소로 대체되는 경우, 컨트롤러(14)는 오로지 저측 스위치(12_L)의 동작을 제어한다.

저측 스위치(12_L)는 컨트롤러(14)로부터 구동 신호 S12_L를 수신하는데, 구동 신호 S12_L는 저측 스위치(12_L)를 온 또는 오프시킨다. 이와 동등하게, 고측 스위치(12_H)는 컨트롤러(14)로부터 구동 신호 S12_H를 수신하는데, 구동 신호 S12_L는 고측 스위치(12_H)를 온 또는 오프시킨다. 일 실시예에 따르면, 컨트롤러(14)는 저측 스위치(12_L)와 고측 스위치(12_H)가 동시에 스위치-온되지 않도록 구동하여, DC 링크 캐패시터(11₁)가 이들 스위치(12_L, 12_H)를 통해 방전되지 않게 막아준다.

일 실시예에 따르면, 제1 변환기 셀(1₁) 내의 컨트롤러(14)와 그에 대응하는 다른 변환기 셀(1₂-1_N1) 내의 컨트롤러는 제1 전력 변환기(10)의 컨트롤러(4)에 의해 제어된다. 이 컨트롤러(4)는 이후에 제1 전력 변환기(10)의 주 컨트롤러로 지칭될 것이다. 주 컨트롤러(4)의 동작 방식 및 가능한 구현 방식이 이후에 설명된다.

일 실시예에 따르면, 주 컨트롤러(4)는 제1 변환기 셀(1₁) 내의 컨트롤러(14)와 그에 대응하는 다른 변환기 셀(1₂-1_N1) 내의 컨트롤러를 통해 총 DC 링크 전압 V2_TOT을 제어(조정)하도록 구성된다. 일 실시예에 따르면, 주 컨트롤러(4)는 입력 전류 I_IN의 파형이 입력 전압 V_IN의 파형에 사실상 대응하도록 입력 전류 I_IN의 전류 파형을 제어하도록 구성된다. 입력 전압 V_IN의 파형과 입력 전류 I_IN의 최종 파형 사이의 위상 차이는 0이거나 0이 아닐 수도 있다. 입력 전류 I_IN가 입력 전압 V_IN와 사실상 동일한 파형을 갖도록 제어하는 것은 입력 IN1, IN2에서 수신되는 입력 전력 P_IN의 역률(power factor)을 제어하는 것을 돕는다. 입력 전류 I_IN의 파형이 입력 전압 V_IN의 파형과 사실상 동일해지게 제어하도록 구성된 제1 전력 변환기(10)는 PFC(Power Factor Correction) 성능을 갖는 제1 전력 변환기(10)로 지칭될 것이며, 간단하게는 제1 PFC 전력 변환기(10)로 지칭될 것이다.

총 DC 링크 전압 V2_TOT과 입력 전류 I_IN의 전류 파형을 제어하도록 구성된 주 컨트롤러(4)의 일 실시예가 도 13에 도시된다. 도 13을 참조하면, 주 컨트롤러(4)는 입력 기준 전류 컨트롤러(41)와 변환기 셀 컨트롤러(42)를 포함하는데, 변환기 셀 컨트롤러(42)는 변조 지수 컨트롤러로 지칭될 것이다. 입력 기준 전류 컨트롤러(41)는 입력 전류 기준 신호 I_IN _{_REF}를 발생하도록 구성된다. 입력 전류 기준 신호 I_{IN_REF}는 입력 전류 I_IN의 원하는 전류 레벨(세트 포인트)를 나타내는데, 이것은 총 DC 링크 전압 V2_TOT의 전압 레벨이 사전 정의된 전압 레벨과 동일하도록 총 DC 링크 전압 V2_TOT를 제어하기 위해 요구된다. 이 입력 전류 기준 신호 I_IN _{_REF}의 레벨은 입력 전압 V_IN이 변하므로 시간에 대해 변할 수 있다. 입력 기준 전류 컨트롤러(41)는 입력 전압 V_IN의 순시 전압 레벨(instantaneous voltage level)을 나타내는 입력 전압 신호 V_{IN_M}을 수신한다. 이 입력 전압 신호 V_{IN_M}은 입력 전압 입력 전압 신호 V_IN을 측정함으로써 입수할 수도 있고 또는 다른 수단으로 입수할 수도 있다. 입력 기준 전류 컨트롤러(41)는 DC 링크 전압 신호 V2₁ _{_M}-V2_N2 _{_M}을 수신한다. DC 링크 전압 신호 V2_{1_M}-V2_{N2_M}의 각각은 DC 링크 전압 V2₁-V2_N2 중 하나를 나타낸다. DC 링크 전압 신호 V2_{1_M}-V2_{N2_M}은 개별의 DC 링크 전압 V2₁-V2_N2를 측정함으로써 입수할 수 있을 것이다. 입력 기준 전류 컨트롤러(41)는 총 DC 링크 전압 기준 신호 V2_TOT _{_REF}를 수신한다. 이 기준 신호 V2_TOT _{_REF}는 총 DC 링크 전압 V2_TOT의 원하는(사전 정의된) 전압 레벨을 나타낸다. 입력 기준 전류 컨트롤러(41)는 이러한 입력 신호에 기반하여 입력 전류 기준 신호 I_IN _{_REF}를 계산한다. 총 DC 링크 전압이 DC 링크 전압 기준 신호 V2_TOT _{_REF}에 의해 정의되는 원하는 레벨이 되도록 입력 기준 전류 컨트롤러(41)가 입력 전류 기준 신호 I_IN _{_REF}의 전류 레벨을 발생하므로, 본 실시예와 더불어 이후에 설명되는 다른 실시예에서도 입력 기준 전류 컨트롤러(41)는 DC 링크 전압 컨트롤러라고 지칭될 것이다.

변조 지수 컨트롤러(42)는 입력 전류 기준 신호 I_IN _{_REF}와 입력 전류 신호 I_{IN_M}을 수신한다. 입력 전류 기준 신호 I_IN _{_REF}는 입력 전류 I_IN의 순시 전류 레벨을 나타낸다. 이 입력 전류 신호 I_IN _{_M}는 입력 전류 I_IN를 측정함으로써 입수될 수 있거나 또는 다른 수단으로 입수될 수도 있다. 변조 지수 컨트롤러(42)는 개별의 제1 변환기 셀(1₁-1_N1) 내의 컨트롤러(14₁-14_N)에 의해 수신되는 제어 신호 m을 출력한다. 도 12를 참조하면, 컨트롤러의 각각은(더 엄밀하게는 변환기 셀의 각각의 컨트롤러) 주 컨트롤러(4)로부터 제어 신호 m₁-m_N1을 수신한다. 일 실시예에 따르면, 개별의 제1 변환기 셀(1₁-1_N1)은 동일한 제어 신호를 수신하므로 m=m₁=m₂=m₃=m_N1이다. 이후에 변조 지수 m으로도 불리는 제어 신호 m에 대한 세부내용은 아래에 설명된다. 변조 지수 m에 대한 세부내용으로 진행하기 전에, 입력 기준 전류 컨트롤러(41)와 변환기 셀 컨트롤러(42)의 실시예가 도 14를 참조하여 설명된다. 변조 지수 컨트롤러(42)는 입력 전류 I_IN을 제어하도록 되어 있다. 그러므로 변조 지수 컨트롤러(42)는(입력) 전류 컨트롤러로 지칭될 수 있다.

도 14와 관련하여, 입력 기준 전류 컨트롤러(41)는 간단히 전류 컨트롤러로 불릴 것이다. 도 14를 참조하면, 전류 컨트롤러(41)는 DC 링크 전압 신호 V2₁ _{_M}-V2_{N2_M}와 총 DC 링크 전압 기준 신호 V2_TOT _{_REF}를 수신하는 오류 필터(411)를 포함할 수 있다. 오류 필터(411)는 오류 신호 V2_ERR를 발생하는데, 이 오류 신호는 총 DC 링크 전압 기준 신호 V2_TOT _{_REF}와 개별의 DC 링크 전압 신호 V2₁ _{_M}-V2_N2 _{_M}의 합 사이의 차이에 따라 정해진다. 이러한 DC 링크 전압 신호 V2₁ _{_M}-V2_N2 _{_M}의 합은 총 DC 링크 전압 V2_TOT를 나타낸다. 오류 필터는 오류 신호 V2_ERR를 발생하기 위해 아래의 차이를 계산하여 이 차이를 필터링할 것이다.

필터는 P(proportional) 특성, PI(proportional-integral) 특성 및 PID(proportional-integral-derivative) 특성 중 하나를 가질 것이다. 승산기(multiplier)(412)는 오류 신호 V2_ERR와 총 DC 링크 전압 신호 V2_TOT _{_REF}를 수신하고, 이 신호들 V2_ERR와 V2_TOT _{_REF}의 곱을 출력 신호 A로서 제공한다. 선택성 제산기(divider)(413)는 승산기의 출력 신호 A와 신호 B를 수신하는데, 이때 신호 B는 입력 전압 V_IN의 피크 전압 레벨 V_{IN_MAX}의 제곱에 영향을 받는다. 도 14에 도시된 실시예에서 B는 다음과 같다.

제산기(413)의 출력 신호 C는 제산기의 입력 신호 A, B의 몫과 동일하다. 추가의 승산기(414)는 제산기의 출력 신호 C와 입력 전압 신호 V_{IN_M}을 수신하고, 이들 신호 C와 V_{IN_M}의 순시 레벨을 곱하도록 구성된다. 추가의 승산기(414)는 입력 전류 기준 신호 I_IN _{_REF}를 출력 신호로서 제공한다.

도 13을 참조하여 설명한 바와 같이, 입력 전류 기준 신호 I_IN _{_REF}는 입력 전류 I_IN의 원하는 전류 레벨을 정의한다. 입력 전류 I_IN가 시간에 따라 변하는 경우, 입력 전류 기준 신호 I_IN _{_REF}도 시간에 따라 변한다. 이것은 제산기(413)의 출력 신호 C와 입력 전압 신호 V_{IN_M}를 곱함으로써 입력 전류 기준 신호 I_IN _{_REF}를 발생한 결과이다. 제산기(413)는 생략될 수도 있다. 이 경우, 추가의 승산기(414)가 승산기(412)로부터 출력 신호 A를 입력 신호로서 수신한다. 입력 전류 기준 신호 I_IN _{_REF}가 입력 전압 신호 V_{IN_M}에 의해 정의되는 주파수를 갖는 주기적 신호라고 가정하면, 입력 전류 기준 신호 I_IN _{_REF}의 진폭은 입력 전압 신호 V_{IN_M}의 진폭에 의해, 그리고 제산기 출력 신호 C와 승산기 출력 신호 A 중 하나에 의해 정의된다. 이 신호들 C 및 A는 총 DC 링크 전압 V2_TOT에 영향을 받는다. 오류 필터(411)는 총 DC 링크 전압 V2_TOT가 총 DC 링크 전압 기준 신호 V2_TOT _{_REF}에 의해 정의되는 레벨 아래로 떨어질 때 오류 신호 V2_ERR의 신호 레벨을 증가시키게 오류 신호 V2_ERR을 발생하도록 구성됨으로써, 결과적으로 입력 전류 기준 신호 I_IN _{_REF}의 진폭과 승산기 출력 신호 A의 레벨을 증가시키게 되고, 총 DC 링크 전압 V2_TOT이 총 DC 링크 전압 기준 신호 V2_TOT _{_REF}에 의해 정의되는 전압 레벨에 사실상 대응하도록 총 DC 링크 전압 V2_TOT을 조정하게 된다. 이와 동등하게, 오류 필터(411)는 총 DC 링크 전압 V2_TOT의 전압 레벨이 총 DC 링크 전압 기준 신호 V2_TOT _{_REF}에 의해 정의되는 전압 레벨을 넘어 증가할 때 오류 신호 V2_ERR의 레벨을 감소시켜서, 입력 전류 기준 신호 I_IN _{_REF}의 진폭을 감소시키고, 총 DC 링크 전압 V2_TOT의 추가적 증가를 상쇄시킨다.

선택성 제산기(413)는 입력 전압 V_IN의 진폭이 변할 수 있는 응용들에서 이용될 수 있다. 제산기(413)는 피드-포워드 원칙(feed-forward principle)에 따라 작동하고, 입력 전압 V_IN의 진폭이 증가할 때 입력 전류 기준 신호 I_IN _{_REF}의 진폭을 감소시킴으로써 입력 전류 I_IN의 진폭을 감소시키는 것을 돕는다. 이 경우, 입력 전압 V_IN의 한 주기에 대해 평균된 입력 전력인 평균 입력 전력은 입력 전압 V_IN의 진폭과 사실상 무관하며, 사실상 오류 신호 V2_ERR와 총 DC 링크 전압 기준 신호 V2_{TOT_REF}에 의해 정의된다.

도 14를 참조하면, 변조 지수 컨트롤러(42)는 입력 전류 신호 I_IN _{_M}을 수신하는 제1 필터(422)를 포함한다. 감산기(subtractor)(421)는 입력 전류 기준 신호 I_{IN_REF}와 필터 출력 신호(422)를 수신한다. 감산기(421)는 입력 전류 기준 신호 I_{IN_REF}의 순시 레벨로부터 필터 출력 신호 I_IN _{_F}의 순시 신호 레벨을 뺀다. 감산기(421)의 출력 신호 I_IN _{_ERR}은 전류 오류를 나타낸다. 즉, 감산기 출력 신호 I_IN _{_ERR}는 원하는 입력 전류 레벨과 실제 입력 전류 레벨 사이의 순간적인 차이를 나타낸다. 제2 필터(423)는 전류 오류 신호 I_IN _{_ERR}를 수신하여 변조 지수 m를 제공한다. 일 실시예에 따르면, 제1 필터(422)는 저역 통과 특성을 갖는다. 제2 필터(423)는 P 특성, PI 특성 및 PID 특성 중 하나를 갖는다.

입력 전압 V_IN이 주기적 전압인 경우, 예를 들면 100Hz 또는 120Hz의 주파수를 갖는 정류된 사인파형 전압인 경우, 변조 지수 m 역시 입력 전압 V_IN과 사실상 동일한 주파수를 갖는 주기적 신호임을 알 수 있다. 도 15는 입력 전압 V_IN과 변조 인덱스 m 사이의 관계를 개략적으로 예시한다. 도 14를 참조하면 입력 전류 기준 신호 I_IN _{_REF}는 입력 전압 신호 V_{IN_M}를 총 DC 링크 전압에 영향을 받는 신호 C와 A 중 하나와 곱함으로써 획득되므로, 입력 전압 V_IN을 나타내는 도 15에 도시된 파형도 입력 전류 기준 신호 I_IN _{_REF}를 나타낸다(총 DC 링크 전압 V_TOT의 전압 레벨이 도 15에 예시된 시간 간격(time period) 동안 변하지 않는다고 가정할 때). 도 15를 참조하면, 각기 한편에는 입력 전압 V_IN과 입력 전류 기준 신호 I_IN _{_REF} 사이의 위상 변이(phase shift) Φ가 존재하고, 다른 편에는 변조 지수 m이 존재한다. 대부분 몇 도(°) 정도인 위상 차이 Φ는 인덕터(15) 양단의 전압 V15(도 11 참조)에 대해 입력 전류 기준 신호 I_IN _{_REF}와 필터링된 입력 전류 신호 I_IN _{_F} 사이의 차이에 기반하여 변할 것이다. 또한, 변하는 변조 지수 m의 크기는 입력 전압 V_IN의 크기에 영향을 받는 반면, 변조 지수 m의 크기는 입력 전압 V_IN의 크기가 커질수록 증가함을 알 수 있다. 일 실시예에 따르면, 주 컨트롤러(4)는 0과 1 사이의 값으로 정규화된 신호로서 변조 지수 m을 발생하도록 구성되는데, 이때 변조 지수 m은 입력 전압 V_IN의 크기가 총 DC 링크 전압 V_TOT에 대응하는 경우에만 1의 크기를 갖는다.

도 16은 도 12에 도시된 제1 변환기 셀(1₁) 내의 컨트롤러(14)의 일 실시예를 도시한다. 다른 변환기 셀(1₂-1_N1) 내의 컨트롤러(도 12에 도시하지 않음)의 각각은 도 16에 도시된 컨트롤러(14)에 부합되게 구현될 수 있다. 도 16을 참조하면, 컨트롤러(14_I)는 셀 컨트롤러(42)로부터 수신된 변조 지수 m₁에 기반하여 듀티 사이클 d₁을 계산하도록 구성된다. 도 16에 도시된 실시예에서, 듀티 사이클 d를 계산하는 것은 아래처럼 듀티 사이클 d를 계산하는 것을 포함한다.

설명을 위해, 제1 변환기 셀(1₁-1_N1)의 각각은 주 컨트롤러로부터 동일한 변조 지수 m을 수신하는 것으로 가정하고, 따라서 제1 변환기 셀(1₁-1_N1)의 각각의 컨트롤러에서는 동일한 듀티 사이클 d=1-m이 계산된다.

변조 지수 m₁과 마찬가지로, 듀티 사이클 d₁은 0과 1 사이에서 변할 수 있다. 변조 지수 m₁과 마찬가지로, 듀티 사이클 d₁은 시간적으로 변할 수 있으며 0과 1 사이에서 변할 수 있다. PWM 컨트롤러(142)는 듀티 사이클을 수신하는데, 보다 엄밀하게는 듀티 사이클 d₁을 나타내는 신호를 수신하며, 저측 스위치(12_L)에 대해서는 구동 신호 S12_L을 발생하고, 선택 사양으로서 듀티 사이클 d₁에 기반하여 고측 스위치(12_H)에 대해서는 구동 신호 S12_H을 발생한다.

도 16에 도시된 PWM 컨트롤러(142)의 동작의 한 방식은 도 17을 참조하여 설명되는데, 도 17에는 저측 스위치(12_L)에 의해 수신된 구동 신호 S12_L와 고측 스위치(12_H)에 의해 수신된 구동 신호 S12_H의 시간 흐름도가 도시되어 있다. 구동 신호 S12_L, S12_H의 각각은 개별 스위치를 스위치-온하는 온-레벨과 개별 스위치를 스위치-오프하는 오프-레벨을 가정할 수 있다. 단지 설명상의 편의를 위해, 도 17에서 온-레벨은 고 신호 레벨로 그려지고, 오프-레벨은 저 신호 레벨로 그려진다.

도 17을 참조하면, PWM 컨트롤러(142)는 저측 스위치(12_L)를 순환적으로 스위치-온하도록 구성된다. 특히, PWM 컨트롤러(142)는 저측 스위치(12_L)를 주기적으로 스위치-온하도록 구성될 수 있을 것이다. 도 17에서, Tp는 저측 스위치(12_L)의 구동 사이클의 지속기간(duration)을 표시한다. 시간 간격 Tp는 스위칭 주파수 fp에 의해 정의되는데, Tp=1/fp이다. 스위칭 주파수 fp는 예를 들면 18kHz와 100kHz 사이의 주파수 범위에서 선택된 주파수이다. 도 17에서, Ton은 저측 스위치(12_L)의 온-시간을 표시하는데, 이것은 저측 스위치(12_L)가 스위치-온되는 하나의 구동 사이클 내의 시간 간격이다. 듀티 사이클 d₁은 하나의 구동 사이클의 지속기간 Tp에 대한 온-시간의 지속기간을 표시한다.

그러므로 듀티 사이클 d₁이 증가할수록 온-시간은 하나의 구동 사이클의 시간 간격 Tp에 비해 증가하고, 그 반대의 경우도 가능하다.

도 17을 참조하면, PWM 컨트롤러(142)는 저측 스위치(12_L)를 스위치-온 및 스위치-오프하는 것에 상보적으로 고측 스위치(12_H)를 스위치-온 및 스위치-오프할 수 있다. 즉, 저측 스위치(12_L)가 스위치-오프될 때 PWM 컨트롤러(142)는 고측 스위치(12_H)를 스위치-온하도록 구성되고, 그 반대도 가능하다. 저측 스위치(12_L)를 스위치-오프하는 것과 고측 스위치(12_H)를 스위치-온하는 것의 사이, 그리고 고측 스위치(12_H)를 스위치-오프하는 것과 다시 저측 스위치를 스위치-온하는 것의 사이에 지연 시간이 존재할 수도 있다. 그러나 이러한 지연 시간은 도 17에 도시되지 않는다. 이러한 지연 시간 동안 고측 스위치(12_H)의 정류기 요소는 도전한다. 고측 스위치(12_H)가 정류기 요소로 대체되는 경우, 저측 스위치(12_L)가 오프 상태일 때 정류기 요소는 "자동으로" 도전한다.

도 18은 도 16에 도시된 컨트롤러(14) 내의 PWM 컨트롤러(142)의 일 실시예를 도시한다. 도 18을 참조하면, PWM 컨트롤러(142)는 제1 클록 신호 CLK1을 발생하는 클록 발생기(143)를 포함한다. 제1 클록 신호 CLK1의 주파수가 스위칭 주파수 fp보다 더 높을 수도 있다. 일 실시예에 따르면, 제1 클록 신호 CLK1의 주파수는 적어도 수 MHz이다. 카운터 등으로 구현될 수 있는 주파수 분할기(frequency divider)(144)는 제1 클록 신호 CLK1를 수신하여 제2 클록 신호 CLK2를 발생한다. 제2 클록 신호 CLK2은 스위칭 주파수 fp를 표시한다. 제2 클록 신호 CLK2는 도 17에 예시된다. 도 17을 참조하면, 저측 스위치(12_L)의 구동 신호 S12_L는 제2 클록 신호 CLK2의 신호 펄스가 발생할 때 온-레벨인 것으로 가정한다. SR 플립 플롭같은 래치(latch)(145)는 세트 입력 S에서 제2 클록 신호 CLK2를 수신할 수 있다. 제1 구동기(146)는 플립 플롭(145)의 비반전 제1 출력 Q에 접속된 입력을 구비하고, 플립 플롭(145)의 제1 출력 Q에서의 출력 신호에 기반하여 저측 스위치(12_L)의 구동 신호 S12_L를 발생한다. 선택 사양의 제2 구동기(147)는 플립 플롭(145)의 제2 반전 출력 Q'에서의 출력 신호에 기반하여 고측 스위치(12_H)의 구동 신호 S12_H를 발생한다. 저측 스위치(12_L)의 온-시간 Ton을 조정하기 위해서, 타이머(148)는 제2 클록 신호 CLK2, 듀티 사이클 신호 d 및 제1 클록 신호 CLK1를 수신한다. 타이머(145)는 제2 클록 신호 CLK2의 신호 펄스 이후에 구동 신호 S12_L이 사전 정의된 시간 간격에서 오프-레벨이 되게 하기 위해 플립 플롭(145)을 리셋하도록 구성되며, 이때 시간 간격은 듀티 사이클 d에 의해 정의된다.

도 18은 PWM 컨트롤러(142)의 다양한 가능한 구현들 중 단지 하나의 구현만을 도시하고 있음을 유의해야 한다. 당연히 PWM 컨트롤러(142)의 구현이 도 18에 도시된 특정 실시예로만 한정되지는 않는다.

위에서 설명된 것처럼 발생된 변조 지수는 거의 다음에 대응함을 알 수 있다.

여기서 V_IN은 입력 전압 V_IN의 순시 전압 레벨을 표시하고, V2_TOT는 (원하는)총 DC 링크 전압을 나타낸다. 그러나 이것은 단지 근사치이다. 도 13 및 도 14와 관련하여 언급된 것을 참조하면, 변조 지수 m은 입력 전압 V_IN에 영향을 받을 뿐만 아니라 입력 전류 I_IN의 전류 레벨과 기준 입력 전류 I_IN _{_REF} 사이의 차이에 기반하여 추가로 변할 수도 있다.

일 실시예에 따르면, 제1 변환기 셀(1₁) 내의 컨트롤러(14)와 그에 대응하는 다른 변환기 셀(1₂-1_N1) 내의 컨트롤러는 동일한 변조 지수 m을 주 컨트롤러(4)로부터 수신하고, 각각의 변환기 셀(1₁-1_N1)은 인터리브 방식으로 동작한다. 이것은 도 19(a)와 도 19(b)를 참조하여 설명된다. 도 19(a)와 도 19(b)는 제1 변환기 셀(1₁) 내의 저측 스위치(12_L)의 구동 신호 S12_L의 시간 흐름도와, 그에 대응하는 다른 변환기 셀(1₂-1_N1) 내의 저측 스위치의 구동 신호 S12_L2-S12_LN1의 시간 흐름도이다. 도 19(a)와 도 19(b)에서, 이 구동 신호 S12_L-S12_LN1는 두 개의 상이한 듀티 사이클 d로 도시되는데, 즉, 도 19(a)에서 d=0.625이고 도 19(b)에서 d=0.125이다. 각각의 변환기 셀(1₁-1_N1)을 인터리브 방식으로 동작시킨다는 것은 각각의 변환기 셀(1₁-1_N1)의 구동 사이클이 Tp/N1의 시간 오프셋(time offset)으로 시작한다는 것을 의미한다. 여기서, 위에 설명된 실시예와 마찬가지로, N1은 제1 변환기 셀(1₁-1_N1)의 개수를 표시한다. 만약에 예를 들어 N1=4이면, 도 19(a)와 도 19(b)에 도시된 것처럼 시간 오프셋은 Tp/4이다. 예를 들어, 변환기 셀(1₁) 내의 구동 신호 S12_L의 온 시간의 시작과 변환기 셀(1₂) 내의 구동 신호 S12_L2의 온 시간의 시작 사이에는 Tp/4의 지연 시간이 존재하고, 변환기 셀(1₂) 내의 구동 신호 S12_L2의 온 시간의 시작과 변환기 셀(1₃) 내의 구동 신호 S12_L3의 온 시간의 시작 사이에도 Tp/4의 지연 시간이 존재하며, 변환기 셀(1₃) 내의 구동 신호 S12_L3의 온 시간의 시작과 변환기 셀(1_N1) 내의 구동 신호 S12_LN1의 온 시간의 시작 사이에도 Tp/4의 지연 시간이 존재한다. 각각의 변환기 셀(1₁-1_N1)을 인터리브 방식으로 동작시키는 것은 N1·fp의 전체 스위치 주파수를 초래한다. 이러한 더 높은 전체 스위칭 주파수는 제1 전력 변환기(10)의 스위치 모드 동작때문에 생길 수 있는(더 엄밀하게는 각각의 변환기 셀(1₁-1_N1)의 스위치 모드 동작때문에 생길 수 있는) 입력 전류 I_IN 내에서의 리플(ripple)을 감소시켜줄 수 있다.

도 12와 그에 대응하는 설명을 참조하면, 입력 전류 I_IN의 전류 레벨은 인덕터(15) 양단의 전압 V15을 변조함으로써 조정될 수 있다. 이 전압 V15의 전압 레벨은 입력 전압 V_IN의 순시값, DC 링크 전압 V2₁-V2_N2 및 각각의 제1 변환기 셀(1₁-1_N1)의 동작 상태에 영향을 받는다. 설명상 편의를 위해, 각각의 DC 링크 전압 V2₁-V2_N2은 사실상 동일하고, DC 링크 캐패시터의 개수 N2는 제1 변환기 셀(1₁-1_N1)의 개수 N1과 동일(N1=N2)한 것으로 가정된다. 이 경우, DC 링크 전압 V2₁-V2_N2의 각각은 V2_TOT/N1과 동일하다. 또한, 각각의 변환기 셀(1₁-1_N1)은 각각의 저측 스위치(12_L)가 스위치-온되는 동작 상태인 온-상태와, 각각의 저측 스위치(12_L)가 스위치-오프되는 오프-상태를 추정할 수 있다. 그러므로 도 19(a)와 도 19(b)에 도시된 시간 흐름도에서, 저측 스위치 구동 신호(12_L-12_LN1)의 온-시간은 개별의 제1 변환기 셀의 온-시간을 나타낸다.

제1 변환기 셀(1₁-1_N1) 내의 개별의 저측 스위치(도 12에는 제1 변환기 셀(1₁)의 저측 스위치(12_L)만이 도시되어 있음)의 전기 저항이 무시될 수 있다고 가정하면, 변환기 셀(1₁-1_N1)이 온-상태일 때 개별 변환기(1₁-1_N1)의 셀 입력 전압 V1₁-V1_N1은 0이고, 변환기 셀이 오프-상태일 때에는 개별 변환기 셀의 DC 링크 전압(V2_TOT/N₁)과 동일하다. 인덕터 전압 V15는 다음과 같다.

여기에서 V1_TOT는 개별의 제1 변환기 셀의 셀 입력에서의 전체 전압을 나타낸다. 다시 말하면 다음과 같다.

제1 변환기 셀(1₁-1_N1)의 각각이 인덕터(도시 안 됨)를 포함하는 경우, 셀 입력 전압 V1₁-V1_N1은 개별의 저측 스위치 양단의 전압들이다. 이때 V15는 복수의 인덕터 양단의 총 전압이다.

본원에서 이전에 도 13 내지 도 19(b)을 참조하여 설명된 것처럼 변조 지수 m에 기반하여 각각의 제1 변환기 셀(1₁-1_N1)을 동작(구동)시키는 것은 인덕터 전압 V15로 하여금 사실상 V_IN-(k·V2_TOT/N1)과 V_IN-((k+1)·V2_TOT/N1) 사이에서 가변하게 하는데, 여기서 k는 변조 지수 m의 영향을 받으며 동시에 온-상태인 제1 변환기 셀의 개수와 동일하다. k는 다음의 식에 의해 얻을 수 있을 것이다.

여기서 Round[·]는 중괄호(square bracket) 안의 연산의 결과를 다음으로 낮은 정수로 만드는 수학 함수이며, V_IN은 입력 전압 V_IN의 순시 레벨이고, m은 변조 지수이다. 만약에 예를 들어 입력 전압 V_IN의 순시 레벨이 하나의 DC 링크 전압(V2_TOT/N1)의 레벨보다 낮다면, k=0이고, 이로써 입력 전압 V_IN이 V2_TOT/N1에 도달할 때까지 총 셀 입력 전압 V1_TOT은 0과 V2_TOT/N1 사이에서 변한다. 이런 식으로, 총 셀 입력 전압 V1_TOT은 입력 전압 V_IN의 순시값을 따른다. 다시 말해서, 변환기 셀(1₁-1_N1)은 총 셀 입력 전압 V1_TOT가 입력 전압 V_IN을 추종하도록 총 셀 입력 전압 V1_TOT를 발생(변조)한다. 이런 방식으로 인덕터(15) 양단의 전압 V15는 제어될 수 있다. 이것은 도 12 내지 도 19(a)를 참조하여 이하에 설명된다.

도 19(a)에 도시된 일 실시예에서, 개별의 변환기 셀(1₁-1_N1)은 d=0.625의 듀티 사이클로 동작한다. 이 실시예에서, 변조 지수 m은 0.375인데, 이것은 입력 전압 V_IN의 순시값이 (원하는) 총 DC 링크 전압 V2_TOT에 비해 비교적 낮음을 나타낸다. 위의 수학식을 참조하면, m=0.375이고 N1=4개 변환기 셀일 때 k=1이므로(k=Round[0.375·4]=Round[1.5]=1), m=0.375에서 총 셀 입력 전압 V1_TOT는 V2_TOT/N1과 2·V2_TOT/N1 사이에서 변한다. 즉, 각기 하나 또는 두 개의 변환기 셀이 동시에 온-상태이고, 세 개 또는 두 개의 변환기 셀이 동시에 오프-상태이다. 만약 세 개의 제1 변환기 셀(1₁-1_N1)이 온-상태이면, 총 셀 입력 전압 V1_TOT은 (N1-3)·V2_TOT/N1이다. 즉, N1=4인 이러한 특정의 실시예에서, 총 셀 입력 전압 V1_TOT은 V2_TOT/N1이다. 만약에 변환기 셀(1₁-1_N1) 중 두 개가 온-상태로 동작하면, 총 셀 입력 전압 V1_TOT은 (N1-2)·V2_TOT/N1이다. 인덕터 전압 V15는 이 두 경우에 다음과 같다.

변조 지수 m=0.375는 입력 전압 V_IN의 순시값이 사실상 0.375·V2_TOT에 대응함을 나타내므로, 제1 변환기 셀(1₁-1_N1) 중 세 개가 온-상태일 때에는 인덕터 전압 V15가 정극성(positive)이고, 제1 변환기 셀(1₁-1_N1) 중 두 개가 온-상태일 때에는 인덕터 전압 V15가 부극성(negative)이다. 그러므로 첫 번째 경우, 인덕터 전류 I_IN는 증가하고, 반면에 두 번째 경우에는 인덕터 전류가 감소한다. 총 셀 입력 전압 V1_TOT이 입력 전압 V_IN의 순시값보다 더 낮은 시간 간격에서는, 에너지가 인덕터(15)에 유도성으로 저장되고, 입력 전압 V_IN의 순시 전압 레벨이 총 셀 입력 전압 V1_TOT보다 낮은 시간 간격에서는 인덕터(15)에 저장된 에너지가 오프-상태인 제1 변환기 셀(1₁-1_N1)의 DC 링크 캐패시터로 전달된다. 제1 변환기 셀(1₁-1_N1)의 각각은 하나의 듀티 사이클에 스위치-온 및 스위치-오프되므로, 각각의 제1 변환기 셀(1₁-1_N1)이 주 컨트롤러(4)에 의해 동일한 변조 지수 m을 수신할 때, 각각의 제1 변환기 셀(1₁-1_N1)의 DC 링크 캐패시터(11₁-11_N2)는 균등하게 충전된다.

도 19(b)에 도시된 실시예를 참조하면, 듀티 사이클 d=0.125는 m=0.875의 변조 지수에 대응한다. 이 경우, 입력 전압 V_IN의 순시 전압 레벨은 DC 링크 전압 V2_TOT에 근접한다. m=0.875와 N1=4에서, k=3이므로, 세 개 또는 네 개의 변환기 셀이 동시에 오프-상태이다. 결과적으로, 총 셀 입력 전압 V1_TOT는 제1 변환기 셀(1₁-1_N1) 중 세 개가 오프-상태(단 하나의 변환기 셀만이 온-상태임)인 경우인 (N1-1)·V2_TOT/N1과 제1 변환기 셀(1₁-1_N1) 모두가 오프-상태(온-상태인 변환기 셀이 없음)인 경우의 V2_TOT 사이에서 변한다.

도 20은 입력 전압 V_IN의 입력 전압 V_IN의 한 주기와 이 한 주기 동안의 총 셀 입력 전압 V1_TOT를 개략적으로 예시한다. 도 20에 도시된 실시예는 N1=4인 제1 변환기 셀(1₁-1_N1)과 N₂=4인 DC 링크 캐패시터(11₁-11_N2)를 갖는 제1 전력 변환기(10)에 기반하는 것이다. 도 20에 도시된 것처럼, 입력 전압 V_IN의 순시 전압 레벨에 따라서 총 셀 입력 전압 V1_TOT는 두 개의 전압 레벨 사이를 스위치한다. 이러한 두 개의 전압 레벨 사이의 차이는 사실상 V2_TOT/N1이다. 도 20에서, 점선은 이러한 입력 전압 V_IN의 순시 전압 레벨을 표시하는데, 총 셀 입력 전압 V1_TOT는 이 전압 레벨들 사이에서 스위치한다. 점선으로 표시된 이 입력 전압 V_IN의 순시 전압 레벨과 연관된 듀티 사이클 d와 변조 지수들이 도 20에 도시된다. 도 20에 도시된 총 DC 링크 전압의 파형은 동일한(또는 사실상 동일한) 변조 지수 m을 갖는 각각의 변환기 셀(1₁-1_N1)을 동작시킴으로써 입수될 수 있음을 유의해야 한다. 그러나 이하의 설명을 참조하면, 상이한 변조 지수들을 갖는 각각의 변환기 셀(1₁-1_N1)을 동작시키고, 도 20에 도시된 파형을 얻는 것도 역시 가능하다.

도 21은 도 19(a) 및 도 19(b)를 참조하여 설명된 것처럼 컨트롤러가 각각의 제1 변환기 셀(1₁-1_N1)이 인터리브 방식으로 동작하게 하기 위해 제1 변환기 셀(1₁)의 컨트롤러(14)와 그에 대응하는 다른 변환기 셀(1₂-1_N1)의 컨트롤러가 동기화되는 방법의 일 예를 보여준다. 도 21에서, 참조부호(14)는 도 12에 도시된 것처럼 제1 변환기 셀(1₁)의 컨트롤러를 표시하며, 참조부호(14₂-14_N1)는 그에 대응하는 다른 변환기 셀(1₂-1_N1)의 컨트롤러를 표시한다. 도 19(a) 및 도 19(b)에 도시된 실시예에서, 각각의 변환기 셀(1₁-1_N1)의 구동 사이클은 사전 정의된 순서로 시작한다. 이 경우, 개별 컨트롤러는 도 21에 도시된 것처럼 동기화될 수 있다. 이 실시예에서, 제1 변환기 셀(1₁)의 컨트롤러(14)는 제2 클록 신호 CLK2(이것은 제1 변환기 셀(1₁)에서 온-시간의 시작을 정의하는데 이용됨)를 제1 변환기 셀(1₂)의 컨트롤러(14₂)로 전달하는데, 도 19(a) 및 도 19(b)를 참조하면 이 제1 변환기 셀(1₂)의 컨트롤러(14₂)는 그에 대응하는 구동 사이클을 시작하기 위한 다음 순서이다. 컨트롤러(14₂)는 제2 클록 신호 CLK2₂(이것은 제1 변환기 셀(1₂)에서 온-시간의 시작을 정의하는데 이용됨)을 컨트롤러(14₃)으로 전달하고, 컨트롤러(14₃)는 제2 클록 신호 CLK2₃(이것은 제1 변환기 셀(1₃)에서 온-시간의 시작을 정의하는데 이용됨)을 컨트롤러(14_N1)으로 전달한다. 제2 클록 신호 CLK2-CLK2₃는 절연 장벽(isolation barriers)(16₁-16₃)을 통해 하나의 컨트롤러에서 다른 컨트롤러로 전달되는데, 절연 장벽은 컨트롤러(14₁-14_N1)를 갈바닉 절연하는 것으로 변압기, 옵토커플러(optocoupler) 등을 포함한다.

만약 개개의 컨트롤러(14₁-14_N1)가 도 21에 도시된 것처럼 동기화된다면, 제1 변환기 셀(1₁)의 컨트롤러(14)는 도 16 및 도 18을 참조하여 설명된 것처럼 구현될 수 있다. 다른 컨트롤러(14₂-14_N1)의 PWM 컨트롤러(142)는 도 22에 도시된 것처럼 구현될 수 있다. 도 22에 도시된 PWM 컨트롤러(142)는 도 18에 도시된 PWM 컨트롤러(142)의 수정안이다. 도 22에 도시된 PWM 컨트롤러는 주파수 분할기(144)를 대신하여 추가의 지연 요소(149)가 존재한다는 점에서 도 18에 도시된 것과 상이한데, 이 추가의 지연 요소(149)는 다른 컨트롤러로부터 제2 클록 신호 CLK2_i _- ₁를 수신하고, 이 수신된 제2 클록 신호 CLK2_i _-1 및 개개의 변환기 셀(1₁-1_N1)의 구동 사이클 사이의 원하는 시간 오프셋(도 19(a) 및 조 19(b)에서 Tp/4)에 기반하여 제2 클록 신호 CLK2_i를 발생한다. 도 22에서, CLK2_i _- ₁는 개별 컨트롤러에 의해 수신되는 제2 클록 신호를 표시한다. 만약에 예를 들어 도 22에 도시된 PWM 컨트롤러가 도 21에 도시된 컨트롤러(14₃)의 PWM 컨트롤러라면, CLK2_i _- ₁는 컨트롤러(14₂)로부터 수신된 클록 신호 CLK2이고, CLK₂는 온-시간의 시작과 종료를 제어하기 위해 변환기 셀(1₂)에서 이용되는 제어 신호이다.

개개의 변환기 셀이 동일한 듀티 사이클에서 동작하는 전술의 제1 변환기 셀(1₁-1_N1)의 인터리브 동작은 직렬연결된 제1 변환기 셀(1₁-1_N1)을 동작시키는 한 가지 방법일 뿐이다. 이 실시예에서, 변환기 셀의 각각은 PWM 방식(스위칭 주파수 fp에서)으로 동작하므로, 각각의 변환기 셀은 각각의 듀티 사이클에서 특정 시간 기간에 대해 온-상태이고 특정 시간 기간에 대해서는 오프-상태이다. 즉, 개개의 변환기 셀은 동일한 동작 모드에서 동작한다. 다른 실시예에 따르면, 하나의 구동 사이클에서, 제1 변환기 셀(1₁-1_N1) 증 단 하나의 변환기 셀만이 변조 지수에 기반하여 PWM 방식으로 동작하는 반면, 다른 제1 변환기 셀은 완전한 하나의 구동 사이클 지속기간 내내 온-상태이거나 또는 오프-상태이다. 그러므로 변환기 셀의 각각은 상이한 세 개의 모드, 즉, PWM 모드, 온-상태(온-모드) 및 오프-상태(오프-모드) 중 하나에서 동작한다. 하나의 구동 사이클 동안 하나의 변환기 셀의 온-상태는 대응하는 변환기 셀의 1의 듀티 사이클(및 0의 변조 지수)에 대응하고, 하나의 구동 사이클 동안 하나의 변환기 셀의 오프-상태는 대응하는 변환기 셀의 0의 듀티 사이클(및 1의 변조 지수)에 대응한다. 즉, 하나의 셀을 PWM 방식으로 동작시키고 다른 셀을 온-상태 또는 오프-상태로 동작시키는 것은 개개의 셀을 각각 상이한 사이클 및 변조 지수에서 동작시키는 것에 대응한다. 일반적으로 개개의 변환기 셀(1₁-1_N1)의 변조 지수 m₁-m_N1는 다음과 같이 선택된다.

여기서 N1=N2이고, V_IN은 입력 전압 V_IN의 순시 레벨이며, m_i는 하나의 변환기 셀의 변조 지수이고, V2_i는 대응하는 DC 링크 전압이며, m은 전력 변환기의 총 변조 지수이고, V2_TOT는 총 DC 링크 전압의 전압 레벨이다. 만약에 개개의 DC 링크 전압 V2₁-V2_N2이 사실상 동일하며 V2_TOT/N1와 같다면, 다음과 같다.

개개의 변환기 셀을 상이한 변조 지수에서 동작시키는 것은 도 23을 참조하여 설명된다. 도 23은 개개의 제 1 변환기 셀에서 저측 스위치의 구동 신호 S12_L-S12_LN1의 시간 흐름도를 도시하는데, 구동 신호 S12_L-S12_LN1의 신호 레벨은 위에 설명된 것처럼 개개의 제1 변환기 셀(1₁-1_N1)의 동작 상태를 나타낸다.

설명을 위해, m=0.625이고 N1=4인 것으로 가정된다. 4·0.625=2.5=1+1+0+0.5이므로, 전력 변환기(10)의 m=0.625의 총 변조 지수는 1의 변조 지수(0의 듀티 사이클)에서 두 개의 변환기 셀을 동작시킴으로써 얻을 수 있는데, 이때 하나의 변환기 셀은 0의 변조 지수(1의 듀티 사이클)에서 동작시키고, 또 하나의 변환기 셀은 0.5의 변조 지수(0.5의 듀티 사이클)에서 동작시킨다. 이것은 도 23에 예시된다. 도 23에 도시된 제1 구동 사이클에서, m₁=0.5, m₂=m₃=1, m_N1=0인데, 즉, 변환기 셀은 d₁=0.5(=1-m₁=1-0.5)의 듀티 사이클에서 PWM 방식으로 동작하고, 변환기 셀(1_`, 1₃)은 오프-상태에서 동작하고 변환기 셀(1_N1)은 온-상태에서 동작한다. 다음 구동 사이클에서, 1, 1, 0 및 0.5의 변조 지수가 다른 방식으로 변환기 셀에 배정될 수 있다(도 23에 예시된 것처럼). 그러나 몇 개의 구동 사이클에 대해 동일한 변조 지수를 갖는 변환기 셀의 각각을 동작시키는 것도 가능하다.

도 23에서 듀티 사이클 d=0.375처럼 제1 전력 변환기(10)의 총 듀티 사이클은 제1 변환기 셀의 각각의 평균 듀티 사이클을 표시하는데, 이것은 다음과 같다.

여기서 d_i는 각각의 제1 변환깃 셀의 개별 듀티 사이클을 표시한다. 도 19(a) 및 도 19(b)에 도시된 실시예에서, 개개의 변환기 셀은 동일한 듀티 사이클과 동일한 변조 지수를 갖는데, 이것은 각기 총 듀티 사이클과 총 변조 지수이다.

도 24는 다중 셀 변환기가 사인파형 전압을 입력 전압 V_IN으로서 수신할 때 도 12에 도시된 유형의 IS 토폴로지를 갖는 다중 셀 변환기에서 이용될 수 있는 변환기 셀(1_i)의 일 실시예를 도시한다. 즉, 도 12에 도시된 변환기 셀의 각각은 도 24에 도시된 유형의 변환기 셀로 대체될 수 있다. 도 24에서, V1_i는 셀 입력 전압을 표시하고, V2_i는 연관된 DC 링크 캐패시터(11_i)에서의 DC 링크 전압을 표시하며, I1_i는 셀 출력 전류(이것은 DC 링크 캐패시터(11_i)가 연결되는 회로 노드로의 전류임)를 표시한다.

도 24를 참조하면, 변환기 셀(1_i)은 두 개의 하프-브릿지(17, 18)를 갖는 브릿지 회로를 포함한다. 각각의 하프-브릿지(17, 18)는 고측 스위치(17_H, 18_H)와 저측 스위치(17_L, 18_L)를 포함한다. 각각의 하프-브릿지(17, 18)의 고측 스위치(17_H, 18_H)와 저측 스위치(17_L, 18_L)의 부하 경로는 직렬로 연결되는 반면, 이러한 직렬 회로는 각각 DC 링크 캐패시터(11_i)와 병렬로 연결된다. 각각의 하프-브릿지(17, 18)는 탭(tap)을 포함하는데, 이것은 개별의 하프-브릿지(17, 18)의 고측 스위치(17_H, 18_H)와 저측 스위치(17_L, 18_L)의 부하 경로에 대해 공통인 회로 노드이다. 제1 변환기 셀(1_i)의 제1 셀 입력 노드는 제1 하프-브릿지(17)의 탭에 연결되고, 제1 변환기 셀(1_i)의 제2 셀 입력 노드는 제2 하프-브릿지(18)의 탭에 연결된다. 도 24에 도시된 토폴로지는 이후에 풀-브릿지 토폴로지로서 언급될 것이다.

IS 토폴로지를 가지면서 도 24에 도시된 유형의 제1 변환기 셀과 함께 구현된 제 변환기(10)는 전력 그리드로부터 제공되는 사인파형 전압을 직접 처리하므로, 손실을 유발할 수 있는 정류기 회로(100)(도 11 참조)를 필요로 하지 않는다. 풀-브릿지 토폴로지를 갖는 변환기 셀(1_i)을 동작시키는 몇 가지 방식이 존재한다. 이러한 두 가지 동작 방식이 도 25(a)와 도 25(b)를 참조하여 아래에 설명된다. 도 25(a) 및 도 25(b)의 각각에서 입력 전압 V_IN의 하나의 주기 동안의 입력 전압 V_IN의 시간 흐름도, 고측 및 저측 스위치(17_H-18_L)의 구동 신호 S17_H-S18_L의 시간 흐름도가 개략적으로 예시된다.

도 25(a)를 참조하면, 변환기 셀(1_i)은 사인파형의 입력 전압 V_IN의 정극성의 반파장(half-wave)과 부극성의 반파장에서 상이하게 동작한다. 그러나 각각의 반파장 내에서 변환기 셀(1_i)의 동작은 하나의 전자 스위치와 하나의 정류기 요소를 각기 포함하는 도 12에 도시된 변환기 셀(1₁-1_N) 중 하나의 동작과 매우 유사하다. 각각의 반파장 동안에 두 하프-브릿지(17, 18) 중 하나의 두 개의 스위치는 PWM 방식으로 동작하는 반면, 두 하프-브릿지(17, 18) 중 다른 하나의 두 개의 스위치는 반파장의 지속기간 동안에 사전 정의된 동작 상태이다. 즉, 하나의 하프-브릿지의 두 스위치는 위에서 설명된 스위칭 주파수 fp에서 스위치되는 반면, 다른 하프-브릿지의 두 스위치는 하나의 반파장에 한 번만(반파장의 시작시에) 스위치된다. 입력 전압 V_IN의 정극성의 반파장 동안, 제2 하프-브릿지(18)의 고측 스위치(18_H)는 오프-상태이고 저측 스위치(18_L)는 온-상태이다. 이러한 정극성 반파장 동안에 제1 하프-브릿지(17)의 저측 스위치(17_L)는 도 12에 도시된 변환기(1₁)의 스위칭 요소(12)처럼 PWM 모드에서 동작하고, 제1 하프-브릿지(17)의 고측 스위치(17_H)는 도 12에 도시된 고측 스위치(정류기 요소)(13)처럼 동작한다. 즉, 고측 스위치(17_H)는 PWM 방식으로 동작하지만 저측 스위치(17_L)에 대해 상보적이다. 입력 전압 V_IN의 부극성의 반파장 동안, 제1 하프-브릿지(17)의 고측 스위치(17_H)는 오프-상태이고, 제1 하프-브릿지(17)의 저측 스위치(17_L)는 온-상태이다. 제2 하프-브릿지(18)의 저측 스위치(18_L)는 도 12에 도시된 제1 변환기(1₁)의 스위칭 요소(12)처럼 PWM 방식으로 동작한다. 고측 스위치(18_H)는 도 12에 도시된 고측 스위치(13)처럼 동작한다. 즉, 고측 스위치는 저측 스위치에 상보적으로 PWM 방식으로 동작한다. 하나의 하프-브릿지의 스위치를 PWM 모드에서 상보적으로 동작시킴으로써, 두 개의 스위치는 동시에 스위치-온되지 않는다. 이 실시예에서, 두 개의 고측 스위치(17_H, 18_H)는 예컨대 다이오드처럼 정류기 요소로 대체될 수도 있다.

도 25(a)에 도시된 실시예에서, 제1 하프-브릿지(17)는 하나의 반파장(이 실시예에서는 정극성 반파장)에서 PWM 방식으로 동작하고, 제2 하프-브릿지(18)는 다른 반파장(이 실시예에서는 부극성 반파장)에서 PWM 방식으로 동작한다. 도 25(b)를 참조하여 설명되는 동작의 다른 방식에서는 두 하프-브릿지(17, 18) 중 하나만이 PWM 방식으로 동작하는 반면에, 다른 하프-브릿지는 입력 전압 V_IN의 주파수에서 동작하여 이 다른 하프-브릿지가 각각의 반파장에서 한 번만 스위치한다. 이러한 방식의 동작을 이후에는 토템 폴 변조(totem pole modulation)로 지칭할 것이다. 토템 폴 변조는 PWM 모드에서 동작하는 하프-브릿지를 낮은 스위칭 손실 측면에서 최적화하게 하고, 다른 하프-브릿지를 낮은 도전 손실 측면에서 최적화하게 한다. 오로지 설명의 편의상, 제1 하프-브릿지(17)는 스위칭 주파수가 18kHz 이상일 수 있는 PWM 모드에서 동작하는 반면에 제2 하프-브릿지(18)는 입력 전압 V_IN의 주파수의 두 배인 주파수에서 동작하는 것으로 가정한다.

도 25(b)를 참조하면, 정극성의 반파장에서, 변환기 셀(1₁)은 위에서 도 25(a)를 참조하여 설명된 것처럼 동작한다. 즉, 저측 스위치(17_L)는 변환기 셀(1_i)의 변조 지수 m_i와 듀티 사이클 d_i(=1-m_i)에 각기 기반하여 PWM 방식으로 동작하고, 고측 스위치(17_H)는 상보적으로 스위치한다. 제2 하프-브릿지(18)의 고측 스위치(18_H)는 오프이고, 그에 대응하는 저측 스위치(18_L)는 온이다. 부극성의 반파장에서, 개별 스위치의 구동 체계는 정극성 반파장과 비교해 "반전"된다. 즉, 고측 스위치(17_H)는 변환기 셀(1_i)의 변조 지수 m_i와 듀티 사이클 d_i(=1-m_i)에 각기 기반하여 PWM 방식으로 동작하고, 저측 스위치(17_L)는 상보적으로 스위치한다. 제2 하프-브릿지(18)의 고측 스위치(18_H)는 온이고, 그에 대응하는 저측 스위치(18_L)는 오프이다.

도 24를 참조하면, 컨트롤러(19)는 하프-브릿지(17, 18)의 동작을 제어한다. 이 컨트롤러(19)는 개별 고측 및 저측 스위치(17_H-18_L)에 대해 구동 신호 S17_H, S17_L, S18_H, S18_L을 발생한다. 위에서 도 12를 참조하여 설명된 컨트롤러(14)처럼, 컨트롤러(19)는 주 컨트롤러(4)에 의해 수신된 변조 지수 m_i에 기반하여 개별 스위치(17_H-18_L)를 제어한다. 주 컨트롤러(14)는 도 13 및 도 14를 참조하여 설명된 것처럼 구현될 수 있다. 입력 전압 V_IN이 도 23에 도시된 사인파형의 전압처럼 교류 전압일 때, 주 컨트롤러에 의해 발생되는 변조 신호 m와 m_i는 각기 -1과 +1 사이에서 변하는 교류 신호이다.

도 26(a)와 도 26(b)는 변조 지수 m에 기반하여 도 24에 도시된 변환기 셀(1_i)의 하프-브릿지(17, 18)를 제어하도록 구성된 컨트롤러(19)의 두 가지 실시예를 도시한다. 도 26(a)는 도 25(a)s에 도시된 변조 체계에 따라서 두 개의 하프-브릿지를 제어하도록 구성된 컨트롤러의 일 실시예를 도시하고, 도 26(b)는 도 25(b)에 도시된 변조 체계에 따라서 두 개의 하프-브릿지(17, 18)를 제어하도록 구성된 컨트롤러의 일 실시예를 도시한다.

도 26(a)를 참조하면, 컨트롤러(19)는 제1 듀티 사이클 d17을 수신하고 이 제1 듀티 사이클 d17에 기반하여 제1 하프-브릿지(17)의 고측 스위치(17_H)와 저측 스위치(17_L)를 구동하는 제1 PWM 컨트롤러(191)를 포함한다. 컨트롤러(19)는 제2 듀티 사이클 d18을 수신하고 이 제2 듀티 사이클 d18에 기반하여 제2 하프-브릿지(18)의 고측 스위치(18_H)와 저측 스위치(18_L)를 구동하도록 구성된 제2 PWM 컨트롤러(192)를 더 포함한다. 컨트롤러(19)는 다음과 같이 제1 및 제2 듀티 사이클 d17, d18을 발생하도록 구성된다.

그러므로 입력 전압 V_IN의 정극성 반파장과 변조 지수의 정극성 반파장(이것은 사실상 입력 전압 V_IN와 동상임) 동안에, 저측 스위치(18_L)는 온이고(d18=1), 고측 스위치(18_H)는 오프이며, 제1 하프-브릿지(17)의 저측 스위치(17_L)는 변조 지수 m_i에 의해 정의된 듀티 사이클 d17로 스위치-온 및 스위치-오프되고, 고측 스위치(17_H)는 저측 스위치(17_L)에 상보적으로 스위치-온 및 스위치-오프된다. 부극성 반파장 동안에는, 제1 하프-브릿지(17)의 저측 스위치(17_L)가 온이고(d17=1), 고측 스위치(17_H)는 오프이며, 제2 하프-브릿지의 저측 스위치(18_L)는 변조 지수 m_i에 의해 정의된 듀티 사이클 d18로 스위치-온 및 스위치-오프되고, 고측 스위치(18_H)는 저측 스위치(18_L)에 상보적으로 스위치-온 및 스위치-오프된다.

제1 듀티 사이클 d17은 변조 지수 m_i를 제1 승산기(193)을 이용해 -1과 곱하고, 제1 승산기(193)의 하향 방향으로 연결된 가산기를 이용해 위에서 곱한 결과에 +1을 더한 뒤, 제한기(limiter)(195)를 이용해 가산기(194)의 출력 신호를 0과 +1사이의 범위로 제한함으로써 발생될 수 있다. 제1 듀티 사이클 d17은 제한기(195)의 출력에서 이용 가능하다. 제2 듀티 사이클 d18은 제2 가산기(196)를 이용해 변조 신호 m_i에 1을 더하고, 제2 가산기(196)의 출력 신호를 제2 제한기(197)를 이용해 0과 1 사이의 범위로 제한함으로써 발생될 수 있다. 제2 듀티 사이클 d18은 제2 제한기(197)의 출력에서 이용 가능하다.

도 26(b)에 도시된 컨트롤러(19)는 다음과 같이 제1 및 제2 듀티 사이클 d17, d18을 발생하도록 구성된다.

그러므로 입력 전압 V_IN의 정극성 반파장과 변조 지수의 정극성 반파장(이것은 사실상 입력 전압 V_IN와 동상임) 동안에, 저측 스위치(18_L)는 온이고(d18=1), 고측 스위치(18_H)는 오프이며, 제1 하프-브릿지(17)의 저측 스위치(17_L)는 변조 지수 m에 의해 정의된 듀티 사이클 d17로 스위치-온 및 스위치-오프되고, 고측 스위치(17_H)는 저측 스위치(17_L)에 상보적으로 스위치-온 및 스위치-오프된다. 부극성 반파장 동안에는, 저측 스위치(18_L)가 오프이고(d18=0), 고측 스위치(18_H)는 온이며, 제1 하프-브릿지(17)의 고측 스위치(17_H)는 변조 지수 m_i에 의해 정의된 듀티 사이클 d17로 스위치-온 및 스위치-오프되고, 저측 스위치(17_L)는 고측 스위치(17_H)에 상보적으로 스위치-온 및 스위치-오프된다.

제2 듀티 사이클 d18은 변조 지수를 0과 비교하는 임계 검출기(198)를 이용해 변조 지수 m_i의 극성을 간단히 검출함으로써 발생될 수 있다. 임계 검출기(198)의 출력에서 이용 가능한 제2 듀티 사이클 d18은 듀티 사이클 m1이 0을 초과하는 경우에 1이고, 변조 지수 m_i가 0 미만인 경우에는 0이다. 제1 듀티 사이클은 감산기를 이용해 제1 임계 검출기의 출력, 즉, 제2 듀티 사이클로부터 변조 지수 m_i를 감산함으로써 입수될 수 있다. 다시 말해서, 이 실시예에서 d17=1-d18이다. 도 26(a)와 도 26(b)에 도시된 제1 및 제2 PWM 컨트롤러(191, 192)의 각각은 이전에 도 18과 도 22를 참조하여 설명된 PWM 컨트롤러(142)와 마찬가지로 구현될 수 있다. PWM 컨트롤러(191)의 경우, 도 18에 도시된 듀티 사이클 d₁이 제1 듀티 사이클 d17에 대응하고, 도 18에 도시된 구동 신호 S12_L은 저측 스위치의 구동 신호 S17_L에 대응하며, 구동 신호 S12_H는 고측 스위치의 구동 신호 S17_H에 대응한다. 제2 PWM 컨트롤러(192)의 경우와 동등하게, 도 18에 도시된 듀티 사이클 d₁은 제2 듀티 사이클 d18에 대응하고, 구동 신호 S12_L은 저측 스위치의 구동 신호 S18_L에 대응하며, 구동 신호 S12_H는 고측 스위치의 구동 신호 S18_H에 대응한다.

이전의 설명을 참조하면, 교류 입력 전압을 수신하고 도 24 내지 도 26을 참조하여 설명된 유형의 제1 변환기 셀(1₁-1_N1)을 포함하는 제1 전력 변환기(10)는 입력 전압 V_IN의 정극성 반파장에서 도 12에 도시된 제1 전력 변환기(10)와 마찬가지로 동작하고, 입력 전압 V_IN의 부극성 반파장에서는, 제1 변환기 셀이 부극성 반파장 동안에 도 24에 도시된 예컨대 전압 V1_i같은 셀 입력 전압이 부극성이도록 예컨대 DC 링크 캐패시터(11_i)같은 DC 링크 캐패시터를 셀 입력에 연결하는 것과 유사한 방식으로 동작한다.

입력 전압 V_IN의 한 주기 동안 제1 전력 변환기(10)의 동작의 한 방식이 도 27에 예시된다. 정극성 반파장 동안에, 이 동작은 도 20을 참조하여 설명된다. 입력 전압 V_IN의 부극성 반파장 동안, 총 셀 입력 전압 V1_TOT은 부극성 전압 레벨들 사이에서 변하는데, 이때 이 전압 레벨들 중 두 레벨 사이의 차이는 V2_TOT/N2이다. 부극성 반파장 동안, 입력 전류 기준 신호 I_IN _{_REF}와 결과적으로 입력 전류 I_IN은 부극성이다. 그러나 DC 링크 전압 V2₁-V2_N2은 정극성이다. 개개의 변환기 셀(1₁-1_N1)은 도 19(a) 및 도 19(b)를 참조하여 설명된 것과 동일한 동작 모드로 동작하거나 또는 도 23을 참조하여 설명된 것과 상이한 모드로 동작할 것이다.

IS 토폴로지를 갖는 제1 전력 변환기(10)는 정류된 사인파형 전압 또는 사인파형 전압을 입력 전압 V_IN으로서 수신하도록 제한되지 않는다. 전력 변환기(10)는 입력 전압 V_IN으로서 직류 전압과 함께 동작할 수도 있다. 이 경우, 제1 전력 변환기는 입력 전압 V_IN의 전압 레벨보다 더 낮은 전압 레벨을 각기 갖는 복수의 DC 링크 전압(11₁-11_N2)을 발생한다. 그래도 총 DC 링크 전압 V2_TOT의 레벨은 입력 전압의 전압 레벨보다 더 높을 수 있다. 입력 전압 V_IN인 직류 전압의 파형은 도 2(c)에 개략적으로 예시된다. 다중 셀 입력 전압 V_IN과 도 24에 도시된 변환기 셀과 함께 구현된 다중 셀 변환기는 정극성 전압 또는 부극성 전압을 입력 전압으로서 수신할 수 있다.

제1 전력 변환기(10)가 입력 전압 V_IN으로서 오로지 직류 전압과 함께 동작하는 경우, 주 컨트롤러(4)는 도 28에 도시된 것처럼 단순화될 수 있다. 도 29에 도시된 주 컨트롤러(4)는 도 14에 도시된 주 컨트롤러에 기반하며, 추가의 승산기(414)가 생략된다는 점에서 도 14에 도시된 주 컨트롤러와 상이하다. 입력 전류 기준 신호 I_IN _{_REF}는 승산기(412)의 출력 신호 A 또는 선택 사양의 제산기(413)의 출력 신호 C에 각기 대응한다. 이 실시예에서, 선택 사양의 제산기의 입력 신호 B는 V_{IN_MAX}인데, 이것은입력 전압 V_IN의 전압 레벨을 표시한다.

도 29는 개개의 변환기 셀(1₁-1_N1)이 다중 셀 변환기의 입력 IN1, IN2에서 병렬연결된 셀 입력을 갖는 다중 셀 변환기(10)의 일 실시예를 도시한다. 즉, 각각의 변환기 셀(1₁-1_N1)은 제1 입력 노드 N1에 연결된 제1 셀 입력 노드를 갖고 각각의 변환기 셀(1₁-1_N1)은 제2 입력 노드 N2에 연결된 제2 셀 입력 노드를 가짐으로써 각각의 변환기 셀(1₁-1_N1)이 입력 전압 V_IN을 수신하도록 한다. 도 29에 도시된 다중 셀 변환기의 토폴로지는 이루에 IP(Input Parallel) 토폴로지로 지칭될 것이다.

도 29에 도시된 실시예에서, 변환기 셀(1₁-1_N1)은 풀-브릿지 토폴로지로 구현되는데, 여기서 변환기 셀(1₁)만이 상세히 도시된다. 그러나 도 12에 도시된 부스트 변환기 토폴로지가 마찬가지로 이용될 수도 있다. 도 29에 도시된 IP 토폴로지를 갖는 다중 셀 변환기는 도 29에 도시된 변환기에서 복수의 변환기 셀(1₁-1_N1)의 각각이 인덕터를 포함한다는 점에서 도 12에 도시된 IS 토폴로지를 갖는 다중 셀 변환기와 상이하다. 셀(1₁)에 도시된 것처럼, 각각의 셀 내의 인덕터(15₁)는 예컨대 제1 셀 입력 노드같은 하나의 셀 입력 노드와 두 개의 하프-브릿지(17, 18)를 갖는 브릿지 회로 사이에 연결된다. 이러한 변환기 셀의 셀 입력 전압 V1₁-V1_N1은 하프-브릿지의 탭 사이의 전압이다. 이것은 도 24에 도시된 변환기 셀(1_i)과 대응한다.

도 29에 도시된 IP 토폴로지를 갖는 다중 셀 전력 변환기(10)에서, 각각의 제1 변환기 셀(1₁-1_N1)은 자신의 DC 링크 전압 V2₁-V2_N1을 제어(조정)하도록 구성된다. 이를 위해서, 변환기 셀(1₁-1_N1)의 각각은 컨트롤러를 포함하는데, 도 29에는 오로지 변환기 셀(1₁)의 컨트롤러(4₁)만이 도시된다. 이러한 컨트롤러의 각각은 도 13 및 도 14에 도시된 주 컨트롤러(4)에 부합하게 구현될 수 있는데, 개개의 변환기 셀(1₁-1_N1) 내의 컨트롤러들이 DC 링크 전압 V2₁-V2_N1의 각각을 나타내는 신호들을 수신하지 않고 오로지 개별의 변환기 셀의 DC 링크 전압을 나타내는 하나의 신호와 변환기 셀의 원하는 레벨을 나타내는 하나의 신호만을 수신한다는 점이 차이가 있다. 변환기 셀(1₁)의 컨트롤러(4₁)의 일 실시예는 도 30에 도시된다. 다른 변환기 셀의 컨트롤러도 동등하게 구현된 수 있을 것이다.

도 30에 도시된 컨트롤러(4₁)는 도 14에 도시된 주 컨트롤러(4)에 기반하며, 이것이 오로지 하나의 변환기 셀(1₁)만을 위해 변조 지수 m₁를 출력한다는 점에서 도 14에 도시된 주 컨트롤러와는 상이하다. 또한, 이 변조 지수 m₁는 개개의 변환기 셀의 DC 링크 전압 신호 V2₁ _{_M}과 개개의 변환기 셀의 DC 링크 전압 기준 신호 V2_{1_REF}, 그리고 선택 사양으로서 입력 전압 V_IN의 순시 전압 레벨에 기반하여 계산된다. 도 30에 도시된 컨트롤러(4₁)에서, 도 14에 도시된 컨트롤러(4)의 성분에 재응하는 성분들은 동일한 참조부호를 갖지만 첨자지수 "1"이 추가되어 있다. 컨트롤러(4₁)의 동작과 관련하여서는 도 14의 설명을 참조한다. 도 30에 도시된 승산기(414₁)는 다중 셀 변환기(10)의 입력 전압 V_IN이 직류 전압일 때 생략될 수 있다. 이 경우, 제산기의 입력 신호 B는 V_{IN_MAX}에 대응한다.

도 29에 도시된 변환기 셀(1₁)에서 알 수 있듯이, 각각의 변환기 셀(1₁-1_N1)의 스위치 컨트롤러(셀((1₁)에서 도면부호(19))는 대응하는 컨트롤러(셀((1₁)에서 도면부호(41))로부터 변조 지수(셀((1₁)에서 m₁)를 수신하고, 변조 지수 m₁에 기반하여 변환기 셀에서 스위치(셀((1₁)에서 도면부호(17_H-18_L))를 제어한다. 개개의 주 컨트롤러(4₁)가 변환기 셀(1₁-1_N1)에 구현될 수 있다. 변환기 셀(1₁)의 주 컨트롤러(4₁)와 스위치 컨트롤러(19₁)를 디지털적으로 구현하는 경우, 주 컨트롤러(4₁)와 스위치 컨트롤러(19₁)는 하나의 신호 처리기에 구현될 수 있을 것이다.

도 31은 OP 토폴로지를 갖는 제2 전력 변환기(20)의 일 실시예을 도시하는데, 다시 말해서 개개의 변환기 셀(2₁-2_N3)의 셀 출력이 출력 OUT1, OUT2에서 병렬로 연결되는 토폴로지를 갖는다. 도 31에는 오로지 하나의 변환기 셀 즉, 변환기 셀(2₁)만이 상세히 도시된다. 다른 변환기 셀(2₂-2_N3)도 동등하게 구현될 수 있다.

변환기 셀(1₁)은 플라이백 변환기 토폴로지(flyback converter topology)로 구현된다. 즉, 변환기 셀(2₁)이 전자 스위치(202)와 변압기(201)의 1차 권선(201_p)을 갖는 직렬 회로를 포함하되, 이 직렬 회로는 DC 링크 전압 V2₁을 수신하도록 DC 링크 캐패시터(11₁)와 병렬로 연결된다. 2차 권선(201_S)은 1차 권선(201_p)과 유도성으로 결합된다. 정류기 회로(203)는 2차 권선(201_S)에 접속되어, 셀 출력 및 출력 OUT1에 각기 셀 출력 전류 I2₁을 제공한다. PWM 컨트롤러(204)는 출력 전류 신호 I2_{1_M}와 출력 전류 기준 신호 I2₁ _{_REF}를 수신한다. 출력 전류 신호 I2₁ _{_M}는 출력 전류 I2₁의 순시 전류 레벨(실제값)을 나타낸다. 출력 전류 기준 신호 I2₁ _{_REF}는 출력 전류 I2₁의 원하는 전류 레벨을 나타낸다. 출력 전류 기준 신호 I2₁ _{_REF}는 부하의 전력 소비가 변할 수 있으므로 시간에 따라 변할 수 있다. 이 토폴로지에서, 변압기(219)는 셀 입력과 셀 출력 사이에 갈바닉 절연을 제공한다.

PWM 컨트롤러(204)는 전자 스위치(202)를 구동하는 PWM구동 신호 S202를 발생하도록 구성된다. 출력 전류 기준 신호 I2₁ _{_REF}와 출력 전류 신호 I2₁ _{_M}에 기반하여, PWM 컨트롤러(201)는 출력 전류 I2₁이 기준 신호 I2₁ _{_REF}에 의해 정의되는 전류 레벨과 적어도 거의 동일한 전류 레벨을 갖도록 PWM구동 신호 S202의 듀티 사이클을 제어한다. PWM구동 신호 S202의 스위칭 주파수는 전술한 변환기 셀(1₁-1_N1)의 스위칭 주파수와 동일한 범위 내에 있는데, 즉, 18kHz와 수 100lHz 사이의 범위 내에 있다. 듀티 사이클은 하나의 구동 사이클에서 전자 스위치(202)의 온-시간과 그 구동 사이클의 지속기간 사이의 비율이다. 전자 스위치(202)의 온-시간은 하나의 구동 사이클에서 전자 스위치(202)가 스위치-온되는 시간이다. 전자 스위치(202)의 하나의 구동 사이클의 지속기간은 스위칭 주파수의 역수이다.

전술되고 이후에도 설명되는 다른 전자 스위치와 유사한 전자 스위치(202)는 종래의 전자 스위치로 구현될 수 있는데, 예를 들면, MOSFET, IGBT, JFET, BJT, HEMT로 구현될 수 있으며, 특히 GaN HEMT 또는 그와 유사한 것들로 구현될 수 있다.

도 32(a)는 도 31에 도시된 다중 셀 변환기(20)에 이용될 수 있는 또 다른 유형의 변환기 셀을 도시한다. 도 32에 도시된 변환기 셀(2_i)(여기서 i는 순서를 나타내는 숫자 1 내지 N3 중 임의의 수를 표시함)는 이중 활성 브릿지(DAB;dual active bridge) 토폴로지로 구현된다. 이러한 토폴로지는 2012년 2월 5-9일에 열린 Applied Power Electronics Conference and Exposition(APEC) 2012 제27차 연차 IEEE의 1067-1074페이지에 실린 Everts J., Krismer F., Van den Keybus J., Driesen J., Kolar J.W.의 "Comparative evaluation of soft-switching, bidirectional, isolated AC/DC converter topologies"에서 도 2(a) 및 도 2(b)에 개시되어 있으며, 이 내용은 전반적으로 본원에서 참조로 개시된다. 도 32는 위의 Everts 등의 인용 문헌에 개시된 것처럼 "풀 브릿지-풀 브릿지 DAB 토폴로지"로 구현된 변환기 셀(2_i)의 일 실시예를 도시한다.

도 32(a)를 참조하면, 변환기 셀(2_i)은 두 개의 하프-브릿지를 갖는 제1 (풀-)브릿지 회로를 포함하는데, 각각의 하프-브릿지는 고측 스위치(211, 213)와 저측 스위치(212, 214)를 포함한다. 제1 브릿지 회로의 하프-브릿지는 개개의 DC 링크 전압 V2_i을 수신하는 셀 입력 노드 사이에 연결된다. 유도성 저장 요소(221)와 변압기(219)의 1차 권선(219_p)으로 이루어진 직렬 회로는 두 개의 하프-브릿지(211, 212, 213, 214)의 출력 노드 사이에 각각 연결된다. 하나의 하프-브릿지의 출력 노드는 하프-브릿지의 고측 스위치(211, 213)와 저측 스위치(212, 214)에 공통인 회로 노드이다. 변압기(219)는 셀 입력과 셀 출력 사이에 갈바닉 절연을 제공하는데, 셀 출력은 전력 변환기 회로의 출력 OUT1, OUT2에 연결된다. 변압기(219)는 1차 권선(219_p)과 유도성으로 결합되는 2차 권선(219_s)을 포함한다. 도 31(a)에서 1차 권선(219_p)과 병렬로 그려진 추가의 유도성 저장 요소(220)는 변압기(219)의 자화 인덕턴스(magnetizing inductance)를 나타낸다.

고측 스위치(215, 217)와 저측 스위치(216, 218)를 각기 포함하고 있는 두 개의 하프-브릿지를 갖는 제2 브릿지 회로는 셀 출력의 셀 출력 노드와 2차 권선(219_s) 사이에 결합된다. 이 하프-브릿지(215, 217, 216, 218)의 각각은 입력을 포함하고, 이 입력은 개개의 하프-브릿지의 고측 스위치(215, 217)와 저측 스위치(216, 218)에 공통인 회로 노드이다. 제2 브릿지 회로의 제1 하프-브릿지(215, 216)는 2차 권선(219_s)의 제1 노드에 연결되고, 제2 브릿지 회로의 제2 하프-브릿지(217, 218)의 입력은 2차 권선(219_s)의 제2 노드에 연결된다. 제2 브릿지 회로의 하프-브릿지는 각각 셀 출력 노드 사이에 연결된다.

도 8에 도시된 제1 및 제2 브릿지 회로의 스위치(211-214, 215-218)는 스위치와 병렬로 연결된 예컨대 다이오드같은 정류기 요소(프리휠링(freewheeling) 요소)를 포함하도록 구현될 수 있다. 이 스위치들은 공지의 전자 스위치로 구현될 수 있는데, 예를 들면, MOSFET, IGBT, JFET, HEMT 또는 그와 유사한 것들로 구현될 수 있다. 스위치(211-214, 215-218)가 각각 MOSFET로 구현될 때, MOSFET의 내부 바디 다이오드는 정류기 요소로 이용될 수 있으므로 추가의 정류기 요소가 요구되지 않는다.

제어 회로(222)는 두 개의 브릿지 회로의 동작을 제어한다. 이를 위해, 스위치(211-214, 215-218) 각각은 제어 회로(24)로부터 개개의 구동 신호를 수신한다. 구동 신호는 도 8에서 S211-S214 및 S215-S218로 언급된다. 제어 회로는 출력 전류 신호 I2_i _{_M}과 출력 전류 기준 신호 I2_i _{_REF}를 수신하고, 출력 전류 I_out의 전류 레벨이 사실상 기준 신호 I2_i _{_REF}에 의해 정의되는 전류 레벨에 대응하도록 스위치(211-214, 215-218)를 구동하게 구성된다. 이를 달성하기 위해 스위치(211-214, 215-218)를 구동하는 몇 가지 방식이 존재한다. 일 실시예에 따르면, 개개의 스위치(211-214, 215-218)의 듀티 사이클은 50%의 영역에서 변조된다. 스위치 제어에 대한 세부 사항과 관련해서는 F.Krismer, J.W.Kolar의 "Closed form solution for minimum conduction loss modulation of DAB converters", IEEE Transactions on Power Electronics, Vol. 27, Issue 1, 2012를 참조하고, 그 내용은 전적으로 본원에서 참조로 이용된다.

일 실시예에 따르면, 제어 회로(222)는 제1 브릿지의 개개의 스위치(211-214)를 스위칭-온 및 스위칭-오프하는 타이밍을 제어하도록 구성되므로, 개별 스위치 양단 전압이 0일 때 스위치(211-214) 중 적어도 일부는 스위치-온 및/또는 스위치-오프된다. 이것은 ZVS(zero voltage switching)로 알려져있다.

도 32(b)는 하나의 변환기 셀(2_i)의 또 다른 실시예를 도시한다. 이 실시예에서, 변환기 셀(2_i)은 벅 변환기 토폴로지(buck converter topology)로 구현된다. 변환기 셀(2_i)은 고측 스위치(241_H)와 저측 스위치(241_L)를 갖는 하프-브릿지(241)를 포함한다. 하프-브릿지(241)는 연관 DC 링크 전압 V2_i가 고측 스위치(241_H)와 저측 스위치(241_L)로 이루어진 직렬 회로 양단에서 강하하도록 셀 입력에 연결된다. 인덕터는 하프-브릿지(241)의 탭과 셀 출력 노드 중 하나 사이에 연결된다. 하프-브릿지의 탭은 고측 스위치(241_H)와 저측 스위치(241_L)가 연결되는 회로이다. PWM 컨트롤러(243)는 변환기 셀(2_i)의 출력 전류 I2_i를 나타내는 출력 전류 신호 I2_i _{_M}와, 출력 전류 I2_i의 원하는 전류 레벨을 나타내는 출력 전류 기준 신호를 수신한다. 셀 출력 전류 I2_i는 인덕터(242)에 흐르는 전류이다. 컨트롤러(243)는 출력 전류 I2_i가 출력 전류 기준 신호 I2_i _{_REF}에 의해 제시되는 전류 레벨과 사실상 동일한 전류 레벨을 갖도록 고측 및 저측 스위치(241_H, 241_L)를 위해 PWM 구동 신호 S214_H, S241_L를 발생하게 구성된다.

도 32(b)에 도시된 벅 토폴로지에서, 출력 전류 I2_i의 전류 레벨은 고측 스위치(241_H)의 듀티 사이클을 제어함으로써 제어된다. 저측 스위치는 고측 스위치(241_H)에 상보적으로 스위치하는 프리휠링 요소처럼 동작한다.

도 31, 도 32(a) 및 도 32(b)에 도시된 변환기 셀의 토폴로지는 변환기 셀(2_i-2_N3)가 구현될 수 있는 많은 가능한 예시의 방법들 중 단지 두 가지 예시의 방법임을 유의해야 한다. 도 32(a) 및 도 32(b)에 도시된 토폴로지는 각각 변압기(201, 209)를 포함하는데, 이 변압기는 셀 입력과 셀 출력 사이에 갈바닉 절연을 제공한다. 그러므로 이러한 변압기는 도 31에 도시된 다중 셀 변환기(20)로 구현된 전력 변환기 회로의 입력 IN1, IN2와 출력 OUT1, OUT2 사이에 갈바닉 절연을 제공한다. 그러나 변환기 셀(2₁-2_N3)의 가능한 구현예는 절연 토폴로지로 불릴 수도 있는 변압기를 포함하는 토폴로지로 한정되지 않는다. 대신에, 셀 입력과 셀 출력 사이에 갈바닉 절연이 없는 토폴로지인 비절연 토폴로지가 마찬가지로 이용될 수도 있다. 이러한 비절연 토폴로지의 일 예가 도 32(b)에 도시된 벅 변환기 토폴로지이다.

도 31을 참조하면, 다중 셀 변환기(20)는 개개의 변환기 셀(2₁-2_N3)에 의해 수신되는 출력 전류 기준 신호 I2₁ _{_REF}-I2_N3 _{_REF}를 발생하는 주 컨트롤러(3)를 포함한다. 이러한 주 컨트롤러의 일 실시예가 도 33에 도시된다. 도 33에 도시된 주 컨트롤러(3)는 출력 전압 신호 V_out _{_M}과 출력 전압 기준 신호 V_out _{_REF}를 수신하는 출력 전압 컨트롤러(31)를 포함한다. 출력 전압 신호 V_out _{_M}은 출력 전압 V_out의 순시 전압 레벨을 나타내고, 출력 전압 기준 신호 V_out _{_REF}는 출력 전압 V_out의 원하는 전압 레벨을 나타낸다. 이 신호 V_out _{_REF}, V_out _{_M}에 기반하여, 특히 이 신호 V_out _{_REF}, V_out _{_M}의 차이에 기반하여, 출력 전압 컨트롤러(31)는 출력 전류 신호 I_OUT _{_REF}를 발생한다. 출력 전류 기준 신호 I_OUT _{_REF}는 출력 전류 I_OUT의 원하는 전류 레벨을 나타낸다. 일 실시예에 따르면, 개개의 변환기 셀(2₁-2_N3)은 출력 전류 I_OUT의 동일한 지분을 제공한다. 이 경우, 개개의 변환기 셀(2₁-2_N3)에 의해 수신된 출력 전류 기준 신호 I2₁ _{_REF}-I2_{N3_REF}의 각각의 레벨은 I_OUT _{_REF}/N3이다. 도 33에 도시된 실시예에서, 제산기(31')는 출력 전류 기준 신호 I_OUT _{_REF}에 기반하여 출력 전류 기준 신호 I2₁ _{_REF}-I2_N3 _{_REF}를 계산한다.

도 33에 도시된 주 컨트롤러(3)로 구현시, 다중 셀 변환기(20)는 전압 공급원 특성을 갖는다. 일 실시예에 따르면, 제2 전력 변환기(20)는 출력 전압 V_OUT이 사실상 일정하도록 출력 전력 P_OUT을 제공하게 구성된다. 부하 Z의 전력 소비가 변할 수 있으므로, 이 실시예에서 제2 전력 변환기(20)는 부하 Z에 의한 전력 요구조건을 충족시키면서 출력 전압 V_OUT을 사실상 일정하게 유지하기 위해 출력 전류 I_OUT를 변화시키도록 구성된다. 또 다른 실시예에 따르면, 제2 전력 변환기(20)는 전류 공급원 특성을 갖는다. 즉, 제2 전력 변환기는 출력 전류 I_OUT를 제어하도록 구성된다. 이 실시예에서, 출력 전압 컨트롤러(31)는 생략될 수도 있다. 이 경우, 출력 전류 기준 신호 I_OUT _{_REF}는 출력 전압 기준 신호 V_OUT _{_REF}를 제공하는 중앙 컨트롤러와 유사한 중앙 컨트롤러(도시 안 됨)에 의해 제공될 것이다. 기본적으로, 제2 전력 변환기는 출력 전압 V_OUT과 출력 전류 중 하나를 제어하도록 구성된다. 이것은 아래에 설명되는 직류 전류를 공급하도록 구성된 제2 전력 변환기(20) 각각에 동등하게 적용된다.

도 34는 OS 토폴로지를 갖는 제2 전력 변환기(20)의 일 실시예를 도시한다. 도 34에는 변환기 셀(2₁)이 상세히 도시된다. 다른 변환기 셀(2₂-2_N3)은 그에 따라 구현될 수 있을 것이다. 도 34에 도시된 OS 토폴로지는 도 12에 도시된 IS 토폴로지와 유사하다. 도 12에 도시된 IS 변환기에서처럼, 도 33에 도시된 OS 변환기는 개개의 변환기 셀(2₁-2_N3)의 셀 출력과 직렬연결된 하나의 인덕터(24)를 갖는다. 셀 출력과 인덕터(24)를 갖는 직렬 회로는 출력 노드 OUT1, OUT2 사이에 연결된다.

도 34에 도시된 실시예에서, 개개의 변환기 셀(2₁-2_N3)은 풀-브릿지 토폴로지로 구현며, 이것은 위에서 도 24의 IS 토폴로지의 하나의 변환기 셀(1_i)을 참조하여 상세히 설명된다. 도 34를 참조하면, 변환기 셀(2₁)은 고측 스위치(231_H)와 저측 스위치(231_L)를 갖는 제1 하프-브릿지(231)와, 고측 스위치(232_H)와 저측 스위치(232_L)를 갖는 제2 하프-브릿지(232)를 포함한다. 컨트롤러(233)는 주 컨트롤러(5)로부터 수신된 변조 지수 m₁에 기반하여 스위치(231_H-232_L)를 위한 구동 신호 S31_H-S232_L를 발생함으로써 스위치(231_H-232_L)를 동작시킨다. 도 24에 도시된 변환기 셀(1₁)과 달리, 변환기 셀(2₁)의 셀 출력은 두 개의 하프-브릿지의 탭에 의해 형성된다. DC 링크 전압 V2_l 수신되는 셀 입력은 두 개의 하프-브릿지(231, 232)가 병렬연결되는 회로 노드에 의해 형성된다. 컨트롤러는 도 26(a) 및 도 26(b)를 참조하여 설명된 변조 체계 중 하나에 따라서 풀-브릿지를 동작시킬 수 있다.

도 34에 도시된 OS 토폴로지를 갖는 전력 변환기(20)는 출력 노드 OUT1, OUT2에 연결된 전력 그리드로 출력 전류 I_OUT를 공급하도록 동작될 수 있다. 이 경우, 출력 노드 OUT1, OUT2의 출력 전압 V_OUT은 전력 그리드에 의해 정의된다. 다시 말해서, 전력 변환기(20)는 출력에서 출력 전압 V_OUT을 수신하고, 출력에서 출력 전류 I_OUT를 공급한다. 출력 전력의 순시 레벨은 출력 전압 V_OUT의 순시 레벨과 출력 전류의 순시 레벨에 의해 정의된다. 출력 전압은 도 34에 개략적으로 예시된 것처럼 사인파형을 가질 수 있다. 이 경우, 제2 변환기(20)는 출력 전류 I_OUT의 파형이 출력 전압 V_OUT과 사실상 동상이도록(또는 사전 정의된 위상차가 존재하도록) 출력 전류 I_OUT를 발생한다. 또한, 제2 변환기(20)는 총 DC 링크 전압이 사전 정의된 전압 레벨을 갖도록 출력 전류 I_OUT의 진폭을 발생할 수 있다. 출력 전류 I_OUT의 파형이 출력 전압 V_OUT의 파형과 사실상 동일하도록 제어하게 구성된 제2 전력 변환기(20)는 PFC(Power Factor Correction) 능력을 갖는 제2 전력 변환기(20)로 지칭되거나 간단하게 제2 PFC 전력 변환기(20)로 지칭될 것이다.

도 34에 도시된 실시예에서, 개개의 변환기 셀(2₁-2_N3)은 하나의 인덕터(34)를 공유하는데, 이 인덕터는 셀 출력과 직렬연결된다. 또 다른 실시예(도시 안 됨)에 따르면, 변환기 셀(2₁-2_N3)의 각각은 하나의 셀 출력 노드와 하프-브릿지(231)의 탭 사이에 연결된 인덕터를 포함한다. 각각의 경우, 개개의 변환기 셀(2₁-2_N3)은 벅 변환기이다. 즉, 각각의 변환기 셀(2₁-2_N3)의 셀 출력 전압은 연관된 DC 링크 캐패시터(11₁-11_N3)의 DC 링크 전압 V2₁-V2_N3보다 더 낮다. 도 34에 도시된 변환기 셀의 토폴로지는 이후에 풀-브릿지 토폴로지(또는 풀-브릿지 벅 토폴로지)로 지칭될 것이다.

도 34에 도시된 OS 토폴로지를 갖는 제2 변환기(20)는 예컨대 사인파형 전압같은 DC 링크 전압 V2₁-V2_N3로부터 AC 전압을 출력 전압 V_OUT으로서 발생하도록 동작될 수 있다. 그러나 정류된 사인파형 전압 또는 DC 전압을 출력 전압으로서 발생하도록 동작하는 것도 가능하다. 출력 전압 V_OUT은 정류된 사인파형 전압 또는 DC 전압인 경우, 변환기 셀(2₁)은 제2 하프-브릿지(232)의 고측 스위치(232_H)를 생략하고 도전체를 갖는 저측 스위치(232_L)를 대체함으로써 단순화될 수도 있다. 이때 변환기 셀(2₁)(그리고 다른 변환기 셀(2₂-2_N3))은 제1 하프-브릿지(231)만을 포함하는데, 여기서 개개의 변환기 셀(2₁-2_N3)의 제1 하프-브릿지는 직렬연결된다. 이러한 수정된 토폴로지의 변환기 셀(2₁-2_N3)은 이후에 벅 토폴로지로 지칭될 것이다.

변환기 셀(2₁-2_N3)이 도 34에 도시된 풀-브릿지 벅 토폴로지와 함께, 또는 전술한 벅 토폴로지와 함께 구현되는 것으로 제한되지는 않음을 유의해야 한다. 도 34에 도시된 토폴로지의 특정 수정안에서 다른 토폴로지가 마찬가지로 이용될 수 있을 것이다. 이러한 한 가지 수정안이 도 34에 도시된다. 이 수정안은 DC 링크 캐패시터(11₁)와 풀-브릿지 사이에 연결된 추가 스위치(234)를 포함한다. 이렇게 수정된 토폴로지는 H5 토폴로지로 알려졌다. 추가 스위치(234)는 각각의 변조 체계에서 PWM 모드에서 동작하는 스위치 중 하나와 동기적으로 스위치-온 및 스위치-오프할 것이다. 또 다른 수정안은 두 개의 하프-브릿지의 탭 사이에 추가 스위치(도시 안 됨)를 포함한다. 이렇게 수정된 토폴로지는 HERIC 토폴로지로 알려졌다.

주 컨트롤러(5)의 일 실시예가 도 35 및 도 36에 도시되는데, 이 주 컨트롤러는 변환기 셀(2₁-2_N3)을 동작시켜서 제2 변환기(20)가 총 DC 링크 전압 V2_TOT를 제어하여 출력 전류 I_OUT가 출력 전압 V_OUT과 사실상 동상이 되도록 발생시킨다. 도 35는 주 컨트롤러(50)의 일 실시예의 블록도를 도시하며, 도 36은 도 35에 도시된 주 컨트롤러의 일 실시예를 더 상세히 도시한다. 도 35 및 도 36에 도시된 주 컨트롤러(5)는 도 13 및 도 14에 도시된 IS 변환기의 주 컨트롤러(4)와 매우 유사하다. 주 컨트롤러(4)의 입력 기준 전류 컨트롤러(41)를 대신해서 도 35에 도시된 주 컨트롤러(5)는 출력 전압 V_OUT의 순시 전압 레벨을 나타내는 출력 전압 신호 V_OUT _{_M}을 수신하는 출력 기준 전류 컨트롤러(51)를 포함한다. 출력 기준 전류 컨트롤러(51)는 개개의 DC 링크 전압 V2₁-V2_N3을 나타내는 DC 링크 전압 V2₁ _{_M}-V2_N3 _{_M}과 총 DC 링크 전압 기순 신호 V2_TOT _-REF를 더 수신한다. 총 DC 링크 전압 기순 신호 V2_TOT _-REF는 총 DV 링크 전압 V2_TOT의 원하는 신호 레벨을 나타낸다. 이 신호들에 기반하여, 출력 기준 전류 컨트롤러(51)는 변조 지수 컨트롤러(52)에 의해 수신된 출력 전류 기준 신호 I_{OUT_REF}를 발생한다. 출력 전류 기준 신호 I_OUT _{_REF}와 출력 전류 신호 I_OUT _{_M}에 기반하여, 변조 지수 컨트롤러(52)는 변조 지수 m을 발생한다. 일 실시예에 따르면, 도 34에 도시된 개개의 변환기 셀(2₁-2_N3)에 의해 수신된 셀 변조 지수 m₁-m_N3은 변조 지수 컨트롤러(52)에 의해 발생된 변조 지수 m과 동일하다. 출력 전류 신호 I_OUT _{_M}는 출력 전류의 순시 전류 레벨을 나타낸다.

도 36은 출력 기준 전류 컨트롤러(51)와 변조 지수 컨트롤러(52)의 일 실시예를 도시한다. 출력 기준 전류 컨트롤러(51)의 설계 및 동작은 기준이 되는 도 14에 도시된 주 컨트롤러(4)의 입력 기준 전류 컨트롤러(41)의 설계 및 동작과 유사하다. 도 36을 참조하면, 출력 기준 전류 컨트롤러(51)는 DC 링크 전압 V2₁ _{_M}-V2_N3 _{_M}과 총 DC 링크 전압 기준 신호 V2_TOT _-REF를 수신하여 이들 신호로부터 오류 신호 V2_ERR을 계산하는 오류 필터(511)를 포함한다. 오류 필터(511)는 도 14에 도시된 오류 필터(411)를 참조하여 설명한 것과 동일한 필터 특성을 갖는다. 승산기(512)는 오류 신호 V2_ERR와 총 DC 링크 전압 기순 신호 V2_TOT _-REF를 곱한다. 승산기(512)의 출력 신호는 제산기(513)에 의해 수신되고, 이 제산기는 승산기(512)의 출력 신호 A를 출력 전압 V_OUT의 진폭에 따른 값(이 실시예에서는 V_OUT _{_} _MAX ²/2)으로 나눈다. 제산기(513)의 출력 신호 C는 추가 승산기(514)에 의해 수신되고, 이 추가 승산기는 제신가 출력 신호 C를 출력 전압 신호 V_OUT _{_M}과 곱한다. 도 14에 도시된 주 컨트롤러(4)와 마찬가지로, 도 36에 도시된 주 컨트롤러(5)의 제산기(513)는 선택 사양이다. 만약에 제산기(513)가 생략되면, 추가 승산기(514)가 승산기(512)의 출력 신호 A를 수신한다.

도 34의 제2 변환기(20)가 전력을 AC 그리드에 공급하는 것으로 제한되지 않는다. 제2 변환기(20)가 출력 전압 V_OUT을 정의하는 DC 그리드(DC 버스)에 전력을 공급할 수도 있다. 이 경우, 제산기 출력 신호 C또는 승산기 출력 신호 A를 출력 전압 신호 V_OUT _{_M}과 곱하는 것이 필수적이지 않을 수도 있다. 이 경우, 제산기의 입력 신호 B는 V_OUT _{_} _MAX ²/2가 아니라 V_OUT _{_MAX}/2이다.

추가 승산기(514)는 출력 전류 기준 신호 I_OUT _{_REF}를 출력한다. 만약 추가 승산기(514)가 생략되면, 제산기(513)의 출력 신호 C 또는 승산기(512)의 출력 신호 A가 출력 전류 기준 신호 I_OUT _{_REF}이다.

도 36을 참조하면, 변조 지수 컨트롤러(52)는 필터링된 출력 전류 신호 I_OUT _{_F}를 출력 전류 기준 신호 I_OUT _{_REF}로부터 감산하여 출력 전류 오류 신호 I_OUT _{_ERR}를 발생한다. 필터링된 출력 전류 신호 I_OUT _{_F}는 제1 필터(522)에 의해 출력 전류 신호 I_OUT _{_M}를 필터링함으로써 입수된다. 변조 지수 m은 제2 필터에 의해 출력 전류 오류 신호 I_{OUT_ERR}를 필터링함으로써 입수된다. 제1 및 제2 필터(522, 523)는 도 14에 도시된 필터(422, 423)를 참조하여 설명된 것처럼 설계될 수 있다.

도 37은 OP 토폴로지를 갖는 제2 변환기(20)의 일 실시예를 도시한다. 이 변환기(20)는 도 34에 도시된 변환기에 기반하며, 개개의 변환기 셀(2₁-2_N3)의 셀 출력이 출력 OUT1에서 병렬로 연결된다는 점이 도 34에 도시된 변환기와 상이하다. 도 37에 도시된 실시예에서, 각각의 변환기 셀(2₁-2_N3)은 인덕터를 포함하는데, 이 인덕터는 참조부호(24₁)로 표시된 인덕터로 제1 변환기 셀(2₁)에 도시된다. 또한, 각각의 변환기 셀(2₁-2_N3)은 개별 변환기 셀의 변조 지수를 발생하는 컨트롤러를 포함한다. 이것은 컨트롤러가 참조부호(5₁)로 표시된 제1 변환기 셀(2₁)에 도시된다. 예컨대 변환기 셀(2₁)의 컨트롤러(5₁)처럼 각각의 변환기 셀의 컨트롤러는 도 35 및 도36에 도시된 컨트롤러(5)에 대응하며, 이때 하나의 변환기 셀의 컨트롤러(특히 오류 필터)가 DC 링크 전압 신호 V2₁ _{_M}-V2_N3 _{_M}과 총 DC 링크 전압 기준 신호 V2_TOT _{_REF}를 대신하여 오로지 개별 변환기 셀의 DC 링크 전압 신호와 개별 젼환기 셀의 DC 링크 전압 기준 신호를 수신한다는 점이 다르다.

도 38은 IP 토폴로지를 갖는 제1 전력 변환기(10)의 일 실시예를 도시한다. 이 실시예에서, 개개의 변환기 셀(1₁-1_N1)은 이중 활성 브릿지(DAB) 토폴로지로 구현되며, 여기서는 제1 변환기 셀(1₁)의 토폴로지가 도 38에 상세히 도시된다. 변환기 셀(1₁)을 참조하면, 셀 토폴로지는 도 32에 도시된 셀 토폴로지에 기초한다. 즉, 셀 토폴로지는 두 개의 풀-브릿지를 포함하고, 각각의 풀-브릿지는 두 개의 하프-브릿지를 포함하며, 각각의 하프-브릿지는 고측 스위치(101, 103, 108, 110)과 저측 스위치(102, 104, 109, 111)를 포함한다. 도 32에 도시된 셀 토폴로지와 마찬가지로, 하나의 풀-브릿지는 셀 입력에 연결되고(도 38에 되시된 스위치(101-104)를 갖는 풀-브릿지), 또 하나의 풀-브릿지는 셀 출력에 연결된다(도 30에 도시된 스위치(108-111)을 갖는 풀-브릿지). 변압기(105)의 1차 권선(105_p)은 제1 풀-브릿지(101-104)의 탭에 연결되고, 2차 권선(105_s)과 추가 인덕터(107)의 직렬 회로는 제2 풀-브릿지(108-111)의 탭에 연결된다. 2차 권선(105_s)과 병렬로 그려진 또 다른 인덕터(106)는 변압기(105)의 자화 인덕턴스를 나타낸다. 컨트롤러(112)는 셀 입력 전류 I0₁이 입력 전류 기준 신호 I₁ _{_REF}에 의해 정의되는 전류를 갖도록 구동 신호 S101-S111를 발생함으로써 풀-브릿지의 개별 스위치의 동작을 제어한다. 이를 위해, 컨트롤러(112)는 입력 전류 I0₁의 순시 전류 레벨을 나타내는 입력 전류 신호 I0_{1_M}와 입력 전류 기준 신호 입력 전류 I0₁ _{_REF}를 수신한다. 주 컨트롤러(6)는 개별 변환기 셀(1₁-1_N1)의 입력 전류 기준 신호 I0₁ _{_REF}-I0_N1 _{_REF}를 발생한다.

도 38에 도시된 변환기 셀(1₁)(다른 변환기 셀(1₂-1_N1)처럼)은 승압 및 감압 특성 중 하나를 갖는다. 즉, 이것은 입력 전압 V_IN보다 더 높은 전압 레벨 또는 더 낮은 전압 레벨을 갖는 DC 링크 전압 V2₁을 발생할 수 있다. 도 38에 도시된 변환기(10)가 DAB 토폴로지를 갖는 변환기 셀로 구현되는 것으로 제한되지 않는다. 이전에 설명된 예컨대 플라이백 토폴로지 또는 벅 토폴로지와 같은 다른 토폴로지가 마찬가지로 이용될 수도 있다.

도 39는 주 컨트롤러(6)의 일 실시예를 도시한다. 이 실시예에서, 주 컨트롤러(6)는 입력 전압 신호 V_IN와 입력 전압 기준 신호 V_{IN_REF}를 수신하며 입력 전압 V_IN의 전압 레벨을 제어하도록 구성된 입력 전압 컨트롤러(61)를 포함한다. 입력 전압 컨트롤러(61)는 이 신호들에 기반하여 입력 전류 기준 신호 I_IN _{_REF}를 발생한다. 이 실시예에서, 개별 변환기 셀(1₁-1_N1)에 의해 수신된 입력 전류 기준 신호 I0₁ _{_REF}-I0_{N1_REF}의 각각은 입력 전압 컨트롤러(61)에 의해 발생된 입력 전류 기준 신호 I_IN _{_REF}에 대응한다. 입력 전류 기준 신호 I_IN _{_REF}는 입력 전류 I_IN의 원하는 전류 레벨을 나타낸다. 일 실시예에 따르면, 개별 변환기 셀(1₁-1_N1)은 입력 전류 I_IN의 동일한 지분을 수신한다. 이 경우, 개별 변환기 셀(1₁-1_N1)에 의해 수신된 입력 전류 기준 신호 I1₁ _{_REF}-I1_N1 _{_REF}의 각각의 레벨은 I_IN _{_REF}/N이다. 도 39에 도시된 실시예에서, 제산기(61')는 입력 전류 기준 신호 I_IN _{_REF}에 기반하여 입력 전류 기준 신호 I1₁ _{_REF}-I1_{N1_REF}를 계산한다.

예를 들어, 입력 전압 V_IN은 입력 전력이 복수의 광전지(PV;photovoltaic) 셀을 갖는 태양열 패널(solar panel)에 의해 제공되는 응용에서 제어된다. 태양열 동력을 수신하는 PV 셀의 효율은 입력 전압에 영향을 받으므로 태양열 패널에 수신되는 태양열 동력이 변함에 따라 PV 패널에서 전압을 변화시키는 것이 필요해질 수 있다. 주어진 수신된 태양열 동력에서 PV 셀이 (최대 전력을 공급하는) 최대 효율을 갖는 동작점을 최대 전력점(MPP;maximum power point)이라 칭한다. MPP는 PV 셀과 태양열 패널의 전압을 변화시키고 태양열 패널로부터 수신되는 전력을 측정함으로써 발견될 수 있다. 이것은 잘 알려진 것이다. 일 실시예에 따르면, 입력 IN1, IN2에 수신되는 전력을 측정하도록 구성된 MPP 트래커(tracker)(도시 안 됨)는 MPP에 입력 전압 V_IN을 공급하는 전력 공급원을 동작시키기 위해 입력 전압 기준 신호 V_{IN_REF}를 제공한다.

다른 실시예에 따르면, 중앙 컨트롤러(도시 안 됨)가 입력 전압 기준 신호 V_{IN_REF}를 발생한다.

또 다른 실시예에 따르면, 제1 전력 변환기(10)가 입력 전류 IIN를 제어하도록 구성된다. 이 실시예에서, 입력 전압 컨트롤러(61)는 생략될 수도 있다. 이 경우, 입력 전류 기준 신호 I_IN _{_REF}는 입력 전압 기준 신호 V_{IN_REF}를 제공할 수 있는 중앙 컨트롤러와 우사한 중앙 컨트롤러(도시 안 됨)에 의해 제공될 수 있다.

제1 전력 변환기(10)와 제2 전력 변환기(20)의 다양한 상이한 토폴로지 중 몇몇은 위에서 개시된다. 전력 변환기 회로의 설계에서, 제1 전력 변환기(10)의 유형과 제2 전력 변환기의 유형은 전력 변환기 회로에 의해 수행될 원하는 전력 변환 유형에 따라 선택될 수 있다. 이들의 가능한 응용 분야와 다양한 그 조합들 중 일부는 이후에 설명된다. 이후의 내용에서, 주기적인(교류의) 입력 전압(예컨대 사인파형 전압 또는 정류된 사인파형 전압)을 수신하고 직류 출력 전압을 제공하도록 구성된 전력 변환기 회로는 AC/DC 전력 변환기 회로라 지칭할 것이고, 직류 입력 전압과 주기적인 출력 전압을 수신하도록 구성되며 교류의 출력 전류를 공급하도록 구성된 전력 변환기 회로는 AC/DC 전력 변환기 회로라고 지칭될 것이며, 직류 입력 전압을 수신하여 직류 출력 전압을 제공하도록 구성된 전력 변환기 회로는 DC/DC 전력 변환기 회로라 지칭될 것이다.

본원에서 이전에 설명된 예컨대 IS, IP, OS 또는 OP 다중 셀 전력 변환기 중 하나인 다중 셀 전력 변환기의 설계와 동작 방식은 다중 셀 변환기와 전력 변환기 회로에서 활용되는 효율증가와 관련하여 이용될 수 있는 몇 개 자유도(degrees of freedom)를 제공한다. 이러한 자유도는 하나의 다중 셀 변환기 내의 변환기 셀의 개수, 변환기 셀 사이의 연결 유형, DC 링크 전압의 전압 레벨, 변환기 셀의 설계 등을 포함한다. 이러한 자유도 중 일부와 이들이 다중 셀 변환기의 효율증가에 어떻게 이용될 수 있는지를 이후에 설명한다.

이전에 설명된 다중 셀 변환기 중 하나와 같은 다중 셀 변환기에서, 복수의 변환기 셀의 각각은 최대 정격 전력(maximum rated power)을 가질 수 있다. 최대 정격 전력이란 변환기 셀이 변환 가능한 최대 전력을 정의한다. 즉, 변환기 셀은 최대 입력 전력을 수신할 수 있거나 또는 변환기 셀은 최대 출력 전력을 제공할 수 있다.

도 40을 참조하면, 개개의 변환기 셀의 효율은 순시 전력과 최대 전력 사이의 비율에 따라 변할 수 있다. 도 450은 이 비율에 기반하여 하나의 변환기 셀의 요휼을 개략적으로 예시한다. 도 40을 참조하면, 변환기 셀은 최대 전력의 50% 주변부에서 최대 효율을 가지는데, 이때 효율은 낮은 쪽 출력 전력 레벨을 향할수록, 그리고 높은쪽 전력 레벨을 향할수록 감소한다.

위에서 설명한 것을 참조하면, 개개의 변환기 셀은 스위치-모드 변환기 셀(switched mode converter cells)로서 구현될 수 있다. 즉, 이러한 변환기 셀은 스위치-모드 전력 변환기로서 구현되고, 변환기 셀 각각은 스위칭 주파수에서 동작하는 적어도 하나의 반도체 스위치를 포함한다. 예를 들어, OP 변환기 또는 IP 변환기에서, 스위치 모드 동작은 개개의 변환기 셀(1₁-1_N1, 2₁-I2_N3)의 출력 전류 I2₁-I2_N3과 입력 전류 I0₁-I0_N3를 각기 제어하는데 이용된다. 스위칭 주파수는 18kHz 이상이다. 변환기 셀 내의 적어도 하나의 반도체 스위치를 스위칭-온 및 스위칭-오프하는 것은 손실을 초래한다. 이러한 손실은 스위칭 손실로 지칭될 수 있는데 개별 변환기 셀의 출력 전력과 사실상 무관한 부분을 포함한다. 드라이버, 마이크로 컨트롤러 등의 손실로부터 기인하는 이러한 일정한 손실들은 출력 전력이 감소할 때 변환기 셀의 효율이 상당히 감소하는 한 가지 이유이다.

일 실시예에 따르면, 다중 셀 전력 변환기를 효율적으로 동작시키기 위해서, 즉, 다중 셀 전력 변환기에 의해 수신되는 전력을 효율적으로 변환하기 위해서, xP 토폴로지를 갖는 다중 셀 변환기 내의 개개의 변환기 셀은 활성화(활성 모드에서 동작) 또는 비활성화(비활성 모드에서 동작)될 수 있다. xP 토폴로지를 갖는 다중 셀 변환기는 IP 토폴로지를 갖는 다중 셀 변환기이거나 OP 토폴로지를 갖는 다중 셀 변환기이다. xP 토포로지에서 적어도 하나의 변환기 셀을 비활성화하는 것은 다른 변환기 셀의 효율을 증가시키는 것을 도와준다. 이것은 도 41(a) 내지 도 44를 참조하여 OP 토폴로지와 관련하여 설명되며, 도 45(a) 내지 도 49를 참조하여 IP 토폴로지와 관련하여 설명된다.

xP 토폴로지에서 개개의 변환기 셀을 "위상(phase)"으로 부를 수 있다. 이러한 변환기 셀 중 적어도 하나가 비활성화되는 동작 모드를 이후에는 "위상 쉐딩(phase shedding)" 모드라고 지칭할 것이다. 위상 쉐딩 모드에서, 활성 변환기 셀은 비활성 변환기 셀의 부분을 인수하므로, 총 변환된 전력은 오로지 전력 기준 신호에 따서 변한다. "전력 기준 신호"는 다중 셀 변환기에 의해 변환될 전력을 정의한다.

설명의 편의상, 부하 Z의 전력 소비는 OP 토폴로지를 갖는 제2 전력 변환기(20)의 변환기 셀(2₁-2_N)의 각각이 최대 출력 전력의 50%를 훨씬 못 미치는 출력 전력을 제공하도록 하는 것임을 가정한다. 만약에 변환기 셀(2₁-2_N) 중 하나가 출력 전력이 0이 되도록 비활성화된다면, 다른 변환기 셀의 전력 레벨은 출력 전력 P_out의 전력 레벨이 일정하게 유지되도록 증가되어야 한다. 그러나 다른 (활성) 변환기 셀의 더 높은 전력 레벨은 이러한 활성 변환기 셀의 더 높은 효율을 야기할 수도 있다.

"비활성 모드에서 하나의 변환기 셀을 동작시킨다"는 것은 비활성 모드 동안에 개별 변환기 셀에 의해 수신된 셀 입력 전력과 개별 변환기 셀에 의해 제공된 셀 출력 전력이 사실상 0임을 의미한다. 그래도 비활성 변환기 셀과 연관된 DC 링크 캐패시터는 제1 변환기 셀(10)에 의해 충전될 수 있으며, 이것은 이하에 설명된다. 활성 모드에서, 개개의 변환기 셀은 위에서 설명한 것처럼 스위칭 주파수 fp에서 스위치-모드로 동작한다. 비활성 모드 동안, 개별 변환기 셀의 DC 링크 전압은 제1 변환기(10)가 개별 DC 링크 캐패시터(11₁-11_N)에 전력을 추가로 궁급할 때 증가할 것이다. 이것은 제1 전력 변환기(10)의 특정 토폴로지와 무관하다. 비활성 변환기 셀의 DC 링크 전압은 변환기 셀이 다시 활성화되어 개별 DC 링크 캐패시터로부터 셀 입력 전력을 수신할 때까지 증가할 수 있다. DC 링크 캐패시터(11₁-11_N2)는 입력 IN1, IN2로부터 입력 전력을 수신하는 제1 전력 변환기(10)와 출력 전력 P_out을 제공하는 제2 전력 변환기(20) 사이에서 버퍼의 역할을 한다. DC 링크 캐패시터(11₁-11_N)의 에너지 저장 능력은 출력 전력 P_out이 낮을 때(낮은 부하 조건에서) 제2 전력 변환기(20)의 효율을 증가시키기 위해서 변환기 셀(2₁-2_N3)로 하여금 비활성 모드로 주기적으로 동작하게 한다.

도 41(a)는 제2 전력 변환기(20)의 제1 동작 시나리오를 도시한다. 이 시나리오에서는, 한 번에 하나의 변환기 셀이 비활성 모드에 있다. 도 41(a)에는 개별 변환기 셀(2₁-2_N1)의 활성 상태만이 도시된다. 즉, 개별의 시간 흐름도는 오로지 개별의 변환기 셀(2₁-2_N1)이 활성인지 혹은 비활성인지만을 도시한다. 도 41(a)에 도시된 곡선은 출력 전력의 전력 레벨을 도시하지 않으며, 개별 변환기 셀(2₁-2_N1)의 출력 전류의 전류 레벨을 도시하지 않는다. 도 41(b)에 도시된 다른 시나리오에 따르면, 변환기 셀(2₁-2_N1) 중 두 개가 동시에 비활성일 수 있다. 일반적으로, 단 하나의 변환기 셀만을 활성화고 남겨둔 채로 최대 N3-1개의 변환기 셀이 동시에 비활성으로 될 수 있다. 변환기 셀 중 어떤 것들이 동시에 N3-K의 활성 변환기 셀의 그룹과 K의 비활성 변환기 셀의 그룹에 속하는지 결정하는데, 그리고 다음 판정이 이루어지기 전에 개개의 변환기 셀이 얼마나 오래 활성/비활성인지 결정하는데 몇 개의 상이한 기준이 이용될 수 있다. 이것은 아래에 더 상세히 설명된다.

일 실시예에 따르면, 동시에 비활성인 변환기 셀의 수 K는 각기 출력 전력 기준 신호 P_{OUT_REF}와 출력 전류 기준 신호 I_OUT _{_REF}중 하나에 기반하여 설정된다. 이것은 도 42에 예시된다. 출력 전력 기준 신호 P_{OUT_REF}는 제2 전력 변환기(20)에 의해 제공될 출력 전력 P_OUT의 전력 레벨을 정의한다. 출력 전력 P_OUT이 사실상 일정한 경우, 출력 전류 기준 신호 I_OUT _{_REF}는 출력 전력 P_OUT의 원하는 전력 레벨에 대한 척도이다. 출력 전력 기준 신호 P_{OUT_REF}를 대신하여 출력 전력 P_OUT의 순시 레벨이, 그리고 출력 전류 기준 신호 I_OUT _{_REF}를 대신하여 출력 전류 I_OUT의 순시 레벨이 이용될 수도 있다.

도 42는 각기 출력 전력 기준 신호 P_{OUT_REF}와 출력 전류 기준 신호 I_OUT _{_REF}를 기반하여 K를 예시한다. 도 42에 도시된 실시예에서, 출력 전력 기준 신호 P_{OUT_REF}이 제1 임계 P_{OUT_} _TH1보다 높을 때(출력 전류 기준 신호 I_OUT _{_REF}가 제1 전류 임계 I_OUT _{_} _TH1보다 높은 경우) 변환기 셀은 어느 것도 비활성이 아니다(K=0). 출력 전력 기준 신호 P_{OUT_REF}이 제1 임계 P_{OUT_} _TH1와 제2 임계 P_{OUT_} _TH1 사이에 있을 때(출력 전류 기준 신호 I_{OUT_REF}가 제1 전류 임계 I_OUT _{_} _TH1와 제2 임계 I_OUT _{_} _TH1 사이에 있을 때) 하나의 변환기 셀이 비활성(활성)이고(K=1), 출력 전력 기준 신호 P_{OUT_REF}이 제2 임계 P_{OUT_} _TH2와 제3 임계 P_{OUT_} _TH3 사이에 있을 때(출력 전류 기준 신호 I_OUT _{_REF}가 제2 전류 임계 I_OUT _{_} _TH2와 제3 임계 I_OUT _{_} _TH3 사이에 있을 때) 두 개의 변환기 셀이 비활성이며(K=2), 이런 식으로 K의 개수가 정해진다. 이웃하는 전력 임계와 전류 임계 사이의 차이는 각기 사실상 동일하거나 상이할 수 있다.

도 43은 비활성화될 변환기 셀의 개수 K를 설정하고 동시에 비활성화된 셀을 식별하는 방법의 일 실시예를 예시한다. 도 43을 참조하면, 이 방법은 출력 전류 기준 신호 I_OUT _{_REF}에 기반하여 비활성 모드에서 동작될 셀의 개수 M을 설정하는 단계(1001)를 포함한다. 출력 전류 기준 신호 I_OUT _{_REF}는 제2 전력 변환기(20)의 원하는 출력 전류 I_OUT를 나타낸다. 일 실시예에 따르면, M은 도 40에 도시된 곡선에 따라 출력 전류 기준 신호 I_OUT _{_REF}에 기반하여 설정된다.

도 43을 참조하면, 이 방법은 현재 최저 입력 전압(DC 링크 전압)을 갖는 K개 셀을 식별하는 단계(1002)를 더 포함한다. 이러한 식별은 그들의 DC 링크 전압(11₁-11_N2)의 전압 레벨에 기반하여 변환기 셀(2₁-2_N3)을 분류하는 단계와, 최저 DC 링크 전압 레벨을 갖는 K개 변환기 셀을 선택하는 단계를 포함할 수 있다. 이러한 K개 식별된 셀은 비활성 모드로 동작되고, 다른 셀은 활성 모드로 동작한다(1003). 최저 DC 링크 전압 레벨을 갖는 변환기 셀을 비활성 모드로 동작시키고 그에 따라 최고 DC 링크 전압을 갖는 다른 N3-K개 변환기 셀을 활성 모드로 동작시킴으로써 개별 DC 링크 전압 V2₁-V2_N2(예컨대 도 1 참조)이 너무 상이해지는 것을 막을 수 있다. 도 43을 참조하면, 변환기 셀의 개수 K를 설정함(1001), 최저 DC 링크 전압을 갖는 K개 셀을 식별함(1002), K개 식별된 셀을 비활성 모드로 동작시킴(1003)이 반복된다. 이러한 처리 단계(1001-1003)를 반복하는 것은 시간 기반 또는 이벤트 기반이로 이루어질 것이다. 시간 기반으로 처리 단계(1001-1003)를 반복하는 것은 이 단계(1001-1003)를 정기적으로 반복하는 것을 포함할 수 있다. 일 실시예에 따르면, 처리 단계(1001-1003)가 반복되는 주파수는 스위칭 주파수의 0.1배 미만 또는 심지어는 0.01배 미만으로 반복된다. 일 실시예에 따르면 처리 단계(1001-1003)가 반복되는 주파수는 500Hz 이하이다.

이벤트 기반으로 처리 단계(1001-1003)를 반복하는 것은 사전 정의된 이벤트가 발생할 때마다 처리 단계(1001-1003)를 반복하는 것을 포함할 수 있다. 이러한 이벤트의 예로서, 제한하려는 것은 아니지만, 사전 정의된 제1 전압 임계 아래로 하나의 DC 링크 전압 V2₁-V2_N2이 감소하는 것과, 제1 임계보다 더 높은 사전 정의된 제2 전압 임계를 초과하여 하나의 DC 링크 전압 V2₁-V2_N2이 증가하는 것을 들 수 있다. 다른 실시예에 따르면, 출력에서 부하에 의해 유도된 전력이 측정되고, 처리 단계(1001-1003)는 부하 Z의 전력 소비에서 상당한 변화가 검출될 때 반복된다.

일 실시예에 따르면, 적어도 하나의 변환기 셀이 비활성인 지속기간은 활성 모드에서 변환기 셀의 하나의 구동 사이클의 기간보다 훨씬 더 길다. 일 실시예에 따르면, 적어도 하나의 변환기 셀이 비활성인 지속기간은 구동 사이클 기간의 적어도 10배이다. 위의 내용을 참조하면, 구동 사이클 기간 Tp는 활성 모드에서 스위칭 주파수 fp의 역수이다.

위의 설명을 참조하면, 제2 전력 변환기(20)는 개별 변환기 셀(2₁-V2_N3)의 동작을 제어하도록 구성된 주 컨트롤러(3)를 포함한다. 도 44는 비활성 모드에서 적어도 하나의 변환기 셀이 동작시키도록 구성된 컨트롤러(3)의 일 실시예를 도시한다. 도 44에 도시된 컨트롤러(3)는 도 33에 도시된 컨트롤러(33)에 기반하며(관련 설명을 참조), 다만 셀 활성화/비활성화 컨트롤러(32)를 추가로 포함한다는 점이 도 33에 도시된 컨트롤러와 다르다. 셀 활성화/비활성화 컨트롤러(32)는 출력 전압 컨트롤러(31)(이것은 출력 전류 I_OUT이 제어될 때 생략될 수도 있다)로부터 출력 전류 기준 신호 I_OUT _{_REF}를 수신한다. 셀 활성화/비활성화 컨트롤러(32)의 동작은 도 43을 참조하여 설명된 방법에 기반한다. 활성화/비활성화 컨트롤러(32)는 개별 변환기 셀을 활성화/비활성화한다. 즉, 출력 전류 기준 신호 I_OUT _{_REF}에 기반하는 컨트롤러(32)는 비활성화될 변환기 셀의 개수 K를 설정하고, 개별 변환기 셀(2₁-2_N3)의 DC 링크 전압 V2₁-V2_N2에 기반하여 비활성화될 셀을 선택한다. 최저 DC 링크 전압을 갖는 변환기 셀(2₁-2_N3)을 식별하기 위해, 컨트롤러(32)는 DC 링크 전압 V2₁-V2_N3을 나타내는 DC 링크 전압 신호 V2₁ _{_M}-V2_N3 _{_M}을 수신한다. 이 전압 신호 V2₁ _{_M}-V2_N3 _{_M}는 종래의 전압 측정 회로(도면에 도시하지 않음)를 이용하여 개별 DC 링크 전압 V2₁-V2_N3으로부터 입수될 수 있다.

도 44를 참조하면, 셀 활성화/비활성화 컨트롤러(32)는 전류 기준 신호 I2₁-I2_N3을 발생한다. 이 기준 신호 I2₁-I2_N3는 개별 변환기 셀(2₁-2_N)의 출력 전류 I2₁-I2_N3의 원하는 전류 레벨을 나타낸다. 셀 활성화/비활성화 컨트롤러(32)는 다음과 같이 합이 출력 전류 기준 신호에 대응하도록 개별 기준 신호 I2₁ _{_REF}-I2_N3 _{_REF}를 발생한다.

이런 식으로, 변환된 전력은 오로지 출력 전력 기준 신호 P_{OUT_REF}와 출력 전류 기준 신호 I_OUT _{_REF}에만 영향을 받는다. 그러므로 다중 변환기(20)를 위상 쉐딩 모드에서 동작시키는 것은 변환된 전력의 실질적인 변화를 초래하지 않는다. 변환된 전력은 DC 링크 캐패시터와 제1 전력 변환기(10)로부터 각기 제2 변환기(20)가 수신하는 입력 전력과 부하로 공급되는 출력 전력 중 하나이다. 비활성화될 적어도 하나의 변환기 셀의 전류 기준 신호는 비활성화된 변환기 셀의 출력 전력을 0으로 설정하기 위해 셀 활성화/비활성화 컨트롤러(32)에 의해 0으로 설정된다.

일 실시예에 따르면, 셀 활성화/비활성화 컨트롤러(32)는 활성 변환기 셀의 전류 기준 신호가 사실상 동일하도록 활성 변환기 셀의 전류 기준 신호를 발생하게 구성되고, 이로써 활성 변환기 셀은 사실상 동일한 출력 전류를 제공한다. 그러나 이것은 단지 예시일 뿐이다. 다른 실시예에 따르면, 셀 활성화/비활성화 컨트롤러(32)는 활성 변환기 셀의 개별 기준 신호 I2₁-I2_N3가 상이하도록 활성 변환기 셀의 개별 기준 신호를 발생하도록 구성된다. 일 실시예에 따르면, 셀 활성화/비활성화 컨트롤러(32)는 하나의 변환기 셀의 전류 기준 신호가 각각의 변환기 셀의 DC 링크 전압에 영향을 받도록 활성 변환기 셀의 전류 기준 신호를 발생한다. 전류 기준 신호는 연관 DC 링크 캐패시터의 DC 링크 전압이 증가할 때 전류 기준 신호가 증가하도록 발생된다. 이 실시예에서, DC 링크 전압보다 더 높은 DC 링크 전압을 갖는 활성 변환기 셀은 더 낮은 DC 링크 전압을 갖는 다른 활성 변환기 셀보다 더 높은 출력 전류를 공급한다.

또 다른 실시예에 따르면, 셀 활성화/비활성화 컨트롤러(32)는 변환기 셀이 높은 효율 범위에서 동작하도록 효율 곡선에 따라서 활성 변환기 셀의 기준 신호 I2_{1_REF}-I2_{N3_REF}를 발생한다. 높은 효율 범위는 효율이 예컨대 최대 효율의 적어도 60% 또는 적어도 75%인 범위이다. 이하의 설명을 참조하면, 개개의 변환기 셀은 상이한 전류에서 자신의 최대 효율을 갖거나 또는 높은 효율 범위를 가질 수도 있다. 이 경우, 위상 쉐딩에 추가적으로 활성 셀을 상이한 전류에서 동작시키는 것은 전력 변환기(20)의 전체 효율을 증가시키는 것을 도와준다.

예컨대 도 44와 다른 도면들에 도시된 컨트롤러(3)와 다른 도면에 도시된 컨트롤러(4, 5)처럼 도면에 도시된 컨트롤러의 각각의 블록도는 그 구현을 예시하기보다는 단순히 각각의 컨트롤러의 기능을 예시하기 위한 것이다. 개개의 기능 블록은 컨트롤러를 구현하기 적합한 종래의 기술을 이용하여 구현될 수 있을 것이다. 구체적으로, 컨트롤러(3)의 기능 블록은 아날로그 회로나 디지털 회로로 구현될 수도 있고 또는 컨트롤러(3)의 기능을 구현하기 위해 예컨대 특정 소프트웨어가 실행되는 마이크로 컨트롤러처럼 하드웨어와 소프트웨어를 이용하여 구현될 수도 있다.

도 41(a) 내지 도 44를 참조하여 설명된 것처럼 활성 모드 또는 비활성 모드에서 다중 셀 전력 변환기의 변환기 셀의 동작은 제2 전력 변환기(20)의 변환기 셀에 제한되지 않는다. 전력 변환기 회로를 효율적으로 동작시키기 위해 변환기 셀을 활성화 또는 비활성화하는 것은 IP 토폴로지(개개의 변환기 셀의 셀 입력이 병렬로 연결됨)를 갖는 제1 전력 변환기(10)의 변환기 셀(1₁-1_N1)에 적용될 수 있을 것이다. 이것은 도 45(a) 내지 도 49를 참조하여 아래에 설명된다.

도 45(a) 및 도 45(b)는 제1 전력 변환기(10)의 변환기 셀(1₁-1_N1)이 어떻게 활성 모드 또는 비활성 모드에서 동작할 수 있는지 예시하는 시간 흐름도이다. 도 45(a)에 도시된 실시예에서, 변환기 셀(1₁-1_N1) 중 하나만이 한 번에 비활성화되고, 도 35b에 도시된 실시예에서는 변환기 셀(1₁-1_N1) 중 두 개가 동시에 비활성화된다. 일반적으로, 변환기 셀(1₁-1_N1) 중 최대 N1개가 동시에 비활성화될 수 있다. 제1 전력 변환기 회로(10)의 변환기 셀(1₁-1_N1)을 활성화 및 비활성화하는 것은 제2 전력 변환기 회로(20)의 변환기 셀(1₁-1_N1)을 활성화 및 비활성화하는 것과 유사하며, 단지 제1 전력 변환기(10)에서 적어도 하나의 변환기 셀이 입력 전력 기준 신호 P_{IN_REF}에 기반하여 활성화 또는 비활성화된다는 점이 다르다. 입력 전력 기준 신호 P_{IN_REF}는 제 변환기(10)에 의해 수신될 입력 전력 P_IN의 원하는 전력 레벨을 정의한다. 입력 전압 V_IN이 사실상 일정한 경우, 입력 전류 기준 신호 I_IN _{_REF}는 입력 전력 P_IN의 원하는 전력 레벨을 위한 척도이다. 입력 전력 기준 신호 P_{IN_REF}을 대신하여 입력 전력 P_IN의 순시 레벨이, 그리고 출력 전류 기준 신호 I_OUT _{_REF}을 대신하여 입력 전류 I_IN의 순시 레벨이 이용될 수도 있다.

도 46을 참조하면, 동시에 비활성화되는 변환기 셀의 개수 K는 입력 전력 기준 신호 P_{IN_REF} 또는 입력 전류 기준 신호 I_IN _{_REF}가 감소하므로 증가할 수 있다. 입력 전류 기준 신호 I_IN _{_REF}는 입력 전류 I_IN의 원하는 전류 레벨을 나타낸다. 도 46을 참조하면, 만약 입력 전력 기준 신호 P_{IN_REF}가 제1 임계 P_{IN_} _TH 아래로 떨어지거나 또는 입력 전류 기준 신호 I_IN _{_REF}가 제1 전류 임계 I_IN _{_} _TH1 아래로 떨어지면 하나의 변환기 셀(K=1)이 비활성화될 수 있고, 만약 입력 전력 기준 신호 P_{IN_REF} 또는 입력 전류 기준 신호 I_IN _{_REF}가 제2 임계 P_{IN_} _TH2, I_IN _{_} _TH2 아래로 떨어지면 두 개의 변환기 셀(K=2)이 각각 비활성화될 수 있으며, 만약 입력 전력 기준 신호 P_{IN_REF} 또는 입력 전류 기준 신호 I_IN _{_REF}가 제2 임계 P_{IN_} _TH3, I_IN _{_} _TH3 아래로 떨어지면 세 개의 변환기 셀(K=3)이 각각 비활성화될 수 있다.

이전에 설명된 실시예에서는 4개의 변환기 셀(1₁-1_N1)이 존재한다(N1=4). 그러나 이것은 단지 예시일 뿐이다. 병렬로 연결되는 변환기 셀의 개수 N1은 N1=4로 제한되지 않는다. 일반적으로 두 개 이상의 변환기 셀이 병렬로 연결된다.

도 47은 변환기 셀(1₁-1_N1) 중 적어도 하나를 비활성화하는 방법의 일 실시예를 예시한다. 이 방법은 비활성화 모드에서 동작할 변환기 셀의 개수 K를 설정하는 단계(1011)를 포함한다. 도 47에 도시된 방법은 입력 전류 기준 신호 I_IN _{_REF}을 이용하여 원하는 입력 전력을 검출하고 K를 설정한다. 그러나 순시 또는 원하는 입력 전력을 나타내는 임의의 다른 신호가 이용될 수도 있다. 개수 K를 설정하는 것은 도 46에 도시된 곡선에 따라 수행될 수 있다. 이 방법은 최고 출력 전압(DC 링크 전압)을 갖는 K개의 셀을 식별하는 단계(1012)와, 이 K개의 식별된 셀을 비활성 모드에서 동작시키고 다른 셀은 활성 모드에서 동작시키는 단계(1023)를 더 포함한다. 개수 K를 설정하는 단계, 최고 출력 전압을 갖는 K개의 셀을 식별하는 단계 및 K개의 식별된 셀은 비활성 모드에서 동작시키는 단계를 포함하는 처리 단계(1011-1013)는 주기적으로(시간 기반) 또는 이벤트 기반으로 반복될 수 있다. 일 실시예에 따르면, 복수의 변환기 셀(1₁-1_N1) 중 하나의 변환기 셀의 하나의 DC 링크 전압 V2₁-V_2N의 전압 레벨이 사전 정의된 제1 임계 레벨을 넘어 상승할 때, 또는 복수의 DC 링크 전압 V2₁-V_2N 중 하나의 DC 링크 전압의 전압 레벨이 제1 임계보다 더 낮은 사전 정의된 제2 임계 레벨 미만으로 떨어질 때, 이 처리 단계(1011-1013)의 이벤트 기반 반복은 처리 단계(1004-1006)의 반복을 포함할 수도 있다.

도 48은 개개의 변환기 셀(1₁-1_N1)을 활성화 또는 비활성화하도록 구성된 주 컨트롤러(6)의 일 실시예의 블록도를 도시한다. 이 주 컨트롤러(6)는 도 39에 도시된 주 컨트롤러(6)를 기반으로 하며(이와 관련한 설명을 참조할 것) 셀 활성화/비활성화 컨트롤러(62)를 주가로 포함한다는 점이 주 컨트롤러(6)와 상이하다. 셀 활성화/비활성화 컨트롤러(62)는 입력 전압 컨트롤러(61)(이것은 입력 전류가 제어될 때 생략될 수도 있다)로부터 입력 전류 기준 신호 I_IN _{_REF}를 수신하고, 개개의 변환기 셀(1₁-1_N1)을 위해 입력 전류 기준 신호 I0₁ _{_REF}, I0₂ _{_REF}, I0₃ _{_REF}, I0_N1 _{_REF}를 발생한다. 이들 입력 전류 기준 신호 I0₁ _{_REF}-I0_N1 _{_REF}는 개개의 변환기 셀(1₁-1_N1)에 의해 수신되는데, 이 변환기 셀은 위에서 설명한 것처럼 기준 신호 I0₁ _{_REF}-I0_N1 _{_REF}에 기반하여 입력 전류 I0₁-I0_N1를 제어하도록 구성된다.

셀 활성화/비활성화 컨트롤러(62)는 비활성화될 적어도 하나의 변환기 셀의 기준 전류를 0으로 설정하도록 구성된다. 일 실시예에 따르면, 활성화될(활성 모드에서 동작될) 변환기 셀의 입력 전류 기준 신호의 레벨은 동일하다. 또 다른 실시예에 따르면, 셀 활성화/비활성화 컨트롤러(62)는 상이한 전류 레벨을 갖는 활성화된 변환기 셀의 입력 전류 기준 신호를 발생하도록 구성된다. 예를 들어, 셀 활성화/비활성화 컨트롤러(62)는 비교적 높은 DC 링크 전압 V2₁-V2_N2를 갖는 변환기 셀(1₁-1_N1)의 DC 링크 캐패시터를 느리게 충전하기 위해서 DC 링크 전압이 증가할 때 기준 신호는 감소하도록 DC 링크 전압에 기반하여 활성 변환기 셀의 신호 레벨을 발생한다.

또 다른 실시예에 따르면, 활성화/비활성화 컨트롤러(32)는 변환기 셀이 높은 효율 범위에서 동작하도록 활성 변환기의 효율 곡선에 기반하여 활성 변환기 셀의 전류 기준 신호를 발생하도록 구성된다. 높은 효율 범위란 예컨대 효율이 최대 효율의 적어도 60% 또는 적어도 70%인 범위를 말한다.

그러나 각각의 경우에 기준 신호의 합은 입력 전류 기준 신호 I_IN _{_REF}에 대응하며 다음과 같다.

그러므로 입력 전력은 오로지 입력 전력 기준 신호 P_{IN_REF} 또는 입력 전류 기준 신호 I_IN _{_REF}에 각기 영향을 받는다. 따라서 다중 셀 변환기(10)를 위상 쉐딩 모드에서 동작시키는 것은 변환된 전력의 실질적인 변화를 야기하지 않는다. 변환된 전력은 제2 변환기(20)가 입력에서 수신하는 입력 전력의 것이며, DC 링크 캐패시터 및 제2 변환기에 각기 공급되는 전력이다.

입력 전류 기준 신호 I_IN _{_REF}에 기반한 제1 전력 변환기(10)의 변환기 셀(1₁-1_N1)의 활성화/비활성화는 특히 DC 전압을 입력 전압 V_IN으로 수신하는 전력 변환기 회로에서 채용될 수 있다.

그러나 IP 또는 OP 토폴로지를 갖는 전력 변환기의 변환기 셀을 활성화/비활성화하는 것은 DC 전압을 수신 또는 발생하는 전력 변환기에 제한되지 않는다. 이러한 변환기 셀의 활성화/비활성화는 셀 입력이 병렬연결되며 PFC 능력을 가면서 주기적인 입력 전압 V_IN을 수신하는 복수의 변환기 셀(1₁-1_N1)을 포함하는 도 29에 도시된 우형의 다중 셀 변환기에서 채용될 수도 있다. 도 50 및 도 53을 참조하여 이하에 더 상세히 설명되듯이, 이러한 전력 변환기의 입력 전력 P_IN은 입력 전압 V_IN의 주파수의 두 배인 주파수로 주기적으로 변한다. 입력 전압 V_IN의 순시 레벨이 0일 때 입력 전력은 0이며, 입력 전압 V_IN이 최대치에 도달할 때까지 입력 전압의 레벨이 증가하므로 입력 전력도 증가한다. 입력 전압이 최대치(또는 부극성의 반파장에서는 최소치)에 도달한 이후, 입력 전력은 입력 전압이 다시 0에 도달할 때까지 감소한다. 일 실시예에 따르면, 변환기 셀(2₁-2_N1)은 입력 전압 V_IN의 레벨과 입력 전류의 I_IN의 레벨 중 적어도 하나에 기반하여 활성화 및 비활성화되므로, 하나의 반파장 내에서 활성화된 변환기 셀의 개수는 입력 전압 V_IN 및/또는 입력 전류가 증가할 때 증가하고 입력 전압 V_IN 및/또는 입력 전류가 감소할 때 감소한다. 하나의 반파장에서 변환기 셀이 활성화 및 비활성화되는 순서는 DC 링크 캐패시터(11₁-11_N2)가 동등하게 충전되도록 변할 수 있다. 컨트롤러(도 29에 도시하지 않음)는 입력 전압 V_IN과 입력 전류 I_IN 중 적어도 하나에 기반하여 개별의 변환기 셀(1₁-1_N1)을 활성화 및 비활성화할 수도 있다.

이와 동등하게, 셀 출력이 병렬연결되고 PFC 능력을 가지며 주기적인 출력 전압 V_OUT을 수신하는 복수의 변환기 셀(2₁-2_N3)을 포함하는 도 37에 도시된 유형의 다중 셀 변환기에서, 변환기 셀(2₁-2_N3)은 출력 전압 V_OUT의 레벨과 출력 전류 I_OUT의 레벨 중 적어도 하나에 기반하여 활성화 및 비활성화될 수 있으므로, 하나의 반파장 내에서, 활성화된 변환기 셀의 개수는 출력 전압 V_OUT 및/또는 출력 전류 I_OUT이 증가할 때 증가하고, 출력 전압 V_OUT 및/또는 출력 전류 I_OUT이 감소할 때 감소한다. 도 49는 또 다른 실시예에 따른 주 컨트롤러(6)를 도시한다. 이 실시예에서, 주 컨트롤러(6)는 입력 전압 컨트롤러(61)를 대신하여 총 DC 링크 전압 V2_TOT와 원하는 DC 링크 전압 사이의 차이에 기반하여 입력 전류 기준 신호 I_IN _{_REF}를 발생하도록 구성된 DC 링크 전압 컨트롤러(60)를 포함한다.

낮은 부하 조건하에서 다중 셀 전력 변환기의 효율을 증가시키는 또 다른 방식은 평균 변환된 전력이 번갈아 나오도록 다중 셀 번력 변환기를 간헐적으로(intermittently) 동작시키는 것이다. 일 실시예에 따르면, 다중 셀 전력 변환기는 예컨대 이전에 설명된 PFC 기능을 갖는 IS, OS, IP 또는 OP 전력 변환기 중 하나처럼 PFC 기능을 갖는 IS, OS, IP 또는 OP 전력 변환기 중 하나이다. 이러한 전력 변환기를 간헐 동작 모드로 동작시키는 것은 도 50 내지 도 53을 참조하여 설명된다. 또 다른 실시예에 따르면, 다중 셀 변환기는 직류 전압을 수신 또는 제공하도록 구성된 IS, OS, IP 또는 OP 전력 변환기 중 하나이다. 이러한 전력 변환기를 간헐 동작 모드로 동작시키는 것은 도 54 내지 도 59를 참조하여 설명된다.

일반적으로, PFC 능력을 갖는 IS, OS, IP 또는 OP 변환기에서, 입력 전압과 입력 전류가 주기적으로 변하므로 변환된 전력은 주기적으로 변한다. 예를 들어, 만약 IS 또는 IP 변환기에서 입력 전압 V_IN(또는 OS 또는 OP 변환기에서 출력 전압 V_OUT)이 사인파형 전압이고 입력 전류 I_IN(출력 전류 I_OUT)도 사인파형이라면, 변환된 출력은 사인의 제곱 파형이고, 그 주파수는 사인파형 전압의 주파수의 두 배이다. 변환된 전력은 IS 또는 IP 변환기의 입력 IN1, IN2에 수신되는 입력 전력이고 OS 또는 OP 변환기의 OUT1, OUT2에 제공되는 출력 전력 P_OUT이다. 정류 모드(비간헐 모드)에서, 변환된 전력의 평균 전력 레벨과 피크 전력 레벨은 오로지 변환될 전력에 의존한다. 이러한 변환될 전력은 입력 전류 기준 신호 I_IN _{_REF}와 출력 전류 기준 신호 I_{OUT_REF}에 의해 각각 정의될 것이다.

간헐 모드에서, 평균 전력 레벨과 피크 전력 레벨은 교번한다. 이것은 도 50을 참조하여 설명되는데, 도 50은 IS 전력 변환기의 입력 전압 I_IN의 파형 또는 OS 전력 변환기의 출력 전압 V_OUT의 파형을 개략적으로 예시한다. 도 50에 도시된 전압은 사인파형 전압이다. 그러나 아래에 설명된 동작 방식은 정류된 사인파형 전압에도 동등하게 적용된다. 도 50은 입력 전류 I_IN 및 I_OUT을 각각 예시하고, 입력 전력 P_IN 및 출력 전력 P_OUT을 각각 예시한다.

도 50에 도시된 실시예에서, 전력 변환기는 각각 입력 전압 V_IN 또는 출력 전압 V_OUT의 부극성 반파장 동안에만 전력을 변환한다. 이러한 부극성 반파장 동안에 I_IN 및 I_OUT의 파형은 V_IN 및 V_OUT의 파형을 따른다. 즉, 전류 I_IN/I_OUT는 사실상 V_IN/V_OUT와 동상이고, 전류 레벨은 전압 V_IN/V_OUT의 전압 레벨에 사실상 비례한다. 전력 P_IN 및 P_OUT은 부극성의 절반의 사이클 동안에 사인파형의 제곱의 파형을 갖는다. 도 50은 부극성 반파장 동안에 평균 전력 레벨 P_{IN_} _AVG 및 P_{OUT_} _AVG을 더 예시한다.

도 50에 도시된 실시예에서, 다중 셀 변환기는 정극성 반파장에서 전류 I_IN 및 I_OUT과 그에 따른 전력 레벨 P_IN 및 P_OUT이 0이 되도록 동작한다. 그러나 이것은 단지 예시일 뿐이다. 일반적으로, 간헐 동작 모드에서 다중 셀 변환기를 동작시키는 것은 평균 전력 레벨이 상이한 레벨 사이에서 교번하도록 다중 셀 변환기를 동작시킴을 의미하며, 이때 이 레벨들 중 하나는 이 레벨들 중 다른 것의 80% 미만이거나, 50% 미만이거나 또는 심지어는 30% 미만이다. "평균 전력 레벨"은 하나의 절반 주기에서, 다시 말해서 전압 V_IN/V_OUT의 두 개의 시간적으로 연속하는(순차적인) 영점(zero crossing) 사이의 시간 간격에서의 평균 전력 레벨이다. 이것은 사인파형 전압과 정류된 사인파형 전압에 적용된다. 사인파형 전압에서, 영점은 전압 레벨이 0인 시간이며, 이것은 전압이 정극성 레벨에서 부극성 레벨로 변하거나 그 반대인 경우이다. 정류된 사인파형 전압에서, 영점은 전압 레벨이 다시 증가하기 전에 전압이 0이 되기 시작하거나 0에 근접하기 시작하는 시간이다.

도 50에 도시된 실시예에서, 평균 전압 레벨 P_{IN_} _AVG 및 P_{OUT_} _AVG는 반파장마다 변하므로, 평균 전력 레벨의 변화 주파수는 전압 V_IN 및 V_OUT의 주파수의 두 배이다. 그러나 이것은 단지 예시일 뿐이다. 평균 전력을 매 두 번째 반파장마다(정극성 반파장마다) 감소시키는 대신, 평균 전력이 더 높은 레벨을 갖는 하나의 반파장을 다시 갖기 전에 평균 전력이 더 낮은 레벨로 감소하는 두 개 이상의 반파장이 존재할 수도 있다. 두 개 이상의 후속 반파장에 대해 더 높은 레벨을 갖는 것과 그 이후에 하나 또는 두 개 이상의 후속 반파장에 대해 더 낮은 레벨을 갖는 것도 가능하다. 어떤 경우든 간헐 모드에서 평균 전력 레벨은 상이한 레벨들 사이에서 교번한다. 평균 전력은 평균 전력 레벨 사이에서 가변할 수 있다. 즉, 예컨대 더 낮은 레벨은 평균 전력이 낮은 레벨이라고 가정하는 첫 번째 시간과 이 첫 번째 시간 이후의 두 번째 사이에서 가변할 수 있다.

도 51은 간헐 동작 기능을 갖는 IS 전력 변환기의 주 컨트롤러(4)의 일 실시예를 도시한다. 도 51에 도시된 주 컨트롤러(4)는 도 13에 도시된 주 컨트롤러(4)에 기반하며(이와 관련한 설명을 참조할 것), 입력 기준 전류 컨트롤러(41)와 변조 지수 컨트롤러(42) 사이에 간헐 동작 컨트롤러를 추가로 포함한다는 점이 도 13에 도시된 주 컨트롤러(4)와 상이하다. 간헐 동작 컨트롤러(43)는 입력 기준 전류 컨트롤러(41)로부터 입력 전류 기준 신호 I_IN _{_REF}를 수신하고, 수정된 입력 전류 기준 신호 I_IN _{_REF}'를 변조 지수 컨트롤러(42)로 제공하도록 구성된다. 일 실시예에 따르면, 간헐 동작 컨트롤러(43)는 전압 V_IN/V_OUT의 특정 반파장 동안에 수정된 입력 전류 기준 신호 I_IN _{_REF}'가 입력 전류 기준 신호 I_IN _{_REF}에 대응하고 전압 V_IN/V_OUT의 특정 반파장 동안에 수정된 입력 전류 기준 신호 I_IN _{_REF}'가 예컨대 0처럼 낮은 진폭을 갖도록 이 수정된 입력 전류 기준 신호 I_IN _{_REF}'를 발생하게 구성된다. 도 50에 도시된 실시예에서, 간헐 동작 컨트롤러(43)는 전압 V_IN/V_OUT의 부극성 반파장 동안에 입력 전류 기준 신호 I_IN _{_REF}를 변조 지수 컨트롤러(42)로 전달하고, 수정된 입력 전류 기준 신호 I_IN _{_REF}'를 전압 V_IN/V_OUT의 정극성 반파장 동안에 0으로 설정한다. 수정된 입력 전류 기준 신호 I_IN _{_REF}'가 0인 시간 주기 동안, 변조 지수 컨트롤러(42)는 전력 변환기의 입력 전류 I_IN가 0이 되도록 변조 지수 m을 발생한다. 이 시간 주기 동안, 개개의 변환기 셀은 입력 전류를 수신한다. 그러나 입력 전류가 부극성인 시간 주기(다중 셀 전력 변환기가 전력 공급원에 전류를 제공함)도 존재하므로, 수정된 입력 전류 기준 신호 I_IN _{_REF}'가 0인 시간 주기 동안에 평균 입력 전류는 0이다.

수정된 입력 전류 기준 신호 I_IN _{_REF}'가 0인 시간 주기 동안에, 다중 셀 전력 변환기는 위에서 설명한 것처럼 여전히 셀 입력 전압 V1₁-V1_N1을 발생할 수 있다. 특히, 평균 입력 전류가 0이어야 하는 시간 주기에 주 변환기는 하나의 구동 사이클에서 클록 방식으로 하나의 변환기 셀을 동작시킬 수 있다. 이것은 도 27에 도시된 시간 흐름도를 참조하여 설명된다. 도 27을 참조하면, 총 셀 입력 전압 V1_TOT는 변조 지수 m의 범위와 연관된 두 개의 전압 레벨 사이에서 스위치한다. 도 27에 도시된 실시예에서, 총 셀 입력 전압 V1_TOT는 변조 지수가 0과 0.25 사이에 있을 때 0과 V2_TOT/N1 사이를 스위치하고, 변조 지수가 0.25와 0.5 사이에 있을 때 V2_TOT/N1과 V2_TOT/N3 사이에 스위치하며, 이런 방식을 계속 스위치한다.

일 실시예에 따르면, 다중 셀 전력 변환기는 총 셀 입력 전압 V1_TOT을 도 27에 도시된 실시예에서 두 개의 별개의 전압 레벨 사이(예를 들면, V2_TOT/N1과 V2_TOT/N3 사이)에서 스위치하고 다른 변환기 셀을 정적으로 동작시키기 위해 오로지 하나의 변환기 셀이 스위치 모드에서 동작하도록 동작한다. "다른 변환기 셀을 정적으로 동작시키는 것"은 변조 지수가 특정 레벨에 도달할 때 하나의 변환기 셀이 오프-상태로 스위치되고 변조 지수가 다시 이 특정 레벨 아래로 떨어질 때까지 이 오프-상태를 유지함을 의미한다. 예를 들어, 도 27에 도시된 실시예에서 V2_TOT/N1의 하나의 지분을 총 셀 입력 전압 V1_TOT에 제공하기 위해서 변조 지수가 0.25에 도달할 때 하나의 변환기 셀이 스위치 오프되고, 변조 지수가 0.25 아래로 떨어질 때까지 이 오프-상태를 유지한다. 단 하나의 변환기 셀이 스위치-오프로 동작되고 다른 변환기 셀은 정적으로 동작하는 이 동작 모드는 다음에 차단 모드(block mode)로 지칭될 것이다. 오프-상태로 정적으로 동작하는 변환기 셀의 개수는 입력 전압의 전압 레벨이 증가할수록 증가한다. 즉, 입력 전압 V_IN의 전압 레벨에 기반하여, 변환기 셀은 PWM 모드, 온-모드 및 오프-모드 중 하나로 동작하고, 여기서 일 실시예에 따르면 오로지 하나의 변환기 셀이 한 번에 PWM 모드로 동작한다.

도 50에 도시된 실시예에서, 부극성 반파장 동안 다중 셀 전력 변환기에 의해 수신/제공되는 평균 전력은 0이고, 정극성 반파장에서는 다중 셀 전력 변환기에 의해 수신/제공되는 평균 전력이 0이 아닌 값이다. 이 실시예에서, 부극성 반파장 동안 제공되는 평균 전력은 다중 셀 변환기가 연속적으로(간헐적이 아닌) 동작될 경우에 수신/제공되는 평균 전력의 두 배이다. 그러나 도 40을 참조하여 설명된 것처럼, 다중 셀 전력 변환기의 변환기 셀의 효율은 개개의 변환기 셀에 의해 변환된 전력이 감소하므로 감소할 수 있다. 특정 시간 주기(예컨대 도 50에 도시된 실시예에서 부극성 반파장) 동안에 다중 셀 변환기를 간헐적으로 동작시키는 것, 즉, 다중 셀 전력 변환기를 높은 전력에서 동작시키는 것은 다중 셀 변환기의 효율을 증가시킬 것이다.

일 실시예에 따르면, 간헐 동작 컨트롤러(43)는 하나의 반파장 동안에 수신되는 평균 입력 전력을 계산하고, 이 계산에 기반하여 다중 셀 전력 변환기가 간헐 동작 모드에 동작할 것인지 전규 모드에서 동작할 것인지를 결정한다. 정규 모드에서, 간헐 동작 컨트롤러(43)는 입력 전류 기준 신호 I_IN _{_REF}를 변조 지수 컨트롤러(42)로 전달한다. 간헐 동작 모드에서, 입력 전력이 0인 시간 주기와 입력 전력이 0이 아닌 시간 주기 사이의 비율(이 비율은 도 50에 도시된 실시예에서 1:1임)은 위의 계산된 전력에 기반하여 계산된다. 도 51을 참조하면, 간헐 동작 컨트롤러는 전압 V_IN/V_OUT의 하나의 반파장 동안에 평균 입력 전력을 계산하기 위해 입력 전압 신호 V_{IN_M}와 입력 전류 신호 I_IN _{_M}를 수신할 수 있다.

도 52는 간헐 동작 기능을 갖는 OS 다중 셀 전력 변환기의 주 컨트롤러(5)의 일 실시예를 도시한다. 주 컨트롤러(5)는 도 35에 도시된 주 컨트롤러(5)에 기반하며(이와 관련한 설명을 참조할 것), 출력 기준 전류 컨트롤러(51)와 변조 지수 컨트롤러(52) 사이에 간헐 동작 컨트롤러(53)를 포함하는 점에서 도 35에 도시된 주 컨트롤러(5)와 상이하다. 간헐 동작 컨트롤러(53)는 출력 기준 전류 컨트롤러로부터 출력 기준 전류 신호 I_OUT _{_REF}를 수신하고, 수정된 I_OUT _{_REF}'를 변조 지수 컨트롤러(52)로 제공한다. 도 52에 도시된 주 컨트롤러(5)의 동작은 도 51에 도시된 주 컨트롤러(4)의 동작에 대응할 수 있으며, 다만 도 52에 도시된 주 컨트롤러(5)가 입력 전압 신호 V_{IN_M}와 입력 전류 신호 I_IN _{_M} 대신에 출력 전류 신호 I_OUT _/M와 출력 전압 신호 V_OUT _/M를 처리한다는 점이 다르다. 그러나 IS 전력 변환기의 입력 전압 V_IN과 입력 전류 I_IN를 참조하여 설명된 내용은 OS 전력 변환기의 출력 전압 V_OUT과 출력 전류 I_OUT에도 동등하게 적용 가능하다.

간헐 동작 모드에서 다중 셀 전력 변환기를 동작시키는 것은 IS 토폴로지 또는 OS 토폴로지를 갖는 다중 셀 전력 변환기로 제한되지 않는다. 도 50 내지 도 52를 참조하여 설명된 간헐 동작 모드는 도 29에 도시된 유형의 IP 전력 변환기와 도 37에 도시된 유형의 OP 전력 변환기에도 동등하게 이용될 수 있다. 도 53은 하나의 변환기 셀의 셀 입력 전류 I0_i와 셀 출력 전류 I2_i의 입력 전압 V_IN과 출력 전압 V_OUT의 시간 흐름도를 도시하고, IP 및 OP 토폴로지 중 하나를 갖는 다중 셀 변환기의 입력 전력 P_IN과 출력 전력 P_OUT의 시간 흐름도를 도시한다. 이러한 병렬연결된 변환기 셀의 각각은 이전에 설명된 간헐 동작 모드에서 동작될 수 있다. 간헐 동작 모드에서 변환기 셀에 의해 변환된 평균 전력은 고 레벨과 저 레벨 사이에서 교번하는데, 저 레벨은 첫 번째 레벨의 80% 미만이거나, 50% 미만이거나 또는 심지어는 30% 미만이다. 이러한 변환기 셀의 셀 변환기는 도 51 및 도 52에 도시된 주 변환기(4, 5)에 각기 대응하는데, 다만 총 DC 링크 전압 기준 신호 V2_TOT _{_REF}와 DC 링크 전압 신호 V₁ _{_M}-V_N2 _{_M}의 각각을 대신하여 하나의 컨트롤러가 개별 변환기 셀의 DC 링크 전압 기준 신호와 DC 링크 전압 신호를 처리하는 점이 다르다.

일 실시예에 따르면, 변환기 셀이 병렬로 연결된 전력 변환기의 간헐 동작 모드에서, 저 레벨에서 동작하는 변환기 셀의 개수는 각각의 반파장에서 동일하다. 만약 개별 변환기 셀의 제1 평균 전력 레벨이 동일하고, 그리고 만약 개별 변환기 셀의 낮은 평균 전력 레벨이 동일하다면, 총 평균 전력 레벨(이것은 개변 변환기 셀의 평균 전력 레벨의 합이다)은 각각의 반파장에서 사실상 동일하다. 이 경우, 개별 변환기 셀을 간헐 모드에서 동작시키는 것은 다중 셀 변환기의 평균 전력 레벨을 변화시키는 것을 야기하지 않는다.

일 실시예에 따르면, 변환기 셀이 병렬연결되어 있는 전력 변환기의 각각의 변환기 셀은 간헐 모드에서 동작되며, 변환기 셀은 이들이 동시에 평균 전력 레벨을 변경하도록 동기화된다. 이 경우, 다중 셀 변환기의 평균 전력 레벨은 가변한다. 이것은 평균 변환 전력 레벨 P_{IN_} _AVG, P_{OUT_} _AVG이 가변하는 것으로 그려진 도 53에 도시된다. 일 실시예에 따르면, 적어도 하나의 변환기 셀은 간헐 모드에서 동작하고, 적어도 하나의 변환기 셀은 정규 모드에서 동작한다. 이 경우, 변환된 전력 P_IN, P_OUT은 도 53에서 점선으로 도시된 것처럼 파형을 가질 수 있다.

만약 도 1 및 도 4 내지 도 7을 참조하여 설명된 전력 변환기 회로 중 하나에서 제1 전력 변환기 회로(10)가 IS 또는 IP 토폴로지를 갖고 도 50 내지 도 53을 참조하여 설명된 것과 같은 간헐 동작 모드에서 동작한다면, DC 링크 캐패시터(11₁-11_N2)는 제2 전력 변환기(20)와 부하에 연속적인 전력 흐름을 제공하는 버퍼로서 작동한다. 제2 전력 변환기(20)가 OS 토폴로지 또는 OP 토폴로지 중 하나로 구현되는 경우, 제1 전력 변환기(10)는 전력 공급원으로부터 전력을 연속적으로 도출하여 DC 링크 캐패시터(11₁-11_N2)를 충전시킨다.

도 54는 간헐 모드에서 이전의 도 29 및 도 38을 참조하여 설명된 토폴로지 중 하나로서 IP 토폴로지 또는 OP 토폴로지를 갖는 다중 셀 전력 변환기의 일 실시예를 도시한다. 도 54는 개별 변환기 셀의 활성화 상태의 시간 흐름도를 도시한다. 이러한 변환기 셀은 op 전력 변환기의 변환기 셀(2₁-2_N3)과 IP 전력 변환기의 변환기 셀(1₁-1_N3)이다. 도 54에 도시된 실시예에 따르면, 간헐 모드에서 전력 변환기를 동작시키는 것은 오로지 하나의 변환기 셀을 한 번에 활성화하는 것을 포함할 수 있다. 도 54에 예시된 시간 주기에서, 제1 변환기 셀(2₁, 1₁) 각각과 제2 변환기 셀(2₁, 2₂) 각각은 활성화된다. T_op는 활성화 시간을 표시하는데, 이것은 개별 변환기 셀이 활성화되는 시간 지속기간이다. 이 활성화 시간은 도 54에 도시된 실시예에서 동일하게 그려졌다. 그러나 이것은 단지 예시일 뿐이다. 활성화 시간은 상이한 파라미터에 따라 변할 수 있다. 이것은 이후에 더 상세히 설명된다. 도 54에 도시된 실시예에서, 변환기 셀(2₁, 2₂)의 활성화 시간 사이의 시간 주기가 존재한다. 그러므로 변환된 전력 P_OUT(P_IN)은 교번한다. 즉, 변환된 전력의 전력 레벨이 고 레벨에서 저 레벨로 변하는 시간과, 변환된 전력의 전력 레벨이 저 레벨에서 고 레벨로 변하는 시간이 존재한다. 고 레벨과 저 레벨은 변할 수도 있다. 그러나 전력 레벨이 고 레벨에서 저 레벨로 변할 때마다 저 레벨은 고 레벨의 80% 미만이거나 50% 미만이거나 또는 심지어 30% 미만이다.

도 54에 도시된 실시예에서, 저 레벨은 0이다. 즉, 변환기 셀이 활성이지 않는 시간이다. 그러나 이것은 단지 예시일 뿐이다. 적어도 하나의 다른 변환기 셀이 간헐적으로 동작하는 동안 하나 이상의 변환기 셀이 활성인 것도 가능하다. 이 경우, 저 레벨은 0이 아니다.

만약에 이전에 설명된 전력 변환기 회로 중 하나에서 제2 전력 변환기(20)가 간헐 동작 기능을 갖는 OP 변환기로 구현되면, 출력 캐패시터(30)는 부하 Z로 연속적인 전력 흐름을 제공할 것이다. 이것은 도 55에 개략적으로 예시된다. 도 55는 전력 변환기 회로의 한 섹션을 도시한다. 도 55를 참조하면, 출력 캐패시터는 출력 노드 OUT1, OUT2 사이에 연결된다. 이 출력 캐패시터(30)는 OP 토폴로지를 갖는 제2 전력 변환기(20)에 의해 전력이 간헐적으로 공급된다. 그러나 출력 캐패시터(30)의 전하 저장 능력 덕분에 부하 Z는 출력 OUT1, OUT2에 전력 변환기 회로로부터 전력을 연속적으로 도출할 수 있을 것이다.

도 56은 간헐 모드에서 OP 토폴로지를 갖는 다중 셀 변환기를 동작시키는 방법의 일 실시예를 도시한다. 도 56을 참조하면, 이 방법은 출력 전류 기준 신호 I_{OUT_REF}를 평가하는 단계(1031)를 포함한다. 출력 전류 기준 신호는 다중 셀 변환기의 원하는 출력 전력을 나타낸다. 출력 전류 기준 신호를 대신하여, 출력 전력을 나타내는 다른 신호가 사용될 수도 있다. 출력 전류 기준 신호 I_OUT _{_REF}를 평가하는 것은 하나의 변환기 셀의 최적 출력 전류 신호 I_OUT _{_OPT}를 갖는 출력 전류 기준 신호I_{OUT_REF}를 비교하는 것을 포함한다. 이 최적 출력 전류 신호는 변환기 셀이 최대 효율을 갖는 출력 전력이나 변환기 셀의 효율이 사전 정의된 효율 레벨 아래가 아닌 출력 전력을 나타낸다. 최적 출력 전류 신호를 대신하여, 변환기 셀이 최대 효율을 갖는 출력 전력을 나타내는 또 다른 신호가 이용될 수도 있다.

도 56을 참조하면, 만약 출력 전류 기준 신호 I_OUT _{_REF}가 최적 출력 전류 신호 I_{OUT_OPT}의 이하가 아니라면, 다중 셀 변환기는 비간헐 모드에서 동작한다. 이 모드는 도 56에서 정규 모드(1030)로 지칭된다. 정규 모드는 위상 쉐딩을 포함할 수 있으므로, 정규 동작 모드에서 변환기 셀 중 일부는 도 40 내지 도 49를 참조하여 설명된 것처럼 비활성일 수 있다. 그러나 정규 동작 모드에서 적어도 하나의 변환기 셀은 한 번에 활성이므로, 변환기 셀의 각각이 비활성(비활성화되는) 시간 주기는 존재하지 않는다.

도 56을 참조하면, 만약 출력 전류 기준 신호 I_OUT _{_REF}가 하나의 변환기 셀의 최적 출력 전류 신호 I_OUT _{_OPT}의 이하라면, 다중 셀 변환기는 도 56에 도시된 것처럼 동작 지속기간 T_op가 계산(1032)되는 간헐 모드로 진입한다. 다음, 최고 입력 전압을 갖는 변환기 셀이 식별되고, 이 식별된 변환기 셀의 기준 전류는 계산된 시간 지속기간 T_op에 대해 I_OUT _{_OPT}로 설정되고, 다른 변환기 셀의 기준 전류는 0으로 설정된다. 일 실시예에 따르면, 전력 기준 신호의 레벨이 감소할 때(예컨대 출력 전류 기준 신호가 감소하는 것처럼) 전력 변환기는 우선 위상 쉐딩 모드에 진입하고, 마지막으로 번력 기준 신호가 더욱 감소할 때(예컨대 출력 전류 기준 신호가 감소하는 것처럼) 간헐 모드로 진입한다.

일 실시예에 따르면, 개별 변환기 셀은 사실상 동일한 최적 출력 전류 I_{OUT_OPT}를 갖도록 설계된다. 다른 실시예에 따르면, 개별 변환기 셀은 상이한 최적 출력 전류 I_OUT _{_OPT}를 갖도록 설계된다. 이 실시예에서, 간헐 동작 모드는 출력 전류 기준 신호 I_OUT _{_REF}가 최저 최적 출력 전류의 레벨 이하로 떨어질 때 시작되어, 최고 입력 전압을 갖는 변환기 셀이 식별되고, 동작 지속기간은 출력 전류 기준 신호 I_{OUT_REF}와 최적 출력 전류 I_OUT _{_OPT}에 기반하여 계산된다. 식별된 변환기 셀은 계산된 지속기간동안 최적 출력 전류에서 동작하는 반면, 다른 변환기 셀은 0의 출력 전류에서 동작한다.

도 57은 IP 토폴로지를 갖는 다중 셀 변환기를 간헐 모드에서 동작시키는 방법의 일 실시예를 도시한다. 도 57에 도시된 방법은 참조되고 있는 도 56에 도시된 방법에 기반한다. 도 56을 참조하여 설명된 방법과 도 57에 도시된 방법 사이의 차이는 IP 토폴로지를 갖는 다중 셀 변환기에서 입력 전류 기준 신호 I_IN _{_REF}가 최적 입력 전류 I_IN _{_OPT}와 비교되고 동작 지속기간 T_OP가 입력 전류 기준 신호 I_IN _{_REF} 및 최적 입력 전류 I_IN _{_OPT}에 기반하여 계산된다는 점이다. 도 56에 예시된 방법을 참조하여 설명된 것 이외의 모든 것은 도 57에 예시된 방법과 동등하게 적용된다.

도 58은 OP 토폴로지를 갖는 다중 셀 변환기의 주 컨트롤러(3)의 일 실시예를 도시한다. 주 컨트롤러(3)는 도 33에 도시된 주 컨트롤러(3)에 기반하며, 다만 간헐 동작 컨트롤러(33)가 출력 전압 컨트롤러(31)(이것은 출력 전류가 제어될 때에는 생략될 수 있음)로부터 출력 전류 기준 신호 I_OUT _{_REF}을 수신하여 도 56을 참조하여 설명된 방법에 따라 출력 전류 기준 신호 I2₁ _{_REF}-I2_N3 _{_REF}을 발생한다는 점에서 도 33에 도시된 주 컨트롤러와 상이하다. 즉, 간헐 동작 컨트롤러(33)는 계산된 동작 지속기간 T_op동안 식별된 변환기 셀의 신호 레벨을 I_OUT _{_OPT}로 설정한다.

도 59는 IP 토폴로지를 가지면서 간헐 동작 기능을 갖는 다중 셀 변환기의 주 컨트롤러(60)의 일 실시예를 도시한다. 도 59의 주 컨트롤러(6)는 도 39에 도시된 컨트롤러(6)에 기반하며, 다만 입력 전압 컨트롤러(61)(이것은 출력 전류가 제어될 때에는 생략될 수 있음)로부터 입력 전류 기준 신호 I_IN _{_REF}을 수신하여 도 57을 참조하여 설명된 방법에 따라 입력 전류 기준 신호 I0₁ _{_REF}-I0_N1 _{_REF}을 발생하는 간헐 동작 컨트롤러(62)를 추가로 포함한다는 점에서 도 39에 도시된 컨트롤러(6)와 상이하다. 이것은 도 57을 참조하여 설명된 방법을 따른다. 즉, 간헐 동작 컨트롤러(63)는 계산된 동작 지속기간 T_op동안 식별된 변환기 셀의 신호 레벨을 I_IN _{_OPT}로 설정한다.

도 56 및 도 57을 참조하여 설명된 간헐 동작 모드의 각각에서, 출력 전류 기준 신호 I_OUT _{_REF}와 입력 전류 기준 신호 I_IN _{_REF}는 각기 주기적으로 평가된다. 일 실시예에 따르면, 전력 기준 신호가 제1 임계(도 56 및 도 57에 도시된 실시예에서 로 I_OUT _{_OPT} 및 I_IN _{_OPT}로 지칭함) 아래로 떨어질 때 다중 셀 변환기는 간헐 모드로 진입하고, 전력 기준 신호가 제1 임계보다 더 높은 제2 임계를 넘어 증가할 때 간헐 모드를 빠져나온다. 이러한 이력현상(hysteresis)은 전력 기준 신호가 제1 임계에 근접하는 레벨을 가질 때 다중 셀 변환기가 간헐 모드외 비간헐 모드에서 빈번히 스위칭하는 것을 막아준다.

도 60은 전력 변환기(10)가 IS 토폴로지를 갖고 변환기 셀(1₁-1_N1)에 추가하여 필터 셀(1₀)도 포함하는 전력 변환기 회로의 일 실시예를 도시한다. 전술한 바와 같이, 변환기 셀(1₁-1_N1)의 각각은 셀 입력에서 셀 입력 전력을 수신하고 셀 출력에서 셀 출력 전력을 제공하도록 구성되며 DC 링크 캐패시터(11₁-11_N2)에 연결되도록 구성된다. 제2 전력 변환기(20)는 제1 전력 변환기(10)의 DC 링크 캐패시터(11₁-11_N2)에 연결된다. 제2 전력 변환기(20)는 전술한 제2 전력 변환기 토폴로지로 구현될 수도 있다.

필터 셀(1₀)은 캐패시터(11₀)(이것은 도 60에서 필터 셀(1₀)를 나타내는 블록의 외부에 그려짐)를 포함한다. DC 링크 캐패시터(11₁-11_N2)와 달리, 필터 셀(1₀)의 캐패시터(11₀)는 제2 전력 변환기(20)에 연결되지 않는다. 필터 셀(1₀)은 필터 셀이 필터 셀의 단자에서 입력 전력을 수신하는 입력 전력 모드와, 필터 셀이 필터 셀(1₀)의 게이트에서 출력 전력을 제공하는 출력 전력 모드에서 동작할 수 있다. 필터 셀의 단자는 두 개의 노드를 가지며, 변환기 셀(1₁-1_N1)의 셀 입력과 직렬로 연결된다. 변환기 셀(1₁-1_N1)의 셀 입력과 필터 셀(1₀)의 단자의 직렬 회로는 전력 변환기 회로의 입력 IN1, IN2에 연결된다.

필터 셀(1₀)은 변환기 셀(1₁-1_N1)과 동일한 토폴로지로 구현될 수 있다. 필터 셀(1₀)의 일 실시예는 도 61에 도시된다. 도 61에 도시된 실시예에서, 필터 셀(1₀)은 풀-브릿지 토폴로지로 구현되며, 이것은 도 24를 참조하여 위에서 설명된다. 도 61에 도시된 필터 셀(1₀)에서, 개개의 성분은 도 24에 도시된 변환기 셀(1_i)의 대응 성분과 동일한 참조부호를 가지며, 여기서 첨자 지수 "0"가 도 61에 도시된 필터 셀(1₀)의 참조부호에 부가된다. 필터 셀(1₀)의 동작은 변환기 셀(1_i)의 동작에 대응한다. 즉, 필터 셀(1₀)의 컨트롤러(19₀)는 변조 지수 m₀을 수신하고, 도 26(a) 및 도 26(b)를 참조하여 설명된 변조 체계 중 하나에 따라서 변조 지수 m₀에 기반하여 제1 하프-브릿지(17₀)의 저측 스위치(17_0L)와 고측 스위치(17_0H)의 동작과, 제2 하프-브릿지(18₀)의 저측 스위치(18_0L)와 고측 스위치(18_0H)의 동작을 제어한다.

풀-브릿지 토폴로지를 갖는 필터 셀(1₀)을 구현하는 것은 단지 예시일 뿐이다. 전압 V_IN이 정류된 사인파형 전압이거나 직류 전압일 때 필터 셀(1₀)가 단 하나의 하프-브릿지(도 12를 참조하여 설명됨)로 구현될 수도 있다.

도 60에 도시된 제1 전력 변환기(10)의 동작은 주 컨트롤러(4)에 의해 제어된다. 주 컨트롤러의 일 실시예가 도 62에 도시된다. 주 컨트롤러(4)는 도 13에 도시된 주 컨트롤러(4)에 기반하며(이와 관련한 설명을 참조할 것), 변조 지수 컨트롤러(42)로부터 변조 지수를 수신하는 변환기 및 필터 셀 컨트롤러(44)를 추가로 포함한다는 점에서 도 13에 도시된 주 컨트롤러(4)와 상이하다. 변환기 및 필터 셀 컨트롤러(44)는 변조 지수 m₀을 필터 셀(1₀)로 제공하고 변조 지수 m₁-m_N1를 변환기 셀(1₁-1_N1)로 제공한다.

도 63은 사인파형 입력 전압 V_IN의 한 주기 동안 도 60에 도시된 제1 전력 변환기(10)의 동작의 한 방식을 예시한다. 도 63에서, V1_TOT는 총 셀 입력 전압을 표시하고, V1₀는 필터 셀의 평균 셀 입력 전압, 즉, 하나 이상의 구동 사이클에 대해 평균된 셀 입력 전압을 표시한다. 도 60에 도시된 제1 전력 변환기(10)에서, 필터 셀(1₀)만이 예컨대 20kHz 또는 그 이상의 스위칭 주파수에서 스위치-모드(switched-mode)로 동작한다. 변환기 셀은 차단 모드에서 동작할 수 있다. 즉, 변환기 셀은 입력 전압 V_IN의 주파수의 두 배인 주파수에서 스위치될 수 있으므로, 각각의 변환기 셀은 입력 전압 V_IN의 하나의 반파장 동안에 오로지 한 번만 오프-상태 및 온-상태로 스위치된다. 다시 말해서, 입력 전압 V_IN의 순시 전압 레벨에 기반하여, 변환기 셀은 두 개의 동작 모드인 온-모드 또는 오프-모드에서 동작할 수 있다. 그러나 변환기 셀(1₀)의 스위치이 주파수에서 변환기 셀을 스위치하는 것도 가능하다.

도 64는 필터 셀의 변조 지수 m₀와 변환기 셀의 변조 지수를 계산하는 방법의 일 실시예를 도시한다. 설명을 위해서, 변환기 셀의 DC 링크 전압는 사실상 동일한데, 다시 말해서 V2_TOT/N1과 같다. 도 64를 참조하면, 이 방법은 오프-상태에서 동작될 변환기 셀의 개수 F를 계산하는 단계(1051)를 포함한다. 이러한 F개 변환기 셀에 의해 제공되는 총 셀 입력 전압 V1_TOT은 F·`V2_TOT/N1이다. 개수 F를 계산하는 단계는 다음을 계산하여 오프-상태에서 동작될 변환기 셀의 개수 F를 결정하는 단계를 포함한다.

즉, 변조 지수 m과 변환기 셀의 개수 N1을 곱하고 그 결과를 올린다. 필터 셀(1₀)의 변조 지수 m₀은 하나의 구동 사이클 동안에 캐패시터(11₀) 양단의 전압 V2₀와 필터 셀(1₀)의 게이트에서의 원하는 평균 전압 V1₀에 기반하여 m₀=V1₀/V2₀에 의해 계산(1052)되고, 여기서 V2₀는 캐패시터(11₀) 양단 전압이고 V1₀은 필터 셀의 게이트의 원하는 전압이다. 필터 셀의 단자에서 원하는 전압 V1₀은 다음에 대응한다.

여기서 m은 변조 지수 컨트롤러에 의해 계산되는 변조 지수이고, V2_TOT는 총 DC 링크 전압이다.

다음, 변환기 및 필터 셀 컨트롤러(44)는 계산된 변조 지수 m₀에서 필터를 동작시키고, F개 변환기 셀을 오프-상태(변조 지수 m_i=1)로 동작시키며, N1-F개 변환기 셀은 온-상태(변조 지수 m_i=0)로 동작시킨다. 결정 단계(1051), 계산 단계(1052) 및 동작 단계(1053)는 주기적으로 반복될 수 있다. 일 실시예에 따르면, 이 단계들은 규칙적으로 반복된다. 일 실시예에 따르면, 이 단계들은 필터 셀(1₀)의 스위칭 주파수의 0.1배 미만으로 반복되거나 또는 심지어 0.01배 미만으로 반복된다.

위의 설명을 참조하면, 변환기는 각각의 반파장에서 오로지 한 번만 오프-상태 및 다시 온-상태로 스위치하도록 차단 모드로 동작할 수 있다. 변환기 셀이 차단 모드로 동작하는 필터 셀로 구현된 다중 셀 변환기에서, 필터 셀은 낮은 스위칭 손실과 관련하여 최적화될 수 있고, 반면에 변환기 셀은 낮은 도전 손실과 관련하여 구현될 수 있다.

도 64에 도시된 방법은 입력 전압의 정극성 반파장에 적용된다. 부극성 반파장 동안, 이 방법은 F가 변조 지수(이것은 부극성 반파장 동안 부극성임)의 절대값에 기반하여 계산되고 F개 변환기 셀이 변조 지수 m_i=-1에서 동작한다는 점에서 도 64에 도시된 방법과 상이하다.

입력 전압 V_IN의 반파장 동안, 변환기 셀은 m_i=-1 또는 m_i=0에서 동작한다. 필터 셀(1₀)의 변조 지수 m₀의 부호는 변할 수도 있다. 즉, 변조 지수 m₀가 하나의 반파장 동안 정극성 및 부극성으로 될 수 있다. 정극성 반파장 동안, 변조 지수 m₀가 정극성일 때, 필터 셀(1₀)은 입력 IN1, IN2로부터 전력을 수신한다. 변조 지수 m₀가 부극성일 때, 필터 셀(1₀)은 변환기 셀(1₁-1_N1)의 직렬 회로에 전력을 공급한다. 부극성 반파장 동안, 정극성 변조 지수 m₀는 필터 셀(1₀)이 전력을 공급함을 나타내고, 부극성 변조 지수 m₀는 필터 셀(1₀)이 전력을 수신함을 나타낸다. 그러므로 필터 셀은 변조 지수 m₀의 부호가 총 변조 지수 m의 부호와 동일할 때 전력을 수신하고(입력 전력 모드에 있음), 그 부호가 상이할 때에는 전력을 공급한다(출력 전력 모드에 있음). 기본적으로, 필터 셀(1₀)이 입력 전압 V_IN의 1/2 주기에 수신하는 평균 전력은 0이므로 캐패시터(11₀) 양단의 전압 V2₀는 예컨대 0처럼 특정 전압 레벨 주변을 선회한다.

예를 들어, 정극성 반파장 동안, 오프-상태인 F개의 변환기 셀의 셀 출력 전압의 합이 입력 전압의 레벨보다 낮을 때 변조 지수는 정극성이고, 오프-상태인 F개의 변환기 셀의 셀 출력 전압의 합이 입력 전압 V_IN의 레벨보다 더 높을 때 변조 지수는 부극성이다. 부극성 반파장 동안, 변조 지수는 오프-상태인 F개의 변환기 셀의 셀 출력 전압의 합이 입력 전압의 레벨(의 절대값)보다 낮을 때 변조 지수는 부극성이고, 오프-상태인 F개의 변환기 셀의 셀 출력 전압의 합이 입력 전압 V_IN의 레벨(의 절대값)보다 더 높을 때 변조 지수는 정극성이다.

도 65는 하나의 구동 사이클(지속기간 T_p를 가짐) 동안 도 60에 도시된 제1 전력 변환기(10)의 동작을 예시한다. 이 실시예에서, 변환기 셀의 두 개는 구동 사이클의 전체 지속기간 T_p 동안 오프-상태이고, 변환기 셀의 두 개는 구동 사이클의 전체 지속기간 T_p 동안 온-상태이다. 필터 셀(1₀)은 변조 지수 m₀에 기반하여 스위치-모드에서 동작한다(여기서 듀티 사이클은 d₀=1-m₀로 제공됨).

위의 내용을 참조하면, 변환기 셀은 차단 모드에서 동작할 수도 있다. 그러나 오프-상태인 변환기 셀의 그룹과 온-상태인 변환기 셀의 다른 그룹이 구동 사이클로부터 구동 사이클로 변할 수 있도록 다중 셀 변환기를 동작시키는 것도 가능하다. 그러나 필터 셀(1₀)은 변조 지수 m₀이 새로 계산될 때까지 오프-상태인 동일 개수의 변환기 셀과 온-상태인 동일 개수의 변환기 셀을 동작시키는 것도 가능하다. 이런 식으로 DC 링크 캐패시터는 더 균등하게 충전된다.

도 66은 필터 셀(2₀)을 포함하는 제2 전력 변환기(20)의 일 실시예를 도시한다. 도 60에 도시된 필터 셀(1₀)과 마찬가지로, 필터 셀(2₀)은 단자를 포함한다. 필터 셀(2₀)의 단자는 변환기 셀(2₁-2_N3)의 셀 출력과 직렬로 연결된다. 필터 셀(2₀)과 변환기 셀(2₁-2_N3)의 셀 출력의 직렬 회로는 출력 OUT1, OUT2에 연결된다. 도 66에 도시된 예시가 도 60에 도시된 예시와 일치하기 위해서, 도 60에 도시된 캐패시터와 마찬가지로 필터 셀(2₀)의 캐패시터에는 참조부호(11₀)을 붙인다. V2₀는 필터 셀(2₀)의 양단의 전압이다. 도 66에 도시된 필터 셀(2₀)의 동작은 도 60에 도시된 필터 셀의 동작에 대응하는데, 도 66에 도시된 필터 셀(2₀)이 변환기 셀의 총 셀 출력 전압 V3_TOT에 부가되는 전압 V3₀을 제공한다는 점이 다르다.

도 67은 필터 셀(2₀)의 일 실시예를 도시한다. 필터 셀(2₀)의 풀-브릿지 토폴로지는 도 34에 도시된 변환기 셀(2_i)의 토폴로지에 대응한다. 그러나 단 하나의 하프-브릿지를 갖는 토폴로지가 이용될 수도 있다. 예시를 위해, 필터 셀(2₀)의 개별 성분의 참조 부호에 첨자 지수 "0"이 추가된다는 점에서 필터 셀(2₀)은 변환기 셀(2_i)과 상이하다. 필터 셀(2₀)의 동작은 변환기 셀(2_i)의 동작에 대응한다. 즉, 필터 셀(2₀)의 컨트롤러(233₀)는 변조 지수 m₀을 수신하고, 변조 지수 m₀에 기반하여 계산된 듀티 사이클로 제1 하프-브릿지(231₀)와 제2 하프-브릿지(232₀)를 구동한다.

도 68은 도 66에 도시된 제2 전력 변환기(20)의 주 컨트롤러(50)의 일 실시예 중 하나를 도시한다. 주 컨트롤러(5)는 도 35에 도시된 주 컨트롤러(5)에 기반하며, 단지 변조 지수 컨트롤러(52)로부터 변조 지수 m을 수신하고 변조 지수 m₀을 필터 셀(2₀)에, 변조 지수 m₁-m_N3을 개별 변환기 셀(2₁-2_N3 ₎에 제공하는 변환기 및 필터 셀 컨트롤러를 추가로 포함한다는 점에서 도 35에 도시된 주 컨트롤러(5)와 상이하다. 도 68에 도시된 변환기 및 필터 셀 컨트롤러(54)는 참조하고 있는 도 62에 도시된 변환기 및 필터 셀 컨트롤러(44)와 마찬가지로 동작한다. 도 54에 도시된 변환기 및 필터 셀 컨트롤러와 도 62에 도시된 변환기 및 필터 셀 컨트롤러 사이의 차이는 도 55에 도시된 변환기 및 필터 셀 컨트롤러가 총 셀 입력 전압 V1_TOT을 대신하여 총 셀 출력 전압 V3_TOT에 기반하여 변조 지수 m₀-m_N3을 발생한다는 것이다.

도 69는 도 68에 도시된 변환기 및 필터 셀 컨트롤러에 구현될 수 있는 방법의 일 실시예를 도시한다. 이 방법은 다음과 같이 오프-상태에서 동작될 개수 F의 변환기 셀을 결정하는 단계를 포함한다.

즉, 변조 지수 m과 변환기 셀의 개수 N3의 곱을 계산하고 그 결과를 올림하여 계산한다(1061). 변조 지수 m₀는 도 64에 도시된 방법에 변조 지수 m₀를 계산하는 것과 유사하게 계산되는데, 단지 도 69에 도시된 방법에 변조 지수 m₀가 (원하는 셀 입력 전압 V1₀을 대신하여) 필터 셀(2₀)의 원하는 셀 출력 전압 V3₀에 기반하여 계산된다는 점이 다르다. 필터 셀(2₀)의 원하는 셀 출력 전압 V3₀은 다음과 같고 변조 지수는 m₀=V3₀/V2₀이다.

변환기 및 필터 셀 컨트롤러(54)는 변조 지수 m₀에서 필터 셀(1₀)을, 변조 지수 m_i=1에서 F개 변환기 셀을, 그리고 변조 지수 m_i=0에서 N3-F개 변환기 셀을 동작시킨다. 도 63에 도시된 시간 흐름도는 도 66에 도시된 제2 전력 변환기(20)에 동등하게 적용된다. 제2 전력 변환기(20)의 파라미터는 도 63에서 괄호로 표시된다. 필터 셀(2₀)은 변조 지수 m₀가 총 변조 지수 m의 부호와 동일한 부호를 가질 때 출력 OUT1, OUT2에 전력을 공급하고(이것은 출력 전력 모드임), 그 부호가 상이할 때에는 전력을 수신한다(이것은 입력 전력 모드임). 오프-상태인 변환기 셀의 셀 입력 전압의 합이 출력 전압의 순시 레벨보다 더 낮을 때 그 부호는 동일하고, 이 전압의 합이 출력 전압의 순시 레벨보다 높을 때에는 그 부호가 상이하다.

다중 셀 변환기 토폴로지가 제공하는 또 다른 자유도는 개별 변환기 셀 사이의 연결 유형이다. 전술한 실시예에서, 하나의 다중 셀 변환기의 변환기 셀은 직ㄹ렬 연결된(IS 토폴로지) 또는 병렬연결된(IP 토폴로지) 셀 입력을 갖거나 또는 직렬연결된(OS 토폴로지) 또는 병렬연결된(OP 토폴로지)를 갖는다. 일 실시예에 따르면, 다중 셀 변환기는 적어도 두 개의 변환기 셀를 포함하되, 이 두 변환기 셀 사이의 연결 유형이 병렬연결 또는 직렬연결 사이에서 변할 수 있다. 즉, 이 두 변환기 셀은 직렬연결되거나 병렬연결된다. 이것은 도 70 내지 도 73을 참조하여 제1 다중 셀 전력 변환기(10)의 두 개의 변환기 셀과, 도 73 내지 도 75를 참조하여 제2 다중 셀 전력 변환기(20)의 두 개의 변환기 셀과 관련하여 설명된다.

도 70에서, 참조부호(1_k, 1_k+1)는 제1 전력 변환기(10)의 두 개의 변환기 셀을 표시한다. 참조부호(11_k, 11_k+1)는 대응하는 DC 링크 캐패시터를 표시하고, V2_K, V2_K+1는 대응하는 DC 링크 전압을 표시한다. 변환기 셀(1_k, 1_k+1)의 각각은 제1 입력 노드와 제2 입력 노드를 갖는 셀 입력을 포함한다. 스위치 배열(7)은 변환기 셀(1_k, 1_k+1)의 셀 입력 사이에 연결되고, 직렬 또는 병렬로 셀 입력을 연결하도록 구성된다. 스위치 배열(7)은 변환기 셀(1_k+1)의 제1 셀 입력 노드와 변환기 셀(1_k)의 제2 셀 입력 노드 사이에 연결된 제1 스위치(71)를 포함한다. 제2 스위치(72)는 변환기 셀(1_k)의 제1 셀 입력 노드와 변환기 셀(1_k+1)의 제1 셀 입력 노드 사이에 연결된다. 제3 스위치(73)는 변환기 셀(1_k)의 제2 셀 입력 노드와 변환기 셀(1_k+1)의 제2 셀 입력 노드 사이에 연결된다. 제1 스위치(71)가 스위치-온일 때, 그리고 제2 및 제3 스위치가 스위치-오프일 때, 변환기 셀(1_k, 1_k+1)은 직렬연결된 셀 입력을 갖는다. 이 경우, 변환기 셀(1_k)의 제2 셀 입력은 변환기 셀(1_k+1)의 제1 셀 입력에 연결된다. 제1 스위치(71)가 스위치-오프일 때, 그리고 제2 및 제3 스위치의 각각이 스위치-온일 때, 두 개의 변환기 셀(1_k, 1_k+1)은 병렬연결된 셀 입력을 갖는다. 이 경우, 변환기 셀(1_k)의 제1 셀 입력 노드는 변환기 셀(1_k+1)의 제1 셀 입력 노드에 연결되고, 변환기 셀(1_k)의 제2 셀 입력 노드는 변환기 셀(1_k+1)의 제2 셀 입력 노드에 연결된다.

도 70에 도시된 점선으로 표시된 것처럼, 다중 셀 전력 변환기는 변환기 셀(1_k, 1_k+1) 이외에 추가의 변환기 셀을 포함할 수 있다. 도 70에 도시된 변환기 셀(1_k, 1_k+1)은 다중 셀 변환기에서 상이한 방식으로 배열될 수 있다. 일 실시예에 따르면, 변환기 셀(1_k)의 제1 셀 입력 노드는 다중 셀 변환기(10)의 제1 입력 노드 IN1에 연결되고, 적어도 하나의 추가 변환기 셀은 변환기 셀(1_k+1)의 제2 셀 입력 노드와 다중 셀 변환기(10)의 제2 입력 노드 IN2 사이에 연결된다. 일 실시예에 따르면, 두 개 이상의 변환기 셀이 변환기 셀(1_k+1)과 제2 입력 노드 IN2 사이에 연결되며, 이 두 개 이상의 변환기는 변환기 셀(1_k+1)의 제2 셀 입력 노드와 제2 입력 노드 IN2 사이에 연결된 셀 입력을 갖는다. 다른 실시예에 따르면, 변환기 셀(1_k+1)의 제2 셀 입력 노드는 다중 셀 변환기(10)의 제2 입력 노드 IN2에 연결되고, 적어도 하나의 추가 변환기 셀은 변환기 셀(1_k)의 제1 셀 입력 노드와 제1 입력 IN1 사이에 연결된다. 일 실시예에 따르면, 두 개 이상의 변환기 셀은 제1 입력 노드 IN1과 변환기 셀(1_k)의 제1 셀 입력 노드 사이에 연결되며, 이 두 개 이상의 추가 변환기는 직렬연결된 셀 입력을 갖는다. 또 다른 실시예에 따르면, 두 개 이상의 변환기 셀은 각각의 입력 IN1, IN2과 변환기 셀(1_k, 1_k+1) 사이에 각기 연결된다.

또한, 두 개의 변환기 셀(1_k, 1_k+1)의 각각은 인덕터를 포함한다(도 70에 도시되지 않았지만 위에서 다양한 변환기 셀 토폴로지를 참조하여 설명됨).

일 실시예에 따르면, 도 70에 도시된 변환기 셀(1_k, 1_k+1)(그리고 도 70에 도시된 다른 변환기 셀)은 도 12 및 도 24를 참조하여 설명된 변환기 토폴로지 중 하나를 갖는다(부스트 토폴로지 또는 풀-브릿지 토폴로지).

도 71은 도 70에 도시된 다중 셀 전력 변환기를 동작시키는 한 가지 방식을 도시한다. 이 실시예에서, 변환기 셀(1_k)과 변환기 셀(1_k+1) 사이의 연결 유형은 입력 전압 V_IN의 순시 전압 레벨에 따른다. 예를 들어, 만약 입력 전압 V_IN의 전압 레벨이 전압 임계 V1보다 낮다면, 두 변환기 셀(1_k, 1_k+1)은 병렬로 연결된다. 도 71에서, 이것은 제2 및 제3 스위치(72, 73)의 구동 신호 S72, S73의 온-레벨(고 레벨)과, 제1 스위치(71)의 구동 신호 S71의 오프-레벨(저 레벨)로 표시된다. 구동 신호 S72, S73 중 하나의 온-레벨은 개별 스위치가 온-상태임을 나타내고, 오프-레벨은 개별 스위가 오프-상태임을 나타낸다. 입력 전압 V_IN의 전압 레벨이 전압 임계 V1보다 높다면, 두 변환기 셀(1_k, 1_k+1)은 병렬로 연결된다. 도 71에서, 이것은 제2 및 제3 스위치(72, 73)의 구동 신호 S72, S73의 오프-레벨과 제1 스위치(71)의 구동 신호의 온-레벨에 의해 표시된다.

변환기 셀(1_k, 1_k+1)의 각각은 온-상태와 오프-상태 중 하나로 동작할 수 있다. 온-상태에서, 각각의 변환기 셀의 셀 입력 전압 V1_k, V1_k ₊ ₁는 사실상 0이다. 변환기 셀(1_k, 1_k+1)이 직렬연결될 때, 변환기 셀(1_k, 1_k+1)의 총 셀 입력 전압 V1_k _{_k+1}은 두 변환기 셀(1_k, 1_k+1)이 온-상태인지 또는 오프-상태인지에 따라서 0, V2_k, V2_k ₊₁ 및 V2_k+V2_k ₊₁ 중 하나이다. 만약 두 변환기 셀(1_k, 1_k+1)이 병렬연결된다면, 두 변환기 셀(1_k, 1_k+1)이 온-상태일 때 총 셀 입력 전압 V1_k _{_k+} ₁는 0이다. 만약 두 변환기 셀(1_k, 1_k+1)이 오프-상태라면(그리고 변환기 셀이 풀-브릿지 토폴로지로 구현된다면), 총 셀 입력 전압 V1_k _{_k+} ₁는 DC 링크 캐패시터(11_k, 11_k+1) 양단의 전압 V2_k, V2_k ₊₁에 따른다. 만약 이 전압이 동일하다면(V2_k=V2_k ₊₁), 총 셀 입력 전압 V1_k _{_k+1}의 전압 레벨은 DC 링크 전압 전압 V2_k, V2_k ₊₁의 전압 레벨에 대응한다. 만약 이 전압이 동일하지 않다면, 전하 평형이 존재하여 두 전압 V2_k, V2_k ₊₁의 전압 레벨이 동일하도록 이 전압들이 평형이 될 때까지 고 전압인 DC 링크 캐패시터로부터 저 전압인 DC 링크 캐패시터로 전기 전하가 전달된다. 총 셀 입력 전압 V1_k _{_k+1}의 전압 레벨은 평형된 DC 링크 전압 V2_k, V2_k ₊₁의 전압 레벨과 동일하다.

위의 내용을 참조하면, 변환기 셀(1_k, 1_k+1)이 병렬로 연결될 때의 총 셀 입력 전압 V1_k _{_k+1}의 최대 레벨은 변환기 셀(1_k, 1_k+1)이 직렬로 연결될 때의 총 셀 입력 전압 V1_k _{_k+1}의 최대 레벨보다 더 낮다. 입력 전압 V_IN이 임계 전압 V1보다 낮을 때, 낮은 셀 입력 전압(다른 변환기 셀의 셀 입력 전압과 연계하여)은 입력 전압 V_IN의 전압 레벨을 충분히 추적할 수 있지만 입력 전압 V_IN의 전압 레벨이 임계 전압 V1보다 낮을 때에는 높은 셀 입력 전압이 요구된다.

입력 전압 V_IN이 임계 전압 V1보다 낮을 때 두 변환기 셀(1_k, 1_k+1)을 병렬로 연결하는 것은 변환된 전력의 고 레벨에서 유리할 것이다. 예를 들어 만약에 입력 전류 I_IN이 비교적 높다면, 입력 전압이 전압 임계 V1에 도달하기 전이라도 하나의 변환기 셀의 입력 전력은 변환기 셀이 최대 효율을 갖는 전력보다 더 높고, 두 개의 병렬연결된 변환기 셀(1_k, 1_k+1)은 이 입력 전력을 공유할 수 있어서 변환기 셀의 각각이 입력 전력을 변환하는 단 하나의 변환기 셀의 효율보다 더 높은 효율에서 동작한다. 예를 들어, 두 개의 병렬연결된 변환기 셀을 최대 전력의 50%인 전력에서 동작시키는 것은 최대 전력에서 하나의 변환기 셀을 동작시키는 것보다 더 효율적일 수 있다.

도 72는 도 70에 도시된 다중 셀 전력 변환기(10)의 변환기 셀을 제어하도록 구성된 주 컨트롤러(4)의 일 실시예를 도시한다. 주 컨트롤러(4)는 도 13에 도시된 주 컨트롤러(4)에 기반하며, 단지 스위치 컨트롤러(45)를 추가로 포함한다는 점에서 도 23에 도시된 주 컨트롤러와 상이하다. 스위치 컨트롤러(45)는 입력 전압 신호 V_{IN_M}을 수신하고, 입력 전압 V_IN의 전압 레벨에 따라서 스위치 회로(7)의 개별 스위치(71-73)를 동작시키도록 구성된다. 스위치(712-73)의 구동 신호 S71-S73를 발생하는 스위치 컨트롤러(45)는 도 71에 도시된 스위치(71-73)를 동작시킬 것이다. 즉, 스위치 컨트롤러(45)는 스위치(71-73)를 동작시켜서 입력 전압 V_IN의 전압 레벨이 임계 V1보다 낮을 때 변환기 셀(1_k, 1_k+1)의 셀 입력이 병렬로 연결되게 하고, 입력 전압 V_IN의 전압 레벨이 임계 V1보다 높을 때 변환기 셀(1_k, 1_k+1)의 셀 입력이 직렬로 연결되게 한다. 도 72에 도시된 주 컨트롤러(4)는 다중 셀 변환기(10)의 개별 변환기 셀을 동일한 변조 지수 m과 함께 동작시키도록 구성된다. 그러나 상이한 변조 지수로 개별 변환기 셀을 동작시키는 것도 가능하다.

일 실시예에 따르면, 주 컨트롤러(4)는 입력 전압 V_IN의 전압 레벨이 제1 임계 V1보다 낮은 제2 임계보다 낮을 때 두 변환기 셀(1_k, 1_k+1)을 직렬로 연결하고 변환기 셀(1_k, 1_k+1) 중 하나만을 동작시키도록 구성되고, 입력 전압 V_IN의 전압 레벨이 제2 및 제3 임계보다 낮을 때 두 변환기 셀(1_k, 1_k+1)을 병렬로 연결하도록 구성되며, 입력 전압 V_IN의 전압 레벨이 제1 임계보다 높을 때 변환기 셀(1_k, 1_k+1)을 다시 직렬로 연결하도록 구성된다. 두 병렬 셀 중 "오로지 하나의 변환기 셀을 동작시키는 것"은 두 셀 중 하나의 입력 전류를 0으로 제어하는 것과 등가이다.

비록 도 70에 도시된 다중 셀 변환기(10)가 병렬 또는 직렬로 연결된 입력을 가질 수 있는 두 개의 변환기 셀을 포함하는 것으로 도시되었지만, 다중 셀 변환기(10)는 이러한 재배열 가능 변환기 셀 중 두 개만을 갖는 것으로 제한되지 않는다. "재배열 가능" 변환기 셀은 스위치 회로(7)에 의해 셀 입력이 병렬로 연결되거나 또는 직렬로 연결될 수 있는 변환기 셀이다. 일 실시예에 따르면, 다중 셀 변환기(10)는 재배열 가능 변환기 셀을 더 포함한다. 이것은 도 70에 도시된 변환기 셀(1_k, 1_k+1)이 아닌 두 변환기 셀 사이에 도 70에 도시된 유형의 스위치 회로를 제공함으로써 얻을 수 있다. 도 70에 도시된 유형의 스위치 배열을 변환기 셀(1_k, 1_k+1) 중 하나와 또 다른 변환기 셀(도시 안 됨) 사이에 제공하는 것도 가능하다. 이 경우, 두 개 또는 세 개의 변환기 셀이 병렬로 연결되는 변환기 셀의 배열이 얻어진다. 일 실시예에 따르면, N!개 변환기 셀을 갖는 다중 셀 변환기(10)에서는 N1-1개의 스위치 배열이 존재하므로, 이웃하는 변환기 셀의 각각의 쌍 사이에 스위치 배열이 존재한다. 이 실시예에서, 최대 N1개의 변환 셀이 병렬로 연결될 수 있다.

도 70에 도시된 실시예에는 병렬로 연결된 두 개의 변환기 셀(1_k,1_k+1)이 존재한다. 또 다른 실시예에 따르면 각각의 두 변환기 셀은 두 개 이상의 변환기 셀의 직렬 회로(열(string))로 대체된다. 이 실시예에서 이러한 두 회로열은 입력 전압 V_IN의 신호 레벨에 기반하여 병렬 또는 직렬로 연결되는데, 이때 직렬 또는 병렬연결에서 회로열을 스위칭하는 기준은 위의 두 개의 변환기 셀(1_k,1_k+1)을 참조하여 설명된 것과 동일할 수 있다.

도 73은 두 개의 재배열가능 변환기 셀(2_k,2_k+1)을 포함하는 2 전력 변환기(20)의 일 실시예를 도시한다. 이러한 변환기 셀(2_k,2_k+1)의 각각은 제1 출력 노드와 제2 셀 출력 노드를 갖는 셀 출력을 포함한다. 제1 스위치(81), 제2 스위치(82)와 제3 스위치(83)을 갖는 스위치 배열(8)은 두 개의 변환기 셀(2_k,2_k+1)의 셀 출력들 사이에 연결되므로, 제1 스위치(81)는 변환기 셀(2_k)의 제2 셀 출력 노드와 변환기 셀(2_k+1)의 제1 셀 출력 노드 사이에서 연결되고, 제2 스위치(82)는 변환기 셀(2_k)의 제1 셀 출력 노드와 변환기 셀(2_k+1)의 제1 셀 출력 노드 사이에서 연결되고, 제 3 스위치(83)는 변환기 셀(2_k)의 제2 셀 출력 노드와 변환기 셀(2_k+1)의 제2 셀 출력 노드 사이에서 연결된다. 제1 스위치(81)가 스위치-온되고 제2 스위치(82)와 제3 스위치(83)가 각각 스위치-오프될 때 변환기 셀(2_k,2_k+1)의 셀 출력은 직렬로 연결되고, 제1 스위치(81)가 스위치-오프되고 제2 스위치(82)와 제3 스위치(83)가 각각 스위치-온 될 때 셀 출력은 병렬로 연결된다.

도 73에서 캐패시터(11_k,11_k+1)는 컨버터 셀(2_k,2_k+1)의 셀 입력에 연결된 DC 링크 캐패시터를 표시하고, V3_k _,V3_k ₊₁은 두 개의 변환기 셀(2_k,2_k+1)의 셀 출력 전압을 표시한다. DC 링크 캐패시터(11_k,11_k+1)에 전력을 공급하는 전력 변환기(도 73에 도시하지 않음)는 본원에서 이전의 제1 전력 변환기를 참조하여 설명된 임의의 변환기 토폴로지를 가질 수도 있다. 즉, 비록 재배열가능 변환기 셀을 포함할 수도 있지만 도 73에서 도시된 DC 링크 캐패시터(11_k,11_k+1)에 전력을 공급하는 제1 전력 변환기가 반드시 재배열가능 변환기 셀을 갖는 제1 전력 변환기는 아니다.

일 실시예에 따르면 두 개의 변환기 셀(1_k,1_k+1)의 셀 출력 사이의 연결의 유형은 출력 전압 V_OUT의 전압 레벨에 영향을 받는다. 일 실시예에 따르면 출력 전압 V_OUT은 예를 들면 전력 그리드같은 외부 전압 공급원에 의해 정의된다. 이 경우에 다중 셀 변환기(20)는 외부 전압 공급원에 의해 정의되는 출력 전압 V_OUT과 대조적으로 출력 전력을 공급한다.

도 73에 도시된 다중 셀 변환기(20)의 동작의 한 가지 방식은 도 74에 도시된다. 도 74는 사인파형 출력 전압의 하나의 반파장 동안 출력 전압 V_OUT의 전압 레벨을 도시한다. 도 74를 참조하면, 출력 전압 V_OUT의 전압 레벨이 전압 임계 V2보다 낮을 때 변환기 셀(2_k,2_k+1)의 셀 출력이 병렬로 연결될 수 있고, 만약 출력 전압 V_OUT의 전압 레벨이 전압 임계 V2보다 높다면 직렬로 연결될 수도 있다. 변환기 셀(2_k,2_k+1)의 병렬연결은 제2 스위치(82)와 제3 스위치(83)의 구동 신호 S82, S83의 온-레벨(고레벨)과 제1 스위치(81)의 구동 신호 S81의 오프-레벨(저레벨)에 의해 나타난다. 셀 출력의 직렬연결은 제2 스위치(82)와 제3 스위치(83)의 구동 신호 S82, S83의 오프-레벨과 제1 스위치(81)의 구동 신호 S81의 온-레벨에 의해 나타난다.

도 73에서 V3_k _{_k+1}은 두 개의 변환기 셀(2_k,2_k+1)의 총 셀 출력 전압을 표시한다. 만약 변환기 셀(2_k,2_k+1)이 직렬로 연결된다면, 이 총 셀 출력 전압 V3_k _{_k+1}은 V2_k(만약 변환기 셀(2_k)이 오프-상태이고 변환기 셀(2_k+1)이 온-상태라면), V2_k ₊₁(만약 변환기 셀(2_k)이 온-상태이고 변환기 셀(2_k+1)이 오프-상태라면), V2_k+V2_k ₊₁(만약 변환기 셀(2_k, 2_k+1) 모두가 오프-상태라면)이다. 만약 변환기 셀(2_k, 2_k+1)이 병렬로 연결된다면, 총 셀 출력 전압 V3_k _{_k+1}은 평형 전압 레벨(balanced voltage level)에 대응한다. 평형 전압 레벨은 두 변환기 셀(2_k, 2_k+1)이 오프-상태일 때 두 개의 DC 링크 캐패시터(11_k, 11_k+1) 사이에서 전하 평형을 이룸으로써 얻어지는 전압 레벨이다.

도 70에 도시된 전력 변환기에서와 마찬가지로, 각각의 변환기 셀(2_k, 2_k+1)에는 인덕터(도 73에 도시하지 않음)가 존재한다. 또한, 다중 셀 변환기(20)의 다른 변환기 셀도 도 73에 도시되지 않는다. 이러한 변환기 셀은 변환기 셀(2_k)과 출력 노드 OUT1 사이에서 연결될 수 있고, 변환기 셀(2_k+1)과 제2 출력 노드 OUT2 사이에서 연결될 수도 있다. 선택적으로 하나 이상의 변환기 셀은 각각의 변환기 셀(2_k, 2_k+1)과 각각의 출력 노드 OUT1, OUT2 사이에서 연결된다.

도 75는 도 73에 도시된 제2 전력 변환기(20)의 동작을 제어하도록 구성된 주 컨트롤러(5)의 일 실시예를 도시한다. 도 75에 도시된 이 주 컨트롤러(5)는 도 35에 도시된 주 컨트롤러(5)에 기반하고, 도 73에 도시된 스위치 배열(8)에서 각 스위치의 구동 신호 S81, S82, S83을 발생시키는 스위치 컨트롤러(55)를 추가적으로 포함한다는 점에서 도 35에 도시된 주 컨트롤러와 상이하다. 스위치 컨트롤러(55)는 도 74에 도시된 실시예에 따라서 이러한 스위치(81-83)를 구동하도록 구성되므로, 출력 전압 V_OUT의 전압 레벨이 임계 V2보다 높을 때 스위치 배열(8)이 직렬로 변환기 셀(2_k, 2_k+1)의 셀 출력을 연결하고, 출력 전압 V_OUT의 전압 레벨이 임계보다 낮을 때 병렬로 셀 출력을 연결한다.

도 71과 도 74를 참조하면, 도 70 및 도 73에 도시된 다중 셀 변환기에서 재배열가능 변환기 셀(1_k,1_k+1 및 2_k, 2_k+1)은 각각의 반파장 내에 입력 전압 V_IN 및 출력 전압 V_OUT의 두 배로 각기 재배열된다. 도 71과 도 74에 도시된 실시예에서, 각 전압이 임계(도 71 및 도 74의 V1, V2)를 넘어서 상승할 때 연결 유형은 병렬연결에서 직렬연결로 변하고, 각 전압이 임계 아래로 떨어질 때 직렬연결에서 병렬연결로 돌아온다.

도 76(a) 및 도 76(b)는 IP 토폴로지를 갖는 제1 전력 변환기(10)의 동작의 한 방법을 도시한다. 도 76(a)는 입력 전력 P_IN의 전력 레벨과(입력 전력이 AC 전력일 경우, P_IN은 입력 전압 V_IN의 한 주기의 평균 입력 전력을 표시한다), 각 변환기 셀(1₁-1_N1)이 수신하는 입력 전력 P_IN의 지분을 예시한다. 설명의 편의상, 전력 변환기가 N1=3인 변환기 셀을 포함하는 것으로 가정되며, 이때 P_IN1,P_IN2, P_INN1은 각 변환기 셀의 입력 전력을 표시하고, P_IN1 _{_} _REL=P_IN1/P_IN, P_IN2 _{_} _REL=P_IN2/P_IN, P_INN1 _{_} _REL=P_IN3/P_IN은 각 변환기 셀의 지분을 표시한다.

이때, P_INi _{_} _REL은 각 변환기 셀의 입력 전력 지분을 표시하며, 이 실시예에서 N1=3이다.

도 76(a)를 참조하면, 각 변환기 셀(1₁-1_N1)의 입력 전력 지분 P_IN1 _{_} _REL-P_INN1 _{_} _REL은 최대 레벨 P_{IN_MAX}과 최소 레벨 P_{IN_MIN}에서 가변하는 입력 전력 P_IN의 전력 레벨에 영향을 받는다. 도 76(a)에 도시된 실시예에서, 최대 레벨에서 P_{IN_MAX} 변환기 셀(1₁)은 최고 지분을 갖고, 변환기 셀(1_N1)은 최저 지분을 갖고, 변환기 셀(1₂)은 변환기 셀(1₁)중 하나보다 낮지만 변환기 셀(1_N1)중 하나보다 높은 지분을 갖는다. 최저 레벨 P_{IN_MIN}(0과 다름)에서, 변환기 셀(1₁)은 최저 지분을 갖고, 변환기 셀(1_N1)은 최고 지분을 갖고, 변환기 셀(1₂)은 변환기 셀(1_N1)중 하나보다 낮지만 변환기 셀(1₁)중 하나보다 높은 지분을 갖는다. 도 76(a)에서 일점 쇄선은 전력 변환기에서 변환기 셀 중 하나의 입력 전력 지분을 예시하는데, 이때 전력 컨버터에서 각 변환기 셀은 입력 전력 P_IN의 레벨과 무관하게 입력 전압의 동일한 지분을 수신한다. 이러한 지분들은 변환기 셀에 영향을 받는다. N1=3를 갖는 전력 변환기에서, 각 변환기 셀은 입력 전력 P_IN의 33.33%(=1/N1)를 수신한다.

도 76(a)에서 도시된 실시예에서, 만약 입력 전력 레벨이 최대 레벨 P_{IN_MAX}과 제1 레벨 P_{IN_1}사이에 존재한다면, 입력 전력 지분의 배분은 입력 전력 레벨에 무관하며, 예를 들어 P_IN1 _{_} _REL=60%, P_IN2 _{_} _REL=30%, P_INN1 _{_} _REL=10%이다. 만약 입력 전력 레벨이 제1 레벨 P_{IN_1}밑으로 떨어진다면, 입력 전력 레벨이 감소하므로 변환기(1₁)의 지분이 감소하고, 반면에 변환기(1_N1)의 지분이 증가한다. 만약 입력 전력 레벨이 제1 레벨 P_{IN_1}보다 더 낮은 제2 레벨 P_{IN_2}밑으로 떨어진다면, 입력 전력 레벨이 감소하므로 변환기(1₂)의 지분이 감소하고, 반면에 변환기(1_N1)의 지분이 더 증가한다. 만약 전력 레벨이 제2 레벨 P_{IN_2}보다 낮은 제3 레벨 P_{IN_3}과 최소 레벨 P_{IN_MIN}사이에 존재한다면, 입력 전력 지분의 배분은 역시 입력 전력 레벨에 무관하며, 예를 들어 P_{IN1_REL}=10%, P_IN2 _{_} _REL=15%, P_INN1 _{_} _REL=75%이다.

도 76(a)에 도시된 각 입력 전력 레벨에서 전력 지분의 배분은 단지 예시일 뿐이다. 도 76에 도시된 실시예에서 입력 전력 레벨이 감소하므로 각 변환기 셀은 입력 전력 지분을 변화시키는 반면, 입력 전력 지분을 변화시키는 오로지 두 개의 변환기 셀을 갖고 다른 변환기 셀의 입력 전력 지분을 사실상 일정하게 유지하는 것 또한 가능하다.

일 실시예에 따르면, 각 변환기 셀(1₁-1_N1)은 입력 전력 V_IN으로서 직류를 수신하도록 구성된다. 이 경우에서 각 변환기 셀의 입력 전력은 개별 입력 전류 I0₁-I0_N1를 조정함으로써 조정될 수 있다. 도 76(b)는 입력 전력의 전력 레벨에 영향을 받는 입력 전류 I0₁-I0_N1의 배분을 예시한다. 도 76(b)를 참조하면, 입력 전력 P_IN의 전력 레벨이 최고 레벨 P_{IN_MAX}에서 최소 레벨 P_{IN_MIN}으로 감소하므로 입력 전류 I_IN은 선형적으로 감소한다. 그러나 각 입력 전류 I0₁-I0_N1은 완전한 입력 전력 범위에 대해서 선형적으로 감소하지 않는다. 전력 레벨이 감소하므로 하나의 변환기 셀의 입력 전류가 사실상 일정하거나 증가하는 범위가 존재할 수도 있다. 예를 들면, 도 76(b)에 도시된 실시예에서 입력 전력 레벨이 제2 레벨 P_{IN_2}와 제3 레벨 P_{IN_3} 사이에서 감소하므로 변환기 셀(1_N1)의 입력 전류 I0_N1은 증가한다. 일반적으로 개별 변환기 셀의 입력 전력 지분을 불균등 분배하는 전력 변환기의 능력은 사전 정의된 전력 범위(전류 범위) 내에서 적어도 하나의 변환기 셀의 입력 전력 레벨(입력 전류 레벨) 유지하는데 사용될 수도 있는데, 여기서 개별 변환기 셀은 높은 효율을 가지며 즉, 예를 들면 최대 효율의 60%를 넘거나 최대 효율의 80%를 넘는 효율을 가진다.

도 76(b)에서, I0₁-I0_N1은 개별 변환기 셀의 평균 입력 전류를 표시한다. 즉, 전력 변환기는 입력 전력 레벨이 감소하므로 위상 쉐딩 모드 또는 간헐 모드에서 작동될 수도 있다. 이 경우에, 하나 이상의 입력 전류 I0₁-I0_N1의 순시 전류 레벨이 0이 되는 시간 주기가 존재한다.

도 77은 도 76(a) 및 도 76(b) 중 하나를 참조하여 설명되는 방식으로 개별 변환기 셀을 제어하도록 구성된 주 컨트롤러(6)의 일 실시예를 도시한다. 도 77에 도시된 주 컨트롤러(6)은 도 39에 도시된 주 컨트롤러(6)에 기반하고, 다만 원하는 입력 전력 레벨에 기반하여 개별 변환기 셀의 입력 전류 기준 신호 I0₁ _{_REF}-I0_N1 _{_REF}를 발생하도록 구성된 전력 지분 컨트롤러(64)를 포함한다는 점에서 상이하다. 전력 지분 컨트롤러는 입력 전류 기준 신호 I_IN _{_REF}(입력 전압 컨트롤러(61)에 의해 계산될 수 있고, 중앙 컨트롤러 또는 MPP 트래커에 의해 수신될 수도 있음)와 입력 전압 신호 V_{IN_M}에 기반하여 원하는 입력 전력 레벨을 계산할 수도 있다. 또 다른 실시예에 따르면, 오직 입력 전류 기준 신호 I_IN _{_REF}에 기반하여 전력 지분 컨트롤러(64)는 입력 전류 기준 신호 I0₁ _{_REF}-I0_N1 _{_REF}를 발생시킨다.

전력 지분 컨트롤러(64)는 입력 전류 기준 신호 I0₁ _{_REF}-I0_N1 _{_REF}를 발생시키도록 구성되므로, 개별 변환기 셀의 (평균) 입력 전류 I0₁-I0_N1은 이전에 도 76(a) 및 도 76(b)를 참조하여 설명된 바와 같이 제어된다. 전력 지분 컨트롤러(64)는 위상 쉐딩 능력을 추가로 가질 수도 있다. 즉, 전력 지분 변환기는 각 변환기 셀의 입력 전류를 제어하기 위해 활성 및 비활성 모드에서 하나 이상의 변환기 셀을 선택적으로 동작시킨다.

입력 전력이 개별 변환기 셀에 의해 불균등하게 공유되는 도 76(a) 및 도 76(b) 중 하나를 참조하여 설명된 방법은 이전에 설명된 IP 토폴로지를 갖는 제1 전력 변환기 중 하나처럼 IP 토폴로지를 갖는 전력 변환기에서 이용되는 것으로 제한되지 않는다. 대신 이러한 종류의 동작은 또한 도 31에 도시된 다중 셀 변환기와 같이 OP 토폴로지를 갖는 다중 셀 변환기에서 사용될 수 있다. 즉, OP 토폴로지를 갖는 다중 셀 변환기는 출력 전력 P_OUT의 전력 레벨에 기반하여 개별 변환기 셀(2₁-2_N3)의 출력 전력 지분의 배분을 가변하도록 구성될 수 있다. 도 76(a) 및 도 76(b)에서 OP 변환기에서 발생하는 출력 전력 지분과 출력 전류는 괄호 안에 나타난다. 여기에서, P_{OUT1_REL}=P_OUT1/P_OUT, P_OUT2 _{_} _REL=P_OUT2/P_OUT, P_OUTN3 _{_} _REL=P_OUTN3/P_OUT은 각 변환기 셀의 지분을 표시한다.

도 78은 도 76(a) 및 도 76(b) 중 하나를 참조하여 설명된 방식으로 개별 변환기 셀(2₁-2_N3)을 제어하도록 구성된 주 컨트롤러(3)의 일 실시예를 도시한다. 도 78에 도시된 주 컨트롤러(3)는 도 33에 도시된 주 컨트롤러(3)에 기반하고, 다만 원하는 입력 전력 레벨에 기반하여 개별 변환기 셀의 출력 전류 기준 신호 I2₁ _{_REF}-I2_N3 _{_REF}를 발생하도록 구성된 전력 지분 컨트롤러(34)를 포함한다는 점에서 상이하다. 전력 지분 컨트롤러(34)는 출력 전류 기준 신호 I_OUT _{_REF}(출력 전압 컨트롤러(31)에 의해 계산될 수 있거나, 중앙 컨트롤러에 의해 수신될 수도 있음)와 출력 전압 신호 V_{OUT_M}에 기반하여 원하는 출력 전력 레벨을 계산할 수도 있다. 또 다른 실시예에 따르면, 오직 출력 전류 기준 신호 I_OUT _{_REF}에 기반하여 전력 지분 컨트롤러(34)는 출력 전류 기준 신호 I2₁ _{_REF}-I2_N3 _{_REF}를 발생시킨다.

전력 지분 컨트롤러(34)는 출력 전류 기준 신호 I2₁ _{_REF}-I2_N3 _{_REF}를 발생시키도록 구성되므로, 개별 변환기 셀의 (평균) 출력 전류 I2₁-I2_N3은 이전에 도 76(a) 및 도 76(b)를 참조하여 설명된 바와 같이 제어된다. 전력 지분 컨트롤러(34)는 위상 쉐딩 능력을 추가적으로 가질 수도 있다. 즉, 전력 지분 변환기는 각 변환기 셀의 입력 전류를 제어하기 위해 활성 및 비활성 모드에서 하나 이상의 변환기 셀을 선택적으로 동작시킨다.

도 76(a) 및 도 76(b)에 예시된 방법에 따라 동작하는 IP 또는 OP 다중 셀 변환기에서, 개별 변환기 셀(1₁-1_N1(2₁-2_N3))은 발생할 수 있는 손실과 관련하여 다르게 구현될 수 있다. 위에 설명된 각 유형의 변환기 셀은 적어도 하나의 전자 스위치를 포함한다. 일 실시예에 따르면 개별 변환기 셀(1₁-1_N1(2₁-2_N3))은 도전 손실과 관련하여 다르게 설계된다. 일 실시예에 따르면, 이것은 상이한 온-저항(R_ON)을 갖는 적어도 두 개의 변환기 셀(1₁-1_N1(2₁-2_N3))에서 적어도 하나의 전자 스위치를 설계함으로써 얻어진다. 전자 스위치의 온-저항은 전자 스위치가 온-상태(스위치-온 상태)에 가지는 전기적 저항이다. 예를 들면, 전자 스위치로 이용될 때 MOSFET의 온-저항은 드레인 노드(D)와 온-상태에서 MOSFET의 소스 노드(S) 사이의 전기적 저항이다. MOSFET은 병렬로 연결된 복수의 트랜지스터 셀을 포함하도록 설계된다. 이러한 경우에, 온-상태는 트랜디스터 셀의 개수와 사실상 비례하고, 그러므로 MOSFET이 반도체 칩 상에서 소비하는 면적에 비례한다. MOSFET의 설계에서, 온-저항은 병렬연결된 트랜지스터 셀의 개수를 적합하게 선택함으로써 조정될 수 있다. 전자 스위치의 또 다른 예로서 GaN-HEMT에서, 온-저항은 장치의 설계에서 채널 폭을 적합하게 선택함으로써 조정될 수 있다.

예를 들어 도 76(a)와 도 76(b)에 따라 동작하는 다중 셀 변환기에는 네 개의 변환기 셀이 존재하되, 하나의 변환기 셀은 "경부하 조건"에 대해서 최적화 되고(도 76(a) 및 도 76(b)의 셀(1_N1(2_N3))에 대응함), 하나의 변환기 셀은 "중부하 조건"에 대해 최적화 되고(도 76(a) 및 도 76(b)의 셀(1₂(2₂))에 대응함), 하나의 변환기 셀은 "과부하 조건"에 대해 최적화된다(도 76(a) 및 도 76(b)의 셀(1₁(2₁))에 대응함). 이 경우에, 경부하 셀(1_N1(2_N3))의 적어도 하나의 전기 스위치는 최고 온-저항을 갖도록 설계되는데, 이것을 다음부터 제1 온-저항 R_ON1으로 지칭할 것이며, 중부하 셀(1₂(2₂))의 적어도 하나의 전기 스위치는 제1 온-저항 R_ON1보다 낮은 제2 온-저항 R_ON2를 갖도록 설계되고, 과부하 셀(1₁(2₁))의 적어도 하나의 전기 스위치는 제2 온-저항 R_ON2보다 낮은 제3 온-저항 R_ON3를 갖도록 설계된다. 즉, 다음과 같다.

예를 들면, R_ON1: R_ON2: R_ON2의 비율은 1:0.5:0.1이다. 즉, 제1 온-저항 R_ON1은 제2 온-저항 R_ON2의 두 배이고, 제3 온-저항 R_ON3의10배이다. 당연히 이것은 단지 예시일 뿐이다. 개별 온-저항 사이의 비율은 광범위하게 변할 수 있다. 또한, 변환기 셀의 모든 온-저항이 반드시 상이할 필요는 없다. 즉, 둘 이상의 변환기 셀에서 적어도 하나의 전자 스위치는 사실상 동일한 온-저항으로 구현될 수 있다. 그러나, 상이한 온-저항으로 설계된 적어도 두 개의 변환기 셀이 존재한다. 즉, 하나의 변환기 셀에서 적어도 하나의 전자 스위치의 온-저항은 다른 변환기 셀에서의 적어도 하나의 전자 스위치의 온-저항과 상이하다. "상이하다"는 것은 하나의 변환기 셀에서 온-저항이 다른 변환기 셀의 온-저항의 80%보다 적다는 것을 의미한다.

다중 셀 변환기의 개별 변환기 셀이 부스트 토폴로지의 두 개의 스위치, 풀-브릿지 토폴로지의 네 개의 스위치, 또는 DAB 토폴로지의 여덟 개의 스위치처럼 몇 개의 전자 스위치로 구현되는 경우에, 두 개의 대응 전자 스위치가 상이한 온-저항을 갖는 적어도 두 개의 변환기 셀이 존재한다. "대응한다"는 것은 전자 스위치가 각 토폴로지에서 동일한 위치와 기능을 갖는다는 것을 의미한다. 예를 들면, 하나의 하프-브릿지를 갖는 부스트 토폴로지의 변환기 셀에서(도 12에 도시된 것처럼), 하나의 변환기 셀의 고 측 스위치가 다른 변환기 셀의 대응하는 고 측 스위치의 온-저항과 상이한 온-저항을 가질 수 있다. 만약 다중 셀 변환기가 몇 개의 전자 스위치를 갖는 변환기 셀로 구현된다면, 각 변환기 셀에서 사실상 동일한 온-저항을 갖는 다른 전자 스위치가 존재할 것이다.

다중 셀 변환기 토폴로지가 제공하는 또 다른 자유도는 개별 DC 링크 전압 V2₁-V2_N2 사이의 비율이다. 이전에 설명된 실시예에서, 개별 DC 링크 전압은 사실상 동일한 전압 레벨을 갖도록 가정되었다. 그러나 이것은 오직 하나의 예시일 뿐이다. 일 실시예에 따르면, IP 토폴로지 또는 IS 토폴로지를 갖는 다중 셀 변환기는 셀 출력에서 DC 링크 전압을 제어하도록 구성되므로, 적어도 두 개의 상이한 전압 레벨을 갖는다. "상이하다"는 것은 DC 링크 전압 중 한 그룹의 전압 레벨이 또 다른 DC 링크 전압 그룹의 전압 레벨의 80%보다 적다는 것을 의미하는데, 여기에서 각 그룹은 이전에 설명된 DC 링크 전압 중 적어도 하나를 포함한다. 또 다른 실시예에 따르면, OP 또는 OS 토폴로지를 갖는 다중 셀 변환기는 셀 입력에서 DC 링크 전압을 제어하도록 구성되므로, 절어도 두 개의 상이한 전압 레벨을 갖는다. "상이하다"는 것은 DC 링크 전압 중 한 그룹의 전압 레벨이 또 다른 DC 링크 전압 그룹의 전압 레벨의 80%보다 적다는 것을 의미하는데, 여기에서 각 그룹은 이전에 설명된 DC 링크 전압 중 적어도 하나를 포함한다.

위의 설명을 참조한 바와 같이, 각 변환기 셀이 연관된 DC 링크 전압을 제어하도록 구성되어 있는 IP 또는 OP 토폴로지를 갖는 다중 셀 변환기에서 DC 링크 전압의 상이한 전압 레벨은 개별 변환기 셀의 DC 링크 전압 기준 신호를 상이한 레벨로 설정함으로써 얻어진다. 예를 들면, 도 29에 도시된 IP 토폴로지에서, 상이한 DC 링크 전압 V2₁-V2_N1은 변환기 셀(1₁)의 컨트롤러(4₁)의 DC 링크 전압 기준 신호와 다른 셀의 컨트롤러(도시하지 않음)의 DC 링크 전압 기준 신호를 상이한 값으로 설정함으로써 얻어질 수 있다. 컨트롤러(4₁)의 DC 링크 기준 신호는 도 30에 도시된 신호 V2₁ _{_REF}이다. 이러한 신호와 다른 컨트롤러의 대응하는 신호는 중앙 컨트롤러(도면에 도시하지 않음)에 의해 제공될 수 있다.

상이한 전압 레벨을 갖는 DC 링크 전압을 발생시키는 것은 IP 및 OP 토폴로지에 제한되지 않는다. 일 실시예에 따르면, IS 토폴로지를 갖는 다중 셀 변환기는 셀 출력에서 상이한 전압 레벨을 갖는 DC 링크 전압 V2₁-V2_N1을 발생시키도록 구성된다. IS 토폴로지를 갖는 이러한 다중 셀 변환기의 동작의 한 방식은 아래의 도 79(a)와 도 79(b)를 참조하여 설명된다. 도 79(a)와 도 79(b)는 사인파형 입력 전압의 하나의 반파장 또는 정류된 사인파형 입력 전압의 하나의 전파장(fullwave)에 대한 시간 흐름도와, 총 셀 입력 전압 V1_TOT의 시간 흐름도를 도시한다. 설명의 편의상 다중 셀 변환기가 각 셀 출력에서 상이한 DC 링크 전압 V2₁, V2₂, V2₃을 발생하는 세 개의 변환기 셀을 포함하는 것으로 가정된다. 이 실시예에서, V2₁ > V2₂ > V2₃ 이다.

다중 셀 변환기는 도 12에 도시된 토폴로지(N1=3)로 구현될 수 있는데, 개별 변환기 셀은 부스트 토폴로지(입력 전압이 정류된 사인파형 전압일 때)와 풀-브릿지 토폴로지(입력 전압이 사인파형 전압일 때) 중 하나를 가질 수 있다. 다음 내용에서, 상이한 DC 링크 전압 V2₁, V2₂, V2_N1은 각각 제1, 제2 및 제3 DC 링크 전압을 지칭될 것이다. DC 링크 전압을 공급하는 변환기 셀은 제1, 제2 및 제3 변환기 셀로 지칭될 것이다.

도 79(a) 및 도 79(b)에 도시된 실시예에서, 제1, 제2 및 제3 변환기 셀은 차단 모드에서 동작한다. 즉, 입력 전압 V_IN의 순시 레벨에 기반하여 변환기 셀 중 하나가 PWM 방식으로 동작한다. 다른 변환기 셀은 온-상태 또는 오프-상태이다. 도 79(a)에 도시된 실시예에서, 입력 전압 V_IN의 레벨이 제1 DC 링크 전압 V2₁의 레벨과 0 사이에 있을 때 제1 변환기 셀은 PWM 방식으로 동작하고, 다른 두 개의 변환기 셀은 온-상태이다. 입력 전압 V_IN의 레벨이 제1 DC 링크 전압 V2₁의 레벨을 넘어 상승할 째, 제2 변환기 셀은 PWM 방식으로 동작하기 시작하고, 제1 변환기 셀은 오프-상태, 제2 변환기 셀은 온-상태이다. 입력 전압 V_IN의 레벨이 제1 DC 링크 전압 V2₁의 레벨과 제2 DC 링크 전압 V2₂의 레벨의 합에 대응하는 레벨보다 높아지면, 제3 변환기 셀이 PWM 방식으로 동작하기 시작하고, 제1 변환기 셀은 오프-상태이며, 제2 변환기 셀은 오프-상태이다. 입력 전압 V_IN의 전압 레벨에 기반을 둔 세 개의 변환기 셀의 변조 지수는 다음의 표1에 주어진다.

표1에서, V_IN은 입력 전압의 순시 레벨이고, |V_IN|은 입력 전압의 순시 전압 레벨의 절대값이며, V2₁은 제1 DC 링크 전압의 레벨이고, V2₂는 제2 DC 링크 전압의 레벨이며, V2₃은 제3 DC 링크 전압의 레벨이다.

입력 전압 V_IN의 레벨이 최대 레벨에 도달하고 감소한 뒤, 제1 및 제3 변환기 셀은 셀 입력 전력이 사실상 0인 온-상태로 스위치하고, 다음에 제2 변환기 셀은 셀 입력 전력이 사실상 0인 온-상태로 스위치하며, 마지막으로 입력 전압이 0으로 감소하면 제1 전력 변환기가 셀 입력 전력이 사실상 0인 온-상태로 스위치한다.

입력 전압 V_IN의 레벨이 증가할 때 변환기 셀이 전력 변환을 시작하는 순서는 임의적이다. 도 77a에 도시된 실시예에서는 제1 변환기 셀이 시동하고 그 후에 제2 변환기 셀과 제3 변환기 셀이 순서대로 시동한다. 그러나 다른 순서도 가능하다. 도 79(b)에 도시된 실시예에서, 제3 변환기 셀은 시동하여 입력 전압 V_IN의 레벨이 제3 DC 링크 전압 V2₃의 레벨에 도달할 때까지 PWM 방식으로 동작하고, 이후에 제2 변환기 셀이 입력 전압 V_IN의 레벨이 제3 DC 링크 전압 V2₃의 레벨과 제2 DC 링크 전압 V2₂의 레벨의 합에 도달할 때까지 PWM 방식으로 동작하며, 마지막으로 제1 변환기 셀이 PWM 방식으로 동작한다. 일 실시예에 따르면, 변환기 셀이 전력 변환을 시작하는 순서는 상이한 반파장(또는 전파장)에서 상이하다. 일 실시예에 따르면, 변환기 셀이 전력 변환을 시작하는 순서는 입력 전력 P_IN의 (원하는) 전력 레벨에 따른다. 이 경우, 전력 레벨은 입력 전압의 하나의 주기에 대해 평균된 평균 전력 레벨을 표시한다. 만약에 예를 들어 평균 전력 레벨이 사전 정의된 임계를 넘으면, 전력 변환기는 도 79(a)에 도시된 순서로 시동하여, 제1 변환기(1₁)가 입력 전압 P_IN의 최고 지분을 갖는다. 만약에 예를 들어 평균 전력 레벨이 사전 정의된 임계를 넘지 않으면, 전력 변환기는 도 79(b)에 도시된 순서로 시동하여, 제3 변환기(1₃)가 입력 전압 P_IN의 최고 지분을 갖는다. 도 79(a) 및 도 79(b)를 참조하여 설명된 방식으로 IS 토폴로지를 갖는 다중 셀 변환기를 동작시키도록 구성된 주 컨트롤러(4)의 일 실시예가 도 80에 도시된다. 이 컨트롤러는 도 13에 도시된 주 컨트롤러(4)를 기반으로 하며, 표1에 따라 개별 변환기 셀의 개별 변조 지수(이것은 도 80에서 m₁-m_N1으로 불림)를 발생하도록 구성된 변조 지수 컨트롤러(42)로부터의 변조 지수 m과 입력 전압 신호 V_{IN_M}을 수신하는 차단 변조 컨트롤러를 추가로 포함한다.

도 79(a) 내지 도 81을 참조하여 설명된 IS 변환기에서, 개별 변환기 셀이 전력을 변환하는 시간 지속기간은 상이하다. 이것은 변환기 셀의 상이한 셀 입력 전력을 야기할 수 있다. 예를 들어, 만약에 입력 전압 V_IN의 피크 레벨이 360V라면, 제1 DC 링크 전압 V2₁은 180V이고, 제2 DC 링크 전압 V2₂는 120V이고, 제3 DC 링크 전압 V2₃은 60V이며(그러므로 총 DC 링크 전압 V2_TOT는 360V임), 만약에 P_{IN_} _AVG가 하나의 반파장(또는 전파장)에서의 평균 입력 전력이라면, 변환기 셀이 도 79(a)에 도시된 것처럼 동작할 때 개별 변환기 셀의 평균 셀 입력 전력 P₁ _{_} _AVG-P₃ _{_} _AVG은 다음과 같다.

만약에 변환기 셀이 도 79(b)를 참조하여 설명된 순서로 동작한다면, 상황은 다음과 같다.

본 실시예에서, 평균 셀 입력 전력은 사실상 평형상태로, 변환기 셀이 도 79(a)에 도시된 순서로 동작할 때와 DC 링크 전압이 다음과 같이 전압 레벨을 가질 때 각각의 셀의 평균 셀 입력 전력은 사실상 평균 입력 전력 P_{IN_} _AVG의 1/3(0.33)이다.

상이한 전압 레벨을 갖는 DC 링크 전압을 발생하도록 구성된 IS 토폴로지를 갖는 다중 셀 변화기에서, 개별 변환기 셀(1₁-1_N1)은 동일한 토폴로지로 구현될 수 있다. 그러나 개별 변환기 셀의 스위치는 전압 차단 능력과 관련해 상이할 수도 있다. "전압 차단 능력"은 전자 스위치가 손상 없이 오프-상태(스위치-오프 상태)에서 견딜 수 있는 최대 전압을 정의한다. 예를 들어, 만약 전자 스위치가 MOSFET로 구현된다면, 전압 차단 능력은 MOSFET의 활성 영역이 집적되는 반도체 칩 내부의 MOSFET의 특정 설계에 따른다. 이 맥락에서 "상이한"이란, 전자 스위치가 상이한 전압 차단 능력을 갖도록 의도적으로 설계됨을 의미한다.

전술한 내용을 참조하면, IS 변환기에서, 그 내부에 구현된 개별 스위치의 전압 차단 능력은 대응하는 DC 링크 전압의 레벨보다 높다. 예를 들어, 도 12에 도시된 변환기 셀(1₁-1_N1)에서, 고측 스위치(12_H)와 저측 스위치(12_L)는 각각 연관된 DC 링크 전압 V2₁보다 더 높은 전압 차단 능력을 갖도록 설계된다. 이와 동등하게, 도 23에 도시된 변환기 셀(1_i)에서, 개별 스위치(17_H-18_L)는 각각 연관된 DC 링크 전압 V2₁보다 더 낮은 전압 차단 능력을 갖도록 설계된다. 하나의 전자 스위치의 온-저항은 전압 차단 능력이 증가할수록 지수적으로 증가하므로, 개별 전자 스위치가 필요한 만큼 낮은 전압 차단 능력을 갖도록 설계하는 것이 바람직하다. 그러므로 전술한 실시예에서, 제1 변환기 셀은 제2 변환기 셀의 전자 스위치보다 높은 전압 차단 능력을 갖는 전자 스위치로 구현되고, 제2 변환기 셀은 제3 변환기 셀의 전자 스위치보다 높은 전압 차단 능력을 갖는 전자 스위치로 구현된다.

DC 링크 전압 V2₁-V2₂가 180V, 120V 및 60V인 전술한 예에서, 제1 변환기 셀은 250V의 전압 차단 능력을 갖는 전자 스위치로 구현될 수 있고, 제2 변환기 셀은 150V의 전압 차단 능력을 갖는 전자 스위치로 구현될 수 있으며, 제3 변환기 셀은 80V의 전압 차단 능력을 갖는 전자 스위치로 구현될 수 있다.

개별 변환기 셀을 상이한 DC 링크 전압으로 동작시키는 것은 IS 토폴로지를 갖는 다중 셀 변환기에만 제한되지 않는다. 대신에, 이런 유형의 동작은 도 34에 도시된 다중 셀 변환기같은 OS 토폴로지를 갖는 다중 셀 변환기에서도 이용될 수 있다. 즉, OS 토폴로지를 갖는 다중 셀 변환기는 DC 링크 전압 V2₁-V2₂가 상이한 전압 레벨을 갖도록 DC 링크 전압 V2₁-V2₂를 제어하게 구성될 수 있다. 이전에 설명된 IS 변환기에서도 마찬가지로, 개별 변환기 셀은 차단 모드에서 동작할 수 있다. 즉, 출력 전압의 순시 전압 레벨에 기반하여 변환기 셀 중 단 하나의 셀이 PWM 방식으로 동작하고, 반면에 다른 변환기 셀은 온-상태 또는 오프-상태이다.

도 79(a) 및 도 79(b)에서, 상이한 전압 레벨로 DC 링크 전압 V2₁-V2₂를 제어하게 구성되고 변환기 셀이 차단 모드에서 동작하는 OS 변환기에서 발생하는 전압은 괄호로 표시된다. 출력 전압 V_OUT의 파형 이외에도 총 셀 출력 전압 V3_TOT의 파형이 도시된다. 개시된 실시예에서 출력 전압이 입력 전압 V_IN과 동일한 진폭을 가지며 DC 링크 전압 V2₁-V2_N1이 전술한 실시예처럼 동일한 전압 레벨을 갖는다고 가정된다.

IS 변환기에서처럼, OS 변환기의 변환기 셀은 하나의 반파장(또는 전파장) 내부에 사전 정의된 순서로 동작한다. 도 77a에 도시된 실시예에서, 최고 DC 링크 전압을 갖는 변환기 셀은 출력 전압 V_OUT의 레벨이 증가할 때 시동하고, 도 77b에 도시된 실시예에서, 최저 DC 링크 전압을 갖는 변환기 셀은 출력 전압 V_OUT의 레벨이 증가할 때 시동한다.

도 79(a) 및 도 79(b)를 참조하여 설명된 실시예에서, 개별 DC 전압 V2₁-V2₂의 전압 레벨은 IS 변환기 및 OS변환기에 의해 각기 제어될 수 있다. 즉, 전력 변환기는 총 DC 링크 전압 V2_TOT을 제어할 뿐만 아니라 개별 링크 전압 V2₁-V2₂의 상이한 레벨도 제어한다. 다른 실시예에 따르면, 추가의 전력이 개별 DC 링크 전압의 레벨을 제어한다. 예를 들어, 전술한 IS 변환기인 경우, DC 링크 캐패시터 사이에 추가 전력 변환기가 연결되어 IS 변환기로부터 전력을 수신할 수도 있다. 일 실시예에 따르면, 추가 전력 변환기는 복수의 변환기 셀을 갖는 OP 토폴로지를 가지며, 이 추가 전력 변환기의 각각의 변환기 셀은 각각의 DC 링크 캐패시터 양단의 DC 링크 전압을 제어한다. 예를 들어, 전술한 OS 변환기인 경우, DC 링크 캐패시터 사이에 추가 전력 변환기가 연결되어 OS 변환기로 전력을 제공할 수도 있다. 일 실시예에 따르면, 추가 전력 변환기는 복수의 변환기 셀을 갖는 IP 토폴로지를 가지며, 이 추가 전력 변환기의 각각의 변환기 셀은 각각의 DC 링크 캐패시터 양단의 DC 링크 전압을 제어한다.

전술한 내용에서, IS 변환기에서 V_IN=m·V2_TOT와 OS 변환기에서 V_OUT=m·V2_TOT가 각각 가정된다. 그러나 이후에 V_REF로 지칭될 것이며 일반적으로 다음과 같이 표현될 수 있는 m·V2_TOT가 정확히 입력 전압 V_IN과 출력 전압 V_OUT이 각각 아닌 경우도 있을 수 있다.

일반적으로, 입력/출력 V_IN/V_OUT과 m·V2_TOT 사이에 위상 변이가 존재하고, 이것은 몇 도일 수 있으며 전술한 인덕터(15)의 인덕턴스에 영향을 받는다. 도 71, 도 74, 도 79(a) 및 도 79(b)에 도시된 실시예처럼, 전력 변환기의 동작이 입력 전압과 출력 전압 중 하나에 영향을 받는다고 설명할 수 있는 전술한 경우에서, 전력 변환기의 동작이 V_IN(특히, 인덕터(15)가 비교적 높은 인덕턴스를 갖는 경우에는 V_OUT도 함께) 대신하여 V_REF에 따라 좌우될 수 있다.

예를 들어, 도 71 및 도 74에 도시된 실시예에서, 두 개의 변환기 셀은 V_IN와 V_OUT 중 하나에 영향을 받는 대신에 V_REF에 영향을 받아서 직렬연결 또는 병렬연결될 수 있다. 도 79(a) 및 도 79(b)에 도시된 실시예에서, 변환기 셀이 동작 모드를 변경하는 전압 임계는 V_IN와 V_OUT이 아니라 V_REF에 비교될 수 있다. 이 경우, 도 80에 도시된 차단 변조 컨트롤러(47)는 V_REF을 계산하기 위해 DC 링크 전압 신호(점선으로 도시됨)를 수신한다.

그러나 V_IN와 V_OUT이 아니라 V_REF을 이용하여 전력 변환기의 동작이 변경될 것인지를 판정하는 것은 일반적인 작용을 바꾸지 않으므로 위의 설명에서 전력 변환기의 동작을 설명하는데 V_REF이 아니라 V_IN와 V_OUT이 이용되었다. 그러나 V_IN와 V_OUT에 기반을 둔 동작은 V_REF에 기반을 둔 동작을 포함하는 것으로 이해되어야 한다. 즉, 예를 들어 도 71, 도 74, 도 97a 내지 도 79(b)에서 V_IN와 V_OUT은 V_REF로 대체될 수 있다.

다중 셀 변환기의 또 다른 자유도는 하프-브릿지를 포함하는 이런 유형의 변환기 셀에서 하프-브릿지의 특정한 설계이다. 이런 유형의 변환기 셀은 예를 들어 도 12에 도시된 부스트 토폴로지, 도 24에 도시된 풀-브릿지 토폴로지 및 도 32(b)에 도시된 벅 토폴로지를 갖는 변환기 셀이다. 도 81은 고측 스위치 HS와 저측 스위치 LS를 갖는 하프-브릿지를 도시한다. 이 하프-브릿지는 변환기 셀이 이전에 설명된 부스트 토폴로지 또는 토템 폴 토폴로지를 갖는 임의의 하프-브릿지를 나타낸다. 이런 유형의 변환기 셀을 갖는 다중 셀 변환기에는 하프-브릿지가 PWM 모드로 동작하는 동작 시나리오가 존재한다. 이것은 도 82에 설명되는데, 이 도면은 지속기간 T_p를 갖는 하나의 구동 사이클에서 저측 스위치 LS의 구동 신호 SLS와 고측 스위치 HS의 구동 신호 SHS의 시간 흐름도를 도시한다. 도 82를 참조하면, 저측 스위치 LS는 온-주기 Ton동안 스위치-온되고, 반면에 고측 스위치는 오프이다. 저측 스위치 LS가 스위치-오프된 이후, 고측 스위치 HS는 스위치-온된다. 도 82에서 (예시를 위해) 저측 스위치의 온-상태는 대응하는 구동 신호 SLS의 온-레벨에 의해 표현되고, 고측 스위치 HS의 온-레벨은 대응하는 구동 신호 SHS의 온-레벨에 의해 표현되며, 온-레벨은 고 레벨로 표시되고, 오프-레벨은 저 레벨로 표시된다. 저측 스위치 LS가 스위치-오프하는 시간과 고측 스위치 HS가 스위치-온하는 시간 사이에 지연 시간(부동 시간(dead time))이 존재할 수도 있다.

도 81에 도시된 실시예에서, 두 개의 스위치 HS, LS는 MOSFET로 도시되었는데, 특히 n형 MOSFET로 도시되었다. 그러나 다른 유형의 트랜지스터가 이용될 수도 있는데, 예를 들면 IGBT, BJT JFET 등이 이용될 수도 있다. 고측 스위치와 저측 스위치를 구현하는데 이용되는 전자 스위치의 특정 유형에 무관하게, 개별 스위치 HS, LS가 온-상태일 때 손실(도전 손실)이 발생한다. 하나의 스위치의 도전 손실은 온-상태인 스위치의 전기 저항에 영향을 받는다. 전기 저항은 이후에 온-저항 Ron으로 지칭될 것이다. 전술한 다중 셀 변환기에서, 개별 변환기 셀은 연속 전류 모드(CCM;continuous current mode)로 동작할 수 있다. 이 동작 모드에서, 변환기 셀에 흐르는 전류는 하나의 구동 사이클 내에서 0으로 감소하지 않는다(다중 변환기 셀의 입력 전압 V_IN 또는 출력 전압 V_OUT이 0일 때를 제외함). 설명의 편의상, 온-시간 Ton 동안 저측 스위치 LS를 통과하는 전류는 오프-시간 Toff 동안 고측 스위치 HS를 통과하는 전류와 사실상 동일하다. 오프-시간 Toff는 저측 스위치 LS의 스위칭-오프와 구동 사이클의 종료 사이의 시간이다. 고측 스위치 HS와 저측 스위치 LS 중 하나에서 발생하는 손실은 개별 스위치의 온-시간의 지속기간이 증가할수록 증가한다. 만약 고측 스위치 HS와 저측 스위치 LS가 사실상 동일한 온-저항 Ron을 갖는다면, 듀티 사이클 d=0.5일 때, 스위치의 각각이 사실상 동일한 지속기간(d=0.5에서 0.5·Tp) 동안 온-상태이므로, 사실상 동일한 손실이 고측 스위치 HS와 저측 스위치 LS에서 발생한다.

하나의 스위치의 온-저항 Ron은 각각의 스위치가 구현되는 반도체 칩의 칩 면적에 사실상 역비례한다. 만약에 예를 들어 제1 스위치 HS 및 제2 스위치 LS를 구현하는데 이용가능한 총 칩 면적이 A이고 두 스위치 HS, LS의 각각이 사실상 동일한 칩 면적, 다시 말해서 0.5A로 구현된다면, 두 스위치 HS, LS는 사실상 동일한 온-저항 Ron을 갖는다. 만약에 두 스위치가 사실상 동일한 온-저항 Ron을 갖도록 설계된다면, 고측 스위치 HS와 저측 스위치 LS에서 발생하는 손실인 총 도전 손실은 듀티 사이클 d와 무관하다. 만약 듀티 사이클 d가 0.5가 아니라면, 두 스위치를 상이한 온-저항을 갖도록 설계함으로써 총 도전 손실은 감소될 수 있다. 이것은 도 79를 참조하여 설명된다. 이 맥락에서, "상이한"은 전자 스위치가 상이한 온-저항을 갖도록 의도적으로 설계됨을 의미한다. 전자 스위치의 온-저항을 조정하는 방법은 이전에 설명되었다.

도 83은 상이한 설계의 고측 스위치 HS와 저측 스위치 LS와 관련하여 스위치 HS, LS의 동일한 칩 면적에서 총 도전 손실 P_LOSS(0.5,d)에 대한 듀티 사이클 d에 따른 총 도전 손실 P_LOSS(a,d)를 도시한다. 총 도전 손실은 하나의 듀티 사이클에서 고측 스위치 HS와 저측 스위치 LS에서 발생하는 손실이다. 도 83에서, "a"는 고측 스위치 HS와 저측 스위치 LS를 구현하는데 이용되는 총 칩 면적에 대한 저측 스위치 LS의 칩 면적을 표시한다. 만약에 예를 들어 a=0.1이면, 저측 스위치 LS의 칩 면적은 총 칩 면적의 단 0.1배이고, 반면에 고측 스위치의 칩 면적은 총 칩 면적의 0.9배이다. 결과적으로 저측 스위치(9)의 온-저항은 고측 스위치의 온-저항의 0.9배이다. 도 83에서 점선은 고측 스위치 HS와 저측 스위치 LS가 동일한 칩 면적일 갖게 설계된 경우를 나타내는데, 이때 스위치의 칩 면적은 총 칩 면적의 0.5배이다. 고측 스위치 HS와 저측 스위치 LS가 동일한 칩 면적을 가는 하프-브릿지는 대칭 설계를 갖는 하프-브릿지(대칭 하프-브릿지)로 지칭될 것이다. 이와 동등하게, 상이한 칩 면적을 갖는 전자 스위치 HS, LS를 갖게 설계된 하프-브릿지는 비대칭 설계를 갖는 하프-브릿지(비대칭 하프-브릿지)로 지칭될 것이다.

도 83으로부터 알 수 있듯이, 듀티 사이클이 특정 범위 내에 있다면 비대칭 설계를 갖는 하프-브릿지는 대칭 설계를 갖는 하프-브릿지보다 더 뛰어나다(이것은 도 83에서 0.5로 명명된 점섬으로 표시됨). 예를 들어, 듀티 사이클이 d=0.2 미만일 경우, a=0.2인 비대칭 설계를 갖는 하프-브릿지는 대칭 설계를 갖는 하프-블시지 보다 더 낮은 손실을 갖는다. 일반적으로, a<인 경우, 만약 d<a 이라면, 비대칭 설계는 더 낮은 손실을 제공한다. 만약 a>0.5이라면, d>a인 경우 비대칭 설계는 더 낮은 손실을 제공한다.

일 실시예에 따르면, IS 토폴로지 또는 OS 토폴로지를 갖고 예컨대 부스트 변환기 셀 또는 토템 폴 변환기 셀처럼 적어도 하나의 하프-브릿지를 갖는 변환기 셀을 포함하는 갖는 다중 셀 변환기는 비대칭 하프-브릿지를 갖는 적어도 하나의 변환기 셀을 포함한다. 이 다중 셀 변환기에서, 변조 지수와 개별 변환기 셀의 듀티 사이클은 사인파형 입력 전압(출력 전압)의 반파장 동안 비교적 큰 범위에 걸쳐 가변할 수 있다. 적어도 하나의 변환기 셀 내의 적어도 하나의 하프-브릿지와 가변하는 듀티 사이클로 이루어진 비대칭 설계는 비대칭 설계가 대칭 설계보다 더 뛰어난 듀티 사이클에서 비대칭 하프-브릿지를 갖는 변환기 셀을 동작시킬 가능성을 제공한다. 이것은 도 84를 참조하여 아래에 설명된다.

도 84는 IS 토폴로지 또는 OS 토폴로지를 갖는 다중 셀 변환기를 동작시키는 한가지 방법을 예시한다. 특히, 도 84는 부스트 토폴로지 또는 토템 폴 토폴로지를 가질 수 있는 개별 변환기 셀의 변조 지수 m₁-m_N1를 계산하는 방법을 예시한다. 도 80에 도시된 방법은 N1개의 변환기 셀을 갖는 제1 전력 변환기(10)에 적용된다. 그러나 이 방법은 N3의 변환기 셀을 갖는 제2 전력 변환기에도 동등하게 적용된다. 전술한 내용을 참조하면, IS 토폴로지를 갖는 다중 셀 변환기는 입력 전압 V_IN의 순시 레벨이 총 DC 링크 전압 V2_TOT와 변조 지수 m의 곱에 사실상 대응하도록 동작될 수 있다(OS 토폴로지를 갖는 다중 셀 변환기는 출력 전압 V_OUT의 순시 레벨이 총 DC 링크 전압 V2_TOT와 변조 지수 m의 곱에 사실상 대응하도록 동작될 수 있다).

전술한 내용을 참조하면, IS 변환기의 입력 전압 V_IN의 순시 전압 레벨은 동일한 변조 지수 m을 갖는 개별 변환기 셀을 동시에 동작시킴으로써 총 셀 입력 전압 V1_TOT에 의해 추적될 수 있다. 그러나 상이한 변조 지수를 갖는 개별 변환기 셀을 동작시키는 것도 가능하다. 이 경우, 개별 변환기 셀은 V_IN=m_1·V2₁+ m_2·V2₂+...+m_N1·V2_N2이 되도록 동작될 것이다. 위의 식에서 복수의 변조 지수 m₁-m_N1는 변조 지수 벡터로 간주될 수 있다. 위의 식은 복수의 상이한 변조 지수 벡터에 의해 충족됨을 알 수 있다. 만약에 예를 들어 변조 지수 m₁을 수신하는 변환기 셀(1₁)이 높은 변조 지수(이것은 낮은 듀티 사이클에 대응함)에서 고 효율을 갖는다면, 변조 지수 벡터는 m₁이 높도록 계산될 수 있고, 여기서 다른 변조 지수는 낮을 것이다. 이 방법을 통해 입수되는 개개의 변조 지수 m₁-m_N1는 개개의 변환기 셀에 적용될 수 있다(1072).

도 85는 IS 토폴로지를 갖고 적어도 하나의 변환기 셀은 비대칭 하프-브릿지를 갖는 제1 전력 변환기(10)를 제어하도록 구성된 주 컨트롤러(4)의 일 실시예를 도시한다. 이 주 컨트롤러(4)는 도 13에 도시된 주 컨트롤러(4)에 기반을 두며, 도 80을 참조하여 설명된 방법에 따라 변조 지수 m₁-m_N1를 발생하도록 구성된 변환기 셀 컨트롤러(61)를 추가로 포함한다는 점에서 도 81에 도시된 주 컨트롤러(4)와 상이하다.

도 86은 OS 토폴로지를 갖는 제2 전력 변환기(20)의 대응하는 주 컨트롤러(5)를 도시한다. 이 주 컨트롤러(5)는 도 35에 도시된 주 컨트롤러(5)에 기반을 두며, 도 80을 참조하여 설명된 방법에 따라 개개의 변환기 셀(2₁-2_N3)에 의해 수신된 변조 지수 m₁-m_N3를 계산하는 변환기 셀 컨트롤러(56)를 추가로 포함한다는 점에서 도 35에 도시된 주 컨트롤러(5)와 상이하다.

다중 셀 변환기, 특히 IS 또는 OS 토폴로지를 갖는 다중 셀 변환기의 개개의 변환기 셀을 동작시키는 것에 대해 선택적으로 또는 추가적으로, 상이한 변조 지수에서, 개개의 변환기 셀을 그들의 최적 동작점에 근접하게 동작시키기 위해서, 스위칭 주파수(이것은 위에서 fp로 불림)가 가변될 수 있다. 즉, IS 또는 OS 토폴로지를 갖는 다중 셀 변환기의 적어도 두 개의 변환기 셀은 PWM 모드에서 상이한 스위칭 주파수로 동작할 수 있다. 변조 지수는 두 개의 변환기 셀에 대해 동일할 수도 있고 또는 상이할 수도 있다. 두 개의 변환기 셀은 동일한 시간 또는 상이한 시간에 PWM 모드에서 동작할 수도 있다. 그래도, 적어도 두 개의 변환기 셀을 상이한 스위칭 주파수로 PWM 모드에서 동작시킴으로써, 두 개의 변환기 셀의 효율 곡선은 상이하고, 그 결과 예를 들어 더 높은 스위칭 주파수를 갖는 변환기 셀이 더 낮은 스위칭 주파수를 갖는 변환기 셀보다 더 낮은 전력 레벨에서 최대 효율을 가질 수 있다. 일 실시예에 따르면, 더 높은 스위칭 주파수를 갖는 변환기 셀의 스위칭 주파수는 더 낮은 스위칭 주파수를 갖는 변환기 셀의 스위칭 주파수의 적어도 두 배이다.

도 87은 두 개의 하프-브릿지 HB1, HB2를 포함하는 풀-브릿지의 일 실시예를 도시하며, 여기서 각각의 하프-브릿지 HB1, HB2는 고측 스위치 HS1, HS2와 저측 스위치 LS1, LS2를 포함한다. 고측 스위치 HS1, HS2의 각각은 적어도 하나의 실리콘 MOSFET를 포함한다. 도 83에 도시된 실시예에서, 이 MOSFET는 n형 MOSFET이지만 p형 MOSFET가 이용될 수도 있다. 하나의 MOSFET를 대신하여, 이 스위치의 각각은 두 개 이상의 MOSFET를 포함할 수도 있고, 이때 MOSFET는 그 부하가 병렬연결되고 스위치-온 및 스위치-오프가 동시에 이루어진다.

도 87에 도시된 풀-브릿지는 전술한 IS 또는 OS 다중 셀 변환기 중 어떤 것에 풀-브릿지(토템 폴) 토폴로지를 갖는 임의의 변환기 셀의 풀-브릿지이다. 도 25와 그에 대응하는 설명을 참조하면, 그 하프-브릿지 중 하나는 PWM 모드, 예컨대 도 81을 참조하여 설명된 PWM 모드에서 동작한다. 도 87을 참조하면, 실리콘 MOSFET는 도 88에 명시적으로 그려진 내부 다이오드를 포함한다. 이 다이오드는 종종 바디 다이오드라 불린다. 만약 하프-브릿지 중 하나가 두 스위치 중 하나를 스위칭-오프하는 시간과 두 스위치 중 다른 하를 스위칭-온하는 시간 사이에 지연 시간이 존재하도록 PWM 모드에서 동작한다면, 다른 스위치의 바디 다이오드는 도전되기 시작한다. 이것은 도 24에 도시된 하프-브릿지를 참조하여 설명된다.

만약 저측 스위치(17_L)가 도전중이라면, 입력 전류 I0_i는 저측 스위치(17_L)를 통해 흐른다. 만약 저측 스위치(17_L)가 스위치-오프라면, 입력 전류 I0_i(다중 셀 전력 변환기 회로의 적어도 하나의 인덕터에 의해 구동됨)는 고측 스위치(17_H)와 병렬연결된 다이오드를 통해 흐른다. 도 24에 도시된 다이오드는 고측 스위치(17_H)가 MOSFET로 구현될 때 MOSFET의 바디 다이오드로 형성될 수 있다. 전류는 고측 스위치(17_H)가 스위치-온할 때까지 다이오드를 통해 흐른다. 하나의 구동 사이클의 종료시, 스위치(17_H)는 스위치-온하고, 저측 스위치(17_L)도 다시 스위치-온한다. 고측 스위치(17_H)를 스위칭-오프하는 시간과 저측 스위치(17_L)를 스위칭-온하는 시간 사이에 지연 시간이 존재하므로, 입력 전류 I0_i는 저측 스위치(17_L)가 스위치-온할 때까지 고측 스위치(17_H)의 다이오드를 통해 계속 흐른다.

고측 스위치(17_H)의 다이오드가 입력 전류 I0_i를 도전시킬 때, 전기 전하는 다이오드에 저장된다. 이 전기 전하는 다이오드가 차단되기 전에 다이오드로부터 제거되어야 한다. 바이폴라 다이오드에서 전기 전하를 제거하는 이런 효과를 흔히 역회복(reverse recovery)으로 알려져있다.

MOSFET의 바디 다이오드에 저장된 전기 전하는 바디 다이오드가 도전중일 때 특히 MOSFET의 출력 캐패시턴스로 불리는 것에 영향을 받는다. 이 출력 캐패시턴스와 바디 다이오드에 저장된 전기 전하는 MOSFET의 전압 차단 능력이 증가할수록 증가하는데, 여기서 출력 캐패시턴스는 지수적으로 증가한다. 즉, 출력 캐패시턴스는 의 V_B ^c함수이고, b>1이며, V_B는 전압 차단 능력을 표시한다. 비교적 높은 출력 캐패시턴스 변환기 덕분에, 실리콘 MOSFET는 토템 폴 토폴로지를 갖는 전력 변환기의 스위치를 구현하는데 적합한 것으로 고려되지 않았다. 이런 맥락에서 Zhou 등의 "99% Efficiency True-Bridgeless Totem-Pole PFC Based on GaN HEMTs"이 참조된다.

그러나 IS 또는 OS 토폴로지를 갖는 다중 셀 변환기에서, 개개의 스위치는 DC 링크 전압보다 더 낮은 전압 차단 능력을 갖도록 설계될 수 있다. 만약에 예를 들어 총 DC 링크 전압이 600V이고 종래의 전력 변환기(PFC 기능을 갖는)가 이용된다면, 변환기는 600V의 전압 차단 능력을 갖는 스위치와 구현될 것이다. 위에서 설명된 IS 또는 OS 변환기에서, 하나의 변환기 셀의 스위치는 오로지 개별 DC 링크 전압의 전압 레벨에 대응하는 전압 차단 능력을 갖게 구현될 수도 있다. 예를 들어, 만약에 N1=4 또는 N3=4의 변환기 셀(1₁-1_N1 및 2₁-2_N3)이 각각 있다면, 150V(=600V/4)의 전압 차단 능력을 갖는 개별 스위치를 설계하기에 충분할 것이다. N1=10 또는 N3=10인 경우, 단 60V의 전압 차단 능력이면 충분할 것이다.

IS 또는 OS 변환기에서, 총 온-저항은 하나의 스위치의 온-저항의 N1(또는 N3)배이므로, 온-저항은 다수의 변환기 셀이 증가할수록 선형적으로 증가한다. 그러나 개개의 변환기 셀의 스위치에 저장된 총 역회복 전하는 지수적으로 감소한다. 이것은 아래에 예로서 도시된다. 실리콘 MOSFET에는, 순방향 바이이어스된 상태에서 역방향 바이어스된 상태로 바디 다이오드를 스위치할 때 MOSFET로부터 제거될 전하와 온-저항 사이의 관계를 설명하는 성능지수(FOM;figure of merit), 즉 R_on·Q_{REV_REC}가 존재한다(Q_REV _{_} _REC는 Q_rr+Q_oss로 종종 불리며, 여기서 Q_oss는 출력 캐패시턴스에 저장된 전하이고, Q_rr은 순방향 전류로부터 역방향 전류로 스위치될 때 다이오드에 저장된 전하이다). 온-저항은 큰 칩 면적을 갖도록 MOSFET를 설계함으로써 감소될 수 있고, 여기서 온-저항 R_on은 칩 면적에 사실상 역비례한다. 그러나 Q_REV _{_} _REC는 칩 면적에 사실상 비례하고, FOM은 칩 면적에 사실상 무관하며 주로 전압 차단 능력과 특정 설계에 영향을 받는다.

뮌헨 소재의 Infineon Technologies AG사의 CoolMOS^TM CFD2 시리즈의 600V 전압 차단 능력을 갖는 MOSFET는 약 78000(7.8E4)의 FOM을 갖는다. 같은 공급자의 OptiMOS 시리즈의 60V 전압 차단 능력을 갖는 MOSFET은 오직 346의 FOM을 갖는다. 10개의 직렬연결된 변환기 셀의 총 FOM은 3460인데, 이것은 600V의 전압 차단 능력을 갖는 하나의 MOSFET의 FOM보다 22배 양호하다. 그러므로, 4개, 6개, 10개 또는 그 이상과 같이 몇 개의 직렬연결된 변환기 셀을 갖는 다중 셀 변환기는 호환 가능한 역회복작용을 갖는다.

도 1과 관련하여 본원을 참조하면, 전력 변환기 회로는 적어도 하나의 다중 셀 변환기를 포함한다. 즉, 이전에 설명된 다중 셀 토폴로지를 갖는 각각의 유형의 제1 전력 변환기(10)는 다중 셀 토폴로지를 갖지 않는 제2 전력 변환기에 접속될 수 있거나, 제2 전력 변환기 없이 단독으로 이용될 수도 있다. 동등하게, 이전에 설명된 다중 셀 토폴로지를 갖는 각 유형의 제2 전력 변환기(20)는 다중 셀 토폴로지를 갖지 않는 제1 전력 변환기에 접속될 수 있거나, 제1 전력 변환기 없이 단독으로 이용될 수도 있다. 이것은 아래의 도 88과 도 89를 참조하여 두 가지 예시의 방식으로 설명된다.

도 88은 제2 전력 변환기(20)가 이전에 설명된 유형들 중 임의의 유형을 갖는 다중 셀 변환기인 전력 변환기 회로의 일 실시예를 도시한다. 제1 전력 변환기는 단일 셀 변환기이다. 즉, 제1 전력 변환기는 입력 IN1, IN2로부터 전력을 수신하도록 구성되고 변환기 셀(1₁)의 셀 출력에서 직렬로 연결된 복수의 DC 링크 캐패시터(11₁-11_N1)로 전력을 공급하도록 구성된 하나의 변환기 셀(1₁)을 포함한다. 변환기 셀(1₁)은 승압 및 감압 특성 중 하나를 갖는다. 즉, 총 DC 링크 전압은 입력 전압의 (피크) 레벨보다 높거나 낮다.

도 89는 이전에 설명된 유형들 중 임의의 유형을 갖는 제2 변환기(20)를 포함하는 전력 변환기 회로의 일 실시예를 도시한다. 이 실시예에서, 추가의 전력 변환기가 존재하지 않는다(제1 변환기가 존재하지 않는다). 개별 DC 링크 캐패시터(2₁-2_N2)는 제2 전력 변환기(20)를 복수의 전력 공급원 셀(9₁-9_N2)를 갖는 DC 전력 공급원(9)에 접속시키는데, 이때 각 전력 공급원 셀은 하나의 DC 링크 캐패시터(2₁-2_N2)에 연결된다. 전력 공급원 셀의 예시는, 제한하려는 것은 아니지만, 배터리, PV 패널, 전지 셀, 또는 그와 유사한 것들을 포함한다. 일 실시예에 따르면, 제2 전력 변환기(20)는 OS 토폴로지와 PFC 능력을 포함하고, AC 전력 그리드로 전력을 공급하도록 구성된다.

도 90은 제1 전력 변환기(10)과 제2 전력 변환기(20)를 갖는 전력 변환기 회로의 일 실시예이다. 제2 전력 변환기는 제1 변환기(10)와 연관된 DC 링크 캐패시터(11₁-11_N2)로부터 전력을 각각 수신하는 복수의 변환기 셀(2₁-2_N3)을 포함한다. 제2 변환기(20)의 토폴로지는 복수의 변환기 셀(2₁-2_N3) 중 각각의 셀 출력이 제2 변환기(20)에 의해 공급된 복수의 부하(Z₁-Z_N3) 중 하나에 연결되었다는 점에서 위에 설명된 각각의 제2 변환기 토폴로지와 다르다. 그러므로 변환기 셀(2₁-2_N3)의 셀 출력은 연결되지 않는다(직렬연결도 병렬연결도 아님). 일 실시예에 따르면, 부하(Z₁-Z_N3)가 DC 부하이므로 개별 변환기 셀(2₁-2_N3)은 DC/DC 변환기 셀이다. 제1 변환기는 IS 토폴로지와 PFC 능력을 가질 수 있다.

일 실시예에 따르면, 제1 변환기(10)는 중 전압 그리드(medium voltage grid)로부터 입력 전력을 수신하도록 구성된다. 도 89에 도시된 전력 변환기 회로를 이용하여, 부하(Z₁-Z_N3)와 같은 DC 부하는 중 AC 전압을 저 AC 전압으로 변환하지 않고서 중 전압 그리드로부터 곧장 공급받을 수 있다. 중 전압 그리드의 특정 유형에 영향을 받아, 피크 입력 전압은 최대 수 십kV가 될 수 있다. 그러나 제1 변환기(10)의 IS 토폴로지 덕분에, 피크 입력 전압보다 훨씬 적은 전압 차단 능력을 갖는 반도체 스위치는 제1 변환기(10)의 변환기 셀에 이용된다. 이 실시예에서 십 이상이고 최대 수 십개의 변환기 셀은 제1 변환기(10)와 제2 변환기(20)에 이용될 수 있다. "전압 차단 능력"은 전자 스위치가 손상되지 않으면서 오프-상태(스위치-오프 상태)에서 견딜 수 있는 최대 전압을 정의한다.

이전에 설명된 제1 및 제2 전력 변환기(10, 20)는 AC/DC, DC/AC, 또는 DC/DC 전력 변환의 분야에서 다양한 상이한 응용과 관련하여 전력 변환기 회로를 얻기 위해 다양한 상이한 방식으로 조합된다. 이러한 응용들 중 일부는 아래에서 설명된다. 이러한 응용에서, 제1 전력 변환기(10)와 제2 전력 변환기(20)의 특정 설계는 각각 입력 전압의 (피크) 레벨과 출력 전압의 (피크) 레벨과 같은 상이한 파라미터에 기반하여 선택될 수 있다. IS 토폴로지는 입력 전압의 레벨이, 예컨대 100V 이상과 같이, 상대적으로 높을 때 이용될 수 있고, IP 토폴로지는 전압 레벨이 낮을 때 이용될 수 있다. 동등하게, OS 토폴로지는 출력 전압의 레벨이 100V 이상과 같이 상대적으로 높을 때 이용될 수 있고, OP 토폴로지는 전압 레벨이 낮을 때 이용될 수 있다. 전력 변환기 회로의 설계에서, 제1 전력 변환기 회로(10)와 제2 전력 변환기 회로의 변환기 셀의 개수는 각각 피크 입력 전압에 영향을 받을 수 있고, 피크 입력 전압이 높을수록 많아진다.

AC/DC 전력 변환기 회로는 저 전압 전력 그리드로부터 저 전압을 수신하도록 구성될 수 있고, 중 전압 전력 그리드로부터 중 전압을 수신하도록 구성될 수 있다. 저 전압 전력 그리드는 110V_RMS 또는 220V_RMS를 갖는 사인파형 전압을 공급한다(그러므로 피크 전압은 각각 대략 155V 또는 310V이다). 중 전압 그리드는 수십 kV의, 최대 10kV, 피크 전압을 갖는 사인파형 전압을 공급한다. AC/DC 전력 변환기 회로는 DC 링크 전압 V2₁-V2_N2를 제어하는 제1 전력 변환기(10)와 출력 전압 V_OUT을 제어하는 제2 전력 변환기(20)를 포함할 수 있다.

DC/AC 전력 변환기 회로는 DC 전압 공급원으로부터 DC 전력을 수신하도록 구성될 수 있고, AC 전력 그리드로 AC 전력 전압을 공급하도록 구성될 수도 있다. 일 실시예에 따르면, DC 전력 공급원은 태양광 패널을 포함한다. 일 실시예에 따르면, DC 전력 공급원은 HVDC(high-voltage, direct cerrent) 전력 전송 그리드를 포함한다. DC/AC 전력 변환기 회로에 의해 공급되는 전력 그리드는 저 전압 또는 중 전압 전력 그리드일 수 있다. DC/AC 전력 변환기 회로는 입력 전류 I_IN과 입력 전압 V_IN 중 하나를 제어하는 제1 전력 변환기와 DC 링크 전압 V2₁-V2_N2와 출력 전압 V_OUT을 제어하는 제2 전력 변환기(20)를 포함할 수 있다.

다중 셀 전력 변환기가 동작하는 동안, 제1 전력 변환기(10) 또는 제2 전력 변환기(20)의 변환기 셀에 불량이 발생할 수 있다. 이러한 불량의 예시는, 제한하려는 것은 아니지만, 각각의 변환기 셀의 셀 입력 및/또는 셀 출력의 적어도 하나에서의 단락회로, 또는 각각의 변환기 셀의 동작 불능의 전자 스위치(영구적 스위치-온 또는 영구적 스위치-오프), 또는 이와 유사한 것들을 포함한다. 다중 셀 전력 변환기가 스위치-오프될 필요성을 제거하기 위해, 불량 변환기 셀을 절연시키고 다른 변환기 셀을 실행하도록 하여 출력 OUT1, OUT2에 접속되는 부하의 전력 공급을 유지하는 것이 바람직하다. 전력 공급을 유지하면서 변환기 셀을 절연시킬 수 있고, 다중 셀 전력 변환기를 동작시키는 방법에 대응하는 다중 셀 전력 변환기는 본원에서 아래의 예시를 참조하여 설명된다.

도 91은 다중 셀 전력 변환기의 일 실시예를 개략적으로 예시한다. 이 다중 셀 전력 변환기는 도 1과 도 90에 도시된 실시예에 기반한다. 즉, 다중 셀 전력 변환기는 도 1에 도시된 것처럼 하나의 출력을 포함할 수 있거나 도 90에 도시된 것처럼 몇 개의 별개의 출력(도 91에 점선으로 예시됨)을 포함할 수도 있다. 도 1과 도 90에 도시된 다중 셀 전력 변환기에 추가하여, 도 91에 도시된 다중 셀 전력 변환기는 불량 관리 유닛(310)을 포함한다. 이러한 불량 관리 유닛은 제1 및 제2 전력 변환기(10, 20) 중 적어도 하나의 개별 변환기 셀에서의 불량을 검출하고, 불량 변환기 셀을 절연시키고, 선택적으로 적어도 하나의 다른(불량이 아닌) 변환기 셀의 동작 모드를 변경하도록 구성된다. 이를 위해, 불량 관리 유닛(310)은 제1 및 제2 전력 변환기(10, 20) 중 적어도 하나와 신호 통신을 한다. 이러한 신호 통신은 도 91의 화살표로만 개략적으로 예시된다. 제1 전력 변환기(10)와 제2 전력 변환기(20) 중 적어도 하나와 불량 관리 유닛(310) 사이의 신호 통신은 제1 및 제2 전력 변환기(10, 20) 중 적어도 하나의 변환기의 적어도 하나의 감시된 변환기 셀로부터 불량 관리 유닛(310)에 의한 측정 신호를 수신하는 것을 포함할 수 있다. "적어도 하나의 감시된 변환기 셀"은 각각의 변환기 셀에서 발생하는 불량을 검출할 수 있기 위해 불량 관리 유닛(310)에 의해 감시된 변환기 셀이다. 일 실시예에 따르면, 제1 전력 변환기(10)와 제2 전력 변환기(20) 중 적어도 하나의 변환기 셀 각각은 불량 관리 유닛(310)에 의해 감시되므로, 제1 및 제2 전력 변환기(10, 20) 중 적어도 하나의 변환기 셀 각각은 감시된 변환기 셀이다.

적어도 하나의 감시된 변환기 셀로부터 불량 관리 유닛(310)에 의해 수신되는 측정 신호는 불량을 검출하기에 적합한 감시된 변환기 셀의 파라미터를 나타내는 신호이다. 이러한 측정 신호는, 제한하려는 것은 아니지만, 감시된 변환기 셀의 입력 전류, 입력 전압, 출력 전류와 출력 전압을 나타내는 측정 신호를 포함할 수 있다. 불량 측정 유닛(310)과 제1 및 제2 전력 변환기(10, 20) 중 적어도 하나의 변환기 사이의 신호 통신은 불량 측정 유닛으로부터 제1 및 제2 전력 변환기(10, 20) 중 적어도 하나에 의해 제어 신호를 수신하는 것을 더 포함하는데, 이때 이러한 제어 신호는 불량 변환기 셀을 절연시키고, 선택적으로 적어도 하나의 불량이 아닌 변환기 셀의 동작 모드를 수정하는 역할을 한다.

도 91에서, 불량 측정 유닛(310)은 제1 전력 변환기(10), 제2 전력 변환기(20) 및 DC 링크 캐패시터(11₁-11_N2)와 같은 다중 셀 전력 변환기의 다른 구성 성분으로부터 이격시키는 회로 블록으로서 그려졌다. 그러나 이것은 단지 예시일 뿐이다. 예를 들면, 제1 전력 변환기(10)의 주 컨트롤러(4)와 제2 전력 변환기(20)의 주 컨트롤러(5) 중 적어도 하나의 컨트롤러와 불량 측정 유닛(310)은 마이크로프로세서와 같은 하드웨어를 공유한다. 즉, 하나의 동일한 마이크로프로세서에서, 주 컨트롤러(4, 5) 중 적어도 하나의 기능을 구현하는 소프트웨어와 불량 측정 유닛(310)의 기능을 구현하는 소프트웨어가 실행될 수 있다.

다음에서, 불량 측정 유닛(310)과 불량 측정 유닛(310)과 연관되는 회로가 도면을 참조하여 설명된다. "불량 측정 유닛(310)과 연관되는 회로"는 불량 변환기 셀을 절연시키고 불량이 아닌 변환기 셀의 적정한 동작을 유지하기 위해 제어하는 불량 측정 유닛(310)과 연관된 회로이다. 이 도면에서는 이러한 회로의 구현이 아니라 불량 측정 유닛(310)과 연관된 회로의 기능을 예시하는데 초점을 맞추었다. 이러한 회로는 순수한 하드웨어 구현 또는 하드웨어와 소프트웨어 구현을 포함하는 다양한 상이한 방식으로 구현될 수 있다.

기본적으로 두 개의 상이한 유형의 불량이 발생할 수 있는데, 다시 말해서 제1 변환기 셀(제1 전력 변환기(10)의 변환기 셀)의 불량 또는 제2 변환기 셀(제2 전력 변환기(20)의 변환기 셀)의 불량이 발생할 수 있다. 우선 불량 측정 유닛(310)과 제2 전력 변환기(20)의 변환기 셀의 불량을 취급할 수 있는 연관된 회로의 실시예가 설명된다.

도 92는 ISOP 토폴로지로 구현된 다중 셀 전력 변환기의 일 실시예를 도시한다. 도 92에서 도시된 실시예에서, 다중 셀 전력 변환기는 하나의 출력 OUT1, OUT2를 포함하는데, 즉, 제2 전력 변환기(20)의 변환기 셀(2₁-2_N3)의 셀 출력이 병렬로 연결된다. 이 실시예에서, 불량 측정 유닛(310)은 브레이커 회로(311)을 제어하도록 구성된다. 이러한 브레이커 회로(311)는 불량 측정 유닛(310)에 의해 감시된 각 변환기 셀의 출력과 다중 셀 전력 변환기의 출력 OUT1, OUT2 사이의 스위치를 포함한다. 도 92에 도시된 실시예에서 각 변환기 셀(2₁-2_N3)은 감시되므로, 브레이커 회로(311)는 각각의 이러한 변환기 셀(2₁-2_N3)와 출력 OUT1, OUT2 사이의 스위치(311₁-311_N3)를 포함한다. 불량 측정 유닛(310)은, 하나의 변환기 셀에서 불량을 검출하는 즉시, 각각의 변환기 셀과 출력 사이의 브레이커 회로(311)의 스위치를 개방하여 출력 OUT1, OUT2로부터 불량 변환기 셀을 분리하도록 구성된다. 몇 개의 별개의 출력이 존재하는 도 90에 도시된 유형의 다중 셀 전력 변환기에서, 도 92에 도시된 유형의 브레이커 회로는 생략될 수 있다.

브레이커 회로(311)의 개별적인 스위치(311₁-311_N3)는 반도체 스위치(예컨대 MOSFET, IGBT, BJT, JFET), 릴레이, 제어 가능한 퓨즈 또는 이와 유사한 것들로서 구현될 수 있다. "제어 가능한 퓨즈"는 불량 측정 유닛(310)에 의해 트리거될 수 있는 퓨즈이다.

불량의 상이한 유형은 제2 전력 변환기(20)의 변환기 셀(2₁-2_N3)에서 발생할 수 있다. 불량의 일부 유형과 검출되는 방법은 다음에 설명된다. 불량의 첫 번째 유형은 하나의 변환기 셀의 셀 출력의 출력 노드 사이의 단락 회로이다.

도 90에 도시된 유형의 다중 셀 전력 변환기에서, 이러한 불량은 개별적인 변환기 셀(2₁-2_N3)의 출력 전압을 측정함으로써 검출될 수 있다. 만약 하나의 변환기 셀의 출력 전압이 0으로 떨어지거나 0에 가까운 사전정의된 전압 임계 아래로 떨어진다면, 각각의 변환기 셀의 셀 출력에서 단락 회로가 존재할 것으로 가정된다. 이러한 불량을 검출하기 위해, 불량 측정 유닛(310)은 개별적인 변환기 셀(2₁-2_N3)의 출력 전압 V3₁-V3_N3을 감시한다. 개별적인 변환기 셀(2₁-2_N3)의 출력 전압 V3₁-V3_N3을 감시하는 것에 대해서 선택적으로 또는 추가적으로, 불량 측정 유닛(310)은 개별적인 변환기 셀(2₁-2_N3)의 출력 전류 I2₁-I2_N3을 감시할 수 있는데, 이때 대응하는 출력 전류 I2₁-I2_N3의 레벨이 사전정의된 전류 임계를 초과한다면 불량은 변환기 셀(2₁-2_N3)에서 검출된다.

만약 개별적인 변환기 셀(2₁-2_N3)의 셀 출력이 도 92에 도시된 것과 같이 병렬로 연결되어 있다면, 하나의 변환기 셀의 셀 출력에서의 단락 회로는 각 제2 변환기 셀(2₁-2_N3)의 출력 전압이 떨어지게 유발한다. 이러한 다중 셀 전력 변환기에서, 불량 측정 유닛(310)은 출력 전압 V_OUT을 감시하도록 구성될 수 있다. 출력 전압 V_OUT이 0으로 떨어지거나 사전정의된 전압 임계 아래로 떨어지는 것을 검출하는 즉시, 불량 측정 유닛(310)은 사전정의된 시간 주기 동안 브레이커 회로(311)의 스위치(311₁-311_N3)를 순차적으로 스위치-오프할 수 있는데, 다음부터 사전정의된 시간 주기를 오프-타임으로 지칭한다. 만약, 스위치(311₁-311_N3) 중 하나의 오프-타임동안 출력 전압 V_OUT이 다시 오른다면, 각 스위치에 연결된 출력을 가지는 변환기 셀은 불량 변환기 셀이다. 불량 측정 유닛(310)은 출력 OUT1, OUT2로부터 불량 변환기 셀을 절연시키기 위해 개별적인 스위치를 오프-상태로 유지한다.

변환기 셀(2₁-2_N3) 중 하나의 출력에서의 단락 회로는 개별적인 제2 변환기 셀(2₁-2_N3)의 입력 전압 V2₁-V2_N2와 제1 전력 변환기(10)의 연관된 제1 변환기 셀(1₁-1_N1)의 출력 전류 I1₁-I1_N2를 감시함으로써 불량 측정 유닛(310)에 의해 검출될 수 있다. 만약 하나의 변환기 셀(2₁-2_N3)의 입력 전압 V2₁-V2_N2가 0으로 떨어지거나 사전정의된 전압 임계 이하로 떨어지고, 그리고 만약 연관된 변환기 셀(1₁-1_N1)이 출력 전류를 공급한다면, 개별적인 제2 변환기 셀의 입력에서의 단락 회로가 존재한다고 가정될 수 있다. 이러한 경우에, 브레이커 회로(311)의 제2 변환기 셀과 연관된 스위치는 출력 OUT1, OUT2로부터 이러한 변환기 셀을 절연시키기 위해 개방된다.

입력 전압 V2₁-V2_N2를 감시함으로써 입력에서의 단락 회로를 검출하는 것에 대해서 선택적으로 또는 추가적으로, 변환기 셀(2₁-2_N3) 중 하나의 입력에서의 단락 회로는 변환기 셀(1₁-1_N2)의 출력 전류 I1₁-I1_N2를 감시하고, 이러한 전류 I1₁-I1_N2의 전류 레벨을 전류 임계와 비교함으로써 검출될 수 있다. 만약 제1 변환기(10)의 변환기 셀(1₁-1_N1) 중 하나의 출력 전류의 전류 레벨이 전류 임계를 초과한다면, 제2 변환기(20)의 연관된 변환기 셀(2₁-2_N3)의 입력에서의 단락 회로가 존재한다고 가정할 수 있다.

불량 제2 변환기 셀을 절연시키는 것은 브레이커 회로(311)에 의해 불량 변환기 셀과 출력 OUT1, OUT2 사이의 전기 연결을 차단하는 것을 포함할 뿐만 아니라, 제1 변환기 셀이 불량 제2 변환기 셀로 전력을 전달하는 것을 중단하도록 불량 제2 변환기 셀과 연관된 제1 변환기 셀의 동작을 수정하는 것 역시 포함한다. "제2 변환기 셀로 전력을 전달하는 것을 중단함"은, 일 실시예에 따르면, 제1 변환기 셀로부터 연관된 DC 링크 캐패시터와 불량 제2 변환기 셀 각각으로의 전력 전달을 완전히 차단하는 것을 포함한다. 또 다른 실시예에 따르면, 이것은 본원에서 이전에 필터 셀의 동작을 참조하여 설명된 바와 같이 DC 링크 캐패시터에 전달되는 평균 전력이 0이 되도록 제1 변환기 셀이 동작하는 것을 포함한다.

우선, 불량이 아닌 제2 변환기 셀과 연관된 제1 변환기 셀로부터 불량이 아닌 제2 변환기 셀로의 전력 전달을 유지하면서, 제1 변환기로부터 불량 제2 변환기로의 전력 전달을 완전히 차단하기 위한 방법의 실시예가 아래에 설명된다. 불량 제2 변환기 셀과 연관된 제1 변환기 셀로부터 불량 제2 변환기 셀로의 전력 전달을 완전히 차단하는 것은 제1 변환기 셀의 입력을 단락시키는 것을 포함한다. 다음에서, 설명의 편의상 불량이 제2 변환기 셀(2₂)에서 검출되었으므로 브레이커 회로(311)의 스위치(311₂)가 개방되었고 연관된 제1 변환기 셀(1₂)의 셀 입력이 단락되었다고 가정한다.

도 93(b)는 이러한 불량이 검출된 후, 제1 전력 변환기(10)의 동작 중 한 방식을 예시한다. 전력 변환기(10)의 이러한 동작 모드는 다음에서 불량 모드로서 지칭된다. 비교를 위해, 도 93(a)는 정규 모드에서 전력 변환기(10)의 대응하는 동작을 예시하는데, 즉 제2 변환기 셀(2₁-2_N3)에서 불량이 없을 때이다. 도 93(a)에 도시된 시간 흐름도는 도 19(a)에 도시된 것과 동일한데, 그 내용은 참조된다. 즉, 도 93(a)와 도 93(b)는 도 12에 도시된 것처럼 IS 토폴로지를 갖는 제1 전력 변환기에 대한 시간 흐름도를 도시하는데, 도 12에서 개별적인 제1 변환기 셀(1₁-1_N1)은 하프-브릿지 토폴로지를 갖는다. 그러나 이것은 예시일 뿐이다. 아래에 설명된 실시예는 풀-브릿지 토폴로지를 갖는 제1 변환기 셀로 동등하게 적용된다.

도 93(a)는 변조 지수 m=0.375에서 제1 전력 변환기(10)의 동작을 도시한다. 도 93(b)는 동등한 변조 지수에서 불량 모드에서의 제1 전력 변환기(10)의 동작을 도시한다. 변조 지수 m=0.375는 불량 모드에서의 제1 전력 변환기(10)의 동작을 예시하기 위해 임의로 선택된 것이다. 제1 전력 변환기(10)는 다른 변조 지수에서 동등하게 동작한다.

도 93(a)와 도 93(b)에 도시된 시간 흐름도는 도 12에 도시되고 본원에서 이전에 도 12를 참조하여 설명된 바와 같이 IS 토폴로지를 갖는 제1 전력 변환기(10)에 관한 것이다. 도 93(b)에 도시된 실시예에서 불량 제2 변환기를 절연시키는 것은 연관된 제1 변환기 셀의 셀 입력에서 셀 입력 노드를 단락시키는 것을 포함한다. 설명의 편의상 제2 변환기 셀(2₂)이 불량이므로 연관된 제1 변환기 셀(1₂)의 셀 입력이 단락될 것으로 가정한다. 하프-브릿지 토폴로지(예컨대 변환기 셀(1₁)에 관하여 도 12에 도시된 것처럼)를 갖는 제1 변환기 셀에서, 불량인 제2 변환기 셀과 연관된 제1 변환기 셀의 셀 입력을 단락시키는 것은 각 제1 변환기 셀에서 하프-브릿지의 저측 스위치를 영구적으로 스위칭-온하는 것을 포함할 수 있다. 하프-브릿지 토폴로지를 갖는 제1 변환기의 셀 입력을 단락시키는 다른 방식과 풀-브릿지 토폴로지를 갖는 제1 변환기 셀의 셀 입력을 단락시키는 방식이 아래에 더 설명된다. "영구적으로 스위치-온한다"는 것은 제1 전력 변환기(10)의 총 변조 지수 m과 무관하게 스위치-온을 의미한다. 도 93(b)에서, 신호 S12_L2는 구동 신호를 나타내고, 그러므로 제1 전력 변환기(1₂)의 저측 스위치의 동작 상태를 나타낸다. 도 93(b)를 참조하면, 이러한 구동 신호는 영구적으로 온-레벨(이것은 이 실시예에서 고 레벨이다)로 설정된다. 제1 변환기 셀(1₂)의 저측 스위치를 영구적으로 스윗칭-온하는 것은 제1 변환기 셀(1₂)의 변조 지수 m₂를 0(m₂=0)으로 설정하는 것과 동등하고, 반면에 다른 변환기 셀(1₁,1₃,1_N1) 각각은 제1 전력 변환기(10)의 총 변조 지수 m에 영향을 받는 변조 지수를 갖는다. 즉, 불량이 아닌 제2 변환기 셀과 연관된 제1 변환기 셀은 입력 전압 V_IN의 순시 전압 레벨에 영향을 받는 변조 지수를 가지고, 반면에 불량인 제2 변환기 셀과 연관된 제1 변환기 셀(1₂)은 변조 지수 m₂를 0으로 설정함으로써 비활성화된다.

불량 모드에서 저측 스위치를 영구적으로 스위칭-온할 때, 불량인 제2 변환기 셀과 연관된 제1 변환기 셀의 고측 스위치는 스위치-온되거나 스위치-오프될 수 있다. 이것은 도 12에 도시된 변환기 셀(1₁)을 참조하여 설명되는데, 도 12에서 하프-브릿지는 더 자세히 도시된다. 고측 스위치(12_H)가 스위치-오프되고 불량인 제2 변환기 셀에서의 불량이 DC 링크 캐패시터(11₁)를 방전시키는 것이 아닐 때, DC 링크 캐패시터(11₁)는 불량 모드 내내 전하를 유지할 수 있다. 이러한 다중 셀 전력 변환기의 특정 유형에 영향을 받아서 개별적인 DC 링크 캐패시터 양단의 전압은 수 십V 또는 심지어 수 백V일 수 있다. 유지 보수하는 사람이 위험한 상황에 처하는 것을 막기 위해서, 불량이 검출된 직후에 불량인 제2 변환기 셀과 연관된 DC 링크 캐패시터를 방전하는 것이 바람직하다. 불량인 제2 변환기 셀의 DC 링크 캐패시터는 연관된 제1 변환기 셀의 저측 스위치와 고측 스위치 둘 다 스윗칭-온함으로써 방전될 수 있다.

일 실시예에 따르면, 불량 관리 유닛(310)은 불량이 검출된 이후에 연관된 DC 링크 캐패시터(11₁)를 방전시키기 위해서 불량한 제2 변환기 셀과 연관된 제1 변환기 셀(1₁)의 스위치(12_H, 12_L) 모두를 스위치-온하도록 구성된다. DC 링크 캐패시터(11₁)를 방전시키는 것은 DC 링크 캐패시터를 방전시킬 때 스위치에서 소비되는 전력을 제한하기 위해서 저측 스위치를 영구적으로 스위칭-온하는 것과 고측 스위치를 주기적으로 스위칭-온하는 것을 포함할 수 있다. 스위치(12_H, 12_L)를 통해 흐르는 전류를 제한하기 위해서, DC 링크 캐패시터(11₁)를 방전시킬 때 고측 스위치(12_H)는 소위 선형 모드에서 동작할 수 있는데, 이 모드에서는 고측 스위치(12_H)를 통한 전류가 고측 스위치 양단의 전압에 사실상 비례한다. 선형 모드에서 동작할 수 있는 스위치는 예를 들면 MOSFET이다.

단락된 제1 변환기 셀의 DC 링크 캐패시터가 방전되었는지 그 여부와 무관하게, DC 링크 캐패시터는 총 셀 입력 전압(즉, 전압 V1₁-V1_N1의 합)에 기여할 수 없고, 그러므로 인덕터(15) 양단의 전압 V15를 변조하는데 이용될 수 없다(예컨대 도 12를 참조). 따라서, 불량 모드에서, 제1 전력 변환기(10)의 동작은 N1개의 변환기 셀을 대신해서 N1-1개 변환기 셀을 갖는 제1 전력 변환기(10)의 동작과 동등하다. 즉, 총 DC 링크 전압 V2_TOT를 사실상 일정하게 유지하기 위해서, 불량이 아닌 제2 변환기 셀과 연관된 DC 링크 전압은 불량 모드의 시작시에 증가한다. 더 나아가, 개개의 제1 변환기 셀의 온-상태 사이의 시간 오프셋이 제1 변환기 셀의 총 개수에 좌우되는 동작 모드에서, 이러한 시간 오프셋은 제1 변환기 셀 중 하나가 비활성화될 때 증가한다. 예를 들어, N1=4인 제1 변환기 셀을 갖는 제1 전력 변환기(10)에서, 도 19(a)를 참조하여 상세히 설명되고 도 93(a)에 도시된 것처럼 개개의 제1 변환기 셀의 온-상태 사이의 시간 오프셋은 T/4이고, 이때 T는 하나의 구동 사이클의 지속기간이다. 제1 변환기 셀 중 하나가 셀 입력을 단락시킴으로써 비활성화될 때, 시간 오프셋은 T/(N-1)까지 증가하는데, 여기서 도 93에 도시된 실시예에서는 T/3이다. 이런 제1 전력 변환기(10)의 동작 방식에서, 불량이 아닌 제2 변환기 셀과 연관된 제1 변환기 셀의 변조 지수는 총 변조 지수에 대응한다. 본 실시예에서, 이러한 제1 변환기 셀은 변환기 셀(1₁, 1₃ 및 1_N1)이므로, m₁=m₃=m_N1=m=0.375이고, 반면에 불량인 제2 변환기 셀(2₂)과 연관된 제1 변환기 셀(1₂)의 변조 지수는 0이어서 m₂=0이다.

도 94(b)는 총 변조 지수 m과 입력 전압 V_IN과 각기 무관하게 총 셀 입력 전압 V1_TOT를 도시함으로써 제1 전력 변환기(10)의 동작의 한 가지 방식을 예시한다. 비교를 위해, 도 94(a)는 정규 모드에서 제1 전력 변환기(10)의 동작을 도시한다. 도 94(a)에 예시된 내용은 참조하고 있는 도 20에 예시된 내용과 동등하다. 도 94(b)에서 알 수 있듯이, 총 DC 링크 전압 V2_TOT을 유지하면서 하나의 제1 변환기 셀을 비활성화하는 것은 활성인(비활성화되지 않은) 제1 변환기 셀의 더 높은 DC 링크 전압을 야기한다. 이러한 DC 링크 전압이 사실상 동일하다고 가정하면, 이들 DC 링크 전압의 각각은 V2_TOT/(N1-1)이다. 결과적으로, 총 셀 입력 전압 V1_TOT의 네 개의 상이한 레벨이 존재한다. 이러한 상이한 레벨은 도 94(b)에서 좌측에 표시된다. 정규 모드와 마찬가지로, 제1 전력 변환기(10)는 총 셀 입력 전압이 두 개의 상이한 전압 레벨 사이에 왔다갔다(toggle)하도록 동작하고, 이 두 레벨 사이의 차이는 정규 모드에서의 V2_TOT/N1와 대조적으로 불량 모드에서 V2_TOT/(N1-1)이다.

도 95는 위의 도 93(a) 내지 도 94(b)를 참조하여 설명된 불량 모드 또는 정규 모드에서 제1 전력 변환기(10)를 동작시키도록 구성된 주 컨트롤러(4)의 일 실시예를 도시한다. 도 95에 도시된 주 컨트롤러(4)는 그 내용을 참조하고 있는 도 13에 도시된 주 컨트롤러(4)를 기반으로 한다. 불량 관리 유닛(310)에 의해 각각 제어되는 제1 블랭킹 유닛(312)과 제2 블랭킹 유닛(313)을 추가로 포함한다는 점에서 도 95에 도시된 주 컨트롤러는 도 13에 도시된 주 컨트롤러와 상이하다.

제1 블랭킹 유닛(312)은 DC 링크 전압 신호 V2₁ _{_M}-V2_N2 _{_M}을 수신하고, 불량인 제2 변환기 셀과 연관된 전압 신호의 신호 레벨을 블랭킹하는 동안에 오로지 불량이 아닌 제2 변환기 셀의 DC 링크 전압 신호만을 입력 기준 전류 컨트롤러(41)로 통과시키도록 구성된다. 즉, 불량인 변환기 셀의 전압 신호의 신호 레벨이 0으로 설정된다. 이를 통해서 입력 기준 전류 컨트롤러(41)-이것은 위의 도 14를 참조하여 설명되는 것처럼 구현됨-는 불량이 아닌 제2 변환기 셀의 DC 링크 전압 신호를 기반으로 하여 총 DC 링크 전압 V2_TOT을 계산한다. 이것은 불량 모드의 시작부에서 DC 링크 전압의 증가를 야기한다.

제2 블랭킹 유닛(313)은 N1개의 변조 지수를 수신하고, 이 변조 지수의 각각은 제1 변환기 셀 중 하나와 연관되어 있다. 제2 블랭킹 유닛(313)에 의해 수신된 변조 지수 m₁-m_N1는 총 변조 지수 m에 대응한다. 불량 관리 유닛(310)에 의해 제어되는 제2 블랭킹 유닛은 활성화될(불량이 아닌 제2 변환기 셀과 연관된) 제1 전력 변환기 셀과 연관된 변조 지수를 통과시키고, 불량의 제2 변환기 셀 내부와 연관된 제1 변환기 셀의 변조 지수를 0으로 설정한다. 도 95에 도시된 실시예에서, 불량 관리 유닛(310)에 의해 제어되는 블랭킹 유닛(312)은 제2 변환기 셀(2₂)의 DC 링크 전압 신호 V2₂ _{_M}를 0으로 설정하고, 불량 관리 유닛(310)에 의해 제어되는 제2 블랭킹 유닛(313)은 불량인 제2 변환기 셀(2₂)과 연관된 제1 변환기 셀(1₂)의 변조 지수 m₂를 0으로 설정한다. 이것은 위에서 도 93(a) 내지 도 94(b)를 참조하여 설명된 것처럼 제1 전력 변환기(10)의 동작을 야기한다.

도 96은 셀 컨트롤러(14-14_N1)이 불량 모드에서 동기화될 수 있는 한 가지 방식을 도시한다. 이 실시예에는 불량 관리 유닛(310)에 의해 제어되는 바이패스 유닛(314)이 존재한다. 도 96에 도시된 배열은 참조되고 있는 도 21에 도시된 배열의 수정안이다.

도 21과 그에 대응하는 설명을 참조하면, IS 변환기에서, 개개의 제1 변환기 셀(1₁, 1_N1)은 동일한 변조 지수, 즉, 총 변조 지수 m(이것은 V_IN/V2_TOT로 주어지고, 이때 V_IN은 입력 전압의 순시 전압 레벨이다)에서 동작한다. 개개의 변환기 셀은 하나의 셀 컨트롤러(도 21에 도시된 실시예에서 셀 컨트롤러(14))가 각각의 구동 사이클의 시작을 정의하는 클록 신호 CLK2를 발생함으로써 동기화될 수 있다. 클록 신호 CLK2를 기반으로 하여, 셀 컨트롤러(14)는 셀 컨트롤러에 의해 수신된 변조 지수m₁에 의해 정의되는 온-시간의 지속기간과 함께 제1 변환기 셀(1₁)의 온-시간을 시작한다. 클록 신호 CLK2는 변환기 셀(1₂)의 셀 컨트롤러(14₂)로 전달된다. 이러한 클록 신호 CLK2를 기반으로 하여, 셀 컨트롤러(14₂)는 클록 신호 CLK2₂를 정의하고, 클록 신호 CLK2₂를 기반으로 하여, 변조 지수m₂에 의해 정의되는 온-시간의 지속기간으로 온-시간을 시작한다. 클록 신호 CLK2₂는 사전 정의된 시간 주기 동안 클록 신호 CLK2를 지연시킴으로써 클록 신호 CLK2로부터 발생된다. 이 시간 주기는 T/N1으로 주어지고, 여기서 T는 하나의 구동 사이클의 지속기간이고, N1은 IS 변환기 내의 제1 변환기 셀의 총 개수이다. 셀 컨트롤러(14₂)로부터 클록 신호 CLK2₂는 다음 변환기 셀(1₃)의 셀 컨트롤러(14₃)로 전달되고, 이런 방식으로 계속 전달된다.

도 93(a) 및 도 93(b)를 참조하면, 개개의 변환기 셀(1₁-1_N1)의 온-시간 사이의 지연 시간은 T/N1으로부터 T/(N1-1)까지 증가한다(도 93(a) 및 도 93(b)에 도시된 실시예에서는 T/4로부터 T/3까지). 도 96에 도시된 실시예에서, 이러한 지연 시간의 증가는 개개의 셀 변환기, 즉, 셀 변환기(14₂-14_N1)에서 지연 시간을 제어하는 불량 관리 유닛(30)에 의해 수행될 수 있다. 이러한 셀 컨트롤러(14₁-14_N1)는 각각의 셀 컨트롤러에 의해 수신되는 변조 지수를 기반으로 하여 듀티 사이클를 계산하는 계산 유닛과, 듀티 사이클을 수신하여 도 16에 도시된 것처럼 고측 스위치와 저측 스위치를 위한 구동 신호를 발생하는 PWM 컨트롤러를 포함하도록 구현될 수 있다. 도 96에 도시된 셀 컨트롤러(14-14_N1)에서, PWM 컨트롤러는 도 22에 도시된 PWM 컨트롤러(142_i)를 기반으로 할 수 있다. 도 96에 도시된 배열에서 구현되기 적합한 이러한 수정된 PWM 컨트롤러는 도 97에 예시된다. 도 97에 도시된 PWM 컨트롤러(142_i)는 지연 요소(149)가 불량 관리 유닛(310)에 의해 제어되는 조정가능 지연 요소라는 점에서 도 22에 도시된 PWM 컨트롤러와 상이하다. 도 22와 관련해 설명된 내용을 참조하면, 지연 요소(149)는 변환기 셀(1_i-1)의 온-시간과 변환기 셀(1_i)의 온-시간 사이의 지연 시간을 정의한다. 이 지연 시간은 불량 관리 능력을 갖지 않는 다중 셀 변환기에서 일정한 T/N1이도록 조정될 수 있지만, 다중 셀 변환기의 정규 동작 모드와 다중 셀 변환기의 불량 모드 사이의 지연 시간을 증가시킬 수 있도록 하기 위해서 지연 시간은 도 97에 도시된 PWM 컨트롤러(142_i)에서 조정가능하다. 불량 관리 유닛(310)은 정규 모드에서 지연 시간을 T/N1으로 조정하고 불량 모드에서는 T/(N1-1)로 조정하도록 구성된다. 이러한 지연 시간의 증가는 위에서 도 93(a)와 도 93(b)를 참조하여 설명된다.

도 96에 도시된 배열에서, 하나의 셀 컨트롤러로부터 클록 신호를 수신하여 클록 신호를 다른 셀 컨트롤러로 전달하는 셀 컨트롤러는 우회(bypass)될 수 있다. 이 셀 컨트롤러는 도 96에 도시된 실시예에서 셀 컨트롤러(14₂-14₃)이다. 우회된 셀 컨트롤러가 수신한 클록 신호는 다음 셀 컨트롤러로 전달되고, 우회된 셀 컨트롤러는 자신의 클록 신호를 전달하는 것을 차단당한다. 만약에 예를 들어 변환기 셀(1₂)의 셀 컨트롤러(14₂)가 우회되면, 셀 컨트롤러(14₂)를 대신하여 셀 컨트롤러(14)로부터 수신된 클록 신호 CLK2가 셀 컨트롤러(14₃)로 전달된다. 불량 관리 유닛(310)에 의제 제어되는 바이패스 유닛(314)은 셀 컨트롤러(14)로부터 클록 신호 CLK2을 수신하여 이 클록 신호 CLK2을 셀 컨트롤러(14₃)로 전달하고, 이로써 셀 컨트롤러(14₂)를 우회시킨다. 셀 컨트롤러(14₂)는 변조 지수 m₂에 따라서 동작하는데, 이것은 변환기 셀(1₁)이 비활성화될 때 0으로 설정된다. 셀 컨트롤러(14₂)는 클록 신호 CLK2을 수신한다. 그러나 이 클록 신호 CLK2은 변환기 셀(1₂)의 동작에 영향을 주지 않는데, 그 이유는 m₂=0인 덕분에 변환기 셀(1₂)이 영구적으로 오프-상태이기 때문이다.

변환기 셀(1₁)의 셀 컨트롤러(14)는 변환기 셀(1₁)이 활성인지 그 여부와 무관하게 하나의 듀티 사이클의 시작을 정의한다. 또한, 셀 컨트롤러(14_N1)는 변환기 셀(1_N1)이 활성인지 그 여부와 무관하게 셀 컨트롤러(14₃)로부터 클록 신호 CLK₃을 수신한다. 그러므로 불량 관리 유닛(310)에 의해 제어되는 바이패스 유닛(314)은 오로지 클록 신호를 수신하고 클록 신호를 전달하는 셀 변환기를 우회하도록 구성된다. 도 96에 도시된 실시예에서 이런 셀 변환기는 셀 변환기(14₂, 14₃)이다. 그러나 이것은 단지 예시일 뿐이다. N1=4개 이상의 변환기 셀을 갖는 IS 변환기에서, 바이패스 유닛(314)은 두 개 이상의 셀 컨트롤러를 우회하도록 구성된다. 일반적으로 N1개 변환기 셀을 갖는 IS 변환기에서 바이패스 유닛(314)은 불량 모드에서 N1-2개의 상이한 셀 변환기를 우회시키도록 구성된다.

도 98은 불량 모드에서 IS 변환기를 동작시키는 방법의 또 다른 실시예를 예시한다. 이 방법은 불량인 제2 변환기 셀(2₂)과 연관된 제1 변환기 셀(1₂)이 영구적으로 오프-상태라는 점에서 도 93(b)를 참조하여 설명된 방법과 유사한데, 이때 오프-상태는 변환기 셀의 변조 지수가 0(m₂=0)이라는 것과 같은 것이다. 그러나 도 98에 도시된 방법은 다른 비활성화된 변환기 셀의 각각이 동일한 변조 지수를 갖지 않는다는 점에서 도 93(b)에 도시된 방법과 상이하다. 이와 관련하여, 도 98에 도시된 방법은 도 23에 도시된 방법과 유사하다. 즉, 활성 변환기 셀에서, 0 또는 1이 아닌 변조 지수로 동작하는 단 하나의 변환기 셀이 존재하고, 반면에 다른 변환기 셀은 0 또는 1의 변조 지수에서 동작한다. 이러한 세 개의 상이한 유형의 변조 지수를 개개의 셀 변환기에 할당하는 것은 몇 개의 구동 사이클에 걸쳐 활성 변환기 셀의 DC 링크 캐패시터가 사실상 균등하게 충전되도록 사전 정의된 개수의 구동 사이클 이후에 매 시간마다 변경되거나 매 구동 사이클 이후에 변경될 수 있다.

도 98에 도시된 것처럼 IS 변환기를 동작시키도록 구성된 주 컨트롤러(4)의 일 실시예가 도 99에 도시된다. 주 컨트롤러(4)는 도 96에 도시된 주 컨트롤러를 기반으로 하며, 블랭킨 유닛을 대신하여 변환기 셀 컨트롤러(315)가 존재한다는 점이 도 95에 도시된 주 컨트롤러와 상이하다. 변환기 셀 컨트롤러(315)는 변조 지수 컨트롤러(42)로부터 총 변조 지수 m을 수신하고, 제1 변환기 셀 중 어느 것이 활성화될 것인지에 대한 정보를 불량 관리 유닛(310)으로부터 수신한다. 활성화될 변환기 셀의 변조 지수는 변환기 셀 컨트롤러(315)에 의해 0으로 설정된다. 도 99에 도시된 실시예에서(위에 설명딘 실시예와 마찬가지로), 변환기 셀(1₂)이 활성화될 것임을 가정하면, 이 변환기 셀의 변조 지수는 변환기 셀 컨트롤러(315)에 의해 0으로 설정된다(m₂=0). 다른 변환기 셀의 변조 지수는 변환기 셀 중 많아도 하나가 0 또는 1이 아닌 변조 지수를 갖고 다른 변환기 셀은 0 또는 1인 변조 지수를 갖도록 변환기 셀 컨트롤러(315)에 의해 조정된다. 일반적으로, 변환기 셀 컨트롤러(315)는 개개의 변조 지수를 다음과 같이 계산한다.

여기서 m_j는 활성 변환기 셀의 변조 지수를 표시한다. 예를 들어, 만약에 총 변조 지수 m=0.625이면, 변환기 셀 컨트롤러(315)는 m_N1=0, m₃=1, m₁=0.875처럼 변조 지수 m₁, m₃, m_N1을 계산할 수 있다. 수학식(30)에 따르면, 이것은 (0+1+0.875)/3=0.625으로서 0.625의 총 변조 지수를 야기한다.

위에서 설명된 실시예에서, 불량 모드에서 변환기 셀은 그 변환기 셀에 구현된 스위치 중 하나를 영구히 스위칭-온함으로써(즉, 총 변조 지수 m과 무관하게) 비활성화된다. 위에 설명된 실시예에서, 비활성화될 변환기 셀의 저측 스위치는 영구적으로 스위치-온된다. 도 100에 도시된 또 다른 실시예에 따르면, 각각의 제1 변환기 셀(도 100에서는 단 하나의 변환기 셀(1₁)이 도시됨)은 셀 입력에서 입력 노드 사이에 연결된 추가 스위치(316_i)를 포함한다. 도 100에 도시된 다른 실시예에서 저측 스위치(12_L)에 병렬연결된 이 추가 스위치(316_i)는 불량 관리 유닛(310)에 의해 제어된다. 변환기 셀(1_i)이 비활성화될 경우, 불량 관리 유닛(310)은 이 스위치(316_i)를 스위치-온하도록 구성된다. 스위치(316_i)는 예컨대 트랜지스터와 같은 종래의 전자 스위치이거나 릴레이(relay)같은 전자 기계적 스위치일 수 있다. 특히, 스위치(316_i)는 그 설계에 있어서 낮은 도전 손실을 갖도록 최적화될 수 있는데, 그 이유는 이 스위치(316_i)가 불량 모드의 시작점에서 스위칭-온되어 불량 모드가 계속되는 한 온-상태를 유지하기 때문이다.

물론 제1 변환기 셀(1₁-1_N1)이 불량 모드에서 비활성화되기 위해 하나의 하프-브릿지로 구현되는 것으로 제한되지는 않는다. 도 101을 참조하면, 풀-브릿지로 구현된 셀 변환기(1₁)는 스위치(317_i)를 셀 입력에서 입력 노드 사이에 연결된 스위칭-온함으로써 비활성화될 수 있다. 이 스위치(317_i)는 제1 변환기 셀(1_i)과 연관된 제2 변환기 셀에서 불량이 검출될 때 스위치(317_i)가 스위치-온하도록 불량 관리 유닛(310)에 의해 제어된다. 스위치(317_i)의 구현과 관련하여서는 위의 스위치(316_i)의 설명을 참조하며, 그 내용은 상황에 부응하여 적용될 수 있다.

일 실시예에 따르면, 변환기 셀(1_i)의 스위치(317_i)는 생략된다. 이 실시예에서, 변환기 셀(1_i)은 저측 스위치(17_L, 18_L)를 영구히 스위칭-온함으로써 또는 고측 스위치(17_H, 18_H)를 영구히 스위칭-온함으로써 또는 저측 스위치(17_L, 18_L)와 고측 스위치(17_H, 18_H) 모두를 영구히 스위칭-온함으로써 불량 관리 유닛(310)에 의해 비활성화된다. 만약 브릿지 회로가 도 25(a)에 도시된 것처럼 구동된다면, 불량 관리 유닛(310)에 의해 이 스위치 쌍 중 하나를 영구히 스위칭-온하는 것은 주 컨트롤러(4)를 통해 불량 관리 유닛(310)에 의해 변조 지수 m_i를 적절히 제어함으로써 당성될 수 있다. 이것은 도 91 내지 도 99의 실시예 중 하나를 참조하여 설명된 것과 동등하다. 예를 들어, 하나의 변환기 셀의 저측 스위치(17_L, 18_L)는 불량 관리 유닛(310)에 의해 개개의 변환기 셀의 변조 지수를 0으로 설정함으로써 영구히 스위치-온될 수 있다.

도 102는 다중 셀 전력 변환기에 이용될 수도 있는 또 다른 불량 처리 방법을 예시한다. 이 실시예에서, 불량인 제2 변환기 셀과 연관된 제1 변환기 셀은 제1 변환기 셀의 입력을 단락시킴으로써 비활성화되지 않지만 변환기 셀이 대응하는 DC 링크 전압은 사실상 일정하게 유지되도록 동작되고, 반면에 제1 변환기 셀의 평균 입력 전력은 사실상 0이다. 즉, 불량인 제2 변환기 셀과 연관된 제1 변환기 셀은 위에서 도 60 내지 도 69와 관련하여 설명된 것처럼 필터 셀처럼 동작한다.

만약 불량인 제2 변환기 셀과 연관된 제1 변환기 셀이 활성화되는 것이라면, 제1 변환기 셀은 제2 변환기 셀에서 나타난 불량의 유형과 무관하게 필터 셀로서 동작될 수 있다. 만약에 예를 들어 제2 변환기 셀이 변압기(예를 들면, 도 32를 참조하여 설명된 것과 같은)을 포함하고 불량이 이 변압기의 2차측에 존재하는 반면 변압기의 1차측은 여전히 동작중이라면, 불량인 제2 변환기 셀의 1차측 상의 스위치는 개방될 것이고 그 연관된 제1 변환기 셀은 필터 셀로서 동작할 수 있다. 도 32(a)에 도시된 실시예에서, 변압기의 1차측 상의 스위치는 스위치(211, 212, 213, 214)이다. 그러나 만약에 DC 링크 캐패시터는 제2 변환기 셀에 의해 방전되도록 변압기(219)의 1차측 상에 오류가 있다면, 그 연관된 제1 변환기 셀은 비활성화될 것이다. 도 32(a)에 도시된 실시예에서, 예를 들어 변압기(219)의 1차측 상에서 발생할 수 있는 하나의 가능성 있는 오류는 셀 입력 사이의 단락 회로이다. 마찬가지로, 연관된 제2 변환기 셀에 오류가 있는 경우 제2 변환기 셀 내에 갈바닉 절연(예컨대 변압기에 의해 제공되는)이 존재하지 않을 때 제1 변환기 셀은 비활성화될 것이다.

만약에 예를 들어 변압기의 1차측 상에 오류가 존재한다면, 불량인 제2 변환기 셀을 전력 변환기의 출력으로부터 분리시키는 것은 변압기의 2차측 상의 스위치를 스위칭-오프함으로써 수행될 수 있다. 도 32(a)에 도시된 실시예에서, 이것은 스위치(215, 216, 217, 218)이다. 이 경우, 브레이커 회로(breaker circuit)(311)에서 연관된 스위치를 스위칭-오프하는 것은 생략될 수 있다.

당연히, 본원에서 이전에 설명된 불량 처리 시나리오는 ISOP 토폴로지를 갖는 다중 셀 전력 변환기에서 이용되는 것으로 제한되지 않는다. 이와 동등하게, 전술한 방법은 도 103에 도시된 IPOS 토폴로지를 갖는 다중 셀 변환기에 적용될 수 있다. 이 실시예에서, 브레이커 회로는 입력 IN1, IN2과 제1 변환기(10) 사이에 연결되는데, 이때 제1 변환기는 이 실시예에서 OP 변환기로서 구현된다. 이 실시예에서, 불량 관리 유닛은 제1 변환기 셀(1₁-1_N1) 중 하나에서 불량을 검출하고 브레이커 회로에서 그 연관된 스위치를 개방함으로써 불량인 제1 변환기 셀을 절연시키도록 구성된다. 불량인 제1 변환기 회로를 절연하는 것은 연관된 제2 변환기 셀을 비활성화하는 것 또는 연관된 제2 변환기 셀을 필터 셀로서 동작시키는 것을 더 포함한다. 연관된 제2 변환기 셀은 그 연관된 제2 변환기 셀의 출력을 단락시킴으로써 비활성화될 수 있고, 이것은 다른 제2 변환기 셀의 DC 링크 전압을 증가하게 한다. 이것은 위에서 도 101의 제1 전력 변환기를 참조하여 설명한 것과 동등하다.

비록 하나의 변환기 셀만이 절연되는 예들이 설명되었지만, 위에 설ㄹ명된 개념을 그에만 제한되는 것이 아니다. 전력 변환기 회로의 하나의 변환기 셀이 절연되는 것과 동일한 방식으로 둘 이상의 변환기 셀이 절연될 수 있다.

위의 설명을 참조하면, ISOP 변환기의 OP 변환기(20)의 변환기 셀을 절연하는 것은 IS 변환기의 연관 변환기 셀을 우회시키는 것을 포함할 수 있고, IPOS 변환기 회로의 IP 변환기(10)의 변환기 셀은 절연하는 것은 OS 변환기(10)의 연관 변환기 셀을 우회시키는 것을 포함할 수 있다. 그러나 IS 변환기와 OS 변환기 중 하나에서 변환기 셀을 우회시키는 것은 각 변환기의 다른 우회되지 않은 변환기 셀의 DC 링크 전압의 증가를 야기한다. 그러나 이것은 개별 변환기 셀의 전자 스위치가 불량 모드에서 높은 DC 링크 전압을 견디기에 적합한 전압 차단 능력을 갖게 설계되는 것을 요구한다. 이것은 결국 정규 모드에서 발생하는 (낮은) DC 링크 전압만 견디도록 설계된 전자 스위치로 구현된 변환기 회로와 비교하여 정규 모드에서 동작 손실을 증가시킨다.

일 실시예에 따르면, 전력 변환기 회로에서, IS 변환기(10)(OS 변환기(20))는 이전에 설명된 것처럼 N1(N3)개의 변환기 셀을 대신해 N+1(N3+1)개 변환기 셀로 구현된다. 이 변환기 셀 중 하나는 정규 모드에서 우회되므로 OP 변환기(20)(IP 변환기(10))의 그에 대응하는 변환기 셀이 절연된다. 따라서 정규 모드에서 N1(N3)의 변환기 셀이 활성이다. 이러한 우회된 변환기 셀은 다음에 중복 변환기 셀(redundant converter cell)로 지칭될 것이다. OP 변환기(20)(IP 변환기(10))의 우회된 변환기 셀과 그 연관된 변환기 셀은 이후에 중복 셀 쌍으로 지칭될 것이다.

그러나 오류가 중복 변환기 셀이 아닌 또 다른 셀과 연관된 OP 변환기(20)의 변환기 셀(IP 변환기 셀)에서 검출될 때, 불량 변환기 셀과 연관된 IS 변환기(OS 변환기)의 변환기 셀은 우회되고, 정규 모드에서 우회되었던 중복 변환기 셀은 활성화된다. 그러므로 불량 모드에서 다시 N1(N3)의 변환기 셀이 활성이다.

물론 전력 변환기 회로는 하나의 중복 변환기 셀만 갖는 것으로 제한되지 않는다. 즉, 전력 변환기 회로는 둘 이상의 중복 변환기 셀 쌍으로 구현될 수 있으며, 오류가 중복 셀 쌍이 아닌 다른 하나의 셀 쌍에서 검출될 때마다 불량 셀 쌍은 절연되고 하나의 중복 셀 쌍이 활성화된다.

기본적으로, 본원에서 설명된 다중 셀 변환기의 각각은 또 다른 다중 셀 변환기와 함께, 또는 단일 셀 변환기와 함께, 또는 단독으로(즉, 또 다른 전력 변환기 없이) 전력 변환기 회로에 구현될 수 있다. 또 다른 (다중 셀 또는 단일 셀) 변환기가 존재하는 경우, 특정 토폴로지에 따라서 이 다른 변환기는 다중 셀 변환기와 DC 링크 캐패시터에 각기 전력을 공급하거나 또는 다중 셀 변환기와 DC 링크 캐패시터로부터 각기 전력을 수신한다.

위의 몇 가지 유형의 다중 셀 변환기와, 적어도 하나의 다중 셀 변환기를 갖는 전력 변환기 회로, 그리고 이러한 다중 셀 변화기와 전력 변환기 회로의 상이한 동작 방식이 개시된다. 물론 전술한 양상들은 서로 조합될 수도 있다. 이런 양상들 중 일부는 아래에 요약된다.

위에서 설명된 양상들 중 일부는 다음과 관련이 있다.

A1. 복수의 변환기 셀을 포함하는 전력 변환기로 전력을 변환하는 단계와, 복수의 변환기 셀 중 적어도 하나의 변환기 셀을 전력 기준 신호의 레벨에 기반을 두고 활성 모드와 비활성 모드 중 하나의 모드에서 선택적으로 동작시키는 단계를 ㅍ포함하는 방법.

A2. 적어도 하나의 변환기 셀이 비활성 모드에서 동작될 때 복수의 변환기 셀의 적어도 하나의 다른 변환기 셀을 활성 모드에서 동작시키는 단계를 더 포함하는 항목 A1의 방법.

A3. 복수의 변환기 셀의 적어도 하나의 다른 변환기 셀이 복수의 변환기 셀의 나머지 셀을 포함하는 항목 A2의 방법.

A4. 적어도 하나의 변환기 셀을 상기 비활성 모드에서 동작시키는 단계는 적어도 하나의 변환기 셀에 의해 영 전력으로 변환하는 단계를 포함하는 항목 A1 내지 항목 A3 중 하나의 항목의 방법.

A5. 전력 기준 신호의 레벨에 기반하여 적어도 하나의 변환기 셀을 활성 모드외 비활성 모드 중 하나의 모드에서 동작시키는 단계는 전력 기준 신호의 레벨이 사전 정의된 임계 미만일 때 적어도 하나의 변환기 셀을 비활성 모드에서 동작시키는 단계를 포함하는 항목 A1 내지 항목 A4 중 하나의 항목의 방법.

A6. 적어도 하나의 변환기 셀을 활성 모드에서 동작시키는 단계는 적어도 하나의 변환기 셀의 적어도 하나의 스위치를 스위칭 주파수에서 PWM(Pulse-Width Modulated) 방식으로 동작시키는 단계를 포함하고, 적어도 하나의 변환기 셀을 비활성 모드에서 동작시키는 단계는 적어도 하나의 변환기 셀을 스위칭 주파수의 역수의 적어도 10배인 시간 지속기간 동안 비활성 모드에서 동작시키는 단계를 포함하는 항목 A1 내지 항목 A5 중 하나의 항목의 방법.

A7. 적어도 하나의 변환기 셀을 비활성 모드에서 동작시키는 단계는 전력 기준 신호의 레벨에 기반하여 비활성 모드에서 동작되는 변환기 셀의 개수를 설정하는 단계를 포함하되, 상기 개수는 레벨이 감소할수록 증가하는 항목 A1 내지 항목 A6 중 하나의 항목의 방법.

A8. 복수의 변환기 셀의 각각은 셀 전압 및 셀 출력을 수신하도록 구성된 샐 입력을 포함하고, 복수의 변환기 셀의 셀 출력은 병렬연결되며, 복수의 변환기 셀의 셀 출력을 포함하는 병렬 회로가 전력 변환기의 출력에 접속되는 항목 A1 내지 항목 A7 중 하나의 항목의 방법.

A9. 복수의 변환기 셀은 전력 기준 신호에 기반하여 전력 변환기의 출력에서의 출력 전류와 출력 전압 중 하나를 제어하도록 구성되되, 전력 기준 신호는 출력 전류 기준 신호를 포함하는 항목 A8의 방법.

A10. 복수의 변환기 셀 중 적어도 하나의 셀을 활성 모드와 비활성 모드 중 하나의 모드에서 동작시키는 단계는 출력 전류 기준 신호의 레벨이 사전 정의된 전류 임계 미만일 때 복수의 변환기 셀 중 적어도 하나의 셀을 비활성 모드에서 동작시키는 단계를 포함하는 항목 A9의 방법.

A11. 복수의 변환기 셀 중 적어도 하나의 셀을 활성 모드와 비활성 모드 중 하나의 모드에서 동작시키는 단계는 출력 전류 기준 신호의 레벨에 기반하여 비활성 모드에서 동작될 변환기 셀의 개수 K를 선택하는 단계와, 최저 셀 입력 전압을 수신하는 K개 변환기 셀을 식별하는 단계와, 식별된 변환기 셀을 비활성 모드에서 동작시키는 단계를 포함하는 항목 A8의 방법.

A12. 상기 선택하는 단계, 상기 식별하는 단계 및 상기 동작시키는 단계를 반복하는 단계를 더 포함하는 항목 A10의 방법.

A13. 상기 반복하는 단계는 정기적으로 반복하는 단계를 포함하는 항목 A12의 방법.

A14. 상기 반복하는 단계는 복수의 제2 변환기 셀 중 하나의 셀의 입력 전압의 전압 레벨이 사전 정의된 전압 임계 미만으로 떨어질 때 반복하는 단계를 포함하는 항목 A12의 방법.

A15. 복수의 변환기 셀은 출력 전압이 사실상 일정하도록 제어하게 구성되는 항목 A1 내지 항목 A14 중 하나의 항목의 방법.

A16. 또 다른 전력 변환기에 의해 복수의 변환기 셀의 각각의 셀 입력에 셀 입력 전압을 제공하는 단계를 더 포함하는 항목 A1 내지 항목 A14 중 하나의 항목의 방법.

A17. 다른 전력 변환기는 적어도 하나의 변환기 셀을 포함하는 항목 A16의 방법.

A18. 전력 변환기와 다른 전력 변환기가 복수의 캐패시터에 의해 연결되는 항목 A17의 방법.

A19. 셀 입력 전압의 각각은 복수의 캐패시터의 각각의 캐패시터 양단의 전압인 항목 A18의 방법.

A20. 다른 전력 변환기는 셀 입력 전압의 합을 제어하도록 구성되는 항목 A16 내지 항목 A19 중 하나의 항목의 방법.

A21. 복수의 변환기 셀의 각각의 셀은 셀 입력과, 셀 출력 전압을 제공하도록 구성된 셀 출력을 포함하고, 복수의 변환기 셀의 셀 입력은 병렬연결되며, 복수의 변환기 셀의 셀 입력을 포함하는 병렬 회로는 전력 변환기의 입력에 접속되는 항목 A1의 방법.

A22. 복수의 변환기 셀은 전력 기준 신호에 기반하여 전력 변환기의 입력에서 입력 전류와 입력 전압 중 하나 제어하도록 구성되되, 전력 기준 신호는 입력 전류 기준 신호를 포함하는 항목 A21의 방법.

A23. 복수의 변환기 셀 중 적어도 하나의 셀을 활성 모드와 비활성 모드 중 하나의 모드에서 동작시키는 단계는 입력 전류 기준 신호의 전류 레벨이 사전 정의된 전류 임계 미만일 때 복수의 변환기 셀 중 적어도 하나의 셀을 비활성 모드에서 동작시키는 단계를 포함하는 항목 A22의 방법.

A24. 적어도 하나의 변환기 셀을 활성 모드외 비활성 모드 중 하나의 모드에서 동작시키는 단계는 입력 전류 기준 신호의 레벨에 기반하여 비활성 모드에서 동작될 변환기 셀의 개수 K를 선택하는 단계와, 최고 셀 출력 전압을 갖는 K개 변환기 셀을 식별하는 단계와, 식별된 변환기 셀을 비활성 모드에서 동작시키는 단계를 포함하는 항목 A21의 방법.

A25. 상기 식별하는 단계 및 상기 동작시키는 단계를 반복하는 단계를 더 포함하는 항목 A24의 방법.

A26. 상기 반복하는 단계는 정기적으로 반복하는 단계를 포함하는 항목 A25의 방법.

A27. 상기 반복하는 단계는 복수의 제2 변환기 셀 중 하나의 셀의 입력 전압의 전압 레벨이 사전 정의된 전압 임계를 넘어 상승할 때 반복하는 단계를 포함하는 항목 A25의 방법.

A28. 복수의 변환기 셀은 입력 전압이 사실상 일정하도록 제어하게 구성되는 항목 A22 내지 항목 A27 중 하나의 항목의 방법.

A29. 또 다른 전력 변환기에 의해 복수의 변환기 셀의 각각의 셀 출력에서 셀 출력 전압을 수신하는 단계를 더 포함하는 항목 A21 내지 항목 A28 중 하나의 항목의 방법.

A30. 다른 전력 변환기는 적어도 하나의 변환기 셀을 포함하는 항목 A29의 방법.

A31. 전력 변환기와 추가 전력 변환기가 복수의 캐패시터에 의해 연결되는 항목 A29 또는 항목 A30의 방법.

A32. 셀 출력 전압의 각각은 복수의 캐패시터의 각각의 캐패시터 양단의 전압인 항목 A31의 방법.

A33. 복수의 변환기 셀을 포함하는 전력 변환기에 의해 주기적인 전압을 수신하는 단계와, 주기적인 전압의 전압 레벨에 기반하여, 상기 주기적인 전압의 하나의 주기 내에서 활성 변환기 셀의 개수가 상기 주기적인 전압의 전압 레벨이 변할 때 변경되도록 복수의 변환기 셀 중 적어도 하나의 변환기 셀을 활성 모드와 비활성 모드 중 하나의 모드에서 선택적으로 동작시키는 단계를 포함하는 방법.

A34. 적어도 하나의 변환기 셀을 활성 모드와 비활성 모드 중 하나의 모드에서 선택적으로 동작시키는 단계는 주기적인 전압의 전압 레벨이 증가할 때 활성 변환기 셀의 개수가 증가하도록 적어도 하나의 변환기 셀을 동작시키는 단계를 포함하는 항목 A33의 방법.

A35. 적어도 하나의 변환기 셀을 활성 모드와 비활성 모드 중 하나의 모드에서 선택적으로 동작시키는 단계는 주기적인 전압의 전압 레벨이 감소할 때 활성 변환기 셀의 개수가 감소하도록 적어도 하나의 변환기 셀을 동작시키는 단계를 포함하는 항목 A33 또는 항목 A34의 방법.

A36. 복수의 변환기 셀의 각각은 셀 입력과 셀 출력을 포함하고, 복수의 변환기 셀의 셀 입력은 병렬연결되며, 셀 입력을 포함하는 병렬 회로는 전력 변환기의 입력에 접속되고, 각각의 변환기 셀의 셀 출력은 각각의 캐패시터에 접속되는 항목 A33 내지 항목 A35 중 하나의 항목의 방법.

A37. 복수의 변환기 셀의 각각은 셀 입력과 셀 출력을 포함하고, 복수의 변환기 셀의 셀 출력은 병렬연결되며, 셀 입력을 포함하는 병렬 회로는 전력 변환기의 입력에 접속되고, 각각의 변환기 셀의 셀 입력은 각각의 캐패시터에 접속되는 항목 A33 내지 항목 A36 중 하나의 항목의 방법.

A38. 복수의 연속하는 주기 또는 절반주기(half-periods)의 각각에서, 입력 전압의 전압 레벨이 증가할 때 둘 이상의 변환기 셀이 활성화되고, 두 개 이상의 변환기 셀이 활성화되는 순서는 적어도 두 개의 상이한 주기 또는 절반주기에서 상이한 항목 A34 내지 항목 A37 중 하나의 항목의 방법.

A39. 복수의 연속하는 주기 또는 절반주기의 각각에서, 입력 전압의 전압 레벨이 감소할 때 둘 이상의 변환기 셀이 비활성화되고, 두 개 이상의 변환기 셀이 비활성화되는 순서는 적어도 두 개의 상이한 주기 또는 절반주기에서 상이한 항목 A35 내지 항목 A38 중 하나의 항목의 방법.

A40. 적어도 하나의 변환기 셀을 비활성 모드에서 동작시키는 단계는 적어도 하나의 변환기 셀에 의해 영 전력으로 변환하는 단계를 더 포함하는 항목 A33 내지 항목 A39 중 하나의 항목의 방법.

A41. 전력 변환기를 포함하는 전력 변환기 회로로서, 전력 변환기는 복수의 변환기 셀과, 전력 기준 신호의 레벨에 기반하여 복수의 변환기 셀 중 적어도 하나의 변환기 셀을 활성 모드와 비활성 모드 중 하나의 모드에서 동작시키도록 구성된 컨트롤러를 포함하는 전력 변환기 회로.

A42. 복수의 변환기 셀의 각각은 셀 입력 전압과 셀 출력을 수신하도록 구성된 셀 입력을 포함하고, 복수의 변환기 셀의 셀 출력은 병렬연결되며, 복수의 변환기 셀의 셀 출력을 포함하는 병렬 회로는 전력 변환기의 출력에 접속되는 항목 A41의 전력 변환기 회로.

A43. 컨트롤러는 전력 기준 신호의 레벨에 기반하여 전력 변환기의 출력에서 출력 전류와 출력 전압 중 하나를 제어하도록 구성되고, 전력 기준 신호는 출력 전류 기준 신호를 포함하는 항목 A42의 전력 변환기 회로.

A44. 출력 전류 기준 신호의 레벨이 사전 정의된 전류 임계 미만일 때 컨트롤러는 복수의 변환기 셀 중 적어도 하나의 셀을 비활성 모드에서 동작시키도록 구성되는 항목 A43의 전력 변환기 회로.

A45. 컨트롤러는 출력 전류 기준 신호의 레벨에 기반하여 비활성 모드에서 동작될 변환기 셀의 개수 K를 선택하고, 최저 셀 입력 전압을 수신하는 K개 변환기 셀을 식별하며, 식별된 변환기 셀을 비활성 모드에서 동작시키도록 구성되는 항목 A42 내지 항목 A44 중 하나의 항목의 전력 변환기 회로.

A46. 복수의 변환기 셀의 각각은 셀 입력과, 셀 출력 전압을 제공하도록 구성된 셀 출력을 포함하고, 복수의 변환기 셀의 셀 입력은 병렬연결되며, 복수의 변환기 셀의 셀 입력을 포함하는 병렬 회로는 전력 변환기의 입력에 접속되는 항목 A38의 전력 변환기 회로.

A47. 컨트롤러는 전력 기준 신호에 기반하여 전력 변환기의 입력에서 입력 전류와 입력 전압 중 하나를 제어하도록 구성되고, 전력 기준 신호는 입력 전류 기준 신호를 포함하는 항목 A46의 전력 변환기 회로.

A48. 입력 전류 기준 신호의 레벨이 사전 정의된 전류 임계 미만일 때 컨트롤러는 복수의 변환기 셀 중 적어도 하나의 셀을 비활성 모드에서 동작시키도록 구성되는 항목 A47의 전력 변환기 회로.

A49. 컨트롤러는 입력 전류 기준 신호의 레벨에 기반하여 비활성 모드에서 동작될 변환기 셀의 개수 K를 선택하고, 최저 셀 출력 전압을 갖는 K개 변환기 셀을 식별하며, 식별된 변환기 셀을 비활성 모드에서 동작시키도록 구성되는 항목 A46 내지 48 중 하나의 항목의 전력 변환기 회로.

A50. 전력 변환기는 복수의 변환기 셀을 포함하고 주기적인 전압을 수신하도록 구성된 전력 변환기와 컨트롤러를 포함하는 전력 변환기 회로로서, 상기 주기적인 전압의 전압 레벨이 변할 때 상기 주기적인 전압의 변화에 기반하여 상기 주기적인 전압의 하나의 주기 내에서 활성 변환기 셀의 개수가 변하도록 컨트롤러는 복수의 변환기 셀 중 적어도 하나의 변환기 셀을 활성 모드와 비활성 모드 중 하나의 모드에서 선택적으로 동작시키도록 구성되는 전력 변환기 회로.

A51. 컨트롤러는 상기 주기적인 전압의 하나의 주기 내에서 상기 주기적인 전압의 전압 레벨이 증가할 때 활성 변환기 셀의 개수가 증가하도록 적어도 하나의 변환기 셀을 활성 모드와 비활성 모드 중 하나의 모드에서 선택적으로 동작시키도록 구성되는 항목 50의 전력 변환기 회로.

A52. 컨트롤러는 상기 주기적인 전압의 하나의 주기 내에서 상기 주기적인 전압의 전압 레벨이 감소할 때 활성 변환기 셀의 개수가 감소하도록 적어도 하나의 변환기 셀을 활성 모드와 비활성 모드 중 하나의 모드에서 선택적으로 동작시키도록 구성되는 항목 50 또는 항목 51의 전력 변환기 회로.

B1, 복수의 전력 변환기 셀을 포함하는 전력 변환기 회로로서, 복수의 전력 변환기 셀 중 적어도 하나의 제1 변환기 셀이 제1 동작 특성을 갖고, 복수의 전력 변환기 셀 중 적어도 하나의 제2 변환기 셀이 제1 동작 특성과 상이한 제2 동작 특성을 갖는 전력 변환기 회로.

B2. 복수의 캐패시터를 더 포함하되, 각각의 캐패시터는 복수의 변환기 셀의 하나의 셀과 연관되고, 전력 변환기는 복수의 캐패시터의 각각의 양단의 전압을 제어하도록 구성되고, 제1 동작 파라미터는 제1 변환기 셀과 연관된 제1 캐패시터 양단의 전압의 제1 전압 레벨을 포함하고, 제2 동작 파라미터는 제2 변환기 셀과 연관된 제2 캐패시터 양단의 전압의 제2 전압 레벨을 포함하는 항목 B1의 전력 변환기 회로.

B3. 제1 전압 레벨은 제2 전압 레벨의 80% 미만인 항목 B2의 전력 변환기 회로.

B4. 전력 변환기는 복수의 캐패시터 양단의 전압이 서로 상이하도록 복수의 캐패시터의 각각의 양단의 전압을 제어하게 구성되는 항목 B1 내지 항목 B3 중 하나의 항목의 전력 변환기 회로.

B5. 복수의 변환기 셀의 각각은 셀 입력과 셀 출력을 포함하고, 복수의 변환기 셀의 셀 입력은 직렬연결되며, 복수의 변환기 셀의 셀 입력을 포함하는 직렬 회로는 전력 변환기의 입력에 접속되고, 복수의 변환기 셀의 각각의 셀 출력은 복수의 캐패시터의 각각에 연결되는 항목 B1 내지 항목 B4 중 하나의 항목의 전력 변환기 회로.

B6. 전력 변환기는 전력 변환기의 입력에서 주기적인 전압을 수신하고, 입력 전압의 전압 레벨에 기반하여 변환기 셀의 각각을 세 개의 상이한 동작 모드 중 하나의 모드에서 동작시키도록 구성되는 항목 B1 내지 항목 B5 중 하나의 항목의 전력 변환기 회로.

B7. 세 개의 상이한 동작 모드는 온-모드, 오프-모드 및 PWM 모드를 포함하는 항목 B6의 전력 변환기 회로.

B8. 변환기 셀의 각각은 적어도 하나의 전자 스위치를 포함하고, 변환기 셀의 각각을 세 개의 상이한 동작 모드 중 하나의 모드에서 동작시키는 것은 연속하는 구동 사이클에서 변환기 셀의 각각을 동작시키는 것을 포함하고, 온-모드에서 적어도 하나의 전자 스위치는 각각의 구동 사이클 내내 온-상태이고, 오프-모드에서 적어도 하나의 전자 스위치는 각각의 구동 사이클 내내 오프-상태이며, PWM 모드에서 적어도 하나의 전자 스위치는 각각의 구동 사이클의 온-주기 동안은 온-상태이고 오프-주기 동안은 오프-상태인 항목 B1 또는 항목 B7의 전력 변환기 회로.

B9. 복수의 변환기 셀의 각각은 셀 입력과 셀 출력을 포함하고, 복수의 변환기 셀의 셀 출력은 직렬연결되며, 복수의 변환기 셀의 셀 출력을 포함하는 직렬 회로는 전력 변환기의 출력에 접속되고, 복수의 변환기 셀의 각각의 셀 입력은 복수의 캐패시터의 각각에 연결되는 항목 B1 내지 항목 B8 중 하나의 항목의 전력 변환기 회로.

B10. 전력 변환기는 전력 변환기의 출력에서 주기적인 전압을 수신하고, 입력 전압의 전압 레벨에 기반하여 변환기 셀의 각각을 세 개의 상이한 동작 모드 중 하나의 모드에서 동작시키도록 구성되는 B8 중 하나의 항목의 전력 변환기 회로.

B11. 세 개의 상이한 동작 모드는 온-모드, 오프-모드 및 PWM 모드를 포함하는 항목 B10의 전력 변환기 회로.

B12. 변환기 셀의 각각은 적어도 하나의 전자 스위치를 포함하고, 변환기 셀의 각각을 세 개의 상이한 동작 모드 중 하나의 모드에서 동작시키는 것은 연속하는 구동 사이클에서 변환기 셀의 각각을 동작시키는 것을 포함하고, 온-모드에서 적어도 하나의 전자 스위치는 각각의 구동 사이클 내내 온-상태이고, 오프-모드에서 적어도 하나의 전자 스위치는 각각의 구동 사이클 내내 오프-상태이며, PWM 모드에서 적어도 하나의 전자 스위치는 각각의 구동 사이클의 온-주기 동안은 온-상태이고 오프-주기 동안은 오프-상태인 항목 B11의 전력 변환기 회로.

B13. 제1 동작 특성은 제1 변환기 셀의 적어도 하나의 전자 스위치의 제1 전압 차단 능력을 포함하고, 제2 동작 특성은 제2 변환기 셀의 적어도 하나의 전자 스위치의 제2 전압 차단 능력을 포함하는 항목 B1의 전력 변환기 회로.

B14. 제1 전압 차단 능력은 제2 전압 차단 능력의 80% 미만인 항목 B13의 전력 변환기 회로.

B15. 복수의 변환기 셀의 각각의 적어도 하나의 전자 스위치의 전압 차단 능력은 복수의 변환기 셀의 다른 셀의 각각의 적어도 하나의 전자 스위치의 전압 차단 능력과 상이한 항목 B13의 전력 변환기 회로.

B16. 제1 변환기 셀과 제2 변환기 셀의 각각은 하프-브릿지를 포함하고, 제1 변환기 셀의 적어도 하나의 전자 스위치는 개개의 하프-브릿지의 고측 스위치이고, 제2 변환기 셀의 적어도 하나의 전자 스위치는 개개의 하프-브릿지의 고측 스위치인 항목 B13의 전력 변환기 회로.

B17. 제1 변환기 셀과 제2 변환기 셀의 각각은 하프-브릿지를 포함하고, 제1 변환기 셀의 적어도 하나의 전자 스위치는 개개의 하프-브릿지의 저측 스위치이고, 제2 변환기 셀의 적어도 하나의 전자 스위치는 개개의 하프-브릿지의 저측 스위치인 항목 B11의 전력 변환기 회로.

B18. 복수의 변환기 셀의 각각은 셀 입력과 셀 출력을 포함하고, 복수의 변환기 셀의 셀 입력은 직렬연결되는 항목 B13의 전력 변환기 회로.

B19. 복수의 변환기 셀의 각각은 셀 입력과 셀 출력을 포함하고, 복수의 변환기 셀의 셀 출력은 직렬연결되는 항목 B13의 전력 변환기 회로.

B20. 복수의 캐패시터와 복수의 변환기 셀에 접속된 추가 전력 변환기를 더 포함하되, 복수의 캐패시터의 각각은 복수의 변환기 셀 중 하나에 연결되고, 추가 전력 변환기는 적어도 하나의 변환기 셀을 포함하는 항목 B13의 전력 변환기 회로.

B21. 제1 동작 특성은 제1 변환기 셀의 적어도 하나의 전자 스위치의 제1 온-저항을 포함하고, 제2 동작 특성은 제2 변환기 셀의 적어도 하나의 전자 스위치의 제2 온-저항을 포함하는 항목 B1의 전력 변환기 회로.

B22. 제1 온-저항은 제2 온-저항의 8-% 미만인 항목 B21의 전력 변환기 회로.

B23. 복수의 변환기 셀의 각각의 셀의 적어도 하나의 전자 스위치의 온-저항은 복수의 변환기 셀의 다른 셀의 각각의 셀의 적어도 하나의 전자 스위치의 온-저항과 상이한 항목 B22의 전력 변환기 회로.

B24. 제1 변환기 셀과 제2 변환기 셀의 각각은 하프-브릿지를 포함하고, 제1 변환기 셀의 적어도 하나의 전자 스위치는 개개의 하프-브릿지의 고측 스위치이고, 제2 변환기 셀의 적어도 하나의 전자 스위치는 개개의 하프-브릿지의 고측 스위치인 항목 B22의 전력 변환기 회로.

B25. 제1 변환기 셀과 제2 변환기 셀의 각각은 하프-브릿지를 포함하고, 제1 변환기 셀의 적어도 하나의 전자 스위치는 개개의 하프-브릿지의 저측 스위치이고, 제2 변환기 셀의 적어도 하나의 전자 스위치는 개개의 하프-브릿지의 저측 스위치인 항목 B23의 전력 변환기 회로.

B26. 복수의 변환기 셀의 각각은 셀 입력과 셀 출력을 포함하고, 복수의 변환기 셀의 셀 입력은 병렬연결되는 항목 B23의 전력 변환기 회로.

B27. 복수의 변환기 셀의 각각은 셀 입력과 셀 출력을 포함하고, 복수의 변환기 셀의 셀 출력은 병렬연결되는 항목 B23의 전력 변환기 회로.

B28. 셀 입력과 셀 출력을 각기 포함하는 복수의 변환기 셀을 포함하는 전력 변환기에 의해 주기적인 입력 전압을 수신하는 단계와, 상기 주기적인 입력 전압의 전압 레벨에 기반하여 복수의 변환기 셀의 적어도 두 개의 변환기 셀의 셀 입력을 병렬 또는 직렬로 연결하는 단계를 포함하는 방법.

B29. 순시 전압 레벨이 사전 정의된 전압 임계 미만일 때 셀 입력을 병렬연결하는 단계를 포함하는 항목 B28의 방법.

B30. 또 다른 전력 변환기에 의해 각각의 변환기 셀의 셀 출력에서 셀 출력 전력을 수신하는 단계를 더 포함하는 항목 B28의 방법.

B31. 다중 셀 전력 변환기와 다른 전력 변환기가 복수의 캐패시터에 의해 연결되는 항목 B28의 방법.

B32. 셀 출력과 셀 입력을 각기 포함하는 복수의 변환기 셀을 포함하는 전력 변환기에 의해 주기적인 입력 전압을 수신하는 단계와, 출력 전압의 순시 전압 레벨에 기반하여 복수의 변환기 셀의 적어도 두 개의 변환기 셀의 셀 출력을 병렬 또는 직렬로 연결하는 단계를 포함하는 방법.

B33. 전압 레벨이 사전 정의된 전압 임계 미만일 때 셀 출력을 병렬연결하는 단계를 포함하는 항목 B32의 방법.

B34. 또 다른 전력 변환기로부터 각각의 변환기 셀의 셀 입력에서 셀 입력 전력을 수신하는 단계를 더 포함하는 항목 B32의 방법.

B35. 다른 변환기와 추가 전력 변환기가 복수의 캐패시터에 의해 연결되는 항목 B33의 방법.

C1. 복수의 변환기 셀을 포함하는 전력 변환기에 의해 주기적인 입력 전압을 수신하는 단계와, 동일한 지속기간의 시간 프레임의 시리즈(a series of time frames)에서 복수의 변환기 셀의 적어도 하나의 변환기 셀에 의해 변환된 전력의 평균 전력 레벨을 교번하는 단계를 포함하되, 시간 프레임의 시리즈의 각각은 주기적인 전압의 순차적인 영 교차점(sequential zero crossing) 사이의 시간 주기에 대응하는 방법.

C2. 주기적인 전압은 사인파형 전압 및 정류된 사인파형 전압 중 하나인 항목 C1의 방법.

C3. 시간의 프레임의 시리즈는 제1 개수의 시간 프레임과 제2 개수의 시간 프레임을 포함하고, 평균 전력 레벨을 교번하는 단계는 제2 개수의 시간 프레임의 각각에서의 평균 전력 레벨이 제1 개수의 시간 프레임의 각각에서의 평균 전력 레벨보다 더 낮도록 제1 개수의 시간 프레임의 각각에 대해 전력을 변환하는 단계와, 제2 개수의 시간 프레임의 각각에 대해 전력을 변환하는 단계를 포함하는 항목 C1의 방법.

C4. 시간 프레임의 시리즈에서 평균 전력 레벨을 교번하는 단계는 평균 전력 레벨을 순차적으로 교번하는 단계를 포함하는 항목 C3의 방법.

C5. 제2 개수의 시간 프레임에서의 평균 전력 레벨은 제1 개수의 시간 프레임에서의 평균 전력 레벨의 50% 미만인 항목 C3의 방법.

C6. 제2 개수의 시간 프레임에서의 평균 전력 레벨은 0인 항목 C3 내지 항목 C5 중 하나의 항목의 방법.

C7. 제2 개수의 시간 프레임과 제1 개수의 시간 프레임 사이의 비율은 1보다 큰 항목 C3 내지 항목 C6 중 하나의 항목의 방법.

C8. 복수의 변환기 셀 중 적어도 하나의 변환기 셀에 의해 변환된 전력의 평균 전력 레벨을 교번하는 단계는 복수의 변환기 셀의 각각에 의해 변환된 전력의 평균 전력 레벨을 교번하는 단계를 포함하는 C3 내지 항목 C6 중 하나의 항목의 방법.

C9. 전력 변환기는 입력을 포함하고, 주기적인 전압은 상기 입력에서 수신되는 항목 C3 내지 항목 C8 중 하나의 항목의 방법.

C10. 복수의 변환기 셀의 각각은 셀 입력과 셀 출력을 포함하고, 변환기 셀의 셀 입력은 직렬연결되며, 셀 입력을 포함하는 직렬 회로는 전력 변환기의 입력에 접속되는 항목 C9의 방법.

C11. 복수의 변환기 셀의 각각은 셀 입력과 셀 출력을 포함하고, 변환기 셀의 셀 입력은 병렬연결되며, 셀 입력을 포함하는 병렬 회로는 전력 변환기의 입력에 접속되는 항목 C9 또는 항목 C10의 방법.

C12. 또 다른 전력 변환기에 의해 전력 변환기로부터 전력을 수신하는 단계를 더 포함하고, 다른 전력 변환기는 복수의 변환기 셀의 셀 출력에 접속되는 항목 C10 또는 항목 C11의 방법.

C13. 복수의 변환기 셀의 셀 출력의 각각은 복수의 캐패시터의 개별 캐패시터에 접속되는 항목 C12의 방법.

C14. 전력 변환기는 출력을 포함하고, 주기적인 전압은 상기 출력에서 수신되는 항목 C1의 방법.

C15. 변환기 셀의 각각은 셀 입력과 셀 출력을 포함하고, 변환기 셀의 셀 출력은 직렬연결되며, 셀 출력을 포함하는 직렬 회로는 전력 변환기의 출력에 접속되는 항목 C14의 방법.

C16. 변환기 셀의 각각은 셀 입력과 셀 출력을 포함하고, 변환기 셀의 셀 출력은 병렬연결되며, 셀 출력을 포함하는 병렬 회로는 전력 변환기의 출력에 접속되는 항목 C14의 방법.

C17. 전력 변환기에 의해 또 다른 전력 변환기로부터 전력을 수신하는 단계를 더 포함하고, 다른 전력 변환기는 변환기 셀의 셀 입력에 접속되는 항목 C14 내지 항목18 중 하나의 항목의 방법.

C18. 복수의 변환기 셀의 각각의 셀 입력은 복수의 캐패시터의 개별 캐패시터에 접속되는 항목 C17의 방법.

C19. 제1 모드 또는 제2 모드에서 복수의 변환기 셀을 포함하는 전력 변환기에 의해 DC 전력을 변환하는 단계를 포함하고, 제1 모드에서 변환된 전력의 전력 레벨은 사실상 일정하고, 제2 모드에서 변환된 전력의 전력 레벨은 교번하는 방법.

C20. 제2 모드에서 DC 전력을 변환하는 단계는 복수의 변환기 셀 중 적어도 하나를 활성 모드와 비활성 모드 중 하나의 모드에서 교번적으로 동작시키는 단계를 포함하는 항목 C19 방법.

C21. 복수의 변환기 셀 중 적어도 하나의 변환기 셀을 비활성 모드에서 동작시키는 단계는 복수의 변환기 셀 중 적어도 하나의 변환기 셀에 의해 영 전력으로 변환하는 단계를 포함하는 항목 C20 방법.

C22. 제2 모드에서 DC 전력을 변환하는 단계는 활성 모드에서 단 하나의 변환기 셀을 동시에 동작시키는 단계를 포함하는 항목 C20 또는 항목 C21의 방법.

C23. 제2 모드에서 DC 전력을 변환하는 단계는 복수의 변환기 셀의 각각을 상이한 시간에 동작시키는 단계를 포함하는 항목 C22의 방법.

C24. DC 전력을 변환하는 단계는 전력 기준 신호의 레벨에 기반하여 제1 모드 또는 제2 모드에서 DC 전력을 변환하는 단계를 포함하는 항목 C19 내지 항목 C23 중 하나의 항목의 방법.

C25. 제1 모드에서 변환된 전력의 전력 레벨은 전력 기준 신호의 레벨에 따르는 항목 C24의 방법.

C26. DC 전력을 변환하는 단계는 전력 기준 신호의 레벨이 사전 정의된 임계 미만으로 떨어질 때 제2 모드에서 DC 전력을 변환하는 단계를 포함하는 항목 C24의 방법.

C27. 제2 모드에서 DC 전력을 변환하는 단계는 제2 모드에서 평균 전력 레벨이 전력 기준 신호의 레벨에 따르도록 DC 전력을 변환하는 단계를 포함하는 항목 C24 내지 항목 C26의 중 하나의 항목의 방법.

C28. 제2 모드에서 평균 전력 레벨은 제1 모드에서 전력 레벨의 50% 미만인 항목 C19 내지 항목 C27의 중 하나의 항목의 방법.

C29. DC 전력을 변환하는 단계는 전력 변환기의 출력에서 출력 전류를 제공하는 단계를 포함하고, 전력 기준 신호는 출력 전류 기준 신호를 포함하는 항목 C24 내지 항목 C28의 중 하나의 항목의 방법.

C30. 전력 변환기에 의해 또 다른 전력 변환기로부터 전력을 수신하는 단계를 더 포함하는 항목 C29의 방법.

C31. 복수의 변환기 셀의 각각은 셀 입력과 셀 출력을 포함하고, 복수의 변환기 셀의 셀 출력은 병렬연결되며, 셀 출력을 포함하는 병렬 회로는 전력 변환기의 출력에 접속되는 항목 C19의 방법.

C32. 복수의 변환기 셀의 각각은 셀 입력과 셀 출력을 포함하고, 복수의 변환기 셀의 셀 출력은 직렬연결되며, 셀 출력을 포함하는 직렬 회로는 전력 변환기의 출력에 접속되는 항목 C19의 방법.

C33. DC 전력을 변환하는 단계는 전력 변환기의 입력에서 입력 전류를 수신하는 단계를 포함하고, 전력 기준 신호는 입력 전류 기준 신호를 포함하는 항목 C19의 방법.

C34. 또 다른 전력 변환기에 의해 전력 변환기로부터 전력을 수신하는 단계를 더 포함하는 항목 C33의 방법.

C35. 복수의 변환기 셀의 각각은 셀 입력과 셀 출력을 포함하고, 복수의 변환기 셀의 셀 입력은 병렬연결되며, 셀 입력을 포함하는 병렬 회로는 전력 변환기의 출력에 접속되는 항목 C19의 방법.

C36. 복수의 변환기 셀의 각각은 셀 입력과 셀 출력을 포함하고, 복수의 변환기 셀의 셀 입력은 직렬연결되며, 셀 입력을 포함하는 직렬 회로는 전력 변환기의 출력에 접속되는 항목 C19의 방법.

C37. 복수의 변환기 셀을 포함하는 전력 변환기를 포함하는 전력 변환기 회로서, 전력 변환기는 주기적인 전압을 수신하도록 구성된 전력 변환기와, 시간 프레임의 시리즈에서, 복수의 변환기 셀 중 적어도 하나의 변환기 셀에 의해 변환된 전력의 평균 전력 레벨을 교번하도록 구성된 컨트롤러를 포함하는 전력 변환기 회로.

C38. 주기적인 전압은 사인파형 전압 및 정류된 사인파형 전압 중 하나인 항목 C37의 전력 변환기 회로.

C39. 전력 변환기는 입력을 포함하고, 전력 변환기는 상기 입력에서 주기적인 전압을 수신하도록 구성되며, 전력 변환기 회로는 또 다른 전력 변환기로 전력을 출력하도록 구성된 항목 C37의 전력 변환기 회로.

C40. 전력 변환기는 출력을 포함하고, 전력 변환기는 상기 출력에서 주기적인 전압을 수신하도록 구성되며, 전력 변환기 회로는 전력 변환기에 전력을 공급하도록 구성된 또 다른 전력 변환기를 포함하는 항목 C37의 전력 변환기 회로.

C41. 복수의 변환기 셀을 포함하는 전력 변환기와 컨트롤러를 포함하는 전력 변환기 회로로서, 컨트롤러는 제1 모드와 제2 모드 중 하나의 모드에서 전력 변환기를 동작시키도록 구성되고, 제1 모드에서 변환된 전력의 전력 레벨은 사실상 일정하고, 제2 모드에서 변환된 전력의 전력 레벨은 교번하는 전력 변환기 회로.

C42. 컨트롤러는 제1 모드와 제2 모드 중 하나의 모드에서 복수의 변환기 셀 중 적어도 하나의 셀을 교번적으로 동작시키도록 구성되는 항목 C41의 전력 변환기 회로.

C43. 컨트롤러는 비활성 모드에서 복수의 변환기 셀 중 적어도 하나의 셀이 영 전력을 변환하도록 복수의 변환기 셀 중 적어도 하나의 셀을 동작시키도록 구성되는 항목 C42의 전력 변환기 회로.

C44. 컨트롤러는 활성 모드에서 복수의 변환기 셀 중 단 하나의 변환기 셀을 동시에 동작시키도록 구성되는 항목 C41의 전력 변환기 회로.

D1. 복수의 변환기 셀과 적어도 하나의 필터 셀을 포함하는 전력 변환기에 의해 전력을 변환하는 방법으로서, 셀 입력에서 셀 입력 전력을 수신하는 단계와, 복수의 변환기 셀 중 적어도 하나의 변환기 셀의 셀 출력에서 셀 출력 전력을 제공하는 단계와, 필터 셀이 입력 전력을 수신하는 입력 전력 모드와 필터 셀이 출력 전력을 제공하는 출력 전력 모드 중 하나의 모드에서 필터 셀을 동작시키는 단계를 포함하는 방법.

D2. 입력 전력 모드에서 필터 셀을 동작시키는 단계는 필터 셀의 단자에서 입력 전력을 수신하는 단계를 포함하고, 출력 전력 모드에서 필터 셀을 동작시키는 단계는 필터 셀의 단자에서 출력 전력을 제공하는 단계를 포함하는 항목 D1의 방법.

D3. 복수의 변환기 셀의 각각은 셀 입력과 셀 출력을 포함하고, 복수의 변환기 셀의 셀 입력과 적어도 하나의 필터 셀의 단자는 직렬연결되며, 셀 입력과 상기 단자를 포함하는 직렬 회로는 전력 변환기의 입력에 접속되는 항목 D1의 방법.

D4. 전력 변환기의 입력에서 입력 전압을 수신하는 단계와, 복수의 변환기 셀의 각각에 의해 셀 출력 전압을 제공하는 단계와, 셀 출력 전압의 전압 레벨과 입력 전압의 전압 레벨에 기반하여 입력 전력 모드와 출력 전력 모드 중 하나의 모드에서 필터 셀을 동작시키는 단계를 더 포함하는 항목 D3의 방법.

D5. 입력 전력 모드와 출력 전력 모드 중 하나의 모드에서 필터 셀을 동작시키는 단계는 온-상태에서 제1 개수의 복수의 변환기 셀을 동작시키는 단계와, 온-상태에서 제2 개수의 변환기 셀을 동작시키는 단계와, 제1 개수의 변환기 셀의 셀 출력 전압의 합이 입력 전압의 레벨보다 더 낮을 때 입력 전력 모드에서 필터 셀을 동작시키는 단계와, 제1 개수의 변환기 셀의 셀 출력 전압의 합이 입력 전압의 레벨보다 더 높을 때 출력 전력 모드에서 필터 셀을 동작시키는 단계를 포함하는 항목 D4의 방법.

D6. 제1 개수는 입력 전압의 레벨에 따르는 항목 D5의 방법.

D7. 입력 전압은 주기적인 전압인 항목 D4의 방법.

D8. 전력 변환기의 입력에서 입력 전압과 입력 전류를 수신하는 단계와, 입력 전압에 대해 입력 전류가 사전 정의된 위상 차이를 갖도록 제어하는 단계를 더 포함하는 항목 D3의 방법.

D9. 복수의 변환기 셀의 각각의 셀 출력에서 셀 출력 전압을 제어하는 단계를 더 포함하는 항목 D8의 방법.

D10. 또 다른 전력 변환기에 의해 복수의 변환기 셀의 각각에 의해 제공된 셀 출력 전력을 수신하는 단계를 더 포함하는 항목 D2 내지 항목 D9 중 하나의 항목의 방법.

D11. 다른 전력 변환기는 단 하나의 변환기 셀을 포함하는 항목 D10의 방법.

D12. 다른 전력 변환기는 복수의 변환기 셀을 포함하고, 상기 다른 전력 변환기의 복수의 변환기 셀의 각각은 전력 변환기의 복수의 변환기 셀의 연관된 변환기 셀에 의해 제공된 셀 출력 전력을 수신하는 항목 D10의 방법.

D13. 전력 변환기와 상기 다른 전력 변환기는 복수의 캐패시터에 의해 연결되는 항목 D10의 방법.

D14. 복수의 변환기 셀의 각각은 셀 입력과 셀 출력을 포함하고, 복수의 변환기 셀의 셀 출력과 필터 셀의 단자는 직렬연결되며, 셀 출력과 상기 단자를 포함하는 직렬 회로는 전력 변환기의 출력에 접속되는 항목 D1의 방법.

D15. 전력 변환기의 출력에서 출력 전압을 수신하는 단계와, 각각의 변환기 셀에 의해 셀 입력 전압을 수신하는 단계와, 출력 전압의 전력 레벨과 셀 입력 전압의 전압 레벨에 기반하여 입력 전력 모드와 출력 전력 모드 중 하나의 모드에서 필터 셀을 동작시키는 단계를 더 포함하는 항목 D14의 방법.

D16. 입력 전력 모드와 출력 전력 모드 중 하나의 모드에서 필터 셀을 동작시키는 단계는 오프-상태에서 제1 개수의 복수의 변환기 셀을 동작시키는 단계와, 온-상태에서 제2 개수의 변환기 셀을 동작시키는 단계와, 제1 개수의 변환기 셀의 셀 입력 전압의 합이 출력 전압의 레벨보다 더 낮을 때 출력 전력 모드에서 필터 셀을 동작시키는 단계와, 제1 개수의 변환기 셀의 셀 입력 전압의 합이 출력 전압의 레벨보다 더 높을 때 출력 전력 모드에서 필터 셀을 동작시키는 단계를 포함하는 항목 D15의 방법.

D17. 제1 개수는 출력 전압의 레벨에 따르는 항목 D16의 방법.

D18. 출력 전압은 주기적인 전압인 항목 D16의 방법.

D19. 출력 전압을 수신하는 단계와, 전력 변환기의 출력에 출력 전류를 제공하는 단계와, 출력 전압에 비해 출력 전류가 사전 정의된 위상 차이를 갖도록 제어하는 단계를 더 포함하는 항목 D14의 방법.

D20. 또 다른 전력 변환기에 의해 복수의 변환기 셀의 각각에 의해 수신된 셀 입력 전력을 제공하는 단계를 더 포함하는 항목 D14 내지 항목 D19 중 하나의 항목의 방법.

D21. 다른 전력 변환기는 단 하나의 변환기 셀을 포함하는 항목 D20의 방법.

D22. 상기 다른 전력 회로는 복수의 변환기 셀을 포함하고, 전력 변환기의 복수의 변환기 셀의 각각은 상기 다른 전력 변환기의 복수의 변환기 셀의 연관된 변환기 셀로부터 셀 입력 전력을 수신하는 항목 D20의 방법.

D23. 전력 변환기와 추가 전력 변환기는 복수의 캐패시터에 의해 연결되는 항목 D20 내지 항목 D22 중 하나의 항목의 방법.

D24. 복수의 변환기 셀과 적어도 하나의 필터 셀을 포함하는 전력 변환기를 포함하는 전력 변환기 회로로서, 상기 복수의 변환기 셀 중 적어도 하나의 변환기 셀은 셀 입력에서 셀 입력 전력을 수신하고 셀 출력에서 셀 출력 전력을 제공하도록 구성되고, 상기 필터 적어도 하나의 필터 셀은 필터 셀이 입력 전력을 수신하는 입력 전력 모드와 필터 셀이 출력 전력을 제공하는 출력 전력 모드 중 하나의 모드에서 동작하도록 구성되는 전력 변환기 회로.

D25. 제1 필터 셀은 입력 전력 모드에서 필터 셀의 단자에서 입력 전력을 수신하고 출력 전력 모드에서 필터 셀의 단자에서 출력 전력을 제공하도록 구성되는 항목 D24의 전력 변환기 회로.

D26. 복수의 변환기 셀의 각각은 셀 입력과 셀 출력을 포함하고, 복수의 변환기 셀의 셀 입력과 필터 셀의 단자는 직렬연결되며, 셀 출력과 상기 단자를 포함하는 직렬 회로는 전력 변환기의 입력에 접속되는 항목 D24의 전력 변환기 회로.

D27. 전력 변환기는 전력 변환기의 입력에서 입력 전압을 수신하도록 구성되고와, 각각의 변환기 셀은 셀 출력 전압을 제공하도록 구성되며, 필터 셀은 출력 전압의 전력 레벨과 셀 출력 전압의 전압 레벨에 기반하여 입력 전력 모드와 출력 전력 모드 중 하나의 모드에서 동작하도록 구성되는 항목 D26의 전력 변환기 회로.

D28. 제1 개수의 복수의 변환기 셀은 오프-상태에서 동작하도록 구성되고, 제2 개수의 변환기 셀은 온-상태에서 동작하도록 구성되며, 필터 셀은 제1 개수의 변환기 셀의 셀 출력 전압의 합이 입력 전압의 레벨보다 더 낮을 때 입력 전력 모드에서 동작하고, 제1 개수의 변환기 셀의 셀 출력 전압의 합이 입력 전압의 레벨보다 더 높을 때 출력 전력 모드에서 동작하도록 구성되는 항목 D27의 전력 변환기 회로.

D29. 제1 개수는 입력 전압의 레벨에 따르는 항목 D28의 전력 변환기 회로.

D30. 입력 전압은 주기적인 전압인 항목 D16 내지 항목 D29 중 하나의 항목의 전력 변환기 회로.

D31. 전력 변환기는 전력 변환기의 입력에서 입력 전압과 입력 전류를 수신하도록 구성되고, 또한 입력 전압에 대해 입력 전류가 사전 정의된 위상 차이를 갖도록 제어하게 구성되는 항목 D26의 전력 변환기 회로.

D32. 전력 변환기는 복수의 변환기 셀의 각각의 셀 출력에서 셀 출력 전압을 제어하도록 구성되는 항목 D31의 전력 변환기 회로.

D33. 복수의 변환기 셀의 각각에 의해 제공된 셀 출력 전력을 수신하도록 구성된 또 다른 전력 변환기를 더 포함하는 항목 D20 내지 항목 D32 중 하나의 항목의 전력 변환기 회로.

D34. 다른 전력 변환기는 단 하나의 변환기 셀을 포함하는 항목 D33의 전력 변환기 회로.

D35. 추가 전력 변환기는 복수의 변환기 셀을 포함하고, 상기 다른 전력 변환기의 복수의 변환기 셀의 각각은 전력 변환기의 복수의 변환기 셀 중 하나의 변환기 셀에 의해 제공된 셀 출력 전력을 수신하는 항목 D33의 전력 변환기 회로.

D36. 전력 변환기 및 다른 전력 변환기는 복수의 캐패시터에 의해 연결되는 항목 D24 내지 항목 D36 중 하나의 항목의 전력 변환기 회로.

D37. 복수의 변환기 셀의 각각은 셀 입력과 셀 출력을 포함하고, 복수의 변환기 셀의 셀 출력과 필터 셀의 단자는 직렬연결되며, 셀 출력과 상기 단자를 포함하는 직렬 회로는 전력 변환기의 출력에 접속되는 항목 D24 내지 항목 D36 중 하나의 항목의 전력 변환기 회로.

D38. 전력 변환기는 전력 변환기의 출력에서 출력 전압을 수신하도록 구성되고, 각각의 변환기 셀은 셀 입력 전압을 수신하도록 구성되며, 필터 셀은 출력 전압의 전력 레벨과 셀 입력 전압의 전압 레벨에 기반하여 입력 전력 모드와 출력 전력 모드 중 하나의 모드에서 동작하도록 구성되는 항목 D37의 전력 변환기 회로.

D39. 제1 개수의 복수의 변환기 셀은 오프-상태에서 동작하도록 구성되고, 제2 개수의 복수의 변환기 셀은 온-상태에서 동작하도록 구성되며, 필터 셀은 제1 개수의 변환기 셀의 셀 입력 전압의 합이 출력 전압의 레벨보다 더 낮을 때 입력 전력 모드에서 동작하고, 제1 개수의 변환기 셀의 셀 입력 전압의 합이 출력 전압의 레벨보다 더 높을 때 출력 전력 모드에서 동작하도록 구성되는 항목 D38의 전력 변환기 회로.

D40. 제1 개수는 출력 전압의 레벨에 따르는 항목 D39의 전력 변환기 회로.

D41. 출력 전압은 주기적인 전압인 항목 D38 내지 항목 D40 중 하나의 항목의 전력 변환기 회로.

D42. 전력 변환기는 출력 전압을 수신하고 전력 변환기의 출력에서 출력 전류를 제공하도록 구성되고, 또한 출력 전압에 비해 출력 전류가 사전 정의된 위상 차이를 갖도록 제어하게 구성되는 항목 D37 내지 항목 D41 중 하나의 항목의 전력 변환기 회로.

D43. 전력 변환기는 또한 복수의 변환기 셀의 각각의 셀 입력에서 셀 입력 전압을 제어하도록 구성되는 항목 D42의 전력 변환기 회로.

D44. 복수의 변환기 셀의 각각에 셀 입력 전력을 제공하도록 구성되는 또 다른 전력 변환기를 더 포함하는 항목 D37 내지 항목 D43 중 하나의 항목의 전력 변환기 회로.

D45. 상기 다른 전력 변환기는 적어도 하나의 변환기 셀을 포함하는 항목 D44의 전력 변환기 회로.

D46. 전력 변환기는 복수의 변환기 셀을 포함하고, 다른 전력 변환기의 복수의 변환기 셀의 각각은 전력 변환기의 복수의 변환기 셀 중 하나의 변환기 셀에 셀 입력을 제공하는 항목 D44 또는 항목 D45의 전력 변환기 회로.

D47. 전력 변환기 및 다른 전력 변환기는 복수의 캐패시터에 의해 연결되는 항목 D44 내지 항목 D46 중 하나의 전력 변환기 회로.

E1. 복수의 직렬연결된 변환기 셀을 갖는 전력 변환기를 포함하는 전력 변환기 회로로서, 복수의 변환기 셀의 각각은 제1 실리콘 MOSFET(Metal Oxide Silicon Field- Effect Transistor)와 제2 실리콘 MOSFET를 포함하는 적어도 하나의 제1 하프-브릿지 회로를 포함하고, 복수의 변화기 셀 중 적어도 하나의 변환기 셀은 연속 전류 모드에서 동작하도록 구성되는 전력 변환기 회로.

E2. 연속 전류 모드에서, 제1 하프-브릿지의 전류는 0이 아닌 항목 E1의 전력 변환기 회로.

E3. 복수의 변환기 셀의 각각은 연속 전류 모드에서 동작하도록 구성되는 항목 E1 또는 항목 E2의 전력 변환기 회로.

E4. 복수의 변환기 셀의 각각은 제3 실리콘 MOSFET와 제4 실리콘 MOSFET를 포함하는 제2 하프-브릿지를 더 포함하는 항목 E1 내지 항목 E3 중 하나의 항목의 전력 변환기 회로.

E5. 복수의 변환기 셀 중 적어도 하나의 변환기 셀은 주기적인 전압을 수신하고 토템 폴 변조 모드에서 동작하도록 구성되는 항목 E4의 전력 변환기 회로.

E6. 토템 폴 변조 모드에서 적어도 하나의 변환기 셀은 제1 하프-브릿지와 제2 하프-브릿지 중 적어도 하나의 하프-브릿지를 상기 주기적인 전압의 주파수에 영향을 받는 제1 주파수에서 동작시키고, 제1 하프-브릿지와 제2 하프-브릿지 중 다른 하나의 하프-브릿지를 상기 주기적인 전압의 주파수보다 높은 제2 주파수에서 동작시키도록 구성되는 항목 E5의 전력 변환기 회로.

E7. 제1 주파수는 상기 주기적인 전압의 주파수의 두 배인 항목 E6의 전력 변환기 회로.

E8. 제2 주파수는 상기 주기적인 전압의 주파수의 적어도 200배인 항목 E6의 전력 변환기 회로.

E9. 복수의 변환기 셀의 각각은 셀 입력과 셀 출력을 포함하고, 복수의 변환기 셀의 셀 입력은 직렬연결되며, 셀 입력을 포함하는 직렬 회로는 전력 변환기의 입력에 접속되는 항목 E1 내지 항목 E8 중 하나의 항목의 전력 변환기 회로.

E10. 전력 변환기 회로는 셀 입력과 직렬연결된 적어도 하나의 인덕터를 더 포함하는 항목 E9의 전력 변환기 회로.

E11. 복수의 캐패시터를 더 포함하고, 셀 출력의 각각은 복수의 캐패시터의 각각에 연결되는 항목 E9의 전력 변환기 회로.

E12. 복수의 변환기 셀의 각각은 셀 입력과 셀 출력을 포함하고, 복수의 변환기 셀의 셀 출력은 직렬연결되며, 셀 출력을 포함하는 직렬 회로는 전력 변환기의 출력에 접속되는 항목 E1의 전력 변환기 회로.

E13. 전력 변환기는 셀 출력에 직렬연결된 적어도 하나의 인덕터를 더 포함하는 항목 E12의 전력 변환기 회로.

E14. 복수의 캐패시터를 더 포함하고, 복수의 변환기 셀의 각각의 셀 입력은 복수의 캐패시터의 각각에 연결되는 항목 E12의 전력 변환기 회로.

E15. 전력 변환기에 접속된 또 다른 전력 변환기를 더 포함하는 항목 E1 내지 항목 E14 중 하나의 항목의 전력 변환기 회로.

E16. 제1 실리콘 MOSFET와 제2 실리콘 MOSFET는 각각 100V를 초과하는 전압 차단 능력을 갖는 항목 E1 내지 항목 E15 중 하나의 항목의 전력 변환기 회로.

E17. 제1 실리콘 MOSFET는 제1 온-저항과 제1 전압 차단 능력을 포함하고, 제2 실리콘 MOSFET는 제2 온-저항과 제2 전압 차단 능력을 포함하며, 제1 전압 차단 능력과 제2 전압 차단 능력은 사실상 동일하고, 제1 온-저항은 제2 온-저항과 상이한 항목 E1 내지 항목 E16 중 하나의 항목의 전력 변환기 회로.

E18. 제1 온-저항은 제2 온-저항의 90% 미만인 항목 E17의 전력 변환기 회로.

E19. 복수의 직렬연결된 변환기 셀을 포함하는 전력 변환기의 적어도 하나의 변환기 셀을 연속 전류 모드에서 동작시키는 단계를 포함하되, 이때 변환기 셀의 각각은 적어도 제1 실리콘 MOSFET와 제2 실리콘 MOSFET를 포함하는 제1 하프-브릿지를 포함하는 방법.

E20. 적어도 하나의 변환기 셀을 연속 전류 모드에서 동작시키는 단계는 제1 하프-브릿지의 전류가 0이 아니도록 제1 하프-브릿지를 동작시키는 단계를 포함하는 항목 E19의 방법.

E21. 적어도 하나의 변환기 셀을 연속 전류 모드에서 동작시키는 단계는 복수의 변환기 셀의 각각을 연속 전류 모드에서 동작시키는 단계를 포함하는 항목 E20의 방법.

E22. 복수의 변환기 셀의 각각은 제3 실리콘 MOSFET와 제4 실리콘 MOSFET를 포함하는 제2 하프-브릿지를 더 포함하는 항목 E19 내지 항목 E21 중 하나의 항목의 방법.

E23. 적어도 하나의 변환기 셀을 연속 전류 모드에서 동작시키는 단계는 적어도 하나의 변환기 셀에 의해 주기적인 전압을 수신하는 단계와, 적어도 하나의 변환기 셀은 토템 폴 변조 모드에서 동작시키는 단계를 포함하는 항목 E22의 방법.

E24. 적어도 하나의 변환기 셀은 토템 폴 변조 모드에서 동작시키는 단계는 제1 하프-브릿지와 제2 하프-브릿지 중 하나의 하프-브릿지를 상기 주기적인 전압의 주파수에 영향을 받는 제1 주파수에서 동작시키는 단계와, 제1 하프-브릿지와 제2 하프-브릿지 중 다른 하나의 하프-브릿지를 상기 주기적인 전압의 주파수보다 높은 제2 주파수에서 동작시키는 단계를 포함하는 항목 E22의 방법.

E25. 제1 주파수는 상기 주기적인 전압의 주파수의 두 배인 항목 E24의 방법.

E26. 제2 주파수는 상기 주기적인 전압의 주파수의 적어도 200배인 항목 E25의 방법.

E27. 제1 실리콘 MOSFET와 제2 실리콘 MOSFET의 각각의 전압 차단 능력은 100V를 넘는 항목 E19 내지 항목 E26 중 하나의 항목의 방법.

E28. 복수의 변환기 셀을 갖는 전력 변환기를 포함하는 전력 변환기 회로로서, 각각의 변환기 셀은 제1 전자 스위치와 제2 전자 스위치를 포함하는 하프-브릿지 회로를 포함하고, 제1 전자 스위치는 제1 온-저항과 제1 전압 차단 능력을 포함하고, 제2 전자 스위치는 제2 온-저항과 제2 전압 차단 능력을 포함하며, 적어도 하나의 변환기 셀에서 제1 전압 차단 능력과 제2 전압 차단 능력은 사실상 동일하고, 제1 온-저항과 제2 온-저항은 상이한 전력 변환기 회로.

E29. 적어도 하나의 변환기 셀에서 제1 온-저항은 제2 온-저항의 90% 미만인 항목 E28의 전력 변환기 회로.

E30. 제1 온-저항은 제2 온-저항의 80% 미만인 항목 E29의 전력 변환기 회로.

E31. 적어도 하나의 변환기 셀에서 제1 전압 차단 능력은 제2 전압 차단 능력의 90%와 110% 사이인 항목 E28의 전력 변환기 회로.

E32. 복수의 변환기 셀의 각각은 셀 입력과 셀 출력을 포함하고, 복수의 변환기 셀의 셀 입력은 직렬연결되며, 복수의 변환기 셀의 셀 입력을 포함하는 직렬 회로는 다중 셀 전력 변환기의 입력에 접속되는 항목 E28의 전력 변환기 회로.

E33. 셀 입력에 직렬연결된 인덕터를 더 포함하는 항목 E32의 전력 변환기 회로.

E34. 복수의 캐패시터를 더 포함하고, 각각의 변환기 셀의 셀 출력은 복수의 캐패시터의 각각에 연결되는 항목 E32의 전력 변환기 회로.

E35. 복수의 변환기 셀의 각각은 셀 입력과 셀 출력을 포함하고, 복수의 변환기 셀의 셀 출력은 직렬연결되며, 복수의 변환기 셀의 셀 출력을 포함하는 직렬 회로는 전력 변환기의 출력에 접속되는 항목 E28의 전력 변환기 회로.

E36. 셀 출력에 직렬연결된 인덕터를 더 포함하는 항목 E35의 전력 변환기 회로.

E37. 복수의 캐패시터를 더 포함하고, 각각의 변환기 셀의 셀 입력은 복수의 캐패시터의 각각에 연결되는 항목 E35의 전력 변환기 회로.

E38. 복수의 변환기 셀의 각각은 셀 입력과 셀 출력을 포함하고, 복수의 변환기 셀의 셀 출력은 병렬연결되며, 복수의 변환기 셀의 셀 출력을 포함하는 병렬 회로는 전력 변환기의 출력에 접속되는 항목 E28의 전력 변환기 회로.

E39. 복수의 변환기 셀의 각각은 셀 입력과 셀 출력을 포함하고, 복수의 변환기 셀의 셀 입력은 병렬연결되며, 복수의 변환기 셀의 셀 입력을 포함하는 병렬 회로는 전력 변환기의 입력에 접속되는 항목 E28의 전력 변환기 회로.

E40. 제1 전자 스위치와 제2 전자 스위치의 각각은 MOSFET, HEMT(High Electron Mobility Transistor), JFET(Junction Field Effect Transistor), IGBT(Insulated Gate Bipolar Transistor) 및 BJT(Bipolar Junction Transistor)로 이루어 그룹으로부터 선택되는 항목 E28의 전력 변환기 회로.

E41. 복수의 캐패시터와, 이 복수의 캐패시터에 접속된 또 다른 전력 변환기를 더 포함하되, 복수의 캐패시터의 각각은 복수의 변환기 셀의 각각에 접속되는 항목 E28 내지 항목 E40 중 하나의 항목의 전력 변환기 회로.

F1. PWM 모드에서 동작하도록 구성된 복수의 변환기 셀을 포함하는 전력 변환기를 포함하는 전력 변환기 회로로서, 이때 복수의 변환기 셀은 제1 스위칭 주파수에서 PWM 모드에서 동작하도록 구성된 제1 변환기 셀과, 제1 스위칭 주파수와 상이한 제2 스위칭 주파수에서 PWM 모드에서 동작하도록 구성된 제2 변환기 셀을 포함하는 전력 변환기 회로.

F2. 제2 스위칭 주파수는 제1 스위칭 주파수의 적어도 1.2배인 항목 F1의 전력 변환기 회로.

F3. 전력 변환기는 IS, OS, IP 및 OP로 이루어진 그룹으로부터 선택된 토폴로지를 포함하는 항목 F1 또는 항목 F2의 전력 변환기 회로.

F4. 전력 변환기는 IS 토폴로지와 OS 토폴로지 중 하나의 토폴로지를 포함하고, 전력 변환기는 주기적인 전압을 수신하도록 구성되며, 제1 변환기 셀과 제2 변환기 셀은 사싱상 동일한 변조 지수와 듀티 시이클에서 동작하도록 각기 구성되는 항목 F1 내지 항목 F3 중 하나의 항목의 전력 변환기 회로.

G1. 다중 셀의 제1 변환기 셀을 제1 주파수로 PWM 모드에서 동작시키는 단계와, 다중 셀의 제2 변환기 셀을 제1 주파수와 상이한 제2 주파수로 PWM 모드에서 동작시키는 단계를 포함하는 방법.

H1. 다중 셀 변환기에 의해 입력 전력을 수신하는 단계와, 출력 전력을 복수의 별개의 부하로 공급하는 단계를 포함하되, 다중 셀 변환기는 IS 토폴로지를 포함하는 방법.

H2. 다중 셀 변환기는 복수의 변환기 셀을 포함하되, 각각의 변환기 셀은 각각의 부하에 전력을 공급하는 항목 H1의 방법.

H3. 입력 전력은 AC 전력 그리드로부터 수신되는 항목 H1 또는 항목 H2의 방법.

I1. 다중 셀 변환기에 의해 복수의 별개의 전력 공급원으로부터 입력 전력을 수신하는 단계와, 출력 전력을 부하로 공급하는 단계를 포함하는 방법.

I2. 부하는 AC 전력 그리드인 항목 I1의 방법.

I3. 다중 셀 변환기는 OS 토폴로지를 포함하는 항목 I1 또는 항목 I2의 방법.

비록 본 발명의 다양한 예시적인 실시예들이 개시되었지만, 본 발명의 사상과 범주를 벗어나지 않으면서 본 발명의 이점들 중 일부를 달성하는 다양한 변경과 수정이 가해질 수 있음이 본 기술분야에 숙련된 사람에게는 명확할 것이다. 본 기술분야에서 고도로 숙련된 사람에게는 동일한 기능을 수행하는 다른 성분들이 적절히 대체될 수 있음이 자명할 것이다. 명시적으로 언급되지 않은 경우라도 특정 도면을 참조하여 설명된 특징들은 다른 도면의 특징들과 조합될 수 있음을 유의해야 한다. 또한, 본 발명의 방법은 적절한 프로세서 명령어를 이용하는 전적인 소프트웨어 구현으로 달성될 수 있거나 동일한 결과를 달성하기 위해 하드웨어 로직과 소프트웨어 로직의 조합을 활용하는 하이브리드 구현으로 달성될 수 있다. 본 발명의 개념에 대한 이러한 수정은 첨부된 특허 청구항에 의해 포괄되도록 의도된다.

"~의 하부", "~의 아래", "~보다 낮은", "~ 의 위에", "~의 상부에" 등과 같은 공간 관련 용어들은 다른 요소에 대한 어떤 요소의 위치를 설명하기 위해 설명의 편의상 이용된다. 이 용어들은 도면에 묘사된 것이 아닌 다른 방위와 함께 장치의 다른 방위도 포함하도록 의도된다. 또한 "제1", "제2" 등의 용어는 다양한 요소, 영역, 섹션 등을 설명하는데 이용되며, 제한하려는 의도는 아니다. 명세서 전반에 걸쳐 같은 용어는 같은 요소를 말한다.

본원에서 이용되듯이, "갖는", "함유하는", "포함하는" 등의 용어는 개방형 의미를 갖는 용어로서, 언급된 요소나 특징의 존재를 나타내지만 추가의 요소나 특징을 방해하는 것은 아니다. "하나의(a, an)" 및 "그(the)"와 같은 관사는 문맥이 명확하게 달리 지시하지 않는 단수의 의미뿐만 아니라 복수의 의미도 포함하는 것으로 의도된다.

위의 범위의 변형과 응용을 염두에 두고, 본 발명이 전술한 설명과 첨부 도면으로 제한되지 않음을 이해해야 한다. 대신에 본 발명은 다음의 청구항과 그 합법적인 등가 범위에 의해서만 제한된다.

Claims

복수의 제1 변환기 셀, 복수의 제2 변환기 셀, 및 복수의 DC 링크 캐패시터를 포함하는 전력 변환기의 불량 변환기 셀(a faulty converter cell)을 검출하는 단계 ― 각각의 DC 링크 캐패시터는 상기 복수의 제1 변환기 셀 중 하나의 변환기 셀과 상기 복수의 제2 변환기 셀 중 하나의 변환기 셀을 연결함 ― 와,
상기 전력 변환기의 전력 변환 동작을 유지하면서 상기 불량 변환기 셀을 비활성화하는 단계를 포함하는
방법.
제1항에 있어서,
상기 복수의 제1 변환기 셀의 각각은 셀 입력을 포함하고, 상기 복수의 제2 변환기 셀의 각각은 셀 출력을 포함하며,
상기 복수의 제1 변환기 셀의 상기 셀 입력은 상기 전력 변환기의 입력에 직렬로 연결되는
방법.
제2항에 있어서,
상기 복수의 제2 변환기 셀의 상기 셀 출력은 상기 전력 변환기의 입력에 병렬로 연결되고,
상기 불량 변환기 셀을 검출하는 단계는 불량 제2 변환기 셀을 검출하는 단계를 포함하고,
상기 불량 제2 변환기 셀을 비활성화하는 단계는 상기 불량 제2 변환기 셀의 상기 셀 출력을 상기 전력 변환기의 출력으로부터 단절시키는(disconnecting) 단계를 포함하는
방법.
제2항에 있어서,
상기 불량 제2 변환기 셀을 비활성화하는 단계는 상기 불량 제2 변환기 셀에 연결된 상기 제1 변환기 셀을 비활성화하는 단계를 더 포함하는
방법.
제4항에 있어서,
상기 제1 변환기 셀을 비활성화하는 단계는 상기 제1 변환기 셀의 셀 입력을 단락시키는 단계(short-circuiting)를 포함하는
방법.
제3항에 있어서,
상기 불량 제2 변환기 셀을 비활성화하는 단계는 상기 불량 제2 변환기 셀에 연결된 상기 제1 변환기 셀을 0의 평균 출력 전력과, 상기 전력 변환기의 입력에서 수신된 입력 전압의 영향을 받는 순시 출력 전력(instantaneous output power)에서 동작시키는 단계를 더 포함하는
방법.
제1항에 있어서,
상기 복수의 제1 변환기 셀의 각각은 셀 입력을 포함하고, 상기 복수의 제2 변환기 셀의 각각은 셀 출력을 포함하며,
상기 복수의 제1 변환기 셀의 상기 셀 입력은 상기 전력 변환기의 입력에 병렬로 연결되는
방법.
제7항에 있어서,
상기 복수의 제2 변환기 셀의 상기 셀 출력은 상기 전력 변환기의 출력에 직렬로 연결되고,
상기 불량 변환기 셀을 검출하는 단계는 불량 제1 변환기 셀을 검출하는 단계를 포함하고,
상기 불량 제1 변환기 셀을 비활성화하는 단계는 상기 불량 제1 변환기 셀의 상기 셀 입력을 상기 전력 변환기의 입력으로부터 단절시키는 단계를 포함하는
방법.
제7항에 있어서,
상기 불량 제1 변환기 셀을 비활성화하는 단계는 상기 불량 제1 변환기 셀에 연결된 상기 제2 변환기 셀을 비활성화하는 단계를 더 포함하는
방법.
제9항에 있어서,
상기 제2 변환기 셀을 비활성화하는 단계는 상기 제2 변환기 셀의 셀 출력을 단락시키는 단계를 포함하는
방법.
제9항에 있어서,
상기 불량 제1 변환기 셀을 비활성화하는 단계는, 상기 불량 제1 변환기 셀에 연결된 상기 제2 변환기 셀을 0의 평균 입력 전력과, 상기 전력 변환기의 출력에서 수신된 출력 전압의 영향을 받는 순시 출력 전력에서 동작시키는 단계를 더 포함하는
방법.
복수의 제1 변환기 셀, 복수의 제2 변환기 셀, 및 복수의 DC 링크 캐패시터 ― 각각의 DC 링크 캐패시터는 상기 복수의 제1 변환기 셀 중 하나의 변환기 셀과 상기 복수의 제2 변환기 셀 중 하나의 변환기 셀을 연결함 ― 를 포함하고,
불량 변환기 셀을 검출하고, 전력 변환기의 전력 변환 동작을 유지하면서 상기 불량 변환기 셀을 비활성화하도록 구성된 불량 관리 유닛(a failure management unit)을 포함하는
전력 변환기.
제12항에 있어서,
상기 복수의 제1 변환기 셀의 각각은 셀 입력을 포함하고, 상기 복수의 제2 변환기 셀의 각각은 셀 출력을 포함하며,
상기 복수의 제1 변환기 셀의 상기 셀 입력은 상기 전력 변환기의 입력에 직렬로 연결되는
전력 변환기.
제13항에 있어서,
상기 복수의 제2 변환기 셀의 상기 셀 출력은 상기 전력 변환기의 입력에 병렬로 연결되고,
상기 불량 관리 유닛은 불량 제2 변환기 셀을 검출함으로써 상기 불량 변환기 셀을 검출하고, 상기 불량 제2 변환기 셀의 상기 셀 출력을 상기 전력 변환기의 출력으로부터 단절시키도록 구성되는
전력 변환기.
제13항에 있어서,
상기 불량 관리 유닛은 상기 불량 제2 변환기 셀에 연결된 상기 제1 변환기 셀을 비활성화하도록 또한 구성되는
전력 변환기.
제15항에 있어서,
상기 불량 관리 유닛은 상기 제1 변환기 셀의 상기 셀 입력을 단락시킴으로써 상기 제1 변환기 셀을 비활성화하도록 구성되는
전력 변환기.
제14항에 있어서,
상기 불량 관리 유닛은, 상기 불량 제2 변환기 셀에 연결된 상기 제1 변환기 셀을 0의 평균 출력 전력과, 상기 전력 변환기의 입력에서 수신된 입력 전압의 영향을 받는 순시 출력 전력에서 동작시킴으로써 상기 불량 제2 변환기 셀을 비활성화하도록 구성되는
전력 변환기.
제12항에 있어서,
상기 복수의 제1 변환기 셀의 각각은 셀 입력을 포함하고, 상기 복수의 제2 변환기 셀의 각각은 셀 출력을 포함하며,
상기 복수의 제1 변환기 셀의 상기 셀 입력은 상기 전력 변환기의 입력에 병렬로 연결되는
전력 변환기.
제18항에 있어서,
상기 복수의 제2 변환기 셀의 상기 셀 출력은 상기 전력 변환기의 출력에 직렬로 연결되고,
상기 불량 관리 유닛은, 불량 제1 변환기 셀을 검출함으로써 상기 불량 변환기 셀을 검출하고, 상기 불량 제1 변환기 셀의 상기 셀 입력을 상기 전력 변환기의 입력으로부터 단절시킴으로써 상기 불량 제1 변환기 셀을 비활성화하도록 구성되는
전력 변환기.
제19항에 있어서,
상기 불량 관리 유닛은 상기 불량 제1 변환기 셀에 연결된 상기 제2 변환기 셀을 비활성화함으로써 상기 불량 제1 변환기 셀을 비활성화하도록 구성되는
전력 변환기.
제20항에 있어서,
상기 불량 관리 유닛은 상기 제2 변환기 셀의 상기 셀 출력을 단락시킴으로써 상기 제2 변환기 셀을 비활성화하도록 구성되는
전력 변환기.
제19항에 있어서,
상기 불량 관리 유닛은, 상기 불량 제1 변환기 셀에 연결된 상기 제2 변환기 셀을 0의 평균 입력 전력과, 상기 전력 변환기의 출력에서 수신된 출력 전압의 영향을 받는 순시 출력 전력에서 동작시킴으로써 상기 불량 제1 변환기 셀을 비활성화하도록 구성되는
전력 변환기.