KR20160098658A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20160098658A
KR20160098658A KR1020150020259A KR20150020259A KR20160098658A KR 20160098658 A KR20160098658 A KR 20160098658A KR 1020150020259 A KR1020150020259 A KR 1020150020259A KR 20150020259 A KR20150020259 A KR 20150020259A KR 20160098658 A KR20160098658 A KR 20160098658A
Authority
KR
South Korea
Prior art keywords
insulating film
interlayer insulating
stepped
angle
forming
Prior art date
Application number
KR1020150020259A
Other languages
English (en)
Other versions
KR102270101B1 (ko
Inventor
임지운
박광철
서지연
이종명
장경태
전병호
정원석
최종완
한태종
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150020259A priority Critical patent/KR102270101B1/ko
Priority to US14/963,803 priority patent/US9780113B2/en
Publication of KR20160098658A publication Critical patent/KR20160098658A/ko
Application granted granted Critical
Publication of KR102270101B1 publication Critical patent/KR102270101B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H01L27/11521—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Abstract

본 발명에 따른 반도체 소자의 제조 방법은 기판 상에 배치되며, 계단식 구조를 가지는 적층 구조체를 형성하고, 상기 적층 구조체를 덮으며, 제1 상면, 상기 제1 상면보다 높은 레벨에 위치한 제2 상면, 및 상기 제1 상면과 상기 제2 상면을 잇는 경사면으로 구성된 적어도 하나의 계단부를 포함하는 제1 층간 절연막을 형성하고, 그리고 상기 제1 층간 절연막을 덮는 제2 층간 절연막을 형성하는 것을 포함할 수 있다. 상기 제1 상면과 상기 경사면이 이루는 각도는 제1 각도로 정의되고, 상기 제1 각도는 둔각일 수 있다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 계단식 구조를 가지는 하부 구조체 상에 형성되는 절연막을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 비휘발성 메모리 소자가 제안되고 있다. 이러한 수직 트랜지스터 구조를 가지는 비휘발성 메모리 소자는 계단식 구조를 가지는 적층 구조체 및 상기 적층 구조체를 덮는 층간 절연막을 포함한다.
본원 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 소자를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 신뢰성 및 수율이 향상된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 소자의 제조 방법은 기판 상에 배치되며, 계단식 구조를 가지는 적층 구조체를 형성하고; 상기 적층 구조체를 덮으며, 제1 상면, 상기 제1 상면보다 높은 레벨에 위치한 제2 상면, 및 상기 제1 상면과 상기 제2 상면을 잇는 경사면으로 구성된 적어도 하나의 계단부를 가지는 제1 층간 절연막을 형성하고; 그리고 상기 제1 층간 절연막을 덮는 제2 층간 절연막을 형성하는 것을 포함하되, 상기 제1 상면과 상기 경사면이 이루는 각도는 제1 각도로 정의되고, 상기 제1 각도는 둔각일 수 있다.
일 실시예에 따르면, 상기 적층 구조체는 복수의 계단층들을 포함하도록 형성되고, 상기 계단층들은 적어도 차례로 적층된 제1 계단층 및 제2 계단층을 포함하고, 상기 제1 계단층은 상기 제2 계단층에 의해 노출되는 단부를 가지고, 상기 제2 계단층은 상기 제1 계단층의 상기 단부에 인접하는 측면을 가지며, 상기 제1 계단층의 상기 단부의 상면과 상기 제2 계단층의 상기 측면이 이루는 각도는 제2 각도로 정의되되, 상기 제2 각도는 상기 제1 각도보다 작을 수 있다.
일 실시예에 따르면, 상기 제2 각도는 85° 내지 95°일 수 있다.
일 실시예에 따르면, 상기 경사면은 상기 제2 계단층의 상기 측면에 수평적으로 대응되도록 위치할 수 있다.
일 실시예에 따르면, 상기 제1 상면 및 상기 제2 상면은 상기 기판 상면에 대해 경사질 수 있다.
일 실시예에 따르면, 상기 제1 각도는 100° 내지 150°일 수 있다.
일 실시예에 따르면, 상기 기판은 소자 영역 및 연결 영역을 포함하며, 상기 제1 계단층 및 상기 제2 계단층은 상기 소자 영역 및 상기 연결 영역 상에 형성되고, 상기 적층 구조체는 상기 연결 영역에서 상기 계단식 구조를 가지며, 상기 소자 영역에서 상기 제1 계단층 및 상기 제2 계단층을 관통하는 수직 채널 구조체를 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 계단층은 차례로 적층된 제1 전극 및 제1 전극 절연막을 포함하고, 상기 제2 계단층은 차례로 적층된 제2 전극 및 제2 전극 절연막을 포함하며, 상기 연결 영역에서, 상기 제1 층간 절연막, 상기 제2 층간 절연막, 및 상기 제1 전극 절연막을 관통하여 상기 제1 전극에 전기적으로 연결되는 제1 콘택; 및 상기 제1 층간 절연막, 상기 제2 층간 절연막, 및 상기 제2 전극 절연막을 관통하여 상기 제2 전극에 전기적으로 연결되는 제2 콘택을 더 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 소자의 제조 방법은 기판 상에 계단식 구조를 가지며, 복수의 계단층을 포함하는 적층 구조체를 형성하고; 상기 적층 구조체를 덮는 제1 층간 절연막을 형성하고; 그리고 상기 제1 층간 절연막을 덮는 제2 층간 절연막을 형성하는 것을 포함하되, 상기 제1 및 제2 층간 절연막은 동일 물질로 형성되고, 상기 제1 층간 절연막을 형성하는 것은 측면 스텝 커버리지(side step coverage)가 50% 이하인 증착 공정을 수행하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 층간 절연막을 형성하는 것은 반응 기체로 실란(silane, SiH4)을 이용하는 고밀도 플라즈마 화학 기상 증착 공정을 수행하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 층간 절연막을 형성하는 것은 상기 제1 층간 절연막을 형성하는 증착 공정보다 측면 스텝 커버리지가 높은 증착 공정을 수행하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 층간 절연막을 형성하는 것은 반응 기체로 테트라에톡시실란(tetraethoxysilane: TEOS)을 이용하는 플라즈마 강화 화학 기상 증착 공정을 수행하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 층간 절연막은 제1 상면, 상기 제1 상면보다 높은 레벨을 가지는 제2 상면, 및 상기 제1 상면 및 상기 제2 상면을 잇는 경사면을 포함하는 적어도 하나의 계단부를 포함하고, 상기 제1 상면과 상기 경사면이 이루는 각도는 제1 각도로 정의되며, 상기 제1 각도는 100° 내지 약 150°일 수 있다.
일 실시예에 따르면, 상기 기판은 소자 영역 및 연결 영역을 포함하고, 상기 적층 구조체를 형성하는 것은: 상기 기판 상에 제1 계단층 및 제2 계단층을 차례로 형성하고; 상기 연결 영역에서 상기 제2 계단층의 일부를 제거하여 상기 제1 계단층의 상면의 일부가 노출되는 상기 계단식 구조를 형성하고; 그리고 상기 소자 영역에서 상기 계단층들을 관통하는 수직 채널 구조체들을 형성하는 것을 포함하며, 제1 계단층의 상기 노출된 상면과 상기 제2 계단층의 측면이 이루는 각도는 제2 각도로 정의되며, 상기 제2 각도는 85° 내지 95°일 수 있다.
일 실시예에 따르면, 상기 제1 계단층은 차례로 적층된 제1 전극 및 제1 전극 절연막을 포함하고, 상기 제2 계단층은 차례로 적층된 제2 전극 및 제2 전극 절연막을 포함하되, 상기 연결 영역에서, 상기 제1 층간 절연막, 상기 제2 층간 절연막, 및 상기 제1 전극 절연막을 관통하여 상기 제1 전극의 상면을 노출하는 제1 콘택 홀을 형성하고; 상기 연결 영역에서, 상기 제1 층간 절연막, 상기 제2 층간 절연막, 및 상기 제2 전극 절연막을 관통하여 상기 제2 전극의 상면을 노출하는 제2 콘택 홀을 형성하고; 그리고 상기 제1 콘택 홀 및 상기 제2 콘택 홀을 각각 채우는 제1 콘택 및 제2 콘택을 형성하는 것을 더 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 반도체 소자에 따르면, 층간 절연막에 커스핑(cusping)이 형성되지 않을 수 있다. 이에 따라, 신뢰성이 향상된 반도체 소자가 제공될 수 있다.
본 발명의 반도체 소자의 제조 방법에 따르면, 층간 절연막은 제1 층간 절연막과 제2 층간 절연막을 포함할 수 있다. 제1 층간 절연막은 측면 스텝 커버리지가 낮은 증착 공정에 의해 형성되어 상면과 경사면이 이루는 각도가 둔각인 계단부들을 포함할 수 있다. 이에 따라, 제2 층간 절연막의 형성 시 커스핑이 발생하는 것을 방지할 수 있으며, 나아가, 층간 절연막에서 크랙과 같은 불량이 발생하는 것을 방지할 수 있다. 그 결과, 신뢰성 및 수율이 향상된 반도체 소자의 제조 방법이 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 3은 본 발명의 실시예들에 따른 반도체 소자를 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 것으로, 도 3의 셀 어레이를 나타내는 간략 회로도이다.
도 5는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 6은 도 5의 I-I'선에 따른 단면도이다.
도 7a 내지 7m은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 것들로, 도 5의 I-I'선에 대응되는 단면도들이다.
도 8은 본 발명의 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 9는 본 발명의 실시예들에 따라 형성된 메모리 장치를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
도 10은 본 발명의 실시예들에 따라 형성된 메모리 장치를 구비하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 1을 참조하면, 반도체 소자(100)는 기판(110), 적층 구조체(ST), 제1 층간 절연막(130), 및 제2 층간 절연막(132)을 포함할 수 있다.
기판(110)은 반도체 기판일 수 있다. 상기 반도체 기판은, 예를 들어, 단결정 실리콘막, 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막, 및 절연막 상에 형성된 폴리실리콘막 중에서 선택된 적어도 하나를 포함할 수 있다.
적층 구조체(ST)는 기판(110) 상에 배치될 수 있다. 적층 구조체(ST)는 차례로 적층된 제1 계단층(120), 제2 계단층(122), 및 제3 계단층(124)을 포함할 수 있다. 제1 계단층(120)은 제2 계단층(122)에 의해 노출되는 제1 단부(120a)를 가질 수 있으며, 제2 계단층(122)은 제3 계단층(124)에 의해 노출되는 제2 단부(122a)를 가질 수 있다. 제1 단부(120a) 및 제2 단부(122a)는 적층 구조체(ST)의 일 측에 위치할 수 있으며, 이에 따라, 적층 구조체(ST)의 상기 일 측은 계단식 구조를 가질 수 있다. 제2 계단층(122)은 제1 단부(120a)의 상면에 인접하는 제1 측면(SW1)을 가질 수 있고, 제3 계단층(124)은 제2 단부(122a)의 상면에 인접하는 제2 측면(SW2)을 가질 수 있다. 일부 실시예들에 따르면, 제1 단부(120a)의 상면과 제1 측면(SW1)이 이루는 각도(A1) 및 제2 단부(122a)의 상면과 제2 측면(SW2)이 이루는 각도(A2)는 85° 내지 95°일 수 있다. 다른 실시예들에 따르면, 상기 각도들(A1, A2)은 실질적으로 직각일 수 있다. 제1 계단층(120), 제2 계단층(122), 및 제3 계단층(124)은 각각 절연층, 도전층, 또는 절연층과 도전층이 교대로 적층된 복합층일 수 있다.
제1 층간 절연막(130)은 적층 구조체(ST)를 덮을 수 있다. 이에 따라, 제1 단부(120a), 제2 단부(122a), 제1 측면(SW1), 및 제2 측면(SW2)은 제1 층간 절연막(130)에 의해 덮일 수 있다. 제1 층간 절연막(130)은 제1 상면(TS1), 제1 상면(TS1)보다 높은 레벨에 위치한 제2 상면(TS2), 제2 상면(TS2)보다 높은 레벨에 위치한 제3 상면(TS3), 제1 상면(TS1)과 제2 상면(TS2)를 잇는 제1 경사면(S1), 및 제2 상면(TS2)과 제3 상면(TS3)을 잇는 제2 경사면(S2)를 가질 수 있다. 이에 따라, 제1 층간 절연막(130)은 복수의 계단부(TP)들을 가질 수 있다. 계단부들(TP)의 각각은 일 상면, 상기 일 상면보다 높은 레벨에 위치한 다른 상면, 및 상기 일 상면과 상기 다른 상면을 잇는 경사면을 포함할 수 있다. 예를 들면, 복수의 계단부들(TP)은 제1 상면(TS1), 제2 상면(TS2), 및 제1 경사면(S1)으로 구성된 계단부(TP)와 제2 상면(TS1), 제3 상면(TS3), 및 제2 경사면(S2)으로 구성된 계단부(TP)를 포함할 수 있다. 평면적 관점에서, 제1 상면(TS1)은 제1 단부(120a)와 중첩될 수 있고, 제2 상면(TS2)은 제2 단부(122a)와 중첩될 수 있으며, 제3 상면(TS3)은 제3 계단층(124)과 중첩될 수 있다. 이에 따라, 제1 경사면(S1)은 제2 측면(SW2)에 수평적으로 대응되도록 제1 측면(SW1)에 인접하여 위치할 수 있다. 제1 및 제2 상면들(TS1, TS2)은 각각 기판(110)의 상면에 대해 경사질 수 있다. 제1 상면(TS1)과 제1 경사면(S1)이 이루는 각도(A3)는 제1 단부(120a)의 상면과 제1 측면(SW1)이 이루는 각도(A1)보다 클 수 있으며, 제2 상면(TS2)과 제2 경사면(S2)이 이루는 각도(A4)는 제2 단부(122a)의 상면과 제2 측면(SW2)이 이루는 각도(A2)보다 클 수 있다. 상기 각도들(A3, A4)은 둔각일 수 있다. 예를 들면, 상기 각도들(A3, A4)은 100° 내지 150°일 수 있다. 일부 실시예들에 따르면, 상기 각도들(A3, A4)은 110° 내지 150°일 수 있다. 제1 층간 절연막(130)은, 예를 들어, 실리콘 산화물을 포함할 수 있다. 일부 실시예들에 따르면, 제1 층간 절연막(130)은 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(132)은 제1 층간 절연막(130)을 덮을 수 있다. 제2 층간 절연막(132)은, 예를 들어, 실리콘 산화물을 포함할 수 있다
도 2a 내지 도 2d는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다. 도 1을 참조하여 설명한 본 발명의 실시예들에 따른 반도체 소자(도 1의 100 참조)와 실질적으로 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 2a를 참조하면, 기판(110) 상에 제1 계단층(120), 제2 계단층(122), 및 제3 계단층(124)이 차례로 형성될 수 있다. 제1 계단층(120), 제2 계단층(122), 및 제3 계단층(124)은 각각 절연층, 도전층, 또는 절연층과 도전층이 교대로 적층된 복합층일 수 있다. 제1 계단층(120), 제2 계단층(122), 및 제3 계단층(124)은, 예를 들어, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 및 원자층 증착(Atomic Layer Deposition: ALD) 공정 중 어느 하나의 방법으로 형성될 수 있다.
도 2b를 참조하면, 제1 계단층(120), 제2 계단층(122), 및 제3 계단층(124)의 일부를 식각함으로써 계단식 구조를 갖는 적층 구조체(ST)가 형성될 수 있다. 적층 구조체(ST)는 제1 계단층(120), 제2 계단층(122), 및 제3 계단층(124)을 포함할 수 있다. 제1 계단층(120)은 제2 계단층(122)에 의해 노출되는 제1 단부(120a)를 가질 수 있으며, 제2 계단층(122)은 제3 계단층(124)에 의해 노출되는 제2 단부(122a)를 가질 수 있다. 제2 계단층(122)은 제1 단부(120a)의 상면에 인접하는 제1 측면(SW1)을 가질 수 있고, 제3 계단층(124)은 제2 단부(122a)의 상면에 인접하는 제2 측면(SW2)을 가질 수 있다. 일부 실시예들에 따르면, 제1 단부(120a)의 상면과 제1 측면(SW1)이 이루는 각도(A1) 및 제2 단부(122a)의 상면과 제2 측면(SW2)이 이루는 각도(A2)는 85° 내지 95°일 수 있다. 다른 실시예들에 따르면, 상기 각도들(A1, A2)은 실질적으로 직각일 수 있다. 도 2c를 참조하면, 적층 구조체(ST)를 덮는 제1 층간 절연막(130)이 형성될 수 있다. 제1 층간 절연막(130)을 형성하는 것은 측면 스텝 커버리지(side step coverage)가 50% 이하인 증착 공정을 수행하는 것을 포함할 수 있다. 측면 스텝 커버리지란 상면 및 상기 상면에 수직한 측면을 갖는 하부 구조체 상에 막을 증착할 때, 상기 측면에 증착된 막의 두께를 상기 상면에 증착된 막의 두께로 나눈 값을 의미한다. 일부 실시예들에 따르면, 제1 층간 절연막(130)을 형성하는 것은 실란(silane, SiH4) 및 산소(O2)를 포함하는 반응 기체를 이용하여 고밀도 플라즈마 화학 기상 증착(High Density Plasma Chemical Vapor Deposition: HDP CVD) 공정을 수행하는 것을 포함할 수 있다.
제1 층간 절연막(130)은 제1 상면(TS1), 제1 상면(TS1)보다 높은 레벨을 갖는 제2 상면(TS2), 제2 상면(TS2)보다 높은 레벨을 갖는 제3 상면(TS3), 제1 상면(TS1)과 제2 상면(TS2)를 잇는 제1 경사면(S1), 및 제2 상면(TS2)과 제3 상면(TS3)을 잇는 제2 경사면(S2)를 갖도록 형성될 수 있다. 이에 따라, 제1 층간 절연막(130)은 복수의 계단부(TP)들을 가질 수 있다. 계단부들(TP)의 각각은 일 상면, 상기 일 상면보다 높은 레벨에 위치한 다른 상면, 및 상기 일 상면과 상기 다른 상면을 잇는 경사면을 포함할 수 있다. 예를 들면, 복수의 계단부들(TP)은 제1 상면(TS1), 제2 상면(TS2), 및 제1 경사면(S1)으로 구성된 계단부(TP), 제2 상면(TS1), 제3 상면(TS3), 및 제2 경사면(S2)으로 구성된 계단부(TP)를 포함할 수 있다. 평면적 관점에서, 제1 상면(TS1)은 제1 단부(120a)와 중첩될 수 있고, 제2 상면(TS2)은 제2 단부(122a)와 중첩될 수 있으며, 제3 상면(TS3)은 제3 계단층(124)과 중첩될 수 있다. 이에 따라, 제1 경사면(S1)은 제2 측면(SW2)에 수평적으로 대응되도록 제1 측면(SW1)에 인접하여 위치할 수 있다. 제1 및 제2 상면들(TS1, TS2)은 각각 기판(110)의 상면에 대해 경사질 수 있다. 제1 상면(TS1)과 제1 경사면(S1)이 이루는 각도(A3)는 제1 단부(120a)의 상면과 제1 측면(SW1)이 이루는 각도(A1)보다 클 수 있으며, 제2 상면(TS2)과 제2 경사면(S2)이 이루는 각도(A4)는 제2 단부(122a)의 상면과 제2 측면(SW2)이 이루는 각도(A2)보다 클 수 있다. 상기 각도들(A3, A4)은 둔각일 수 있다. 예를 들면, 상기 각도들(A3, A4)은 100° 내지 150°일 수 있다. 일부 실시예들에 따르면, 상기 각도들(A3, A4)은 110° 내지 150°일 수 있다.
도 2d를 참조하면, 제1 층간 절연막(130)을 덮는 제2 층간 절연막(132)이 형성될 수 있다. 제2 층간 절연막(132)을 형성하는 것은 제1 층간 절연막(130)을 형성하는 증착 공정보다 측면 스텝 커버리지가 높은 증착 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 제2 층간 절연막(132)을 형성하는 것은 측면 스텝 커버리지가 70% 이상인 증착 공정을 수행하는 것을 포함할 수 있다. 일부 실시예들에 따르면, 제2 층간 절연막(132)을 형성하는 것은 테트라에톡시실란(tetraethoxysilane, TEOS) 및 산소(O2)(및/또는 아산화질소(nitrous oxide, N2O)를 포함하는 반응 기체를 이용하여 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PE CVD) 공정을 수행하는 것을 포함할 수 있다. 제1 층간 절연막(130)의 상면이 단차를 가지기 때문에, 제2 층간 절연막(132)의 상면도 단차를 가질 수 있다.
도 1을 다시 참조하면, 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing: CMP)를 이용하여 수행될 수 있다.
상면과 측면이 이루는 각도가 실질적으로 직각인 계단부를 포함하는 계단식 구조를 갖는 적층 구조체 상에 층간 절연막을 증착하는 경우, 상기 상면 상으로 증착된 부분과 상기 측면 상으로 증착된 부분이 만나 계면을 형성하는 커스핑(cusping)이 발생할 수 있다. 측면 스텝 커버리지가 높은 특성을 가지는 증착 공정을 사용하여 상기 층간 절연막을 형성할 경우, 상기 커스핑(cusping)이 형성될 가능성이 높아진다. 커스핑이 형성된 경우, 층간 절연막의 강도는 낮을 수 있다. 또한, 후속 공정에서 층간 절연막을 관통하는 콘택들을 형성할 때, 커스핑을 따라 도전체가 형성되어 콘택들이 서로 단락되는 불량이 발생할 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 의하면, 계단식 구조를 갖는 적층 구조체 상에 측면 스텝 커버리지가 낮은 증착 공정을 통해 제1 층간 절연막을 형성하고, 제1 층간 절연막 상에 측면 스텝 커버리지가 높은 증착 공정을 통해 제2 층간 절연막을 형성한다. 제1 층간 절연막은 측면 스텝 커버리지가 낮은 증착 공정에 의해 형성되어 각각의 상면들과 측면들이 이루는 각도가 둔각인 계단부들을 포함하는 계단식 구조를 가질 수 있다. 이러한 계단식 구조를 가지는 제1 층간 절연막 상에 제2 층간 절연막이 형성되기 때문에 커스핑은 방지될 수 있다. 따라서, 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 의하면, 신뢰성 및 수율이 향상될 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 소자를 나타내는 블록도이다. 도 3을 참조하면, 본 발명의 실시예들에 따른 반도체 소자는 메모리 셀 어레이(10), 어드레스 디코더(20), 읽기/쓰기 회로(30), 데이터 입출력 회로(40), 및 제어 로직(50)을 포함할 수 있다. 즉, 반도체 소자는 메모리 장치일 수 있다.
메모리 셀 어레이(10)는 복수 개의 워드 라인들(WL)을 통해 어드레스 디코더(20)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(30)에 연결될 수 있다. 메모리 셀 어레이(10)는 복수 개의 메모리 셀들을 포함한다. 예를 들어, 메모리 셀 어레이(10)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있도록 구성된다.
어드레스 디코더(20)는 워드 라인들(WL)을 통해 메모리 셀 어레이(10)에 연결될 수 있다. 어드레스 디코더(20)는 제어 로직(50)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(20)는 외부로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(20)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하여, 복수 개의 워드 라인들(WL) 중 대응하는 워드 라인을 선택한다. 또한, 어드레스 디코더(20)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하고, 디코딩된 열 어드레스를 읽기/쓰기 회로(30)에 전달한다. 예를 들어, 어드레스 디코더(20)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같이 잘 알려진 구성 요소들을 포함할 수 있다.
읽기/쓰기 회로(30)는 비트 라인들(BL)을 통해 메모리 셀 어레이(10)에 연결되고, 데이터 라인들(D/L)을 통해 데이터 입출력 회로(40)에 연결될 수 있다. 읽기/쓰기 회로(30)는 제어 로직(50)의 제어에 응답하여 동작할 수 있다. 읽기/쓰기 회로(30)는 어드레스 디코더(20)로부터 디코딩된 열 어드레스를 수신하도록 구성된다. 디코딩된 열 어드레스를 이용하여, 읽기/쓰기 회로(30)는 비트 라인(BL)을 선택한다. 예를 들어, 읽기/쓰기 회로(30)는 데이터 입출력 회로(40)로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(10)에 기입한다. 읽기/쓰기 회로(30)는 메모리 셀 어레이(10)로부터 데이터를 읽고, 읽어진 데이터를 데이터 입출력 회로(40)에 전달한다. 읽기/쓰기 회로(30)는 메모리 셀 어레이(10)의 제1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(10)의 제2 저장 영역에 기입한다. 예를 들면, 읽기/쓰기 회로(30)는 카피-백(copy-back) 동작을 수행하도록 구성될 수 있다.
읽기/쓰기 회로(30)는 페이지 버퍼(또는 페이지 레지스터) 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기/쓰기 회로(30)는 감지 증폭기, 쓰기 드라이버, 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다.
데이터 입출력 회로(40)는 데이터 라인들(DL)을 통해 읽기/쓰기 회로(30)에 연결될 수 있다. 데이터 입출력 회로(40)는 제어 로직(50)의 제어에 응답하여 동작한다. 데이터 입출력 회로(40)는 외부와 데이터(DATA)를 교환하도록 구성된다. 데이터 입출력 회로(40)는 외부로부터 전달되는 데이터(DATA)를 데이터 라인들(DL)을 통해 읽기/쓰기 회로(30)에 전달하도록 구성된다. 데이터 입출력 회로(40)는 읽기 및 쓰기 회로로부터 데이터 라인들(DL)을 통해 전달되는 데이터(DATA)를 외부로 출력하도록 구성된다. 예를 들어, 데이터 입출력 회로(40)는 데이터 버퍼 등과 같은 구성 요소를 포함할 수 있다.
제어 로직(50)은 어드레스 디코더(20), 읽기/쓰기 회로(30), 및 데이터 입출력 회로(40)에 연결될 수 있다. 제어 로직(50)은 반도체 장치의 동작을 제어하도록 구성된다. 제어 로직(50)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작할 수 있다.
도 4는 본 발명의 실시예들에 따른 것으로, 도 3의 메모리 셀 어레이(10)를 나타내는 간략 회로도이다. 도 4를 참조하면, 본 실시예에 따른 반도체 소자는 공통 소스 라인(CSL), 비트라인들(BL), 및 공통 소스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다. 복수개의 셀 스트링들(CSTR)이 비트라인들(BL) 각각에 병렬로 연결된다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인들(BL) 각각에 접속하는 스트링 선택 트랜지스터(SST), 및 선택 트랜지스터들(GST, SST) 사이의 복수개의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST), 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 접지 선택 라인(GSL), 복수개의 워드라인들(WL1 ~ WLn), 및 스트링 선택 라인(SSL)은 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT), 및 스트링 선택 트랜지스터(SST)의 게이트 전극들에 각각 대응될 수 있다.
도 5는 본 발명의 다른 실시예들에 따른 반도체 소자의 평면도이다. 도 6은 도 5의 I-I'선에 따른 단면도이다.
도 5 및 6을 참조하면, 본 발명의 다른 실시예들에 따른 반도체 소자(200)는 기판(210), 적층 구조체(ST), 제1 층간 절연막(230), 제2 층간 절연막(232), 콘택들(240) 및 수직 채널 구조체들(VCS)을 포함할 수 있다.
기판(210)은 소자 영역(DR) 및 연결 영역(CR)을 포함할 수 있다. 기판(210)은 제 1 도전형, 예를 들면 P형을 갖는 반도체 기판일 수 있다. 상기 반도체 기판은 단결정 실리콘막, 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막, 또는 절연막 상에 형성된 폴리실리콘막을 포함할 수 있다.
적층 구조체(ST)는 기판(210) 상에 차례로 적층된 복수개의 계단층들(220)을 포함할 수 있다. 적층된 복수개의 계단층들(220)은 제1 방향(D1)을 따라 소자 영역(DR) 상에서 연결 영역(CR) 상으로 연장될 수 있다. 기판(210)으로부터 멀어질수록 계단층들(220)의 각각의 제1 방향(D1)으로의 길이가 짧을 수 있다. 다시 말해, 적층 구조체(ST)는 연결 영역(CR)에서 계단식 구조를 가질 수 있다. 이에 따라, 연결 영역(CR) 상에서, 계단층들(220)의 각각은 그 위에(thereon) 위치한 다른 계단층(220)에 의해 노출되는 단부(220e)를 가질 수 있다. 일부 실시예들에 따르면, 일 계단층(220)의 단부(220e)의 상면(220a)과 상기 일 계단층(220)의 바로 위에 위치한 다른 계단층(220)의 측면(220b)(예를 들면, 단부(220e)의 측면)이 이루는 각도(A5)는 85° 내지 95°일 수 있다. 다른 실시예들에 따르면, 일 계단층(220)의 단부(220e)의 상면(220a)과 상기 일 계단층(220)의 바로 위에 위치한 다른 계단층(220)의 측면(220b)이 이루는 각도(A5)는 실질적으로 직각일 수 있다.
각각의 계단층들(220)은 차례로 적층된 전극(227) 및 전극 절연막(225)을 포함할 수 있다. 기판(210)과 가장 가깝게 배치되는 계단층(220)은 전극(227)과 기판(210) 사이에 하나의 전극 절연막(225)을 더 포함할 수 있다. 전극(227)은, 예를 들어, 도핑된 폴리실리콘, 금속(예를 들면, 텅스텐, 니켈, 코발트, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄), 금속 실리사이드(예를 들면, 니켈 실리사이드, 티타늄 실리사이드, 또는 코발트 실리사이드) 및/또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄)중에서 적어도 하나를 포함할 수 있다. 전극 절연막(225)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
연결 영역(CR) 상에서, 제1 층간 절연막(230)은 복수개의 계단층들(220)의 단부들(220e)을 덮을 수 있다. 제1 층간 절연막(230)은 서로 다른 레벨을 가지며, 서로 수직적으로 중첩되지 않는 복수개의 상면들(TS) 및 서로 인접한 상면들(TS)을 잇는 복수개의 경사면들(S)을 포함할 수 있다. 예를 들면, 제1 층간 절연막(230)은 복수의 계단부(TP)들을 가질 수 있다. 계단부들(TP)의 각각은 일 상면(TS), 상기 일 상면(TS)보다 높은 레벨에 위치한 다른 상면(TS), 및 상기 일 상면(TS)과 상기 다른 상면(TS)을 잇는 경사면(S)을 포함할 수 있다. 상면들(TS)은 계단층들(220)의 단부들(220e) 상에 각각 위치하여, 계단층들(220)의 단부들(220e)에 각각 대응할 수 있다. 상면들(TS)은 기판(210)의 상면에 대해 경사질 수 있다. 경사면들(S)의 각각은 계단층들(220)의 각각의 측면(220b)에 수평적으로 대응되도록 위치할 수 있다. 일 상면(TS) 및 상기 일 상면(TS)에 인접하는 경사면(S)이 이루는 각도(A6)는 일 계단층(220)의 단부(220e)의 상면(220a)과 상기 일 계단층(220)의 바로 위에 위치한 다른 계단층(220)의 측면(220b)이 이루는 각도(A5)보다 클 수 있다. 예를 들어, 일 상면(TS) 및 상기 일 상면(TS)에 인접하는 경사면(S)이 이루는 각도(A6)는 둔각일 수 있다. 예를 들면, 상기 각도(A6)는 100° 내지 150°일 수 있다. 일부 실시예들에 따르면, 상기 각도(A6)는 110° 내지 150°일 수 있다. 제1 층간 절연막(230)은, 예를 들어, 실리콘 산화물을 포함할 수 있다. 일부 실시예들에 따르면, 제1 층간 절연막(230)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
제2 층간 절연막(232)은 제1 층간 절연막(230)을 덮을 수 있다. 제2 층간 절연막(232)의 상면과 제1 층간 절연막(230)의 상면은 평탄화되어 공면을 이룰 수 있다. 제2 층간 절연막(232)은, 예를 들어, 실리콘 산화물을 포함할 수 있다. 일부 실시예들에 따르면, 제2 충간 절연막(232)는 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
제1 캐핑 절연막(242)이 제1 및 제2 층간 절연막들(230, 232)과 적층 구조체(ST)를 덮을 수 있다. 연결 영역(CR) 상에서 콘택들(240)은 전극 절연막(225), 제1 층간 절연막(230), 제2 층간 절연막(232), 및 제1 캐핑 절연막(242)을 수직으로 관통하여 전극들(227)에 각각 전기적으로 연결될 수 있다. 콘택들(240)은, 예를 들어, 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 및/또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄) 중에서 적어도 하나를 포함할 수 있다. 제1 패드들(PAD1)이 콘택들(240) 상에 제공되어, 콘택들(240)과 접속될 수 있다.
수직 채널 구조체들(VCS)은 소자 영역(DR) 상에서 적층 구조체(ST)를 관통할 수 있다. 일부 실시예들에 따르면, 수직 채널 구조체들(VCS)은 기판(210)에 연결될 수 있다. 평면적 관점에서, 수직 채널 구조체들(VCS)은 제1 방향(D1)으로 지그재그 형태로 배열될 수 있다. 이와 달리, 평면적 관점에서, 수직 채널 구조체들(VCS)은 제1 방향(D1)을 따라 일렬로 배열될 수 있다. 각각의 수직 채널 구조체들(VCS)은 활성 기둥(AP) 및 활성 기둥(AP)의 측벽에 배치되는 데이터 저장막(DS)을 포함할 수 있다.
몇몇 실시예들에 따르면, 적층 구조체들(ST) 사이의 기판(210) 내에 공통 소스 영역들(CSR)이 형성될 수 있다. 공통 소스 영역들(CSR)은 제1 방향(D1)으로 나란히 연장될 수 있다. 공통 소스 영역들(CSR)은, 예를 들면, 공통 소스 라인일 수 있다. 적층 구조체들(ST) 및 공통 소스 영역들(CSR)은 제2 방향(D2)으로 교대로 그리고 반복적으로 배열될 수 있다. 공통 소스 영역들(CSR)은 기판(210) 내에 제2 도전형의 불순물을 도핑하여 형성될 수 있다. 즉, 공통 소스 영역들(CSR)은 기판(210)과 반대의 도전형을 가질 수 있다.
일부 실시예들에 따르면, 서로 인접하는 적층 구조체들(ST) 사이에 공통 소스 구조체(CSS)가 배치될 수 있다. 공통 소스 구조체(CSS)는 적층 구조체들(ST)의 측벽들을 덮는 측벽 절연 스페이서(SP)와, 측벽 절연 스페이서(SP)를 관통하여 공통 소스 영역(CSR)과 접속되는 공통 소스 플러그(CSPLG)를 포함할 수 있다. 측벽 절연 스페이서(SP)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질로 형성될 수 있다 공통 소스 플러그(CSPLG)는 금속(예를 들어, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들어, 질화티타늄 또는 질화탄탈늄) 및/또는 전이 금속(예를 들어, 티타늄 또는 탄탈늄) 중에서 적어도 하나를 포함할 수 있다.
제2 캐핑 절연막(250)이 제1 캐핑 절연막(242)상에 제공될 수 있다. 제2 캐핑 절연막(250)은 제1 패드들(PAD1))을 덮을 수 있다. 제2 캐핑 절연막(250)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 질산화물 중에서 적어도 하나를 포함할 수 있다
제3 캐핑 절연막(260)이 제2 캐핑 절연막(250) 상에 제공될 수 있다. 제3 캐핑 절연막(260)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 질산화물 중에서 적어도 하나를 포함할 수 있다. 제3 캐핑 절연막(260) 상에 적층 구조체들(ST)을 가로질러 제2 방향(D2)으로 연장되는 비트 라인들(BL)이 제공될 수 있다. 비트 라인들(BL)은 제1 및 제2 캐핑 절연막들(242, 250)을 관통하는 제2 패드들(PAD2) 및 제3 캐핑 절연막(260)을 관통하는 비트 라인 플러그들(BPLG)을 통해 수직 채널 구조체들(VCS)과 전기적으로 연결될 수 있다.
도 7a 내지 7m은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 것들로, 도 5의 I-I'선에 대응되는 단면도들이다. 도 5 및 6을 참조하여 설명한 본 발명의 실시예들에 따른 반도체 소자와 실질적으로 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 5 및 7a를 참조하면, 기판(210) 상에 복수개의 예비 계단층들(221)이 형성될 수 있다. 각각의 예비 계단층들(221)은 차례로 적층된 희생막(226) 및 전극 절연막(225)을 포함할 수 있다. 기판(210)과 가장 가깝게 배치되는 예비 계단층(221)은 희생막(226)과 기판(210) 사이에 하나의 전극 절연막(225)을 더 포함할 수 있다. 기판(210)은 소자 영역(DR) 및 연결 영역(CR)을 포함할 수 있다. 희생막들(226)은 전극 절연막들(225)에 대하여 습식 식각 특성이 다른 물질을 포함할 수 있다. 희생막들(226)은, 예를 들면 실리콘 질화막, 실리콘 산화질화막, 폴리실리콘막, 또는 폴리실리콘 게르마늄막을 포함할 수 있다. 희생막들(226) 및 전극 절연막들(225)은 예를 들어, 화학 기상 증착 방법에 의하여 형성될 수 있다.
도 5 및 7b를 참조하면, 연결 영역(CR)에서 계단식 구조를 가지는 적층 구조체(ST)가 형성될 수 있다. 적층 구조체(ST)는 차례로 적층된 계단층들(220)을 포함할 수 있다. 적층 구조체(ST)를 형성하는 것은 기판(210)에서 멀어질수록 계단층들(220)의 각각이 제1 방향(D1)으로 짧은 길이를 갖도록 연결 영역(CR) 상의 예비 계단층(도 7a의 221)을 식각하는 것을 포함할 수 있다. 연결 영역(CR) 상에서, 각각의 계단층들(220)은 그 위에(thereon) 위치한 다른 계단층(220)에 의해 노출되는 단부(220e)를 가질 수 있다. 몇몇 실시예들에 따르면, 일 계단층(220)의 단부(220e)의 상면(220a)과 상기 일 계단층(220)의 바로 위에 위치한 다른 계단층(220)의 측면(220b)(예를 들면 단부(220e)의 측면)이 이루는 각도(A5)는 85° 내지 95°일 수 있다. 다른 실시예들에 따르면, 일 계단층(220)의 상면(220a)과 상기 일 계단층(220)의 바로 위에 위치한 다른 계단층(220)의 측면(220b)이 이루는 각도(A5)는 실질적으로 직각일 수 있다.
도 5 및 7c를 참조하면, 적층 구조체(ST)를 덮는 제1 층간 절연막(230)이 형성될 수 있다. 제1 층간 절연막(230)을 형성하는 것은 측면 스텝 커버리지(side step coverage)가 50% 이하인 증착 공정을 수행하는 것을 포함할 수 있다. 제1 층간 절연막(230)은 산화물을 포함할 수 있다 일부 실시예들에 따르면, 제1 층간 절연막(230)을 형성하는 것은 실란(silane, SiH4) 및 산소(O2)를 포함하는 반응 기체를 이용하여 고밀도 플라즈마 화학 기상 증착(High Density Plasma Chemical Vapor Deposition: HDP CVD) 공정을 수행하는 것을 포함할 수 있다.
형성된 제1 층간 절연막(230)은 서로 다른 레벨을 가지며, 서로 수직적으로 중첩되지 않는 복수개의 상면들(TS) 및 서로 인접한 상면들(TS)을 잇는 복수개의 경사면들(S)을 포함할 수 있다. 예를 들면, 제1 층간 절연막(230)은 복수의 계단부(TP)들을 가질 수 있다. 계단부들(TP)의 각각은 일 상면(TS), 상기 일 상면(TS)보다 높은 레벨에 위치한 다른 상면(TS), 및 상기 일 상면(TS)과 상기 다른 상면(TS)을 잇는 경사면(S)을 포함할 수 있다. 상면들(TS)은 계단층들(220)의 단부들(220e) 상에 각각 위치하여 계단층들(220)의 단부들(220e)에 수직적으로 각각 대응할 수 있다. 상면들(TS)은 기판(210)의 상면에 대해 경사질 수 있다. 경사면들(S)은 계단층들(220)의 측면들(220b)에 수평적으로 대응되도록 위치할 수 있다. 일 상면(TS) 및 상기 일 상면(TS)에 인접하는 경사면(S)이 이루는 각도(A6)는 일 계단층(220)의 단부(220e)의 상면(220a)과 상기 일 계단층(220)의 바로 위에 위치한 다른 계단층(220)의 측면(220b)이 이루는 각도(A5)보다 클 수 있다. 예를 들어, 일 상면(TS) 및 상기 일 상면(TS)에 인접하는 경사면(S)이 이루는 각도(A6)는 둔각일 수 있다. 일부 실시예들에 따르면, 상기 각도(A6)는 100° 내지 150°일 수 있다. 다른 실시예들에 따르면, 상기 각도(A6)는 110° 내지 150°일 수 있다.
도 5 및 7d를 참조하면, 제1 층간 절연막(230)을 덮는 제2 층간 절연막(232)이 형성될 수 있다. 제2 층간 절연막(232)을 형성하는 것은 제1 층간 절연막(230)을 형성하는 증착 공정보다 측면 스텝 커버리지가 높은 증착 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 제2 층간 절연막(232)을 형성하는 것은 측면 스텝 커버리지가 70% 이상인 증착 공정을 수행하는 것을 포함할 수 있다. 제2 층간 절연막(232)는 산화물을 포함할 수 있다. 일부 실시예들에 따르면, 제2 층간 절연막(232)을 형성하는 것은 테트라에톡시실란(tetraethoxysilane, TEOS) 및 산소(O2)(및/또는 아산화질소(nitrous oxide, N2O)를 포함하는 반응 기체를 이용하여 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PE CVD) 공정을 수행하는 것을 포함할 수 있다. 제2 층간 절연막(232)의 증착 공정은 제2 층간 절연막(232)의 상면 중 가장 낮은 레벨을 갖는 부분이 적층 구조체(ST)의 상면 중 가장 높을 레벨을 갖는 부분보다 높은 레벨을 가질 때까지 진행될 수 있다.
도 5 및 7e를 참조하면, 평탄화 공정이 수행될 수 있다. 평탄화 공정을 수행하는 것은 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정을 이용하여 제1 층간 절연막(130) 및 제2 층간 절연막(232)의 상부를 제거하는 것을 포함할 수 있다.
도 5 및 7f를 참조하면, 소자 영역(DR) 상에서 수직 구조체(ST)를 관통하여 기판을 노출하는 수직 홀들(223)이 형성될 수 있다. 수직 홀들(223)을 형성하는 것은 수직 구조체(ST)를 이방성 식각하는 것을 포함할 수 있다.
도 5 및 7g를 참조하면, 수직 홀들(223)을 채우는 수직 채널 구조체들(VCS)이 형성될 수 있다. 각각의 수직 채널 구조체들(VCS)은 활성 기둥(AP) 및 활성 기둥(AP)의 측벽에 배치되는 데이터 저장막(DS)을 포함할 수 있다. 데이터 저장막(DS)은 수직 홀들의 내벽에 형성될 수 있으며, 예를 들어, 원자층 증착 공정을 통해 형성될 수 있다. 활성 기둥(AP)은 수직 홀들(223) 내의 데이터 저장막(DS) 상에 형성될 수 있으며, 예를 들어, 화학 기상 증착 공정 또는 원자층 증착 공정을 통해 형성될 수 있다.
도 5 및 7h를 참조하면, 적층 구조체(ST)를 패터닝하여 제1 방향(D1)으로 연장되는 분리 트렌치들(224)이 형성될 수 있다. 분리 트렌치들(224)에 의하여 기판(210)이 노출될 수 있다. 도 5에 도시된 바와 같이 제1 방향(D1)으로 지그재그로 배열되는 수직 채널 구조체들(VCS)을 포함하도록 적층 구조체(ST)를 패터닝하여 분리 트렌치들(224)이 형성될 수 있다.
도 5 및 7i를 참조하면, 희생막들(도 7h의 226)을 제거하여 전극 영역들(229)을 형성할 수 있다. 전극 영역들(229)은 희생막들(도 7h의 226)이 제거된 영역에 해당되고, 수직 채널 구조체들(VCS), 전극 절연막들(225), 및 제1 층간 절연막(230)에 의해 한정된다. 희생막들(도 7h의 226)이 실리콘 질화막 또는 실리콘 산질화막을 포함하는 경우, 희생막들(도 7h의 226)을 제거하는 공정은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다.
도 5 및 7j를 참조하면, 분리 트렌치들(224)을 통해 전극 영역들(도 7i의 229) 내에 도전막(미도시)이 형성될 수 있다. 도전막(미도시)은 도핑된 폴리실리콘, 금속(예를 들면, 텅스텐, 니켈, 구리 코발트, 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 및/또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄) 중에서 적어도 하나를 포함할 수 있다. 도전막(미도시)은 원자층 증착 방법(ALD)에 의하여 형성될 수 있다.
이어서, 전극 영역들(도 7i의 229)의 외부(즉, 분리 트렌치들(224))에 형성된 도전막이 제거된다. 이에 따라, 전극 영역들(도 7i의 229) 내에 전극들(227)이 형성될 수 있다. 결과적으로, 적층 구조체(ST)의 희생막들(도 7h의 226)이 전극들(227)로 대체될 수 있다. 분리 트렌치들(224)에 형성된 도전막이 제거되어 기판(210)이 노출될 수 있다. 노출된 기판(210)에 제2 도전형의 불순물 이온이 고농도로 제공되어 공통 소스 영역들(CSR)이 형성될 수 있다.
도 5 및 7k를 참조하면, 분리 트렌치들(224)을 채우는 공통 소스 구조체들(CSS)이 형성될 수 있다. 공통 소스 구조체들(CSS)은 측벽 절연 스페이서(SP)와 공통 소스 플러그(CSPLG)를 포함할 수 있다. 측벽 절연 스페이서(SP)는 실리콘 산화막 또는 실리콘 질화막을 증착하고, 이를 이방성 식각하는 공정에 의하여 형성될 수 있다. 공통 소스 플러그(CSPLG)는 측벽 절연 스페이서(SP) 사이를 채우며 형성될 수 있으며, 예를 들어 화학적 기상 증착법(CVD)을 통해 형성될 수 있다. 공통 소스 플러그(CSPLG)는 금속(예를 들어, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들어, 질화티타늄 또는 질화탄탈늄) 및 전이 금속(예를 들어, 티타늄 또는 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있으며, 공통 소스 영역(CSR)과 전기적으로 연결될 수 있다.
도 5 및 7l을 참조하면, 적층 구조체(ST), 제1 층간 절연막(230), 및 제2 층간 절연막(232) 상에 제1 캐핑 절연막(242)을 형성할 수 있다. 제1 캐핑 절연막(242)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 질산화막 중 적어도 하나를 포함할 수 있다. 또한, 전극 절연막들(225), 제1 층간 절연막(230), 제2 층간 절연막(232), 및 제1 캐핑 절연막(242)을 관통하여 각각의 전극들(227)의 단부의 상면을 노출하는 콘택 홀들(CH)이 형성될 수 있다. 콘택 홀들(CH)을 형성하는 것은 전극들(227)보다 전극 절연막들(225), 제1 층간 절연막(230), 제2 층간 절연막(232), 및 제1 캐핑 절연막(242)에 대하여 더 빠른 식각 속도를 가지는 건식 식각(dry etching)을 수행하는 것을 포함할 수 있다.
도 5 및 7m을 참조하면, 콘택 홀들(240)을 채우는 콘택들(240)이 형성될 수 있다. 콘택들(240)은 전극 절연막들(225), 제1 층간 절연막(230), 제2 층간 절연막(232), 제1 캐핑 절연막(242)을 관통하여 각각의 전극들(227)과 전기적으로 연결될 수 있다. 콘택들(240)은, 예를 들어, 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 및/또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄) 중에서 적어도 하나를 포함할 수 있다.
도 5 및 6을 다시 참조하면, 제1 캐핑 절연막(232) 상에, 콘택들(240)에 접속되는 제1 패드들(PAD1)이 형성될 수 있다.
이어서, 제1 패드들(PAD1)을 덮는 제2 캐핑 절연막(250)이 형성될 수 있다. 제2 캐핑 절연막(250)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 질산화막 중 적어도 하나를 포함할 수 있다. 제1 및 제2 캐핑 절연막들(242, 250)을 관통하여 활성 기둥(AP)과 전기적으로 연결되는 제2 패드들(PAD2)이 형성될 수 있다.
그 후, 제2 캐핑 절연막(250)을 덮는 제3 캐핑 절연막(260)이 형성될 수 있다. 또한, 제3 캐핑 절연막(260)을 관통하여 제2 패드들(PAD2)과 전기적으로 연결되는 비트 라인 플러그들(BPLG)이 형성될 수 있다. 비트 라인들(BL)이 비트 라인 플러그들(BPLG) 상에 형성되어 비트 라인 플러그들(BPLG)을 제2 방향(D2)으로 연결할 수 있다. 비트 라인들(BL) 및 비트 라인 플러그들(BPLG)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 및/또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄) 중에서 적어도 하나를 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 의하면, 계단식 구조를 갖는 적층 구조체 상에 측면 스텝 커버리지가 낮은 증착 공정을 통해 제1 층간 절연막을 형성하고, 제1 층간 절연막 상에 측면 스텝 커버리지가 높은 증착 공정을 통해 제2 층간 절연막을 형성한다. 제1 층간 절연막은, 측면 스텝 커버리지가 낮은 증착 공정에 의해 형성되어, 상면과 측면이 이루는 각도가 둔각인 계단부들을 포함하는 계단식 구조를 가질 수 있다. 이러한 제1 층간 절연막 상에 제2 층간 절연막이 형성되기 때문에 커스핑은 방지될 수 있다. 따라서, 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 의하면, 신뢰성 및 수율이 향상될 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 소자의 단면도로서, 도 5 및 6을 참조하여 설명한 반도체 소자의 소자 영역(도 5 및 6의 DR)에 대응되는 부분을 도시한 것이다.
도 8을 참조하면, 본 발명의 실시예들에 따른 반도체 장치(300)는 기판(310), 기판(310) 상의 비트 라인들(BL), 기판(310)과 비트 라인들(BL) 사이의 적층 구조체들(ST), 적층 구조체들(ST)과 비트 라인들(BL) 사이의 공통 소스 라인(CSL), 및 적층 구조체들(ST)을 관통하는 수직 채널 구조체들(VCS)을 포함할 수 있다. 적층 구조체들(ST)은 차례로 적층된 복수개의 계단층들(320)을 포함할 수 있다. 각각의 계단층들(320)은 차례로 적층된 전극(327) 및 전극 절연막(325)을 포함할 수 있다. 기판(310)과 가장 가깝게 배치되는 계단층(320)은 전극(327)과 기판(310) 사이에 하나의 전극 절연막(325)을 더 포함할 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장되는 분리 트렌치들(324)에 의하여, 제1 방향에 교차하는(예를 들어, 직교하는) 제2 방향(D2)으로 서로 이격될 수 있다. 전극들(327)은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다. 전극 절연막들(325)은 실리콘 산화막일 수 있다.
전극들(327)은 기판(310) 상에 차례로 수직적으로(제3 방향, D3) 적층될 수 있다. 전극들(327)은 스트링 선택 라인(SSL), 워드 라인들(WL), 및 접지 선택 라인(GSL)을 포함할 수 있다. 스트링 선택 라인(SSL)은 워드 라인들(WL)과 비트 라인들(BL) 사이에 배치될 수 있다. 접지 선택 라인(GSL)은 워드 라인들(WL)과 공통 소스 라인(CSL) 사이에 배치될 수 있다. 워드 라인들(WL)은 기판(310) 상에 기판에 수직한 방향으로 적층될 수 있다. 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 워드 라인들(WL) 상에 배치될 수 있다. 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)은 분리 트렌치(324)에 의하여 제2 방향(D2)으로 서로 이격될 수 있다. 워드 라인들(WL)은 기판(310)과 스트링 선택 라인(SSL) 사이에 배치되는 상부 워드 라인들(WL1), 및 기판(310)과 접지 선택 라인(GSL) 사이에 배치되는 하부 워드 라인들(WL2)을 포함할 수 있다. 상부 워드 라인들(WL1)과 하부 워드 라인들(WL2)은 분리 트렌치(324)에 의하여 제2 방향(D2)으로 서로 이격될 수 있다.
스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이, 및 상부 워드 라인들(WL1)과 하부 워드 라인들(WL2) 사이에 소자 분리 패턴(DSP)이 제공될 수 있다. 소자 분리 패턴(DSP)은 제1 방향(D1)으로 연장되는 라인 형태일 수 있다. 소자 분리 패턴(DSP)은 분리 트렌치(324)를 채우는 실리콘 산화막, 실리콘 질화막, 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
복수개의 활성 기둥들(AP)은 적층 구조체(ST)를 관통할 수 있다. 활성 기둥들(AP)은 평면적 관점에서 제1 방향(D1)을 따라 배열될 수 있다.
활성 기둥(AP)은 비트 라인들(BL)과 공통 소스 라인(CSL)을 연결할 수 있다. 적층 구조체들(ST)과 비트 라인들(BL) 사이에, 이들 사이의 전기적 연결을 위한 비트 라인 플러그들(PLG) 및 패드(PAD)가 더 배치될 수 있다.
활성 기둥들(AP)의 각각은 적층 구조체들(ST)을 관통하는 수직 부분들(VP) 및 적층 구조체들(ST) 아래에서 수직 부분들(VP)을 연결하는 수평 부분(HP)을 포함할 수 있다. 수직 부분들(VP)은 적층 구조체(ST)를 관통하는 수직 홀들(323) 내에 제공될 수 있다. 수평 부분(HP)은 기판(310) 상부의 수평 리세스부(RC) 내에 제공될 수 있다. 수직 부분들(VP) 중의 하나는 공통 소스 라인(CSL)에 연결되고, 한 쌍의 수직 부분들(VP) 중의 다른 하나는 비트 라인들(BL) 중 대응하는 비트라인(BL)에 연결될 수 있다. 수평 부분(HP)은 기판(310)과 적층 구조체(ST) 사이에 제공되어 한 쌍의 수직 부분들(VP)을 연결할 수 있다.
예를 들면, 활성 기둥들(AP)의 각각에 있어서, 수직 부분들(VP)은 상부 워드 라인들(WL1)과 스트링 선택 라인(SSL)을 관통하는 제1 수직 부분(VP1), 및 하부 워드 라인들(WL2)과 접지 선택 라인(GSL)을 관통하는 제2 수직 부분(VP2)을 포함할 수 있다. 제1 수직 부분(VP1)은 비트 라인들(BL) 중 대응하는 비트라인(BL)에 연결되고, 제2 수직 부분(VP2)은 공통 소스 라인(CSL)에 연결될 수 있다. 수평 부분(HP)은 상부 워드 라인들(WL1)의 아래에서 하부 워드 라인들(WL2)의 아래로 연장되어 제1 수직 부분(VP1) 및 제2 수직 부분(VP2)을 연결할 수 있다.
활성 기둥들(AP)과 전극들(327)사이에 데이터 저장막(DS)이 제공될 수 있다. 게이트 절연막(GOX)이 활성 기둥들(AP)과 기판(310) 사이에 제공될 수 있다. 게이트 절연막(GOX)은 실리콘 산화막일 수 있다.
제1 방향(D1)으로 연장된 적층 구조체(ST)는 도 5 및 6을 참조하여 설명한 연결 영역(도 5 및 6의 CR 참조) 상에 형성된 구조와 실질적으로 동일한 구조를 갖도록 형성될 수 있다. 기판(310)에서 멀어질수록 계단층들(320)의 각각의 제1 방향(D1)으로의 길이가 짧을 수 있다. 다시 말해, 적층 구조체(ST)는 연결 영역에서 계단식 구조를 가질 수 있다. 이에 따라, 각각의 계단층들(320)은 그 위에(thereon) 위치한 다른 계단층(320)에 의해 노출되는 단부(미도시)를 가질 수 있다. 일부 실시예들에 따르면, 일 계단층(320)의 단부의 상면과 상기 일 계단층(320)의 바로 위에 위치한 다른 계단층(320)의 측면이 이루는 각도(미도시)는 85° 내지 95°일 수 있다. 다른 실시예들에 따르면, 일 계단층(320)의 단부의 상면과 상기 일 계단층(320)의 바로 위에 위치한 다른 계단층(320)의 측면이 이루는 각도는 실질적으로 직각일 수 있다.
제1 층간 절연막(미도시)은 도 5 및 6을 참조하여 설명한 제1 층간 절연막(도 5 및 6의 230)과 실질적으로 동일할 수 있다. 제1 층간 절연막은 연결 영역(미도시)에서 복수개의 계단층들(320)의 단부들(미도시)을 덮을 수 있다. 제1 층간 절연막은 서로 다른 레벨을 가지며, 서로 수직적으로 중첩되지 않는 복수개의 상면들(미도시) 및 서로 인접한 상면들을 잇는 복수개의 경사면들(미도시)을 포함할 수 있다. 예를 들면, 제1 층간 절연막은 복수의 계단부들(미도시)을 가질 수 있다. 계단부들의 각각은 일 상면, 상기 일 상면보다 높은 레벨에 위치한 다른 상면, 및 상기 일 상면과 상기 다른 상면을 잇는 경사면을 포함할 수 있다. 상면들은 계단층들(320)의 단부들의 상면 상에 각각 위치하여 계단층들(320)의 단부들에 각각 수직적으로 대응할 수 있다. 상면들은 기판(310)의 상면에 대해 경사질 수 있다. 경사면들은 계단층들(320)의 측면들에 수평적으로 대응되도록 위치할 수 있다. 일 상면 및 상기 일 상면에 인접하는 경사면이 이루는 각도(미도시)는 일 계단층(320)의 단부의 상면과 상기 일 계단층(320)의 바로 위에 위치한 다른 계단층(320)의 측면이 이루는 각도(미도시)보다 클 수 있다. 예를 들어, 일 상면 및 상기 일 상면에 인접하는 경사면이 이루는 각도는 둔각일 수 있다. 일부 실시예들에 따르면, 일 상면 및 상기 일 상면에 인접하는 경사면이 이루는 각도는 100° 내지 150°일 수 있다. 다른 실시예들에 따르면, 일 상면 및 상기 일 상면에 인접하는 경사면이 이루는 각도는 110° 내지 150°일 수 있다.
제2 층간 절연막(미도시)은 도 5 및 6을 참조하여 설명한 제2 층간 절연막(도 5 및 6의 232)과 실질적으로 동일할 수 있다.
콘택들(미도시)은 도 5 및 6을 참조하여 설명한 콘택들(도 5 및 6의 240)과 실질적으로 동일할 수 있다. 콘택들은 전극 절연막(325), 제1 층간 절연막(미도시), 제2 층간 절연막(미도시), 제1 캐핑 절연막(미도시)을 수직으로 관통하여 전극들(327)에 각각 전기적으로 연결될 수 있다.
도 9는 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
도 9를 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 기억 장치(1130, memory device)는 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 10는 본 발명의 실시예들에 따라 형성된 반도체 소자를 구비하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 10을 참조하면, 메모리 시스템(1200)은 기억 장치(1210)를 포함한다. 기억 장치(1210)는 전술한 실시예들에 개시된 반도체 소자를 포함할 수 있다. 또한, 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치 등)를 더 포함할 수 있다. 메모리 카드(1200)는 호스트(Host)와 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
메모리 컨트롤러(1220)는 메모리 시스템의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 메모리 컨트롤러(1220)는 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(1225)는 메모리 컨트롤러(1220)와 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 에러 정정 블록(1224)은 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 메모리 시스템(1200)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 시스템(1200)은 휴대용 데이터 저장 카드로 사용될 수 있다. 예를 들면, 메모리 시스템(1200)은 메모리 카드(1200), 또는 SSD(Solid State Drive)일 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 배치되며, 계단식 구조를 가지는 적층 구조체를 형성하고;
    상기 적층 구조체를 덮으며, 제1 상면, 상기 제1 상면보다 높은 레벨에 위치한 제2 상면, 및 상기 제1 상면과 상기 제2 상면을 잇는 경사면으로 구성된 적어도 하나의 계단부를 가지는 제1 층간 절연막을 형성하고; 그리고
    상기 제1 층간 절연막을 덮는 제2 층간 절연막을 형성하는 것을 포함하되,
    상기 제1 상면과 상기 경사면이 이루는 각도는 제1 각도로 정의되고, 상기 제1 각도는 둔각인 반도체 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 적층 구조체는 복수의 계단층들을 포함하도록 형성되고, 상기 계단층들은 적어도 차례로 적층된 제1 계단층 및 제2 계단층을 포함하고,
    상기 제1 계단층은 상기 제2 계단층에 의해 노출되는 단부를 가지고, 상기 제2 계단층은 상기 제1 계단층의 상기 단부에 인접하는 측면을 가지며,
    상기 제1 계단층의 상기 단부의 상면과 상기 제2 계단층의 상기 측면이 이루는 각도는 제2 각도로 정의되되, 상기 제2 각도는 상기 제1 각도보다 작은 반도체 소자의 제조 방법.
  3. 제1 항에 있어서,
    상기 제1 상면 및 상기 제2 상면은 상기 기판의 상면에 대해 경사진 반도체 소자의 제조 방법.
  4. 제1 항에 있어서,
    상기 제1 각도는 100° 내지 150°인 반도체 소자의 제조 방법.
  5. 제2 항에 있어서,
    상기 기판은 소자 영역 및 연결 영역을 포함하며,
    상기 제1 계단층 및 상기 제2 계단층은 상기 소자 영역 및 상기 연결 영역 상에 형성되고,
    상기 적층 구조체는 상기 연결 영역에서 상기 계단식 구조를 가지며,
    상기 소자 영역에서 상기 제1 계단층 및 상기 제2 계단층을 관통하는 수직 채널 구조체를 형성하는 것을 더 포함하는 반도체 소자.
  6. 제5 항에 있어서,
    상기 제1 계단층은 차례로 적층된 제1 전극 및 제1 전극 절연막을 포함하고,
    상기 제2 계단층은 차례로 적층된 제2 전극 및 제2 전극 절연막을 포함하며,
    상기 연결 영역에서, 상기 제1 층간 절연막, 상기 제2 층간 절연막, 및 상기 제1 전극 절연막을 관통하여 상기 제1 전극에 전기적으로 연결되는 제1 콘택; 및
    상기 제1 층간 절연막, 상기 제2 층간 절연막, 및 상기 제2 전극 절연막을 관통하여 상기 제2 전극에 전기적으로 연결되는 제2 콘택을 더 포함하는 반도체 소자.
  7. 기판 상에 계단식 구조를 가지며, 복수의 계단층을 포함하는 적층 구조체를 형성하고;
    상기 적층 구조체를 덮는 제1 층간 절연막을 형성하고; 그리고
    상기 제1 층간 절연막을 덮는 제2 층간 절연막을 형성하는 것을 포함하되,
    상기 제1 및 제2 층간 절연막은 동일 물질로 형성되고,
    상기 제1 층간 절연막을 형성하는 것은 측면 스텝 커버리지(side step coverage)가 50% 이하인 증착 공정을 수행하는 것을 포함하는 반도체 소자의 제조 방법.
  8. 제7 항에 있어서,
    상기 제1 층간 절연막을 형성하는 것은 반응 기체로 실란(silane, SiH4)을 이용하는 고밀도 플라즈마 화학 기상 증착 공정을 수행하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 제7 항에 있어서,
    상기 제2 층간 절연막을 형성하는 것은 상기 제1 층간 절연막을 형성하는 증착 공정보다 측면 스텝 커버리지가 높은 증착 공정을 수행하는 것을 포함하는 반도체 소자의 제조 방법.
  10. 제9 항에 있어서,
    상기 제2 층간 절연막을 형성하는 것은 반응 기체로 테트라에톡시실란(tetraethoxysilane: TEOS)을 이용하는 플라즈마 강화 화학 기상 증착 공정을 수행하는 것을 포함하는 반도체 소자의 제조 방법.
KR1020150020259A 2015-02-10 2015-02-10 반도체 소자 및 그 제조 방법 KR102270101B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150020259A KR102270101B1 (ko) 2015-02-10 2015-02-10 반도체 소자 및 그 제조 방법
US14/963,803 US9780113B2 (en) 2015-02-10 2015-12-09 Method for fabricating semiconductor device including a first ILD with sloped surface on a stacked structure and a second ILD on the first ILD

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150020259A KR102270101B1 (ko) 2015-02-10 2015-02-10 반도체 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20160098658A true KR20160098658A (ko) 2016-08-19
KR102270101B1 KR102270101B1 (ko) 2021-06-29

Family

ID=56567031

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150020259A KR102270101B1 (ko) 2015-02-10 2015-02-10 반도체 소자 및 그 제조 방법

Country Status (2)

Country Link
US (1) US9780113B2 (ko)
KR (1) KR102270101B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10199388B2 (en) 2015-08-27 2019-02-05 Applied Mateerials, Inc. VNAND tensile thick TEOS oxide
KR102424875B1 (ko) * 2017-07-03 2022-07-26 삼성전자주식회사 반도체 소자
KR102632482B1 (ko) 2018-04-09 2024-02-02 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US11211390B2 (en) * 2018-10-11 2021-12-28 International Business Machines Corporation Staircase patterning for 3D NAND devices
DE112021007541T5 (de) * 2021-04-20 2024-02-15 Xiamen San'an Optoelectronics Co., Ltd. Leuchtdioden-Chip

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010027870A (ja) * 2008-07-18 2010-02-04 Toshiba Corp 半導体記憶装置及びその製造方法
KR101044019B1 (ko) * 2009-06-30 2011-06-24 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 제조방법
US20110272745A1 (en) * 2006-09-21 2011-11-10 Kabushiki Kaisha Toshiba Semiconductor memory and method of manufacturing the same
KR20120026881A (ko) * 2010-09-10 2012-03-20 삼성전자주식회사 3차원 반도체 기억 소자
JP2014042029A (ja) * 2012-08-22 2014-03-06 Samsung Electronics Co Ltd ３次元半導体装置
US20140183756A1 (en) * 2013-01-02 2014-07-03 Sung-Min Hwang Three-dimensional semiconductor device

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0497541A1 (en) * 1991-01-28 1992-08-05 Kawasaki Steel Corporation Semiconductor device with a borophosphosilicate glass and method of manufacturing the same
JP3651689B2 (ja) 1993-05-28 2005-05-25 株式会社東芝 Ｎａｎｄ型不揮発性半導体記憶装置及びその製造方法
JP3620520B2 (ja) 2002-07-05 2005-02-16 松下電器産業株式会社 半導体装置の製造方法
KR100497206B1 (ko) 2002-12-24 2005-06-28 동부아남반도체 주식회사 반도체 소자의 층간 절연막 평탄화 방법
KR100819001B1 (ko) 2006-10-23 2008-04-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
JP5305980B2 (ja) 2009-02-25 2013-10-02 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2011035237A (ja) * 2009-08-04 2011-02-17 Toshiba Corp 半導体装置の製造方法及び半導体装置
KR20110015338A (ko) 2009-08-07 2011-02-15 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 제조 방법
KR101585616B1 (ko) 2009-12-16 2016-01-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
KR20120047325A (ko) * 2010-11-01 2012-05-11 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101744127B1 (ko) 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
KR101778286B1 (ko) 2011-01-03 2017-09-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법
KR20130036947A (ko) 2011-10-05 2013-04-15 에스케이하이닉스 주식회사 반도체 소자 및 그 형성 방법
KR101848244B1 (ko) 2011-12-13 2018-05-29 한국전자통신연구원 계단형 게이트 전극을 포함하는 반도체 소자 및 그 제조 방법
KR102030485B1 (ko) 2012-08-29 2019-10-11 에스케이하이닉스 주식회사 계단형의 반도체 메모리 소자 및 그 제조방법
KR102168189B1 (ko) * 2014-03-07 2020-10-21 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110272745A1 (en) * 2006-09-21 2011-11-10 Kabushiki Kaisha Toshiba Semiconductor memory and method of manufacturing the same
JP2010027870A (ja) * 2008-07-18 2010-02-04 Toshiba Corp 半導体記憶装置及びその製造方法
KR101044019B1 (ko) * 2009-06-30 2011-06-24 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 제조방법
KR20120026881A (ko) * 2010-09-10 2012-03-20 삼성전자주식회사 3차원 반도체 기억 소자
JP2014042029A (ja) * 2012-08-22 2014-03-06 Samsung Electronics Co Ltd ３次元半導体装置
US20140183756A1 (en) * 2013-01-02 2014-07-03 Sung-Min Hwang Three-dimensional semiconductor device

Also Published As

Publication number Publication date
US20160233232A1 (en) 2016-08-11
US9780113B2 (en) 2017-10-03
KR102270101B1 (ko) 2021-06-29

Similar Documents

Publication Publication Date Title
KR102307633B1 (ko) 반도체 소자 및 그 제조 방법
US8921918B2 (en) Three-dimensional semiconductor devices
US10998330B2 (en) Semiconductor device having a peripheral active pattern and method of manufacturing the same
US9379134B2 (en) Semiconductor memory devices having increased distance between gate electrodes and epitaxial patterns and methods of fabricating the same
KR102015578B1 (ko) 불휘발성 메모리 장치 및 그 형성방법
CN107611125B (zh) 半导体器件及其制造方法
KR102321739B1 (ko) 반도체 장치 및 그 제조 방법
KR20160060850A (ko) 메모리 장치 및 그 형성방법
US8872253B2 (en) Semiconductor memory devices
KR102264675B1 (ko) 반도체 장치 및 그 형성방법
KR102409748B1 (ko) 반도체 장치 및 그 제조 방법
KR20160012298A (ko) 반도체 장치 및 그 제조 방법
KR20160139119A (ko) 반도체 장치
KR20160020019A (ko) 반도체 장치 및 그 제조 방법
KR20140024632A (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
KR20110129254A (ko) 3차원 반도체 메모리 장치
KR102270101B1 (ko) 반도체 소자 및 그 제조 방법
KR20150033998A (ko) 반도체 장치 및 그 제조 방법
KR20160118114A (ko) 반도체 메모리 장치 및 이의 제조 방법
KR20190058011A (ko) 반도체 소자
KR20170012758A (ko) 반도체 장치 및 그 제조 방법
KR20140033938A (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
KR20150055189A (ko) 반도체 장치 및 그 제조 방법
KR101745647B1 (ko) 반도체 메모리 장치
KR101660483B1 (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant