KR20160094092A - 적층 세라믹 전자 제품 및 그 제조 방법 - Google Patents

적층 세라믹 전자 제품 및 그 제조 방법 Download PDF

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Abstract

적층 세라믹 전자 부품이 제공된다. 이 적층 세라믹 전자 부품은 유전체층들을 포함하는 세라믹 본체, 세라믹 본체 내에서 유전체층을 사이에 두고 서로 대향하게 적층되되, 세라믹 본체의 제 1 측면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 1 내부 전극군 및 제 1 측면에 대향하는 제 2 측면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 2 내부 전극군, 및 세라믹 본체는 제 1 내부 전극군 및 제 2 내부 전극군이 중첩하는 중첩 영역 및 중첩 영역의 양 말단들의 마진 영역을 가지되, 마진 영역에 점 형태로 구비된 더미 전극 패턴들을 포함한다.

Description

적층 세라믹 전자 제품 및 그 제조 방법{Multi-Layer Ceramic Electronic Component and Method of Fabricating the Same}
본 발명은 적층 세라믹 전자 제품 및 그 제조 방법에 관한 것으로, 더 구체적으로 신뢰성이 저하되는 것을 방지할 수 있는 적층 세라믹 전자 제품 및 그 제조 방법에 관한 것이다.
최근 들어, 각종 통신 장치 또는 표시 장치 등과 같은 정보통신 기술(Information Technology : IT) 장치의 소형화 및 박형화가 가속화되고 있다. 따라서, 이러한 정보통신 기술 장치에 채용되는 변압기(transformer), 인덕터(inductor), 커패시터(capacitor), 트랜지스터(transistor) 등과 같은 각종 전자 부품들을 소형화, 박형화 및 대용량화하기 위한 연구가 지속적으로 이루어지고 있다.
특히, 적층 세라믹 커패시터(Multi-Layer Ceramic Capacitor : MLCC)의 소형화, 박형화 및 대용량화가 요구되고 있는 실정이다. 대용량의 적층 세라믹 커패시터를 개발함에 있어 중요하게 고려해야 할 사항은 용량 구현 여부와 더불어 전압 인가에 따른 높은 신뢰성을 확보하는 것이다.
일반적으로 적층 세라믹 커패시터의 신뢰성은 고온 절연 저항(hot insulation resistance) 특성 및 내습 절연 저항(humid insulation resistance) 특성의 평가 결과로부터 결정된다.
고온 절연 저항 특성은 주로 사용되는 물질적 측면(예를 들면, 커패시터를 구성하는 유전체, 내부 전극의 열화 특성 또는/및 미세 구조 불량 등)에 의해 좌우된다.
한편, 내습 절연 저항 특성은 구조적 측면(예를 들면, 압착 또는 절단 공정에서 발생하는 기공이나 층들 사이의 박리(delamination), 소성 또는 소결 공정이 수행된 후에 발생하는 내부 전극의 미도포 영역이나, 층들 사이에서 발생하기 쉬운 갈라짐(crack) 등과 같은 구조적 결함 및 외부 전극 내의 기공(pore)에 의존하여 나타난다.
본 발명이 해결하고자 하는 과제는 잔탄 분해를 개선하는 동시에 마진 영역의 함몰을 개선하여 신뢰성이 저하되는 것을 방지할 수 있는 적층 세라믹 전자 제품을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 잔탄 분해를 개선하는 동시에 마진 영역의 함몰을 개선하여 신뢰성이 저하되는 것을 방지할 수 있는 적층 세라믹 전자 제품의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에 언급한 과제들에 제한되지 않으면, 언급되지 않는 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 과제를 달성하기 위하여, 본 발명은 적층 세라믹 전자 부품을 제공한다. 이 적층 세라믹 전자 부품은 유전체층들을 포함하는 세라믹 본체, 세라믹 본체 내에서 유전체층을 사이에 두고 서로 대향하게 적층되되, 세라믹 본체의 제 1 측면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 1 내부 전극군 및 제 1 측면에 대향하는 제 2 측면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 2 내부 전극군, 및 세라믹 본체는 제 1 내부 전극군 및 제 2 내부 전극군이 중첩하는 중첩 영역 및 중첩 영역의 양 말단들의 마진 영역을 가지되, 마진 영역에 점 형태로 구비된 더미 전극 패턴들을 포함할 수 있다.
유전체층은 세라믹 물질을 포함할 수 있다.
복수의 내부 전극들은 니켈을 포함할 수 있다.
더미 전극 패턴들은 복수의 내부 전극들과 동일한 물질을 포함할 수 있다.
더미 전극 패턴들은 마진 영역의 유전체층의 5 % 정도의 면적을 차지할 수 있다. 더미 전극 패턴들은 마진 영역의 유전체층에 대해 7 wt% 정도의 중량비를 가질 수 있다.
세라믹 본체는 용량 형성부인 활성 영역과 내부 전극들의 적층 방향인 활성 영역의 상부면 및 상부면에 대향하는 하부면에 구비되는 용량 비형성부인 커버 영역을 포함할 수 있다.
적층 세라믹 전자 부품은 제 1 내부 전극군과 전기적으로 연결되는 제 1 외부 전극 및 제 2 내부 전극군과 전기적으로 연결되는 제 2 외부 전극을 더 포함할 수 있다.
또한, 상기한 다른 과제를 달성하기 위하여, 본 발명은 적층 세라믹 전자 부품의 제조 방법을 제공한다. 이 방법은 내부에 유전체층을 사이에 두고 서로 대향하게 적층된 복수의 내부 전극들을 포함하되, 인접하는 내부 전극들이 중첩하는 중첩 영역 및 중첩 영역의 양 말단들의 마진 영역을 가지되, 마진 영역에 점 형태로 구비된 더미 전극 패턴들을 포함하는 적층 구조체를 준비하는 것, 및 적층 구조체를 소결하여 세라믹 본체를 형성하는 것을 포함할 수 있다.
유전체층은 세라믹 물질을 포함할 수 있다.
복수의 내부 전극들은 니켈을 포함할 수 있다.
더미 전극 패턴들은 점 인쇄 방법에 의해 구비될 수 있다.
더미 전극 패턴들은 복수의 내부 전극들과 동일한 물질을 포함할 수 있다.
더미 전극 패턴들은 마진 영역의 유전체층의 5 % 정도의 면적을 차지할 수 있다. 더미 전극 패턴들은 마진 영역의 유전체층에 대해 7 wt% 정도의 중량비를 가질 수 있다.
적층 구조체는 용량 형성부인 활성 영역과 내부 전극들의 적층 방향인 활성 영역의 상부면 및 상부면에 대향하는 하부면에 구비되는 용량 비형성부인 커버 영역을 더 포함할 수 있다.
복수의 내부 전극들은 복수의 내부 전극들의 적층 방향에 대해 수직인 상기 세라믹 본체의 제 1 측면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 1 내부 전극군 및 제 1 측면에 대향하는 제 2 측면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 2 내부 전극군을 포함할 수 있다. 이 방법은 제 1 내부 전극군에 전기적으로 연결되는 제 1 외부 전극을 형성하는 것 및 제 2 내부 전극군에 전기적으로 연결되는 제 2 외부 전극을 형성하는 것을 더 포함할 수 있다.
상술한 바와 같이, 본 발명의 과제의 해결 수단에 따르면 서로 인접하는 내부 전극들이 중첩하지 않는 마진 영역에 점 형태의 더미 전극 패턴들이 구비됨으로써, 세라믹 본체 내의 잔탄 분해를 개선하는 동시에 마진 영역의 함몰을 개선하여 적층 세라믹 전자 부품의 신뢰성이 저하되는 것을 방지할 수 있다. 이에 따라, 신뢰성이 저하되는 것을 방지할 수 있는 적층 세라믹 전자 부품이 제공될 수 있다.
또한, 본 발명의 과제의 해결 수단에 따르면 서로 인접하는 내부 전극들이 중첩하지 않는 마진 영역에 점 형태의 더미 전극 패턴들이 형성됨으로써, 세라믹 본체 내의 잔탄 분해를 개선하는 동시에 마진 영역의 함몰을 개선하여 적층 세라믹 전자 부품의 신뢰성이 저하되는 것을 방지할 수 있다. 이에 따라, 신뢰성이 저하되는 것을 방지할 수 있는 적층 세라믹 전자 부품의 제조 방법이 제공될 수 있다.
도 1은 본 발명의 실시예에 따른 적층 세라믹 전자 부품 및 그 제조 방법을 설명하기 위한 개략적인 입체도이다.
도 2는 도 1의 Ⅰ-Ⅰ' 선을 따라 절단한 단면도이다.
도 3은 본 발명의 실시예에 따른 적층 세라믹 전자 부품의 일부를 설명하기 위해 도 2의 'X' 부분을 확대한 단면도이다.
도 4 및 도 5는 본 발명의 실시예에 따른 적층 세라믹 전자 부품의 다른 일부를 설명하기 위한 사진들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술 되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 이에 더하여, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
하나의 구성 요소(element)가 다른 구성 요소와 '접속된(connected to)' 또는 '결합한(coupled to)'이라고 지칭되는 것은, 다른 구성 요소와 직접적으로 연결된 또는 결합한 경우, 또는 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 하나의 구성 요소가 다른 구성 요소와 '직접적으로 접속된(directly connected to)' 또는 '직접적으로 결합한(directly coupled to)'으로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템(item)들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '밑(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '밑(beneath)'으로 기술된 소자는 다른 소자의 '위(above)'에 놓일 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나(rounded) 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예에 따른 적층 세라믹 전자 부품을 설명하기 위한 개략적인 입체도이고, 도 2는 도 1의 Ⅰ-Ⅰ' 선을 따라 절단한 단면도이고, 그리고 도 3은 본 발명의 실시예에 따른 적층 세라믹 전자 부품의 일부를 설명하기 위해 도 2의 'X' 부분을 확대한 단면도이다.
도 1 내지 도 3을 참조하면, 적층 세라믹 전자 부품은 유전체층들(112)을 포함하는 세라믹 본체(110), 세라믹 본체(110) 내에서 유전체층(112)을 사이에 두고 서로 대향하게 적층된 복수의 내부 전극들(114 및 116), 복수의 내부 전극들(114 및 116)과 전기적으로 연결되는 외부 전극들(122 및 124) 및 복수의 내부 전극들(114 및 116)이 중첩하지 않는 마진(margin) 영역(M)에 구비된 더미(dummy) 전극 패턴(pattern)들(114d 및 116d)을 포함할 수 있다.
본 발명의 실시예에 따른 적층 세라믹 전자 부품은 적층 세라믹 커패시터를 예로 들어 설명되지만, 이에 한정되는 것은 아니다. 본 발명의 실시예에 따른 적층 세라믹 전자 부품은 내부 전극층들의 구조를 달리하는 것에 의해 인덕터, 서미스터(thermistor) 등과 같은 다른 전자 부품의 기능을 수행할 수 있다.
본 발명의 실시예에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L 방향', '폭 방향'은 'W 방향', 그리고 '두께 방향'은 'T 방향'으로 정의될 수 있다. 여기서 '두께 방향'은 복수의 내부 전극들(114 및 116)의 '적층 방향'과 동일한 개념으로 사용된다.
유전체층(112)은 충분한 정전 용량을 얻을 수 있는 물질을 포함할 수 있다. 즉, 유전체층(112)은 세라믹 물질을 포함할 수 있지만, 이에 한정되는 것은 아니다. 바람직하게는, 본 발명의 실시예에 따른 유전체층(112)은 세라믹 분말, 세라믹 첨가제, 유기 용제, 가소제, 결합제 또는 분산제 등을 포함할 수 있다.
복수의 내부 전극들(114 및 116)은 유전체층(112)을 사이에 두고 서로 대향하게 적층될 수 있다. 복수의 내부 전극들(114 및 116)은 세라믹 본체(110)의 제 1 측면으로 각각의 말단이 노출된 복수의 내부 전극들(114)로 구성된 제 1 내부 전극군 및 제 1 측면에 대향하는 제 2 측면으로 각각의 말단이 노출된 복수의 내부 전극들(116)로 구성된 제 2 내부 전극군을 포함할 수 있다. 복수의 내부 전극들(114 및 116)은 도전성 물질을 포함할 수 있다. 도전성 물질은 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni), 구리(Cu) 또는 이들의 조합 중에서 선택된 하나의 물질을 포함할 수 있다. 바람직하게는, 본 발명의 실시예에 따른 복수의 내부 전극들(114 및 116)은 니켈을 포함할 수 있다.
외부 전극들(122 및 124)은 세라믹 본체(110)의 제 1 측면으로 각각의 말단이 노출되는 복수의 내부 전극들(114)로 구성된 제 1 내부 전극군과 전기적으로 연결되는 제 1 외부 전극(122) 및 세라믹 본체(110)의 제 2 측면으로 각각의 말단이 노출되는 복수의 내부 전극들(116)로 구성된 제 2 내부 전극군과 전기적으로 연결되는 제 2 외부 전극(124)을 포함할 수 있다.
세라믹 본체(110)는 인접하는 내부 전극들(114 및 116)이 중첩하는 중첩(overlap) 영역(O) 및 중첩 영역(O)의 양 말단들 각각의 마진 영역들(M)을 가질 수 있다. 마진 영역들(M)에는 점 형태의 더미 전극 패턴들(114d 및 116d)이 구비될 수 있다. 더미 전극 패턴들(114d 및 116d)은 복수의 내부 전극들(114 및 116)과 동일한 물질을 포함할 수 있다. 즉, 본 발명의 실시예에 따른 더미 전극 패턴들(114d 및 116d)은 니켈을 포함할 수 있다. 점(dot) 형태의 더미 전극 패턴들(114d 및 116d)은 점 인쇄 방법에 의해 마진 영역(M)에 구비될 수 있다. 동일 레벨(level)에 있는 내부 전극(114 또는 116) 및 더미 전극 패턴들(114d 또는 116d)은 서로 다른 공정에 의해 형성되거나, 또는 하나의 공정에 의해 형성될 수도 있다.
더미 전극 패턴들(114d 및 116d)은 아래의 화학식 1과 같은 니켈의 촉매 반응으로 세라믹 본체(110) 내의 잔탄(actual carbon)을 분해할 수 있다. 잔탄은 적층 세라믹 전자 부품의 충분한 전기적 특성 및 강도를 구현하기 위해서 제거되어야 한다.
[화학식 1]
NiO2 + C → Ni + CO2
세라믹 본체(110)를 제조하기 위한 가소 또는/및 소성의 고온 공정에서 내부 전극(114 또는 116) 또는 더미 전극 패턴(114d 또는 116d)의 촉매 반응에 의해 잔탄이 분해되어 발생한 이산화 탄소(CO2)는 유전체층(112)와 내부 전극(114 또는 116) 사이의 계면을 주요 통로로 하여 세라믹 본체(110)의 외부로 제거될 수 있다.
내부 전극들(114 및 116)이 형성되지 않는 마진 영역(M)에 내부 전극들(114 및 116) 및 외부 전극들(122 및 124)과 전기적으로 단락(short)되지 않도록 점 형태의 더미 전극 패턴들(114d 및 116d)이 구비됨으로써, 잔탄 분해 효과가 증대될 수 있는 동시에 잔탄이 분해되어 발생한 이산화 탄소의 제거될 수 있는 통로를 확보할 수 있다. 더미 전극 패턴들(114d 및 116d)은 마진 영역(M)의 유전체층(112)의 5 % 정도의 면적을 차지하도록 형성될 수 있다. 더미 전극 패턴들(114d 및 116d)은 마진 영역(M)의 유전체층(112)에 대해 7 wt% 정도의 중량비를 갖도록 형성될 수 있다.
또한, 세라믹 본체(110)는 용량 형성부인 활성(active) 영역(A)과 내부 전극들의 적층 방향인 T 방향에 해당하는 활성 영역(A)의 상부면 및 상부면에 대향하는 하부면에 구비되는 용량 비형성부인 커버(cover) 영역(C)을 포함할 수 있다. 즉, 용량 형성부인 활성 영역(A)은 세라믹 본체(110) 내에서 복수의 내부 전극들(114 및 116)이 적층된 영역을 의미할 수 있다.
도 4 및 도 5는 본 발명의 실시예에 따른 적층 세라믹 전자 부품의 다른 일부를 설명하기 위한 사진들이다.
도 4 및 도 5를 참조하면, 도 4는 내부 전극(도 2의 114 또는 116 참조)이 인쇄된 중첩 영역(도 2의 O 참조)에서의 시료에 대해 주사 전자 현미경(Scanning Electron Microscope : SEM)으로 분석한 사진이고, 그리고 도 5는 더미 전극 패턴들(도 2의 114d 또는 116d 참조)이 인쇄된 마진 영역(도 2의 M 참조)에서의 시료의 성분에 대해 분석한 사진이다.
도 4 및 도 5에서 보이는 것과 같이, 더미 전극 패턴들이 인쇄된 마진 영역에서의 커버리지, 다시 말해, 내부 전극 연결성은 5 % 정도이기 때문에, 더미 전극 패턴들은 내부 전극 및 외부 전극(도 2의 122 또는 124 참조)과 전기적으로 단락되지 않을 수 있다. 또한, 더미 전극 패턴들이 인쇄된 마진 영역의 유전체층(도 2의 112 참조)에 대해 7 wt% 정도의 중량비를 갖는 것을 알 수 있었다.
본 발명의 실시예에 따른 적층 세라믹 전자 부품은 점 형태의 더미 전극 패턴들이 서로 인접하는 내부 전극들이 중첩하지 않는 마진 영역에 구비됨으로써, 세라믹 본체 내의 잔탄 분해를 개선하는 동시에 마진 영역의 함몰을 개선하여 적층 세라믹 전자 부품의 신뢰성이 저하되는 것을 방지할 수 있다. 이에 따라, 신뢰성이 저하되는 것을 방지할 수 있는 적층 세라믹 전자 부품이 제공될 수 있다.
또한, 본 발명의 실시예에 따른 방법으로 제조된 적층 세라믹 전자 부품은 점 형태의 더미 전극 패턴들이 서로 인접하는 내부 전극들이 중첩하지 않는 마진 영역에 형성됨으로써, 세라믹 본체 내의 잔탄 분해를 개선하는 동시에 마진 영역의 함몰을 개선하여 적층 세라믹 전자 부품의 신뢰성이 저하되는 것을 방지할 수 있다. 이에 따라, 신뢰성이 저하되는 것을 방지할 수 있는 적층 세라믹 전자 부품의 제조 방법이 제공될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110 : 세라믹 본체
112 : 유전체층
114, 116 : 내부 전극
114d, 116d : 더미 전극 패턴
122, 124 : 외부 전극
A : 활성 영역
C : 커버 영역
M : 마진 영역
O : 중첩 영역

Claims (17)

  1. 유전체층들을 포함하는 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하게 적층되되, 상기 세라믹 본체의 제 1 면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 1 내부 전극군 및 상기 제 1 면에 대향하는 제 2 면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 2 내부 전극군; 및
    상기 세라믹 본체는 상기 제 1 내부 전극군 및 상기 제 2 내부 전극군이 중첩하는 중첩 영역 및 상기 중첩 영역의 양 말단들의 마진 영역을 가지되, 상기 마진 영역에 점 형태로 구비된 더미 전극 패턴들을 포함하는 적층 세라믹 전자 부품.
  2. 제 1항에 있어서,
    상기 유전체층은 세라믹 물질을 포함하는 적층 세라믹 전자 부품.
  3. 제 1항에 있어서,
    상기 복수의 내부 전극들은 니켈을 포함하는 적층 세라믹 전자 부품.
  4. 제 1항에 있어서,
    상기 더미 전극 패턴들은 상기 복수의 내부 전극들과 동일한 물질을 포함하는 적층 세라믹 전자 부품.
  5. 제 1항에 있어서,
    상기 더미 전극 패턴들은 상기 마진 영역의 상기 유전체층의 5 % 정도의 면적을 차지하는 적층 세라믹 전자 부품.
  6. 제 1항에 있어서,
    상기 더미 전극 패턴들은 상기 마진 영역의 상기 유전체층에 대해 7 wt% 정도의 중량비를 갖는 적층 세라믹 전자 부품.
  7. 제 1항에 있어서,
    상기 세라믹 본체는 용량 형성부인 활성 영역과 상기 내부 전극들의 적층 방향인 상기 활성 영역의 제 3 면 및 상기 제 3 면에 대향하는 제 4 면에 구비되는 용량 비형성부인 커버 영역을 포함하는 적층 세라믹 전자 부품.
  8. 제 1항에 있어서,
    상기 제 1 내부 전극군과 전기적으로 연결되는 제 1 외부 전극; 및
    상기 제 2 내부 전극군과 전기적으로 연결되는 제 2 외부 전극을 더 포함하는 적층 세라믹 전자 부품.
  9. 내부에 유전체층을 사이에 두고 서로 대향하게 적층된 복수의 내부 전극들을 포함하되, 인접하는 상기 내부 전극들이 중첩하는 중첩 영역 및 상기 중첩 영역의 양 말단들의 마진 영역을 가지되, 상기 마진 영역에 점 형태로 구비된 더미 전극 패턴들을 포함하는 적층 구조체를 준비하는 것; 및
    상기 적층 구조체를 소결하여 세라믹 본체를 형성하는 것을 포함하는 적층 세라믹 전자 부품의 제조 방법.
  10. 제 9항에 있어서,
    상기 유전체층은 세라믹 물질을 포함하는 적층 세라믹 전자 부품의 제조 방법.
  11. 제 9항에 있어서,
    상기 복수의 내부 전극들은 니켈을 포함하는 적층 세라믹 전자 부품의 제조 방법.
  12. 제 9항에 있어서,
    상기 더미 전극 패턴들은 점 인쇄 방법에 의해 구비되는 적층 세라믹 전자 부품의 제조 방법.
  13. 제 9항에 있어서,
    상기 더미 전극 패턴들은 상기 복수의 내부 전극들과 동일한 물질을 포함하는 적층 세라믹 전자 부품의 제조 방법.
  14. 제 9항에 있어서,
    상기 더미 전극 패턴들은 상기 마진 영역의 상기 유전체층의 5 % 정도의 면적을 차지하는 적층 세라믹 전자 부품의 제조 방법.
  15. 제 9항에 있어서,
    상기 더미 전극 패턴들은 상기 마진 영역의 상기 유전체층에 대해 7 wt% 정도의 중량비를 갖는 적층 세라믹 전자 부품의 제조 방법.
  16. 제 9항에 있어서,
    상기 적층 구조체는 용량 형성부인 활성 영역과 상기 내부 전극들의 적층 방향인 상기 활성 영역의 제 1 면 및 상기 제 1 면에 대향하는 제 2 면에 구비되는 용량 비형성부인 커버 영역을 더 포함하는 적층 세라믹 전자 부품의 제조 방법.
  17. 제 16항에 있어서,
    상기 복수의 내부 전극들은 상기 복수의 내부 전극들의 적층 방향에 대해 수직인 상기 세라믹 본체의 제 3 면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 1 내부 전극군 및 상기 제 3 면에 대향하는 제 4 면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 2 내부 전극군을 포함하고,
    상기 제 1 내부 전극군에 전기적으로 연결되는 제 1 외부 전극을 형성하는 것; 및
    상기 제 2 내부 전극군에 전기적으로 연결되는 제 2 외부 전극을 형성하는 것을 더 포함하는 적층 세라믹 전자 부품의 제조 방법.
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* Cited by examiner, † Cited by third party
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JPH0547591A (ja) * 1991-08-09 1993-02-26 Murata Mfg Co Ltd 積層セラミツク電子部品の製造方法
KR20140055400A (ko) * 2012-10-31 2014-05-09 삼성전기주식회사 적층 세라믹 캐패시터 및 이를 포함하는 인쇄회로기판
KR20140103533A (ko) * 2013-02-18 2014-08-27 삼성전기주식회사 다층 세라믹 소자

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