KR20160090648A - 임베디드 기판 및 임베디드 기판의 제조 방법 - Google Patents

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Abstract

본 발명은 임베디드 기판 및 임베디드 기판의 제조 방법에 관한 것이다.
본 발명의 실시 예에 따른 임베디드 기판은 절연층, 절연층 내부에 형성된 제1 회로층, 절연층 내부에 형성되며, 제1 회로층 상부에 형성된 제2 회로층, 절연층 내부에서 제2 회로층의 측면과 이격되도록 배치된 제1 전자 소자, 제1 회로층과 제2 회로층 또는 제1 전자 소자 사이에 형성된 금속 필러 및 절연층 내부에 형성되며, 제2 회로층 상부에 형성된 제1 비아를 포함한다.

Description

임베디드 기판 및 임베디드 기판의 제조 방법{EMBEDDED BOARD AND METHOD OF MANUFACTURING THE SAME}
본 발명은 임베디드 기판 및 임베디드 기판의 제조 방법에 관한 것이다.
휴대폰을 비롯한 IT 분야의 전자기기들이 다기능이 요구됨과 아울러 경박 단소화되면서 이에 대한 기술적 요구에 부응하여 IC, 반도체 칩 또는 능동소자와 수동소자 등의 전자부품들이 기판 내에 삽입되는 기술이 요구되고 있으며, 최근에는 다양한 방식으로 기판 내에 부품이 내장되는 기술이 개발되고 있다.
일반적인 부품 내장 기판은 통상적으로 기판의 절연층에 캐비티를 형성하고, 캐비티 내에 각종 소자와 IC 및 반도체 칩 등의 전자부품을 삽입한다. 이 후에 캐비티 내부와 전자부품이 삽입된 절연층 상에 프리프레그 등의 접착성 수지를 도포한다. 이와 같이 접착성 수지를 도포하여 전자부품이 고정됨과 아울러 절연층을 형성하도록 한다.
미국 등록특허 제7886433호
본 발명의 일 측면은 몰딩재의 흐름성을 향상시킬 수 있는 임베디드 기판 및 임베디드 기판의 제조 방법을 제공하는 데 있다.
본 발명의 다른 측면은 정렬 불량에 의해 발생하는 단락을 감소시킬 수 있는 임베디드 기판 및 임베디드 기판의 제조 방법을 제공하는 데 있다.
본 발명의 일 실시 예에 따르면, 절연층, 절연층 내부에 형성된 제1 회로층, 절연층 내부에 형성되며, 제1 회로층 상부에 형성된 제2 회로층, 절연층 내부에서 제2 회로층의 측면과 이격되도록 배치된 제1 전자 소자, 제1 회로층과 제2 회로층 또는 제1 전자 소자 사이에 형성된 금속 필러 및 절연층 내부에 형성되며, 제2 회로층 상부에 형성된 제1 비아를 포함하는 임베디드 기판이 제공된다.
절연층은 제1 회로층의 하면과 제1 비아의 상면을 외부로 노출한다.
절연층의 상부 및 하부에 형성되는 보호층을 더 포함한다.
본 발명의 다른 실시 예에 따르면, 캐리어 기판에 제1 회로층을 형성하는 단계, 제1 회로층 상부에 금속 필러를 형성하는 단계, 제1 회로층과 금속 필러를 매립하며 금속 필러의 상면이 외부로 노출되도록 제1 절연층을 형성하는 단계, 일부 금속 필러 상부에 제2 회로층을 형성하는 단계, 외부로 노출된 금속 필러 상부에 제1 전자 소자를 배치하는 단계, 제2 회로층 및 제1 전자 소자를 매립하는 제2 절연층을 형성하는 단계, 제2 회로층 상부에 형성되며 제2 절연층을 관통하는 제1 비아를 형성하는 단계 및 캐리어 기판을 제거하는 단계를 포함하는 임베디드 기판의 제조 방법이 제공된다.
제1 절연층을 형성하는 단계는, 제1 회로층과 금속 필러를 매립하는 제1 절연층을 형성하는 단계 및 금속 필러의 상면이 외부로 노출되도록 제1 절연층을 연마하는 단계를 포함한다.
캐리어 기판을 제거하는 단계 이후에, 제1 절연층의 하부 및 제2 절연층의 상부에 보호층을 형성하는 단계를 더 포함한다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
도 1은 본 발명의 실시 예에 따른 임베디드 기판을 나타낸 예시도이다.
도 2는 본 발명의 실시 예에 따른 임베디드 기판의 제조 방법을 나타낸 순서도이다.
도 3 내지 도 17은 본 발명의 실시 예에 따른 임베디드 기판의 제조 방법을 나타낸 예시도이다.
도 18은 본 발명의 실시 예에 따른 전자 소자가 실장된 임베디드 기판을 나타낸 예시도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 임베디드 기판을 나타낸 예시도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 임베디드 기판(100)은 절연층(130), 제1 회로층(110), 금속 필러(120), 제2 회로층(140), 제1 비아(181), 제1 전자 소자(150), 제2 비아(182) 및 보호층(190)을 포함한다.
본 발명의 실시 예에 따르면, 절연층(130)은 제1 절연층(131)과 제2 절연층(132)으로 구분된다. 본 발명의 실시 예에 따르면, 제2 절연층(132)은 제1 절연층(131)의 상부에 형성된다.
본 발명의 실시 예에 따르면 제1 절연층(131) 및 제2 절연층(132)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 제1 절연층(131) 및 제2 절연층(132)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성된다. 그러나 본 발명의 실시 예에서 제1 절연층(131) 및 제2 절연층(132)을 형성하는 물질이 이에 한정되는 것은 아니다. 본 발명의 실시 예에 따른 제1 절연층(131) 및 제2 절연층(132)은 회로 기판 분야에서 공지된 절연재 중에서 선택되어 형성되는 것이 가능하다.
본 발명의 실시 예에 따르면, 제1 회로층(110)은 제1 절연층(131) 내부에 형성된다. 또한, 제1 회로층(110)은 제1 절연층(131)의 하면에 형성되고, 제1 회로층(110)의 하면은 제1 절연층(131)의 하면으로부터 외부로 노출된다. 예를 들어, 제1 회로층(110)의 하면은 제1 절연층(131)의 하면과 동일 평면에 위치할 수 있다.
본 발명의 실시 예에 따르면, 제1 회로층(110)은 구리로 형성된다. 그러나 제1 회로층(110)의 재질이 구리로 한정되는 것은 아니며, 회로 기판 분야에서 사용되는 전도성 재질이면 어느 것도 가능하다.
본 발명의 실시 예에 따르면, 금속 필러(120)는 제1 절연층(131) 내부에 형성되며, 제1 회로층(110) 상부에 형성된다. 이때, 금속 필러(120)는 제1 절연층(131)을 관통하도록 형성된다. 이와 같이 형성된 금속 필러(120)는 제1 회로층(110)과 접합되어 서로 전기적으로 연결된다.
본 발명의 실시 예에 따르면, 금속 필러(120)는 회로 기판 분야에서 사용되는 전도성 재질이라면 어느 것으로도 형성될 수 있다. 예를 들어, 금속 필러(120)는 구리로 형성된다.
본 발명의 실시 예에 따르면, 제2 회로층(140)은 제1 절연층(131) 상부에 형성되어 제2 회로층(140)에 매립되도록 형성된다. 또한, 제2 회로층(140)은 다수개 중 일부의 금속 필러(120) 상부에 형성된다. 이와 같이 형성된 제2 회로층(140)은 금속 필러(120)와 접합되어 서로 전기적으로 연결된다. 즉, 제1 회로층(110)과 제1 회로층(110) 상부에 형성된 제2 회로층(140)은 그 사이에 형성된 금속 필러(120)에 의해서 서로 전기적으로 연결된다.
본 발명의 실시 예에 따르면, 제2 회로층(140)은 접합되는 금속 필러(120)의 상면과 제1 비아(181)의 하면보다 큰 직경을 갖도록 형성된다. 본 발명의 실시 예에 따르면, 제2 회로층(140)에 의해서 방열 기능이 향상된다. 또한, 제2 회로층(140)의 두께가 두꺼울수록 방열 기능이 더 향상된다.
본 발명의 실시 예에 따르면, 제2 회로층(140)은 회로 기판 분야에서 사용되는 전도성 재질이라면 어느 것으로도 형성될 수 있다. 예를 들어, 제2 회로층(140)은 구리로 형성된다.
본 발명의 실시 예에 따르면, 제1 비아(181)는 제2 절연층(132)의 내부에 형성되며, 제2 회로층(140) 상부에 형성된다. 이때, 제1 비아(181)는 제2 절연층(132)을 관통하도록 형성된다. 또한, 제1 비아(181)의 상면은 제2 절연층(132)의 상면으로부터 외부로 노출된다. 예를 들어, 제1 비아(181)의 상면은 제2 절연층(132)의 상면과 동일 평면에 위치할 수 있다. 이와 같이 형성된 제1 비아(181)는 제2 회로층(140)과 접합되어 서로 전기적으로 연결된다.
본 발명의 실시 예에 따르면, 제1 비아(181)는 회로 기판 분야에서 사용되는 전도성 재질이라면 어느 것으로도 형성될 수 있다. 예를 들어, 제1 비아(181)는 구리로 형성된다.
본 발명의 실시 예에 따르면, 제1 전자 소자(150)는 제2 절연층(132) 내부에서 제2 회로층(140)의 측면과 이격되도록 배치된다. 또한, 제1 전자 소자(150)는 금속 필러(120) 상부에 형성되어, 금속 필러(120)와 전기적으로 연결된다. 즉, 제1 회로층(110)과 제1 회로층(110) 상부에 배치된 제1 전자 소자(150)는 그 사이에 형성된 금속 필러(120)에 의해서 서로 전기적으로 연결된다. 이때, 제1 전자 소자(150)와 금속 필러(120) 사이에 접착제(160)가 형성되는 것도 가능하다. 여기서, 접착제(160)는 솔더와 같은 회로 기판 분야에서 사용되는 전도성 접착 재질로 형성된다. 만약, 금속 필러(120)와 제1 전자 소자(150)가 절연되어야 하는 경우 접착제(160)는 에폭시 수지와 같이 회로 기판 분야에서 사용되는 비전도성 접착 재질로 형성된다. 접착제(160) 또는 금속 필러(120)가 접합되는 부분은 제1 전자 소자(150)의 전극이다.
본 발명의 실시 예에 따르면, 제1 전자 소자(150)는 MLCC이다. 그러나 제1 전자 소자(150)의 종류가 MLCC에 한정되는 것은 아니며, 회로 기판 분야에서 사용되는 것으로 회로 기판에 실장 및 내장될 수 있는 어느 종류도 가능하다.
본 발명의 실시 예에 따르면, 제2 비아(182)는 제2 절연층(132) 내부에 형성되며 제1 전자 소자(150) 상부에 형성된다. 이때, 제2 비아(182)는 제2 절연층(132)을 관통하도록 형성된다. 이와 같이 형성된 제2 비아(182)는 제1 전자 소자(150)와 접합되어 서로 전기적으로 연결된다. 여기서 제2 비아(182)가 접합되는 부분은 제1 전자 소자(150)의 전극이다.
본 발명의 실시 예에 따르면, 제2 비아(182)는 회로 기판 분야에서 사용되는 전도성 재질이라면 어느 것으로도 형성될 수 있다. 예를 들어, 제2 비아(182)는 구리로 형성된다.
본 발명의 실시 예에 따르면, 보호층(190)은 제1 절연층(131)의 하부에 형성되어 제1 회로층(110)을 보호하도록 형성된다. 또한, 보호층(190)은 제2 절연층(132)의 상부에 형성되어 제1 비아(181) 및 제2 비아(182)를 보호하도록 형성된다.
본 발명의 실시 예에 따른 보호층(190)은 외부 부품과의 전기적 연결을 위한 솔더링(Soldering)이 수행될 때, 제1 회로층(110), 제1 비아(181) 및 제2 비아(182)에 솔더가 도포되는 것을 방지한다. 또한, 보호층(190)은 제1 회로층(110), 제1 비아(181) 및 제2 비아(182)가 외부로 노출되어 산화 및 부식되는 것을 방지한다. 예를 들어, 외부 부품(미도시)은 전자 소자, 기판 등이 될 수 있다.
본 발명의 실시 예에 따르면, 보호층(190)은 외부 부품과 전기적 연결되는 영역을 외부로 노출되도록 형성된다. 예를 들어, 보호층(190)은 제1 회로층(110), 제1 비아(181) 및 제2 비아(182) 중에서 외부 부품과 전기적으로 연결되는 부분이 있다면, 해당 영역을 외부로 노출한다.
본 발명의 실시 예에 따르면, 보호층(190)은 내열성 피복 재료로 형성된다. 예를 들어, 보호층(190)은 솔더 레지스트로 형성될 수 있다.
본 발명의 실시 예에 따르면, 보호층(190)을 형성하는 단계는 당업자의 선택에 따라 생략되는 것도 가능하다.
본 발명의 실시 예에 따르면, 임베디드 기판(100)은 제1 회로층(110)은 제1 절연층(131)에 매립되며, 제1 비아(181) 및 제2 비아(182)는 제2 절연층(132)에 매립되도록 형성된다. 즉, 제1 회로층(110)과 제1 비아(181) 및 제2 비아(182)는 매립 패턴이다. 따라서 종래의 돌출 패턴을 갖는 기판에 비해 얇은 두께를 갖는다.
또한, 보호층(190)을 형성하는 경우, 본 발명의 실시 예에 따른 임베디드 기판(100)에 형성된 보호층(190)의 상면은 돌출 패턴을 갖는 기판에 형성된 보호층보다 낮은 높이를 갖는다. 따라서, 임베디드 기판(100)의 상부에 전자 소자(미도시)가 실장될 때, 돌출 패턴을 갖는 기판보다 전자 소자와 보호층(190) 간의 간격이 크다. 또한, 전자 소자 실장 후 주입되는 몰딩재는 구리보다 보호층(190)인 솔더 레지스트와 밀착력이 크다. 때문에 전자 소자와 보호층(190) 간의 간격이 작으면 몰딩재는 보호층(190)에 더 밀착되어 전자 소자와 기판 사이에 보이드(void)가 발생한다. 그러나 본 발명의 실시 예에 따른 임베디드 기판(100)은 매립 패턴으로 보호층(190)과 전자 소자 간의 간격이 커지므로 돌출 패턴을 갖는 기판보다 몰딩재의 흐름성이 향상된다.
도 2는 본 발명의 실시 예에 따른 임베디드 기판의 제조 방법을 나타낸 순서도이다.
도 3 내지 도 17은 본 발명의 실시 예에 따른 임베디드 기판의 제조 방법을 나타낸 예시도이다.
도 2의 본 발명의 실시 예에 따른 임베디드 기판의 제조 방법의 순서도는 도 3 내지 도 17의 예시도를 참고하여 설명하도록 한다.
도 3 및 도 4를 참조하면, 캐리어 기판(200)에 제1 회로층(110)이 형성된다.(도 2의 S110)
도 3을 참고하면, 캐리어 기판(200)이 제공된다.
본 발명의 실시 예에 따른 캐리어 기판(200)은 본 발명의 실시 예에 따른 임베디드 기판의 절연층 및 회로층이 형성될 때, 이를 지지하기 위한 구성이다.
본 발명의 실시 예에 따르면, 캐리어 기판(200)은 캐리어 코어(210)의 상면 및 하면에 각각 캐리어 금속층(220)이 적층된 구조이다.
본 발명의 실시 예에 따르면, 캐리어 코어(210)는 절연 재질로 형성된다. 그러나 캐리어 코어(210)의 재질이 절연 재질로 한정되는 것은 아니며, 금속 재질 또는 절연층과 금속층이 한 층 이상 적층된 구조일 수 있다.
또한, 캐리어 금속층(220)은 구리(Cu)로 형성된다. 그러나 캐리어 금속층(220)의 재질이 구리로 한정되는 것은 아니며, 회로 기판 분야에서 사용되는 전도성 물질이라면 제한 없이 적용될 수 있다.
본 발명의 실시 예에 따르면, 캐리어 기판(200)의 하부도 상부와 동일한 공정이 수행되어 임베디드 기판이 제조되는 것도 가능하다. 따라서, 본 발명의 실시 예에 따른 임베디드 기판의 제조 방법을 설명할 때, 캐리어 기판(200)의 상부를 예시로 설명하도록 한다. 그리고 캐리어 기판(200)의 하부는 상부와 동일한 공정이 수행되는 것으로 설명 및 도면 부호는 생략하도록 한다.
또한, 본 발명의 실시 예에 따르면, 캐리어 기판(200)이 캐리어 코어(210)의 상면 및 하면에 1층의 캐리어 금속층(220)이 형성됨을 도시 및 설명하고 있다. 그러나 이는 설명의 편의와 이해를 돕기 위한 것으로 캐리어 기판(200)의 구조가 이에 한정되는 것은 아니다. 예를 들어, 캐리어 기판(200)은 캐리어 코어(210)의 상면 및 하면에 2층의 캐리어 금속층(220)이 형성된다. 또한, 2층의 캐리어 금속층(220) 사이에 이형층(미도시)이 형성되어, 추후 이형층(미도시)을 기준으로 2층의 캐리어 금속층(220)이 분리되어 캐리어 기판(200)이 제거되는 것도 가능하다. 이와 같이 캐리어 기판(200)은 당 기술 분야에서 공지된 어떠한 것도 사용 가능하다.
도 4를 참조하면, 제1 회로층(110)이 형성된다.
본 발명의 실시 예에 따르면, 제1 회로층(110)은 캐리어 기판(200)의 캐리어 금속층(220)에 형성된다.
본 발명의 실시 예에 따르면, 제1 회로층(110)은 텐팅 공법(Tenting Process), SAP(Semi-Additive Process), MSAP(Modifiy Semi-Additive Process) 등 회로 기판 분야에서 사용되는 회로 패턴 형성 공법으로 형성된다. 또한, 제1 회로층(110)은 전도성 물질로 형성된다. 예를 들어, 제1 회로층(110)은 구리로 형성된다. 그러나 제1 회로층(110)의 재질은 구리로 한정되는 것은 아니며, 회로 기판 분야에서 사용되는 전도성 물질이라면 제한 없이 적용될 수 있다.
도 5 내지 도 7을 참조하면, 제1 회로층(110) 상부에 금속 필러(120)가 형성된다.(도 2의 S120)
도 5를 참조하면, 도금 레지스트(300)가 형성된다.
본 발명의 실시 예에 따르면, 도금 레지스트(300)는 캐리어 기판(200)과 제1 회로층(110) 상부에 형성된다. 또한, 도금 레지스트(300)는 제1 회로층(110)의 상면을 외부로 노출하는 도금 개구부(310)를 포함한다.
도 6을 참조하면, 금속 필러(120)가 형성된다.
본 발명의 실시 예에 따르면, 도금 레지스트(300)의 도금 개구부(310)에 전해 도금이 수행된다. 전해 도금으로 도금 개구부(310)가 전도성 물질로 충전되어 금속 필러(120)가 형성된다.
본 발명의 실시 예에 따르면, 금속 필러(120)를 형성하는 방법은 전해 도금으로 한정되는 것은 아니다. 즉, 금속 필러(120)는 도금 개구부(310)를 전도성 물질로 충전할 수 있는 어떠한 방법으로도 형성될 수 있다.
또한, 본 발명의 실시 예에 따르면, 금속 필러(120)는 회로 기판 분야에서 사용되는 전도성 물질로 형성된다. 예를 들어, 금속 필러(120)는 구리로 형성된다.
이와 같이 형성된 금속 필러(120)는 제1 회로층(110)과 접합되어 서로 전기적으로 연결된다.
본 발명의 실시 예에 따르면, 금속 필러(120)는 외부로 노출된 제1 회로층(110)에 형성되므로, 제1 회로층(110)과의 정렬 불량(misalignment)을 방지하는 것이 가능하다. 또한, 제1 회로층(110)과 금속 필러(120)가 정렬 불량이 발생하여도 제1 회로층(110)의 직경이 금속 필러(120)보다 크므로 단락이 발생될 가능성이 감소된다.
도 7을 참조하면, 도금 레지스트(도 6의 300)가 제거된다.
도 8 및 도 9를 참조하면, 제1 회로층(110)과 금속 필러(120)를 매립하는 제1 절연층(131)이 형성된다.(도 2의 S130)
도 8을 참조하면, 제1 절연층(131)이 형성된다.
본 발명의 실시 예에 따르면, 제1 절연층(131)은 캐리어 기판(200) 상부에 형성되어 제1 회로층(110)과 금속 필러(120)를 매립하도록 형성된다. 이때, 제1 절연층(131)은 상면이 금속 필러(120)의 상면과 동일선상에 위치하도록 형성될 수 있다. 또는, 제1 절연층(131)은 도 8에 도시된 바와 같이 금속 필러(120)의 상면을 덮도록 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 절연층(131)은 필름 타입으로 캐리어 기판(200) 상부에 적층된 후 가압 및 가열되는 방식으로 형성될 수 있다. 또는 제1 절연층(131)은 액상 타입으로 캐리어 기판(200)의 상부에 도포되는 방식으로 형성될 수 있다.
본 발명의 실시 예에 따르면 제1 절연층(131)은 상술한 방법뿐만 아니라 회로 기판 분야에서 절연층을 형성하는 어떠한 방법으로도 형성될 수 있다.
본 발명의 실시 예에 따르면 제1 절연층(131)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 제1 절연층(131)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성된다. 그러나 본 발명의 실시 예에서 제1 절연층(131)을 형성하는 물질이 이에 한정되는 것은 아니다. 본 발명의 실시 예에 따른 제1 절연층(131)은 회로 기판 분야에서 공지된 절연재 중에서 선택되어 형성되는 것이 가능하다.
도 9를 참조하면, 제1 절연층(131)을 연마한다.
본 발명의 실시 예에 따르면, 제1 절연층(131)을 연마하여 금속 필러(120)의 상면이 외부로 노출되도록 한다.
도 10을 참조하면, 일부 금속 필러(120) 상부에 제2 회로층(140)이 형성된다.(도 2의 S140)
도 10을 참조하면, 제2 회로층(140)은 다수개의 금속 필러(120) 중 일부의 금속 필러(120) 상부에 형성된다.
본 발명의 실시 예에 따르면, 제2 회로층(140)은 제1 전자 소자(미도시)가 배치되지 않는 영역에 형성된다. 즉, 제2 회로층(140)이 형성되지 않는 영역은 추후 제1 전자 소자(미도시)가 배치될 영역이다.
본 발명의 실시 예에 따르면, 제2 회로층(140)은 텐팅 공법(Tenting Process), SAP(Semi-Additive Process), MSAP(Modifiy Semi-Additive Process) 등 회로 기판 분야에서 사용되는 회로 패턴 형성 공법으로 형성된다. 또한, 제2 회로층(140)은 전도성 물질로 형성된다. 예를 들어, 제2 회로층(140)은 구리로 형성된다. 그러나 제2 회로층(140)의 재질은 구리로 한정되는 것은 아니며, 회로 기판 분야에서 사용되는 전도성 물질이라면 제한 없이 적용될 수 있다.
이와 같이 형성된 제2 회로층(140)은 금속 필러(120)와 접합되어 서로 전기적으로 연결된다.
본 발명의 실시 예에 따르면, 제2 회로층(140)은 외부로 노출된 금속 필러(120) 상면에 형성된다. 따라서, 제2 회로층(140)이 형성될 정확한 위치를 노출된 금속 필러(120)에 의해서 확인 가능하다. 또한, 제2 회로층(140)은 금속 필러(120)에 비해 넓은 직경을 갖도록 형성된다. 따라서, 제2 회로층(140)과 금속 필러(120) 간에 정렬 불량이 발생하여도 서로 전기적으로 단락(short)되는 불량이 감소된다.
도 10을 참고하면, 제2 회로층(140)은 제1 회로층(110)에 비해 두꺼운 두께를 갖도록 형성되는 것을 예시로 도시하였다. 제2 회로층(140)이 두꺼운 두께로 형성되어 회로 신호의 전송 신뢰성이 향상되며, 방열 기능도 향상된다. 그러나 제2 회로층(140)은 반드시 제1 회로층(110)보다 두껍게 형성되어야 하는 것은 아니며 제2 회로층(140)의 두께는 당업자의 선택에 따라 변경 가능하다.
도 11을 참고하면, 제1 전자 소자(150)가 배치된다.(도 2의 S150)
본 발명의 실시 예에 따르면, 제1 전자 소자(150)는 제2 회로층(140)이 형성되지 않은 금속 필러(120) 상부에 형성된다. 이때, 금속 필러(120)의 상면이 외부로 노출되어 있기 때문에 금속 필러(120)가 형성된 위치를 확인하여 제1 전자 소자(150)를 정확한 위치에 배치하는 것이 가능하다.
본 발명의 실시 예에 따르면, 제1 전자 소자(150)는 MLCC이다. 그러나 제1 전자 소자(150)의 종류가 MLCC에 한정되는 것은 아니며, 회로 기판 분야에서 사용되는 것으로 회로 기판에 실장 및 내장될 수 있는 어느 종류도 가능하다.
본 발명의 실시 예에 따르면, 제1 전자 소자(150)와 금속 필러(120) 사이에 접착제(160)를 게재하는 것도 가능하다. 여기서, 접착제(160)는 회로 기판 분야에서 사용되는 접착제라면 어느 것도 가능하다.
본 발명의 실시 예에 따르면, 접착제(160)는 전도성 재질의 접착제로 형성된다. 예를 들어, 접착제(160)는 솔더(solder)로 형성된다. 이와 같이 형성된 접착제(160)에 의해서 제1 전자 소자(150)와 금속 필러(120)가 서로 전기적으로 연결된다. 만약, 금속 필러(120)와 제1 전자 소자(150)가 전기적으로 절연 상태이어야 하는 경우, 접착제(160)는 에폭시 수지와 같은 비전도성 재질로 형성되는 것도 가능하다.
본 발명의 실시 예에 따르면, 접착제(160)는 당업자의 선택에 따라 형성되거나 생략될 수 있다.
본 발명의 실시 예에 따르면, 외부로 노출된 금속 필러(120)에 의해서 제1 전자 소자(150)가 배치될 위치를 확인 가능하므로, 종래의 캐비티 형성 공정이 불필요하여 생략된다. 따라서, 캐비티 형성 공정에 의해서 발생하는 각종 부자재와 공정 비용이 감소된다.
도 12를 참고하면, 제2 회로층(140) 및 제1 전자 소자(150)를 매립하는 제2 절연층이 형성된다.(도 2의 S160)
본 발명의 실시 예에 따르면, 제2 절연층(132)은 제1 절연층(131) 상부에 형성되어 제2 회로층(140) 및 제1 전자 소자(150)를 매립하도록 형성된다. 이때, 제1 절연층(131) 상면에는 금속층(170)이 형성되어 있다. 즉, 제2 절연층(132)과 금속층(170)으로 구성된 단면 금속적층판이 제1 절연층(131) 상부에 적층된다.
본 발명의 실시 예에 따르면 제2 절연층(132)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 제2 절연층(132)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성된다. 그러나 본 발명의 실시 예에서 제2 절연층(132)을 형성하는 물질이 이에 한정되는 것은 아니다. 본 발명의 실시 예에 따른 제2 절연층(132)은 회로 기판 분야에서 공지된 절연재 중에서 선택되어 형성되는 것이 가능하다.
또한, 본 발명의 실시 예에 따르면 금속층(170)은 구리로 형성된다. 그러나 금속층(170)의 재질은 구리로 한정되는 것은 아니며, 회로 기판 분야에서 사용되는 금속이라면 어느 것도 가능하다.
본 발명의 실시 예에서는 제2 절연층(132)을 형성하기 위해 단면 금속적층판을 적층하지만, 제2 절연층(132)을 형성하는 방법이 이에 한정되는 것은 아니다. 즉, 제2 절연층(132)은 금속층(170)이 생략된 상태로 형성되는 것도 가능하다. 예를 들어, 제2 절연층(132)은 필름 타입으로 제1 절연층(131) 상부에 적층된 후 가압 및 가열되는 방식으로 형성될 수 있다. 또한, 제2 절연층(132)은 액상 타입으로 제1 절연층(131)의 상부에 도포되는 방식으로 형성될 수 있다.
본 발명의 실시 예에 따르면 제2 절연층(132)은 상술한 방법뿐만 아니라 회로 기판 분야에서 절연층을 형성하는 어떠한 방법으로도 형성될 수 있다.
도 13 및 도 14를 참고하면, 제2 회로층(140) 상부에 제1 비아(181)가 형성된다.(도 2의 S170)
도 13을 참고하면, 제2 절연층(132)에 제1 비아홀(175)이 형성된다.
본 발명의 실시 예에 따르면, 제1 비아홀(175)은 제1 회로층(110) 상부에 형성되며 제2 절연층(132)과 금속층(170)을 관통하도록 형성된다. 따라서, 제1 비아홀(175)에 의해서 제1 회로층(110) 상면의 일부가 외부로 노출된다.
본 발명의 실시 예에 따르면, 제1 비아홀(175)은 레이저(Laser) 가공 방법으로 형성된다. 그러나 제1 비아홀(175)을 형성하는 방법은 레이저 가공 방법으로 한정되는 것은 아니며, 회로 기판 분야에서 금속과 절연층을 가공하는 어떠한 방법도 가능하다.
본 발명의 실시 예에 따르면, 제2 절연층(132)에 제2 비아홀(176)이 형성될 수 있다.
본 발명의 실시 예에 따르면 제2 비아홀(176)은 제1 전자 소자(150) 상부에 형성되어 제2 절연층(132)과 금속층(170)을 관통하도록 형성된다. 따라서, 제2 비아홀(176)에 의해서 제1 전자 소자(150)의 상면 일부가 외부로 노출된다. 이때 노출되는 제1 전자 소자(150)는 전극에 해당되는 부분이다.
본 발명의 실시 예에 따르면, 제2 비아홀(176)은 제1 비아홀(175)과 동일한 레이저 가공 방법으로 형성된다. 그러나 제2 비아홀(176)을 형성하는 방법은 레이저 가공 방법으로 한정되는 것은 아니며, 회로 기판 분야에서 금속과 절연층을 가공하는 어떠한 방법도 가능하다.
도 14를 참조하면, 제1 비아(181)가 형성된다.
본 발명의 실시 예에 따르면, 제1 비아홀(175)에 회로 기판 분야에서 사용되는 전도성 물질을 충전하여 제1 비아(181)가 형성된다. 예를 들어, 제1 비아(181)는 구리로 형성된다.
본 발명의 실시 예에 따르면, 제1 비아(181)는 전해 도금 방법으로 형성된다. 그러나 제1 비아(181)를 형성하는 방법이 전해 도금으로 한정되는 것은 아니다. 즉, 제1 비아(181)는 제1 비아홀(175)을 전도성 물질로 충전할 수 있는 어떠한 방법으로도 형성될 수 있다.
이와 같이 형성된 제1 비아(181)는 제2 회로층(140)과 접합되어 전기적으로 연결된다.
본 발명의 실시 예에 따르면, 제2 비아홀(176)에 제2 비아(182)가 형성될 수 있다. 본 발명의 실시 예에 따르면, 제2 비아(182)는 회로 기판 분야에서 사용되는 전도성 물질을 제2 비아홀(176)에 충전하여 형성된다.
본 발명의 실시 예에 따르면, 제2 비아(182)는 전해 도금 방법으로 형성된다. 그러나 제2 비아(182)를 형성하는 방법이 전해 도금으로 한정되는 것은 아니다. 즉, 제2 비아(182)는 제2 비아홀(176)을 전도성 물질로 충전할 수 있는 어떠한 방법으로도 형성될 수 있다.
이와 같이 형성된 제2 비아(182)는 제1 전자 소자(150)와 전기적으로 연결된다.
본 발명의 실시 예에 따르면, 제1 비아(181)는 제2 회로층(140)을 외부로 노출한 후 형성되며, 제2 회로층(140)보다 작은 직경을 갖도록 형성된다. 따라서, 제1 비아(181)와 제2 회로층(140) 간의 정렬 불량으로 인한 단락이 발생이 감소된다. 또한, 제2 비아(182) 역시 제1 전자 소자(150)를 외부로 노출하여 형성 위치를 확인한 후 형성되기 때문에 정렬 불량 발생이 감소된다.
본 발명의 실시 예에 따르면, 임베디드 기판의 제조 방법은 패턴을 형성할 때 외부로 노출된 하부의 패턴을 확인하기 때문에 적층되는 패턴들 간의 정합도가 향상된다. 본 발명의 실시 예에서, 패턴은 제1 회로층(110), 제2 회로층(140), 금속 필러(120), 제1 비아(181) 및 제2 비아(182)이다.
예를 들어, 종래에는 관통 비아를 형성할 때, 기판의 상부와 하부에서 동시에 비아홀을 가공한다. 이때, 기판의 휨 등에 의한 변형으로 상부와 하부에서 각각 형성된 비아홀 간의 정렬에 불량이 발생하며, 이는 전기적 단락이 된다.
그러나 본 발명의 실시 예에 따르면, 관통 비아에 해당하는 제1 회로층(110)에 금속 필러(120), 제2 회로층(140) 및 제1 비아(181)를 형성할 때, 하부에 형성된 각 패턴이 외부로 노출되어 있어 해당 위치를 확인한 후 적층하는 형태로 형성된다. 또한, 제2 회로층(140)의 경우 금속 필러(120)의 상면과 제1 비아(181)의 하면보다 큰 직경을 갖도록 형성된다. 이와 같은 이유로 각 패턴 간의 정렬 불량이 발생하더라고 단락이 발생되는 것을 방지한다. 따라서 본 발명의 실시 예에 따르면 종래와 동일한 정도의 정렬 불량이 발생하더라도 단락의 문제가 감소된다
도 15 및 도 16을 참조하면, 캐리어 기판(200)이 제거된다.(도 2의 S180)
도 16을 참조하면, 캐리어 코어(210)가 제거된다.
본 발명의 실시 예에 따르면, 캐리어 코어(210)와 캐리어 금속층(220)을 서로 분리한다. 여기서 캐리어 코어(210)는 제거되며, 캐리어 금속층(220)은 제1 절연층(131)의 하면에 접착된 상태로 남겨지게 된다.
도 16을 참조하면, 캐리어 금속층(220)과 금속층(170)이 제거된다.
본 발명의 실시 예에 따르면, 제1 절연층(131) 하면에 형성된 캐리어 금속층(도 15의 220)을 제거하여 제1 회로층(110)을 외부로 노출시킨다. 또한, 제2 절연층(132) 상면에 형성된 금속층(도 15의 170)을 제거하여 제1 비아(181) 및 제2 비아(182)를 외부로 노출시킨다.
본 발명의 실시 예에 따르면 캐리어 금속층(도 15의 220)과 금속층(도 15의 170)은 퀵 에칭(quick etching) 방법 또는 플레시 에칭(flash etching) 방법으로 제거된다. 또는 캐리어 금속층(도 15의 220)과 금속층(도 15의 170)은 연마 공정을 통해서 제거되는 것도 가능하다. 캐리어 금속층(도 15의 220)과 금속층(도 15의 170)을 제거하는 방법은 상술한 방법으로 한정되는 것은 아니며, 회로 기판 분야에서 금속을 제거하는 어떠한 방법도 가능하다.
이와 같이, 캐리어 기판(200)이 제거되어 두 개의 임베디드 기판(100)이 형성된다.
도 17을 참조하면, 보호층(190)이 형성된다.
본 발명의 실시 예에 따르면, 보호층(190)은 제1 절연층(131)의 하부에 형성되어 제1 회로층(110)을 보호하도록 형성된다. 또한, 보호층(190)은 제2 절연층(132)의 상부에 형성되어 제1 비아(181) 및 제2 비아(182)를 보호하도록 형성된다.
본 발명의 실시 예에 따른 보호층(190)은 외부 부품과의 전기적 연결을 위한 솔더링(Soldering)이 수행될 때, 제1 회로층(110), 제1 비아(181) 및 제2 비아(182)에 솔더가 도포되는 것을 방지한다. 또한, 보호층(190)은 제1 회로층(110), 제1 비아(181) 및 제2 비아(182)가 외부로 노출되어 산화 및 부식되는 것을 방지한다.
본 발명의 실시 예에 따르면, 보호층(190)은 외부 부품과 전기적 연결되는 영역을 외부로 노출되도록 형성된다. 예를 들어, 보호층(190)은 제1 회로층(110), 제1 비아(181) 및 제2 비아(182) 중에서 외부 부품과 전기적으로 연결되는 부분이 있다면, 해당 영역을 외부로 노출한다.
본 발명의 실시 예에 따르면, 보호층(190)은 내열성 피복 재료로 형성된다. 예를 들어, 보호층(190)은 솔더 레지스트로 형성될 수 있다.
본 발명의 실시 예에 따르면, 보호층(190)을 형성하는 단계는 당업자의 선택에 따라 생략되는 것도 가능하다.
본 발명의 실시 예에 따른 임베디드 기판의 제조 방법에 따르면, 제1 회로층(110)은 제1 절연층(131)에 매립되며, 제1 비아(181) 및 제2 비아(182)는 제2 절연층(132)에 매립되도록 형성된다. 즉, 임베디드 기판(100)은 매립 패턴을 갖도록 형성된다. 따라서 보호층(190)을 형성하는 경우, 본 발명의 실시 예에 따른 임베디드 기판(100)에 형성된 보호층(190)의 상면은 돌출 패턴을 갖는 기판에 형성된 보호층보다 낮은 높이를 갖는다. 즉, 본 발명의 실시 예에 따른 임베디드 기판(100)은 돌출 패턴을 갖는 기판보다 얇은 두께로 형성된다.
도 18은 본 발명의 실시 예에 따른 전자 소자가 실장된 임베디드 기판을 나타낸 예시도이다.
본 발명의 실시 예에 따르면, 제1 전자 소자(150)가 내장된 임베디드 기판(100) 상부에 제2 전자 소자(155)가 실장된다. 여기서, 임베디드 기판(100)은 도 1의 임베디드 기판(100)이다. 따라서 임베디드 기판(100)에 대한 자세한 설명은 생략하도록 한다.
본 발명의 실시 예에 따르면, 제2 전자 소자(155)의 하부에는 접속 패턴(157)이 형성된다. 접속 패턴(157)은 제2 전자 소자(155) 하면에 형성되어 외부(하부)로 돌출되도록 형성된다.
본 발명의 실시 예에 따르면, 접속 패턴(157)은 회로 기판 분야에서 사용되는 전도성 물질로 형성된다. 예를 들어, 접속 패턴(157)은 구리로 형성된다.
본 발명의 실시 예에 따르면, 제 2 전자 소자(155)가 임베디드 기판(100) 상부에 실장되면, 접속 패턴(157)은 제1 비아(181)의 상부에 위치하게 된다. 이때, 접속 패턴(157)과 제1 비아(181)는 솔더 볼과 같은 제1 외부 접속 단자(197)에 의해서 서로 전기적으로 연결된다. 또는 접속 패턴(157)과 제1 비아(181)는 직접 접촉되어 전기적으로 연결되는 것도 가능하다.
본 발명의 실시 예에 따르면, 임베디드 기판(100)의 제2 절연층(132) 하부에는 제2 외부 접속 단자(199)가 형성된다. 제2 외부 접속 단자(199)는 보호층(190)에 의해서 외부로 노출된 제1 회로층(110) 하부에 형성된다. 제2 외부 접속 단자(199)는 제1 회로층(110)과 접촉되어 서로 전기적으로 연결된다.
본 발명의 실시 예에 따르면 제1 외부 접속 단자(197)와 제2 외부 접속 단자(199)는 임베디드 기판(100)과 외부 부품을 전기적으로 연결하는 구성이다. 예를 들어, 제1 외부 접속 단자(197)와 제2 외부 접속 단자(199)는 솔더 볼이다.
본 발명의 실시 예에서, 제2 전자 소자(155)가 외부로 돌출되도록 형성된 접속 패턴(157)이 형성됨을 예시로 설명하였지만, 제2 전자 소자(155)의 구조는 이에 한정되는 것은 아니다. 예를 들어, 접속 패턴(157)은 제2 전자 소자(155)의 내부에 형성될 수 있다. 또는 제2 전자 소자(155)는 접속 패턴(157)이 생략된 것일 수 있다. 이때 제2 전자 소자(155)의 전극(미도시)이 직접 제1 외부 접속 단자(197)와 접촉될 수 있다.
본 발명의 실시 예에 따르면, 제2 전자 소자(155)와 임베디드 기판(100) 사이에 언더필(Underfill) 수지(157)가 형성된다. 본 발명의 실시 예에 따르면 언더필 수지(195)는 제2 전자 소자(155)를 임베디드 기판(100)에 고정시키는 접착제 역할을 수행할 수 있다. 또한, 언더필 수지(195)는 외부 충격으로부터 제2 전자 소자(155)와 임베디드 기판(100)을 보호하는 역할을 수행할 수 있다. 본 발명의 실시 예에 따르면, 언더필 수지(195)는 회로 기판 분야에서 공지된 언더필 재료 중 어느 것도 가능하다.
본 발명의 실시 예에 따른 임베디드 기판(100)은 상부에 실장된 제2 전자 소자(155)와 보호층(190) 간의 간격이 돌출 패턴을 갖는 기판에서보다 크다. 제2 전자 소자(155) 실장 후 주입되는 언더필 수지(195)의 경우 보호층(190)인 솔더 레지스트와 밀착력이 구리보다 크다. 때문에 제2 전자 소자(155)와 보호층(190) 간의 간격이 작으면 언더필 수지(195)는 보호층(190)에 더 밀착되어 결국 제2 전자 소자(155)와 기판 사이에 보이드(void)가 발생한다. 그러나 본 발명의 실시 예에 따른 임베디드 기판(100)은 매립 패턴에 의해 보호층(190)과 전자 부품 간의 간격이 커지므로 돌출 패턴을 갖는 기판보다 언더필 수지(195)의 흐름성이 향상된다. 따라서, 제2 전자 소자(155)와 임베디드 기판(100) 사이에 보이드가 발생하는 것을 방지할 수 있다.
본 발명의 실시 예에서 제2 전자 소자(155)가 임베디드 기판(100)의 상부에 형성됨을 예시로 설명하였다. 그러나 제2 전자 소자(155)가 실장되는 위치가 이에 한정되는 것은 아니다. 즉, 제2 전자 소자(155)는 임베디드 기판(100)의 상부 및 하부 중 적어도 하나에 실장된다. 여기서, 임베디드 기판(100)의 상부는 제2 절연층(132)의 상부이며, 하부는 제1 절연층(131)의 하부이다.
이상 본 발명을 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100: 임베디드 기판
110: 제1 회로층
120: 금속 필러
130: 절연층
131: 제1 절연층
132: 제2 절연층
140: 제2 회로층
150: 제1 전자 소자
155: 제2 전자 소자
157: 접속 패턴
160: 접착제
170: 금속층
175: 제1 비아홀
176: 제2 비아홀
181: 제1 비아
182: 제2 비아
190: 보호층
195: 언더필 수지
197: 제1 외부 접속 단자
200: 캐리어 기판
210: 캐리어 코어
220: 캐리어 금속층
300: 도금 레지스트
310: 도금 개구부

Claims (22)

  1. 절연층;
    상기 절연층 내부에 형성된 제1 회로층;
    상기 절연층 내부에 형성되며, 상기 제1 회로층 상부에 형성된 제2 회로층;
    상기 절연층 내부에서 상기 제2 회로층의 측면과 이격되도록 배치된 제1 전자 소자;
    상기 제1 회로층과 상기 제2 회로층 또는 제1 전자 소자 사이에 형성된 금속 필러; 및
    상기 절연층 내부에 형성되며, 상기 제2 회로층 상부에 형성된 제1 비아;
    를 포함하는 임베디드 기판.
  2. 청구항 1에 있어서,
    상기 절연층은 상기 제1 회로층의 하면과 상기 제1 비아의 상면을 외부로 노출하는 임베디드 기판.
  3. 청구항 2에 있어서,
    상기 제1 회로층의 하면은 상기 절연층의 하면과 동일 평면에 위치하는 임베디드 기판.
  4. 청구항 2에 있어서,
    상기 제1 비아의 상면은 상기 절연층의 상면과 동일 평면에 위치하는 임베디드 기판.
  5. 청구항 1에 있어서,
    상기 금속 필러는 상기 제1 회로층과 제2 회로층 및 제1 전자 소자 중 적어도 하나를 전기적으로 연결하도록 형성된 임베디드 기판.
  6. 청구항 1에 있어서,
    상기 금속 필러와 제1 전자 소자 사이에 형성된 접착제를 더 포함하는 임베디드 기판.
  7. 청구항 6에 있어서,
    상기 접착제는 상기 금속 필러와 제1 전자 소자를 전기적으로 연결하는 임베디드 기판.
  8. 청구항 1에 있어서,
    상기 절연층 내부에서 상기 제1 전자 소자 상부에 형성되어 상기 제1 전자 소자와 전기적으로 연결되는 제2 비아를 더 포함하는 임베디드 기판.
  9. 청구항 8에 있어서,
    상기 절연층은 상기 제2 비아의 상면을 외부로 노출하는 임베디드 기판.
  10. 청구항 1에 있어서,
    상기 절연층의 상부 및 하부에 형성되는 보호층을 더 포함하는 임베디드 기판.
  11. 청구항 1에 있어서,
    상기 절연층 상부 및 하부 중 적어도 하나에 실장되는 제2 전자 소자를 더 포함하는 임베디드 기판.
  12. 청구항 11에 있어서,
    상기 제2 전자 소자와 상기 절연층 사이에 형성되는 언더필 수지를 더 포함하는 임베디드 기판.
  13. 캐리어 기판에 제1 회로층을 형성하는 단계;
    상기 제1 회로층 상부에 금속 필러를 형성하는 단계;
    상기 제1 회로층과 금속 필러를 매립하며 상기 금속 필러의 상면이 외부로 노출되도록 제1 절연층을 형성하는 단계;
    상기 금속 필러 일부의 상부에 제2 회로층을 형성하는 단계;
    상기 외부로 노출된 금속 필러 상부에 제1 전자 소자를 배치하는 단계;
    상기 제2 회로층 및 제1 전자 소자를 매립하는 제2 절연층을 형성하는 단계;
    상기 제2 회로층 상부에 형성되며 상기 제2 절연층을 관통하는 제1 비아를 형성하는 단계; 및
    상기 캐리어 기판을 제거하는 단계;
    를 포함하는 임베디드 기판의 제조 방법.
  14. 청구항 13에 있어서,
    상기 제1 절연층을 형성하는 단계는,
    상기 제1 회로층과 금속 필러를 매립하는 제1 절연층을 형성하는 단계; 및
    상기 금속 필러의 상면이 외부로 노출되도록 상기 제1 절연층을 연마하는 단계;
    를 포함하는 임베디드 기판의 제조 방법.
  15. 청구항 13에 있어서,
    상기 제1 전자 소자를 배치하는 단계 이전에,
    상기 외부로 노출된 금속 필러 상부에 접착제를 형성하는 단계를 더 포함하는 임베디드 기판의 제조 방법.
  16. 청구항 15에 있어서,
    상기 접착제는 전도성 재질로 형성되는 임베디드 기판의 제조 방법.
  17. 청구항 13에 있어서,
    상기 제1 비아를 형성하는 단계는,
    상기 제1 전자 소자 상부에 형성되며 상기 제2 절연층을 관통하는 제2 비아를 형성하는 단계를 더 포함하는 임베디드 기판의 제조 방법.
  18. 청구항 13에 있어서,
    상기 제2 절연층을 형성하는 단계에서,
    상기 제2 절연층은 상면에 금속층 더 형성된 임베디드 기판의 제조 방법.
  19. 청구항 18에 있어서,
    상기 제1 비아를 형성하는 단계 이후에,
    상기 제1 비아의 상면이 외부로 노출되도록 상기 금속층을 제거하는 단계를 더 포함하는 임베디드 기판의 제조 방법.
  20. 청구항 13에 있어서,
    상기 캐리어 기판을 제거하는 단계 이후에,
    상기 제1 절연층의 하부 및 제2 절연층의 상부에 보호층을 형성하는 단계를 더 포함하는 임베디드 기판의 제조 방법.
  21. 청구항 20에 있어서,
    상기 보호층을 형성하는 단계 이후에,
    상기 제1 절연층 하부 및 상기 제2 절연층 상부 중 적어도 하나에 제2 전자 소자를 실장하는 단계를 더 포함하는 임베디드 기판의 제조 방법.
  22. 청구항 21에 있어서,
    상기 제2 전자 소자를 실장하는 단계 이후에,
    상기 제2 전자 소자와 상기 제1 절연층 및 제2 절연층 중 적어도 하나와의 사이에 언더필 수지를 형성하는 단계를 더 포함하는 임베디드 기판의 제조 방법.
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