KR20160085081A - 메모리 장치의 동작 방법 및 이를 포함하는 메모리 시스템의 동작 방법 - Google Patents

메모리 장치의 동작 방법 및 이를 포함하는 메모리 시스템의 동작 방법 Download PDF

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Abstract

메모리 장치의 동작 방법에서는 컨트롤러가 액세스 어드레스에 상응하는 타겟 로우 어드레스의 리페어 여부를 판단한다. 컨트롤러가 타겟 로우 어드레스의 리페어 여부에 기초하여 머지드(merged) 뱅크에 포함되는 제1 뱅크 및 제2 뱅크의 타겟 로우 어드레스에 상응하는 워드라인에 인접하는 인접 워드라인의 인접 로우 어드레스들을 제공한다. 로우 어드레스 회로가 인접 로우 어드레스들을 동일한 로우 어드레스 라인들을 통해서 로우 디코더에 전달한다. 본 발명의 실시예들에 따른 메모리 장치의 동작 방법은 메모리 장치에 포함되는 로우 어드레스 회로가 인접 로우 어드레스들을 동일한 로우 어드레스 라인들을 통해서 제공함으로써 메모리 장치의 칩 사이즈를 감소시킬 수 있다.

Description

메모리 장치의 동작 방법 및 이를 포함하는 메모리 시스템의 동작 방법{METHOD OF OPERATING MEMORY DEVICE AND METHOD OF OPERATING MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 메모리 장치에 관한 것으로서, 보다 상세하게는 메모리 장치의 동작 방법 및 이를 포함하는 메모리 시스템의 동작 방법에 관한 것이다.
최근 전자 장치와 관련되는 기술의 발달에 따라서 메모리 장치의 고성능화 및 소형화가 진행되고 있다. 메모리 장치의 소형화를 위하여 다양한 연구가 진행되고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 로우 어드레스 회로가 인접 로우 어드레스들을 동일한 로우 어드레스 라인들을 통해서 제공함으로써 메모리 장치의 칩 사이즈를 감소시킬 수 있는 메모리 장치의 동작 방법을 제공하는 것이다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 로우 어드레스 회로가 인접 로우 어드레스들을 동일한 로우 어드레스 라인들을 통해서 제공함으로써 메모리 장치의 칩 사이즈를 감소시킬 수 있는 메모리 시스템의 동작 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 메모리 장치의 동작 방법은 컨트롤러가 액세스 어드레스에 상응하는 타겟 로우 어드레스의 리페어 여부를 판단하는 단계, 상기 컨트롤러가 상기 타겟 로우 어드레스의 리페어 여부에 기초하여 머지드(merged) 뱅크에 포함되는 제1 뱅크 및 제2 뱅크의 상기 타겟 로우 어드레스에 상응하는 워드라인에 인접하는 인접 워드라인의 인접 로우 어드레스들을 제공하는 단계 및 로우 어드레스 회로가 상기 인접 로우 어드레스들을 동일한 로우 어드레스 라인들을 통해서 로우 디코더에 전달하는 단계를 포함한다.
예시적인 실시예에 있어서, 상기 타겟 로우 어드레스가 리페어된 경우, 상기 제1 뱅크의 상기 인접 로우 어드레스 및 상기 제2 뱅크의 상기 인접 로우 어드레스는 상이할 수 있다.
예시적인 실시예에 있어서, 리프레쉬 신호에 기초하여 상기 제1 뱅크의 상기 인접 로우 어드레스 및 상기 제2 뱅크의 상기 인접 로우 어드레스는 상기 동일한 로우 어드레스 라인들을 통해서 전달될 수 있다.
예시적인 실시예에 있어서, 상기 제1 뱅크의 상기 인접 로우 어드레스가 상기 리프레쉬 신호에 기초하여 상기 동일한 로우 어드레스 라인들을 통해서 전달된 후, 상기 제2 뱅크의 상기 인접 로우 어드레스가 상기 리프레쉬 신호에 기초하여 상기 동일한 로우 어드레스 라인들을 통해서 전달될 수 있다.
예시적인 실시예에 있어서, 상기 제1 뱅크의 상기 인접 로우 어드레스는 상기 제1 뱅크의 상기 타겟 로우 어드레스에 상응하는 워드라인의 워드라인 번호보다 1 큰 워드라인 번호에 상응할 수 있다.
예시적인 실시예에 있어서, 상기 제2 뱅크의 상기 인접 로우 어드레스는 상기 제2 뱅크의 상기 타겟 로우 어드레스에 상응하는 워드라인의 워드라인 번호보다 1 큰 워드라인 번호에 상응할 수 있다.
예시적인 실시예에 있어서, 리프레쉬 신호에 기초하여 상기 제1 뱅크의 상기 타겟 로우 어드레스에 상응하는 워드라인의 워드라인 번호보다 1 큰 워드라인 번호에 상응하는 상기 제1 뱅크의 상기 인접 로우 어드레스 및 상기 제2 뱅크의 상기 타겟 로우 어드레스에 상응하는 워드라인의 워드라인 번호보다 1 큰 워드라인 번호에 상응하는 상기 제2 뱅크의 상기 인접 로우 어드레스는 상기 동일한 로우 어드레스 라인들을 통해서 전달될 수 있다.
예시적인 실시예에 있어서, 상기 제1 뱅크의 상기 인접 로우 어드레스는 상기 제1 뱅크의 상기 타겟 로우 어드레스에 상응하는 워드라인의 워드라인 번호보다 1 작은 워드라인 번호에 상응할 수 있다.
예시적인 실시예에 있어서, 상기 제2 뱅크의 상기 인접 로우 어드레스는 상기 제2 뱅크의 상기 타겟 로우 어드레스에 상응하는 워드라인의 워드라인 번호보다 1 작은 워드라인 번호에 상응할 수 있다.
예시적인 실시예에 있어서, 리프레쉬 신호에 기초하여 상기 제1 뱅크의 상기 타겟 로우 어드레스에 상응하는 워드라인의 워드라인 번호보다 1 작은 워드라인 번호에 상응하는 상기 제1 뱅크의 상기 인접 로우 어드레스 및 상기 제2 뱅크의 상기 타겟 로우 어드레스에 상응하는 워드라인의 워드라인 번호보다 1 작은 워드라인 번호에 상응하는 상기 제2 뱅크의 상기 인접 로우 어드레스는 상기 동일한 로우 어드레스 라인들을 통해서 전달될 수 있다.
예시적인 실시예에 있어서, 상기 타겟 로우 어드레스가 리페어되지 않은 경우, 상기 제1 뱅크의 상기 인접 로우 어드레스 및 상기 제2 뱅크의 상기 인접 로우 어드레스는 동일할 수 있다.
예시적인 실시예에 있어서, 상기 제1 뱅크의 상기 인접 로우 어드레스는 상기 제1 뱅크의 상기 타겟 로우 어드레스에 상응하는 워드라인의 워드라인 번호보다 1 크거나 작은 워드라인 번호에 상응하고, 상기 제2 뱅크의 상기 인접 로우 어드레스는 상기 제2 뱅크의 상기 타겟 로우 어드레스에 상응하는 워드라인의 워드라인 번호보다 1 크거나 작은 워드라인 번호에 상응할 수 있다.
예시적인 실시예에 있어서, 리프레쉬 신호에 기초하여 상기 타겟 로우 어드레스에 상응하는 워드라인의 워드라인 번호보다 1 큰 인접 로우 어드레스가 상기 동일한 로우 어드레스라인들을 통해서 전달된 후 상기 리프레쉬 신호에 기초하여 상기 타겟 로우 어드레스에 상응하는 워드라인의 워드라인 번호보다 1 작은 인접 로우 어드레스가 상기 동일한 로우 어드레스라인들을 통해서 전달될 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 메모리 장치의 동작 방법은 컨트롤러가 액세스 어드레스에 상응하는 타겟 로우 어드레스의 리페어 여부를 판단하는 단계, 상기 컨트롤러가 상기 타겟 로우 어드레스의 리페어 여부에 기초하여 머지드(merged) 뱅크에 포함되는 제1 뱅크 및 제2 뱅크의 상기 타겟 로우 어드레스에 상응하는 워드라인에 인접하는 인접 워드라인의 인접 로우 어드레스들을 제공하는 단계, 로우 어드레스 회로가 상기 인접 로우 어드레스들을 동일한 로우 어드레스 라인들을 통해서 로우 디코더에 전달하는 단계 및 상기 인접 로우 어드레스들에 상응하는 워드라인들을 리프레쉬하는 단계를 포함한다.
예시적인 실시예에 있어서, 상기 타겟 로우 어드레스의 리페어 여부에 따라 리프레쉬 횟수가 결정될 수 있다.
예시적인 실시예에 있어서, 상기 타겟 로우 어드레스가 리페어된 경우의 상기 리프레쉬 횟수는 상기 타겟 로우 어드레스가 리페어되지 않은 경우의 상기 리프레쉬 횟수보다 클 수 있다.
예시적인 실시예에 있어서, 상기 타겟 로우 어드레스가 리페어된 경우, 상기 제1 뱅크의 상기 인접 로우 어드레스 및 상기 제2 뱅크의 상기 인접 로우 어드레스는 상이하고, 리프레쉬 신호에 기초하여 상기 제1 뱅크의 상기 인접 로우 어드레스 및 상기 제2 뱅크의 상기 인접 로우 어드레스는 상기 동일한 로우 어드레스 라인들을 통해서 전달될 수 있다.
예시적인 실시예에 있어서, 상기 제1 뱅크의 상기 인접 로우 어드레스는 상기 제1 뱅크의 상기 타겟 로우 어드레스에 상응하는 워드라인의 워드라인 번호보다 1 크거나 작은 워드라인 번호에 상응하고, 상기 제2 뱅크의 상기 인접 로우 어드레스는 상기 제2 뱅크의 상기 타겟 로우 어드레스에 상응하는 워드라인의 워드라인 번호보다 1 크거나 작은 워드라인 번호에 상응할 수 있다.
예시적인 실시예에 있어서, 상기 제1 뱅크의 상기 인접 로우 어드레스가 상기 리프레쉬 신호에 기초하여 상기 동일한 로우 어드레스 라인들을 통해서 전달되고, 상기 제1 뱅크의 상기 인접 로우 어드레스에 상응하는 워드라인을 리프레쉬하고, 상기 제2 뱅크의 상기 인접 로우 어드레스가 상기 리프레쉬 신호에 기초하여 상기 동일한 로우 어드레스 라인들을 통해서 전달되고, 상기 제2 뱅크의 상기 인접 로우 어드레스에 상응하는 워드라인을 리프레쉬할 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법은 메모리 컨트롤러가 액세스 어드레스 및 커맨드를 제공하는 단계, 컨트롤러가 상기 액세스 어드레스에 상응하는 타겟 로우 어드레스의 리페어 여부를 판단하는 단계, 상기 컨트롤러가 상기 타겟 로우 어드레스의 리페어 여부에 기초하여 머지드(merged) 뱅크에 포함되는 제1 뱅크 및 제2 뱅크의 상기 타겟 로우 어드레스에 상응하는 워드라인에 인접하는 인접 워드라인의 인접 로우 어드레스들을 제공하는 단계 및 로우 어드레스 회로가 상기 인접 로우 어드레스들을 동일한 로우 어드레스 라인들을 통해서 로우 디코더에 전달하는 단계를 포함한다.
본 발명의 실시예들에 따른 메모리 장치의 동작 방법은 메모리 장치에 포함되는 로우 어드레스 회로가 인접 로우 어드레스들을 동일한 로우 어드레스 라인들을 통해서 제공함으로써 메모리 장치의 칩 사이즈를 감소시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 장치의 일 동작 예를 설명하기 위한 도면이다.
도 4는 도 2의 메모리 장치의 일 동작 예를 설명하기 위한 타이밍도이다.
도 5는 도 2의 메모리 장치의 일 예를 나타내는 블록도이다.
도 6은 도 2의 메모리 장치의 다른 동작 예를 설명하기 위한 도면이다.
도 7은 도 2의 메모리 장치의 또 다른 동작 예를 설명하기 위한 도면이다.
도 8은 도 2의 메모리 장치의 또 다른 예를 설명하기 위한 타이밍도이다.
도 9는 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 10은 타겟 로우 어드레스의 리페어 여부에 따른 리프레쉬 횟수를 설명하기 위한 도면이다.
도 11은 도 9의 메모리 장치의 동작 방법의 일 예를 설명하기 위한 도면이다.
도 12는 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타내는 순서도이다.
도 13은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 14는 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템 나타내는 블록도이다.
도 15는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 16은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 서버 시스템을 나타낸다.
도 17은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 18은 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 순서도이고, 도 2는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이고, 도 3은 도 2의 메모리 장치의 일 동작 예를 설명하기 위한 도면이다.
도 1 내지 3을 참조하면, 메모리 장치(10)는 컨트롤러(100), 머지드 뱅크(300), 로우 어드레스 회로(500) 및 로우 디코더(400)를 포함할 수 있다. 머지드 뱅크(300)는 제1 뱅크(310) 및 제2 뱅크(330)를 포함할 수 있다. 메모리 장치(10)의 동작 방법에서는 컨트롤러(100)가 액세스 어드레스에 상응하는 타겟 로우 어드레스(TRA)의 리페어 여부를 판단한다(S100). 예를 들어, 타겟 로우 어드레스(TRA)는 제2 워드라인(WL2)에 상응하는 로우 어드레스일 수 있다. 제1 뱅크(310)에 포함되는 제2 워드라인(WL2)은 정상 워드라인일 수 있다. 제2 뱅크(330)에 포함되는 제2 워드라인(WL2)은 불량 셀을 포함하는 워드라인일 수 있다. 예를 들어, 컨트롤러(100)로부터 제2 뱅크(330)에 포함되는 제2 워드라인(WL2)에 상응하는 타겟 로우 어드레스(TRA)가 전달되는 경우, 제2 뱅크(330)에 포함되는 제2 워드라인(WL2) 대신 제2 뱅크(330)에 포함되는 제N 워드라인(WL(N))이 인에이블될 수 있다. 이 경우, 타겟 로우 어드레스(TRA)는 리페어된 것으로 판단될 수 있다.
컨트롤러(100)가 타겟 로우 어드레스(TRA)의 리페어 여부에 기초하여 머지드(merged) 뱅크에 포함되는 제1 뱅크(310) 및 제2 뱅크(330)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인에 인접하는 인접 워드라인(WLA)의 인접 로우 어드레스(RA_A)들을 제공한다(S110). 예를 들어, 타겟 로우 어드레스(TRA)가 리페어된 것으로 판단되는 경우, 제1 뱅크(310)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인은 제1 뱅크(310)의 제2 워드라인(WL2)일 수 있다. 제1 뱅크(310)의 제2 워드라인(WL2)에 인접하는 인접 워드라인(WLA)은 제1 뱅크(310)의 제1 워드라인(WL1) 및 제1 뱅크(310)의 제3 워드라인(WL3)일 수 있다. 제1 뱅크(310)의 인접 로우 어드레스(RA_A)는 제1 뱅크(310)의 제1 로우 어드레스(RA1) 및 제1 뱅크(310)의 제3 로우 어드레스(RA3)일 수 있다. 또한, 제2 뱅크(330)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인은 제2 뱅크(330)의 제N 워드라인(WL(N))일 수 있다. 제2 뱅크(330)의 제N 워드라인(WL(N))에 인접하는 인접 워드라인(WLA)은 제2 뱅크(330)의 제N-1 워드라인(WL(N-1)) 및 제2 뱅크(330)의 제N+1 워드라인(WL(N+1))일 수 있다. 제2 뱅크(330)의 인접 로우 어드레스(RA_A)는 제2 뱅크(330)의 제N-1 로우 어드레스(RA(N-1)) 및 제2 뱅크(330)의 제N+1 로우 어드레스(RA(N+1))일 수 있다.
로우 어드레스 회로(500)가 인접 로우 어드레스(RA_A)들을 동일한 로우 어드레스 라인들(510)을 통해서 로우 디코더(400)에 전달한다(S120). 예를 들어, 타겟 로우 어드레스(TRA)에 상응하는 워드라인을 인에이블하는 경우, 타겟 로우 어드레스(TRA)에 상응하는 워드라인에 인접하는 인접 워드라인(WLA)과 연결되는 메모리 셀들에 저장된 데이터가 손실될 수 있다. 따라서 타겟 로우 어드레스(TRA)에 상응하는 워드라인에 인접하는 인접 워드라인(WLA)에 저장된 데이터를 복원할 필요가 있다. 타겟 로우 어드레스(TRA)에 상응하는 워드라인에 인접하는 인접 워드라인(WLA)에 연결된 메모리 셀들에 저장된 데이터를 복원하는 동작은 리프레쉬 동작일 수 있다.
타겟 로우 어드레스(TRA)가 리페어된 경우, 제1 뱅크(310)의 인접 로우 어드레스(RA_A) 및 제2 뱅크(330)의 인접 로우 어드레스(RA_A)는 상이할 수 있다. 예를 들어, 제1 뱅크(310)의 인접 로우 어드레스(RA_A)는 제1 뱅크(310)의 제1 로우 어드레스(RA1) 및 제1 뱅크(310)의 제3 로우 어드레스(RA3)일 수 있다. 제2 뱅크(330)의 인접 로우 어드레스(RA_A)는 제2 뱅크(330)의 제N-1 로우 어드레스(RA(N-1)) 및 제2 뱅크(330)의 제N+1 로우 어드레스(RA(N+1))일 수 있다. 이 경우, 제1 뱅크(310)의 제1 로우 어드레스(RA1)에 상응하는 제1 워드라인(WL1)과 연결되는 메모리 셀들의 데이터를 복원하기 위하여 로우 어드레스 회로(500)는 제1 로우 어드레스(RA1)를 로우 어드레스 라인들을 통해서 제공할 수 있다. 이 경우, 제2 뱅크(330)의 제N-1 로우 어드레스(RA(N-1))에 상응하는 제N-1 워드라인(WL(N-1))과 연결되는 메모리 셀들의 데이터는 복원되지 않을 수 있다. 또한, 제1 뱅크(310)의 제3 로우 어드레스(RA3)에 상응하는 제3 워드라인(WL3)과 연결되는 메모리 셀들의 데이터를 복원하기 위하여 로우 어드레스 회로(500)는 제3 로우 어드레스(RA3)를 로우 어드레스 라인들을 통해서 제공할 수 있다. 이 경우, 제2 뱅크(330)의 제N+1 로우 어드레스(RA(N+1))에 상응하는 제N+1 워드라인(WL(N+1))과 연결되는 메모리 셀들의 데이터는 복원되지 않을 수 있다. 이 경우, 제2 뱅크(330)의 제N-1 로우 어드레스(RA(N-1))에 상응하는 제N-1 워드라인(WL(N-1))과 연결되는 메모리 셀들의 데이터는 복원하기 위해서 로우 어드레스 회로(500)는 별도로 제N-1 로우 어드레스(RA(N-1))를 동일한 로우 어드레스 라인들(510)을 통해서 제공할 수 있다. 또한, 제2 뱅크(330)의 제N+1 로우 어드레스(RA(N+1))에 상응하는 제N+1 워드라인(WL(N+1))과 연결되는 메모리 셀들의 데이터를 복원하기 위해서 로우 어드레스 회로(500)는 별도로 제N+1 로우 어드레스(RA(N+1))를 동일한 로우 어드레스 라인들(510)을 통해서 제공할 수 있다. 본 발명의 실시예들에 따른 메모리 장치(10)의 동작 방법을 사용하면, 제2 뱅크(330)의 제N-1 로우 어드레스(RA(N-1))에 상응하는 제N-1 워드라인(WL(N-1)) 및 제2 뱅크(330)의 제N+1 로우 어드레스(RA(N+1))에 상응하는 제N+1 워드라인(WL(N+1))과 연결되는 메모리 셀들의 데이터를 복원하기 위해서 별도의 회로를 추가되지 않을 수 있다.
본 발명의 실시예들에 따른 메모리 장치(10)의 동작 방법은 메모리 장치(10)에 포함되는 로우 어드레스 회로(500)가 인접 로우 어드레스(RA_A)들을 동일한 로우 어드레스 라인들(510)을 통해서 제공함으로써 메모리 장치(10)의 칩 사이즈를 감소시킬 수 있다.
도 4는 도 2의 메모리 장치의 일 동작 예를 설명하기 위한 타이밍도이다.
도 3 및 4를 참조하면, 리프레쉬 신호(RFS)에 기초하여 제1 뱅크(310)의 인접 로우 어드레스(RA_A) 및 제2 뱅크(330)의 인접 로우 어드레스(RA_A)는 동일한 로우 어드레스 라인들(510)을 통해서 전달될 수 있다. 예시적인 실시예에 있어서, 제1 뱅크(310)의 인접 로우 어드레스(RA_A)가 리프레쉬 신호(RFS)에 기초하여 동일한 로우 어드레스 라인들(510)을 통해서 전달된 후, 제2 뱅크(330)의 인접 로우 어드레스(RA_A)가 리프레쉬 신호(RFS)에 기초하여 동일한 로우 어드레스 라인들(510)을 통해서 전달될 수 있다. 예를 들어, 타겟 로우 어드레스(TRA)가 리페어된 것으로 판단되는 경우, 리페어 판단 신호(SS, LS)는 제1 로직 레벨일 수 있다. 제1 로직 레벨은 로직 하이 레벨일 수 있고, 제2 로직 레벨은 로직 로우 레벨일 수 있다. 리페어 판단 신호는 쇼트 신호(SS) 및 롱 신호(LS)를 포함할 수 있다. 리페어 판단 신호(SS, LS)가 제1 로직 레벨로부터 제2 로직 레벨로 천이한 후, 리프레쉬 신호(RFS)가 로직 하이 레벨이 되면 로우 어드레스 회로(500)는 동일한 로우 어드레스 라인들(510)을 통해서 제1 뱅크(310)의 제1 로우 어드레스(RA1)에 해당하는 인접 로우 어드레스(RA_A)를 제공할 수 있다. 로우 어드레스 회로(500)는 제1 뱅크(310)의 제1 로우 어드레스(RA1)에 해당하는 인접 로우 어드레스(RA_A)를 제공하는 경우, 제1 뱅크(310)의 제1 로우 어드레스(RA1)에 해당하는 인접 로우 어드레스(RA_A)에 상응하는 제1 뱅크(310)의 제1 워드라인(WL1)은 인에이블될 수 있다. 제1 뱅크(310)의 제1 로우 어드레스(RA1)에 해당하는 인접 로우 어드레스(RA_A)에 상응하는 제1 뱅크(310)의 제1 워드라인(WL1)이 인에이블되는 경우, 제1 뱅크(310)의 제1 워드라인(WL1)과 연결되는 메모리 셀들에 저장된 데이터는 복원될 수 있다.
다음으로, 리프레쉬 신호(RFS)가 다시 로직 하이 레벨이 되면 로우 어드레스 회로(500)는 동일한 로우 어드레스 라인들(510)을 통해서 제1 뱅크(310)의 제3 로우 어드레스(RA3)에 해당하는 인접 로우 어드레스(RA_A)를 제공할 수 있다. 로우 어드레스 회로(500)는 제1 뱅크(310)의 제3 로우 어드레스(RA3)에 해당하는 인접 로우 어드레스(RA_A)를 제공하는 경우, 제1 뱅크(310)의 제3 로우 어드레스(RA3)에 해당하는 인접 로우 어드레스(RA_A)에 상응하는 제1 뱅크(310)의 제3 워드라인(WL3)은 인에이블될 수 있다. 제1 뱅크(310)의 제3 워드라인(WL3)이 인에이블되는 경우, 제1 뱅크(310)의 제3 워드라인(WL3)과 연결되는 메모리 셀들에 저장된 데이터는 복원될 수 있다.
다음으로, 리프레쉬 신호(RFS)가 다시 로직 하이 레벨이 되면 로우 어드레스 회로(500)는 동일한 로우 어드레스 라인들(510)을 통해서 제2 뱅크(330)의 제N-1 로우 어드레스(RA(N-1))에 해당하는 인접 로우 어드레스(RA_A)를 제공할 수 있다. 로우 어드레스 회로(500)가 제2 뱅크(330)의 제N-1 로우 어드레스(RA(N-1))에 해당하는 인접 로우 어드레스(RA_A)를 제공하는 경우, 제2 뱅크(330)의 제N-1 로우 어드레스(RA(N-1))에 해당하는 인접 로우 어드레스(RA_A)에 상응하는 제2 뱅크(330)의 제N-1 워드라인(WL(N-1))은 인에이블될 수 있다. 제2 뱅크(330)의 제N-1 워드라인(WL(N-1))이 인에이블되는 경우, 제2 뱅크(330)의 제N-1 워드라인(WL(N-1))과 연결되는 메모리 셀들에 저장된 데이터는 복원될 수 있다. 메모리 셀들에 저장된 데이터는 복원하는 동작은 리프레쉬 동작일 수 있다.
다음으로, 리프레쉬 신호(RFS)가 다시 로직 하이 레벨이 되면 로우 어드레스 회로(500)는 동일한 로우 어드레스 라인들(510)을 통해서 제2 뱅크(330)의 제N+1 로우 어드레스(RA(N+1))에 해당하는 인접 로우 어드레스(RA_A)를 제공할 수 있다. 로우 어드레스 회로(500)가 제2 뱅크(330)의 제N+1 로우 어드레스(RA(N+1))에 해당하는 인접 로우 어드레스(RA_A)를 제공하는 경우, 제2 뱅크(330)의 제N+1 로우 어드레스(RA(N+1))에 해당하는 인접 로우 어드레스(RA_A)에 상응하는 제2 뱅크(330)의 제N+1 워드라인(WL(N+1))은 인에이블될 수 있다. 제2 뱅크(330)의 제N+1 워드라인(WL(N+1))이 인에이블되는 경우, 제2 뱅크(330)의 제N+1 워드라인(WL(N+1))과 연결되는 메모리 셀들에 저장된 데이터는 복원될 수 있다.
본 발명의 실시예들에 따른 메모리 장치(10)의 동작 방법은 메모리 장치(10)에 포함되는 로우 어드레스 회로(500)가 인접 로우 어드레스(RA_A)들을 동일한 로우 어드레스 라인들(510)을 통해서 제공함으로써 메모리 장치(10)의 칩 사이즈를 감소시킬 수 있다.
예시적인 실시예에 있어서, 제1 뱅크(310)의 인접 로우 어드레스(RA_A)는 제1 뱅크(310)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인의 워드라인 번호보다 1 큰 워드라인 번호에 상응할 수 있다. 예를 들어, 제1 뱅크(310)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인은 제1 뱅크(310)의 제2 워드라인(WL2)일 수 있다. 제1 뱅크(310)의 인접 로우 어드레스(RA_A)는 제1 뱅크(310)의 제3 로우 어드레스(RA3)일 수 있다. 제1 뱅크(310)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인의 워드라인 번호는 2일 수 있다. 제1 뱅크(310)의 인접 로우 어드레스(RA_A)에 상응하는 워드라인의 워드라인 번호는 3일 수 있다. 이 경우, 제1 뱅크(310)의 인접 로우 어드레스(RA_A)는 제1 뱅크(310)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인의 워드라인 번호보다 1 큰 워드라인 번호에 상응할 수 있다.
예시적인 실시예에 있어서, 제2 뱅크(330)의 인접 로우 어드레스(RA_A)는 제2 뱅크(330)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인의 워드라인 번호보다 1 큰 워드라인 번호에 상응할 수 있다. 예를 들어, 제2 뱅크(330)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인은 제2 뱅크(330)의 제N 워드라인(WL(N))일 수 있다. 제2 뱅크(330)의 인접 로우 어드레스(RA_A)는 제2 뱅크(330)의 제N+1 로우 어드레스(RA(N+1))일 수 있다. 제2 뱅크(330)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인의 워드라인 번호는 N일 수 있다. 제2 뱅크(330)의 인접 로우 어드레스(RA_A)에 상응하는 워드라인의 워드라인 번호는 N+1일 수 있다. 이 경우, 제2 뱅크(330)의 인접 로우 어드레스(RA_A)는 제2 뱅크(330)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인의 워드라인 번호보다 1 큰 워드라인 번호에 상응할 수 있다.
예시적인 실시예에 있어서, 리프레쉬 신호(RFS)에 기초하여 제1 뱅크(310)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인의 워드라인 번호보다 1 큰 워드라인 번호에 상응하는 제1 뱅크(310)의 인접 로우 어드레스(RA_A) 및 제2 뱅크(330)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인의 워드라인 번호보다 1 큰 워드라인 번호에 상응하는 제2 뱅크(330)의 인접 로우 어드레스(RA_A)는 동일한 로우 어드레스 라인들(510)을 통해서 전달될 수 있다. 예를 들어, 리페어 판단 신호(SS, LS)가 제1 로직 레벨로부터 제2 로직 레벨로 천이한 후, 리프레쉬 신호(RFS)가 로직 하이 레벨이 되면 로우 어드레스 회로(500)는 동일한 로우 어드레스 라인들(510)을 통해서 제1 뱅크(310)의 제3 로우 어드레스(RA3)에 해당하는 인접 로우 어드레스(RA_A)를 제공할 수 있다. 로우 어드레스 회로(500)는 제1 뱅크(310)의 제3 로우 어드레스(RA3)에 해당하는 인접 로우 어드레스(RA_A)를 제공하는 경우, 제1 뱅크(310)의 제3 로우 어드레스(RA3)에 해당하는 인접 로우 어드레스(RA_A)에 상응하는 제1 뱅크(310)의 제3 워드라인(WL3)은 인에이블될 수 있다. 제1 뱅크(310)의 제3 로우 어드레스(RA3)에 해당하는 인접 로우 어드레스(RA_A)에 상응하는 제1 뱅크(310)의 제3 워드라인(WL3)이 인에이블되는 경우, 제1 뱅크(310)의 제3 워드라인(WL3)과 연결되는 메모리 셀들에 저장된 데이터는 복원될 수 있다. 다음으로, 리프레쉬 신호(RFS)가 다시 로직 하이 레벨이 되면 로우 어드레스 회로(500)는 동일한 로우 어드레스 라인들(510)을 통해서 제2 뱅크(330)의 제N+1 로우 어드레스(RA(N+1))에 해당하는 인접 로우 어드레스(RA_A)를 제공할 수 있다. 로우 어드레스 회로(500)가 제2 뱅크(330)의 제N+1 로우 어드레스(RA(N+1))에 해당하는 인접 로우 어드레스(RA_A)를 제공하는 경우, 제2 뱅크(330)의 제N+1 로우 어드레스(RA(N+1))에 해당하는 인접 로우 어드레스(RA_A)에 상응하는 제2 뱅크(330)의 제N+1 워드라인(WL(N+1))은 인에이블될 수 있다. 제2 뱅크(330)의 제N+1 워드라인(WL(N+1))이 인에이블되는 경우, 제2 뱅크(330)의 제N+1 워드라인(WL(N+1))과 연결되는 메모리 셀들에 저장된 데이터는 복원될 수 있다.
예시적인 실시예에 있어서, 제1 뱅크(310)의 인접 로우 어드레스(RA_A)는 제1 뱅크(310)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인의 워드라인 번호보다 1 작은 워드라인 번호에 상응할 수 있다. 예를 들어, 제1 뱅크(310)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인은 제1 뱅크(310)의 제2 워드라인(WL2)일 수 있다. 제1 뱅크(310)의 인접 로우 어드레스(RA_A)는 제1 뱅크(310)의 제1 로우 어드레스(RA1)일 수 있다. 제1 뱅크(310)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인의 워드라인 번호는 2일 수 있다. 제1 뱅크(310)의 인접 로우 어드레스(RA_A)에 상응하는 워드라인의 워드라인 번호는 1일 수 있다. 이 경우, 제1 뱅크(310)의 인접 로우 어드레스(RA_A)는 제1 뱅크(310)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인의 워드라인 번호보다 1 작은 워드라인 번호에 상응할 수 있다.
예시적인 실시예에 있어서, 제2 뱅크(330)의 인접 로우 어드레스(RA_A)는 제2 뱅크(330)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인의 워드라인 번호보다 1 작은 워드라인 번호에 상응할 수 있다. 예를 들어, 제2 뱅크(330)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인은 제2 뱅크(330)의 제N 워드라인(WL(N))일 수 있다. 제2 뱅크(330)의 인접 로우 어드레스(RA_A)는 제2 뱅크(330)의 제N-1 로우 어드레스(RA(N-1))일 수 있다. 제2 뱅크(330)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인의 워드라인 번호는 N일 수 있다. 제2 뱅크(330)의 인접 로우 어드레스(RA_A)에 상응하는 워드라인의 워드라인 번호는 N-1일 수 있다. 이 경우, 제2 뱅크(330)의 인접 로우 어드레스(RA_A)는 제2 뱅크(330)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인의 워드라인 번호보다 1 작은 워드라인 번호에 상응할 수 있다.
예시적인 실시예에 있어서, 리프레쉬 신호(RFS)에 기초하여 제1 뱅크(310)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인의 워드라인 번호보다 1 작은 워드라인 번호에 상응하는 제1 뱅크(310)의 인접 로우 어드레스(RA_A) 및 제2 뱅크(330)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인의 워드라인 번호보다 1 작은 워드라인 번호에 상응하는 제2 뱅크(330)의 인접 로우 어드레스(RA_A)는 동일한 로우 어드레스 라인들(510)을 통해서 전달될 수 있다. 예를 들어, 리페어 판단 신호(SS, LS)가 제1 로직 레벨로부터 제2 로직 레벨로 천이한 후, 리프레쉬 신호(RFS)가 로직 하이 레벨이 되면 로우 어드레스 회로(500)는 동일한 로우 어드레스 라인들(510)을 통해서 제1 뱅크(310)의 제1 로우 어드레스(RA1)에 해당하는 인접 로우 어드레스(RA_A)를 제공할 수 있다. 로우 어드레스 회로(500)는 제1 뱅크(310)의 제1 로우 어드레스(RA1)에 해당하는 인접 로우 어드레스(RA_A)를 제공하는 경우, 제1 뱅크(310)의 제1 로우 어드레스(RA1)에 해당하는 인접 로우 어드레스(RA_A)에 상응하는 제1 뱅크(310)의 제1 워드라인(WL1)은 인에이블될 수 있다. 제1 뱅크(310)의 제1 로우 어드레스(RA1)에 해당하는 인접 로우 어드레스(RA_A)에 상응하는 제1 뱅크(310)의 제1 워드라인(WL1)이 인에이블되는 경우, 제1 뱅크(310)의 제1 워드라인(WL1)과 연결되는 메모리 셀들에 저장된 데이터는 복원될 수 있다. 다음으로, 리프레쉬 신호(RFS)가 다시 로직 하이 레벨이 되면 로우 어드레스 회로(500)는 동일한 로우 어드레스 라인들(510)을 통해서 제2 뱅크(330)의 제N-1 로우 어드레스(RA(N-1))에 해당하는 인접 로우 어드레스(RA_A)를 제공할 수 있다. 로우 어드레스 회로(500)가 제2 뱅크(330)의 제N-1 로우 어드레스(RA(N-1))에 해당하는 인접 로우 어드레스(RA_A)를 제공하는 경우, 제2 뱅크(330)의 제N-1 로우 어드레스(RA(N-1))에 해당하는 인접 로우 어드레스(RA_A)에 상응하는 제2 뱅크(330)의 제N-1 워드라인(WL(N-1))은 인에이블될 수 있다. 제2 뱅크(330)의 제N-1 워드라인(WL(N-1))이 인에이블되는 경우, 제2 뱅크(330)의 제N-1 워드라인(WL(N-1))과 연결되는 메모리 셀들에 저장된 데이터는 복원될 수 있다. 워드라인에 연결된 메모리 셀들에 저장된 데이터를 복원하는 동작은 리프레쉬 동작일 수 있다.
도 5는 도 2의 메모리 장치의 일 예를 나타내는 블록도이다.
도 5를 참조하면, 메모리 장치(201)는 제어 로직(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 카운터(235), 제2 페일 어드레스 테이블(237), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더, 컬럼 디코더, 메모리 셀 어레이, 센스 앰프부, 입출력 게이팅 회로(290) 및 데이터 입출력 버퍼(295)를 포함할 수 있다.
상기 메모리 셀 어레이는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)을 포함할 수 있다. 또한, 상기 로우 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)을 포함하고, 상기 컬럼 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)을 포함하며, 상기 센스 앰프부는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d), 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d), 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 및 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 도 13에는 4개의 뱅크들을 포함하는 메모리 장치(201)의 예가 도시되어 있으나, 실시예에 따라, 메모리 장치(201)는 임의의 수의 뱅크들을 포함할 수 있다.
또한, 실시예에 따라, 메모리 장치(201)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)이거나, 리프레쉬 동작이 필요한 임의의 메모리 장치일 수 있다.
어드레스 레지스터(220)는 버퍼 칩(300)으로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 카운터(235)로부터 생성된 리프레쉬쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스는 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)에 각각 인가될 수 있다.
제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)에 각각 인가할 수 있다.
제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(295)를 통하여 상기 버퍼 칩(300)에 제공될 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러(110)로부터 버퍼 칩(300)을 통하여 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
제어 로직(210)은 메모리 장치(201)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 메모리 장치(201)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(210)은 메모리 컨트롤러(110)로부터 버퍼 칩(300)을 통하여 수신되는 커맨드(CMD2)를 디코딩하는 커맨드 디코더(211) 및 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다. 예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 또한, 제어 로직(210)은 동기 방식으로 메모리 장치(200)를 구동하기 위한 클록 신호(CLK) 및 클록 인에이블 신호(/CKE)를 더 수신할 수 있다.
도 6은 도 2의 메모리 장치의 다른 동작 예를 설명하기 위한 도면이다.
도 1, 2 및 6을 참조하면, 메모리 장치(10)는 컨트롤러(100), 머지드 뱅크(300), 로우 어드레스 회로(500) 및 로우 디코더(400)를 포함할 수 있다. 머지드 뱅크(300)는 제1 뱅크(310) 및 제2 뱅크(330)를 포함할 수 있다. 메모리 장치(10)의 동작 방법에서는 컨트롤러(100)가 액세스 어드레스에 상응하는 타겟 로우 어드레스(TRA)의 리페어 여부를 판단한다. 예를 들어, 타겟 로우 어드레스(TRA)는 제2 워드라인(WL2)에 상응하는 로우 어드레스일 수 있다. 제2 뱅크(330)에 포함되는 제2 워드라인(WL2)은 정상 워드라인일 수 있다. 제1 뱅크(310)에 포함되는 제2 워드라인(WL2)은 불량 셀을 포함하는 워드라인일 수 있다. 예를 들어, 컨트롤러(100)로부터 제1 뱅크(310)에 포함되는 제2 워드라인(WL2)에 상응하는 타겟 로우 어드레스(TRA)가 전달되는 경우, 제1 뱅크(310)에 포함되는 제2 워드라인(WL2) 대신 제1 뱅크(310)에 포함되는 제N 워드라인(WL(N))이 인에이블될 수 있다. 이 경우, 타겟 로우 어드레스(TRA)는 리페어된 것으로 판단될 수 있다.
컨트롤러(100)가 타겟 로우 어드레스(TRA)의 리페어 여부에 기초하여 머지드(merged) 뱅크에 포함되는 제1 뱅크(310) 및 제2 뱅크(330)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인에 인접하는 인접 워드라인(WLA)의 인접 로우 어드레스(RA_A)들을 제공한다. 예를 들어, 타겟 로우 어드레스(TRA)가 리페어된 것으로 판단되는 경우, 제2 뱅크(330)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인은 제2 뱅크(330)의 제2 워드라인(WL2)일 수 있다. 제2 뱅크(330)의 제2 워드라인(WL2)에 인접하는 인접 워드라인(WLA)은 제2 뱅크(330)의 제1 워드라인(WL1) 및 제2 뱅크(330)의 제3 워드라인(WL3)일 수 있다. 제2 뱅크(330)의 인접 로우 어드레스(RA_A)는 제2 뱅크(330)의 제1 로우 어드레스(RA1) 및 제2 뱅크(330)의 제3 로우 어드레스(RA3)일 수 있다. 또한, 제1 뱅크(310)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인은 제1 뱅크(310)의 제N 워드라인(WL(N))일 수 있다. 제1 뱅크(310)의 제N 워드라인(WL(N))에 인접하는 인접 워드라인(WLA)은 제1 뱅크(310)의 제N-1 워드라인(WL(N-1)) 및 제1 뱅크(310)의 제N+1 워드라인(WL(N+1))일 수 있다. 제1 뱅크(310)의 인접 로우 어드레스(RA_A)는 제1 뱅크(310)의 제N-1 로우 어드레스(RA(N-1)) 및 제1 뱅크(310)의 제N+1 로우 어드레스(RA(N+1))일 수 있다.
로우 어드레스 회로(500)가 인접 로우 어드레스(RA_A)들을 동일한 로우 어드레스 라인들(510)을 통해서 로우 디코더(400)에 전달한다. 예를 들어, 타겟 로우 어드레스(TRA)에 상응하는 워드라인을 인에이블하는 경우, 타겟 로우 어드레스(TRA)에 상응하는 워드라인에 인접하는 인접 워드라인(WLA)과 연결되는 메모리 셀들에 저장된 데이터가 손실될 수 있다. 따라서 타겟 로우 어드레스(TRA)에 상응하는 워드라인에 인접하는 인접 워드라인(WLA)에 저장된 데이터를 복원할 필요가 있다. 타겟 로우 어드레스(TRA)에 상응하는 워드라인에 인접하는 인접 워드라인(WLA)에 연결된 메모리 셀들에 저장된 데이터를 복원하는 동작은 리프레쉬 동작일 수 있다.
타겟 로우 어드레스(TRA)가 리페어된 경우, 제2 뱅크(330)의 인접 로우 어드레스(RA_A) 및 제1 뱅크(310)의 인접 로우 어드레스(RA_A)는 상이할 수 있다. 예를 들어, 제2 뱅크(330)의 인접 로우 어드레스(RA_A)는 제2 뱅크(330)의 제1 로우 어드레스(RA1) 및 제2 뱅크(330)의 제3 로우 어드레스(RA3)일 수 있다. 제1 뱅크(310)의 인접 로우 어드레스(RA_A)는 제1 뱅크(310)의 제N-1 로우 어드레스(RA(N-1)) 및 제1 뱅크(310)의 제N+1 로우 어드레스(RA(N+1))일 수 있다. 이 경우, 제2 뱅크(330)의 제1 로우 어드레스(RA1)에 상응하는 제1 워드라인(WL1)과 연결되는 메모리 셀들의 데이터를 복원하기 위하여 로우 어드레스 회로(500)는 제1 로우 어드레스(RA1)를 로우 어드레스 라인들을 통해서 제공할 수 있다. 이 경우, 제1 뱅크(310)의 제N-1 로우 어드레스(RA(N-1))에 상응하는 제N-1 워드라인(WL(N-1))과 연결되는 메모리 셀들의 데이터는 복원되지 않을 수 있다. 또한, 제2 뱅크(330)의 제3 로우 어드레스(RA3)에 상응하는 제3 워드라인(WL3)과 연결되는 메모리 셀들의 데이터를 복원하기 위하여 로우 어드레스 회로(500)는 제3 로우 어드레스(RA3)를 로우 어드레스 라인들을 통해서 제공할 수 있다. 이 경우, 제1 뱅크(310)의 제N+1 로우 어드레스(RA(N+1))에 상응하는 제N+1 워드라인(WL(N+1))과 연결되는 메모리 셀들의 데이터는 복원되지 않을 수 있다. 이 경우, 제1 뱅크(310)의 제N-1 로우 어드레스(RA(N-1))에 상응하는 제N-1 워드라인(WL(N-1))과 연결되는 메모리 셀들의 데이터는 복원하기 위해서 로우 어드레스 회로(500)는 별도로 제N-1 로우 어드레스(RA(N-1))를 동일한 로우 어드레스 라인들(510)을 통해서 제공할 수 있다. 또한, 제1 뱅크(310)의 제N+1 로우 어드레스(RA(N+1))에 상응하는 제N+1 워드라인(WL(N+1))과 연결되는 메모리 셀들의 데이터를 복원하기 위해서 로우 어드레스 회로(500)는 별도로 제N+1 로우 어드레스(RA(N+1))를 동일한 로우 어드레스 라인들(510)을 통해서 제공할 수 있다. 본 발명의 실시예들에 따른 메모리 장치(10)의 동작 방법을 사용하면, 제1 뱅크(310)의 제N-1 로우 어드레스(RA(N-1))에 상응하는 제N-1 워드라인(WL(N-1)) 및 제1 뱅크(310)의 제N+1 로우 어드레스(RA(N+1))에 상응하는 제N+1 워드라인(WL(N+1))과 연결되는 메모리 셀들의 데이터를 복원하기 위해서 별도의 회로를 추가되지 않을 수 있다.
본 발명의 실시예들에 따른 메모리 장치(10)의 동작 방법은 메모리 장치(10)에 포함되는 로우 어드레스 회로(500)가 인접 로우 어드레스(RA_A)들을 동일한 로우 어드레스 라인들(510)을 통해서 제공함으로써 메모리 장치(10)의 칩 사이즈를 감소시킬 수 있다.
도 7은 도 2의 메모리 장치의 또 다른 동작 예를 설명하기 위한 도면이고, 도 8은 도 2의 메모리 장치의 또 다른 예를 설명하기 위한 타이밍도이다.
도 7 및 8을 참조하면, 타겟 로우 어드레스(TRA)가 리페어되지 않은 경우, 제1 뱅크(310)의 인접 로우 어드레스(RA_A) 및 제2 뱅크(330)의 인접 로우 어드레스(RA_A)는 동일할 수 있다. 예를 들어, 타겟 로우 어드레스(TRA)가 리페어되지 않은 경우, 제1 뱅크(310)의 인접 로우 어드레스(RA_A)는 제1 뱅크(310)의 제1 로우 어드레스(RA1) 및 제1 뱅크(310)의 제3 로우 어드레스(RA3)일 수 있다. 제2 뱅크(330)의 인접 로우 어드레스(RA_A)는 제2 뱅크(330)의 제1로우 어드레스 및 제2 뱅크(330)의 제3로우 어드레스일 수 있다. 이 경우, 제1 뱅크(310)의 제1 로우 어드레스(RA1)에 상응하는 제1 워드라인(WL1)과 연결되는 메모리 셀들의 데이터를 복원하기 위하여 로우 어드레스 회로(500)는 제1 로우 어드레스(RA1)를 로우 어드레스 라인들을 통해서 제공할 수 있다. 이 경우, 제2 뱅크(330)의 제1 로우 어드레스(RA1)에 상응하는 제1 워드라인(WL1)과 연결되는 메모리 셀들의 데이터는 복원될 수 있다. 또한, 제1 뱅크(310)의 제3 로우 어드레스(RA3)에 상응하는 제3 워드라인(WL3)과 연결되는 메모리 셀들의 데이터를 복원하기 위하여 로우 어드레스 회로(500)는 제3 로우 어드레스(RA3)를 로우 어드레스 라인들을 통해서 제공할 수 있다. 이 경우, 제2 뱅크(330)의 제3 로우 어드레스(RA3)에 상응하는 제3 워드라인(WL3)과 연결되는 메모리 셀들의 데이터는 복원될 수 있다.
예시적인 실시예에 있어서, 제1 뱅크(310)의 인접 로우 어드레스(RA_A)는 제1 뱅크(310)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인의 워드라인 번호보다 1 크거나 작은 워드라인 번호에 상응하고, 제2 뱅크(330)의 인접 로우 어드레스(RA_A)는 제2 뱅크(330)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인의 워드라인 번호보다 1 크거나 작은 워드라인 번호에 상응할 수 있다. 예를 들어, 제1 뱅크(310)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인은 제1 뱅크(310)의 제2 워드라인(WL2) 일 수 있다. 제1 뱅크(310)의 인접 로우 어드레스(RA_A)는 제1 뱅크(310)의 제1 로우 어드레스(RA1) 및 제1 뱅크(310)의 제3 로우 어드레스(RA3)일 수 있다. 제1 뱅크(310)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인의 워드라인 번호는 2일 수 있다. 제1 뱅크(310)의 인접 로우 어드레스(RA_A)에 상응하는 워드라인의 워드라인 번호는 1 및 3일 수 있다. 이 경우, 제1 뱅크(310)의 인접 로우 어드레스(RA_A)는 제1 뱅크(310)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인의 워드라인 번호보다 1 크거나 작은 워드라인 번호에 상응할 수 있다. 또한, 제2 뱅크(330)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인은 제2 뱅크(330)의 제2 워드라인(WL2) 일 수 있다. 제2 뱅크(330)의 인접 로우 어드레스(RA_A)는 제2 뱅크(330)의 제1 로우 어드레스(RA1) 및 제2 뱅크(330)의 제3 로우 어드레스(RA3)일 수 있다. 제2 뱅크(330)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인의 워드라인 번호는 2일 수 있다. 제2 뱅크(330)의 인접 로우 어드레스(RA_A)에 상응하는 워드라인의 워드라인 번호는 1 및 3일 수 있다. 이 경우, 제2 뱅크(330)의 인접 로우 어드레스(RA_A)는 제2 뱅크(330)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인의 워드라인 번호보다 1 크거나 작은 워드라인 번호에 상응할 수 있다.
예시적인 실시예에 있어서, 리프레쉬 신호(RFS)에 기초하여 타겟 로우 어드레스(TRA)에 상응하는 워드라인의 워드라인 번호보다 1 큰 인접 로우 어드레스(RA_A)가 동일한 로우 어드레스라인들을 통해서 전달된 후 리프레쉬 신호(RFS)에 기초하여 타겟 로우 어드레스(TRA)에 상응하는 워드라인의 워드라인 번호보다 1 작은 인접 로우 어드레스(RA_A)가 동일한 로우 어드레스라인들을 통해서 전달될 수 있다. 예를 들어, 리페어 판단 신호(SS, LS)가 제1 로직 레벨로부터 제2 로직 레벨로 천이한 후, 리프레쉬 신호(RFS)가 로직 하이 레벨이 되면 로우 어드레스 회로(500)는 동일한 로우 어드레스 라인들(510)을 통해서 제3 로우 어드레스(RA3)에 해당하는 인접 로우 어드레스(RA_A)를 제공할 수 있다. 로우 어드레스 회로(500)는 제3 로우 어드레스(RA3)에 해당하는 인접 로우 어드레스(RA_A)를 제공하는 경우, 제3 로우 어드레스(RA3)에 해당하는 인접 로우 어드레스(RA_A)에 상응하는 제1 뱅크(310)의 제3 워드라인(WL3) 및 제2 뱅크(330)의 제3 워드라인(WL3)은 인에이블될 수 있다. 제1 뱅크(310)의 제3 워드라인(WL3) 및 제2 뱅크(330)의 제3 워드라인(WL3)이 인에이블되는 경우, 제1 뱅크(310)의 제3 워드라인(WL3)과 연결되는 메모리 셀들 및 제2 뱅크(330)의 제3 워드라인(WL3)과 연결되는 메모리 셀들에 저장된 데이터는 복원될 수 있다.
다음으로, 리프레쉬 신호(RFS)가 다시 로직 하이 레벨이 되면 로우 어드레스 회로(500)는 동일한 로우 어드레스 라인들(510)을 통해서 제1 로우 어드레스(RA1)에 해당하는 인접 로우 어드레스(RA_A)를 제공할 수 있다. 로우 어드레스 회로(500)는 제1 로우 어드레스(RA1)에 해당하는 인접 로우 어드레스(RA_A)를 제공하는 경우, 제1 로우 어드레스(RA1)에 해당하는 인접 로우 어드레스(RA_A)에 상응하는 제1 뱅크(310)의 제1 워드라인(WL1) 및 제2 뱅크(330)의 제1 워드라인(WL1)은 인에이블될 수 있다. 제1 뱅크(310)의 제1 워드라인(WL1) 및 제2 뱅크(330)의 제1 워드라인(WL1)이 인에이블되는 경우, 제1 뱅크(310)의 제1 워드라인(WL1)과 연결되는 메모리 셀들 및 제2 뱅크(330)의 제1 워드라인(WL1)과 연결되는 메모리 셀들에 저장된 데이터는 복원될 수 있다. 메모리 셀들에 저장된 데이터는 복원하는 동작은 리프레쉬 동작일 수 있다.
도 9는 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 2, 3 및 9를 참조하면, 메모리 장치(10)는 컨트롤러(100), 머지드 뱅크(300), 로우 어드레스 회로(500) 및 로우 디코더(400)를 포함할 수 있다. 머지드 뱅크(300)는 제1 뱅크(310) 및 제2 뱅크(330)를 포함할 수 있다. 메모리 장치(10)의 동작 방법에서는 컨트롤러(100)가 액세스 어드레스에 상응하는 타겟 로우 어드레스(TRA)의 리페어 여부를 판단한다(S200). 예를 들어, 타겟 로우 어드레스(TRA)는 제2 워드라인(WL2)에 상응하는 로우 어드레스일 수 있다. 제1 뱅크(310)에 포함되는 제2 워드라인(WL2)은 정상 워드라인일 수 있다. 제2 뱅크(330)에 포함되는 제2 워드라인(WL2)은 불량 셀을 포함하는 워드라인일 수 있다. 예를 들어, 컨트롤러(100)로부터 제2 뱅크(330)에 포함되는 제2 워드라인(WL2)에 상응하는 타겟 로우 어드레스(TRA)가 전달되는 경우, 제2 뱅크(330)에 포함되는 제2 워드라인(WL2) 대신 제2 뱅크(330)에 포함되는 제N 워드라인(WL(N))이 인에이블될 수 있다. 이 경우, 타겟 로우 어드레스(TRA)는 리페어된 것으로 판단될 수 있다.
컨트롤러(100)가 타겟 로우 어드레스(TRA)의 리페어 여부에 기초하여 머지드(merged) 뱅크에 포함되는 제1 뱅크(310) 및 제2 뱅크(330)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인에 인접하는 인접 워드라인(WLA)의 인접 로우 어드레스(RA_A)들을 제공한다(S210). 예를 들어, 타겟 로우 어드레스(TRA)가 리페어된 것으로 판단되는 경우, 제1 뱅크(310)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인은 제1 뱅크(310)의 제2 워드라인(WL2)일 수 있다. 제1 뱅크(310)의 제2 워드라인(WL2)에 인접하는 인접 워드라인(WLA)은 제1 뱅크(310)의 제1 워드라인(WL1) 및 제1 뱅크(310)의 제3 워드라인(WL3)일 수 있다. 제1 뱅크(310)의 인접 로우 어드레스(RA_A)는 제1 뱅크(310)의 제1 로우 어드레스(RA1) 및 제1 뱅크(310)의 제3 로우 어드레스(RA3)일 수 있다. 또한, 제2 뱅크(330)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인은 제2 뱅크(330)의 제N 워드라인(WL(N))일 수 있다. 제2 뱅크(330)의 제N 워드라인(WL(N))에 인접하는 인접 워드라인(WLA)은 제2 뱅크(330)의 제N-1 워드라인(WL(N-1)) 및 제2 뱅크(330)의 제N+1 워드라인(WL(N+1))일 수 있다. 제2 뱅크(330)의 인접 로우 어드레스(RA_A)는 제2 뱅크(330)의 제N-1 로우 어드레스(RA(N-1)) 및 제2 뱅크(330)의 제N+1 로우 어드레스(RA(N+1))일 수 있다.
로우 어드레스 회로(500)가 인접 로우 어드레스(RA_A)들을 동일한 로우 어드레스 라인들(510)을 통해서 로우 디코더(400)에 전달한다(S220). 인접 로우 어드레스(RA_A)들에 상응하는 워드라인들을 리프레쉬한다(S230). 예를 들어, 타겟 로우 어드레스(TRA)에 상응하는 워드라인을 인에이블하는 경우, 타겟 로우 어드레스(TRA)에 상응하는 워드라인에 인접하는 인접 워드라인(WLA)과 연결되는 메모리 셀들에 저장된 데이터가 손실될 수 있다. 따라서 타겟 로우 어드레스(TRA)에 상응하는 워드라인에 인접하는 인접 워드라인(WLA)에 저장된 데이터를 복원할 필요가 있다. 타겟 로우 어드레스(TRA)에 상응하는 워드라인에 인접하는 인접 워드라인(WLA)에 연결된 메모리 셀들에 저장된 데이터를 복원하는 동작은 리프레쉬 동작일 수 있다.
타겟 로우 어드레스(TRA)가 리페어된 경우, 제1 뱅크(310)의 인접 로우 어드레스(RA_A) 및 제2 뱅크(330)의 인접 로우 어드레스(RA_A)는 상이할 수 있다. 예를 들어, 제1 뱅크(310)의 인접 로우 어드레스(RA_A)는 제1 뱅크(310)의 제1 로우 어드레스(RA1) 및 제1 뱅크(310)의 제3 로우 어드레스(RA3)일 수 있다. 제2 뱅크(330)의 인접 로우 어드레스(RA_A)는 제2 뱅크(330)의 제N-1 로우 어드레스(RA(N-1)) 및 제2 뱅크(330)의 제N+1 로우 어드레스(RA(N+1))일 수 있다. 이 경우, 제1 뱅크(310)의 제1 로우 어드레스(RA1)에 상응하는 제1 워드라인(WL1)과 연결되는 메모리 셀들의 데이터를 복원하기 위하여 로우 어드레스 회로(500)는 제1 로우 어드레스(RA1)를 로우 어드레스 라인들을 통해서 제공할 수 있다. 이 경우, 제2 뱅크(330)의 제N-1 로우 어드레스(RA(N-1))에 상응하는 제N-1 워드라인(WL(N-1))과 연결되는 메모리 셀들의 데이터는 복원되지 않을 수 있다. 또한, 제1 뱅크(310)의 제3 로우 어드레스(RA3)에 상응하는 제3 워드라인(WL3)과 연결되는 메모리 셀들의 데이터를 복원하기 위하여 로우 어드레스 회로(500)는 제3 로우 어드레스(RA3)를 로우 어드레스 라인들을 통해서 제공할 수 있다. 이 경우, 제2 뱅크(330)의 제N+1 로우 어드레스(RA(N+1))에 상응하는 제N+1 워드라인(WL(N+1))과 연결되는 메모리 셀들의 데이터는 복원되지 않을 수 있다. 이 경우, 제2 뱅크(330)의 제N-1 로우 어드레스(RA(N-1))에 상응하는 제N-1 워드라인(WL(N-1))과 연결되는 메모리 셀들의 데이터는 복원하기 위해서 로우 어드레스 회로(500)는 별도로 제N-1 로우 어드레스(RA(N-1))를 동일한 로우 어드레스 라인들(510)을 통해서 제공할 수 있다. 또한, 제2 뱅크(330)의 제N+1 로우 어드레스(RA(N+1))에 상응하는 제N+1 워드라인(WL(N+1))과 연결되는 메모리 셀들의 데이터를 복원하기 위해서 로우 어드레스 회로(500)는 별도로 제N+1 로우 어드레스(RA(N+1))를 동일한 로우 어드레스 라인들(510)을 통해서 제공할 수 있다. 본 발명의 실시예들에 따른 메모리 장치(10)의 동작 방법을 사용하면, 제2 뱅크(330)의 제N-1 로우 어드레스(RA(N-1))에 상응하는 제N-1 워드라인(WL(N-1)) 및 제2 뱅크(330)의 제N+1 로우 어드레스(RA(N+1))에 상응하는 제N+1 워드라인(WL(N+1))과 연결되는 메모리 셀들의 데이터를 복원하기 위해서 별도의 회로를 추가되지 않을 수 있다.
본 발명의 실시예들에 따른 메모리 장치(10)의 동작 방법은 메모리 장치(10)에 포함되는 로우 어드레스 회로(500)가 인접 로우 어드레스(RA_A)들을 동일한 로우 어드레스 라인들(510)을 통해서 제공함으로써 메모리 장치(10)의 칩 사이즈를 감소시킬 수 있다.
도 10은 타겟 로우 어드레스의 리페어 여부에 따른 리프레쉬 횟수를 설명하기 위한 도면이다.
도 3 및 10을 참조하면, 타겟 로우 어드레스(TRA)의 리페어 여부에 따라 리프레쉬 횟수가 결정될 수 있다. 예시적인 실시예에 있어서, 타겟 로우 어드레스(TRA)가 리페어된 경우의 리프레쉬 횟수는 타겟 로우 어드레스(TRA)가 리페어되지 않은 경우의 리프레쉬 횟수보다 클 수 있다. 예를 들어, 타겟 로우 어드레스(TRA)가 리페어된 경우, 제1 뱅크(310)의 인접 로우 어드레스(RA_A)는 제1 뱅크(310)의 제1 로우 어드레스(RA1) 및 제1 뱅크(310)의 제3 로우 어드레스(RA3)일 수 있다. 제2 뱅크(330)의 인접 로우 어드레스(RA_A)는 제2 뱅크(330)의 제N-1 로우 어드레스(RA(N-1)) 및 제2 뱅크(330)의 제N+1 로우 어드레스(RA(N+1))일 수 있다. 제1 뱅크(310)의 제1 로우 어드레스(RA1), 제1 뱅크(310)의 제3 로우 어드레스(RA3), 제2 뱅크(330)의 제N-1 로우 어드레스(RA(N-1)) 및 제2 뱅크(330)의 제N+1 로우 어드레스(RA(N+1))에 상응하는 워드라인들과 연결되는 메모리 셀들에 저장된 데이터를 복원하기 위하여 4회의 리프레쉬 동작이 요구될 수 있다. 또한, 예를 들어, 타겟 로우 어드레스(TRA)가 리페어되지 않은 경우, 제1 뱅크(310)의 인접 로우 어드레스(RA_A)는 제1 뱅크(310)의 제1 로우 어드레스(RA1) 및 제1 뱅크(310)의 제3 로우 어드레스(RA3)일 수 있다. 제2 뱅크(330)의 인접 로우 어드레스(RA_A)는 제2 뱅크(330)의 제1 로우 어드레스(RA1) 및 제2 뱅크(330)의 제3 로우 어드레스(RA3)일 수 있다. 제1 뱅크(310)의 제1 로우 어드레스(RA1), 제1 뱅크(310)의 제3 로우 어드레스(RA3), 제2 뱅크(330)의 제1 로우 어드레스(RA1) 및 제2 뱅크(330)의 제3 로우 어드레스(RA3)에 상응하는 워드라인들과 연결되는 메모리 셀들에 저장된 데이터를 복원하기 위하여 2회의 리프레쉬 동작이 요구될 수 있다. 따라서, 타겟 로우 어드레스(TRA)가 리페어된 경우의 리프레쉬 횟수는 타겟 로우 어드레스(TRA)가 리페어되지 않은 경우의 리프레쉬 횟수보다 클 수 있다.
도 11은 도 9의 메모리 장치의 동작 방법의 일 예를 설명하기 위한 도면이다.
도 4 및 11을 참조하면, 타겟 로우 어드레스(TRA)가 리페어된 경우, 제1 뱅크(310)의 인접 로우 어드레스(RA_A) 및 제2 뱅크(330)의 인접 로우 어드레스(RA_A)는 상이하고, 리프레쉬 신호(RFS)에 기초하여 제1 뱅크(310)의 인접 로우 어드레스(RA_A) 및 제2 뱅크(330)의 인접 로우 어드레스(RA_A)는 동일한 로우 어드레스 라인들(510)을 통해서 전달될 수 있다. 예시적인 실시예에 있어서, 제1 뱅크(310)의 인접 로우 어드레스(RA_A)는 제1 뱅크(310)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인의 워드라인 번호보다 1 크거나 작은 워드라인 번호에 상응하고, 제2 뱅크(330)의 인접 로우 어드레스(RA_A)는 제2 뱅크(330)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인의 워드라인 번호보다 1 크거나 작은 워드라인 번호에 상응할 수 있다.
예시적인 실시예에 있어서, 제1 뱅크(310)의 인접 로우 어드레스(RA_A)가 리프레쉬 신호(RFS)에 기초하여 동일한 로우 어드레스 라인들(510)을 통해서 전달되고, 제1 뱅크(310)의 인접 로우 어드레스(RA_A)에 상응하는 워드라인을 리프레쉬하고, 제2 뱅크(330)의 인접 로우 어드레스(RA_A)가 리프레쉬 신호(RFS)에 기초하여 동일한 로우 어드레스 라인들(510)을 통해서 전달되고, 제2 뱅크(330)의 인접 로우 어드레스(RA_A)에 상응하는 워드라인을 리프레쉬할 수 있다.
제1 뱅크(310)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인은 제1 뱅크(310)의 제3 워드라인(WL3)일 수 있다. 제1 뱅크(310)의 제3 워드라인(WL3)에 인접하는 인접 워드라인(WLA)은 제1 뱅크(310)의 제2 워드라인(WL2) 및 제1 뱅크(310)의 제4 워드라인(WL4)일 수 있다. 제1 뱅크(310)의 인접 로우 어드레스(RA_A)는 제1 뱅크(310)의 제2 로우 어드레스(RA2) 및 제1 뱅크(310)의 제4 로우 어드레스(RA4)일 수 있다. 또한, 제2 뱅크(330)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인은 제2 뱅크(330)의 제N 워드라인(WL(N))일 수 있다. 제2 뱅크(330)의 제N 워드라인(WL(N))에 인접하는 인접 워드라인(WLA)은 제2 뱅크(330)의 제N-1 워드라인(WL(N-1)) 및 제2 뱅크(330)의 제N+1 워드라인(WL(N+1))일 수 있다. 제2 뱅크(330)의 인접 로우 어드레스(RA_A)는 제2 뱅크(330)의 제N-1 로우 어드레스(RA(N-1)) 및 제2 뱅크(330)의 제N+1 로우 어드레스(RA(N+1))일 수 있다. 예를 들어, 타겟 로우 어드레스(TRA)가 리페어된 것으로 판단되는 경우, 리페어 판단 신호(SS, LS)는 제1 로직 레벨일 수 있다. 제1 로직 레벨은 로직 하이 레벨일 수 있고, 제2 로직 레벨은 로직 로우 레벨일 수 있다. 리페어 판단 신호(SS, LS)는 쇼트 신호(SS) 및 롱 신호(LS)를 포함할 수 있다. 리페어 판단 신호(SS, LS)가 제1 로직 레벨로부터 제2 로직 레벨로 천이한 후, 리프레쉬 신호(RFS)가 로직 하이 레벨이 되면 로우 어드레스 회로(500)는 동일한 로우 어드레스 라인들(510)을 통해서 제1 뱅크(310)의 제2 로우 어드레스(RA2)에 해당하는 인접 로우 어드레스(RA_A)를 제공할 수 있다. 로우 어드레스 회로(500)는 제1 뱅크(310)의 제2 로우 어드레스(RA2)에 해당하는 인접 로우 어드레스(RA_A)를 제공하는 경우, 제1 뱅크(310)의 제2 로우 어드레스(RA2)에 해당하는 인접 로우 어드레스(RA_A)에 상응하는 제1 뱅크(310)의 제2 워드라인(WL2)은 인에이블될 수 있다. 제1 뱅크(310)의 제2 로우 어드레스(RA2)에 해당하는 인접 로우 어드레스(RA_A)에 상응하는 제1 뱅크(310)의 제2 워드라인(WL2)이 인에이블되는 경우, 제1 뱅크(310)의 제2 워드라인(WL2)과 연결되는 메모리 셀들에 저장된 데이터는 복원될 수 있다.
다음으로, 리프레쉬 신호(RFS)가 다시 로직 하이 레벨이 되면 로우 어드레스 회로(500)는 동일한 로우 어드레스 라인들(510)을 통해서 제1 뱅크(310)의 제4 로우 어드레스(RA4)에 해당하는 인접 로우 어드레스(RA_A)를 제공할 수 있다. 로우 어드레스 회로(500)는 제1 뱅크(310)의 제4 로우 어드레스(RA4)에 해당하는 인접 로우 어드레스(RA_A)를 제공하는 경우, 제1 뱅크(310)의 제4 로우 어드레스(RA4)에 해당하는 인접 로우 어드레스(RA_A)에 상응하는 제1 뱅크(310)의 제4 워드라인(WL4)은 인에이블될 수 있다. 제1 뱅크(310)의 제4 워드라인(WL4)이 인에이블되는 경우, 제1 뱅크(310)의 제4 워드라인(WL4)과 연결되는 메모리 셀들에 저장된 데이터는 복원될 수 있다. 다음으로, 리프레쉬 신호(RFS)가 다시 로직 하이 레벨이 되면 로우 어드레스 회로(500)는 동일한 로우 어드레스 라인들(510)을 통해서 제2 뱅크(330)의 제N-1 로우 어드레스(RA(N-1))에 해당하는 인접 로우 어드레스(RA_A)를 제공할 수 있다. 로우 어드레스 회로(500)가 제2 뱅크(330)의 제N-1 로우 어드레스(RA(N-1))에 해당하는 인접 로우 어드레스(RA_A)를 제공하는 경우, 제2 뱅크(330)의 제N-1 로우 어드레스(RA(N-1))에 해당하는 인접 로우 어드레스(RA_A)에 상응하는 제2 뱅크(330)의 제N-1 워드라인(WL(N-1))은 인에이블될 수 있다. 제2 뱅크(330)의 제N-1 워드라인(WL(N-1))이 인에이블되는 경우, 제2 뱅크(330)의 제N-1 워드라인(WL(N-1))과 연결되는 메모리 셀들에 저장된 데이터는 복원될 수 있다. 메모리 셀들에 저장된 데이터는 복원하는 동작은 리프레쉬 동작일 수 있다.
다음으로, 리프레쉬 신호(RFS)가 다시 로직 하이 레벨이 되면 로우 어드레스 회로(500)는 동일한 로우 어드레스 라인들(510)을 통해서 제2 뱅크(330)의 제N+1 로우 어드레스(RA(N+1))에 해당하는 인접 로우 어드레스(RA_A)를 제공할 수 있다. 로우 어드레스 회로(500)가 제2 뱅크(330)의 제N+1 로우 어드레스(RA(N+1))에 해당하는 인접 로우 어드레스(RA_A)를 제공하는 경우, 제2 뱅크(330)의 제N+1 로우 어드레스(RA(N+1))에 해당하는 인접 로우 어드레스(RA_A)에 상응하는 제2 뱅크(330)의 제N+1 워드라인(WL(N+1))은 인에이블될 수 있다. 제2 뱅크(330)의 제N+1 워드라인(WL(N+1))이 인에이블되는 경우, 제2 뱅크(330)의 제N+1 워드라인(WL(N+1))과 연결되는 메모리 셀들에 저장된 데이터는 복원될 수 있다. 본 발명의 실시예들에 따른 메모리 장치(10)의 동작 방법은 메모리 장치(10)에 포함되는 로우 어드레스 회로(500)가 인접 로우 어드레스(RA_A)들을 동일한 로우 어드레스 라인들(510)을 통해서 제공함으로써 메모리 장치(10)의 칩 사이즈를 감소시킬 수 있다.
도 12는 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타내는 순서도이다.
도 12를 참조하면, 메모리 시스템의 동작 방법에서는 메모리 컨트롤러(110)가 액세스 어드레스 및 커맨드를 제공한다(S300). 컨트롤러(100)가 액세스 어드레스에 상응하는 타겟 로우 어드레스(TRA)의 리페어 여부를 판단한다(S310). 컨트롤러(100)가 타겟 로우 어드레스(TRA)의 리페어 여부에 기초하여 머지드(merged) 뱅크에 포함되는 제1 뱅크(310) 및 제2 뱅크(330)의 타겟 로우 어드레스(TRA)에 상응하는 워드라인에 인접하는 인접 워드라인(WLA)의 인접 로우 어드레스(RA_A)들을 제공한다(S320). 로우 어드레스 회로(500)가 인접 로우 어드레스(RA_A)들을 동일한 로우 어드레스 라인들(510)을 통해서 로우 디코더(400)에 전달한다(S330). 본 발명의 실시예들에 따른 메모리 장치(10)의 동작 방법은 메모리 장치(10)에 포함되는 로우 어드레스 회로(500)가 인접 로우 어드레스(RA_A)들을 동일한 로우 어드레스 라인들(510)을 통해서 제공함으로써 메모리 장치(10)의 칩 사이즈를 감소시킬 수 있다.
도 13는 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 13에 도시된 바와 같이, 반도체 메모리 장치(600)는 다수의 반도체 레이어들(LA1 내지 LAk, k는 3이상의 자연수)을 구비할 수 있으며, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 내지 LAk)은 슬레이브 칩인 것으로 가정한다. 다수의 반도체 레이어들(LA1 내지 LAk)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(610)와 슬레이브 칩으로서 제k 반도체 레이어(620)를 중심으로 하여 반도체 메모리 장치(600)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(610)는 슬레이브 칩들에 구비되는 메모리 영역(Memory region, 621)을 구동하기 위한 각종 주변 회로들을 구비한다. 예컨데, 제1 반도체 레이어(610)는 메모리의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 6101)와, 메모리의 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 6102)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(6103), 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(6104)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(6105) 등을 구비할 수 있다. 메모리 영역(621)은 도 4를 참조하여 설명한 바와 같이 메인 데이터와 패리티 데이터가 저장되는 노멀 셀 어레이 및 노멀 셀 어레이의 결함을 구제하기 위한 리던던시 셀 어레이를 구비할 수 있다.
또한 제1 반도체 레이어(610)는 제어 로직(6107)을 더 포함할 수 있다. 제어 로직(6107)은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(621)에 대한 액세스를 제어하고, 메모리 영역(621)을 액세스하기 위한 제어 신호들을 생성할 수 있다.
한편, 제n 반도체 레이어(620)는, 메모리 영역(621)에 포함되는 메모리 셀들에 발생하는 에러를 정정하기 위한 에러 정정 회로(622)와 테스트 모드에서 메모리 영역(621)에 포함되는 메모리 셀들에 발생하는 에러를 판정하기 위한 에러 판정 회로(623)를 포함할 수 있다.
도 14는 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템 나타내는 블록도이다.
도 14를 참조하면, 메모리 시스템(700)은 메모리 모듈(710) 및 메모리 컨트롤러(720)를 포함할 수 있다. 메모리 모듈(710)은 모듈 보드(Module Board) 상에 장착되는 적어도 하나의 반도체 메모리 장치(DRAM, 730)를 포함할 수 있다. 반도체 메모리 장치(730)는 도 3의 반도체 메모리 장치(200a)로 구현될 수 있다. 예컨대, 반도체 메모리 장치(730)는 DRAM 칩으로 구현될 수 있다. 또한, 각각의 반도체 메모리 장치(730)는 서로 적층된 복수의 반도체 칩들을 포함할 수 있다. 이 경우, 반도체 칩들은 적어도 하나의 마스터 칩(731)과 적어도 하나의 슬레이브 칩(732)을 포함할 수 있다. 서로 적층된 반도체 칩들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다.
메모리 모듈(710)은 시스템 버스를 통해 메모리 컨트롤러(720)와 통신할 수 있다. 시스템 버스를 통하며 복수의 단위 데이터들을 포함하는 데이터 블록(DTA), 커맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(710)과 메모리 컨트롤러(720) 사이에서 송수신될 수 있다. 또한 반도체 메모리 장치들 각각은 에러의 종류를 나타내는 에러 종류 신호와 관련된 페일 어드레스를 에러 정보 신호(EIS)로서 메모리 컨트롤러(720)에 제공할 수 있고 메모리 컨트롤러(720)는 에러 정보 신호(EIS)에 기초하여 반도체 메모리 장치들의 에러 구제 정책을 결정할 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 15를 참조하면, 메모리 시스템(710)은 광 연결 장치들(711, 712)과 컨트롤러(720) 그리고 반도체 메모리 장치(DRAM, 713)를 포함한다. 광 연결 장치들(711, 712)은 컨트롤러(720)와 반도체 메모리 장치(730)를 상호 연결한다(interconnect). 컨트롤러(720)는 컨트롤 유닛(721), 제1 송신부(722), 제1 수신부(724)를 포함한다. 컨트롤 유닛(721)은 제1 전기 신호(SN1)를 제1 송신부(722)로 전송한다. 제1 전기 신호(SN1)는 반도체 메모리 장치(730)로 전송되는 커맨드 신호들, 클럭킹 신호들, 어드레스 신호들 또는 기입 데이터 등으로 구성될 수 있다. 제1 송신부(722)는 제1 광 변조기(723)를 포함하고, 제1 광 변조기(723)는 제1 전기 신호(SN1)를 제1 광 송신신호(OTP1EC)로 변환하여 광 연결 장치(711)로 전송한다. 제1 광 송신 신호(OTP1EC)는 광 연결 장치(711)를 통하여 시리얼 통신으로 전송된다. 제1 수신부(724)는 제1 광 복조기(725)를 포함하고, 제1 광 복조기(725)는 광 연결 장치(712)로부터 수신된 제2 광 수신 신호(OPT2OC)를 제2 전기 신호(SN2)로 변환하여 컨트롤 유닛(721)으로 전송한다.
반도체 메모리 장치(730)는 제2 수신부(731), 동적 메모리 셀들을 포함하는 메모리 영역(735) 및 제2 송신부(733)를 포함한다. 제2 수신부(731)는 제2 광 복조기(732)를 포함하고, 제2 광 복조기(732)는 광 연결 장치(711)로부터 제1 광 수신 신호(OPT1OC)를 제1 전기 신호(SN1)로 변환하여 메모리 영역(735)으로 전송한다.
메모리 영역(735)에서는 제1 전기 신호(SN1)에 응답하여 기입 데이터를 메모리 셀에 기입하거나 메모리 영역(735)으로부터 독출된 데이터를 제2 전기 신호(SN2)로서 제2 송신부(733)로 전송한다. 제2 전기 신호(SN2)는 컨트롤러(720)로 전송되는 클럭킹 신호, 독출 데이터 등으로 구성될 수 있다. 제2 송신부(733)는 제2 광변조기(734)를 포함하고, 제2 광변조기(734)는 제2 전기 신호(SN2)를 제2 광 데이터 신호(OPT2EC)로 변환하여 광 연결 장치(712)로 전송한다. 제2 광 송신 신호(OTP2EC)는 광 연결 장치(712)를 통하여 시리얼 통신으로 전송된다.
도 16은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 서버 시스템을 나타낸다.
도 16을 참조하면, 서버 시스템(770)은 메모리 컨트롤러(772) 및 복수의 메모리 모듈들(773)을 구비한다. 각각의 메모리 모듈(773)은 복수의 DRAM 칩들(774)을 포함할 수 있다.
서버 시스템(770)은 제1 회로 기판(771)의 소켓들(775)에 제2 회로 기판(776)이 결합되는 구조를 가질 수 있다. 서버 시스템(770)은 신호 채널 별로 하나의 제2회로 기판(776)이 제1 회로 기판(771)과 연결되는 채널 구조를 가질 수 있다.
한편, 메모리 모듈들(743)의 신호의 전달이 광학적 입출력 접속(Optical IO Connection)으로 수행될 수 있다. 광학적 입출력 접속을 위해, 서버 시스템(770)은 전-광 변환 유닛(777)을 더 포함할 수 있으며, 메모리 모듈들(773) 각각은 광-전 변환 유닛(778)을 더 포함할 수 있다.
메모리 컨트롤러(772)는 전기적 채널(EC)을 통하여 전-광 변환 유닛(777)에 접속된다. 전-광 변환 유닛(777)은 전기적 채널(EC)을 통하여 메모리 컨트롤러(772)로부터 수신된 전기적 신호를 광 신호로 변환시켜 광 채널(OC) 측으로 전달한다. 또한, 전-광 변환 유닛(777)은 광 채널(OC)을 통하여 수신되는 광 신호를 전기적 신호로 변환시켜 전기적 채널(EC) 측으로 전달하는 신호 처리를 실행한다.
메모리 모듈들(773)은 광 채널(OC)을 통하여 전-광 변환 유닛(777)과 접속된다. 메모리 모듈(773)로 인가된 광 신호는 광-전 변환 유닛(778)을 통해 전기적 신호로 변환되어 저항성 메모리 칩들(774)로 전달될 수 있다. 이와 같은 광연결 메모리 모듈들로 구성된 서버 시스템(770)은 높은 저장 용량과 빠른 처리 속도를 지원할 수 있다.
도 17은 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 17을 참조하면, 모바일 시스템(700)은 프로세서(710), 메모리 장치(720), 저장 장치(730), 이미지 센서(760), 디스플레이 디바이스(740) 및 파워 서플라이(750)를 포함할 수 있다. 모바일 시스템(700)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
프로세서(710)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(710)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(710)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 메모리 장치(720), 저장 장치(730) 및 디스플레이 장치(740)와 통신을 수행할 수 있다. 실시예에 따라, 프로세서(710)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 메모리 장치(720)는 모바일 시스템(700)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(720)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)을 포함하여 구현될 수 있다. 저장 장치(730)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM) 등을 포함할 수 있다. 모바일 시스템(700)은 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터 등과 같은 출력 수단을 더 포함할 수 있다. 파워 서플라이(750)는 모바일 시스템(700)의 동작에 필요한 동작 전압을 공급할 수 있다.
이미지 센서(760)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(710)와 연결되어 통신을 수행할 수 있다. 이미지 센서(900)는 프로세서(710)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다.
모바일 시스템(700)의 구성 요소들은 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 모바일 시스템(700)의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 모바일 시스템(700)은 본원발명의 실시예들에 따른 메모리 시스템을 이용하는 모든 모바일 시스템으로 해석되어야 할 것이다. 예를 들어, 모바일 시스템(700)은 디지털 카메라, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등을 포함할 수 있다.
도 18은 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 18을 참조하면, 컴퓨팅 시스템(800)은 프로세서(810), 입출력 허브(820), 입출력 컨트롤러 허브(830), 적어도 하나의 메모리 모듈(840) 및 그래픽 카드(850)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(800)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(810)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(810)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(810)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1510)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 18에는 하나의 프로세서(810)를 포함하는 컴퓨팅 시스템(800)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(800)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(810)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(810)는 메모리 모듈(840)의 동작을 제어하는 메모리 컨트롤러(811)를 포함할 수 있다. 프로세서(810)에 포함된 메모리 컨트롤러(811)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(811)와 메모리 모듈(840) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(840)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(811)는 입출력 허브(820) 내에 위치할 수 있다. 메모리 컨트롤러(811)를 포함하는 입출력 허브(820)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(840)은 메모리 컨트롤러(811)로부터 제공된 데이터를 저장하는 복수의 메모리 장치들과 복수의 메모리 장치들의 동작들을 전반적으로 관리하는 버퍼 칩을 포함할 수 있다. 복수의 메모리 장치들 각각은 프로세서(810)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 장치들 각각은 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리이거나, 리프레쉬 동작이 필요한 임의의 휘발성 메모리 장치일 수 있다.
입출력 허브(820)는 그래픽 카드(850)와 같은 장치들과 프로세서(810) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(820)는 다양한 방식의 인터페이스를 통하여 프로세서(810)에 연결될 수 있다. 예를 들어, 입출력 허브(820)와 프로세서(810)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다.
입출력 허브(820)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(820)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(850)는 AGP 또는 PCIe를 통하여 입출력 허브(820)와 연결될 수 있다. 그래픽 카드(850)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(850)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(820)는, 입출력 허브(820)의 외부에 위치한 그래픽 카드(850)와 함께, 또는 그래픽 카드(850) 대신에 입출력 허브(820)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(820)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(820)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(830)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(830)는 내부 버스를 통하여 입출력 허브(820)와 연결될 수 있다. 예를 들어, 입출력 허브(820)와 입출력 컨트롤러 허브(830)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(830)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(830)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(810), 입출력 허브(820) 및 입출력 컨트롤러 허브(830)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(810), 입출력 허브(820) 또는 입출력 컨트롤러 허브(830) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명의 실시예들에 따른 메모리 장치의 동작 방법은 메모리 장치에 포함되는 로우 어드레스 회로가 인접 로우 어드레스들을 동일한 로우 어드레스 라인들을 통해서 제공함으로써 메모리 장치의 칩 사이즈를 감소시킬 수 있어 메모리 장치를 사용하는 메모리 시스템에 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 컨트롤러가 액세스 어드레스에 상응하는 타겟 로우 어드레스의 리페어 여부를 판단하는 단계;
    상기 컨트롤러가 상기 타겟 로우 어드레스의 리페어 여부에 기초하여 머지드(merged) 뱅크에 포함되는 제1 뱅크 및 제2 뱅크의 상기 타겟 로우 어드레스에 상응하는 워드라인에 인접하는 인접 워드라인의 인접 로우 어드레스들을 제공하는 단계; 및
    로우 어드레스 회로가 상기 인접 로우 어드레스들을 동일한 로우 어드레스 라인들을 통해서 로우 디코더에 전달하는 단계를 포함하는 메모리 장치의 동작 방법.
  2. 제1 항에 있어서,
    상기 타겟 로우 어드레스가 리페어된 경우, 상기 제1 뱅크의 상기 인접 로우 어드레스 및 상기 제2 뱅크의 상기 인접 로우 어드레스는 상이한 것을 특징으로 하는 메모리 장치의 동작 방법.
  3. 제2 항에 있어서,
    리프레쉬 신호에 기초하여 상기 제1 뱅크의 상기 인접 로우 어드레스 및 상기 제2 뱅크의 상기 인접 로우 어드레스는 상기 동일한 로우 어드레스 라인들을 통해서 전달되고,
    상기 제1 뱅크의 상기 인접 로우 어드레스가 상기 리프레쉬 신호에 기초하여 상기 동일한 로우 어드레스 라인들을 통해서 전달된 후, 상기 제2 뱅크의 상기 인접 로우 어드레스가 상기 리프레쉬 신호에 기초하여 상기 동일한 로우 어드레스 라인들을 통해서 전달되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  4. 제2 항에 있어서,
    상기 제1 뱅크의 상기 인접 로우 어드레스는 상기 제1 뱅크의 상기 타겟 로우 어드레스에 상응하는 워드라인의 워드라인 번호보다 1 큰 워드라인 번호에 상응하고,
    상기 제2 뱅크의 상기 인접 로우 어드레스는 상기 제2 뱅크의 상기 타겟 로우 어드레스에 상응하는 워드라인의 워드라인 번호보다 1 큰 워드라인 번호에 상응하고,
    리프레쉬 신호에 기초하여 상기 제1 뱅크의 상기 타겟 로우 어드레스에 상응하는 워드라인의 워드라인 번호보다 1 큰 워드라인 번호에 상응하는 상기 제1 뱅크의 상기 인접 로우 어드레스 및 상기 제2 뱅크의 상기 타겟 로우 어드레스에 상응하는 워드라인의 워드라인 번호보다 1 큰 워드라인 번호에 상응하는 상기 제2 뱅크의 상기 인접 로우 어드레스는 상기 동일한 로우 어드레스 라인들을 통해서 전달되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  5. 제2 항에 있어서,
    상기 제1 뱅크의 상기 인접 로우 어드레스는 상기 제1 뱅크의 상기 타겟 로우 어드레스에 상응하는 워드라인의 워드라인 번호보다 1 작은 워드라인 번호에 상응하고,
    상기 제2 뱅크의 상기 인접 로우 어드레스는 상기 제2 뱅크의 상기 타겟 로우 어드레스에 상응하는 워드라인의 워드라인 번호보다 1 작은 워드라인 번호에 상응하고,
    리프레쉬 신호에 기초하여 상기 제1 뱅크의 상기 타겟 로우 어드레스에 상응하는 워드라인의 워드라인 번호보다 1 작은 워드라인 번호에 상응하는 상기 제1 뱅크의 상기 인접 로우 어드레스 및 상기 제2 뱅크의 상기 타겟 로우 어드레스에 상응하는 워드라인의 워드라인 번호보다 1 작은 워드라인 번호에 상응하는 상기 제2 뱅크의 상기 인접 로우 어드레스는 상기 동일한 로우 어드레스 라인들을 통해서 전달되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  6. 제1 항에 있어서,
    상기 타겟 로우 어드레스가 리페어되지 않은 경우, 상기 제1 뱅크의 상기 인접 로우 어드레스 및 상기 제2 뱅크의 상기 인접 로우 어드레스는 동일하고,
    상기 제1 뱅크의 상기 인접 로우 어드레스는 상기 제1 뱅크의 상기 타겟 로우 어드레스에 상응하는 워드라인의 워드라인 번호보다 1 크거나 작은 워드라인 번호에 상응하고, 상기 제2 뱅크의 상기 인접 로우 어드레스는 상기 제2 뱅크의 상기 타겟 로우 어드레스에 상응하는 워드라인의 워드라인 번호보다 1 크거나 작은 워드라인 번호에 상응하고,
    리프레쉬 신호에 기초하여 상기 타겟 로우 어드레스에 상응하는 워드라인의 워드라인 번호보다 1 큰 인접 로우 어드레스가 상기 동일한 로우 어드레스라인들을 통해서 전달된 후 상기 리프레쉬 신호에 기초하여 상기 타겟 로우 어드레스에 상응하는 워드라인의 워드라인 번호보다 1 작은 인접 로우 어드레스가 상기 동일한 로우 어드레스라인들을 통해서 전달되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  7. 컨트롤러가 액세스 어드레스에 상응하는 타겟 로우 어드레스의 리페어 여부를 판단하는 단계;
    상기 컨트롤러가 상기 타겟 로우 어드레스의 리페어 여부에 기초하여 머지드(merged) 뱅크에 포함되는 제1 뱅크 및 제2 뱅크의 상기 타겟 로우 어드레스에 상응하는 워드라인에 인접하는 인접 워드라인의 인접 로우 어드레스들을 제공하는 단계;
    로우 어드레스 회로가 상기 인접 로우 어드레스들을 동일한 로우 어드레스 라인들을 통해서 로우 디코더에 전달하는 단계; 및
    상기 인접 로우 어드레스들에 상응하는 워드라인들을 리프레쉬하는 단계를 포함하는 메모리 장치의 동작 방법.
  8. 제7 항에 있어서,
    상기 타겟 로우 어드레스의 리페어 여부에 따라 리프레쉬 횟수가 결정되고,
    상기 타겟 로우 어드레스가 리페어된 경우의 상기 리프레쉬 횟수는 상기 타겟 로우 어드레스가 리페어되지 않은 경우의 상기 리프레쉬 횟수보다 큰 것을 특징으로 하는 메모리 장치의 동작 방법.
  9. 제7 항에 있어서,
    상기 타겟 로우 어드레스가 리페어된 경우, 상기 제1 뱅크의 상기 인접 로우 어드레스 및 상기 제2 뱅크의 상기 인접 로우 어드레스는 상이하고,
    리프레쉬 신호에 기초하여 상기 제1 뱅크의 상기 인접 로우 어드레스 및 상기 제2 뱅크의 상기 인접 로우 어드레스는 상기 동일한 로우 어드레스 라인들을 통해서 전달되고,
    상기 제1 뱅크의 상기 인접 로우 어드레스는 상기 제1 뱅크의 상기 타겟 로우 어드레스에 상응하는 워드라인의 워드라인 번호보다 1 크거나 작은 워드라인 번호에 상응하고,
    상기 제2 뱅크의 상기 인접 로우 어드레스는 상기 제2 뱅크의 상기 타겟 로우 어드레스에 상응하는 워드라인의 워드라인 번호보다 1 크거나 작은 워드라인 번호에 상응하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  10. 제9 항에 있어서,
    상기 제1 뱅크의 상기 인접 로우 어드레스가 상기 리프레쉬 신호에 기초하여 상기 동일한 로우 어드레스 라인들을 통해서 전달되고, 상기 제1 뱅크의 상기 인접 로우 어드레스에 상응하는 워드라인을 리프레쉬하고, 상기 제2 뱅크의 상기 인접 로우 어드레스가 상기 리프레쉬 신호에 기초하여 상기 동일한 로우 어드레스 라인들을 통해서 전달되고, 상기 제2 뱅크의 상기 인접 로우 어드레스에 상응하는 워드라인을 리프레쉬하는 것을 특징으로 하는 메모리 장치의 동작 방법.
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