KR20160079985A - 게이트 구동회로 및 이를 포함하는 표시장치 - Google Patents

게이트 구동회로 및 이를 포함하는 표시장치 Download PDF

Info

Publication number
KR20160079985A
KR20160079985A KR1020140190828A KR20140190828A KR20160079985A KR 20160079985 A KR20160079985 A KR 20160079985A KR 1020140190828 A KR1020140190828 A KR 1020140190828A KR 20140190828 A KR20140190828 A KR 20140190828A KR 20160079985 A KR20160079985 A KR 20160079985A
Authority
KR
South Korea
Prior art keywords
electrode
disposed
insulating layer
control
layer
Prior art date
Application number
KR1020140190828A
Other languages
English (en)
Other versions
KR102295221B1 (ko
Inventor
박준현
김성환
송세영
신경주
임재근
채종철
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020140190828A priority Critical patent/KR102295221B1/ko
Priority to US14/876,305 priority patent/US9905188B2/en
Publication of KR20160079985A publication Critical patent/KR20160079985A/ko
Application granted granted Critical
Publication of KR102295221B1 publication Critical patent/KR102295221B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3696—Generation of voltages supplied to electrode drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G11C19/287—Organisation of a multiplicity of shift registers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal (AREA)

Abstract

게이트 구동회로는 표시패널의 복수 개의 화소들에 게이트 신호들을 제공하는 구동 스테이지들을 포함하고, 구동 스테이지들 중 어느 하나의 구동 스테이지는, 제1 제어전극, 제1 제어전극에 중첩하는 활성화부, 활성화부에 중첩하는 입력전극, 활성화부에 중첩하는 출력전극, 및 제1 제어전극 및 활성화부 상에 배치된 제2 제어전극을 포함하는 박막 트랜지스터, 및 제1 제어전극과 동일한 층상에 배치된 제1 전극, 제1 전극의 적어도 일부와 중첩하고, 입력전극과 동일한 층상에 배치된 제2 전극, 및 제1 전극 및 제2 전극과 중첩하고, 제1 전극과 전기적으로 연결된 제3 전극을 포함하는 커패시터를 포함한다.

Description

게이트 구동회로 및 이를 포함하는 표시장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 게이트 구동회로 및 이를 포함하는 표시장치에 관한 것으로, 상세하게는 좀더 상세하게는 표시패널에 집적된(integrated) 게이트 구동회로 및 이를 포함하는 표시장치에 관한 것이다.
표시장치는 복수 개의 게이트 라인들, 복수 개의 데이터 라인들, 상기 복수 개의 게이트 라인들과 상기 복수 개의 데이터 라인들에 연결된 복수 개의 화소들을 포함한다. 상기 표시장치는 상기 복수 개의 게이트 라인들에 게이트 신호들을 순차적으로 제공하는 게이트 구동회로 및 상기 복수 개의 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동회로를 포함한다.
상기 게이트 구동회로는 복수의 구동 스테이지들을 포함하는 쉬프트 레지스터를 포함한다. 상기 복수 개의 구동 스테이지들은 상기 복수 개의 게이트 라인들에 대응하는 게이트 신호를 각각 출력한다. 상기 복수 개의 구동 스테이지들 각각은 유기적으로 연결된 복수 개의 트랜지스터들을 포함한다.
본 발명은 레이아웃의 면적이 감소된 게이트 구동회로를 제공하는 데 그 목적이 있다. 또한, 본 발명은 베젤의 폭이 감소될 수 있는 표시장치를 제공하는 데 또 다른 목적이 있다.
본 발명의 일 실시예에 따른 게이트 구동회로는, 표시패널의 복수의 화소에 게이트 신호들을 제공하는 구동 스테이지들을 포함하고, 상기 구동 스테이지들 중 어느 하나의 구동 스테이지는, 제1 제어전극, 상기 제1 제어전극에 중첩하는 활성화부, 상기 활성화부에 중첩하는 입력전극, 상기 활성화부에 중첩하는 출력전극, 및 상기 제1 제어전극 및 상기 활성화부 상에 배치된 제2 제어전극을 포함하는 박막 트랜지스터, 및 상기 제1 제어전극과 동일한 층상에 배치된 제1 전극, 상기 제1 전극의 적어도 일부와 중첩하고, 상기 입력전극과 동일한 층상에 배치된 제2 전극, 및 상기 제1 전극 및 상기 제2 전극과 중첩하고 상기 제1 전극과 전기적으로 연결된 제3 전극을 포함하는 커패시터를 포함한다.
상기 제3 전극은 상기 제2 제어전극과 동일한 층상에 배치될 수 있다.
상기 제1 제어전극은 상기 제1 전극과 전기적으로 연결되고, 상기 출력전극은 상기 제2 전극과 전기적으로 연결될 수 있다.
상기 제3 전극 및 상기 제2 제어전극은 서로 연결되어 일체의 형상을 가질 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로는 상기 제1 전극과 상기 제2 전극 사이에 배치된 제1 절연층, 및 상기 제2 전극과 상기 제3 전극 사이에 배치된 제2 절연층을 더 포함하고, 상기 입력전극 및 상기 출력전극은 상기 제1 절연층 상에 배치되고, 상기 제2 제어전극은 상기 제2 절연층 상에 배치되고, 상기 제2 제어전극은 상기 제3 절연층을 관통하여 상기 서브전극과 연결될 수 있다.
상기 제1 절연층은 상기 제1 전극과 중첩하는 영역의 일부에 정의된 홈부를 더 포함하고, 상기 제2 전극은 상기 홈부에 배치될 수 있다.
상기 구동 스테이지들은 종속적으로 연결되고, 상기 구동 스테이지들은 상기 게이트 신호들을 순차적으로 출력할 수 있다.
상기 어느 하나의 구동 스테이지는, 클럭 신호를 수신하는 클럭단자 및 상기 게이트 신호들 중 대응하는 게이트 신호들을 출력하는 출력단자를 포함하고, 상기 박막 트랜지스터는 상기 클럭 신호를 수신하고 상기 대응하는 게이트 신호를 출력하고, 상기 커패시터는 상기 출력단자에 접속될 수 있다.
본 발명의 일 실시예에 따른 표시장치는, 화소영역 및 상기 화소영역에 인접한 주변영역으로 구분되는 베이스 기판, 상기 화소영역에 배치된 화소들, 상기 화소들에 연결되고, 각각이 일 방향으로 연장된 제1 신호 라인들, 상기 화소들에 연결되고, 상기 제1 신호 라인들과 전령 교차하는 제2 신호 라인들, 및 상기 주변영역에 배치되어 상기 제1 신호 라인들에 전기적 신호들을 제공하고, 구동 트랜지스터 및 상기 구동 트랜지스터와 연결된 구동 커패시터를 포함하는 구동 회로를 포함한다.
이때, 구동 트랜지스터는, 상기 제1 신호 라인들과 동일한 층상에 배치된 제1 제어전극, 상기 제1 제어전극에 중첩하는 활성화부, 상기 제2 신호 라인들과 동일한 층상에 배치되고 상기 활성화부의 적어도 일부와 중첩하는 입력전극, 상기 제2 신호 라인들과 동일한 층상에 배치되고 상기 입력전극으로부터 이격되고 상기 활성화부의 적어도 일부와 중첩하는 출력전극, 및 상기 입력전극 및 상기 출력전극 상에 배치되고, 상기 제1 제어전극에 중첩하는 제2 제어전극을 포함하고, 상기 구동 커패시터는 상기 제1 신호 라인들과 동일한 층상에 배치된 제1 전극, 상기 제2 신호 라인들과 동일한 층상에 배치된 제2 전극, 및 상기 제2 제어전극과 동일한 층상에 배치된 제3 전극을 포함하고, 상기 제1 전극과 상기 제3 전극은 서로 전기적으로 연결된다.
본 발명의 일 실시예에 따른 표시장치는 상기 제1 신호 라인들과 상기 제2 신호 라인들 사이에 배치된 제1 절연층, 및 상기 제2 신호 라인들 상에 배치된 제2 절연층을 포함하고, 상기 입력전극, 상기 출력전극, 및 상기 제2 전극은 상기 제1 절연층 상에 배치되고, 상기 제2 제어전극 및 상기 제3 전극은 상기 제2 절연층 상에 배치되고, 상기 제3 전극은 상기 제1 절연층 및 상기 제2 절연층을 관통하여 상기 제1 전극에 접속될 수 있다.
상기 화소들 각각은, 상기 제1 신호 라인들 중 대응되는 제1 신호 라인 및 상기 제2 신호 라인들 중 대응되는 제2 신호 라인에 연결된 화소 트랜지스터, 및 상기 화소 트래지스터에 전기적으로 연결된 제1 표시전극, 및 상기 제1 표시전극 상에 배치되고 상기 제1 표시전극과 전계를 형성하여 상기 제1 표시전극 상에 배치된 액정층을 제어하는 제2 표시전극을 포함하는 액정 커패시터를 포함하고, 상기 액정 커패시터는 상기 제2 절연층 상에 배치될 수 있다.
상기 제2 표시전극은 상기 액정층을 사이에 두고 상기 제1 표시전극과 이격되어 배치되고, 상기 제2 제어전극과 상기 제3 전극은 상기 제1 표시전극과 동일한 층상에 배치될 수 있다.
본 발명의 일 실시예에 따른 표시장치는 상기 제1 표시전극을 커버하는 제3 절연층을 더 포함하고, 상기 액정층은 상기 제3 절연층 상에 배치되고, 상기 제2 표시전극은 상기 제3 절연층과 액정층 사이에 배치될 수 있다.
상기 제2 제어전극 및 상기 제3 전극은 상기 제2 표시전극과 동일한 층상에 배치되고, 상기 제3 전극은 상기 제1 내지 제3 절연층들을 관통하여 상기 제1 전극과 연결될 수 있다.
본 발명의 일 실시예에 따른 표시장치는 상기 제2 절연층 및 상기 제3 절연층 사이에 배치되어 상기 제1 제어전극과 중첩하는 서브전극을 더 포함하고, 상기 제2 제어전극은 상기 제3 절연층을 관통하여 상기 서브전극에 접속될 수 있다.
상기 제2 제어전극 및 상기 제3 전극은 상기 제1 표시전극과 동일한 층상에 배치될 수 있다.
상기 화소전극은 적어도 하나의 슬릿을 포함할 수 있다.
상기 제1 절연층은 상기 제1 전극과 중첩하는 영역에 정의된 홈부를 더 포함하고, 상기 제2 전극은 상기 홈부에 배치될 수 있다.
본 발명에 따른 게이트 구동회로는 이중 커패시터 구조를 가진 커패시터와 이중 게이트 구조를 가진 박막 트랜지스터를 포함한다. 이에 따라, 게이트 구동회로는 규격 내의 정전용량을 확보하면서도 커패시터의 면적을 감소시킬 수 있어 게이트 구동회로의 레이아웃 면적이 감소될 수 있다.
또한, 본 발명에 따른 게이트 구동회로는 화소에 배치된 소자들과 동일한 층상에 배치된다. 이에 따라, 이중 게이트 구조 및 이중 커패시터 구조를 구현하기 위해 기존의 공정을 그대로 이용할 수 있어 표시장치 제조 공정 마진이 감소될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 도시한 평면도이다.
도 2는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 화소의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 게이트 구동회로의 블록도이다.
도 5는 본 발명의 일 실시예에 따른 구동 스테이지의 회로도이다.
도 6은 도 5에 도시된 구동 스테이지의 입출력신호 파형도이다.
도 7a는 도 5에 도시된 구동 스테이지의 일부의 레이아웃이다.
도 7b는 본 발명의 일 실시예에 따른 제1 기판의 일부의 단면도이다.
도 7c는 본 발명의 일 실시예에 따른 제1 기판의 일부의 단면도이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 제1 기판의 일부의 단면도이다.
도 9는 본 발명의 일 실시예에 따른 제1 기판의 일부의 단면도이다.
도 10a 내지 10f는 본 발명의 일 실시예에 따른 표시장치의 제조방법을 도시한 단면도들이다.
이하, 도면을 참조하여 본 발명에 대해 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 도시한 평면도이다. 도 1에 도시된 것과 같이, 표시장치는 표시패널(100), 게이트 구동회로(200), 및 데이터 구동회로(300)를 포함한다.
표시패널(100)은 특별히 한정되는 것은 아니며, 예를 들어, 액정 표시패널(liquid crystal display panel), 유기발광 표시패널(organic light emitting display panel), 전기영동 표시패널(electrophoretic display panel), 및 일렉트로웨팅 표시패널(electrowetting display panel)등의 다양한 표시패널을 포함할 수 있다. 본 실시예에서 표시패널(DP)은 액정 표시패널로 설명된다. 한편, 액정 표시패널을 포함하는 액정 표시장치는 미 도시된 편광자, 백라이트 유닛 등을 더 포함할 수 있다.
표시패널(100)은 제1 기판(110), 단면상에서 제1 기판(110)과 이격된 제2 기판(120), 및 제1 기판(110)과 제2 기판(120) 사이에 개재된 액정층(미도시)을 포함한다. 제2 기판(120)은 평면상에서 제1 기판(110)의 일부를 노출시킬 수 있다.
표시패널(100)은 평면상에서 화소영역(PXA) 및 주변영역(PPA)으로 구분될 수 있다. 화소영역(PXA)에는 복수의 화소(PX11~PXnm)가 배치된다. 도 1에는 화소들(PX11~PXnm) 중 일부만이 도시되었다. 화소영역(PXA)은 전기적 신호가 인가됨에 따라 영상을 표시할 수 있다.
주변영역(PPA)은 화소영역(PXA)에 인접한다. 도 1에는 화소영역(PXA)의 가장자리를 에워싸는 프레임 형상을 가진 주변영역(PPA)을 도시하였다. 주변영역(PPA)은 화소들(PX11~PXnm)을 구동하기 위한 구동 회로들 및 각종 연결배선들이 배치될 수 있다. 주변영역(PPA)은 표시장치의 베젤(bezel) 면적을 결정하는 주요 인자가 될 수 있다.
표시패널(100)은 제1 기판(110) 상에 배치된 복수의 게이트 라인 (GL1~GLn) 및 게이트 라인들(GL1~GLn)과 교차하는 복수의 데이터 라인 (DL1~DLm)을 포함한다. 게이트 라인들(GL1~GLn) 및 데이터 라인들(DL1~DLm)은 화소들(PX11~PXnm) 중 대응하는 화소에 각각 연결된다. 도 1에는 게이트 라인들(GL1~GLn) 중 일부와 데이터 라인들(DL1~DLm) 중 일부만이 도시되었다.
게이트 구동회로(200)는 메인 회로기판(MCB)에 실장된 타이밍 컨트롤러(미도시)로부터 게이트측 제어신호를 수신한다. 게이트 구동회로(200)와 메인 회로기판(MCB)은 제어신호 라인(SL)을 통해 연결된다.
게이트 구동회로(200)는 제1 기판(110)의 일측에 배치된다. 게이트 구동회로(200)는 주변영역(PPA)에 배치되어 게이트 라인들(GL1~GLn)에 연결된다. 게이트 구동회로(200)는 게이트측 제어신호에 응답하여 게이트 신호들을 게이트 라인들(GL1~GLn)에 순차적으로 출력한다.
게이트 구동회로(200)는 박막 공정을 통해 화소들(PX11~PXnm)과 동시에 형성될 수 있다. 예를 들어, 게이트 구동회로(200)는 주변영역(PPA)에 ASG(Amorphous Silicon TFT Gate driver circuit) 또는 OSG(Oxide silicon TFT gate driver circuit) 형태로 실장될 수 있다.
도 1은 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결된 하나의 게이트 구동회로(200)를 예시적으로 도시하였다. 한편, 본 발명의 일 실시예에서, 표시장치는 2 개의 게이트 구동회로들을 포함할 수도 있다.
이때, 2 개의 게이트 구동회로들 중 하나는 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결되고, 다른 하나는 게이트 라인들(GL1~GLn)의 우측 말단들에 연결될 수 있다. 또는, 2 개의 게이트 구동회로들 중 하나는 홀수 번째 게이트 라인들에 연결되고, 다른 하나는 짝수 번째 게이트 라인들에 연결될 수 있다.
게이트 구동회로(200)가 제1 기판(110)에 집적되면, 게이트 구동회로(200)를 내장하기 위한 구동칩들이나, 게이트 구동회로(200)가 실장된 인쇄회로기판(PCB)이 생략될 수 있다. 이에 따라, 표시장치의 크기 및 두께가 감소될 수 있다.
본 실시예에 따른 게이트 구동회로(200)는 제1 기판(110) 상에 실장 되므로, 게이트 구동회로(200)의 면적은 주변영역(PPA) 이하로 한정된다. 게이트 구동회로(200)의 면적은 게이트 구동회로(200)를 구성하는 다양한 소자들의 수 및 면적에 따라 달라진다.
게이트 구동회로(200)의 면적이 넓어질수록 표시장치의 구동 특성이 개선될 수 있으나, 게이트 구동회로(200)의 면적이 넓어질수록 주변영역(PPA)이 증가되어 표시장치의 베젤(bezel)이 증가되는 문제가 발생할 수 있다. 이에 관한 상세한 설명은 후술한다.
데이터 구동회로(300)는 메인 회로기판(MCB)의 타이밍 컨트롤러로부터 데이터측 제어신호 및 영상 데이터들을 수신한다. 데이터 구동회로(300)는 영상 데이터들에 대응하는 아날로그 데이터 전압들을 생성한다.
데이터 구동회로(300)는 데이터 라인들(DL1~DLm)에 연결된다. 데이터 구동회로(300)는 데이터측 제어신호에 응답하여 데이터 전압들을 대응되는 데이터 라인들(DL1~DLm)에 출력한다.
데이터 구동회로(300)는 복수의 구동칩(310)과 구동칩들(310)이 각각 실장된 연성회로기판들(320)을 포함할 수 있다. 연성회로기판들(320)은 메인 회로기판(MCB)과 제1 기판(110)을 전기적으로 연결한다. 구동칩들(310)은 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 데이터 신호를 출력한다.
도 1은 테이프 캐리어 패키지(Tape Carrier Package: TCP) 타입의 데이터 구동회로(300)를 예시적으로 도시하였다. 도시되지 않았으나, 본 발명의 일 실시예에서, 데이터 구동회로(300)는 칩온 글래스(COG: Chip on Glass) 방식으로 제1 기판(110)의 주변영역(PPA)에 배치될 수도 있다.
도 2는 본 발명의 일 실시예에 따른 화소의 등가회로도이다. 도 3은 본 발명의 일 실시예에 따른 화소의 단면도이다. 도 2에는 도 1 화소들(PX11~PXnm) 중 하나의 화소(PXij)를 예시적으로 도시하였다. 도 3에는 도 2에 도시된 화소(PXij)의 단면도를 도시하였다.
화소(PXij)는 화소 박막 트랜지스터(TR-P, 이하 화소 트랜지스터), 액정 커패시터(Clc), 및 스토리지 커패시터(Cst)를 포함한다. 이하, 본 명세서에서 트랜지스터는 박막 트랜지스터를 의미한다.
화소 트랜지스터(TR1)는 i번째 게이트 라인(GLi)과 j번째 데이터 라인(DLj)에 전기적으로 연결된다. 화소 트랜지스터(TR1)는 i번째 게이트 라인(GLi)으로부터 수신한 게이트 신호에 응답하여 j번째 데이터 라인(DLj)으로부터 수신한 데이터 신호에 대응하는 데이터 전압을 출력한다.
액정 커패시터(Clc)는 화소 트랜지스터(TR1)로부터 출력된 데이터 전압을 충전한다. 액정 커패시터(Clc)에 충전된 전하량에 따라 액정층(미도시)의 투과율이 제어된다. 표시장치는 액정층의 투과율을 제어하여 표시패널(100)에 원하는 영상을 표시한다.
스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 병렬로 연결된다. 스토리지 커패시터(Cst)는 액정층의 투과율을 일정 시간 동안 유지시킨다.
제1 기판(110)은 제1 베이스 기판(BS1), 화소 트랜지스터(TR1), 제1 표시전극(PE1), 및 스토리지 라인(STL)을 포함한다.
제1 베이스 기판(BS1) 상에 화소 트랜지스터(TR1)의 제어전극(GE1), i번째 게이트 라인(GLi) 및 스토리지 라인(STL)이 배치된다. 제어전극(GE1)은 i번째 게이트 라인(GLi)으로부터 분기된다.
제어전극(GE1), i번째 게이트 라인(GLi), 및 스토리지 라인(STL)은 동일한 물질로 구성될 수 있고, 동일한 구조를 가질 수 있다. 예를 들어, 제어전극(GE1), i번째 게이트 라인(GLi), 및 스토리지 라인(STL)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 및 티타늄(Ti) 등의 금속 또는 이들의 합금 등을 포함할 수 있다. 제어전극(GE1), i번째 게이트 라인(GLi), 및 스토리지 라인(STL) 각각은 다층 구조일 수 있다.
제1 베이스 기판(BS1) 상에 제1 절연층(10)이 배치된다. 제1 절연층(10)은 제어전극(GE1), i번째 게이트 라인(GLi), 및 스토리지 라인(STL)을 커버한다. 본 실시예에서, 제1 절연층(10)은 게이트 절연막일 수 있다.
제1 절연층(10)은 유기막이거나 무기막일 수 있다. 예를 들어, 제1 절연층(10)은 실리콘 나이트라이드층 또는 실리콘 옥사이드층을 포함할 수 있다. 또한, 제1 절연층(10)은 유기막 및/또는 무기막이 적층된 다층구조일 수 있다.
제1 절연층(10) 상에 활성부(AL1)가 배치된다. 활성부(AL1)는 제어전극(GE1)에 중첩한다. 활성부(AL1)는 미도시된 채널을 포함할 수 있다. 채널은 활성부(AL1) 내에서 전하의 이동통로가 된다.
활성부(AL1)는 반도체 물질을 포함한다. 예를 들어, 활성부(AL1)는 실리콘 또는 산화물 반도체를 포함할 수 있다.
활성부(AL1) 상에 입력전극(SE1)과 출력전극(DE1)이 배치된다. 입력전극(SE1)과 출력전극(DE1)은 서로 이격되어 배치된다. 입력전극(SE1)과 출력전극(DE1)은 각각 제어전극(GE1)에 부분적으로 중첩한다.
이때, 활성부(AL1)은 미도시된 오믹 컨택층을 더 포함할 수 있다. 오믹 컨택층은 활성부(AL1)에 있어서, 입력전극(SE1)과 접촉하는 영역 및 출력전극(DE1)과 접촉하는 영역에 형성될 수 있다. 오믹 컨택층은 활성부(AL1)와 입력전극(SE1) 및 활성부(AL1)와 출력전극(DE1) 사이의 저항을 감소시킨다.
도 1에는 스태거(staggered) 구조를 갖는 화소 트랜지스터(TR1)를 예시적으로 도시하였으나, 상기 화소 트랜지스터(TR1)의 구조는 이에 제한되지 않는다. 상기 화소 트랜지스터(TR1)는 플래너(planar) 구조를 가질 수도 있다.
제1 절연층(10) 상에 제2 절연층(20)이 배치될 수 있다. 제2 절연층(20)은 화소 트랜지스터(TR1)를 커버한다. 본 실시예에서, 제2 절연층(20)은 패시베이션막(passivation layer)일 수 있다.
제2 절연층(20)은 무기물 또는 유기물 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 제2 절연층(20)은 실리콘 나이트라이드층 또는 실리콘 옥사이드층을 포함할 수 있다. 또는, 제2 절연층(20)은 유기막 및/또는 무기막이 적층된 다층구조일 수 있다.
제2 절연층(20) 상에 제3 절연층(30)이 배치된다. 제3 절연층(30)은 무기물 또는 유기물 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 제3 절연층(30)은 실리콘 나이트라이드층 또는 실리콘 옥사이드층을 포함할 수 있다.
또는, 제3 절연층(30)은 유기막 및/또는 무기막이 적층된 다층구조일 수 있다. 제3 절연층(30)이 유기막을 포함하는 경우, 제3 절연층(30)은 상측에 평탄한 상면을 제공할 수 있다.
제3 절연층(30) 상에 제1 표시전극(PE1)이 배치된다. 제1 표시전극(PE1)은 제2 절연층(20) 및 제3 절연층(30)을 관통하는 관통홀(TH)을 통해 출력전극(DE1)에 연결된다.
이에 따라, 제3 절연층(30)에는 구동 전압이 인가될 수 있다. 한편, 도시되지 않았으나, 제3 절연층(30) 상에는 제1 표시전극(PE1)을 커버하는 배향막(alignment layer)이 더 배치될 수 있다.
제1 표시전극(PE1)은 스토리지 라인(STL)과 중첩하여 스토리지 커패시터(Cst: 도 2 참조)를 구성한다. 제1 표시전극(PE1)과 스토리지 라인(STL)은 제1 내지 제3 절연층(10, 20, 30)을 사이에 두고 전계를 형성한다.
제2 기판(120)은 제1 기판(110)에 대향하여 배치된다. 제2 기판(120)은 제2 베이스 기판(BS2), 컬러필터층(CF), 및 제2 표시전극(PE2)을 포함한다.
컬러필터층(CF)은 제2 베이스 기판(BS2)의 일면 상에 배치된다. 제2 표시전극(CE)은 컬러필터층(CF) 상에 배치된다. 제2 표시전극(PE2)에는 공통 전압이 인가된다. 공통 전압과 구동 전압은 다른 전위값을 가진다.
본 실시예에서, 제2 표시전극(PE2)은 제2 기판(120)을 구성한다. 제2 표시전극(PE2)은 액정층(LCL)을 사이에 두고 제1 표시전극(PE1)과 이격되어 배치된다.
한편, 이는 예시적으로 기재한 것이고, 본 발명의 일 실시예에 따른 컬러필터층(CF) 및 제2 표시전극(PE2) 중 적어도 어느 하나는 제1 기판(110)을 구성할 수도 있으며, 어느 하나의 실시예에 한정되지 않는다. 다시 말해, 본 실시예에 따른 표시패널(100)은 VA(Vertical Alignment)모드, PVA(Patterned Vertical Alignment) 모드, IPS(in-plane switching) 모드, FFS(fringe-field switching) 모드, 또는 PLS(Plane to Line Switching) 모드일 수 있다.
제2 표시전극(CE) 상에 제2 표시전극(PE2)을 커버하는 배향막(미도시)이 더 배치될 수 있다. 또한, 컬러필터층(CF)과 제2 표시전극(PE2) 사이에는 절연막이 더 배치될 수 있다.
도 4는 본 발명의 일 실시예에 따른 게이트 구동회로의 블록도이다. 도 4에 도시된 것과 같이, 게이트 구동회로(200)는 다수의 구동 스테이지(SRC1~SRCn)를 포함한다. 구동 스테이지들(SRC1~SRCn)은 서로 종속적으로 연결된다.
신호 라인(SL)은 복수의 라인을 포함한다. 라인들 각각은 서로 다른 복수의 게이트측 제어신호를 게이트 구동회로(200)에 제공한다. 본 실시예에서, 라인들은 제1 전압(VSS1), 제2 전압(VSS2), 제1 클럭 신호(CKV), 제2 클럭 신호(CKVB), 및 개시 신호(STV)를 각각 게이트 구동회로(200)에 제공한다.
한편, 게이트 구동회로(200)는 구동 스테이지들(SRC1~SRCn) 중 말단에 배치된 구동 스테이지(SRCn)에 연결된 더미 스테이지(SRC-D)를 더 포함할 수 있다. 더미 스테이지(SRC-D)는 더미 게이트 라인(GL-D)에 연결된다.
구동 스테이지들(SRC1~SRCn) 각각은 출력 단자(OUT), 캐리 단자(CR), 입력단자(IN), 제어단자(CT), 클럭단자(CK), 제1 전압 입력단자(V1), 및 제2 전압 입력단자(V2)를 포함한다.
출력단자(OUT)는 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인에 연결된다. 구동 스테이지들(SRC1~SRCn)로부터 생성된 게이트 신호들은 출력단자(OUT)를 통해 게이트 라인들(GL1~GLn)에 제공된다.
캐리 단자(CR)는 해당 구동 스테이지 다음의 구동 스테이지의 입력 단자(IN)에 전기적으로 연결된다. 캐리 단자(CR)는 해당 구동 스테이지의 캐리 신호를 출력한다.
입력 단자(IN)는 해당 구동 스테이지 이전의 구동 스테이지의 캐리 신호를 수신한다. 예를 들어, 3번째 구동 스테이지들(SRC3)의 입력단자(IN)는 2번째 구동 스테이지(SRC2)의 캐리 신호를 수신한다.
한편, 구동 스테이지들(SRC1~SRCn) 중 첫 번째 구동 스테이지(SRC1)의 입력 단자(IN)는 이전 구동 스테이지의 캐리 신호 대신 개시 신호(STV)를 수신한다. 개시 신호(STV)는 게이트 구동회로(200)의 구동을 개시한다.
제어 단자(CT)는 해당 구동 스테이지 다음의 구동 스테이지의 캐리 단자(CR)에 전기적으로 연결된다. 제어 단자(CT)는 해당 구동 스테이지 다음의 구동 스테이지의 캐리 신호를 수신한다.
예를 들어, 2번째 구동 스테이지(SRC2)의 제어단자(CT)는 3번째 구동 스테이지(SRC3)의 캐리 단자(CR)로부터 출력된 캐리 신호를 수신한다. 본 발명의 일 실시예에서 복수의 구동 스테이지들(SRC1~SRCn) 각각의 제어단자(CT)는 해당 구동 스테이지 다음의 구동 스테이지의 출력단자(OUT)에 전기적으로 연결될 수도 있다.
한편, 말단에 배치된 구동 스테이지(SRCn)의 제어단자(CT)는 더미 스테이지(SRC-D)의 캐리 단자(CR)로부터 출력된 캐리 신호를 수신한다. 더미 스테이지(SRC-D)의 제어 단자(CT)는 개시신호(STV)를 수신한다.
클럭단자(CK)는 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB) 중 어느 하나를 수신한다. 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB)는 위상이 다른 신호일 수 있다.
제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB)는 구동 스테이지들(SRC1~SRCn) 중 인접하는 구동 스테이지들에 교대로 입력될 수 있다. 예를 들어, 구동 스테이지들(SRC1~SRCn) 중 홀수 번째 구동 스테이지들(SRC1, RC3) 각각의 클럭단자(CK)는 제1 클럭 신호(CKV)를 수신하고, 구동 스테이지들(SRC1~SRCn) 중 짝수 번째 구동 스테이지들(SRC2, SRCn) 각각의 클럭 단자(CK)는 제2 클럭 신호(CKVB)를 수신할 수 있다.
제1 전압 입력단자(V1)는 제1 전압(VSS1)을 수신한다. 구동 스테이지들(SRC1~SRCn) 각각의 제2 전압 입력단자(V2)는 제2 전압(VSS2)을 수신한다. 제2 전압(VSS2)은 제1 전압(VSS1)보다 낮은 레벨을 갖는다.
한편, 구동 스테이지들(SRC1~SRCn) 각각은 그 회로구성에 따라 출력단자(OUT), 입력단자(IN), 캐리 단자(CR), 제어단자(CT), 클럭단자(CK), 제1 전압 입력단자(V1), 및 제2 전압 입력단자(V2) 중 어느 하나가 생략되거나, 다른 단자들이 더 포함될 수 있다. 예를 들어, 제1 전압 입력단자(V1), 및 제2 전압 입력단자(V2) 중 어느 하나는 생략될 수 있다. 또한, 구동 스테이지들(SRC1~SRCn)의 연결관계도 변경될 수 있다.
도 5는 본 발명의 일 실시예에 따른 구동 스테이지의 회로도이다. 도 6은 도 5에 도시된 구동 스테이지의 입출력신호 파형도이다.
도 5는 도 4에 도시된 구동 스테이지들(SRC1~SRCn) 중 3번째 구동 스테이지(SRC3)를 예시적으로 도시하였다. 도 4에 도시된 구동 스테이지들(SRC1~SRCn) 각각은 상기 3번째 구동 스테이지(SRC3, 이하 구동 스테이지)와 동일한 회로를 가질 수 있다.
도 5에 도시된 것과 같이, 구동 스테이지(SRC3)는 출력부(110-1, 110-2), 제어부(220), 인버터부(230), 및 풀다운부(140-1, 140-2)를 포함한다. 출력부(110-1, 110-2)는 3번째 게이트 신호(GS3)를 출력하는 제1 출력부(210-1) 및 3번째 캐리 신호(CRS3)를 출력하는 제2 출력부(210-2)를 포함한다.
풀다운부(140-1, 140-2)는 출력단자(OUT)를 다운시키는 제1 풀다운부(240-1) 및 캐리 단자(CR)를 다운시키는 제2 풀다운부(240-2)를 포함한다. 한편, 구동 스테이지(SRC3)의 회로는 예시적인 것에 불과하며, 이는 변경될 수 있다.
제1 출력부(210-1)는 제1 출력 트랜지스터(TR1)를 포함한다. 제1 출력 트랜지스터(TR1)는 클럭 단자(CK)에 연결되어 제1 클럭 신호(CKV)를 수신하는 입력전극, 제1 노드(NQ)에 연결된 제어전극, 및 출력 단자(OUT)에 연결되어 3번째 게이트 신호(GS3)를 출력하는 출력전극을 포함한다.
제1 출력 트랜지스터(TR1)는 복수의 제어전극을 포함하는 이중 게이트(dual-gate or double-gate) 구조를 가질 수 있다. 제1 출력 트랜지스터(TR1)는 이중 게이트 구조를 가짐으로써 제1 출력 트랜지스터(TR1)의 구동 전류가 향상되는 효과를 가질 수 있다. 이에 따라, 제1 출력부(210-1)의 온-오프 특성이 향상될 수 있다.
한편, 본 실시예에서, 제1 출력 트랜지스터(TR1)가 턴-온 되는 구간은 온 구간(Ton)으로 정의되고, 온 구간(Ton) 이외의 구간은 오프 구간(Toff)으로 정의될 수 있다. 이하, 온 구간(Ton) 및 오프 구간(Toff)을 기준으로 구동 스테이지(SRC3)의 동작 특성을 설명한다.
제2 출력부(210-2)는 제2 출력 트랜지스터(TR13)를 포함한다. 제2 출력 트랜지스터(TR13)는 클럭 단자(CK)에 연결되어 제1 클럭 신호(CKV)를 수신하는 입력전극, 제1 노드(NQ)에 연결된 제어전극, 및 캐리 단자(CR)에 연결되어 3번째 캐리 신호(CRS3)를 출력하는 출력전극을 포함한다.
제1 클럭 신호(CKV)는 레벨이 낮은 로우 전압(VL-C)을 갖는 로우 구간들과 레벨이 상대적으로 높은 하이 전압(VH-C)을 갖는 하이 구간들을 포함한다. 본 실시예에서, 로우 전압(VL-C)은 제2 전압(VSS2)과 동일한 레벨일 수 있다.
한편, 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB)는 위상이 반전된 신호일 수 있다. 이에 따라, 상기 제2 클럭 신호(CLKB)는 상기 제1 클럭 신호(CLK)와 교번하는 로우 구간들과 하이 구간들을 포함한다.
3번째 게이트 신호(GS3)는 레벨이 낮은 로우 전압(VL-G)을 가진 로우 구간과 레벨이 상대적으로 높은 하이 전압(VH-G)을 가진 하이 구간을 포함한다. 3번째 게이트 신호(GS3)의 로우 전압(VL-G)은 제1 전압(VSS1)과 동일한 레벨일 가질 수 있다.
3번째 캐리 신호(CRS3)는 레벨이 낮은 로우 전압(VL-C)을 가진 로우 구간들과 레벨이 상대적으로 높은 하이 전압(VH-C)을 가진 하이 구간들을 포함한다. 3번째 캐리 신호(CRS3)는 제1 클럭 신호(CKV)에 근거하여 생성되었기 때문에 제1 클럭 신호(CKV)와 유사한 전압 레벨을 갖는다.
다시 도 5 및 도 6을 참조하면, 제어부(220)는 제1 출력부(210-1) 및 제2 출력부(210-2)의 동작을 제어한다. 예를 들어, 온 구간(Ton) 동안, 제어부(220)는 2번째 구동 스테이지(SRC2)로부터 출력된 2번째 캐리 신호(CRS2)에 응답하여 제1 출력부(210-1) 및 제2 출력부(210-2)를 턴-온 시킨다.
오프 구간(Toff) 동안, 제어부(220)는 2번째 캐리 신호(CRS2)에 응답하여 제1 출력부(210-1) 및 제2 출력부(210-2)를 턴-오프 시킨다. 그 밖에 제어부(220)는 인버터부(230)로부터 출력된 스위칭 신호에 따라 제1 출력부(210-1) 및 제2 출력부(210-2)의 턴-오프를 유지한다.
제어부(220)는 제1 제어 트랜지스터(TR4), 제2 제어 트랜지스터(TR5-1, TR5-2), 제3 제어 트랜지스터(TR6-1, TR6-2), 및 커패시터(CAP)를 포함한다. 본 실시예에서 직렬 연결된 2개의 제2 제어 트랜지스터들(TR5-1, TR5-2) 및 직렬 연결된 2개의 제3 제어 트랜지스터(TR6-1, TR6-2)가 예시적으로 도시되었다.
제1 제어 트랜지스터(TR4)는 제1 노드(NQ)의 전위를 제어한다. 제1 제어 트랜지스터(TR4)는 2번째 캐리 신호(CRS2)를 공통으로 수신하는 제어전극과 입력전극을 포함한다. 제1 제어 트랜지스터(TR4)는 제1 노드(NQ)에 연결된 출력전극을 포함한다.
2개의 제2 제어 트랜지스터들(TR5-1, TR5-2)이 제2 전압 입력단자(V2)와 제1 노드(NQ) 사이에 직렬로 연결된다. 2개의 제2 제어 트랜지스터들(TR5-1, TR5-2)의 제어전극들은 공통적으로 제어단자(CT)에 접속된다.
2개의 제2 제어 트랜지스터들(TR5-1, TR5-2)은 4번째 구동 스테이지로부터 출력된 4번째 캐리 신호(미 도시)에 응답하여 제1 노드(NQ)에 제2 전압(VSS2)을 제공한다. 한편, 본 발명의 일 실시예에서 2개의 제2 제어 트랜지스터들(TR5-1, TR5-2)은 4번째 게이트 신호(GS4)에 의해 턴-온 될 수도 있다.
2개의 제3 제어 트랜지스터들(TR6-1, TR6-2)이 제2 전압 입력단자(V2)와 제1 노드(NQ) 사이에 직렬로 연결된다. 2개의 제3 제어 트랜지스터들(TR5-1, TR5-2)의 제어전극들은 공통적으로 제2 노드(NA)에 접속된다. 2개의 제3 제어 트랜지스터들(TR6-1, TR6-2)은 인버터부(230)로부터 출력된 스위칭 신호에 응답하여 제1 노드(NQ)에 제2 전압(VSS2)을 제공한다.
커패시터(CAP)는 제1 출력 트랜지스터(TR1)의 출력전극과 제1 노드(NQ) 사이에 접속된다. 한편, 도시되지 않았으나, 본 발명의 일 실시예에 따른 커패시터(CAP)는 이중 커패시터 구조를 가질 수 있다.
구체적으로, 커패시터(CAP)는 출력 단자(OUT)와 연결된 제1 전극, 제1 노드(NQ)와 연결되고, 제1 전극과 전계를 형성하는 제2 전극, 제1 전극과 전기적으로 연결되고, 제2 전극과 전계를 형성하는 제3 전극을 포함한다.
제1 노드(NQ) 전위는 출력 단자(OUT) 및 캐리 단자(CR)의 전위가 상승함에 따라, 부스트-업(boost-up) 된다. 구체적으로, 제1 노드(NQ) 전위는 커패시터(CAP)에 의해 부스팅된다.
이러한 부스트-업에 따른 부트 스트래핑(boot-straping) 동작에 의해 제1 노드(NQ)는 제1 하이 전압(VQ1)으로부터 제2 하이 전압(VQ2)으로 상승한다. 제1 노드(NQ)가 제2 하이 전압(VQ2)으로 상승하면, 하이 전압(VH-G)의 게이트 신호(GS3)가 출력된다.
제1 노드(NQ) 전위는 제어 단자(CT)의 전위가 상승함에 따라 제2 전압(VSS2)으로 하강한다. 이에 따라, 제1 출력부(210-1) 또는 제2 출력부(210-2)가 턴-오프 된다. 또한, 제1 노드(NQ) 전위는 제2 노드(NA)의 전위가 상승함에 따라 제2 전압(VSS2)으로 하강할 수도 있다.
커패시터(CAP)의 정전용량에 따라 제1 노드(NQ)가 부스팅되는 구간의 크기가 결정될 수 있다. 이에 따라 게이트 라인들(GL1~GLn: 도 1 참조)에 연결된 화소들(PX11~PXnm: 도 1 참조) 각각에 데이터 전압이 충전되는 시간이 결정될 수 있다. 따라서, 커패시터(CAP)의 정전용량이 클수록 부스팅 구간이 증가하여 각 화소들은 데이터 전압을 제공받기 위한 충분한 시간을 확보할 수 있다.
본 발명에 따른 게이트 구동회로(200)는 이중 커패시터 구조로 커패시터(CAP)를 형성하여 커패시터(CAP)의 정전용량을 향상시킨다. 이에 따라, 게이트 구동회로(200)는 원하는 정전용량 규격을 가지면서도 커패시터의 면적을 감소시킬 수 있어, 게이트 구동회로(200)의 레이아웃 면적이 감소될 수 있다.
한편, 본 발명의 일 실시예에서 2개의 제2 제어 트랜지스터들(TR5-1, TR5-2) 중 어느 하나는 생략될 수 있고, 2개의 제3 제어 트랜지스터들(TR6-1, TR6-2) 중 어느 하나는 생략될 수 있다. 또한, 제2 제어 트랜지스터(TR5-1, TR5-2)와 제3 제어 트랜지스터(TR6-1, TR6-2) 중 어느 하나는 제2 전압 입력단자(V2)가 아닌 제1 전압 입력단자(V1)에 접속될 수 있다.
인버터부(230)는 제2 노드(NA)에 스위칭 신호를 출력한다. 인버터부(230)는 제1 내지 제4 인버터 트랜지스터(TR7, TR8, TR9, TR10)를 포함한다. 제1 인버터 트랜지스터(TR7)는 클럭 단자(CK)에 공통적으로 연결된 입력전극과 제어전극, 및 제2 인버터 트랜지스터(TR8)의 제어전극에 연결된 출력전극을 포함한다. 제2 인버터 트랜지스터(TR8)는 클럭 단자(CK)에 연결된 입력전극, 제2 노드(NA)에 연결된 출력전극을 포함한다.
제3 인버터 트랜지스터(TR9)는 제1 인버터 트랜지스터(TR7)의 출력전극에 연결된 출력전극, 캐리 단자(CR)에 연결된 제어전극, 및 제2 전압 입력단자(V2)에 연결된 입력전극을 포함한다. 제4 인버터 트랜지스터(TR10)는 제3 노드(NA)에 연결된 출력전극, 캐리 단자(CR)에 연결된 제어전극, 및 제2 전압 입력단자(V2)에 연결된 입력전극을 포함한다. 본 발명의 일 실시예에서 제3 및 제4 인버터 트랜지스터(TR9, TR10)의 제어전극은 출력단자(OUT)에 연결될 수 있고, 제3 및 제4 인버터 트랜지스터(TR9, TR10)의 출력전극은 제1 전압 입력단자(V1)에 연결될 수 있다.
제1 풀다운부(240-1)는 제1 풀다운 트랜지스터(TR2) 및 제2 풀다운 트랜지스터(TR3)를 포함한다. 제1 풀다운 트랜지스터(TR2)는 제1 전압 입력단자(V1)에 접속된 입력전극, 제어단자(CT)에 접속된 제어전극, 및 제1 출력 트랜지스터(TR1)의 출력전극에 접속된 출력전극을 포함한다.
제2 풀다운 트랜지스터(TR3)는 제1 전압 입력단자(V1)에 접속된 입력전극, 제2 노드(NA)에 접속된 제어전극, 및 제1 출력 트랜지스터(TR1)의 출력전극에 접속된 출력전극을 포함한다. 본 발명의 일 실시예에서 제1 풀다운 트랜지스터(TR11)의 입력전극 및 제2 풀다운 트랜지스터(TR12)의 입력전극 중 적어도 어느 하나는 제2 전압 입력단자(V2)에 연결될 수도 있다.
3번째 게이트 신호(GS3)의 전압은 제1 출력 트랜지스터(TR1)의 출력전극의 전압에 대응한다. 제1 풀다운 트랜지스터(TR2)는 4번째 캐리 신호에 응답하여 제1 출력 트랜지스터(TR1)의 출력전극에 제1 전압(VSS1)을 제공한다. 제2 풀다운 트랜지스터(TR3)는 제2 노드(NA)로부터 출력된 스위칭 신호에 응답하여 제1 출력 트랜지스터(TR1)의 출력전극에 제1 전압(VSS1)을 제공한다.
제2 풀다운부(240-2)는 제3 풀다운 트랜지스터(TR11) 및 제4 풀다운 트랜지스터(TR12)를 포함한다. 제3 풀다운 트랜지스터(TR11)는 제2 전압 입력단자(V2)에 접속된 입력전극, 제어단자(CT)에 접속된 제어전극, 및 제2 출력 트랜지스터(TR13)의 출력전극에 접속된 출력전극을 포함한다.
제4 풀다운 트랜지스터(TR12)는 제2 전압 입력단자(V2)에 접속된 입력전극, 제2 노드(NA)에 접속된 제어전극, 및 제2 출력 트랜지스터(TR13)의 출력전극에 접속된 출력전극을 포함한다. 본 발명의 일 실시예에서, 제3 풀다운 트랜지스터(TR11)의 입력전극 및 제4 풀다운 트랜지스터(TR12)의 입력전극 중 적어도 어느 하나는 제1 전압 입력단자(V1)에 연결될 수도 있다.
3번째 캐리 신호(CRS3)의 전압은 제2 출력 트랜지스터(TR13)의 출력전극의 전압에 대응한다. 제3 풀다운 트랜지스터(TR11)는 4번째 캐리 신호에 응답하여 제2 출력 트랜지스터(TR13)의 출력전극에 제2 전압(VSS2)을 제공한다. 제4 풀다운 트랜지스터(TR12)는 제2 노드(NA)로부터 출력된 스위칭 신호에 응답하여 제2 출력 트랜지스터(TR13)의 출력전극에 제2 전압(VSS2)을 제공한다.
도 7a는 도 5에 도시된 구동 스테이지의 일부의 레이아웃이다. 도 7b는 본 발명의 일 실시예에 따른 기판의 일부의 단면도이다. 도 7c는 본 발명의 일 실시예에 따른 기판의 일부의 단면도이다.
도 7a에는 제1 출력 트랜지스터(TR1), 제1 제어 트랜지스터(TR4), 및 커패시터(CAP)와 이들의 연결구조를 도시하였다. 도 7b에는 도 7a의 |-|’선 및 Ⅱ-Ⅱ’선을 따라 자른 단면도와 화소의 일부를 함께 도시하였다. 도 7c에는 도 7b에 대응되는 영역의 단면도를 도시하였다. 한편, 도 1 내지 도 6에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 구체적인 설명은 생략한다.
구동 스테이지(SRC3: 도 3 참조)는 서로 다른 층에 배치된 제1 도전층, 제2 도전층, 제3 도전층, 및 활성층을 포함한다. 제1 도전층, 제2 도전층, 및 제3 도전층은 패터닝된 복수의 전극 및 복수의 배선을 포함할 수 있다. 활성층은 패터닝된 복수의 부분을 포함한다. 제1 도전층, 제2 도전층, 및 제3 도전층 사이에는 각각 절연층이 배치된다.
제1 도전층의 일부는 트랜지스터들(TR1, TR4)의 제1 제어전극들(GE2-1, GE3) 및 커패시터(CAP)의 제1 전극(CE1)을 구성한다. 제2 도전층의 일부는 트랜지스터들(TR1, TR4)의 입력전극들(SE2, SE3), 출력전극들(DE2, DE3), 및 커패시터(CAP)의 제2 전극(CE2)을 구성한다.
제2 도전층은 트랜지스터들(TR1, TR4)을 연결하는 제1 배선(CL10)을 포함할 수 있다. 제1 배선(CL10)은 도 5에 도시된 제1 노드(NQ)에 대응한다.
제3 도전층의 일부는 제1 출력 트랜지스터(TR1)의 제2 제어전극(GE2-2) 및 커패시터(CAP)의 제3 전극(CE3)을 구성할 수 있다. 도시되지 않았으나, 제1 제어 트랜지스터(TR4)가 이중 게이트 구조를 가지는 경우, 제3 도전층은 제1 제어 트랜지스터(TR4)의 제2 제어전극(미도시)을 더 포함할 수도 있다.
활성층에 포함된 복수의 부분은 트랜지스터들(TR1, TR3, TR4)의 활성화부들을 구성한다. 도 7a에서 트랜지스터들(TR1, TR3, TR4)의 활성화부들은 미 도시되었다.
제2 도전층은 트랜지스터들(TR1, TR4)을 연결하는 제1 배선(CL10)을 포함할 수 있다. 제1 배선(CL10)은 도 5에 도시된 제1 노드(NQ)에 대응한다.
제1 출력 트랜지스터(TR1)의 제1 제어전극(GE2-1)과 제1 배선(CL10)은 제1 도전층과 제2 도전층 사이에 배치된 절연층을 관통하는 컨택홀(CH3)을 통해 연결될 수 있다. 제1 출력 트랜지스터(TR1)의 제1 제어전극(GE1-1)은 커패시터(CAP)의 제1 전극(CE1)에 연결된다. 제1 출력 트랜지스터(TR1)의 출력전극(DE1)은 커패시터(CAP)의 제2 전극(CE2)에 연결된다.
제2 제어전극(GE2-2)과 제1 배선(CL10)은 제3 도전층과 제2 도전층 사이에 배치된 절연층을 관통하는 컨택홀(CH4)을 통해 연결될 수 있다. 이에 따라, 제1 제어전극(GE2-1)과 제2 제어전극(GE2-2)은 동일한 전기적 신호를 인가받아 동작할 수 있다. 한편, 도시되지 않았으나, 제2 제어전극(GE2-2)은 별도의 단자에 연결되어 제1 제어전극(GE2-1)과 다른 독립된 전기적 신호에 의해 동작할 수도 있다.
한편, 도시되지 않았으나, 제1 도전층, 제2 도전층, 및 제3 도전층은 동시에 접속될 수 있다. 제1 절연층(10)을 관통하는 제1 관통홀(미도시)을 통해 제1 도전층과 제2 도전층이 접속되고, 제2 및 제3 절연층(30)을 관통하는 제2 관통홀(미도시)을 통해 제2 도전층과 제3 도전층이 접속된다. 예를 들어, 제1 제어전극(GE2-1), 제2 제어전극(GE2-2), 및 제1 배선(GL10)은 하나의 컨택홀을 통해 연결될 수도 있다.
이때, 제1 관통홀과 제2 관통홀이 중첩하도록 형성되는 경우 제3 도전층은 제1 도전층과 접속하고 있는 제2 도전층에 중첩하여 접속될 수 있다. 이에 따라, 제1 내지 제3 도전층들을 접속시키기 위한 별도의 브릿지 도전 패턴이 생략될 수 있어 구동 회로의 레이아웃 면적이 감소될 수 있다.
도 7b에 도시된 것과 같이, 제1 도전층, 제2 도전층, 제3 도전층, 및 활성층은 화소영역(PXA)에 배치된 화소(PXij)의 구성들과 대응될 수 있다. 제1 도전층, 제2 도전층, 제3 도전층, 및 활성층은 화소의 대응하는 구성들과 동일한 공정으로 형성될 수 있다. 각 도전층들을 절연시키는 제1 절연층(10) 및 제2 절연층(20)은 도 3에 도시된 제1 절연층(10) 및 제2 절연층(20)과 동일한 층을 각각 이룬다.
예를 들어, 제1 출력 트랜지스터(TR1)의 제1 제어전극(GE2-1), 커패시터(CAP)의 제1 전극(CE1)은 각각 화소 트랜지스터(TR-P)의 제어전극(GE1)과 동일한 층 상에 배치되어, 동일한 물질로 구성되고, 동일한 층 구조를 가질 수 있다. 제1 출력 트랜지스터(TR1)의 활성화부(AL2)는 화소 트랜지스터(TR-P)의 활성화부(AL1)와 동일한 층 상에 배치된다.
제1 출력 트랜지스터(TR1)의 입력전극(SE2)과 출력전극(DE2), 및 커패시터(CAP)의 제2 전극(CE2)은 화소 트랜지스터(TR-P)의 입력전극(SE1) 및 출력전극(DE1)과 동일한 층 상에 배치된다. 제1 출력 트랜지스터(TR1)의 입력전극(SE2)과 출력전극(DE2), 및 커패시터(CAP)의 제2 전극(CE2)은 화소 트랜지스터(TR-P)의 입력전극(SE1) 및 출력전극(DE1)과 동일한 물질로 구성되고, 동일한 층 구조를 가질 수 있다.
제1 출력 트랜지스터(TR1)의 제2 제어전극(GE2-2) 및 커패시터(CAP)의 제3 전극(CE3)은 제1 표시전극(PE1)과 동일한 층 상에 배치된다. 제1 출력 트랜지스터(TR1)의 제2 제어전극(GE2-2) 및 커패시터(CAP)의 제3 전극(CE3)은 제1 출력 트랜지스터(TR1)의 제2 제어전극(GE2-2)은 제1 표시전극(PE1)과 동일한 물질로 구성되고, 동일한 층 구조를 가질 수 있다.
제1 출력 트랜지스터(TR1)는 이중 게이트 구조를 가진다. 제1 제어전극(GE2-1)과 제2 제어전극(GE2-2)은 활성화부(AL2)를 중심으로 하측 및 상측에 배치되어 활성화부(AL2)의 전하 이동도를 제어한다. 제1 출력 트랜지스터(TR1)가 두 제어전극들(GE2-1, GE2-2)을 포함함으로써, 활성화부(AL2)의 전하 이동도가 향상되고, 제1 출력 트랜지스터(TR1)의 구동 전류가 증가되어 온-오프 특성이 향상될 수 있다.
커패시터(CAP)는 이중 커패시터 구조를 가진다. 제1 전극(CE1) 및 제2 전극(CE2)은 제1 절연층(10)을 사이에 두고 하나의 커패시터(C1)를 형성한다. 또한, 제2 전극(CE2)과 제3 전극(CE3)은 제2 절연층(20) 및 제3 절연층(30)을 사이에 두고 하나의 커패시터(C2)를 형성한다.
본 실시예에서, 제3 전극(CE3)은 제1 내지 제3 절연층들(10, 20, 30)을 관통하는 제1 컨택홀(CH1)을 통해 제1 전극(CE1)에 접속된다. 이에 따라, 제3 전극(CE3)은 제1 전극(CE1)과 실질적으로 동일한 전위를 가진다.
도 7a 및 도 7b에 도시된 것과 같이, 커패시터(CAP)는 제1 전극(CE1), 제2 전극(CE2), 및 제3 전극(CE3)이 순차적으로 적층되어 단일 커패시터 구조인 경우와 실질적으로 동일한 면적을 가진다. 그러나, 커패시터(CAP)는 이중 커패시터 구조를 가짐으로써, 두 개의 커패시터가 병렬로 연결된 효과를 발생시킬 수 있다.
구체적으로, 커패시터(CAP)는 두 개의 커패시터가 평면상에서 서로 이격되어 배치된 구조와 동일한 정전용량을 가진다. 본 발명에 따른 구동 스테이지(SRC3)는 이중 커패시터 구조를 가진 커패시터(CAP)를 포함함으로써, 동일한 면적 내에서 향상된 부스팅 효과를 발생시킬 수 있다. 따라서, 설계된 정전용량을 확보하기 위한 커패시터(CAP)의 면적을 감소시킬 수 있어 게이트 구동회로(200)의 레이아웃 면적이 감소될 수 있다.
또한, 본 발명에 따른 제1 출력 트랜지스터(TR1)의 이중 게이트 구조 및 커패시터(CAP)의 이중 커패시터 구조를 형성하기 위해 기존의 화소 박막 공정이 그대로 이용될 수 있다. 제2 제어전극(GE2-2)과 제3 전극(CE3)은 제1 표시전극(PE1)과 동일한 층상에 배치되므로, 제1 표시전극(PE1)을 형성하는 공정 단계에서 동시에 형성될 수 있다.
본 발명에 따르면, 별도의 추가되는 공정 없이 게이트 구동회로(200)의 레이아웃의 면적을 감소시킬 수 있어, 네로우 베젤(narrow bezel)을 가진 표시장치를 구현할 수 있다.
한편, 미 도시된 제2 출력부(110-2: 도 5 참조), 제어부(120: 도 5 참조), 인버터부(130: 도 5 참조), 제1 및 제2 풀다운부(140-1, 140-2: 도 5 참조)의 트랜지스터들은 제2 제어전극을 제외하고, 제1 출력 트랜지스터(TR1) 또는 제1 제어 트랜지스터(TR4)와 동일한 구조를 가질 수 있다.
한편, 도 7c에 도시된 것과 같이, 제3 절연층(30) 상에 공통전극(CX)이 배치될 수 있다. 공통전극(CX)은 주변영역(PPA)에 배치된다. 공통전극(CX)은 제1 제어전극(GE2-1) 및 제1 전극(CE1)에 중첩한다.
공통전극(CX)의 일 부분은 제1 제어 트랜지스터(TR1-1)의 제2 제어전극(GE2-2X)이 될 수 있고, 공통전극(CX)의 다른 부분은 커패시터(CAP-1)의 제3 전극(CE3)이 될 수 있다. 즉, 제2 제어전극(GE2-2X)과 제3 전극(CE3X)은 서로 연결된 일체의 형상을 가질 수 있다.
이때, 제1 출력 트랜지스터(TR1)는 제1 제어전극(GE2-1)과 동일한 전압이 인가되는 제2 제어전극(GE2-2X)을 포함하는 싱크(sink) 구조일 수 있다. 이에 따라, 제2 제어전극(GE2-2X)과 제3 전극(CE3X)은 컨택홀(CH1)을 통해 제1 전극(CE1)과 연결되어 동일한 신호에 의해 동시에 제어될 수 있다.
본 발명의 일 실시예에 따른 게이트 구동회로(200: 도 1 참조)에 있어서, 제1 출력 트랜지스터(TR1, TR1-1)는 이중 게이트 구조로 형성하고, 커패시터(CAP, CAP-1)는 이중 커패시터 구조로 형성한다. 게이트 구동회로(200)는 면적의 변화나 구성 재료의 변화 없이도 제1 출력 트랜지스터(TR1)의 채널 이동도가 향상될 수 있고, 커패시터(CAP)의 정전용량 특성이 향상될 수 있다.
또한, 게이트 구동회로(200)는 화소(PXij)의 구성들과 대응되는 층구조를 가질 수 있어, 게이트 구동회로(200)를 위한 별도의 층구조를 설계하지 않아도 되는 이점이 있다. 이에 따라, 게이트 구동회로(200)의 설계가 단순화될 수 있어 공정 오차가 감소될 수 있다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 기판의 일부의 단면도이다. 도 8a 및 도 8b를 참조하여 본 발명의 일 실시예에 따른 표시장치의 다양한 구조를 살펴본다. 한편, 도 1 내지 도 7c에 도시된 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고, 구체적인 설명은 생략한다.
도 8a에 도시된 제1 기판(110-2)은 제4 절연층(40) 및 제2 표시전극(PE2)을 더 포함하는 것을 제외하고, 도 7b에 도시된 제1 기판(110)과 동일하다. 제2 표시전극(PE2)은 제1 표시전극(PE1) 상에 배치되며, 제4 절연층(40)을 사이에 두고, 제1 표시전극(PE1)과 이격된다. 이때, 액정층(미도시)은 제2 표시전극(PE2) 상에 배치될 수 있다.
제2 표시전극(PE2)은 적어도 하나의 슬릿을 포함한다. 도 8a에는 복수의 슬릿을 포함하는 제2 표시전극(PE2)을 도시하였다. 각 슬릿과 제1 표시전극(PE1)은 각 슬릿과의 관계에서 전계를 형성하여 액정층의 투과율을 제어한다.
제4 절연층(40)은 제1 베이스 기판(BS1)의 전면에 배치될 수 있다. 제4 절연층(40)은 화소영역(PXA) 및 주변영역(PPA)을 커버한다.
제2 제어전극(GE2-2)은 제4 절연층(40)에 의해 커버되어 외부에 노출되지 않는다. 이에 따라, 제2 제어전극(GE2-2)에 발생될 수 있는 정전기 현상이 방지되어 제1 제어 트랜지스터(TR3-2)의 신뢰성이 향상될 수 있다.
도 8b에 도시된 제1 기판(110-3)은 제2 제어전극(GE2-2) 및 제3 전극(CE3-1)을 제외하고, 도 8a에 도시된 제1 기판(110-2)과 동일하다. 도 8b에 도시된 것과 같이, 제2 제어전극(GE2-2) 및 제3 전극(CE3-1)은 제4 절연층(40) 상에 배치될 수 있다. 제3 전극(CE3-1)은 제1 내지 제4 절연층(10, 20, 30, 40)을 관통하는 관통홀(TH)을 통해 제1 전극(CE1)에 접속된다.
제1 제어 트랜지스터(TR1-2)는 서브전극(AE)을 더 포함할 수 있다. 서브전극(AE)은 제3 절연층(30) 및 제4 절연층(40) 사이에 배치되어, 제1 제어전극(GE2-1) 및 제2 제어전극(GE2-2)과 중첩한다. 제2 제어전극(GE2-2)은 제4 절연층(40)을 관통하여 서브전극(AE)에 접속된다.
이에 따라, 도 8a에 도시된 제1 제어 트랜지스터(TR1)의 제2 제어전극(GE2-2)과 도 8b에 도시된 제1 제어 트랜지스터(TR1-2)의 제2 제어전극(GE2-2)은 실질적으로 동일한 거리로 활성부(AL2)로부터 이격될 수 있다. 본 발명의 일 실시예에 따른 표시장치는 제2 제어전극의 배치위치가 달라지더라도 실질적으로 트랜지스터의 특성이 동등하게 유지될 수 있다.
커패시터(CAP-2)는 제2 절연층(20), 제3 절연층(30), 및 제4 절연층(40) 사이에 전계를 형성하는 제2 전극(CE2)과 제3 전극(CE3-1)으로 구성된다. 커패시터(CAP-2)는 두 정전용량들(C1A, C2A)을 포함하는 정전용량을 가질 수 있다. 따라서, 커패시터(CAP-2)는 제4 절연층(40)의 두께 및 구성 재료에 따라 영향을 받을 수 있다.
도 9는 본 발명의 일 실시예에 따른 기판의 일부의 단면도이다. 도 9에는 제1 절연층(10-1)을 제외하고, 도 8a에 도시된 제1 기판(110-2)과 대응되는 실시예를 도시하였다. 한편, 도 1 내지 도 8b에 도시된 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고, 구체적인 설명은 생략한다.
제1 기판(110-4)의 제1 절연층(10-1)은 홈부(HM)를 더 포함한다. 홈부(HM)는 제1 전극(CE1)의 일부와 중첩하는 제1 절연층(10-1)의 일부 영역에 정의된다.
홈부(HM)는 인접하는 제1 절연층(10-1)의 상면으로부터 오목하게 패여 형성된다. 이에 따라, 제1 절연층(10-1)이 실질적으로 균일한 두께를 가진다고 할 때, 홈부(HM)에서의 제1 절연층(10-1)의 두께는 그 외의 부분에서의 제1 절연층(10-1)의 두께보다 작다.
제2 전극(CE2)은 홈부(HM)에 배치된다. 이에 따라, 제2 전극(CE2)이 제1 전극(CE1)으로부터 이격된 최소 직선거리는 홈부(HM)의 주변에서 측정된 거리보다 홈부(HM)에서 측정된 거리가 더 작다.
즉, 도 8a에 도시된 커패시터(CAP)와 도 9에 도시된 커패시터(CAP-3)가 실질적으로 동일한 면적 및 층구조를 가진다고 할 때, 제1 기판(110-4)이 홈부(HM)를 더 포함함으로써, 제2 전극(CE2)과 제1 전극(CE1) 사이의 커패시터(C1B)의 정전용량이 증가될 수 있다. 이에 따라, 동일한 면적 및 구조를 가지면서도 제1 절연층(10-1)의 두께를 제어함으로써 향상된 정전용량을 가진 커패시터를 포함하는 게이트 구동회로를 제공할 수 있다.
도 10a 내지 10f는 본 발명의 일 실시예에 따른 표시장치의 제조방법을 도시한 단면도들이다. 한편, 도 1 내지 도 9에 도시된 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복되는 설명은 생략한다.
도 10a에 도시된 것과 같이, 제1 베이스 기판(BS1) 상에 제1 도전층, 제1 절연층(10), 및 활성층(ALL)을 순차적으로 형성한다. 제1 도전층은 복수의 도전패턴을 포함한다. 도전 패턴들은 화소의 제어전극(GE1), 제1 출력 트랜지스터(TR1)의 제1 제어전극(GE2-1), 및 제1 전극(CE1)을 포함할 수 있다.
제1 절연층(10) 및 반도체층(ALL)은 증착 공정에 의해 형성될 수 있다. 제1 절연층(10) 및 반도체층(ALL)은 제어전극(GE1), 제1 출력 트랜지스터(TR1)의 제1 제어전극(GE2-1), 및 제1 전극(CE1)을 커버한다.
이후, 도 10a 및 도 10b에 도시된 것과 같이, 반도체층(ALL)을 패터닝하여 활성부들(AL1, AL2)을 형성한다. 반도체층(ALL)을 패터닝하는 공정에서는 마스크(MSK)가 이용될 수 있다.
마스크(MSK)는 광을 차단하는 적어도 하나의 차광영역(SA), 광을 투과시키는 적어도 하나의 투광영역(TA), 및 입사광의 일부만 투과시키는 적어도 하나의 반투광영역(HA)을 포함하는 하프톤(halftone) 마스크일 수 있다. 도시되지 않았으나, 반도체층(ALL) 상에는 포토 레지스트막이 배치될 수 있다.
활성부들(AL1, AL2)은 다양한 공정에 의해 형성될 수 있다. 예를 들어, 활성부들(AL1, AL2)은 식각 용액을 이용한 습식 식각 공정에 의해 형성될 수 있다. 구체적으로 도시되지 않았으나, 광을 조사하여 포토 레지스트막을 마스크(MSK) 패턴에 따라 패터닝하고, 습식 식각 공정을 통해 활성화부들을 형성하고, 건식 식각 공정을 통해 관통홀(TH1A)을 형성하고, 이후 패터닝된 포토 레지스트막을 제거하는 과정을 거칠 수 있다.
이에 따라, 광이 투과되는 투광영역(TA)에 중첩하는 영역은 반도체층(ALL) 및 제1 절연층(10)이 모두 제거되어 관통홀(TH1A)이 형성되고, 제1 전극(CE1)의 일부가 노출된다. 광이 차단되는 차광영역(SA)에 중첩하는 영역은 반도체층(ALL)이 잔존하여 활성화부들(AL1, AL2)을 정의한다. 광의 일부만 투과되는 반투광영역(HA)에 중첩하는 영역은 반도체층(ALL)은 제거되고 제1 절연층(10)은 잔존한다.
이후, 도 10c에 도시된 것과 같이, 제1 절연층(10) 상에 제2 도전층을 형성한다. 제2 도전층은 복수의 도전 패턴을 포함한다. 도전 패턴들은 화소 트랜지스터(TR1)의 입력전극(SE1), 출력전극(DE1), 제1 출력 트랜지스터(TR1)의 입력전극(SE2), 출력전극(DE2), 및 제2 전극(CE2)을 포함한다.
제2 도전층은 증착 또는 스퍼터링 공정에 의해 형성될 수 있다. 제2 도전층은 마스크를 이용하여 기저층으로부터 패터닝되거나, 마스크를 통해 부분적으로 증착되어 도전 패턴들로 형성될 수 있다. 이에 따라, 제2 도전층은 정해진 영역에 설계된 형상의 패턴들로 형성될 수 있다.
한편, 도시되지 않았으나, 활성화부들(AL1, AL2)과 제2 도전층은 동시에 형성될 수도 있다. 예를 들어, 반도체층(AL)과 도전물질을 포함하는 기저층(미도시)을 제1 베이스 기판(BS1) 전면에 형성한 후, 반도체층(AL)과 기저층을 동시에 패터닝하여 활성화부들(AL1, AL2)과 제1 출력 트랜지스터(TR1)의 입력전극(SE2), 출력전극(DE2), 및 제2 전극(CE2)을 형성할 수 있다. 이때, 제2 전극(CE2)과 제1 절연층(10) 사이에는 제2 전극(CE2)과 동일한 형상의 활성화부(미도시)가 추가로 배치될 수 있다.
이후, 도 10d에 도시된 것과 같이, 제2 도전층 상에 제2 절연층(20) 및 제3 절연층(30)을 순차적으로 형성한다. 제2 절연층(20) 및 제3 절연층(30)은 관통홀(TH1A)에 중첩하도록 제1 베이스 기판(BS1) 전면에 형성될 수 있다.
제2 절연층(20) 및 제3 절연층(30)은 증착 또는 스퍼터링 공정에 의해 형성될 수 있다. 또한, 제3 절연층(30)을 구성하는 층들(32, 34)에 유기층(32)이 포함된 경우, 유기층(32)은 코팅 공정에 의해 형성될 수도 있다.
이후, 도 10e에 도시된 것과 같이, 제2 절연층(20) 및 제3 절연층(30)에 컨택홀들(CH1, CH2)을 형성한다. 컨택홀들(CH1, CH2)은 화소 트랜지스터(TR1)의 일부를 노출시키는 관통홀(TH) 및 제1 전극(CE1)의 적어도 일부를 노출시키는 컨택홀(CH1)을 포함한다.
본 발명의 일 실시예에 따른 표시장치 제조방법은 제1 절연층(10)에 미리 관통홀(TH1A)을 형성한 후, 제2 및 제3 절연층(20, 30)을 관통하는 컨택홀(CH1)을 형성한다. 제1 절연층(10)은 제2 및 제3 절연층(20, 30)에 비해 상대적으로 큰 두께를 가진다. 이에 따라, 본 발명에 따른 표시장치 제조방법은 비교적 제거가 용이한 제2 및 제3 절연층(20, 30)만 제거하여 컨택홀(CH1)을 형성함으로써, 공정이 단순화되고 공정 오차가 감소될 수 있다.
이후, 도 10f에 도시된 것과 같이, 제3 절연층(30) 상에 제3 도전층을 형성한다. 제3 도전층은 제2 제어전극(GE2-2) 및 제3 전극(CE3)을 포함할 수 있다. 제3 전극(CE3)은 컨택홀(CH1)을 통해 제1 전극(CE1)에 접속된다.
이때, 제3 도전층은 화소영역(PXA)의 제1 표시전극(PE1)과 동시에 형성될 수 있다. 이에 따라, 제1 표시전극(PE1), 제2 제어전극(GE2-2), 및 제3 전극(CE3)은 하나의 공정 챔버 내에서 동시에 형성될 수 있고, 하나의 마스크를 이용하여 동시에 패터닝될 수 있다.
본 발명의 일 실시예에 따른 표시장치 제조방법은 게이트 구동회로(200)를 형성하기 위한 별도의 공정을 추가하지 않고, 화소영역(PXA) 및 주변영역(PPA)에 배치된 소자들을 동일한 마스크를 사용하고 동일한 공정 라인 내에서 진행될 수 있다. 따라서, 제1 기판(110)의 각 영역들에 배치된 소자들을 구성하는 각 층마다 동시에 형성될 수 있어 공정 상의 마진(margin)이 감소되고 수율이 향상될 수 있다.
또한, 별도의 공정이 더 추가되지 않고도, 기존의 공정을 이용하여 이중 게이트 구조 및 이중 커패시터 구조를 구현할 수 있다. 이에 따라, 표시장치 제조비용이 절감될 수 있다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시패널 200: 게이트 구동회로
300: 데이터 구동회로 TR-P: 화소 트랜지스터
TR1: 제1 출력 트랜지스터 CAP: 커패시터

Claims (20)

  1. 표시패널의 복수 개의 화소들에 게이트 신호들을 제공하는 구동 스테이지들을 포함하는 게이트 구동회로에 있어서,
    상기 구동 스테이지들 중 어느 하나의 구동 스테이지는,
    제1 제어전극, 상기 제1 제어전극에 중첩하는 활성화부, 상기 활성화부에 중첩하는 입력전극, 상기 활성화부에 중첩하는 출력전극, 및 상기 제1 제어전극 및 상기 활성화부 상에 배치된 제2 제어전극을 포함하는 박막 트랜지스터; 및
    상기 제1 제어전극과 동일한 층상에 배치된 제1 전극, 상기 제1 전극의 적어도 일부와 중첩하고, 상기 입력전극과 동일한 층상에 배치된 제2 전극, 및 상기 제1 전극 및 상기 제2 전극과 중첩하고, 상기 제1 전극과 전기적으로 연결된 제3 전극을 포함하는 커패시터를 포함하는 게이트 구동회로.
  2. 제1 항에 있어서,
    상기 제3 전극은 상기 제2 제어전극과 동일한 층상에 배치된 것을 특징으로 하는 게이트 구동회로.
  3. 제2 항에 있어서,
    상기 제1 제어전극은 상기 제1 전극과 전기적으로 연결되고, 상기 출력전극은 상기 제2 전극과 전기적으로 연결된 것을 특징으로 하는 게이트 구동회로.
  4. 제3 항에 있어서,
    상기 제2 제어전극은 상기 제1 제어전극과 전기적으로 연결된 것을 특징으로 하는 게이트 구동회로.
  5. 제4 항에 있어서,
    상기 제3 전극 및 상기 제2 제어전극은 서로 연결되어 일체의 형상을 갖는 것을 특징으로 하는 게이트 구동회로.
  6. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극 사이에 배치된 제1 절연층; 및
    상기 제2 전극 및 상기 제3 전극 사이에 배치된 제2 절연층을 더 포함하고,
    상기 입력전극 및 상기 출력전극은 상기 제1 절연층 상에 배치되고,
    상기 제2 제어전극은 상기 제2 절연층 상에 배치되고,
    상기 제3 전극은 상기 제1 절연층 및 상기 제2 절연층을 관통하여 상기 제1 전극에 접속된 것을 특징으로 하는 게이트 구동회로.
  7. 제6 항에 있어서,
    상기 제3 전극 및 상기 제2 절연층 사이에 배치된 제3 절연층; 및
    상기 제2 제어전극과 중첩하고, 상기 제3 절연층 상에 배치된 서브전극을 더 포함하고,
    상기 제2 제어전극은 상기 제3 절연층을 관통하여 상기 서브전극과 연결된 것을 특징으로 하는 게이트 구동회로.
  8. 제6 항에 있어서,
    상기 제1 절연층은 상기 제1 전극과 중첩하는 영역의 일부에 정의된 홈부를 더 포함하고,
    상기 제2 전극은 상기 홈부에 배치된 것을 특징으로 하는 게이트 구동회로.
  9. 제1 항에 있어서,
    상기 구동 스테이지들은 종속적으로 연결되고,
    상기 구동 스테이지들은 상기 게이트 신호들을 순차적으로 출력하는 것을 특징으로 하는 게이트 구동회로.
  10. 제9 항에 있어서,
    상기 어느 하나의 구동 스테이지는, 클럭 신호를 수신하는 클럭단자 및 상기 게이트 신호들 중 대응하는 게이트 신호를 출력하는 출력단자를 포함하고,
    상기 박막 트랜지스터는 상기 클럭 신호를 수신하고 상기 대응하는 게이트 신호를 출력하고,
    상기 커패시터는 상기 출력단자에 접속된 것을 특징으로 하는 게이트 구동회로.
  11. 화소영역 및 상기 화소영역에 인접한 주변영역으로 구분되는 베이스 기판;
    상기 화소영역에 배치된 화소들;
    상기 화소들에 연결되고, 각각이 일 방향으로 연장된 제1 신호 라인들;
    상기 화소들에 연결되고, 상기 제1 신호 라인들과 절연 교차하는 제2 신호 라인들;
    상기 주변영역에 배치되어 상기 제1 신호 라인들에 전기적 신호들을 제공하고, 구동 트랜지스터 및 상기 구동 트랜지스터와 연결된 구동 커패시터를 포함하는 구동 회로를 포함하고,
    상기 구동 트랜지스터는,
    상기 제1 신호 라인들과 동일한 층상에 배치된 제1 제어전극;
    상기 제1 제어전극에 중첩하는 활성화부;
    상기 제2 신호 라인들과 동일한 층상에 배치되고, 상기 활성화부의 적어도 일부와 중첩하는 입력전극;
    상기 제2 신호 라인들과 동일한 층상에 배치되고, 상기 입력전극과 이격되고, 상기 활성화부의 적어도 일부와 중첩하는 출력전극; 및
    상기 입력전극 및 상기 출력전극 상에 배치되고, 상기 제1 제어전극에 중첩하는 제2 제어전극을 포함하고,
    상기 구동 커패시터는,
    상기 제1 신호 라인들과 동일한 층상에 배치된 제1 전극;
    상기 제2 신호 라인들과 동일한 층상에 배치된 제2 전극; 및
    상기 제2 제어전극과 동일한 층상에 배치된 제3 전극을 포함하고,
    상기 제1 전극과 상기 제3 전극은 서로 전기적으로 연결된 표시장치.
  12. 제11 항에 있어서,
    상기 제1 신호 라인들과 상기 제2 신호 라인들 사이에 배치된 제1 절연층; 및
    상기 제2 신호 라인들 상에 배치된 제2 절연층을 포함하고,
    상기 입력전극, 상기 출력전극, 및 상기 제2 전극은 상기 제1 절연층 상에 배치되고,
    상기 제2 제어전극, 상기 제3 전극은 상기 제2 절연층 상에 배치되고,
    상기 제3 전극은 상기 제1 절연층 및 상기 제2 절연층을 관통하여 상기 제1 전극에 접속된 것을 특징으로 하는 표시장치.
  13. 제12 항에 있어서,
    상기 화소들 각각은,
    상기 제1 신호 라인들 중 대응되는 제1 신호 라인 및 상기 제2 신호 라인들 중 대응되는 제2 신호 라인에 연결된 화소 트랜지스터; 및
    상기 화소 트랜지스터에 전기적으로 연결된 제1 표시전극 및 상기 제1 표시전극 상에 배치되고, 상기 제1 표시전극과 전계를 형성하여 상기 제1 표시전극 상에 배치된 액정층을 제어하는 제2 표시전극을 포함하는 액정 커패시터를 포함하고,
    상기 액정 커패시터는 상기 제2 절연층 상에 배치된 것을 특징으로 하는 표시장치.
  14. 제13 항에 있어서,
    상기 제2 표시전극은 상기 액정층을 사이에 두고 상기 제1 표시전극과 이격되어 배치되고,
    상기 제2 제어전극 및 상기 제3 전극은 상기 제1 표시전극과 동일한 층상에 배치된 것을 특징으로 하는 표시장치.
  15. 제13 항에 있어서,
    상기 제1 표시전극을 커버하는 제3 절연층을 더 포함하고,
    상기 액정층은 상기 제3 절연층 상에 배치되고, 상기 제2 표시전극은 상기 제3 절연층과 액정층 사이에 배치된 것을 특징으로 하는 표시장치.
  16. 제15 항에 있어서,
    상기 제2 제어전극 및 상기 제3 전극은 상기 제2 표시전극과 동일한 층상에 배치되고,
    상기 제3 전극은 상기 제1 내지 제3 절연층들을 관통하여 상기 제1 전극과 연결된 것을 특징으로 하는 표시장치.
  17. 제16 항에 있어서,
    상기 제2 절연층 및 상기 제3 절연층 사이에 배치되어 상기 제1 제어전극과 중첩하는 서브전극을 더 포함하고,
    상기 제2 제어전극은 상기 제3 절연층을 관통하여 상기 서브전극에 접속된 것을 특징으로 하는 표시장치.
  18. 제15 항에 있어서,
    상기 제2 제어전극 및 상기 제3 전극은 상기 제1 표시전극과 동일한 층상에 배치된 것을 특징으로 하는 표시장치.
  19. 제15 항에 있어서,
    상기 제1 표시전극 및 상기 제2 표시전극 중 적어도 어느 하나는 적어도 하나의 슬릿을 포함하는 것을 특징으로 하는 표시장치.
  20. 제11 항에 있어서,
    상기 제1 절연층은 상기 제1 전극과 중첩하는 영역에 정의된 홈부를 더 포함하고,
    상기 제2 전극은 상기 홈부에 배치된 것을 특징으로 하는 표시장치.

KR1020140190828A 2014-12-26 2014-12-26 게이트 구동회로 및 이를 포함하는 표시장치 KR102295221B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140190828A KR102295221B1 (ko) 2014-12-26 2014-12-26 게이트 구동회로 및 이를 포함하는 표시장치
US14/876,305 US9905188B2 (en) 2014-12-26 2015-10-06 Gate driving circuit and display device having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140190828A KR102295221B1 (ko) 2014-12-26 2014-12-26 게이트 구동회로 및 이를 포함하는 표시장치

Publications (2)

Publication Number Publication Date
KR20160079985A true KR20160079985A (ko) 2016-07-07
KR102295221B1 KR102295221B1 (ko) 2021-09-01

Family

ID=56164937

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140190828A KR102295221B1 (ko) 2014-12-26 2014-12-26 게이트 구동회로 및 이를 포함하는 표시장치

Country Status (2)

Country Link
US (1) US9905188B2 (ko)
KR (1) KR102295221B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11056058B2 (en) 2018-08-21 2021-07-06 Samsung Display Co., Ltd. Scan driver and display device having the same

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170077941A (ko) * 2015-12-28 2017-07-07 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시장치
CN107221277A (zh) * 2016-03-21 2017-09-29 北京小米移动软件有限公司 显示屏组件、终端以及显示屏控制方法
CN107527599B (zh) * 2017-08-16 2020-06-05 深圳市华星光电半导体显示技术有限公司 扫描驱动电路、阵列基板与显示面板
WO2019113957A1 (en) * 2017-12-15 2019-06-20 Boe Technology Group Co., Ltd. Display apparatus and gate-driver-on-array circuit
KR102527230B1 (ko) * 2018-03-09 2023-05-02 삼성디스플레이 주식회사 디스플레이 장치
CN114388596A (zh) * 2020-10-19 2022-04-22 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004531751A (ja) * 2001-02-16 2004-10-14 イグニス イノベーション インコーポレーテッド 有機発光ダイオード表示器用のピクセル電流ドライバ
JP2010224551A (ja) * 2010-04-30 2010-10-07 Seiko Epson Corp 発光装置および電子機器
US20110210355A1 (en) * 2009-09-04 2011-09-01 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
KR20130081089A (ko) * 2012-01-06 2013-07-16 삼성디스플레이 주식회사 유기발광 표시장치
KR20130107459A (ko) * 2012-03-22 2013-10-02 엘지디스플레이 주식회사 유기 전계 발광 표시 패널 및 그의 제조 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070114533A (ko) 2006-05-29 2007-12-04 삼성전자주식회사 반투과 표시 장치 및 그 제조 방법
KR101322732B1 (ko) 2006-06-30 2013-10-29 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR20080016012A (ko) 2006-08-17 2008-02-21 삼성전자주식회사 표시 장치
KR20080029100A (ko) 2006-09-28 2008-04-03 삼성전자주식회사 박막 트랜지스터 기판, 그 제조 방법 및 이를 구비하는액정 표시 장치
TWI326919B (en) 2007-03-14 2010-07-01 Au Optronics Corp Semiconductor structure of liquid crystal display and manufacturing method thereof
KR100923947B1 (ko) 2007-12-10 2009-10-29 한국전자통신연구원 검출 소자 및 검출 시스템
KR20110113040A (ko) 2010-04-08 2011-10-14 엘지디스플레이 주식회사 어레이 기판
KR101732988B1 (ko) 2010-05-20 2017-05-08 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 어레이 기판 및 이의 제조 방법
CN102130009B (zh) 2010-12-01 2012-12-05 北京大学深圳研究生院 一种晶体管的制造方法
KR102007906B1 (ko) * 2012-09-28 2019-08-07 삼성디스플레이 주식회사 표시 패널

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004531751A (ja) * 2001-02-16 2004-10-14 イグニス イノベーション インコーポレーテッド 有機発光ダイオード表示器用のピクセル電流ドライバ
US20110210355A1 (en) * 2009-09-04 2011-09-01 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
JP2010224551A (ja) * 2010-04-30 2010-10-07 Seiko Epson Corp 発光装置および電子機器
KR20130081089A (ko) * 2012-01-06 2013-07-16 삼성디스플레이 주식회사 유기발광 표시장치
KR20130107459A (ko) * 2012-03-22 2013-10-02 엘지디스플레이 주식회사 유기 전계 발광 표시 패널 및 그의 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11056058B2 (en) 2018-08-21 2021-07-06 Samsung Display Co., Ltd. Scan driver and display device having the same
US11651738B2 (en) 2018-08-21 2023-05-16 Samsung Display Co., Ltd. Scan driver and display device having the same

Also Published As

Publication number Publication date
US9905188B2 (en) 2018-02-27
US20160189659A1 (en) 2016-06-30
KR102295221B1 (ko) 2021-09-01

Similar Documents

Publication Publication Date Title
KR102295221B1 (ko) 게이트 구동회로 및 이를 포함하는 표시장치
US10025149B2 (en) Thin film transistor array panel and display device including the same
US20130039455A1 (en) Shift register and display device
US9257455B2 (en) Gate drive circuit having reduced size, display substrate having the same, and method of manufacturing the display substrate
KR101891590B1 (ko) 게이트 구동회로, 이를 포함하는 표시 기판 및 표시 기판의 제조 방법
US10180757B2 (en) In-cell touch type display device to reduce capacitive load and driving IC thereof
US8604479B2 (en) Display substrate, method for manufacturing the same, and display apparatus having the same
KR20120040918A (ko) 게이트 구동 장치 및 이를 포함하는 액정 표시 장치
US10895790B2 (en) Display device
CN107015713B (zh) 显示装置
US9196213B2 (en) Gate driving circuit and display device having the same
US10698273B2 (en) Image display device
KR20070076177A (ko) 액정 표시 장치
US9123589B2 (en) Display substrate including an auxiliary electrode
US10360834B2 (en) Display substrate having gate driving circuit
US9711654B2 (en) Display device
JP7037268B2 (ja) 表示装置
JP6718988B2 (ja) アクティブマトリクス基板およびそれを用いた表示装置
CN111796444A (zh) 显示设备
US20160180787A1 (en) Gate driving circuit and display device having the same
JPWO2016194804A1 (ja) アクティブマトリクス基板、液晶パネル、および、アクティブマトリクス基板の製造方法
KR20060028522A (ko) 박막 트랜지스터 표시판 및 이를 포함하는 표시 장치
US9553137B2 (en) Display device
KR20170019398A (ko) 표시 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant