KR20170019398A

KR20170019398A - 표시 장치

Info

Publication number: KR20170019398A
Application number: KR1020170019356A
Authority: KR
Inventors: 김귀현; 송영구
Original assignee: 삼성디스플레이 주식회사
Priority date: 2017-02-13
Filing date: 2017-02-13
Publication date: 2017-02-21
Also published as: KR101783976B1

Abstract

본 발명은 본 발명은 표시 장치에 관한 것으로서, 특히 표시판에 집적된 구동부를 포함하는 표시 장치에 관한 것이다. 본 발명의 한 실시예에 따른 표시 장치는 복수의 화소와 신호선이 형성되어 있는 표시판, 그리고 상기 표시판 위에 형성되어 있고, 서로 전기적으로 연결되어 있는 제1 소자 및 제2 소자를 포함하는 구동부를 포함하고, 상기제1 소자의 패턴의 밀도와 상기 제2 소자의 패턴의 밀도는 서로 다르고, 상기제1 소자가 형성된 영역은 적어도 두 개의 제1 소자 영역을 포함하고, 상기 제2 소자가 형성된 영역은 적어도 하나의 제2 소자 영역을 포함하며, 상기 적어도 두 개의 제1 소자 영역과 상기 적어도 하나의 제2 소자 영역은 교대로 배치되어 있다.

Description

표시 장치{DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것으로서, 특히 표시판에 집적된 구동부를 포함하는 표시 장치에 관한 것이다.

표시 장치 중에서 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다. 표시 장치는 액정 표시 장치 외에도 유기 발광 표시 장치, 플라즈마 표시 장치, 전기 영동 표시 장치 등이 있다.

표시 장치는 일반적으로 스위칭 소자를 포함하는 화소와 표시 신호선이 구비된 표시판, 표시 신호선 중 게이트선에 게이트 신호를 내보내어 화소의 스위칭 소자를 턴온/오프시키는 게이트 구동부, 데이터선에 데이터 전압을 인가하는 데이터 구동부, 그리고 이들을 제어하는 신호 제어부 등을 포함한다.

게이트 구동부와 데이터 구동부는 집적 회로 칩의 형태로 표시 장치에 장착되거나, 가요성 인쇄 회로막(flexible printed circuit film) 위에 장착되어 TCP(tape carrier package)의 형태로 표시 장치에 부착되거나, 인쇄 회로 기판(printed circuit board) 위에 장착될 수도 있다. 특히, 게이트 구동부는 표시 신호선 및 스위칭 소자 등과 동일한 공정으로 형성하여 표시판에 집적될 수 있다.

구동부를 표시판에 집적하여 형성하는 경우, 노광 및 현상 방법을 이용한 패터닝 방법으로 구동부의 소자를 형성할 수 있다. 이 때 구동부의 패터닝되는 여러 소자 중 이웃하는 소자의 패턴의 밀도, 즉 이웃하는 소자 각각에 있어 현상되는 부분의 면적비에 차이가 있는 경우, 패턴의 밀도가 작은 소자가 패턴의 밀도가 큰 소자의 패터닝에 영향을 줄 수 있다. 예를 들어, 트랜지스터와 같이 상대적으로 복잡한 패턴을 가지는 소자 옆에 축전기와 같이 상대적으로 간단한 패턴을 가지는 소자가 위치하는 경우, 감광막을 노광 후 현상 할 때 이용되는 현상액의 농도에 차이가 생기고, 두 패턴의 경계 부분에 근접한 복잡한 패턴을 가진 소자 위에 도포되어 있던 감광막이 과현상되는 문제가 생길 수 있다. 그러면, 구동부의 소자 패터닝에 문제가 생겨 구동부의 불량이 발생할 수 있다.

본 발명이 해결하고자 하는 과제는 표시 장치의 구동부가 표시판에 집적되는 경우 구동부의 여러 소자 중 인접하는 소자의 패턴의 밀도, 즉 전체 면적에 대해 현상되는 부분의 면적비의 차이에 따른 공정상 소자의 불량을 줄이는 것이다.

본 발명의 한 실시예에 따른 표시 장치는 복수의 화소와 신호선이 형성되어 있는 표시판, 그리고 상기 표시판 위에 형성되어 있고, 서로 전기적으로 연결되어 있는 제1 소자 및 제2 소자를 포함하는 구동부를 포함하고, 상기제1 소자의 패턴의 밀도와 상기 제2 소자의 패턴의 밀도는 서로 다르고, 상기제1 소자가 형성된 영역은 적어도 두 개의 제1 소자 영역을 포함하고, 상기 제2 소자가 형성된 영역은 적어도 하나의 제2 소자 영역을 포함하며, 상기 적어도 두 개의 제1 소자 영역과 상기 적어도 하나의 제2 소자 영역은 교대로 배치되어 있다.

상기 제1 소자는 트랜지스터를 포함하고, 상기 제2 소자는 축전기를 포함할 수 있다.

상기 구동부는 게이트 신호를 출력하는 출력부를 포함하는 게이트 구동부를 포함할 수 있다.

상기 축전기의 두 단자는 각각 상기 트랜지스터의 게이트 및 소스에 연결되어 있을 수 있다.

상기 트랜지스터는 복수의 단위 트랜지스터를 포함하고, 상기복수의 단위 트랜지스터의 게이트 전극은 서로 연결되어 있고, 상기 복수의 단위 트랜지스터의 소스 전극은 서로 연결되어 있으며, 상기 복수의 단위 트랜지스터의 드레인 전극은 서로 연결되어 있고, 하나의 제1 소자 영역은 상기 복수의 단위 트랜지스터 중 일렬로 배열된 적어도 하나의 단위 트랜지스터를 포함할 수 있다.

상기 복수의 단위 트랜지스터의 상기 소스 전극 및 상기 드레인 전극아래에 위치하는 저항성 접촉 부재층및 반도체층을 더 포함하고, 상기 저항성 접촉 부재층과 상기 반도체층은 채널 부분을 제외하고 상기 소스 전극 및 상기 드레인 전극과 동일한 평면 형태를 가질 수 있다.

상기 제1 소자는 축전기를 포함하고, 상기 제2 소자는 트랜지스터를 포함할 수 있다.

상기 트랜지스터는 복수의 단위 트랜지스터를포함하고, 상기 복수의 단위트랜지스터의 게이트 전극은 서로연결되어 있고, 상기 복수의 단위 트랜지스터의 소스 전극은 서로 연결되어 있으며, 상기 복수의 단위 트랜지스터의 드레인 전극은 서로 연결되어 있고, 하나의 제2 소자 영역은 상기 복수의 단위 트랜지스터 중 일렬로 배열된 적어도 하나의 단위 트랜지스터를 포함할 수 있다.

상기 신호선은 상기 화소에 게이트 신호를 전달하는 게이트선을 포함하고, 상기 구동부는 상기 게이트선에 게이트 신호를 공급하는 출력부를 포함하는 게이트 구동부를 포함할 수 있다.

본 발명의 다른 실시예에 따른 표시 장치는 복수의 화소와 신호선이 형성되어 있는 표시판, 그리고 상기 표시판 위에형성되어 있고, 서로 전기적으로 연결되어 있는 제1 소자 및 제2 소자를 포함하는 구동부를 포함하고, 상기제1 소자의 패턴의 평균 밀도는 상기 제2 소자의 패턴의 평균 밀도보다 높고, 상기 제1 소자가 형성된 제1 소자 영역과 상기 제2 소자가 형성된 제2 소자 영역은 서로 인접하며, 상기 제2 소자는 패턴의 밀도가 위치에 따라 다른 영역을 포함한다.

상기 제2 소자의 패턴의 밀도는 상기 제1 소자 영역과 상기 제2 소자 영역의 경계에 가까워질수록 높아질 수 있다.

상기 제2 소자는 절연 기판 위에 형성되어 있는 제1층 및 상기 제1층 위에 형성되어 있는 제2층을 포함하고, 상기제2 소자의 패턴은 상기 제2층에 형성되어 있는 복수의 개구부를 포함하며, 상기제2 소자의 패턴의 밀도는 상기 개구부의 분포 밀도일 수 있다.

상기 트랜지스터는 복수의 단위 트랜지스터를 포함하고, 상기복수의 단위 트랜지스터의 게이트 전극은 서로 연결되어 있고, 상기 복수의 단위 트랜지스터의 소스 전극은 서로 연결되어 있으며, 상기 복수의 단위 트랜지스터의 드레인 전극은 서로 연결되어 있을 수 있다.

상기 신호선은 상기 화소에 게이트 신호를 전달하는 게이트선을 포함하고, 상기구동부는 상기 게이트선에 게이트 신호를 공급하는 게이트 구동부를 포함할 수 있다.

본 발명의 다른 실시예에 따른 표시 장치는 복수의 화소와 신호선이 형성되어 있는 표시판, 그리고 상기 표시판 위에형성되어 있는 구동부를 포함하고, 상기구동부는 트랜지스터를 포함하고, 상기 트랜지스터는 게이트 및 상기 게이트와 중첩하는 소스 및 드레인을 포함하고, 상기소스의 면적은 상기 드레인의 면적의 2배 이상이다.

상기 트랜지스터는 복수의 단위 트랜지스터를 포함하고, 상기복수의 단위 트랜지스터의 게이트 전극은 서로 연결되어 있고, 상기 복수의 단위 트랜지스터의 소스 전극은 서로 연결되어 있으며, 상기 복수의 단위 트랜지스터의 드레인 전극은 서로 연결되어 있으며, 상기단위 트랜지스터의 소스 전극의 폭은 상기 드레인 전극의 폭보다 넓을 수 있다.

상기 게이트 구동부는 상기 게이트 신호를 출력하는 출력부를 포함하고, 상기트랜지스터는 상기 출력부에 포함되어 있을 수 있다.

표시 장치의 구동부의 두 소자가 각각의 영역에서 형성될 때 패턴의 밀도에 차이가 있는 경우, 본 발명의 실시예와 같이 두 소자의 영역을 교대로 배치하거나, 두 소자 중 하나의 소자에 위치에 따라 밀도가 변하는 패턴을 형성하거나, 두 소자를 하나의 영역에 동시에 형성함으로써 두 소자의 패턴의 밀도 차이에 의한 구동부의 소자의 불량 및 위치에 따른 특성 편차를 줄일 수 있다.

도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록도이고,
도 2는 본 발명의 한 실시예에 따른 게이트 구동부의 블록도이고,
도 3은 본 발명의 한 실시예에 따른 게이트 구동부의 한 스테이지의 회로도의 한 예이고,
도 4는 도 3의 게이트 구동부에서 한 부분(Aex)의 확대도이고,
도 5는 본 발명의 한 실시예에 따른 게이트 구동부의 일부의 배치도이고,
도 6은 도 5에 도시한 게이트 구동부를 VI-VI 선을 따라 자른 단면도이고,
도 7 내지 도 11은 도 5 및 도 6에 도시한 게이트 구동부의 일부를 본 발명의 한 실시예에 따라 제조하는 중간 단계에서의 단면도이고,
도 12는 본 발명의 다른 실시예에 따른 게이트 구동부의 일부의 배치도이고,
도 13는 본 발명의 한 실시예에 따른 게이트 구동부의 일부의 개략도이고,
도 14는 본 발명의 다른 실시예에 따른 게이트 구동부의 일부의 배치도이고,
도 15는 도 14에 도시한 실시예에 따른 게이트 구동부의 일부의 개략도이고,
도 16, 도 17 및 도 18은 각각 본 발명의 다른 실시예에 따른 게이트 구동부의 일부의 배치도이다.

그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

먼저, 도 1을 참고하여 본 발명의 한 실시예에 따른 표시 장치에 대하여 설명한다.

도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록도이다.

도 1을 참고하면, 본 발명의 한 실시예에 따른 표시 장치는 표시판(display panel)(300) 및 이에 연결된 게이트 구동부(400)와 데이터 구동부(500), 그리고 이들을 제어하는 신호 제어부(600)를 포함한다.

표시판(300)은 등가 회로로 볼 때 복수의 신호선(G1-Gn, D1-Dm)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(pixel)(PX)를 포함한다.

신호선(G1-Gn, D1-Dm)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G1-Gn)과 데이터 신호를 전달하는 데이터선(D1-Dm)을 포함한다.

각 화소(PX)는 신호선(G1-Gn, D1-Dm)에 연결된 스위칭 소자(도시하지 않음)를 포함한다.

게이트 구동부(400)는 게이트선(G1-Gn)과 연결되어 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(G1-Gn)에 인가한다. 이러한 게이트 구동부(400)는 실질적으로 시프트 레지스터로서 게이트선(G1-Gn)에 각각 연결되어 있는 복수의 스테이지(stage)를 포함하며, 화소(PX)의 스위칭 소자와 동일한 공정으로 형성되어 표시판(300)의 가장자리 위에 집적될 수 있다.

데이터 구동부(500)는 박막 트랜지스터 표시판(300)의 데이터선(D1-Dm)에 연결되어 있으며, 데이터 신호를 데이터선(D1-Dm)에 인가한다.

신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등을 제어한다.

데이터 구동부 및 신호 제어부(500, 600)는 적어도 하나의 집적 회로 칩의 형태로 박막 트랜지스터 표시판(300) 위에 직접 장착되거나, 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되어 TCP(tape carrier package)의 형태로 박막 트랜지스터 표시판(300)에 부착되거나, 별도의 인쇄 회로 기판(printed circuit board)(도시하지 않음) 위에 장착될 수도 있다. 이와는 달리, 게이트 구동부(400)와 같이 신호선(G1-Gn, D1-Dm) 및 스위칭 소자 따위와 함께 박막 트랜지스터 표시판(300)에 집적될 수도 있다.

그러면 이러한 표시 장치의 동작에 대하여 설명한다.

신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력 영상 신호(Din) 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 입력 제어 신호의 예로는 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등이 있다.

신호 제어부(600)는 입력 영상 신호(Din)와 입력 제어 신호를 기초로 입력 영상 신호(Din)를 박막 트랜지스터 표시판(300)의 동작 조건에 맞게 적절히 처리하고 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(400)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(DAT)를 데이터 구동부(500)로 내보낸다.

게이트 제어 신호(CONT1)는 주사 시작을 지시하는 주사 시작 신호(STV)와 게이트 온 전압(Von)의 출력 주기를 제어하는 적어도 하나의 클록 신호를 포함한다. 게이트 제어 신호(CONT1)는 또한 게이트 온 전압(Von)의 지속 시간을 한정하는 출력 인에이블 신호(OE)를 더 포함할 수 있다.

데이터 제어 신호(CONT2)는 한 행의 화소(PX)에 대한 영상 데이터의 전송 시작을 알리는 수평 동기 시작 신호(STH)와 데이터선(D1-Dm)에 데이터 신호를 인가하라는 로드 신호(LOAD) 및 데이터 클록 신호(HCLK)를 포함한다. 데이터 제어 신호(CONT2)는 또한 공통 전압(Vcom)에 대한 데이터 신호의 전압 극성(이하 "공통 전압에 대한 데이터 신호의 전압 극성"을 줄여 "데이터 신호의 극성"이라 함)을 반전시키는 반전 신호(RVS)를 더 포함할 수 있다.

신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라, 데이터 구동부(500)는 한 행의 화소(PX)에 대한 디지털 영상 신호(DAT)를 수신하고, 각 디지털 영상 신호(DAT)에 대응하는 계조 전압을 선택함으로써 디지털 영상 신호(DAT)를 아날로그 데이터 신호로 변환한 다음, 이를 해당 데이터선(D1-Dm)에 인가한다.

게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(Von)을 게이트선(G1-Gn)에 인가하여 이 게이트선(G1-Gn)에 연결된 스위칭 소자를 턴온시킨다. 그러면, 데이터선(D1-Dm)에 인가된 데이터 신호가 턴온된 스위칭 소자를 통하여 해당 화소(PX)에 인가된다.

1 수평 주기["1H"라고도 쓰며, 수평 동기 신호(Hsync) 및 데이터 인에이블 신호(DE)의 한 주기와 동일함]를 단위로 하여 이러한 과정을 되풀이함으로써, 모든 게이트선(G1-Gn)에 대하여 차례로 게이트 온 전압(Von)을 인가하여 모든 화소(PX)에 데이터 신호를 인가하여 한 프레임(frame)의 영상을 표시한다.

한 프레임이 끝나면 다음 프레임이 시작되고 각 화소(PX)에 인가되는 데이터 신호의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호(RVS)의 상태가 제어된다("프레임 반전"). 이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이터선을 통하여 흐르는 데이터 신호의 극성이 바뀌거나(보기: 행 반전, 점 반전), 한 화소행에 인가되는 데이터 신호의 극성도 서로 다를 수 있다(보기: 열 반전, 점 반전).

그러면, 본 발명의 한 실시예에 따른 구동부에 대해 도 2 내지 도 4를 참고하여 상세하게 설명한다. 본 실시예에서는 게이트 구동부(400)를 예를 들어 설명하나, 이에 한정되지 않는다.

도 2는 본 발명의 한 실시예에 따른 게이트 구동부의 블록도이고, 도 3은 본 발명의 한 실시예에 따른 게이트 구동부의 한 스테이지의 회로도의 한 예이고, 도 4는 도 3의 게이트 구동부의 한 부분(Aex)의 확대도이다.

도 2 및 도 3을 참고하면, 본 발명의 한 실시예에 따른 게이트 구동부(400)에는 공통 전압(Vss), 제1 및 제2 클록 신호(CLK, CLKB), 주사 시작 신호(STV) 및 리셋 신호(RESET)가 입력되며, 리셋 신호(RESET)는 생략될 수도 있다. 제1 및 제2 클록 신호(CLK, CLKB)는 서로 180°의 위상차를 가질 수 있으며, 스위칭 소자를 턴 온/오프시킬 수 있도록 하이 레벨은 게이트 온 전압(Von)이고, 로우 레벨은 게이트 오프 전압(Voff)일 수 있다.

게이트 구동부(400)는 복수의 스테이지(ST1, ST2, …, STn)를 포함하며, 각 스테이지(ST1, ST2, …, STn)는 세트 단자(ST), 공통 전압 단자(GT), 두 개의 클록 단자(CK, CKB), 리셋 단자(R), 프레임 리셋 단자(FR), 그리고 게이트 출력 단자(OUT1) 및 캐리 출력 단자(OUT2)를 가진다. 그러나 도 2에 도시한 바와 같이, 마지막 스테이지(STn)는 프레임 리셋 단자를 포함하지 않을 수 있다.

각 스테이지(ST1, ST2, …, STn)의 클록 단자(CK, CKB)에는 제1 및 제2 클록 신호(CLK, CLKB)가 입력되며, 공통 전압 단자(GT)에는 공통 전압(Vss)이 입력된다. 각 스테이지(ST1, ST2, …, STn)의 게이트 출력 단자(OUT1)는 게이트 출력(Gout1, Gout2, …, Goutn)을 내보내고, 마지막 스테이지(STn)를 제외한 스테이지(ST1, ST2, …, ST(n-1))의 캐리 출력 단자(OUT2)는 캐리 출력(Cout1, Cout2, …, Cout(n-1))을 내보낸다.

한편 첫 번째 스테이지(ST1)의 세트 단자(ST)에는 주사 시작 신호(STV)가, 나머지 스테이지(ST2, ST3, …, STn)의 세트 단자(ST)에는 전단 스테이지(ST1, ST2, …, ST(n-1))의 캐리 출력, 즉 전단 캐리 출력(Cout1, Cout2, …, Cout(n-1))이 입력된다. 마지막 스테이지(STn)를 제외한 스테이지(ST1, ST2, …, ST(n-1))의 리셋 단자(R)에는 후단 스테이지(ST2, ST3, , STn)의 게이트 출력, 즉 후단 게이트 출력(Gout2, Gout3, .., Goutn)이 입력된다.

도 3을 참고하면, 본 발명의 한 실시예에 따른 게이트 구동부(400)의 각 스테이지, 예를 들어 첫 번째 스테이지(ST1)는 입력부(420), 풀업 구동부(430), 풀다운 구동부(440) 및 출력부(460)를 포함한다. 이들은 적어도 하나의 박막 트랜지스터(T1-T14)를 포함하며, 풀업 구동부(430)와 출력부(460)는 축전기(C1-C3)를 더 포함한다. 그리고 박막 트랜지스터(T1-T14)는 NMOS 트랜지스터 또는 PMOS 트랜지스터일 수 있다. 또한, 축전기(C1-C3)는 실제로, 공정 시에 형성되는 게이트와 드레인/소스간 기생 용량(parasitic capacitance)일 수 있다.

입력부(420)는 세트 단자(ST)와 공통 전압 단자(GT)에 차례로 직렬로 연결되어 있는 세 개의 트랜지스터(T11, T10, T5)를 포함한다. 트랜지스터(T11, T5)의 게이트는 클록 단자(CKB)에 연결되어 있으며 트랜지스터(T10)의 게이트는 클록 단자(CK)에 연결되어 있다. 트랜지스터(T11)와 트랜지스터(T10) 사이의 접점은 접점(J1)에 연결되어 있고, 트랜지스터(T10)와 트랜지스터(T5) 사이의 접점은 접점(J2)에 연결되어 있다.

풀업 구동부(430)는 세트 단자(ST)와 접점(J1) 사이에 연결되어 있는 트랜지스터(T4)와 클록 단자(CK)와 접점(J3) 사이에 연결되어 있는 트랜지스터(T12), 그리고 클록 단자(CK)와 접점(J4) 사이에 연결되어 있는 트랜지스터(T7)를 포함한다. 트랜지스터(T4)의 게이트와 드레인은 세트 단자(ST)에 공통으로 연결되어 있으며 소스는 접점(J1)에 연결되어 있고, 트랜지스터(T12)의 게이트와 드레인은 클록 단자(CK)에 공통으로 연결되어 있고 소스는 접점(J3)에 연결되어 있다. 트랜지스터(T7)의 게이트는 접점(J3)에 연결됨과 동시에 축전기(C3)를 통하여 클록 단자(CK)에 연결되어 있고, 드레인은 클록 단자(CK)에, 소스는 접점(J4)에 연결되어 있으며, 접점(J3)과 접점(J4) 사이에 축전기(C2)가 연결되어 있다.

풀다운 구동부(440)는 소스를 통하여 공통 전압(Vss)을 입력 받아 드레인을 통하여 접점(J1, J2, J3, J4)으로 출력하는 복수의 트랜지스터(T6, T9, T13, T8, T3, T2)를 포함한다. 트랜지스터(T6)의 게이트는 프레임 리셋 단자(FR)에, 드레인은 접점(J1)에 연결되어 있고, 트랜지스터(T9)의 게이트는 리셋 단자(R)에, 드레인은 접점(J1)에 연결되어 있으며, 트랜지스터(T13, T8)의 게이트는 접점(J2)에 공통으로 연결되어 있고, 드레인은 각각 접점(J3, J4)에 연결되어 있다. 트랜지스터(T3)의 게이트는 접점(J4)에, 트랜지스터(T2)의 게이트는 리셋 단자(R)에 연결되어 있으며, 두 트랜지스터(T3, T2)의 드레인은 접점(J2)에 연결되어 있다.

출력부(460)는 드레인과 소스가 각각 클록 단자(CK)와 출력 단자(OUT1, OUT2) 사이에 연결되어 있고 게이트가 접점(J1)에 연결되어 있는 한 쌍의 트랜지스터(T1, T14)와 트랜지스터(T1)의 게이트와 소스 사이, 즉 접점(J1)과 접점(J2) 사이에 연결되어 있는 축전기(C1)를 포함한다. 트랜지스터(T1)의 소스는 또한 접점(J2)에 연결되어 있다.

도 4를 참고하면, 이러한 게이트 구동부(400)의 일부 소자, 예를 들어 출력부(460)의 트랜지스터(T1)와 축전기(C1)를 살펴보면, 축전기(C1)의 두 단자는 각각 트랜지스터(T1)의 게이트(G)와 소스(S)와 연결되어 있다. 이와 같은 소자들을 표시판(300) 위에 패터닝하여 형성할 경우 트랜지스터(T1)는 축전기(C1)에 비해 상대적으로 높은 밀도의 패턴, 즉 패터닝으로 제거되는 부분의 면적의 비율이 상대적으로 높은 패턴을 가지게 되며, 이들은 서로 인접하고 있다. 이하, 패턴의 밀도라 함은 해당 소자의 전체 면적에 대해 패터닝되어 제거되는 부분의 면적비 또는 현상되는 부분의 면적비를 말한다.

이와 같이 표시판(300)에 집적되는 구동부에서 서로 인접하고 있는 소자 중, 패턴의 밀도가 높은 소자(예를 들어, 트랜지스터(T1))와 패턴의 밀도가 낮은 소자(예를 들어, 축전기(C1))의 배치 구조에 대해 앞에서 설명한 도 1 내지 도 4와 함께 도 5, 도 6 및 도 13을 참고하여 설명한다.

본 실시예에서는 구동부 중에서도 게이트 구동부(400)의 출력부(460)에 포함된 트랜지스터(T1)와 축전기(C1)를 예를 들어 설명하나, 이에 한정되지 않는다.

도 5는 본 발명의 한 실시예에 따른 게이트 구동부의 일부의 배치도이고, 도 6은 도 5에 도시한 게이트 구동부를 VI-VI 선을 따라 자른 단면도이고, 도 13은 각각 본 발명의 한 실시예에 따른 게이트 구동부의 일부의 개략도이다.

먼저 도 5 및 도 6을 참고하면, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 게이트 전극(gate electrode)(124a)이 형성되어 있다. 게이트 전극(124a)은 게이트 신호를 전달하며 다각형 모양을 가지고 있을 수 있다.

게이트 전극(124a) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.

게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소(polysilicon) 등으로 만들어진 반도체층(도시하지 않음)이 형성되어 있다. 반도체층은 세로로 길게 뻗은 복수의 세로부(도시하지 않음)와 각 세로부에서 좌측 또는 우측으로 돌출한 복수의 돌출부(154a)를 포함한다.

반도체층 위에는 서로분리되어 있는 한 쌍의 저항성 접촉 부재층(ohmic contact layer)(도시하지 않음)이 형성되어 있다. 하나의 저항성 접촉 부재층은 반도체층의 세로부와 실질적으로 동일한 모양을 가지는 복수의 세로부(도시하지 않음) 및 각 세로부에서 좌측 또는 우측으로 돌출한 복수의 저항성 접촉 부재(163a)를 포함한다. 나머지 저항성 접촉 부재층은 저항성 접촉 부재(163a)와 각각 마주하는 복수의 저항성 접촉 부재(165a)를 포함한다. 복수의 저항성 접촉 부재(163a)는 서로 연결되어 있거나 세로부를 통해 서로 연결되어 있고, 복수의 저항성 접촉 부재(165a)도 서로 연결되어 있다.

저항성 접촉 부재층은 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다.

저항성 접촉 부재층 위에는 데이터 도전체층(data conductor layer)이 형성되어 있다. 데이터 도전체층은 복수의 소스 전극(source electrode)(173a), 복수의 소스 확장부(source expansion)(172a) 및 복수의 드레인 전극(drain electrode)(175a)을 포함한다.

소스 확장부(172a)는 세로로 길게 뻗으며 각각 반도체층 및 저항성 접촉 부재층의 세로부 위에 위치한다. 소스 확장부(172a)는 반도체층 및 저항성 접촉 부재층의 세로부와 실질적으로 동일한 모양을 가진다.

소스 전극(173a)은 소스 확장부(172a)와 연결되어 있으며 소스 확장부(172a)의 좌측 또는 우측으로 뻗어 나와 있다. 서로 바로 이웃하는 소스 전극(173a)은 서로 바로 연결되어 있을 수 있다. 소스 전극(173a)은 저항성 접촉 부재(163a)와 실질적으로 동일한 모양을 가진다.

드레인 전극(175a)은 소스 전극(173a) 및 소스 확장부(172a)와 분리되어 있다. 각 드레인 전극(175a)은 게이트 전극(124a) 위에서 각 소스 전극(173a)과 마주하며, 모든 드레인 전극(175a)은 연결부(177a)를 통해서 서로 연결되어 있다. 드레인 전극(175a) 및 연결부(177a)는 복수의 저항성 접촉 부재(165a)와 실질적으로 동일한 모양을 가진다.

저항성 접촉 부재(163a, 165a)는 그 아래의 반도체층의 돌출부(154a)와 그 위의 데이터 도전체층 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다.

게이트 전극(124a), 소스 전극(173a) 및 드레인 전극(175a)은 반도체층의 돌출부(154a)와 함께 박막 트랜지스터(thin film transistor, TFT)인 단위 트랜지스터(TFTua)를 이루며, 단위 트랜지스터의 채널(channel)은 소스 전극(173a)과 드레인 전극(175a) 사이의 반도체층의 돌출부(154a)에 형성된다. 모든 단위 트랜지스터(TFTua)는 서로 연결되어 함께 하나의 기능을 하는 하나의 트랜지스터(T1)을 이룬다. 게이트 전극(124a)은 트랜지스터(T1)의 게이트(G)를 이루고, 복수의 소스 전극(173a)은 트랜지스터(T1)의 소스(S)를 이루며, 복수의 드레인 전극(175a)은 트랜지스터(T1)의 드레인(D)을 이룬다.

또한 게이트 전극(124a)과 이와 게이트 절연막(140)을 사이에 두고 중첩하는 데이터 도전체층의 복수의 소스 확장부(172a)는 함께 하나의 축전기(C1)를 이룬다. 축전기(C1)는 트랜지스터(T1)의 게이트(G)와 소스(S)의 전압차를 유지하는 역할을 할 수 있으며, 출력 신호의 잡음을 개선하는 역할을 한다.

반도체층의 돌출부(154a)는 소스 전극(173a)과 드레인 전극(175a) 사이에 데이터 도전체층과 저항성 접촉 부재층에 의해 가리지 않고 노출된 부분을 가지고 있다. 반도체층은 소스 전극(173a)과 드레인 전극(175a) 사이의 채널 부분을 제외하면 데이터 도전체층 및 그 하부의 저항성 접촉 부재층과 거의 동일한 평면 형태를 가진다. 또한 저항성 접촉 부재층은 데이터 도전체층과 실질적으로 동일한 평면 형태 및 동일한 외곽 모양을 가지고 있다.

도 5 및 도 13을 참고하면, 복수의 단위 트랜지스터(TFTua)는 복수의 트랜지스터 열(transistor column)을 이루며 배치되어 있다. 각 트랜지스터 열이 위치하는 영역을 트랜지스터 영역(TA)이라 한다. 트랜지스터 영역(TA) 사이에는 축전기(C1)를 이루는 축전기 영역(CA)이 배치되어 있다.

이와 같이 하나의 트랜지스터(T1)를 이루는 영역을 적어도 두 개의 트랜지스터 영역(TA)으로 나누고 하나의 축전기(C1)를 이루는 영역을 적어도 하나의 축전기 영역(CA)으로 만들어 두 영역(TA, CA)을 행 방향 또는 열 방향으로 교대로 배치함으로써 패턴의 밀도, 즉 전체 면적에 대해 패터닝되어 제거되는 부분의 면적비가 상대적으로 높은 트랜지스터(T1)의 영역과 패턴의 밀도가 상대적으로 낮은 축전기(C1)의 영역을 교대로 섞을 수 있다.

도 13에 도시한 실시예와 다르게 하나의 트랜지스터(T1)를 이루는 영역을 적어도 하나의 트랜지스터 영역(TA)으로 만들고 하나의 축전기(C1)를 이루는 영역을 적어도 두 개의 축전기 영역(CA)으로 나누어 두 영역(TA, CA)을 교대로 배치할 수도 있다. 이 경우 트랜지스터 영역(TA)은 축전기 영역(CA) 사이에만 위치하게 된다.

트랜지스터 영역(TA)의 개수와 축전기영역(CA)의 개수는 도 13에 도시한 실시예에 한정되지 않으며 설계 조건에 따라 다양하게 설정될수 있다.

이러한 트랜지스터(T1) 및 축전기(C1)의 본 발명의 한 실시예에 따른 제조 방법에 대해 도 5 및 도 6과 함께 도 7 내지 도 11을 참고하여 설명한다.

도 7을 참고하면, 절연 기판(110) 위에 게이트 전극(124a)을 형성하고, 그 위에 게이트 절연막(140)을 적층한다. 다음, 게이트 절연막(140) 위에 비정질 또는 결정질 규소 등의 진성 반도체 물질, 불순물이 도핑된 반도체 물질 및 데이터용 도전 물질을 차례대로 적층하여 진성 반도체층(150), 불순물이 도핑된 반도체층(160) 및 데이터 도전층(data conductive layer)(170)을 적층한다. 다음, 데이터 도전층(170) 위에 감광막(50)을 도포한다.

다음 도 8에 도시한 바와 같이, 광 마스크(도시하지 않음)를 통하여 감광막(50)을 노광 및 현상하여 두꺼운 부분(52)과 얇은 부분(54)을 포함하는 감광막 패턴을 형성한다. 이 때 감광막 패턴의 밀도, 즉 전체 면적에 대해 패터닝되어 제거되는 부분의 면적비 또는 현상되는 면적비가 높은 곳에서의 현상액의 농도는 감광막 패턴의 밀도가 상대적으로 낮은 곳에서의 현상액 농도에 비해 옅을 수 있다.

다음 도 9에 도시한 바와 같이, 감광막 패턴을 식각 마스크로 이용하여 데이터 도전층(170), 불순물이 도핑된 반도체층(160) 및 진성 반도체층(150)을 습식 및 건식 식각하여 동일한 평면 형태의 데이터 도전체(174), 저항성 접촉층(164), 그리고 돌출부(154a)를 포함하는 반도체층을 형성한다.

다음 도 10을 참고하면, 감광막 패턴의 얇은 부분(54)을 제거한다. 이때, 두꺼운 부분(52)도 얇은 부분(54)의 두께만큼 제거되기 때문에 얇아진다.

다음 도 11에 도시한 바와 같이 남은 감광막 패턴(52)을 이용하여 데이터 도전체(174) 및 저항성 접촉층(164)을 식각하여 소스 전극(173a), 소스 확장부(172a) 및 드레인 전극(175a)을 포함하는 데이터 도전체층, 그리고 저항성 접촉 부재(163a, 165a)를 포함하는 저항성 접촉 부재층을 형성한다. 그리고 마지막으로 도 6에 도시한 바와 같이 남아 있는 감광막 패턴(52)을 제거한다.

앞에서 설명한 도 5 및 도 6에 도시한 바와 같이 패턴의 밀도, 즉 패터닝되어 제거되는 부분의 면적비가 높은 트랜지스터(T1)의 영역(TA)과 패턴의 밀도가 낮은 축전기(C1)의 영역(CA)을 교대로 배치하면, 감광막(50)을 현상할 때 감광막(50)의 패턴의 밀도 차이에 따른현상액의 농도 차이를 완화시킬 수 있다. 따라서 트랜지스터 영역(TA)에 따라 감광막 패턴의 얇은 부분(54)의 면적이나 두께에 편차가 생기는 것을 막을 수 있고, 감광막 패턴의 얇은 부분(54)이 과현상되어 너무 얇아지거나 없어지는 것도 막을 수 있다. 이로써 트랜지스터(T1)가 형성된 트랜지스터 영역(TA)의 위치 따른 트랜지스터(T1)의 특성 편차를 줄일 수 있고, 트랜지스터(T1)의 일부 영역의 불량도 방지할 수 있다.

다음, 도 12를 참고하여 본 발명의 다른 실시예에 따른 게이트 구동부의 트랜지스터(T1) 및 축전기(C1)의 배치 구조에 대해 설명한다. 앞에서 설명한 실시예와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 동일한 설명은 생략한다.

도 12는 본 발명의 다른 실시예에 따른 게이트 구동부의 일부의 배치도이다.

도 12에 도시한 실시예는 반도체층을 제외하고는 앞에서 설명한 도 5 및 도 6의 실시예와 거의 동일한 구조를 가진다.

절연 기판(110) 위에 게이트 전극(124b), 게이트 절연막(140), 복수의 섬형 반도체(154b), 한 쌍의 저항성 접촉 부재층(도시하지 않음), 서로 연결된 소스 전극(173b)과 소스 확장부(172b) 및 드레인 전극(175b)을 포함하는 데이터 도전체층(도시하지 않음)이 차례대로 형성되어 있다.

앞에서 설명한 도 5 및 도 6의 실시예와 달리, 각각의 서로 마주하는 소스 전극(173b) 및 드레인 전극(175b)과 중첩하는 섬형 반도체(154b)가 형성되어 있다.

게이트 전극(124b), 소스 전극(173b) 및 드레인 전극(175b)은 반도체(154b)와 함께 단위 트랜지스터(TFTub)를 이룬다. 하나의 반도체(154b)는 도 12에 도시한 바와 같이 두 개의 소스 전극(173b)의 일부 및 두 개의 드레인 전극(175b)과 중첩할 수 있다.

모든 단위 트랜지스터(TFTub)는 서로 연결되어 함께 하나의 기능을 하는 하나의 트랜지스터(T1)을 이룬다. 또한 게이트 전극(124b)과 이와 게이트 절연막(140)을 사이에 두고 중첩하는 복수의 소스 확장부(172b)는 함께 하나의 축전기(C1)를 이룬다.

본 실시예에 따른 게이트 구동부(400)의 제조 방법에서는 섬형 반도체(154b)와 데이터 도전체층 및 저항성 접촉 부재층은 하나의 광 마스크를 사용하지 않고 별도의 마스크를 사용하여 형성한다. 이외에 도 5 내지 도 11, 그리고 도 13에 도시한 실시예의 여러 특징 및 효과가 도 12에 도시한 실시예에도 적용될 수 있다.

다음, 도 14 및 도 15를 참고하여 본 발명이 다른 실시예에 따른 게이트 구동부의 구조에 대해 설명한다. 앞에서 설명한 실시예와 동일한 구성요소에 대해서는 동일한 도면 부호를 부여하고, 동일한 설명은 생략한다.도 14는 본 발명의 다른 실시예에 따른게이트 구동부의 일부의 배치도이고, 도 15는 도 14에 도시한 실시예에 따른 게이트 구동부의 일부의 개략도이다.

도 14에 도시한 실시예는 도 5에 도시한 실시예와 대부분 동일하나, 트랜지스터 영역(TA)과 축전기 영역(CA)이 열 방향으로 교대로 배치되어 있는 예를 보여준다.

도 14 및 도 15를 참고하면, 게이트 구동부(400)의 트랜지스터(T1)를 이루는 단위 트랜지스터(TFTua)는 복수의 트랜지스터 행(transistor row)을 이룬다. 각 트랜지스터 행이 위치하는 영역인 트랜지스터 영역(TA)은 행 방향으로 길게 뻗으며, 이웃하는 트랜지스터 영역(TA) 사이에는 축전기(C1)를 이루는 축전기 영역(CA)이 배치되어 있다. 축전기 영역(CA)도 행 방향으로 길게 뻗는다.

즉, 도 13에 도시한 실시예와 다르게 본 실시예에서는 하나의 트랜지스터(T1)를 이루는 적어도 두 개의 트랜지스터 영역(TA)과 하나의 축전기(C1)를 이루는 적어도 하나의 축전기 영역(CA)을 열 방향으로 교대로 배치할 수 있다. 이와 다르게 하나의 트랜지스터(T1)의 영역을 적어도 하나의 트랜지스터 영역(TA)으로 만들고 하나의 축전기(C1)를 이루는 영역을 적어도 두 개의 축전기 영역(CA)으로 나누어 두 영역(TA, CA)을 교대로 배치할 수도 있다.

트랜지스터 영역(TA)의 개수와 축전기영역(CA)의 개수는 도 14 및 도 15에 도시한 실시예에 한정되지 않으며 설계 조건에 따라 다양하게 설정될 수 있다.

본 발명의 다른 실시예에 따르면, 도 13에 도시한 구조와 도 15에 도시한 구조를 혼합하여 트랜지스터(T1)와 축전기(C1)를 구성할 수도 있다. 즉, 복수의 트랜지스터 영역(TA)과 복수의 축전기 영역(CA)을 행 방향으로 교대로 배치하는 부분과 열 방향으로 교대로 배치하는 부분을 함께 형성할 수 있다.

다음, 도 16 및 도 17을 각각 참고하여 본 발명의 다른 실시예에 따른 게이트 구동부의 구조에 대해 설명한다.

도 16 및 도 17은 각각 본 발명의 다른 실시예에 따른 게이트 구동부의 일부의 배치도이다. 도 16 및 도 17에 도시한 실시예는 앞에서 설명한 도 5 및 도 6의 실시예와 거의 동일한 층상 구조를 가진다.

절연 기판(110) 위에 게이트 전극(124c) 및 게이트 절연막(140)이 차례대로 형성되어 있다.

게이트 절연막(140) 위에는 반도체층(도시하지 않음)이 형성되어 있다. 반도체층은 하나의 확장부(도시하지 않음)와 확장부의 한쪽 면에서 돌출한 복수의 돌출부(154c)를 포함한다. 돌출부(154c)는 복수의 열 또는 행을 이루어 배치될 수 있다. 반도체층의 확장부는 복수의 개구부(도시하지 않음)를 포함할 수 있다.

반도체층 위에는 서로 분리되어 있는 한 쌍의 저항성 접촉 부재층(도시하지 않음)이 형성되어 있다. 하나의 저항성 접촉 부재층은 반도체층의 확장부와 실질적으로 동일한 모양을 가지는 하나의 확장부(도시하지 않음) 및 확장부의 한쪽 면에서 돌출한 복수의 저항성 접촉 부재(도시하지 않음)를 포함한다. 나머지 저항성 접촉 부재층은 서로 연결된 복수의 저항성 접촉 부재(도시하지 않음)를 포함한다. 저항성 접촉 부재층의 확장부는 복수의 개구부(도시하지 않음)를 포함할 수 있다.

저항성 접촉 부재층 위에는 데이터 도전체층이 형성되어 있다. 데이터 도전체층은 복수의 소스 전극(173c), 소스 확장부(172c) 및 복수의 드레인 전극(175c)을 포함한다.

소스 전극(173c)은 소스 확장부(172a)와 연결되어 있으며 소스 확장부(172c)의 한쪽 면에서 뻗어 나와 있다. 복수의 소스 전극(173c)은 복수의 행을 이루며 배치되어 있을 수 있으며, 한 행에서 이웃하는 소스 전극(173c)은 서로 연결되어 있다.

드레인 전극(175c)은 소스 전극(173c) 및 소스 확장부(172c)와 분리되어 있다. 각 드레인 전극(175c)은 게이트 전극(124c) 위에서 각 소스 전극(173c)과 마주하며, 모든 드레인 전극(175c)은 연결부(177c)를 통해서 서로연결되어 있다.

소스 확장부(172c)는 반도체층 및 저항성 접촉 부재층의 확장부 위에 위치하며 반도체층 및 저항성 접촉 부재층의 확장부와 실질적으로 동일한 모양을 가진다. 소스 확장부(172c)의 외곽은 대략 사각형 등의 다각형의 모양을 가질 수 있다.

게이트 전극(124c), 소스 전극(173c) 및 드레인 전극(175c)은 반도체층의 돌출부(154c)와 함께 단위 트랜지스터(TFTuc)를 이루며, 모든 단위 트랜지스터(TFTuc)는 서로 연결되어 함께 하나의 기능을 하는 하나의 트랜지스터(T1)을 이룬다. 또한 게이트 전극(124c)과 이와 게이트 절연막(140)을 사이에 두고 중첩하는 소스 확장부(172c)는 함께 하나의 축전기(C1)를 이룬다. 도 16의 실시예에서 트랜지스터(T1)의 영역은 하나이고 축전기(C1)의 영역도 하나이며, 서로 이웃하고 있다.

반도체층은 소스 전극(173c)과 드레인 전극(175c) 사이의 채널부분을 제외하면 데이터 도전체층 및 그 하부의 저항성 접촉 부재층과 거의 동일한 평면 형태를 가진다. 또한 저항성 접촉 부재층은 데이터 도전체층과 실질적으로 동일한 평면 형태 및 동일한 외곽 모양을 가지고 있다.

특히, 본 발명의 실시예에서는 소스 확장부(172c)는 복수의 개구부(70)를 포함하며, 개구부(70)의 분포 밀도는 위치에 다를 수 있다. 즉, 복수의 개구부(70)의 분포 밀도는 트랜지스터(T1)의 영역에 가까울수록 높을 수 있으며 트랜지스터(T1)로부터 멀어질수록 점점 밀도가 낮아질 수 있다.

각 개구부(70)의 모양은 직사각형 등의 다각형, 타원, 원 등의 다양한 모양을 가질 수 있다. 또한 각 개구부(70)의 크기도 설계 조건에 따라 다양하게 할 수 있다. 한편, 반도체층 및 저항성 접촉 부재층의 확장부가 포함하는 개구부는 소스 확장부(172c)의 개구부(70)와 동일한 위치에 동일한 모양으로 형성될 수 있다.

본 실시예에서 개구부(70)를 포함하는 축전기(C1)의 영역의 패턴의 위치에 따른 평균 밀도는 트랜지스터(T1)의 영역의 패턴의 밀도에 비해 낮을 수 있다.

이와 같이 트랜지스터(T1)의 영역과 축전기(C1)의 영역이 서로 인접하고 있을 때, 상대적으로 패턴의 밀도, 즉 전체 면적에 대해 패터닝되어 제거되는 부분의 면적비가 작은 축전기(C1)를 이루는 데이터 도전체층에 트랜지스터(T1)에 가까울수록 그 밀도가 높아지는 개구부와 같은 패턴을 형성함으로써, 축전기(C1)의 영역과 트랜지스터(T1)이 영역의 경계 부분에서 급격한 패턴의 밀도 차이를 줄일 수 있다. 따라서 앞에서 설명한 도 7 내지 도 11의 실시예에 따른 게이트 구동부의 제조 방법에서 현상액의 농도의 급격한 변화를 막을 수 있고 트랜지스터(T1)의 불량 및 특성 편차 등을 줄일 수 있다.

한편, 도 17에 도시한 실시예에서는 축전기(C1)가 형성된 영역의 주변에 트랜지스터(T1) 외에 다른 트랜지스터(T2, T3)가 더 형성되어 있다. 이러한 트랜지스터(T2, T3)는 앞에서 설명한 도 3의 실시예에서 풀다운 구동부(440)가 포함하는 트랜지스터(T2, T3)일 수 있다.

본 실시예에서 소스 확장부(172c)의 개구부(70)의 밀도는 트랜지스터(T1)의 영역 및 위로 이웃하는 트랜지스터(T2)의 영역에 가까울수록 높다. 따라서 축전기(C1) 영역과 위로 인접하는 다른 트랜지스터(T2)와의 경계 부분에서 패턴 밀도, 즉 전체 면적에 대해 패터닝되어 제거되는 부분의 면적비의 급격한 변화를 막을 수 있다. 본 실시예에도 앞에서 설명한 도 16의 실시예의 여러 특징 및 효과가 적용될 수 있다.

마지막으로, 도 18을 참고하여 본 발명의 다른 실시예에 따른 게이트 구동부의 구조에 대해 설명한다.

도 18은 본 발명의 다른 실시예에 따른 게이트 구동부의 일부의 배치도이다. 도 18의 실시예도 앞에서 설명한 도 5 및 도 6의 실시예와 거의 동일한 층상 구조를 가진다.

절연 기판(110) 위에 게이트 전극(124d) 및 게이트 절연막(140)이 차례대로 형성되어 있고, 게이트 절연막(140) 위에는 게이트 전극(124d)과 중첩하는 반도체(154d)가 형성되어 있다. 반도체(154d) 위에는 서로 분리되어 있는 한 쌍의 저항성 접촉 부재층(도시하지 않음)이 형성되어 있고, 그 위에는 데이터 도전체층이 형성되어 있다.

데이터 도전체층은 복수의 소스 전극(173d) 및 복수의 드레인 전극(175d)을 포함한다.

소스 전극(173d)은 복수의 행을 이루며, 각 행에서 이웃하는 소스 전극(173d)은 서로 연결되어 있다. 또한 소스 전극(173d)의 복수의 행은 연결부(172d)를 통해 모두 전기적으로 연결되어 있다.

드레인 전극(175d)은 소스 전극(173d)으로둘러싸여 있으며 소스 전극(173d)과 분리되어 있다. 각 드레인 전극(175d)은 게이트 전극(124d) 위에서 각 소스 전극(173d)과 마주하며, 모든 드레인 전극(175d)은 연결부(177d)를 통해서로 연결되어 있다.

게이트 전극(124d), 소스 전극(173d) 및 드레인 전극(175d)은 반도체(154d)와 함께 단위 트랜지스터(TFTud)를 이루며, 모든 단위 트랜지스터(TFTud)는 서로 연결되어 함께 하나의 기능을 하는 하나의 트랜지스터(T1)을 이룬다. 또한 게이트 전극(124d)과 이와 게이트 절연막(140)을 사이에 두고 중첩하는 소스 전극(173d)은 함께 축전기(C1)를 이룬다.

즉, 본 실시예에서는 트랜지스터(T1)의 영역과 축전기(C1)의 영역이 서로 분리되어 있지 않고 하나의 영역에 같이 형성되어 있다. 이를 위해 소스 전극(173d)의 폭(W) 또는면적은 앞에서 설명한 실시예에서의 소스 전극(173a, 173b, 173c)의 폭 또는 면적보다 훨씬 넓다. 예를 들어, 모든 소스 전극(173d)의 면적은 모든 드레인 전극(175d)의 면적의 2배 이상, 더욱 구체적으로는 3배 이상일 수 있다.

이와 같이 트랜지스터(T1)의 영역과 축전기(C1)의 영역을 서로 분리하지 않고 하나의 영역에 형성함으로써 앞에서 설명한 게이트 구동부의 제조 방법 상, 두 소자의 패턴의 밀도 차이로 인한 게이트 구동부의 불량 및 형성 위치에 따른 편차를 없앨 수 있다.

도 16 내지 도 18의 실시예에서 반도체 또는 반도체층이 채널 부분을 제외하고 데이터 도전체층 및 그 하부의 저항성 접촉 부재층과 거의 동일한 평면 형태를 가지는 예로 설명하였으나, 이에 한정되지 않고 반도체 또는 반도체층이 데이터 도전체층과 별도의 광 마스크를 이용하여 형성될 수도 있다.

본 발명의 실시예의 여러가지 특징은 여러 가지 다른 구조의 표시 장치 및 여러 구동부에도 적용될 수 있다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

50: 감광막 52, 54: 감광막 패턴
70: 개구부 110: 절연 기판
124a, 124b, 124c, 124d: 게이트 전극
140: 게이트 절연막 150: 진성 반도체층
154a, 154b, 154c, 154d: 반도체, 반도체층의 돌출부
160: 불순물이 도핑된 반도체층
163a, 165a: 저항성 접촉부재
164: 저항성 접촉층 170: 데이터 도전층
172a, 172b, 172c: 소스 확장부
172d, 177a, 177b, 177c, 177d: 연결부
173a, 173b, 173c, 173d: 소스 전극
174: 데이터 도전체
175a, 175b, 175c, 175d: 드레인 전극
300: 표시판 400: 게이트 구동부
500: 데이터 구동부 600: 신호 제어부
CA: 축전기 영역 TA: 트랜지스터 영역
TFTua, TFTub, TFTuc, TFTud: 단위 트랜지스터

Claims

복수의 화소와 신호선이 형성되어 있는 표시판, 그리고
상기 표시판 위에 형성되어 있고, 서로 전기적으로 연결되어 있는 제1 소자 및 제2 소자를 포함하는 구동부
를 포함하고,
상기 제1 소자의 패턴의 평균 밀도는 상기 제2 소자의 패턴의 평균 밀도보다 높고,
상기 제1 소자가 형성된 제1 소자 영역과 상기 제2 소자가 형성된 제2 소자 영역은 서로 인접하며,
상기 제2 소자는 패턴의 밀도가 위치에 따라 다른 영역을 포함하는
표시 장치.
제1항에서,
상기 제2 소자의 패턴의 밀도는 상기 제1 소자 영역과 상기 제2 소자 영역의 경계에 가까워질수록 높아지는 표시 장치.
제2항에서,
상기 제1 소자는 트랜지스터를 포함하고, 상기 제2 소자는 축전기를 포함하는 표시 장치.
제3항에서,
상기 구동부는 게이트 신호를 출력하는 출력부를 포함하는 게이트 구동부를 포함하는 표시 장치.
제4항에서,
상기 제2 소자는 절연 기판 위에 형성되어 있는 제1층 및 상기 제1층 위에 형성되어 있는 제2층을 포함하고,
상기 제2 소자의 패턴은 상기 제2층에 형성되어 있는 복수의 개구부를 포함하며,
상기 제2 소자의 패턴의 밀도는 상기 개구부의 분포 밀도인
표시 장치.
제5항에서,
상기 축전기의 두 단자는 각각 상기 트랜지스터의 게이트 및 소스에 연결되어 있는 표시 장치.
제6항에서,
상기 트랜지스터는 복수의 단위 트랜지스터를 포함하고,
상기 복수의 단위 트랜지스터의 게이트 전극은 서로 연결되어 있고, 상기 복수의 단위 트랜지스터의 소스 전극은 서로 연결되어 있으며, 상기 복수의 단위 트랜지스터의 드레인 전극은 서로 연결되어 있는
표시 장치.
제7항에서,
상기 복수의 단위 트랜지스터의 상기 소스 전극 및 상기 드레인 전극아래에 위치하는 저항성 접촉 부재층및 반도체층을 더 포함하고,
상기 저항성 접촉 부재층과 상기 반도체층은 채널 부분을 제외하고 상기 소스 전극 및 상기 드레인 전극과 동일한 평면 형태를 가지는
표시 장치.
제1항에서,
상기 제1 소자는 트랜지스터를 포함하고, 상기 제2 소자는 축전기를 포함하는 표시 장치.
제9항에서,
상기 제2 소자는 절연 기판 위에 형성되어 있는 제1층 및 상기 제1층 위에 형성되어 있는 제2층을 포함하고,
상기 제2 소자의 패턴은 상기 제2층에 형성되어 있는 복수의 개구부를 포함하며,
상기 제2 소자의 패턴의 밀도는 상기 개구부의 분포 밀도인
표시 장치.
제9항에서,
상기 축전기의 두 단자는 각각 상기 트랜지스터의 게이트 및 소스에 연결되어 있는 표시 장치.
제9항에서,
상기 트랜지스터는 복수의 단위 트랜지스터를 포함하고,
상기 복수의 단위 트랜지스터의 게이트 전극은 서로 연결되어 있고, 상기 복수의 단위 트랜지스터의 소스 전극은 서로 연결되어 있으며, 상기 복수의 단위 트랜지스터의 드레인 전극은 서로 연결되어 있는
표시 장치.
제1항에서,
상기 신호선은 상기 화소에 게이트 신호를 전달하는 게이트선을 포함하고,
상기 구동부는 상기 게이트선에 게이트 신호를 공급하는 게이트 구동부를 포함하는
표시 장치.
복수의 화소와 신호선이 형성되어 있는 표시판, 그리고
상기 표시판 위에 형성되어 있는 구동부
를 포함하고,
상기 구동부는 트랜지스터를 포함하고, 상기 트랜지스터는 게이트 및 상기 게이트와 중첩하는 소스 및 드레인을 포함하고,
상기 소스의 면적은 상기 드레인의 면적의 2배 이상인
표시 장치.
제14항에서,
상기 트랜지스터는 복수의 단위 트랜지스터를 포함하고,
상기 복수의 단위 트랜지스터의 게이트 전극은 서로 연결되어 있고, 상기 복수의 단위 트랜지스터의 소스 전극은 서로 연결되어 있으며, 상기 복수의 단위 트랜지스터의 드레인 전극은 서로 연결되어 있으며,
상기 단위 트랜지스터의 소스 전극의 폭은 상기 드레인 전극의 폭보다 넓은
표시 장치.
제15항에서,
상기 복수의 단위 트랜지스터의 상기 소스 전극 및 상기 드레인 전극아래에 위치하는 저항성 접촉 부재층및 반도체층을 더 포함하고,
상기 저항성 접촉 부재층과 상기 반도체층은 채널 부분을 제외하고 상기 소스 전극 및 상기 드레인 전극과 동일한 평면 형태를 가지는
표시 장치.
제15항에서,
상기 신호선은 상기 화소에 게이트 신호를 전달하는 게이트선을 포함하고,
상기 구동부는 상기 게이트선에 게이트 신호를 공급하는 게이트 구동부를 포함하는
표시 장치.
제17항에서,
상기 게이트 구동부는 상기 게이트 신호를 출력하는 출력부를 포함하고,
상기 트랜지스터는 상기 출력부에 포함되어 있는
표시 장치.
제14항에서,
상기 신호선은 상기 화소에 게이트 신호를 전달하는 게이트선을 포함하고,
상기 구동부는 상기 게이트선에 게이트 신호를 공급하는 게이트 구동부를 포함하는
표시 장치.
제19항에서,
상기 게이트 구동부는 상기 게이트 신호를 출력하는 출력부를 포함하고,
상기 트랜지스터는 상기 출력부에 포함되어 있는
표시 장치.