KR20160079413A

KR20160079413A - 인쇄회로기판 및 그 제조방법

Info

Publication number: KR20160079413A
Application number: KR1020140190732A
Authority: KR
Inventors: 강명삼; 고영관; 김상훈; 봉강욱; 정혜원; 지용완
Original assignee: 삼성전기주식회사
Priority date: 2014-12-26
Filing date: 2014-12-26
Publication date: 2016-07-06
Also published as: US10021785B2; CN105744739A; KR102356809B1; US20160192491A1; CN105744739B

Abstract

인쇄회로기판 및 그 제조방법이 개시된다.

Description

인쇄회로기판 및 그 제조방법 {Printed circuit board and method of manufacturing the same}

인쇄회로기판 및 그 제조방법에 관한 것이다.

전자기기의 고성능화, 소형화에 따라, 부품 실장용 기판의 고밀도화 및 저 비용 트렌드(Low cost Trend) 요구가 지속되고 있다. 이에 따라, 고밀도화를 위해서 회로 미세화, 층간 연결을 위한 비아 사이즈 축소에 있어서 기술적 한계에 다다르고 있는 실정이다.

미국 공개 특허 제 2007/0144769호

일 측면은 미세 패턴과 미세 피치에 대응할 수 있는 인쇄회로기판 및 그 제조방법을 제공하는 것이다.

다른 측면은 비아 사이즈 감소가 가능한 인쇄회로기판 및 그 제조방법을 제공하는 것이다.

또 다른 측면은 하부 비아 랜드를 제거하여 고밀도 구현이 가능한 인쇄회로기판 및 그 제조방법을 제공하는 것이다.

또 다른 측면은 복수의 비아를 동시에 형성할 수 있는 인쇄회로기판의 제조방법을 제공하는 것이다.

일 실시예에 따른 인쇄회로기판은 절연층의 하면에 형성된 하부 회로층과, 상부 회로층과, 상기 하부 회로층과 상기 상부 회로층을 연결하기 위하여 상기 절연층의 하면에서 상기 상부 회로층의 하면으로 연장되어 형성된 비아를 포함한다.

일 실시예에 따른 인쇄회로기판의 제조방법은 제1회로층을 갖는 기판을 준비하는 단계와, 상기 기판 상에 절연층을 형성하는 단계와, 상기 절연층에 비아홀을 형성하는 단계와, 상기 비아홀 내에 위치된 회로 패턴을 제거하여 상기 비아홀 저부 영역의 기판을 노출시키는 단계와, 상기 비아홀 및 절연층 상에 비아를 포함하는 제2회로층을 형성하는 단계를 포함한다.

도 1은 본 발명의 일 실시예에 따른 인쇄회로기판을 예시한 단면도이다.
도 2는 도 1의 제1회로층을 개략적으로 나타낸 평면도이다.
도 3은 도 1의 제2회로층을 개략적으로 나타낸 평면도이다.
도 4는 본 발명의 일 실시예에 따른 인쇄회로기판의 제조방법을 나타낸 순서도이다.
도 5 내지 도 9는 본 발명의 일 실시예에 따른 인쇄회로기판의 제조방법을 공정순으로 도시한 공정 단면도이다.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.

본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 첨부 도면에 있어서, 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것은 아니다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.

인쇄회로기판

도 1은 본 발명의 일 실시예에 따른 인쇄회로기판을 예시한 단면도이고, 도 2는 상기 도 1의 제1회로층을 개략적으로 나타낸 평면도이며, 도 3은 도 1의 제2회로층을 개략적으로 나타낸 평면도이다.

도 1을 참조하면, 상기 인쇄회로기판은 기판(110)의 상면에 형성된 제1회로층(120)과, 상기 제1회로층(120)이 형성된 기판(110) 상에 형성된 절연층(130)과, 상기 절연층(130)의 상면에 형성된 제2회로층(140)과, 상기 제1회로층(120)과 상기 제2회로층(140)을 연결하는 비아(147)를 포함한다.

여기서, 상기 비아(147)는 제1회로층(120)과 제2회로층(140)을 연결하기 위하여 절연층(130)의 하면에서 상부 회로층(140)의 하면으로 연장되어 형성된다. 이에 따라, 상기 비아(147)의 저부는 상기 기판(110)의 상면에 접한다.

상기 비아(147)는 상면에서 하면으로 갈수록 직경이 작아지는 테이퍼 형태로 형성될 수 있으나, 특별히 이에 한정되지 않고 실질적으로 동일한 직경을 갖는 원기둥 형태로도 형성될 수 있다.

도 2를 참조하면, 상기 제1회로층은 통상의 회로 패턴(121, 123)과 비아의 측면에 연결된 회로 패턴(122)을 갖는다.

상기 회로 패턴(122)의 A 영역의 측부가 비아의 측면에 접하여 연결된다.

즉, 비아 영역 내에 위치되는 회로 패턴(122)이 제거된 상태로 비아의 측면과 접하여 연결된다.

여기서, 상기 회로 패턴(122)은 비아 대비 작은 선폭을 갖는다.

도 3을 참조하면, 상기 제2회로층은 통상의 회로 패턴(141, 143)과 비아(147)의 상부에 형성된 상부 비아 랜드(145) 및 상기 비아와 일체로 형성된 회로 패턴(142)을 갖는다.

상기 제2회로층(140)과 비아(147)는 동일 공정에 의해 동시에 형성되며, 이에 따라, 비아(147)와 랜드(145)를 경유하여 연결되는 회로 패턴(142)은 모두 일체로 형성된다.

상기 상부 비아 랜드(145)는 통상 가공 오차를 감안하여 비아의 직경보다 크게 형성된다.

상기와 같이, 본 실시예에 따르면, 비아의 저부가 회로 패턴이 아닌 절연층에 접하는 하부 랜드리스 비아로 구현됨으로써 비아 사이즈 축소가 가능하다. 이에 따라, 미세 패턴과 미세 피치를 갖는 고밀도 구현이 가능하다.

상기 기판(110)은 통상의 수지 절연층, 또는 복수의 회로층과 상기 복수의 회로층을 절연시키기 위하여 상기 복수의 회로층 사이에 개재되는 복수의 절연층을 포함하는 다층 인쇄회로기판일 수 있다.

상기 기판(110)이 다층 인쇄회로기판인 경우, 층간 회로층을 연결시키기 위한 블라인드 비아 및 관통 비아를 포함할 수 있음은 물론이다.

상기 제1회로층(120)과 제2회로층(140) 및 비아(147)를 포함하는 회로층은 인쇄회로기판 분야에서 회로용 전도성 물질로 사용되는 것이라면 제한 없이 적용될 수 있다. 예를 들어, 상기 회로층은 구리(Cu)로 형성될 수 있다.

상기 회로층은 또한 무전해 도금층과 같은 시드층과 전해 도금층으로 구성될 수 있다.

상기 기판(110)을 구성하는 절연층은 통상적으로 인쇄회로기판에서 절연소재로 사용되는 절연 수지라면 특별히 한정되지 않으며, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 감광성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지가 사용될 수 있다. 예를 들어, 상기 절연층은 프리프레그, ABF(Ajinomoto Build-up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 수지로 형성될 수 있다.

상기 절연층(130)은 감광성 수지로 형성될 수 있다.

인쇄회로기판의 제조방법

도 4는 본 발명의 일 실시예에 따른 인쇄회로기판의 제조방법을 나타낸 순서도이고, 도 5 내지 도 9는 본 발명의 일 실시예에 따른 인쇄회로기판의 제조방법을 공정순으로 도시한 공정 단면도이다.

도 4를 참조하면, 상기 제조방법은 내층 회로 패턴을 형성하는 단계(S100)와, 절연층을 적층하는 단계(S200)와, 비아홀을 형성하는 단계(S300)와, 비아홀 영역 내에 위치된 회로 패턴을 제거하는 단계(S400)와, 비아를 형성하는 단계(S500)를 포함한다.

이하, 도 5 내지 도 9에 나타낸 공정 단면도를 참조하여 각각의 공정을 설명한다.

우선, 도 5를 참조하면, 제1회로층(120)을 갖는 기판(110)을 준비한다.

상기 제1회로층(120)은 복수의 회로 패턴(121, 122, 123)을 포함하며, 예를 들어, SAP(Semi Additive Process), MSAP(Modified Semi Additive Process), 에디티브공법, 서브스트렉티브공법과 같은 통상의 회로 형성 공정을 통해서 형성될 수 있다.

여기서, 상기 제1회로층(120)은 일반적인 내층 회로 패턴으로서, 단 통상의 비아 랜드가 형성되지 않으며, 회로폭과 실질적으로 동일한 회로로 설계된다.

다음, 도 6을 참조하면, 상기 제1회로층(120)이 매립되도록 상기 기판(110) 상에 절연층(130)을 도포한다.

상기 제1절연층(130)으로는, 추후 비아홀 형성 시 포토리소그라피 공법이 적용 가능하도록, 유리시트를 함유하지 않는 감광성 절연층이 사용된다.

다음, 도 7을 참조하면, 노광 및 현상 공정을 포함하는 포토리소그라피 공법을 적용하여 비아가 형성될 위치의 절연층(130)을 제거하여 비아홀(135)을 형성한다.

여기서, 추후 비아를 통해 제2회로층과 연결될 제1회로층의 회로 패턴(122)이 비아홀(135)을 통해 노출된다.

본 실시예에 따르면, 포토리소그라피 공법을 통해서 비아홀을 형성함으로써 복수의 비아홀을 동시에 형성할 수 있어 가공비 절감이 가능하다.

다음, 도 8을 참조하면, 상기 비아홀(135) 내에 위치되어 노출된 회로 패턴(122)을 제거하여 비아홀(135) 저부 영역의 기판(110)을 노출시킨다.

상기 회로 패턴(122)의 제거는 에칭 공정을 통해서 수행될 수 있다.

다음, 도 9를 참조하면, 상기 비아홀(135) 및 절연층(130) 상에 비아(147)를 포함하는 제2회로층(140)을 형성한다.

상기 제2회로층(140)은 비아(147)의 상부에 형성된 상부 비아 랜드(145)를 포함하는 복수의 회로 패턴(141, 143)을 갖는다.

여기서, 도 3을 참조하면, 상기 제2회로층(140)은 또한 상기 상부 비아 랜드(145)를 경유하여 상기 비아(147)와 일체로 형성된 회로 패턴(142)을 포함한다.

본 단계에서 상기 제2회로층(140)과 비아(147)는 동일 공정에 의해 동시에 형성되며, 이에 따라, 비아(147)와 랜드(145)를 경유하여 연결되는 회로 패턴(142)은 모두 일체로 형성된다.

상기 비아(147)를 포함하는 제2회로층(140)은 예를 들어, SAP, MSAP, 에디티브공법, 서브스트렉티브공법과 같은 통상의 회로 형성 공정을 통해서 형성될 수 있다.

예를 들어, 상기 비아(147)를 포함하는 제2회로층(140)은 무전해 도금층과 같은 시드층과, 전해 도금층으로 구성될 수 있다.

본 실시예에 따르면,　하부의 비아 랜드를 제거함으로써 미세 패턴과 미세 피치를 갖는 고밀도 기판의 구현이 가능하다.

나아가, 비아홀 형성에 있어서 기존의 레이저 가공 대신 포토리소그라피 공법을 적용함으로써 복수의 비아홀을 일괄적으로 형성할 수 있어 가공비 절감이 가능하다.

이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.

110: 기판
120: 제1회로층
130: 절연층
135: 비아홀
140: 제2회로층
147: 비아

Claims

기판의 상면에 형성된 제1회로층;
상기 제1회로층이 형성된 기판 상에 형성된 절연층;
상기 절연층의 상면에 형성된 제2회로층; 및
상기 제1회로층과 상기 제2회로층을 연결하는 비아;
를 포함하며,
상기 비아의 저부가 상기 기판의 상면에 접하는 인쇄회로기판.
청구항 1에 있어서,
상기 절연층은 감광성 수지층인 인쇄회로기판.
청구항 1에 있어서,
상기 제1회로층은 상기 비아의 측면에 연결된 회로 패턴을 갖는 인쇄회로기판.
청구항 3에 있어서,
상기 회로 패턴은 상기 비아 대비 작은 선폭을 갖는 인쇄회로기판.
청구항 1에 있어서,
상기 제2회로층은 상기 비아의 상부에 형성된 상부 비아 랜드를 포함하는 인쇄회로기판.
청구항 1에 있어서,
상기 제2회로층은 상기 비아와 일체로 형성된 회로 패턴을 갖는 인쇄회로기판.
복수의 회로층;
상기 복수의 회로층 사이에 개재된 절연층;
층간 회로층을 연결하는 비아;
를 포함하며,
상기 비아는 저부가 절연층에 접하는 랜드리스 비아를 포함하는 인쇄회로기판.
청구항 7에 있어서,
상기 절연층은 감광성 절연층을 포함하는 인쇄회로기판.
절연층의 하면에 형성된 하부 회로층;
상부 회로층;
상기 하부 회로층과 상기 상부 회로층을 연결하기 위하여 상기 절연층의 하면에서 상기 상부 회로층의 하면으로 연장되어 형성된 비아;
를 포함하는 인쇄회로기판.
청구항 9에 있어서,
상기 절연층은 감광성 절연층인 인쇄회로기판.
청구항 9에 있어서,
상기 하부 회로층은 상기 비아의 측면에 접하는 회로 패턴을 갖는 인쇄회로기판.
청구항 11에 있어서,
상기 회로 패턴은 상기 비아 대비 작은 선폭을 갖는 인쇄회로기판.
청구항 9에 있어서,
상기 상부 회로층은 상기 비아의 상부에 형성된 상부 비아 랜드를 포함하는 인쇄회로기판.
청구항 9에 있어서,
상기 상부 회로층은 상기 비아와 일체로 형성된 회로 패턴을 갖는 인쇄회로기판.
제1회로층을 갖는 기판을 준비하는 단계;
상기 기판 상에 절연층을 형성하는 단계;
상기 절연층에 비아홀을 형성하는 단계;
상기 비아홀 내에 위치된 회로 패턴을 제거하여 상기 비아홀 저부 영역의 기판을 노출시키는 단계; 및
상기 비아홀 및 절연층 상에 비아를 포함하는 제2회로층을 형성하는 단계;
를 포함하는 인쇄회로기판의 제조방법.
청구항 15에 있어서,
상기 절연층은 감광성 절연층인 인쇄회로기판의 제조방법.
청구항 15에 있어서,
상기 절연층에 비아홀을 형성하는 단계는 포토리소그라피 공법에 의해 수행되는 인쇄회로기판의 제조방법.
청구항 15에 있어서,
상기 절연층에 비아홀을 형성하는 단계는 포토리소그라피 공법에 의해 복수의 비아홀을 동시에 형성하는 인쇄회로기판의 제조방법.