KR20160077343A - 스토리지 장치 및 스토리지 장치의 동작 방법 - Google Patents

스토리지 장치 및 스토리지 장치의 동작 방법 Download PDF

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KR20160077343A
KR20160077343A KR1020140186298A KR20140186298A KR20160077343A KR 20160077343 A KR20160077343 A KR 20160077343A KR 1020140186298 A KR1020140186298 A KR 1020140186298A KR 20140186298 A KR20140186298 A KR 20140186298A KR 20160077343 A KR20160077343 A KR 20160077343A
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강남욱
도인환
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Abstract

본 발명은 복수의 메모리 블록들을 포함하는 불휘발성 메모리 및 불휘발성 메모리를 제어하는 메모리 컨트롤러를 포함하는 스토리지 장치의 동작 방법에 관한 것이다. 본 발명의 동작 방법은, 메모리 컨트롤러가 복수의 메모리 블록들의 빠른 순환 횟수들을 카운트하는 단계, 그리고 메모리 컨트롤러가 빠른 순환 횟수들에 기반하여 복수의 메모리 블록들 중 소거될 메모리 블록을 선택하는 단계로 구성된다. 빠른 순환 횟수들은, 복수의 메모리 블록들 각각에서 데이터가 기입된 후 소거될 때까지의 시간이 임계값보다 작은 때의 횟수를 가리킨다.

Description

스토리지 장치 및 스토리지 장치의 동작 방법{STORAGE DEVICE AND METHOD FOR OPERATING STORAGE DEVICE}

본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 스토리지 장치 및 스토리지 장치의 동작 방법에 관한 것이다.

스토리지 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.

불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.

반도체 제조 기술이 발전되면서, 스토리지 장치의 고집적화 및 그에 따른 대용량화가 지속적으로 진행되고 있다. 스토리지 장치의 고집적화는 스토리지 장치의 생산 비용을 감소시킨다는 장점을 갖는다. 그러나, 스토리지 장치의 고집적화로 인해 스토리지 장치의 스케일이 감소하면서, 기존에 발견되지 않은 다양한 문제들이 발견되고 있다. 새롭게 발견되고 있는 다양한 문제들은 스토리지 장치에 저장된 데이터를 손상시킬 수 있으며, 따라서, 스토리지 장치의 신뢰성이 저해될 수 있다. 스토리지 장치의 신뢰성을 향상시킬 수 있는 방법 및 장치에 대한 요구가 지속적으로 제기되고 있다.

본 발명의 목적은 향상된 신뢰성을 갖는 스토리지 장치 및 스토리지 장치의 동작 방법을 제공하는 데에 있다.

복수의 메모리 블록들을 포함하는 불휘발성 메모리 및 상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하는 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법은, 상기 메모리 컨트롤러가 상기 복수의 메모리 블록들의 빠른 순환 횟수들을 카운트하는 단계; 그리고 상기 메모리 컨트롤러가 상기 빠른 순환 횟수들에 기반하여 상기 복수의 메모리 블록들 중 소거될 메모리 블록을 선택하는 단계를 포함하고, 상기 빠른 순환 횟수들은, 상기 복수의 메모리 블록들 각각에서 데이터가 기입된 후 소거될 때까지의 시간이 임계값보다 작은 때의 횟수를 가리킨다.

실시 예로서, 상기 빠른 순환 횟수들을 카운트하는 단계는, 상기 복수의 메모리 블록들 중에서 선택된 메모리 블록을 소거하는 단계; 상기 선택된 메모리 블록의 상기 소거하는 단계와 상기 선택된 메모리 블록의 이전 소거 사이의 시간 간격을 검출하는 단계; 그리고 상기 검출된 시간 간격이 제1 임계값 이하이면, 상기 선택된 메모리 블록의 빠른 순환 횟수를 증가시키는 단계를 포함한다.

실시 예로서, 상기 빠른 순환 횟수들을 카운트하는 단계는, 상기 검출된 시간 간격에 제2 임계값보다 크면, 상기 선택된 메모리 블록의 상기 빠른 순환 횟수를 리셋하는 단계를 더 포함하고, 상기 제2 임계값은 상기 제1 임계값보다 크다.

실시 예로서, 상기 빠른 순환 횟수들을 카운트하는 단계는, 상기 검출된 시간 간격에 제3 임계값보다 크면, 상기 선택된 메모리 블록의 상기 빠른 순환 횟수를 감소시키는 단계를 더 포함하고, 상기 제3 임계값은 상기 제1 임계값보다 크다.

실시 예로서, 상기 시간 간격을 검출하는 단계는, 상기 선택된 메모리 블록의 소거 시간 스탬프를 읽는 단계; 그리고 상기 소거 시간 스탬프와 상기 소거하는 단계의 시간 사이의 차이를 상기 시간 간격으로 계산하는 단계를 포함한다.

실시 예로서, 상기 시간 간격을 검출하는 단계는, 상기 소거하는 단계의 시간을 상기 선택된 메모리 블록의 새로운 소거 시간 스탬프로 프로그램하는 단계를 더 포함한다.

실시 예로서, 상기 빠른 순환 횟수들을 카운트하는 단계는, 상기 복수의 메모리 블록들 중에서 선택된 메모리 블록을 프로그램하는 단계; 상기 선택된 메모리 블록의 상기 프로그램하는 단계와 상기 선택된 메모리 블록의 이전 프로그램 사이의 시간 간격을 검출하는 단계; 그리고 상기 검출된 시간 간격이 제1 임계값 이하이면, 상기 선택된 메모리 블록의 빠른 순환 횟수를 증가시키는 단계를 포함한다.

실시 예로서, 상기 시간 간격을 검출하는 단계는, 상기 선택된 메모리 블록의 프로그램 시간 스탬프를 읽는 단계; 상기 프로그램 시간 스탬프와 상기 프로그램하는 단계의 시간 사이의 차이를 상기 시간 간격으로 계산하는 단계; 그리고 상기 프로그램하는 단계의 시간을 상기 선택된 메모리 블록의 새로운 프로그램 타임 스탬프로 프로그램하는 단계를 포함한다.

실시 예로서, 상기 프로그램 타임 스탬프는, 상기 선택된 메모리 블록의 첫 번째 워드 라인에 연결된 메모리 셀들이 프로그램된 시간을 가리킨다.

실시 예로서, 상기 프로그램 타임 스탬프는, 상기 선택된 메모리 블록의 마지막 워드 라인에 연결된 메모리 셀들이 프로그램된 시간을 가리킨다.

실시 예로서, 상기 프로그램 타임 스탬프는, 상기 선택된 메모리 블록의 워드 라인들에 연결된 메모리 셀들이 프로그램된 시간들의 평균 시간을 가리킨다.

실시 예로서, 상기 복수의 메모리 블록들의 상기 빠른 순환 횟수들 및 소거 횟수들에 기반하여, 상기 복수의 메모리 블록들의 마모 인덱스들을 계산하는 단계를 더 포함한다.

실시 예로서, 상기 복수의 메모리 블록들 중 상기 소거될 메모리 블록을 선택하는 단계는, 상기 복수의 메모리 블록들의 상기 마모 인덱스들 중에서 가장 높은 마모 인덱스와 가장 낮은 마모 인덱스 사이의 차이가 제4 임계값보다 클 때, 상기 가장 높은 마모 인덱스를 갖는 제1 메모리 블록을 상기 소거될 메모리 블록으로 선택하는 단계를 포함한다.

실시 예로서, 상기 가장 높은 마모 인덱스를 갖는 제1 메모리 블록으로부터 제1 데이터를 읽는 단계; 상기 가장 낮은 마모 인덱스를 갖는 제2 메모리 블록으로부터 제2 데이터를 읽는 단계; 상기 제1 메모리 블록을 소거하는 단계; 상기 제2 데이터를 상기 소거된 제1 메모리 블록에 프로그램하는 단계; 그리고 상기 제1 데이터를 상기 제1 메모리 블록이 아닌 다른 메모리 블록에 프로그램하는 단계를 더 포함한다.

실시 예로서, 상기 복수의 메모리 블록들 중 상기 소거될 메모리 블록을 선택하는 단계는, 무효 메모리 블록들 중에서 가장 낮은 마모 인덱스를 갖는 메모리 블록을 상기 소거될 메모리 블록으로 선택하는 단계를 포함한다.

실시 예로서, 상기 복수의 메모리 블록들 중 상기 소거될 메모리 블록을 선택하는 단계는, 선택된 메모리 블록의 빠른 순환 횟수가 제6 임계값보다 클 때, 상기 선택된 메모리 블록에 데이터를 프로그램하는 단계; 그리고 미리 정해진 시간이 경과할 때까지, 상기 복수의 메모리 블록들 중에서 상기 선택된 메모리 블록을 제외한 나머지 메모리 블록들에서 상기 소거될 메모리 블록을 선택하는 단계를 포함한다.

복수의 메모리 블록들을 포함하는 불휘발성 메모리 및 상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하는 본 발명의 다른 실시 예에 따른 스토리지 장치의 동작 방법은,. 상기 메모리 컨트롤러가 상기 복수의 메모리 블록들의 빠른 순환 횟수들을 카운트하는 단계; 그리고 상기 메모리 컨트롤러가 상기 빠른 순환 횟수들에 기반하여 상기 복수의 메모리 블록들 중 프로그램될 메모리 블록을 선택하는 단계를 포함하고, 상기 빠른 순환 횟수들은, 상기 복수의 메모리 블록들 각각에서 데이터가 기입된 후 소거될 때까지의 시간이 임계값보다 작은 때의 횟수를 가리킨다.

실시 예로서, 상기 복수의 메모리 블록들의 상기 빠른 순환 횟수들 및 소거 횟수들에 기반하여, 상기 복수의 메모리 블록들의 마모 인덱스들을 계산하는 단계를 더 포함하고, 상기 복수의 메모리 블록들 중 상기 프로그램될 메모리 블록을 선택하는 단계는, 상기 복수의 메모리 블록들의 상기 마모 인덱스들 중에서 가장 높은 마모 인덱스와 가장 낮은 마모 인덱스 사이의 차이가 임계값보다 클 때, 상기 가장 높은 마모 인덱스를 갖는 제1 메모리 블록을 상기 프로그램될 메모리 블록으로 선택하는 단계를 포함한다.

실시 예로서, 상기 가장 낮은 마모 인덱스를 갖는 제2 메모리 블록으로부터 데이터를 읽는 단계; 그리고 상기 읽어진 데이터를 상기 제1 메모리 블록에 프로그램하는 단계를 더 포함한다.

실시 예로서, 상기 복수의 메모리 블록들의 상기 빠른 순환 횟수들 및 소거 횟수들에 기반하여, 상기 복수의 메모리 블록들의 마모 인덱스들을 계산하는 단계를 더 포함하고, 상기 복수의 메모리 블록들 중 상기 프로그램될 메모리 블록을 선택하는 단계는, 자유 메모리 블록들 중에서 가장 낮은 마모 인덱스를 갖는 메모리 블록을 상기 프로그램될 메모리 블록으로 선택하는 단계를 포함한다.

본 발명의 실시 예에 따른 스토리지 장치는, 복수의 메모리 블록들을 포함하는 불휘발성 메모리; 그리고 상기 복수의 메모리 블록들의 소거 카운트들 및 빠른 순환 횟수들을 카운트하고, 상기 소거 카운트들 및 상기 빠른 순환 횟수들에 기반하여 상기 복수의 메모리 블록들을 관리하도록 구성되는 메모리 컨트롤러를 포함하고, 상기 빠른 순환 횟수들은, 상기 복수의 메모리 블록들 각각에서 데이터가 기입된 후 소거될 때까지의 시간이 임계값보다 작은 때의 횟수를 가리킨다.

본 발명의 실시 예들에 따르면, 메모리 컨트롤러는 메모리 블록들의 빠른 순환 횟수들에 따라 메모리 블록들을 관리한다. 따라서, 메모리 블록들이 열화되는 것이 방지되고, 향상된 신뢰성을 갖는 스토리지 장치 및 스토리지 장치의 동작 방법이 제공된다.

도 1은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 2는 본 발명의 제1 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 3은 본 발명의 실시 예에 따른 불휘발성 메모리를 보여주는 블록도이다.
도 4는 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 5는 시간의 흐름에 따라 소거 및 프로그램이 수행되는 예들을 보여주는 블록도이다.
도 6은 도 5를 참조하여 설명된 빠른 순환이 발생하는 예를 보여준다.
도 7은 본 발명의 실시 예에 따라 빠른 순환 횟수를 카운트하는 제1 예를 보여주는 순서도이다.
도 8은 선택된 메모리 블록의 현재 소거 및 이전 소거 사이의 시간 간격이 제1 임계값보다 큰 때에 빠른 순환 횟수가 관리되는 예를 보여준다.
도 9는 소거가 수행되는 시간 간격을 계산하는 예를 보여주는 순서도이다.
도 10은 제1 내지 제8 메모리 블록들의 소거 횟수들, 빠른 순환 횟수들, 소거 시간 스탬프, 그리고 마모 인덱스의 예를 보여준다.
도 11은 본 발명의 실시 예에 따라 소거될 메모리 블록을 선택하는 방법의 제1 예를 보여주는 순서도이다.
도 12는 본 발명의 실시 예에 따라 소거될 메모리 블록을 선택하는 방법의 제2 예를 보여주는 순서도이다.
도 13은 본 발명의 실시 예에 따라 빠른 순환 횟수를 카운트하는 제2 예를 보여주는 순서도이다.
도 14는 선택된 메모리 블록의 현재 프로그램 및 이전 프로그램 사이의 시간 간격이 제5 임계값보다 큰 때에 빠른 순환 횟수가 관리되는 예를 보여준다.
도 15는 본 발명의 제2 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 16은 빠른 순환 횟수에 기반하여 소거될 메모리 블록을 선택하는 제1 예를 보여주는 순서도이다.
도 17은 빠른 순환 횟수에 기반하여 소거될 메모리 블록을 선택하는 제2 예를 보여주는 순서도이다.
도 18은 본 발명의 제3 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 19는 소거 횟수 및 빠른 순환 횟수에 따라 프로그램될 메모리 블록을 선택하는 제1 예를 보여주는 순서도이다.
도 20은 소거 횟수 및 빠른 순환 횟수에 따라 프로그램될 메모리 블록을 선택하는 제2 예를 보여주는 순서도이다.
도 21은 본 발명의 제4 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.

이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 스토리지 장치(100)는 불휘발성 메모리(110), 메모리 컨트롤러(120) 및 RAM (130)을 포함한다.

불휘발성 메모리(110)는 메모리 컨트롤러(120)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 불휘발성 메모리(110)는 메모리 컨트롤러(120)와 제1 데이터(DATA1)를 교환할 수 있다. 예를 들어, 불휘발성 메모리(110)는 메모리 컨트롤러(120)로부터 제1 데이터(DATA1)를 수신하고, 제1 데이터(DATA1)를 기입할 수 있다. 불휘발성 메모리(110)는 읽기를 수행하고, 읽혀진 제1 데이터(DATA1)를 메모리 컨트롤러(120)로 출력할 수 있다.

불휘발성 메모리(110)는 메모리 컨트롤러(120)로부터 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 수신할 수 있다. 불휘발성 메모리(110)는 메모리 컨트롤러(120)와 제어 신호(CTRL)를 교환할 수 있다. 예를 들어, 불휘발성 메모리(110)는 불휘발성 메모리(110)를 구성하는 복수의 반도체 칩들 중 적어도 하나의 반도체 칩을 선택하는 칩 선택 신호(/CE), 메모리 컨트롤러(120)로부터 수신되는 신호가 제1 커맨드(CMD1)임을 가리키는 커맨드 래치 인에이블 신호(CLE), 메모리 컨트롤러(120)로부터 수신되는 신호가 제1 어드레스(ADDR1)임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 메모리 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 제1 커맨드(CMD1) 또는 제1 어드레스(ADDR1)가 전송될 때에 메모리 컨트롤러(120)에 의해 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 메모리 컨트롤러(120)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 메모리 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 제1 데이터(DATA1)의 입력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS) 중 적어도 하나를 메모리 컨트롤러(120)로부터 수신할 수 있다. 예를 들어, 불휘발성 메모리(110)는 불휘발성 메모리(110)가 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 불휘발성 메모리(110)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 제1 데이터(DATA1)의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS) 중 적어도 하나를 메모리 컨트롤러(120)로 출력할 수 있다.

예시적으로, 제1 데이터(DATA1), 제1 어드레스(ADDR1) 및 제1 커맨드(CMD1)는 제1 채널(CH1)을 통해 메모리 컨트롤러(120)와 통신될 수 있다. 제1 채널(CH1)은 입출력 채널일 수 있다. 제어 신호(CTRL)는 제2 채널(CH2)을 통해 메모리 컨트롤러(120)와 통신될 수 있다. 제2 채널(CH2)는 제어 채널일 수 있다.

불휘발성 메모리(110)는 플래시 메모리를 포함할 수 있다. 그러나, 불휘발성 메모리(110)는 플래시 메모리를 포함하는 것으로 한정되지 않는다. 불휘발성 메모리(110)는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리들 중 적어도 하나를 포함할 수 있다.

메모리 컨트롤러(120)는 불휘발성 메모리(110)를 제어하도록 구성된다. 예를 들어, 메모리 컨트롤러(120)는 불휘발성 메모리(110)가 쓰기, 읽기 또는 소거를 수행하도록 제어할 수 있다. 메모리 컨트롤러(120)는 불휘발성 메모리(110)와 제1 데이터(DATA1) 및 제어 신호(CTRL)를 교환하고, 불휘발성 메모리(110)로 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 출력할 수 있다.

메모리 컨트롤러(120)는 외부의 호스트 장치(미도시)의 제어에 따라 불휘발성 메모리(110)를 제어할 수 있다. 메모리 컨트롤러(120)는 호스트 장치와 제2 데이터(DATA2)를 교환하고, 호스트 장치로부터 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신할 수 있다.

예시적으로, 메모리 컨트롤러(120)는 제1 단위(예를 들어, 시간 단위 또는 데이터 단위)로 불휘발성 메모리(110)와 제1 데이터(DATA1)를 교환하고, 제1 단위와 다른 제2 단위(예를 들어, 시간 단위 또는 데이터 단위)로 호스트 장치와 제2 데이터(DATA2)를 교환할 수 있다.

메모리 컨트롤러(120)는 제1 포맷에 따라 불휘발성 메모리(110)와 제1 데이터(DATA1)를 교환하고, 불휘발성 메모리(110)로 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 전송할 수 있다. 메모리 컨트롤러(120)는 제1 포맷과 다른 제2 포맷에 따라, 호스트 장치와 제2 데이터(DATA2)를 교환하고, 호스트 장치로부터 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신할 수 있다.

메모리 컨트롤러(120)는 RAM (130)을 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 호스트 장치로부터 제2 데이터(DATA2)를 수신하고, 수신된 제2 데이터(DATA2)를 RAM (130)에 저장하고, 그리고 RAM (130)에 저장된 제2 데이터(DATA2)를 제1 데이터(DATA1)로서 불휘발성 메모리(110)에 기입할 수 있다. 메모리 컨트롤러(120)는 불휘발성 메모리(110)로부터 제1 데이터(DATA1)를 읽고, 읽어진 제1 데이터(DATA1)를 RAM (130)에 저장하고, RAM (130)에 저장된 제1 데이터(DATA1)를 제2 데이터(DATA2)로서 호스트 장치로 출력할 수 있다. 메모리 컨트롤러(130)는 불휘발성 메모리(110)로부터 읽은 데이터를 RAM (130)에 저장하고, RAM (130)에 저장된 데이터를 다시 불휘발성 메모리(110)에 기입할 수 있다.

메모리 컨트롤러(120)는 불휘발성 메모리(110)를 관리하기 위해 필요한 데이터 또는 코드를 RAM (130)에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 불휘발성 메모리(110)를 관리하기 위해 필요한 데이터 또는 코드를 불휘발성 메모리(110)로부터 읽고, RAM (130)에 로딩하여 구동할 수 있다.

메모리 컨트롤러(120)는 시간 계산기(128)를 포함할 수 있다. 시간 계산기(128)는 스토리지 장치(100)의 로컬 시간 또는 글로벌 시간을 계산할 수 있다. 로컬 시간은 스토리지 장치(100) 내에서 흐르는 시간일 수 있다. 예를 들어, 스토리지 장치(100)에 전원이 공급되는 동안, 시간 계산기(128)는 내부 클럭 또는 외부의 호스트 장치로부터 공급되는 클럭에 기반하여 시간을 계산할 수 있다. 스토리지 장치(100)의 전원 공급이 차단 및 재개된 때에, 시간 계산기(128)는 스토리지 장치(100) 내부의 정보에 기반하여 로컬 시간을 계산할 수 있다. 예를 들어, 시간 계산기(128)는 스토리지 장치(100)의 전원 공급이 차단된 동안에 경과한 시간을 반영한 로컬 시간을 복원할 수 있다.

글로벌 시간은 스토리지 장치(100)를 포함하는 시스템에서 흐르는 시간일 수 있다. 예를 들어, 시간 계산기(128)는 스토리지 장치(100)의 로컬 시간을 계산하되, 로컬 시간을 외부의 호스트 장치의 시간과 동기할 수 있다. 동기된 시간은 글로벌 시간일 수 있다. 예를 들어, 글로벌 시간은 실제 시간(real time)일 수 있다.

시간 계산기는 시간 차이를 더 계산할 수 있다. 예를 들어, 시간 계산기(128)는 제1 시간과 제2 시간 사이의 차이를 계산할 수 있다.

RAM (130)은 DRAM (Dynamic RAM), SRAM (Static RAM), SDRAM (Synchronous DRAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 랜덤 액세스 메모리들 중 적어도 하나를 포함할 수 있다.

불휘발성 메모리(110)에서 소거 동작이 발생하는 오버헤드를 감소시키기 위하여, 스토리지 장치(100)는 주소 매핑을 수행할 수 있다. 예를 들어, 외부 호스트 장치로부터 덮어쓰기가 요청될 때에, 스토리지 장치(100)는 기존 데이터를 저장하는 메모리 셀들을 소거하고 덮어쓰기 요청된 데이터를 소거된 메모리 셀들에 저장하는 대신, 덮어쓰기 요청된 데이터를 자유 저장 공간의 메모리 셀들에 저장할 수 있다. 메모리 컨트롤러(120)는 외부의 호스트 장치에서 사용되는 논리 주소(logical address) 및 불휘발성 메모리(110)에서 사용되는 물리 주소(physical address)를 상술된 방법에 따라 매핑하는 FTL (Flash Translation Layer)를 구동할 수 있다. 예를 들어, 제2 어드레스(ADDR2)는 논리 주소이고, 제1 어드레스(ADDR1)는 물리 주소일 수 있다.

스토리지 장치(100)는 호스트 장치의 요청에 따라, 데이터의 쓰기, 읽기 또는 소거를 수행할 수 있다. 스토리지 장치(100)는 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 스토리지 장치(100)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 스토리지 장치(100)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page New) 등과 같은 실장형 메모리를 포함할 수 있다.

도 2는 본 발명의 제1 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 도 1 및 도 2를 참조하면, S110 단계에서, 메모리 컨트롤러(120)는 불휘발성 메모리(110)의 각 메모리 블록의 소거 횟수(NOE, Number of Erases)를 카운트한다.

S120 단계에서, 메모리 컨트롤러(120)는 불휘발성 메모리(110)의 각 메모리 블록의 빠른 순환 횟수(NOF, Number of Fast cycles)를 카운트한다. 예를 들어, 각 메모리 블록이 프로그램된 후에 임계 시간 이내에 소거될 때에, 빠른 순환(Fast cycle)이 발생할 수 있다. 빠른 순환 횟수(NOF)는, 각 메모리 블록이 프로그램된 후에 임계 시간 이내에 소거된 횟수를 가리킬 수 있다. 빠른 순환 횟수(NOF)는 첨부된 도면들을 참조하여 더 상세하게 후술된다.

S130 단계에서, 메모리 컨트롤러(120)는 각 메모리 블록의 소거 횟수(NOE) 및 빠른 순환 횟수(NOF)에 기반하여, 소거될 메모리 블록을 선택할 수 있다.

도 3은 본 발명의 실시 예에 따른 불휘발성 메모리(110)를 보여주는 블록도이다. 도 1 및 도 3을 참조하면, 불휘발성 메모리(110)는 메모리 셀 어레이(111), 어드레스 디코더 회로(113), 페이지 버퍼 회로(115), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.

메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 어드레스 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다. 예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.

어드레스 디코더 회로(113)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 어드레스 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 어드레스 디코더 회로(113)는 메모리 컨트롤러(120)로부터 제1 어드레스(ADDR1)를 수신할 수 있다. 어드레스 디코더 회로(113)는 수신된 제1 어드레스(ADDR1)를 디코딩하고, 디코딩된 어드레스에 따라 워드 라인들(WL)에 인가되는 전압들을 제어할 수 있다.

예를 들어, 프로그램 시에, 어드레스 디코더 회로(113)는, 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(VGPM)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압(VPASS)을 인가할 수 있다. 읽기 시에, 어드레스 디코더 회로(131)는 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 소거 시에, 어드레스 디코더 회로(113)는 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 워드 라인들에 소거 전압(예를 들어, 접지 전압)을 인가할 수 있다.

페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다.

페이지 버퍼 회로(115)는 메모리 셀 어레이(111)의 메모리 셀들에 프로그램될 데이터 또는 메모리 셀들로부터 읽히는 데이터를 저장할 수 있다. 프로그램 시에, 페이지 버퍼 회로(115)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 바이어스할 수 있다. 프로그램 시에, 페이지 버퍼 회로(115)는 쓰기 드라이버로 기능할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 감지 증폭기로 기능할 수 있다.

데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 입출력 회로(117)는 메모리 컨트롤러(120)와 제1 데이터(DATA1)를 교환할 수 있다.

데이터 입출력 회로(117)는 메모리 컨트롤러(120)로부터 수신되는 제1 데이터(DATA1)를 임시로 저장할 수 있다. 데이터 입출력 회로(117)는 저장된 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)로부터 전달되는 데이터(DATA)를 임시로 저장할 수 있다. 데이터 입출력 회로(117)는 저장된 데이터(DATA)를 메모리 컨트롤러(220)로 전송할 수 있다. 데이터 입출력 회로(117)는 버퍼 메모리로 기능할 수 있다.

제어 로직 회로(119)는 메모리 컨트롤러(220)로부터 제1 커맨드(CMD1) 및 제어 신호(CTRL)를 수신한다. 제어 로직 회로(119)는 수신된 제1 커맨드(CMD1)를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리(110)의 제반 동작을 제어할 수 있다.

예시적으로, 읽기 시에, 제어 로직 회로(119)는 수신된 제어 신호(CTRL) 중 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성하여 출력할 수 있다. 쓰기 시에, 제어 로직 회로(119)는 수신된 제어 신호(CTRL) 중 데이터 스트로브 신호(DQS)로부터 데이터 스트로브 신호(DQS)를 생성하여 출력할 수 있다.

도 4는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 4를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.

예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.

각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GSTa, GSTb), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터들(GSTa, GSTb), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, GSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.

복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.

최하단의 접지 선택 트랜지스터들(GSTa)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.

복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다.

예시적으로, 동일한 높이(또는 순서)의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 높이(또는 순서)를 갖는 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 높이의 접지 선택 트랜지스터들(GSTa)은 제1 접지 선택 라인에 공통으로 연결되고, 제2 높이의 접지 선택 트랜지스터들(GSTb)은 제2 접지 선택 라인에 공통으로 연결될 수 있다.

예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 행의 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTa, GSTb)은 제1 접지 선택 라인에 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 제2 접지 선택 라인에 연결될 수 있다.

기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.

복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.

복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.

즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.

예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.

복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.

셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.

메모리 블록(BLKa)에서, 쓰기 및 읽기는 행 단위로 수행될 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 쓰기 또는 읽기가 수행될 수 있다.

메모리 블록(BLKa)에서, 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC) 중 일부는 하나의 소거 요청에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들에 연결된 워드 라인에 저전압(예를 들어, 접지 전압)이 공급되고, 소거 금지된 메모리 셀들에 연결된 워드 라인은 플로팅될 수 있다.

도 4에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 4에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.

셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.

셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.

도 5는 시간의 흐름에 따라 소거(E) 및 프로그램(P)이 수행되는 예들을 보여주는 블록도이다. 도 1, 도 3, 도 4 및 도 5를 참조하면, 제1 메모리 블록(BLK1)이 소거(E) 및 프로그램(P)된 후에 제1 시간(T1)이 경과할 수 있다. 제1 시간(T1)은 빠른 순환의 기준인 임계 시간(TCR)보다 실 수 있다. 제1 시간(T1)이 경과한 후에, 제1 메모리 블록(BLK1)에서 소거(E) 및 프로그램(P)이 수행될 수 있다. 제1 메모리 블록(BLK1)은 프로그램된 후 임계 시간(TCR)보다 긴 제1 시간(T1)이 경과한 후에 소거(E) 되므로, 제1 메모리 블록(BLK1)에서 빠른 순환은 발생하지 않는다.

제2 메모리 블록(BLK2)에서, 제2 시간(T2)의 주기로 소거(E) 및 프로그램(P)이 수행될 수 있다. 제2 시간(T2)은 임계 시간(TCR)보다 짧은 시간일 수 있다. 제2 시간(T2)의 주기로 소거(E) 및 프로그램(P)이 수행될 때마다, 제2 메모리 블록(BLK2)에서 빠른 순환이 발생하며, 빠른 순환 횟수(NOF)가 증가할 수 있다.

예시적으로, 메모리 블록(BLK)의 메모리 셀들(MC)이 프로그램될 때에, 메모리 셀들(MC)의 절연막들 또는 메모리 셀들(MC)의 주변의 절연막들에 전하들이 포획될 수 있다. 메모리 셀들(MC)이 임계 시간(TCR) 이상 프로그램된 상태로 유지되면, 포획된 전하들이 복원될 수 있다. 메모리 셀들(MC)이 프로그램된 후 임계 시간(TCR) 전에 소거 및 프로그램되면, 포획된 전하들이 누적될 수 있다. 포획된 전하들이 누적되면, 메모리 셀들(MC)이 열화되어 신뢰도가 저하될 수 있다. 예를 들어, 메모리 셀들(MC)의 수명이 단축될 수 있다. 즉, 메모리 블록(BLK)에서 빠른 순환이 반복되면, 메모리 블록(BLK)의 신뢰도가 저하되고 수명이 단축될 수 있다.

본 발명의 실시 예에 따른 스토리지 장치(100)는, 빠른 순환 횟수(NOF)에 기반하여 메모리 블록들을 관리하도록 구성된다. 따라서, 스토리지 장치(100)의 신뢰성이 향상된다.

도 6은 도 5를 참조하여 설명된 빠른 순환이 발생하는 예를 보여준다. 도 6의 상단에 제1 내지 제8 메모리 블록들(BLK1~BLK8)이 도시되어 있다. 도 6의 하단에 제1 내지 제8 메모리 블록들(BLK1~BLK8)의 소거 횟수들(NOE) 및 빠른 순환 횟수들(NOF)이 테이블로 도시되어 있다. 도 1, 도 3, 도 4 및 도 6을 참조하면, 제1 내지 제6 메모리 블록들(BLK1~BLK6)에 콜드 데이터(CD, Cold Data)가 프로그램될 수 있다. 예를 들어, 콜드 데이터(CD)는 핫 데이터(HD, Hot Data)와 대비되는 데이터를 가리킬 수 있다. 콜드 데이터(CD)는 상대적으로 갱신되는 빈도가 낮은 데이터를 가리키며, 핫 데이터(HD)는 상대적으로 갱신되는 빈도가 높은 데이터를 가리킬 수 있다. 예시적으로, 제1 내지 제6 메모리 블록(BLK1~BLK6)에 프로그램된 콜드 데이터(CD)는 갱신되지 않을 수 있다. 즉, 제1 내지 제6 메모리 블록들(BLK1~BLK6)의 소거 횟수(NOE)는 증가하지 않고 유지될 수 있다. 제1 내지 제6 메모리 블록들(BLK1~BLK6)의 빠른 순환 횟수(NOF)는 존재하지 않을 수 있다.

제1 내지 제6 메모리 블록들(BLK1~BLK6)에 콜드 데이터(CD)가 프로그램된 상태에서, 핫 데이터(HD)가 프로그램될 수 있다. 예를 들어, 핫 데이터(HD)는 제7 및 제8 메모리 블록들(BLK7, BLK8)에 프로그램될 수 있다. 핫 데이터(HD)의 갱신 또한 제7 및 제8 메모리 블록들(BLK7, BLK8)에서 수행될 수 있다. 핫 데이터(HD)의 갱신은 제7 및 제8 메모리 블록들(BLK7, BLK8)의 소거 및 프로그램을 유발할 수 있다. 따라서, 핫 데이터(HD)가 제7 및 제8 메모리 블록들(BLK7, BLK8)에 프로그램되고 갱신됨에 따라, 제7 및 제8 메모리 블록들(BLK7, BLK8)의 소거 횟수(NOE)는 증가하고 빠른 순환 횟수(NOF)는 증가할 수 있다.

도 6을 참조하여 설명된 바와 같이, 제7 및 제8 메모리 블록들(BLK7, BLK8)의 빠른 순환 횟수(NOF)가 증가하면, 제7 및 제8 메모리 블록들(BLK7, BLK8)이 열화되고, 제7 및 제8 메모리 블록들(BLK7, BLK8)의 수명이 단축될 수 있다. 본 발명의 실시 예에 따른 스토리지 장치(100)는 빠른 순환 횟수(NOF)에 기반하여 메모리 블록들(BLK1~BLK8)을 관리하도록 구성된다. 따라서, 스토리지 장치(100)의 신뢰도가 향상된다.

도 7은 본 발명의 실시 예에 따라 빠른 순환 횟수(NOF)를 카운트하는 제1 예(S120 단계)를 보여주는 순서도이다. 도 1, 도 3, 도 4 및 도 7을 참조하면, S210 단계에서, 메모리 컨트롤러(120)는 선택된 메모리 블록을 소거한다.

S220 단계에서, 메모리 컨트롤러(120)는 선택된 메모리 블록의 현재 소거와 이전 소거 사이의 시간 간격(TI)을 검출한다. 예를 들어, 시간 간격(TI)은 시간 계산기(128)에 의해 검출될 수 있다.

S230 단계에서, 메모리 컨트롤러(120)는 검출된 시간 간격(TI)이 제1 임계값(CR1)보다 큰지 판별한다. 예를 들어, 제1 임계값(CR1)은 도 5를 참조하여 설명된 임계 시간(TCR)에 대응할 수 있다.

검출된 시간 간격(TI)이 제1 임계값(CR1)보다 크지 않으면, S240 단계에서, 메모리 컨트롤러(120)는 선택된 메모리 블록의 빠른 순환 횟수(NOF)를 증가시킨다. 검출된 시간 간격(TI)이 제1 임계값(CR1)보다 크면, S250 단계에서, 메모리 컨트롤러(120)는 도 8에 도시된 방법에 따라 선택된 메모리 블록의 빠른 순환 횟수(NOF)를 관리한다.

이후에, S260 단계에서, 메모리 컨트롤러(120)는 선택된 메모리 블록의 소거 횟수(NOE)를 증가시킨다.

도 8은 선택된 메모리 블록의 현재 소거 및 이전 소거 사이의 시간 간격(TI)이 제1 임계값(CR1)보다 큰 때에 빠른 순환 횟수(NOF)가 관리되는 예를 보여준다. 도 1, 도 3, 도 4, 도 7 및 도 8을 참조하면, S310 단계에서, 메모리 컨트롤러(120)는 선택된 메모리 블록의 빠른 순환 횟수(NOF)가 '0'보다 큰지 판별한다. 선택된 메모리 블록의 빠른 순환 횟수(NOF)가 '0'보다 크지 않으면, 선택된 메모리 블록의 빠른 순환 횟수(NOF)는 별도로 관리되지 않는다.

S320 단계에서, 메모리 컨트롤러(120)는 선택된 메모리 블록의 시간 간격(TI)이 제2 임계값(CR2)보다 큰지 판별한다. 제2 임계값(CR2)은 제1 임계값(CR1)보다 클 수 있다. 예를 들어, 시간 간격(TI)은 메모리 셀들(MC)의 절연막들 또는 메모리 셀들(MC)의 주변의 절연막들에 포획된 전하들이 모두 복원되는 데에 필요한 시간일 수 있다. 예를 들어, 제2 임계값(CR2)은 미리 정해진 값 또는 선택된 메모리 블록의 빠른 소거 횟수(NOF)에 따라 결정되는 값일 수 있다. 예를 들어, 제2 임계값(CR2)은 선택된 메모리 블록의 빠른 소거 횟수(NOF)가 증가함에 따라 증가하는 값일 수 있다.

시간 간격(TI)이 제2 임계값(CR2)보다 크면, S330 단계에서, 메모리 컨트롤러(120)는 선택된 메모리 블록의 빠른 소거 횟수(NOF)를 리셋한다. 예를 들어, 선택된 메모리 블록의 빠른 소거 횟수(NOF)는 '0'으로 리셋될 수 있다. 이후에, 선택된 메모리 블록의 빠른 소거 횟수(NOF)의 관리는 종료된다. 시간 간격(TI)이 제2 임계값보다 크지 않으면, S340 단계가 수행된다.

S340 단계에서, 메모리 컨트롤러(120)는 선택된 메모리 블록의 시간 간격(TI)이 제3 임계값(CR3)보다 큰지 판별한다. 제3 임계값(CR3)은 제1 임계값(CR1)보다 크고 제2 임계값(CR2)보다 작을 수 있다. 제3 임계값(CR3)은 메모리 셀들(MC)의 절연막들 또는 메모리 셀들(MC)의 주변의 절연막들에 포획된 전하들이 부분적으로 복원되는 데에 필요한 시간일 수 있다. 예를 들어, 제3 임계값(CR3)은 미리 정해진 값 또는 선택된 메모리 블록의 빠른 소거 횟수(NOF)에 따라 결정되는 값일 수 있다. 예를 들어, 제3 임계값(CR3)은 선택된 메모리 블록의 빠른 소거 횟수(NOF)가 증가함에 따라 증가하는 값일 수 있다.

시간 간격(TI)이 제3 임계값(CR3)보다 크면, S350 단계에서, 메모리 컨트롤러(120)는 빠른 순환 횟수(NOF)를 감소시킨다. 이후에, 선택된 메모리 블록의 빠른 순환 횟수(NOF)의 관리는 종료될 수 있다. 시간 간격(TI)이 제3 임계값(CR3)보다 크지 않으면, 선택된 메모리 블록의 빠른 순환 횟수(NOF)의 관리는 종료될 수 있다.

도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 컨트롤러(120)는 각 메모리 블록의 소거 횟수(NOE)와 더불어 빠른 순환 횟수(NOF)를 더 관리하도록 구성된다. 예를 들어, 메모리 컨트롤러(120)는 각 메모리 블록의 빠른 순환 횟수(NOF)를 불휘발성 메모리(110)에 프로그램하여 관리할 수 있다. 메모리 컨트롤러(120)는 각 메모리 블록의 빠른 순환 횟수(NOF)를 각 메모리 블록의 스페어 메모리 셀들에 프로그램할 수 있다. 메모리 컨트롤러(120)는 각 메모리 블록의 빠른 순환 횟수(NOF)를 메타 정보를 저장하도록 지정된 메타 메모리 블록의 메타 메모리 셀들에 프로그램할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 각 메모리 블록의 빠른 순환 횟수(NOF)를 RAM (130)에 로드하여 관리할 수 있다. RAM (130)에 로드된 빠른 순환 횟수(NOF)는 주기적으로 또는 파워 오프 전에 불휘발성 메모리(110)로 플러시(flush)될 수 있다.

도 9는 소거가 수행되는 시간 간격을 계산하는 예(S220 단계)를 보여주는 순서도이다. 도 1, 도 3, 도 4 및 도 9를 참조하면, S410 단계에서, 메모리 컨트롤러(120)는 선택된 메모리 블록의 소거 시간 스탬프(ETS)를 읽을 수 있다. 예를 들어, 소거 시간 스탬프(ETS)는 선택된 메모리 블록이 이전에 소거된 시간을 가리킬 수 있다. 소거 시간 스탬프(ETS)는 선택된 메모리 블록이 이전에 소거될 때에 시간 계산기(128)에 의해 계산될 수 있다.

선택된 메모리 블록의 소거 시간 스탬프(ETS)는 선택된 메모리 블록의 스페어 메모리 셀들 또는 메타 메모리 블록의 메타 메모리 셀들에 프로그램되어 관리될 수 있다. 소거 시간 스탬프(ETS)는 RAM (130)에 로드되어 관리될 수 있다. 즉, 소거 시간 스탬프(ETS)는 선택된 메모리 블록의 스페어 메모리 셀들, 메타 메모리 블록의 메타 메모리 셀들, 또는 RAM (130)으로부터 읽어질 수 있다.

S420 단계에서, 시간 계산기(128)는 읽어진 소거 시간 스탬프(ETS) 및 현재 시간 사이의 시간 간격(TI)을 계산할 수 있다.

S430 단계에서, 메모리 컨트롤러(120)는 현재 시간을 선택된 메모리 블록의 새로운 소거 시간 스탬프(ETS)로서 프로그램할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 현재 시간을 선택된 메모리 블록의 새로운 소거 시간 스탬프(ETS)로서, 선택된 메모리 블록의 스페어 메모리 셀들, 메타 메모리 블록의 메타 메모리 셀들, 또는 RAM (130)에 프로그램할 수 있다.

도 10은 제1 내지 제8 메모리 블록들(BLK1~BLK8)의 소거 횟수들(NOE), 빠른 순환 횟수들(NOF), 소거 시간 스탬프(ETS), 그리고 마모 인덱스(WI)의 예를 보여준다. 도 1, 도 3, 도 4 및 도 10을 참조하면, 제1 내지 제6 메모리 블록들(BLK1~BLK6)에 콜드 데이터(CD)가 프로그램되어 있고, 제7 메모리 블록(BLK7)에 핫 데이터(HD)가 프로그램되어 있다. 제8 메모리 블록(BLK8)은 프리 블록(또는 무효 블록)일 수 있다.

메모리 컨트롤러(120)는 제1 내지 제8 메모리 블록들(BLK1~BLK8)의 소거 횟수들, 빠른 순환 횟수들(NOF), 소거 시간 스탬프들(ETS), 그리고 마모 인덱스(WI)를 관리할 수 있다. 마모 인덱스(WI)는 각 메모리 블록이 열화(또는 마도)된 정도를 가리킬 수 있다. 마모 인덱스(WI)는 소거 횟수(NOE) 및 빠른 순환 횟수(NOF)로부터 계산될 수 있다. 예를 들어, 메모리 컨트롤러(120)는 소거 횟수(NOE) 및 빠른 순환 횟수(NOF)의 가중 합을 마모 인덱스(WI)로 관리할 수 있다. 마모 인덱스(WI)가 높을수록, 메모리 블록(BLK)이 더 열화(또는 마모) 되었음을 가리킬 수 있다.

콜드 데이터(CD)를 저장하는 제1 내지 제6 메모리 블록들(BLK1~BLK6)의 소거 횟수(NOE), 빠른 순환 횟수(NOF), 그리고 마모 인덱스(WI)는 상대적으로 낮을 수 있다. 예를 들어, 제1 내지 제6 메모리 블록들(BLK1~BLK6)의 소거 횟수들(NOE)은 각각 '2', '3', '2', '1', '3', 그리고 '4'일 수 있다. 제1 내지 제6 메모리 블록들(BLK1~BLK6)의 빠른 순환 횟수들(NOF)은 '1'일 수 있다.

핫 데이터(HD)에 의해 빈번하게 갱신되는 제7 및 제8 메모리 블록들(BLK7, BLK8)의 소거 횟수들(NOE), 빠른 순환 횟수들(NOF), 그리고 마모 인덱스(WI)는 상대적으로 높을 수 있다. 예를 들어, 제7 및 제8 메모리 블록들(BLK7, BLK8)의 소거 횟수들은 각각 '10' 및 '9'일 수 있다. 제7 및 제8 메모리 블록들(BLK7, BLK8)의 빠른 순환 횟수들(NOF)은 각각 '6' 및 '5'일 수 있다.

제4 메모리 블록(BLK4)은 제1 마모 인덱스(WI1)를 가질 수 있다. 제3 메모리 블록(BLK3)은 제1 마모 인덱스(WI1)보다 높은 제2 마모 인덱스(WI2)를 가질 수 있다. 제1 메모리 블록(BLK1)은 제2 마모 인덱스(WI2)보다 높은 제3 마모 인덱스(WI3)를 가질 수 있다. 제2 메모리 블록(BLK2)은 제3 마모 인덱스(WI3)보다 높은 제4 마모 인덱스(WI4)를 가질 수 있다. 제5 메모리 블록(BLK5)은 제4 마모 인덱스(WI4)보다 높은 제5 마모 인덱스(WI5)를 가질 수 있다. 제6 메모리 블록(BLK6)은 제5 마모 인덱스(WI5)보다 높은 제6 마모 인덱스(WI6)를 가질 수 있다. 제8 메모리 블록(BLK8)은 제6 마모 인덱스(WI6)보다 높은 제7 마모 인덱스(WI7)를 가질 수 있다. 제7 메모리 블록(BLK7)은 제7 마모 인덱스(WI7)보다 높은 제8 마모 인덱스(WI8)를 가질 수 있다.

소거 시간 스탬프(ETS)는 제1 내지 제8 메모리 블록들(BLK1~BLK8)이 소거된 때의 시간 또는 제1 내지 제8 메모리 블록들(BLK1~BLK8)이 소거된 때로부터 경과한 시간을 가리킬 수 있다. 콜드 데이터(CD)를 저장하는 제1 내지 제6 메모리 블록들(BLK1~BLK6)은 상대적으로 오래된(또는 낮은) 소거 시간 스탬프(ETS)를 가질 수 있다. 핫 데이터(HD)를 저장하는 제7 및 제8 메모리 블록들(BLK7, BLK8)은 상대적으로 최신의(또는 높은) 소거 시간 스탬프(ETS)를 가질 수 있다.

제4 메모리 블록(BLK4)은 가장 오래된(또는 가장 낮은) 제1 소거 시간 스탬프(ETS1)를 가질 수 있다. 제3 메모리 블록(BLK3)은 제1 소거 시간 스탬프(ETS1)보다 최신의(또는 높은) 제2 소거 시간 스탬프(ETS3)를 가질 수 있다. 제1 메모리 블록(BLK1)은 제2 소거 시간 스탬프(ETS2)보다 최신의(또는 높은) 제3 소거 시간 스탬프(ETS3)를 가질 수 있다. 제2 메모리 블록(BLK2)은 제3 소거 시간 스탬프(ETS3)보다 최신의(또는 높은) 제4 소거 시간 스탬프(ETS4)를 가질 수 있다. 제5 메모리 블록(BLK5)은 제4 소거 시간 스탬프(ETS4)보다 최신의(또는 높은) 제5 소거 시간 스탬프(ETS5)를 가질 수 있다. 제6 메모리 블록(BLK6)은 제5 소거 시간 스탬프(ETS5)보다 최신의(또는 높은) 제6 소거 시간 스탬프(ETS6)를 가질 수 있다. 제8 메모리 블록(BLK8)은 제6 소거 시간 스탬프(ETS6)보다 최신의(또는 높은) 제7 소거 시간 스탬프(ETS7)를 가질 수 있다. 제7 메모리 블록(BLK7)은 제7 소거 시간 스탬프(ETS7)보다 최신의(또는 높은) 제8 소거 시간 스탬프(ETS8)를 가질 수 있다.

도 11은 본 발명의 실시 예에 따라 소거될 메모리 블록을 선택하는 방법의 제1 예(S130 단계)를 보여주는 순서도이다. 도 1, 도 3, 도 4, 도 10 및 도 11을 참조하면, S510 단계에서, 메모리 컨트롤러(120)는 메모리 블록들(BLK1~BLK8)의 마모 인덱스들(WI) 중에서 가장 높은 제8 마모 인덱스(WI8)와 가장 낮은 제1 마모 인덱스(WI1)를 비교할 수 있다.

S520 단계에서, 메모리 컨트롤러(120)는 가장 높은 제8 마모 인덱스(WI8)와 가장 낮은 제1 마모 인덱스(WI1) 사이의 차이가 제4 임계값보다 큰지 판별한다. 마모 인덱스들(WI8, WI1)의 차이가 제4 임계값(CR4)보다 크면, S530 단계에서, 메모리 컨트롤러(120)는 가장 높은 제8 마모 인덱스(WI8)를 갖는 제7 메모리 블록(BLK7)으로부터 제1 데이터(DATA_1)를 읽을 수 있다. 예를 들어, 메모리 컨트롤러(120)는 제7 메모리 블록(BLK7)의 모든 유효 데이터를 제1 데이터(DATA_1)로서 읽을 수 있다. 제1 데이터(DATA_1)는 RAM (130)에 저장될 수 있다.

또한, 메모리 컨트롤러(120)는 가장 낮은 제1 인덱스(WI1)를 갖는 제4 메모리 블록(BLK4)으로부터 제2 데이터(DATA_2)를 읽는다. 예를 들어, 메모리 컨트롤러(120)는 제4 메모리 블록(BLK4)의 모든 유효 데이터를 제2 데이터(DATA_2)로서 읽을 수 있다. 제2 데이터(DATA_2)는 RAM (130)에 저장될 수 있다.

S540 단계에서, 메모리 컨트롤러(120)는 가장 높은 제8 마모 인덱스(WI8)를 갖는 제7 메모리 블록(BLK7)을 소거한다.

S550 단계에서, 메모리 컨트롤러(120)는 제2 데이터(DATA_2)를 가장 높은 제8 마모 인덱스(WI8)를 갖는 제7 메모리 블록(BLK7)에 프로그램한다. 또한, 메모리 컨트롤러(120)는 제1 데이터(DATA_1)를 다른 메모리 블록에 프로그램한다. 예를 들어, 메모리 컨트롤러(120)는 가장 낮은 마모 인덱스(WI1)를 갖는 제4 메모리 블록(BLK4)을 소거하고, 제1 데이터(DATA_1)를 제4 메모리 블록(BLK4)에 프로그램할 수 있다. 메모리 컨트롤러(120)는 제1 데이터(DATA_1)를 데이터를 저장하지 않는 제8 메모리 블록(BLK8)에 프로그램할 수 있다.

S530 단계 내지 S550 단계는 스왑(SWAP) 동작을 형성할 수 있다. S530 단계 내지 S550 단계에서, 가장 낮은 제1 마모 인덱스(WI1)를 갖는 제4 메모리 블록(BLK4)의 제1 데이터(DATA_1), 즉 콜드 데이터가 가장 높은 제8 마모 인덱스(WI8)를 갖는 제7 메모리 블록(BLK7)에 프로그램된다. 제7 메모리 블록(BLK7)에 프로그램된 콜드 데이터는 갱신될 확률이 낮으므로, 제7 메모리 블록(BLK7)이 소거될 확률이 낮아진다. 따라서, 제7 메모리 블록(BLK7)의 빠른 순환 횟수(NOF)는 감소 또는 초기화될 수 있다.

즉, 메모리 컨트롤러(120)는 가장 높은 제8 마모 인덱스(WI8)와 가장 낮은 제1 마모 인덱스(WI1) 사이의 차이가 제4 임계값(CR4)보다 큰 경우, 가장 높은 제8 마모 인덱스(WI8)를 갖는 제7 메모리 블록(BLK7)을 소거 대상으로 선택할 수 있다.

도 12는 본 발명의 실시 예에 따라 소거될 메모리 블록을 선택하는 방법의 제2 예(S130 단계)를 보여주는 순서도이다. 도 1, 도 3, 도 4 및 도 12를 참조하면, S610 단계에서, 메모리 컨트롤러(120)는 마모 인덱스(WI)에 기반하여, 무효 메모리 블록들 중에서 소거될 메모리 블록을 선택한다. 예를 들어, 메모리 컨트롤러(120)는 무효 메모리 블록들 중에서 가장 낮은(또는 가장 높은) 마모 인덱스(WI)를 갖는 메모리 블록을 소거될 메모리 블록으로 선택할 수 있다.

S620 단계에서, 메모리 컨트롤러(120)는 선택된 메모리 블록을 소거할 수 있다.

예를 들어, 데이터를 프로그램할 새로운 메모리 블록이 요구될 때에, 도 12의 방법이 수행될 수 있다. 예를 들어, 프로그램될 데이터가 콜드 데이터(CD)인 경우, 메모리 컨트롤러(120)는 무효 메모리 블록들 중에서 가장 높은 마모 인덱스(WI)를 갖는 메모리 블록을 소거될 메모리 블록으로 선택할 수 있다. 프로그램될 데이터가 핫 데이터(HD)인 경우, 메모리 컨트롤러(120)는 무효 메모리 블록들 중에서 가장 낮은 마모 인덱스(WI)를 갖는 메모리 블록을 소거될 메모리 블록으로 선택할 수 있다.

예를 들어, 소거된 메모리 블록을 미리 준비하는 경우, 메모리 컨트롤러(120)는 무효 메모리 블록들 중에서 가장 낮은 마모 인덱스(WI)를 갖는 메모리 블록을 소거될 메모리 블록으로 선택할 수 있다.

예를 들어, 도 12의 방법에 따라 메모리 블록이 소거된 후에, 도 7을 참조하여 설명된 바와 같이 소거 횟수(NOE) 및 빠른 순환 횟수(NOF)가 관리될 수 있다.

도 13은 본 발명의 실시 예에 따라 빠른 순환 횟수(NOF)를 카운트하는 제2 예(S120 단계)를 보여주는 순서도이다. 도 1, 도 3, 도 4 및 도 13을 참조하면, S710 단계에서, 메모리 컨트롤러(120)는 선택된 메모리 블록을 프로그램한다.

S720 단계에서, 시간 계산기(128)는 선택된 메모리 블록의 이전 프로그램 및 현재 프로그램 사이의 시간 간격(TI)을 검출한다.

S730 단계에서, 메모리 컨트롤러(120)는 검출된 시간 간격(TI)이 제5 임계값(CR5)보다 큰지 판별한다. 예를 들어, 제5 임계값(CR5)은 도 5를 참조하여 설명된 임계 시간(TCR)에 대응할 수 있다.

검출된 시간 간격(TI)이 제5 임계값(CR5)보다 크지 않으면, S740 단계에서, 빠른 순환 횟수(NOF)가 증가된다. 검출된 시간 간격(TI)이 제5 임계값(CR5)보다 크면, S750 단계에서, 도 8에 도시된 방법에 따라 빠른 순환 횟수(NOF)가 관리된다.

도 7을 참조하여 설명된 방법에서, 빠른 순환 횟수(NOF)는 선택된 메모리 블록의 이전 소거와 현재 소거 사이의 시간 간격(TI)에 따라 관리된다. 반면, 도 13을 참조하여 설명된 방법에서, 빠른 순환 횟수(NOF)는 선택된 메모리 블록의 이전 프로그램과 현재 프로그램 사이의 시간 간격(TI)에 따라 관리될 수 있다.

도 7을 참조하여 설명된 것과 마찬가지로, 선택된 메모리 블록의 소거 횟수(NOE)는 선택된 메모리 블록이 소거될 때마다 증가될 수 있다.

도 14는 프로그램이 수행되는 시간 간격(TI)을 계산하는 예(S720 단계)를 보여주는 순서도이다. 도 1, 도 3, 도 4 및 도 14를 참조하면, S810 단계에서, 메모리 컨트롤러(120)는 선택된 메모리 블록의 프로그램 시간 스탬프(PTS)를 읽을 수 있다. 예를 들어, 프로그램 시간 스탬프(PTS)는 선택된 메모리 블록이 이전에 프로그램된 시간을 가리킬 수 있다. 프로그램 시간 스탬프(PTS)는 선택된 메모리 블록이 이전에 프로그램될 때에 시간 계산기(128)에 의해 계산될 수 있다.

선택된 메모리 블록의 프로그램 시간 스탬프(PTS)는 선택된 메모리 블록의 스페어 메모리 셀들 또는 메타 메모리 블록의 메타 메모리 셀들에 프로그램되어 관리될 수 있다. 프로그램 시간 스탬프(PTS)는 RAM (130)에 로드되어 관리될 수 있다. 즉, 프로그램 시간 스탬프(PTS)는 선택된 메모리 블록의 스페어 메모리 셀들, 메타 메모리 블록의 메타 메모리 셀들, 또는 RAM (130)으로부터 읽어질 수 있다.

S420 단계에서, 시간 계산기(128)는 읽어진 프로그램 시간 스탬프(PTS) 및 현재 시간 사이의 시간 간격(TI)을 계산할 수 있다.

S430 단계에서, 메모리 컨트롤러(120)는 현재 시간을 선택된 메모리 블록의 새로운 프로그램 시간 스탬프(PTS)로서 프로그램할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 현재 시간을 선택된 메모리 블록의 새로운 프로그램 시간 스탬프(PTS)로서, 선택된 메모리 블록의 스페어 메모리 셀들, 메타 메모리 블록의 메타 메모리 셀들, 또는 RAM (130)에 프로그램할 수 있다.

예시적으로, 선택된 메모리 블록의 프로그램 시간 스탬프(PTS)는, 선택된 메모리 블록의 특정한 워드 라인(WL)의 메모리 셀들(MC)이 프로그램될 때의 시간을 가리킬 수 있다. 예를 들어, 프로그램 시간 스탬프(PTS)는 선택된 메모리 블록의 첫 번째 워드 라인(WL1), 마지막 워드 라인(WL6), 또는 중간 워드 라인들(WL2~WL5) 중 하나의 워드 라인의 메모리 셀들이 프로그램될 때의 시간을 가리킬 수 있다. 예를 들어, 선택된 메모리 블록의 프로그램 시간 스탬프(PTS)는, 선택된 메모리 블록의 워드 라인들(WL1~WL6)의 메모리 셀들(MC1~MC6)이 프로그램된 때의 시간들의 평균값을 가리킬 수 있다.

도 15는 본 발명의 제2 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 도 1, 도 3, 도 4 및 도 15를 참조하면, S910 단계에서, 메모리 컨트롤러(120)는 불휘발성 메모리(110)의 각 메모리 블록의 빠른 순환 횟수(NOF, Number of Fast cycles)를 카운트한다. 빠른 순환 횟수(NOF)는, 각 메모리 블록이 프로그램된 후에 임계 시간 이내에 소거된 횟수를 가리킬 수 있다.

예를 들어, 도 9를 참조하여 설명된 바와 같이, 빠른 순환 횟수(NOF)는 각 메모리 블록의 현재 소거와 이전 소거 사이의 시간 간격에 따라 결정될 수 있다. 예를 들어, 도 14를 참조하여 설명된 바와 같이, 빠른 순환 횟수(NOF)는 각 메모리 블록의 현재 프로그램과 이전 프로그램 사이의 시간 간격에 따라 결정될 수 있다.

S920 단계에서, 메모리 컨트롤러(120)는 각 메모리 블록의 빠른 순환 횟수(NOF)에 기반하여, 소거될 메모리 블록을 선택할 수 있다.

도 2의 동작 방법과 비교하면, 메모리 컨트롤러(120)는 빠른 순환 횟수(NOF)만을 이용하여 소거될 메모리 블록을 선택할 수 있다.

예를 들어, 도 11을 참조하여 설명된 바와 같이, 메모리 컨트롤러(120)는 소거 횟수(NOE) 및 빠른 순환 횟수(NOF)에 따라 결정되는 마모 인덱스(WI)에 기반하여 스왑(SWAP)을 수행하는 대신, 빠른 순환 횟수(NOF)에 기반하여 스왑(SWAP)을 수행할 수 있다. 또한, 도 12를 참조하여 설명된 바와 같이, 메모리 컨트롤러(120)는 무효 메모리 블록들 중에서 가장 낮은 마모 인덱스를 갖는 메모리 블록을 소거 대상으로 선택하는 대신, 무효 메모리 블록들 중에서 가장 낮은 빠른 순환 횟수(NOF)를 갖는 메모리 블록을 소거 대상으로 선택할 수 있다.

도 16은 빠른 순환 횟수(NOF)에 기반하여 소거될 메모리 블록을 선택하는 제1 예(S920 단계)를 보여주는 순서도이다. 도 1, 도 3, 도 4 및 도 16을 참조하면, S1010 단계에서, 메모리 컨트롤러(120)는 선택된 메모리 블록(즉, 소거된 메모리 블록)의 빠른 순환 횟수(NOF)가 제6 임계값(CR6)보다 큰지 판별한다.

선택된 메모리 블록의 빠른 순환 횟수(NOF)가 제6 임계값(CR6)보다 크면, S1020 단계에서, 메모리 컨트롤러(120)는 선택된 메모리 블록에 더미 데이터를 프로그램한다. 예를 들어, 더미 데이터는 미리 정해진 패턴을 포함할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 메모리 셀들(MC)의 소거 상태의 문턱 전압 산포 범위보다 높은 문턱 전압을 갖도록, 메모리 셀들(MC)을 프로그램할 수 있다.

S1030 단계에서, 메모리 컨트롤러(120)는 선택된 메모리 블록이 프로그램된 후 치유 시간(TCU)이 경과할 때까지, 선택된 메모리 블록을 소거 금지할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 소거 금지된 메모리 블록을 제외한 나머지 메모리 블록들에 소거될 메모리 블록을 선택할 수 있다.

예시적으로, 치유 시간(TCU)은, 선택된 메모리 블록에서 빠른 순환의 영향이 치유되는 시간을 가리킬 수 있다. 치유 시간(TCU)은 미리 정해진 값 또는 선택된 메모리 블록의 빠른 순환 횟수(NOF)에 의해 결정되는 값일 수 있다. 선택된 메모리 블록의 빠른 순환 횟수(NOF)가 증가할수록, 치유 시간(TCU)은 증가할 수 있다.

도 16을 참조하여 설명된 바와 같이, 선택된 메모리 블록의 빠른 순환 횟수(NOF)가 제6 임계값(CR6)보다 커지면, 메모리 컨트롤러(120)는 선택된 메모리 블록을 더미 데이터로 프로그램하고, 선택된 메모리 블록이 치유될 때까지 소거 금지할 수 있다.

예시적으로, 도 16을 참조하여 설명된 동작 방법은, 도 7에 도시된 바와 같이 선택된 메모리 블록이 소거되고, 선택된 메모리 블록의 빠른 순환 사이클(NOF)이 관리된 후에 수행될 수 있다. 다른 예로서, 도 16을 참조하여 설명된 동작 방법은 메모리 컨트롤러(120)의 내부 정책에 의해 스케줄될 수 있다.

도 17은 빠른 순환 횟수(NOF)에 기반하여 소거될 메모리 블록을 선택하는 제2 예(S920 단계)를 보여주는 순서도이다. 도 1, 도 3, 도 4 및 도 17을 참조하면, S1110 단계에서, 메모리 컨트롤러(120)는 선택된 메모리 블록(즉, 소거된 메모리 블록)의 빠른 순환 횟수(NOF)가 제7 임계값(CR7)보다 큰지 판별한다.

선택된 메모리 블록의 빠른 순환 횟수(NOF)가 제7 임계값(CR7)보다 크면, S1120 단계에서, 메모리 컨트롤러(120)는 선택된 메모리 블록이 프로그램된 후에 치유 시간(TCU) 동안 소거 금지되도록 스케줄할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 소거 금지된 메모리 블록을 제외한 나머지 메모리 블록들에 소거될 메모리 블록을 선택할 수 있다.

예시적으로, 치유 시간(TCU)은, 선택된 메모리 블록에서 빠른 순환의 영향이 치유되는 시간을 가리킬 수 있다. 치유 시간(TCU)은 미리 정해진 값 또는 선택된 메모리 블록의 빠른 순환 횟수(NOF)에 의해 결정되는 값일 수 있다. 선택된 메모리 블록의 빠른 순환 횟수(NOF)가 증가할수록, 치유 시간(TCU)은 증가할 수 있다.

도 17을 참조하여 설명된 바와 같이, 선택된 메모리 블록의 빠른 순환 횟수(NOF)가 제7 임계값(CR7)보다 커지면, 메모리 컨트롤러(120)는 선택된 메모리 블록이 프로그램된 후에, 선택된 메모리 블록이 치유될 때까지 소거 금지할 수 있다.

예시적으로, 도 16을 참조하여 설명된 동작 방법은, 도 7에 도시된 바와 같이 선택된 메모리 블록이 소거되고, 선택된 메모리 블록의 빠른 순환 사이클(NOF)이 관리된 후에 수행될 수 있다. 다른 예로서, 도 16을 참조하여 설명된 동작 방법은 메모리 컨트롤러(120)의 내부 정책에 의해 스케줄될 수 있다.

도 18은 본 발명의 제3 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 도 1, 도 3, 도 4 및 도 18을 참조하면, S1210 단계에서, 메모리 컨트롤러(120)는 불휘발성 메모리(110)의 각 메모리 블록의 소거 횟수(NOE, Number of Erases)를 카운트한다.

S1220 단계에서, 메모리 컨트롤러(120)는 불휘발성 메모리(110)의 각 메모리 블록의 빠른 순환 횟수(NOF, Number of Fast cycles)를 카운트한다. 빠른 순환 횟수(NOF)는, 각 메모리 블록이 프로그램된 후에 임계 시간 이내에 소거된 횟수를 가리킬 수 있다.

S1230 단계에서, 메모리 컨트롤러(120)는 각 메모리 블록의 소거 횟수(NOE) 및 빠른 순환 횟수(NOF)에 기반하여, 프로그램될 메모리 블록을 선택할 수 있다.

도 2의 동작 방법과 비교하면, 도 18의 동작 방법에서, 메모리 컨트롤러(120)는 소거 횟수(NOE) 및 빠른 순환 횟수(NOF)에 기반하여 프로그램될 메모리 블록을 선택하도록 구성된다. 예를 들어, 도 11을 참조하여 설명된 바와 같이, 메모리 컨트롤러(120)는 소거 횟수(NOE) 및 빠른 순환 횟수(NOF)에 따라 결정되는 마모 인덱스(WI)에 기반하여 프로그램될 메모리 블록을 선택할 수 있다.

도 19는 소거 횟수(NOE) 및 빠른 순환 횟수(NOF)에 따라 프로그램될 메모리 블록을 선택하는 제1 예를 보여주는 순서도이다. 예시적으로, 도 7을 참조하여 설명된 바와 같이, 선택된 메모리 블록이 소거되고 선택된 메모리 블록의 소거 횟수(NOE) 및 빠른 순환 횟수(NOF)가 관리된 후의 동작이 도 19에 도시되어 있다.

도 1, 도 3, 도 4 및 도 19를 참조하면, S1310 단계에서, 메모리 컨트롤러(120)는 메모리 블록들(BLK1~BLK8)의 마모 인덱스들(WI) 중에서 가장 높은 마모 인덱스(WI_H)와 가장 낮은 마모 인덱스(WI_L)를 비교할 수 있다.

S1320 단계에서, 메모리 컨트롤러(120)는 가장 높은 제8 마모 인덱스(WI8)와 가장 낮은 제1 마모 인덱스(WI1) 사이의 차이가 제4 임계값보다 큰지 판별한다. 예시적으로, 선택된 메모리 블록(즉, 소거된 메모리 블록)의 마모 인덱스(WI)가 증가되어 가장 높은 마모 인덱스(WI_H)가 된 경우에, 가장 높은 마모 인덱스(WI_H)와 가장 낮은 마모 인덱스(WI_L)의 차이가 제8 임계값(CR8)보다 높아질 수 있다.

S1330 단계에서, 메모리 컨트롤러(120)는 가장 낮은 마모 인덱스(WI)를 갖는 메모리 블록으로부터 데이터를 읽는다.

S1340 단계에서, 메모리 컨트롤러(120)는 읽어진 데이터를 선택된 메모리 블록, 즉 가장 높은 마모 인덱스(WI)를 갖는 메모리 블록에 프로그램할 수 있다.

S1330 단계 및 S1340 단계는 카피(COPY) 동작을 형성할 수 있다. S1330 단계 및 S1340 단계에서, 가장 낮은 마모 인덱스(WI_L)를 갖는 메모리 블록의 데이터(DATA), 즉 콜드 데이터가 가장 높은 마모 인덱스(WI_H)를 갖는 선택된 메모리 블록에 프로그램된다. 선택된 메모리 블록에 프로그램된 콜드 데이터는 갱신될 확률이 낮으므로, 선택된 메모리 블록이 소거될 확률이 낮아진다. 따라서, 선택된 메모리 블록의 빠른 순환 횟수는 감소 또는 초기화될 수 있다.

즉, 메모리 컨트롤러(120)는 가장 높은 마모 인덱스(WI_H)와 가장 낮은 마모 인덱스(WI_L) 사이의 차이가 제8 임계값(CR8)보다 큰 경우, 가장 높은 마모 인덱스(WI_H)를 갖는 선택된 메모리 블록을 프로그램 대상으로 선택할 수 있다.

도 20은 소거 횟수(NOE) 및 빠른 순환 횟수(NOF)에 따라 프로그램될 메모리 블록을 선택하는 제2 예를 보여주는 순서도이다. 도 1, 도 3, 도 4 및 도 20을 참조하면, S1410 단계에서, 메모리 컨트롤러(120)는 마모 인덱스(WI)에 기반하여, 소거된 메모리 블록들 중에서 하나의 메모리 블록을 선택할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 소거된 메모리 블록들 중에서 가장 낮은(또는 가장 높은) 마모 인덱스(WI)를 갖는 메모리 블록을 프로그램될 메모리 블록으로 선택할 수 있다.

예를 들어, 프로그램될 데이터가 콜드 데이터(CD)인 경우, 메모리 컨트롤러(120)는 소거된 메모리 블록들 중에서 가장 높은 마모 인덱스(WI)를 갖는 메모리 블록을 프로그램될 메모리 블록으로 선택할 수 있다. 프로그램될 데이터가 핫 데이터(HD)인 경우, 메모리 컨트롤러(120)는 소거된 메모리 블록을 중에서 가장 낮은 마모 인덱스(WI)를 갖는 메모리 블록을 프로그램될 메모리 블록으로 선택할 수 있다.

S1420 단계에서, 메모리 컨트롤러(120)는 선택된 메모리 블록을 프로그램할 수 있다.

도 21은 본 발명의 제4 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 도 1, 도 3, 도 4 및 도 21을 참조하면, S1510 단계에서, 메모리 컨트롤러(120)는 불휘발성 메모리(110)의 각 메모리 블록의 빠른 순환 횟수(NOF, Number of Fast cycles)를 카운트한다. 빠른 순환 횟수(NOF)는, 각 메모리 블록이 프로그램된 후에 임계 시간 이내에 소거된 횟수를 가리킬 수 있다.

S1520 단계에서, 메모리 컨트롤러(120)는 각 메모리 블록의 빠른 순환 횟수(NOF)에 기반하여, 프로그램될 메모리 블록을 선택할 수 있다.

도 18의 동작 방법과 비교하면, 도 21의 동작 방법에서, 메모리 컨트롤러(120)는 빠른 순환 횟수(NOF)만을 이용하여 프로그램될 메모리 블록을 선택할 수 있다.

예를 들어, 도 19를 참조하여 설명된 바와 같이, 메모리 컨트롤러(120)는 소거 횟수(NOE) 및 빠른 순환 횟수(NOF)에 따라 결정되는 마모 인덱스(WI)에 기반하여 카피(COPY)를 수행하는 대신, 빠른 순환 횟수(NOF)에 기반하여 카피(COPY)를 수행할 수 있다. 또한, 도 20을 참조하여 설명된 바와 같이, 메모리 컨트롤러(120)는 무효 메모리 블록들 중에서 가장 낮은(또는 가장 높은) 마모 인덱스를 갖는 메모리 블록을 프로그램 대상으로 선택하는 대신, 무효 메모리 블록들 중에서 가장 낮은(또는 가장 높은) 빠른 순환 횟수(NOF)를 갖는 메모리 블록을 프로그램 대상으로 선택할 수 있다.

도 22는 본 발명의 실시 예에 따른 메모리 컨트롤러(120)를 보여주는 블록도이다. 도 22를 참조하면, 메모리 컨트롤러(120)는 버스(121), 프로세서(122), RAM (123), 에러 정정 블록(124), 호스트 인터페이스(125), 버퍼 컨트롤 회로(126), 그리고 메모리 인터페이스(127)를 포함한다.

버스(121)는 메모리 컨트롤러(120)의 구성 요소들 사이에 채널을 제공하도록 구성된다.

프로세서(122)는 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치와 통신할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 수신되는 제2 커맨드(CMD2) 또는 제2 어드레스(ADDR2)를 RAM (123)에 저장할 수 있다. 프로세서(122)는 RAM (123)에 저장된 제2 커맨드(CMD2) 또는 제2 어드레스(ADDR2)에 따라 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 생성하고, 생성된 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 메모리 인터페이스(127)를 통해 출력할 수 있다.

프로세서(122)는 호스트 인터페이스(125)를 통해 수신되는 제2 데이터(DATA2)를 버퍼 컨트롤 회로(126)를 통해 출력하거나 또는 RAM (123)에 저장할 수 있다. 프로세서(122)는 RAM (123)에 저장된 데이터 또는 버퍼 컨트롤 회로(126)를 통해 수신되는 데이터를 제1 데이터(DATA1)로서 메모리 인터페이스(127)를 통해 출력할 수 있다. 프로세서(122)는 메모리 인터페이스(127)를 통해 수신되는 제1 데이터(DATA1)를 RAM (123)에 저장하거나, 또는 버퍼 컨트롤 회로(126)를 통해 출력할 수 있다. 프로세서(122)는 RAM (123)에 저장된 데이터 또는 버퍼 컨트롤 회로(126)를 통해 수신되는 데이터를 제2 데이터(DATA2)로서 호스트 인터페이스(125)를 통해 출력하거나 또는 제1 데이터(DATA1)로서 메모리 인터페이스(127)를 통해 출력할 수 있다.

프로세서(122)는 본 발명의 실시 예에 따른 시간 계산기(128)를 포함할 수 있다. 시간 계산기(128)는 프로세서(122)에 의해 구동되는 소프트웨어 또는 프로세서(122)의 회로의 일부로 구성되는 하드웨어일 수 있다.

RAM (123)은 프로세서(122)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (123)은 프로세서(122)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (123)은 프로세서(122)에 의해 처리되는 데이터를 저장할 수 있다. RAM (123)은 SRAM (Static RAM)을 포함할 수 있다.

에러 정정 블록(124)은 에러 정정을 수행할 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)로 출력될 제1 데이터(DATA1) 또는 호스트 인터페이스(125)로부터 수신되는 제2 데이터(DATA2)에 기반하여, 에러 정정을 수행하기 위한 에러 정정 코드(예를 들어, 패리티)를 생성할 수 있다. 제1 데이터(DATA1) 및 패리티는 메모리 인터페이스(127)를 통해 출력될 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)를 통해 수신되는 제1 데이터(DATA1) 및 패리티를 이용하여, 수신된 제1 데이터(DATA1_)의 에러 정정을 수행할 수 있다. 예시적으로, 에러 정정 블록(124)은 메모리 인터페이스(127)의 구성 요소로서 메모리 인터페이스(127)에 포함될 수 있다.

호스트 인터페이스(125)는 프로세서(122)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 호스트 인터페이스(125)는 외부 호스트 장치로부터 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신하고, 외부 호스트 장치와 제2 데이터(DATA2)를 교환할 수 있다.

호스트 인터페이스(125)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 통신 방법들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.

버퍼 컨트롤 회로(126)는 프로세서(122)의 제어에 따라, RAM (130, 도 1 참조)을 제어하도록 구성된다. 버퍼 컨트롤 회로(126)는 RAM (130)에 데이터를 쓰고, RAM (130)으로부터 데이터를 읽을 수 있다.

메모리 인터페이스(127)는 프로세서(122)의 제어에 따라, 불휘발성 메모리(110, 도 1 참조)와 통신하도록 구성된다. 메모리 인터페이스(127)는 불휘발성 메모리(110)에 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 전송하고, 불휘발성 메모리(110)와 제1 데이터(DATA1) 및 제어 신호(CTRL)를 교환할 수 있다.

예시적으로, 스토리지 장치(100)에 RAM (130)이 제공되지 않을 수 있다. 즉, 스토리지 장치(100)는 메모리 컨트롤러(120) 및 불휘발성 메모리(110)의 외부에 별도의 메모리를 갖지 않을 수 있다. 이 때, 메모리 컨트롤러(120)에 버퍼 컨트롤 회로(126)가 제공되지 않을 수 있다. 그리고, RAM (130)의 기능은 메모리 컨트롤러(120)의 내부의 RAM (123)이 수행할 수 있다.

예시적으로, 프로세서(122)는 코드들을 이용하여 메모리 컨트롤러(120)를 제어할 수 있다. 프로세서(122)는 메모리 컨트롤러(120)의 내부에 제공되는 불휘발성 메모리(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(122)는 메모리 인터페이스(127)로부터 수신되는 코드들을 로드할 수 있다.

예시적으로, 메모리 컨트롤러(120)의 버스(121)는 제어 버스 및 데이터 버스로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(120) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(120) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(125), 버퍼 제어 회로(126), 에러 정정 블록(124) 및 메모리 인터페이스(127)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(125), 프로세서(122), 버퍼 제어 회로(126), RAM (123) 및 메모리 인터페이스(127)에 연결될 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

100; 스토리지 장치
110; 불휘발성 메모리
111; 메모리 셀 어레이
113; 어드레스 디코더 회로
115; 페이지 버퍼 회로
117; 데이터 입출력 회로
119; 제어 로직 회로
120; 메모리 컨트롤러
121; 버스
122; 프로세서
123; 랜덤 액세스 메모리
124; 에러 정정 블록
125; 호스트 인터페이스
126; 버퍼 컨트롤 회로
127; 메모리 인터페이스
128; 시간 계산기
130; 랜덤 액세스 메모리

Claims (20)

  1. 복수의 메모리 블록들을 포함하는 불휘발성 메모리 및 상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하는 스토리지 장치의 동작 방법에 있어서:
    상기 메모리 컨트롤러가 상기 복수의 메모리 블록들의 빠른 순환 횟수들을 카운트하는 단계; 그리고
    상기 메모리 컨트롤러가 상기 빠른 순환 횟수들에 기반하여 상기 복수의 메모리 블록들 중 소거될 메모리 블록을 선택하는 단계를 포함하고,
    상기 빠른 순환 횟수들은, 상기 복수의 메모리 블록들 각각에서 데이터가 기입된 후 소거될 때까지의 시간이 임계값보다 작은 때의 횟수를 가리키는 동작 방법.
  2. 제1 항에 있어서,
    상기 빠른 순환 횟수들을 카운트하는 단계는,
    상기 복수의 메모리 블록들 중에서 선택된 메모리 블록을 소거하는 단계;
    상기 선택된 메모리 블록의 상기 소거하는 단계와 상기 선택된 메모리 블록의 이전 소거 사이의 시간 간격을 검출하는 단계; 그리고
    상기 검출된 시간 간격이 제1 임계값 이하이면, 상기 선택된 메모리 블록의 빠른 순환 횟수를 증가시키는 단계를 포함하는 동작 방법.
  3. 제2 항에 있어서,
    상기 빠른 순환 횟수들을 카운트하는 단계는,
    상기 검출된 시간 간격에 제2 임계값보다 크면, 상기 선택된 메모리 블록의 상기 빠른 순환 횟수를 리셋하는 단계를 더 포함하고,
    상기 제2 임계값은 상기 제1 임계값보다 큰 동작 방법.
  4. 제2 항에 있어서,
    상기 빠른 순환 횟수들을 카운트하는 단계는,
    상기 검출된 시간 간격에 제3 임계값보다 크면, 상기 선택된 메모리 블록의 상기 빠른 순환 횟수를 감소시키는 단계를 더 포함하고,
    상기 제3 임계값은 상기 제1 임계값보다 큰 동작 방법.
  5. 제2 항에 있어서,
    상기 시간 간격을 검출하는 단계는,
    상기 선택된 메모리 블록의 소거 시간 스탬프를 읽는 단계; 그리고
    상기 소거 시간 스탬프와 상기 소거하는 단계의 시간 사이의 차이를 상기 시간 간격으로 계산하는 단계를 포함하는 동작 방법.
  6. 제5 항에 있어서,
    상기 시간 간격을 검출하는 단계는,
    상기 소거하는 단계의 시간을 상기 선택된 메모리 블록의 새로운 소거 시간 스탬프로 프로그램하는 단계를 더 포함하는 동작 방법.
  7. 제1 항에 있어서,
    상기 빠른 순환 횟수들을 카운트하는 단계는,
    상기 복수의 메모리 블록들 중에서 선택된 메모리 블록을 프로그램하는 단계;
    상기 선택된 메모리 블록의 상기 프로그램하는 단계와 상기 선택된 메모리 블록의 이전 프로그램 사이의 시간 간격을 검출하는 단계; 그리고
    상기 검출된 시간 간격이 제1 임계값 이하이면, 상기 선택된 메모리 블록의 빠른 순환 횟수를 증가시키는 단계를 포함하는 동작 방법.
  8. 제7 항에 있어서,
    상기 시간 간격을 검출하는 단계는,
    상기 선택된 메모리 블록의 프로그램 시간 스탬프를 읽는 단계;
    상기 프로그램 시간 스탬프와 상기 프로그램하는 단계의 시간 사이의 차이를 상기 시간 간격으로 계산하는 단계; 그리고
    상기 프로그램하는 단계의 시간을 상기 선택된 메모리 블록의 새로운 프로그램 타임 스탬프로 프로그램하는 단계를 포함하는 동작 방법.
  9. 제8 항에 있어서,
    상기 프로그램 타임 스탬프는,
    상기 선택된 메모리 블록의 첫 번째 워드 라인에 연결된 메모리 셀들이 프로그램된 시간을 가리키는 동작 방법.
  10. 제8 항에 있어서,
    상기 프로그램 타임 스탬프는,
    상기 선택된 메모리 블록의 마지막 워드 라인에 연결된 메모리 셀들이 프로그램된 시간을 가리키는 동작 방법.
  11. 제8 항에 있어서,
    상기 프로그램 타임 스탬프는,
    상기 선택된 메모리 블록의 워드 라인들에 연결된 메모리 셀들이 프로그램된 시간들의 평균 시간을 가리키는 동작 방법.
  12. 제1 항에 있어서,
    상기 복수의 메모리 블록들의 상기 빠른 순환 횟수들 및 소거 횟수들에 기반하여, 상기 복수의 메모리 블록들의 마모 인덱스들을 계산하는 단계를 더 포함하는 동작 방법.
  13. 제12 항에 있어서,
    상기 복수의 메모리 블록들 중 상기 소거될 메모리 블록을 선택하는 단계는,
    상기 복수의 메모리 블록들의 상기 마모 인덱스들 중에서 가장 높은 마모 인덱스와 가장 낮은 마모 인덱스 사이의 차이가 제4 임계값보다 클 때, 상기 가장 높은 마모 인덱스를 갖는 제1 메모리 블록을 상기 소거될 메모리 블록으로 선택하는 단계를 포함하는 동작 방법.
  14. 제13 항에 있어서,
    상기 가장 높은 마모 인덱스를 갖는 제1 메모리 블록으로부터 제1 데이터를 읽는 단계;
    상기 가장 낮은 마모 인덱스를 갖는 제2 메모리 블록으로부터 제2 데이터를 읽는 단계;
    상기 제1 메모리 블록을 소거하는 단계;
    상기 제2 데이터를 상기 소거된 제1 메모리 블록에 프로그램하는 단계; 그리고
    상기 제1 데이터를 상기 제1 메모리 블록이 아닌 다른 메모리 블록에 프로그램하는 단계를 더 포함하는 동작 방법.
  15. 제12 항에 있어서,
    상기 복수의 메모리 블록들 중 상기 소거될 메모리 블록을 선택하는 단계는,
    무효 메모리 블록들 중에서 가장 낮은 마모 인덱스를 갖는 메모리 블록을 상기 소거될 메모리 블록으로 선택하는 단계를 포함하는 동작 방법.
  16. 제1 항에 있어서,
    상기 복수의 메모리 블록들 중 상기 소거될 메모리 블록을 선택하는 단계는,
    선택된 메모리 블록의 빠른 순환 횟수가 제6 임계값보다 클 때, 상기 선택된 메모리 블록에 데이터를 프로그램하는 단계; 그리고
    미리 정해진 시간이 경과할 때까지, 상기 복수의 메모리 블록들 중에서 상기 선택된 메모리 블록을 제외한 나머지 메모리 블록들에서 상기 소거될 메모리 블록을 선택하는 단계를 포함하는 동작 방법.
  17. 복수의 메모리 블록들을 포함하는 불휘발성 메모리 및 상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하는 스토리지 장치의 동작 방법에 있어서:
    상기 메모리 컨트롤러가 상기 복수의 메모리 블록들의 빠른 순환 횟수들을 카운트하는 단계; 그리고
    상기 메모리 컨트롤러가 상기 빠른 순환 횟수들에 기반하여 상기 복수의 메모리 블록들 중 프로그램될 메모리 블록을 선택하는 단계를 포함하고,
    상기 빠른 순환 횟수들은, 상기 복수의 메모리 블록들 각각에서 데이터가 기입된 후 소거될 때까지의 시간이 임계값보다 작은 때의 횟수를 가리키는 동작 방법.
  18. 제17 항에 있어서,
    상기 복수의 메모리 블록들의 상기 빠른 순환 횟수들 및 소거 횟수들에 기반하여, 상기 복수의 메모리 블록들의 마모 인덱스들을 계산하는 단계를 더 포함하고,
    상기 복수의 메모리 블록들 중 상기 프로그램될 메모리 블록을 선택하는 단계는,
    상기 복수의 메모리 블록들의 상기 마모 인덱스들 중에서 가장 높은 마모 인덱스와 가장 낮은 마모 인덱스 사이의 차이가 임계값보다 클 때, 상기 가장 높은 마모 인덱스를 갖는 제1 메모리 블록을 상기 프로그램될 메모리 블록으로 선택하는 단계를 포함하는 동작 방법.
  19. 제18 항에 있어서,
    상기 가장 낮은 마모 인덱스를 갖는 제2 메모리 블록으로부터 데이터를 읽는 단계; 그리고
    상기 읽어진 데이터를 상기 제1 메모리 블록에 프로그램하는 단계를 더 포함하는 동작 방법.
  20. 복수의 메모리 블록들을 포함하는 불휘발성 메모리; 그리고
    상기 복수의 메모리 블록들의 소거 카운트들 및 빠른 순환 횟수들을 카운트하고, 상기 소거 카운트들 및 상기 빠른 순환 횟수들에 기반하여 상기 복수의 메모리 블록들을 관리하도록 구성되는 메모리 컨트롤러를 포함하고,
    상기 빠른 순환 횟수들은, 상기 복수의 메모리 블록들 각각에서 데이터가 기입된 후 소거될 때까지의 시간이 임계값보다 작은 때의 횟수를 가리키는 스토리지 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9837167B2 (en) 2015-08-24 2017-12-05 Samsung Electronics Co., Ltd. Method for operating storage device changing operation condition depending on data reliability
US10127984B2 (en) 2015-08-24 2018-11-13 Samsung Electronics Co., Ltd. Method for operating storage device determining wordlines for writing user data depending on reuse period

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6421042B2 (ja) * 2015-01-16 2018-11-07 ルネサスエレクトロニクス株式会社 情報処理装置
KR20170027927A (ko) * 2015-09-02 2017-03-13 삼성전자주식회사 재사용 주기에 따라 마모도를 관리하는 저장 장치의 동작 방법
KR20180004874A (ko) * 2016-07-04 2018-01-15 삼성전자주식회사 불휘발성 메모리 시스템의 동작 방법 및 불휘발성 메모리 장치의 동작 방법
CN107256197B (zh) * 2017-05-18 2019-02-01 深圳市晟碟半导体有限公司 一种数据存储方法、存储装置及智能终端

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6694460B2 (en) 1997-09-11 2004-02-17 Renesas Technology Corporation Semiconductor memory device having deterioration determining function
US6000006A (en) * 1997-08-25 1999-12-07 Bit Microsystems, Inc. Unified re-map and cache-index table with dual write-counters for wear-leveling of non-volatile flash RAM mass storage
US7082490B2 (en) * 2003-10-20 2006-07-25 Atmel Corporation Method and system for enhancing the endurance of memory cells
US7441067B2 (en) * 2004-11-15 2008-10-21 Sandisk Corporation Cyclic flash memory wear leveling
JP2007193867A (ja) 2006-01-17 2007-08-02 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びその書き換え方法
US7451264B2 (en) * 2006-04-13 2008-11-11 Sandisk Corporation Cycle count storage methods
US8344475B2 (en) * 2006-11-29 2013-01-01 Rambus Inc. Integrated circuit heating to effect in-situ annealing
KR100881669B1 (ko) 2006-12-18 2009-02-06 삼성전자주식회사 비휘발성 데이터 저장장치의 정적 데이터 영역 검출 방법,마모도 평준화 방법 및 데이터 유닛 병합 방법과 그 장치
JP2009009279A (ja) 2007-06-27 2009-01-15 Panasonic Corp メモリコントローラ、不揮発性記憶モジュール、及び不揮発性記憶システム
JP5164506B2 (ja) 2007-10-02 2013-03-21 三菱電機株式会社 フラッシュメモリ管理装置及びフラッシュメモリ管理方法及びプログラム
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR20100013485A (ko) 2008-07-31 2010-02-10 삼성전자주식회사 메모리 장치 및 웨어 레벨링 방법
JP2010205167A (ja) 2009-03-05 2010-09-16 Nec Corp 不揮発性メモリ、その制御方法及びプログラム
JP2011070346A (ja) 2009-09-25 2011-04-07 Toshiba Corp メモリシステム
US8254172B1 (en) 2009-09-30 2012-08-28 Western Digital Technologies, Inc. Wear leveling non-volatile semiconductor memory based on erase times and program times
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
CN102201259A (zh) 2010-03-24 2011-09-28 建兴电子科技股份有限公司 非易失性存储器的平均抹写方法
JP5612508B2 (ja) 2010-03-25 2014-10-22 パナソニック株式会社 不揮発性メモリコントローラ及び不揮発性記憶装置
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
JP2012212312A (ja) 2011-03-31 2012-11-01 Pioneer Electronic Corp メモリ制御装置及びメモリ制御方法
US20120317337A1 (en) 2011-06-09 2012-12-13 Microsoft Corporation Managing data placement on flash-based storage by use
US8760922B2 (en) * 2012-04-10 2014-06-24 Sandisk Technologies Inc. System and method for micro-tiering in non-volatile memory

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9837167B2 (en) 2015-08-24 2017-12-05 Samsung Electronics Co., Ltd. Method for operating storage device changing operation condition depending on data reliability
US10127984B2 (en) 2015-08-24 2018-11-13 Samsung Electronics Co., Ltd. Method for operating storage device determining wordlines for writing user data depending on reuse period

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Publication number Publication date
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