KR20200030244A - 메모리 시스템에서의 블록 상태를 관리하는 방법 및 장치 - Google Patents

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Abstract

본 발명은 데이터를 저장하는 복수의 블록을 포함하는 비휘발성 메모리 저장장치, 및 기 설정된 블록 내 모든 데이터를 소거하는 소거 동작을 복수의 단위 소거 동작으로 수행하며, 소거 동작에 따른 소거 카운트를 복수의 단위 소거 동작을 통해 모든 데이터의 소거된 시점에 따라 가변적으로 증가시키는 컨트롤러를 포함하는 메모리 시스템을 제공할 수 있다.

Description

메모리 시스템에서의 블록 상태를 관리하는 방법 및 장치{APPARATUS AND METHOD FOR MANAGING BLOCK STATUS IN MEMORY SYSTEM}
본 발명은 메모리 시스템에 관한 것으로, 보다 구체적으로는 비휘발성 메모리 장치에 포함된 메모리 블록에 삭제 카운트를 결정하고, 관리하는 방법 및 장치에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
비휘발성 메모리 장치를 이용한 데이터 저장 장치는 하드 디스크와 달리 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예들은, 메모리 시스템의 복잡도 및 성능 저하를 최소화하며, 메모리 장치의 사용 효율을 최대화하여, 메모리 장치로 데이터를 신속하게 안정적으로 처리할 수 있는 메모리 시스템, 데이터 처리 시스템, 및 그것의 동작 방법을 제공한다.
또한, 본 발명은 메모리 장치 내 복수의 블록에 대해 블록의 데이터를 삭제한 후 증가되는 삭제 카운트를 단위 소거 동작의 수 혹은 삭제에 소요된 시간 등을 근거로 가변적으로 결정함으로써, 각 블록의 상태(예, 수명)을 보다 정확히 측정, 관리, 유지할 수 있는 방법 및 장치를 제공할 수 있다.
또한, 본 발명은 대용량의 메모리 장치 내 데이터를 저장하는 복수의 블록에 상태를 보다 정확히 인지하고 확인할 수 있는 삭제 카운트를 웨어 레벨링 혹은 가비지 컬렉션 등에 적용시켜 메모리 장치의 효율성과 안정성을 향상시킬 수 있는 방법 및 장치를 제공할 수 있다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명은 메모리 시스템, 데이터 처리 시스템, 및 그것의 동작 방법 및 동작을 확인하는 방법을 제공한다.
본 발명의 실시 예들에 따른 메모리 시스템은 데이터를 저장하는 복수의 블록을 포함하는 비휘발성 메모리 저장장치; 및 기 설정된 블록 내 모든 데이터를 소거하는 소거 동작을 복수의 단위 소거 동작으로 수행하며, 상기 소거 동작에 따른 소거 카운트를 상기 복수의 단위 소거 동작을 통해 상기 모든 데이터의 소거된 시점에 따라 가변적으로 증가시키는 컨트롤러를 포함할 수 있다.
또한, 상기 단위 소거 동작은 상기 소거 명령에 대응하여 생성된 복수의 소거 펄스에 대응하고, 상기 컨트롤러는 소거 펄스에 대응하여 상기 기 설정된 블록 내 데이터를 소거할 수 있다.
또한, 상기 컨트롤러는 최초 단위 소거 동작이 시작되는 시점에서 상기 모든 데이터의 소거된 시점까지의 상기 단위 소거 동작 개수에 따라 상기 소거 카운트를 가변적으로 증가시킬 수 있다.
또한, 상기 컨트롤러는 상기 단위 소거 동작의 개수가 기 설정된 범위의 단위 소거 동작의 개수와 같은 경우 실수 x, 작은 경우 실수 x보다 작은 값, 큰 경우 실수 x보다 큰 값을 상기 소거 카운트에 증가시킬 수 있다.
또한, 상기 컨트롤러는 최초 단위 소거 동작이 시작되는 시점에서 상기 모든 데이터의 소거된 시점까지의 시간에 따라 상기 소거 카운트를 가변적으로 증가시킬 수 있다.
또한, 상기 컨트롤러는 상기 시간이 기 설정된 범위의 시간과 같을 경우 실수 y, 작은 경우 실수 y보다 작은 값, 큰 경우 실수 y보다 큰 값을 소거 카운트에 증가시킬 수 있다.
또한, 상기 컨트롤러는 상기 단위 소거 동작 이후 소거 결과를 확인하여 상기 데이터의 소거 여부를 판단할 수 있다.
또한, 상기 컨트롤러는 상기 단위 소거 동작을 수행하기 전 상기 모든 데이터가 소거된 경우에는 상기 소거 카운트를 증가시키지 않을 수 있다.
또한, 상기 컨트롤러는 상기 소거 명령에 대응하여 상기 단위 소거 동작 수행되지 않는 경우에는 상기 소거 카운트를 증가시키지 않을 수 있다.
또한, 상기 컨트롤러는 상기 소거 카운트가 낮은 프리 블록을 우선 사용할 수 있다.
본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 제어하기 위한 컨트롤러는 기 설정된 블록 내 모든 데이터를 소거하는 소거 동작을 복수의 단위 소거 동작으로 수행하며, 상기 소거 동작에 따른 소거 카운트를 상기 복수의 단위 소거 동작으로 상기 모든 데이터의 소거된 시점에 따라 가변적으로 증가시키는 소거 동작 제어부; 및 데이터 프로그램을 위해 상기 소거 카운트가 낮은 프리 블록을 우선하여 사용하는 프로그램 동작 제어부를 포함할 수 있다.
본 발명의 다른 실시예에 따른 메모리 시스템 제어 방법은 비휘발성 메모리 저장장치의 기 설정된 블록 내 모든 데이터를 소거하는 소거 동작을 복수의 단위 소거 동작으로 구분하여 수행하는 소거 동작 단계; 상기 단위 소거 동작 이후 상기 모든 데이터의 소거 여부를 확인하는 소거 확인 단계; 및 상기 단위 소거 동작을 통해 상기 모든 데이터의 소거된 시점에 따라 상기 소거 동작에 따른 소거 카운트를 가변적으로 증가시키는 소거 카운트 갱신 단계를 포함할 수 있다.
또한, 상기 소거 동작 단계는 상기 단위 소거 동작이 상기 소거 명령에 대응하여 생성된 복수의 소거 펄스에 대응하여, 상기 기 설정된 블록 내 데이터를 소거하는 단계를 포함할 수 있다.
또한, 상기 소거 카운트 갱신 단계는 최초 단위 소거 동작이 시작되는 시점에서 상기 모든 데이터의 소거된 시점까지의 상기 단위 소거 동작 개수에 따라 상기 소거 카운트를 가변적으로 증가시키는 단계를 포함할 수 있다.
또한, 상기 소거 카운트 갱신 단계는 상기 단위 소거 동작의 개수가 기 설정된 범위의 단위 소거 동작의 개수와 같은 경우 실수 x, 작은 경우 실수 x보다 작은 값, 큰 경우 실수 x보다 큰 값을 상기 소거 카운트에 증가시킬 수 있다.
또한, 상기 소거 카운트 갱신 단계는 최초 단위 소거 동작이 시작되는 시점에서 상기 모든 데이터의 소거된 시점까지의 시간에 따라 상기 소거 카운트를 가변적으로 증가시키는 단계를 포함할 수 있다.
또한, 상기 소거 카운트 갱신 단계에 있어서, 상기 시간이 기 설정된 범위의 시간과 같을 경우 실수 y, 작은 경우 실수 y보다 작은 값, 큰 경우 실수 y보다 큰 값을 소거 카운트에 증가시킬 수 있다.
또한, 상기 소거 카운트 갱신 단계는 상기 단위 소거 동작을 수행하기 전 상기 모든 데이터가 소거된 경우에는 상기 소거 카운트를 증가시키지 않는 단계를 포함할 수 있다.
또한, 상기 소거 카운트 갱신 단계는 상기 소거 명령에 대응하여 상기 단위 소거 동작 수행되지 않는 경우에는 상기 소거 카운트를 증가시키지 않는 단계를 포함할 수 있다.
또한, 상기 소거 카운트가 낮은 프리 블록을 우선 사용될 수 있다.
상기 본 발명의 양태들은 본 발명의 바람직한 실시예들 중 일부에 불과하며, 본원 발명의 기술적 특징들이 반영된 다양한 실시예들이 당해 기술분야의 통상적인 지식을 가진 자에 의해 이하 상술할 본 발명의 상세한 설명을 기반으로 도출되고 이해될 수 있다.
본 발명에 따른 장치에 대한 효과에 대해 설명하면 다음과 같다.
본 발명의 실시 예들에 따른, 메모리 시스템, 데이터 처리 시스템, 및 그것의 동작 방법 및 동작을 확인하는 방법은 삭제 동작 혹은 소거 동작이 수행된 후 증가되는 삭제 카운트를 각 블록의 상태에 대응하여 가변적으로 결정함으로써, 메모리 시스템의 동작 안전성을 높일 수 있는 장점이 있다.
또한, 본 발명은 제조 과정, 데이터의 유형 등에 따라 서로 다른 특성을 가질 수 있는 복수의 블록을 포함하는 대용량의 데이터를 저장할 수 있는 메모리 시스템에서 복수의 블록 각각의 상태에 따라 삭제 카운트를 관리할 수 있어, 웨어 레벨링, 가비지 컬렉션 등의 동작을 보다 효율적으로 수행할 수 있고 메모리 시스템의 신뢰성을 높일 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 설명한다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 설명한다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템 내 컨트롤러를 설명한다.
도 4 내지 도 5는 본 발명의 실시 예에 따른 메모리 시스템에서 복수의 커맨드들에 해당하는 복수의 커맨드 동작들을 수행할 경우의 일 예를 개략적으로 설명한다.
도 6은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명한다.
도 7은 본 발명의 다른 실시예에 따른 소거 동작의 예를 설명한다.
도 8은 본 발명의 다른 실시예에 따른 소거 동작의 다른 예를 설명한다.
도 9는 본 발명의 다른 실시예에 따른 블록의 소거 카운트 변화의 예를 설명한다.
도 10은 본 발명의 일 실시예에 따른 블록의 정보를 가진 리스트의 예를 설명한다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법을 설명하는 흐름도이다.
도 12a 및 도 12b는 본 발명의 일 실시예에 따른 소거 동작 과정 및 소거 카운트 갱신 과정을 나타내는 흐름도이다.
도 13은 본 발명의 일 실시예에 따른 소거 동작 과정을 나타내는 흐름도이다.
도 14는 본 발명의 일 실시예에 따른 프리센싱이 추가된 소거 동작 과정 및 소거 카운트 갱신 과정을 나타내는 흐름도이다.
도 15는 본 발명의 일 실시예에 따른 프리 블록을 선정하는 과정을 나타내는 흐름도이다.
도 16은 본 발명의 일 실시예에 따른 소거 동작이 완료되었는지 확인하는 펄스의 예를 설명한다.
도 17은 본 발명의 일 실시예에 따른 복수의 단위 소거 동작의 예를 설명한다.
도 18 내지 도 26은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 설명한다.
도시된 바와 같이, 메모리 시스템(1002)은 컨트롤러(1004) 및 비휘발성 메모리 저장장치(1006)를 포함할 수 있다. 컨트롤러(1004)는 비휘발성 메모리 저장장치(1006) 내 블록의 소거 카운트(Erase Count, E.C)가 낮은 순서대로 프리 블록이 정렬된 우선순위 블록 리스트(1040)를 생성할 수 있다. 또한 컨트롤러(1004)는 컨트롤러(1004) 내에 데이터를 저장할 수 있는 공간에 우선순위 블록 리스트(1040)를 저장할 수 있다. 예를 들어 우선순위 블록 리스트(1040)는 컨트롤러(1004) 내 메모리에 생성 및 저장될 수 있다.
도 1을 참조하면, 비휘발성 메모리 저장장치(1006)는 데이터를 저장할 수 있는 복수의 블록(BLK1, BLK2, BLK3, BLK4, BLK5, …)을 포함하고, 각각의 블록에 대응하는 소거 카운트가 존재한다. 예를 들면, 제1블록(BLK1)은 소거 카운트가 37.4이고, 제2블록(BLK2)은 소거 카운트가 49.7이고, 제3블록(BLK3)은 소거 카운트가 15.2이고, 제4블록(BLK4)은 소거 카운트가 7.1이고, 제5블록(BLK5)은 소거 카운트가 10.3이다. 소거 카운트는 해당 블록 내에 저장될 수도 있고 또는 별도의 특정 블록 내에 저장될 수도 있다.
여기서, 복수의 블록(BLK1, BLK2, BLK3, BLK4, BLK5, …)에 대한 소거 카운트는 해당 블록에 대한 소거 동작의 횟수와 정비례하지 않을 수 있다. 예를 들면, 제1블록(BLK1)에서 소거 동작이 10번 수행되고 제2블록(BLK2)에서 소거 동작이 8번 수행되었다고 가정하면, 제1블록(BLK1)에 대한 소거 카운트가 제2블록(BLK2)에 대한 소거 카운트보다 크지 않을 수 있다. 종래의 경우, 어떤 블록에서 소거 동작이 1회 수행되면, 동일한 값만큼 소거 카운트가 증가할 수 있었다. 하지만, 본 발명의 실시예에서는 어떤 블록에서 한번의 소거 동작이 수행될 때마다, 소거 카운트의 증가폭이 다를 수 있다.
컨트롤러(1004)는 비휘발성 메모리 저장장치(1006) 내 기 설정된 범위의 프리 블록에 대한 소거 카운트를 액세스 하여, 컨트롤러 내 데이터를 저장할 수 있는 공간에 우선순위 블록 리스트(1040)를 생성 및 저장할 수 있다. 우선순위 블록 리스트(1040)는 소거 카운트가 낮은 순서대로 프리 블록을 나열할 수 있다.
본 발명의 일 실시예에서, 비휘발성 메모리 저장장치(1006) 내 도시된 제1블록(BLK1), 제2블록(BLK2), 제3블록(BLK3), 제4블록(BLK4) 및 제5블록(BLK5)을 프리 블록으로 가정할 수 있다. 도시되지 않은 블록에 대해서는 프리 블록이 아니거나 또는 소거 카운트가 50 이상인 블록으로 가정할 수 있다. 컨트롤러(1004)는 비휘발성 메모리 저장장치(1006) 내 프리 블록에 대한 소거 카운트를 액세스 할 수 있고, 액세스 된 소거 카운트를 이용하여 도 1의 우선순위 블록 리스트(1040)와 같이 소거 카운트가 낮은 순서대로 나열할 수 있다. 그 결과 제4블록(BLK4), 제5블록(BLK5), 제3블록(BLK3), 제1블록(BLK1), 제2블록(BLK2) 순으로 나열될 수 있다. 각각의 블록의 소거 카운트는 7.1, 10.3, 15.2, 37.4, 49.7이다. 생성된 우선순위 블록 리스트(1040)는 컨트롤러 내 데이터를 저장할 수 있는 공간에 저장된다. 호스트로부터 전달된 프로그램(program) 혹은 라이트(write) 명령 등에 대응하여, 컨트롤러(1004)가 프리 블록을 선택할 때, 우선순위 블록 리스트(1040)를 프리 블록 선정에 이용할 수 있다.
예를 들어, 호스트로부터 전달된 대용량 데이터를 저장해야 하는 경우 혹은 웨어 레벨링 또는 가비지 컬렉션 등의 동작을 위해 데이터를 이동시키는 경우 등에서 프리 블록은 우선 사용될 수 있다. 이 때, 컨트롤러(1004)는 우선순위 블록 리스트(1040)에 나열된 순으로 프리 블록을 우선적으로 선택하여 사용할 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 설명한다.
도 2를 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix) 등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은, 사용자들에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(102)는, 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다, 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 보다 개선될 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정하며, ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성하며, 패리티 비트가 부가된 데이터는, 메모리 장치(150)에 저장될 수 있다. 그리고, ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
여기서, ECC 유닛(138)은, LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다. 여기서, 메모리 인터페이스 유닛(142)은, 메모리 장치(150)가 플래시 메모리, 특히 일 예로 메모리 장치(150)가 NAND 플래시 메모리일 경우에 NAND 플래시 컨트롤러(NFC: NAND Flash Controller)로서, 프로세서(134)의 제어에 따라, 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다. 그리고, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)와 메모리 장치(150) 간의 커맨드 및 데이터를 처리하는 인터페이스, 일 예로 NAND 플래시 인터페이스의 동작, 특히 컨트롤러(130)와 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고 받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 2에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
일 예로, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 여기서, 컨트롤러(130)는, 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작으로 포그라운드(foreground) 동작을 수행, 예컨대 라이트 커맨드에 해당하는 프로그램 동작, 리드 커맨드에 해당하는 리드 동작, 이레이즈 커맨드(erase command)에 해당하는 이레이즈 동작, 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등을 수행할 수 있다.
그리고, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 메모리 장치(150)의 메모리 블록들(152,154,156)에서 임의의 메모리 블록에 저장된 데이터를 다른 임의의 메모리 블록으로 카피(copy)하여 처리하는 동작, 일 예로 가비지 컬렉션(GC: Garbage Collection) 동작, 메모리 장치(150)의 메모리 블록들(152,154,156) 간 또는 메모리 블록들(152,154,156)에 저장된 데이터 간을 스왑(swap)하여 처리하는 동작, 일 예로 웨어 레벨링(WL: Wear Leveling) 동작, 컨트롤러(130)에 저장된 맵 데이터를 메모리 장치(150)의 메모리 블록들(152,154,156)로 저장하는 동작, 일 예로 맵 플러시(map flush) 동작, 또는 메모리 장치(150)에 대한 배드 관리(bad management)하는 동작, 일 예로 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 동작 등을 포함한다.
실시예에 따라, 도 1에서 설명한 우선순위 블록 리스트(1040)는 도 2에서 설명한 컨트롤러(130) 내 적어도 하나의 프로세서(134)를 통해 생성되어 적어도 하나의 메모리(144)에 저장될 수 있다.
또한, 본 발명의 실시 예에 따른 메모리 시스템에서는, 일 예로, 컨트롤러(130)가, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 복수의 커맨드 동작들, 예컨대 복수의 라이트 커맨드들에 해당하는 복수의 프로그램 동작들, 복수의 리드 커맨드들에 해당하는 복수의 리드 동작들, 및 복수의 이레이즈 커맨드들에 해당하는 복수의 이레이즈 동작들을 메모리 장치(150)에서 수행할 경우, 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널(channel)들(또는 웨이(way)들)에서, 최상(best)의 채널들(또는 웨이들)을 결정한 후, 최상의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 커맨드들 해당하는 메모리 다이들로 전송하며, 또한 커맨드들에 해당하는 커맨드 동작들을 수행한 메모리 다이들로부터 커맨드 동작들의 수행 결과들을, 최상의 채널들(또는 웨이들)을 통해, 수신한 후, 커맨드 동작들의 수행 결과들을 호스트(120)로 제공한다. 특히, 본 발명의 실시 예에 따른 메모리 시스템에서는, 호스트(102)로부터 복수의 커맨드들을 수신할 경우, 메모리 장치(150)의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)의 상태를 확인한 후, 채널들(또는 웨이들)의 상태에 상응하여 최상의 전송 채널들(또는 전송 웨이들)을 결정하며, 최상의 전송 채널들(또는 전송 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들을 해당하는 메모리 다이들로 전송한다. 또한, 본 발명의 실시 예에 따른 메모리 시스템에서는, 호스트(102)로부터 수신된 복수의 커맨드들을 해당하는 커맨드 동작들을 메모리 장치(150)의 메모리 다이들에서 수행한 후, 메모리 장치(150)의 메모리 다이들에 연결된 복수의 채널들(또는 웨이들)에서, 채널들(또는 웨이들)의 상태에 상응한 최상의 수신 채널들(또는 수신 웨이들)을 통해, 커맨드 동작들에 대한 수행 결과들을, 메모리 장치(150)의 메모리 다이들로부터 수신하며, 메모리 장치(150)의 메모리 다이들로부터 수신된 수행 결과들을, 호스트(102)로부터 수신된 복수의 커맨드들에 대한 응답으로, 호스트(102)로 제공한다.
여기서, 컨트롤러(130)는, 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)의 상태를 확인, 예컨대 채널들(또는 웨이들)의 비지(busy) 상태, 레디(ready) 상태, 액티브(active) 상태, 아이들(idle) 상태, 정상(normal) 상태, 비정상(abnormal) 상태 등을 확인한 후, 채널들(또는 웨이들)의 상태에 따라 최상의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들을, 해당하는 메모리 다이들로 전송, 다시 말해 최상의 전송 채널들(또는 전송 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들의 수행을, 해당하는 메모리 다이들로 요청한다. 또한, 컨트롤러(130)는, 최상의 전송 채널들(또는 전송 웨이들)을 통한 커맨드 동작들의 수행 요청에 상응하여, 해당하는 메모리 다이들로부터 커맨드 동작들의 수행 결과들을 수신하며, 이때 채널들(또는 웨이들)의 상태에 따라 최상의 채널들(또는 웨이들), 다시 말해 최상의 수신 채널들(또는 수신 웨이들)을 통해, 커맨드 동작들의 수행 결과들을 수신한다. 그리고, 컨트롤러(130)는, 최상의 전송 채널들(또는 전송 웨이들)을 통해 전송되는 커맨드들의 디스크립터(descriptor)와, 최상의 수신 채널들(또는 수신 웨이들)을 통해 수신되는 수행 결과들의 디스크립터 간을, 매칭(matching)한 후, 호스트(102)로부터 수신된 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 호스트(102)로 제공한다.
여기서, 커맨드들의 디스크립터에는, 커맨드들에 해당하는 데이터 정보 또는 위치 정보, 예컨대 라이트 커맨드들 또는 리드 커맨드들에 해당하는 데이터의 어드레스(일 예로, 데이터의 논리적 페이지 번호) 또는 데이터가 저장된 위치의 어드레스(일 예로, 메모리 장치(150)의 물리적 페이지 정보) 등, 및 커맨드들이 전송된 전송 채널들(또는 전송 웨이들)의 지시 정보, 예컨대 전송 채널들(또는 전송 웨이들)의 식별자(일 예로, 채널 번호(또는 웨이 번호)) 등이 포함될 수 있다. 또한, 수행 결과들의 디스크립터에는, 수행 결과들에 해당하는 데이터 정보 또는 위치 정보, 예컨대 라이트 커맨드들에 해당하는 프로그램 동작들의 데이터 또는 리드 커맨드들에 해당하는 리드 동작들의 데이터에 대한 어드레스(일 예로, 데이터에 대한 논리적 페이지 번호) 또는 프로그램 동작들 또는 리드 동작들이 수행된 위치의 어드레스(일 예로, 메모리 장치(150)의 물리적 페이지 정보) 등, 및 커맨드 동작들이 요청된 채널들(또는 웨이들), 다시 말해 커맨드들이 전송된 전송 채널들(또는 전송 웨이들)의 지시 정보, 예컨대 전송 채널들(또는 전송 웨이들)의 식별자(일 예로, 채널 번호(또는 웨이 번호)) 등이 포함될 수 있다. 아울러, 커맨드들의 디스크립터 및 수행 결과들의 디스크립터에 포함된 정보들, 예컨대 데이터 정보, 위치 정보, 또는 채널들(또는 웨이들)의 지시 정보는, 컨텍스트(context) 형태 또는 태그(tag) 형태로, 디스크립터에 포함될 수 있다.
즉, 본 발명의 실시 예에 따른 메모리 시스템(110)에서는, 호스트(102)로부터 수신되는 복수의 커맨드들, 및 커맨드들에 해당하는 복수의 커맨드 동작들의 수행 결과들을, 메모리 장치(150)의 메모리 다이들에 연결된 복수의 채널들(또는 웨이들)에서, 최상의 채널들(또는 웨이들)을 통해, 송수신한다. 특히, 본 발명의 실시 예에 따른 메모리 시스템(110)에서는, 메모리 장치(150)의 메모리 다이들에 연결된 복수의 채널들(또는 웨이들)의 상태에 상응하여, 커맨드들이 메모리 장치(150)의 메모리 다이들로 전송되는 전송 채널들(또는 전송 웨이들)과, 커맨드 동작들의 수행 결과들이 메모리 장치(150)의 메모리 다이들로부터 수신되는 수신 채널들(또는 수신 웨이들)을, 각각 독립적으로 관리한다. 예컨대, 메모리 시스템(110)에서의 컨트롤러(130)는, 복수의 채널들(또는 웨이들)의 상태에 상응하여, 복수의 채널들(또는 웨이들)에서, 제1커맨드가 전송되는 전송 채널(또는 전송 웨이)과, 제1커맨드에 해당하는 제1커맨드 동작의 수행 결과가 수신되는 수신 채널(또는 수신 웨이)을, 각각 독립적인 최상의 채널들(또는 웨이들)로 결정, 일 예로 전송 채널(또는 전송 웨이)을 제1최상의 채널(또는 웨이)로 결정하고, 수신 채널(또는 수신 웨이)을 제1최상의 채널(또는 웨이)로 결정하거나 제2최상의 채널(또는 웨이)로 결정한 후, 각각 독립적인 최상의 채널들(또는 웨이들)을 통해, 제1커맨드의 전송과, 제1커맨드 동작의 수행 결과의 수신을, 각각 수행한다.
그러므로, 본 발명의 실시 예에 따른 메모리 시스템(110)에서는, 메모리 장치(150)의 복수의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)을 보다 효율적으로 사용하며, 특히 각각 독립적인 최상의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들과, 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 각각 송수신함으로써, 메모리 시스템(110)의 동작 성능을 보다 향상시킬 수 있다. 여기서, 후술할 본 발명의 실시 예에서는, 설명의 편의를 위해, 메모리 시스템(110)의 메모리 장치(150)에 포함된 메모리 다이들에 대한 복수의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들과, 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 송수신하는 경우를 일 예로 하여 설명하지만, 컨트롤러(130) 및 메모리 장치(150)를 각각 포함한 복수의 메모리 시스템들에서, 각각의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들과, 커맨드들에 해당하는 커맨드 동작들을 각각의 메모리 시스템들에서 수행한 이후의 수행 결과들을, 송수신하는 경우에도 동일하게 적용될 수 있다. 그리고, 본 발명의 실시 예에 따른 메모리 시스템에서 호스트(102)로부터 복수의 커맨드들을 수신할 경우, 복수의 커맨드들의 전송, 복수의 커맨드들에 해당하는 커맨드 동작들의 수행, 및 커맨드 동작들에 대한 수행 결과들의 전송을, 처리함에 대해서는, 이하 도 4 내지 도 5에서 보다 구체적으로 설명할 것이므로, 여기서는 그에 관한 구체적인 설명을 생략하기로 한다.
아울러, 컨트롤러(130)의 프로세서(134)에는, 메모리 장치(150)의 배드 관리를 수행하기 위한 관리 유닛(도시하지 않음)이 포함될 수 있으며, 관리 유닛은, 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행한다. 여기서, 배드 관리는, 메모리 장치(150)가 플래시 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 라이트, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)가 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 라이트, 즉 프로그램하는 것을 의미한다. 또한, 메모리 장치(150)가, 전술한 바와 같이, 3차원 입체 스택 구조를 가질 경우에는, 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리하면, 메모리 장치(150)의 사용 효율 및 메모리 시스템(100)의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템 내 컨트롤러를 설명한다.
도 3을 참조하면, 호스트(102) 및 메모리 장치(150)와 연동하는 컨트롤러(130)는 호스트 인터페이스 유닛(132), 플래시 변환 계층(FTL) 유닛(40), 메모리 인터페이스 유닛(142) 및 메모리(144)를 포함할 수 있다.
도 3에서 도시되지 않았지만, 실시예에 따라, 도 2에서 설명한 ECC 유닛(138)은 플래시 변환 계층(FTL) 유닛(40)에 포함될 수 있다. 실시예에 따라, ECC 유닛(138)은 컨트롤러(130) 내 별도의 모듈, 회로, 또는 펌웨어 등으로 구현될 수도 있다.
호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 주고받기 위한 것이다. 예를 들어, 호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 순차적으로 저장한 뒤, 저장된 순서에 따라 출력할 수 있는 명령큐(56), 명령큐(56)로부터 전달되는 명령, 데이터 등을 분류하거나 처리 순서를 조정할 수 있는 버퍼관리자(52), 및 버퍼관리자(52)로부터 전달된 명령, 데이터 등의 처리를 위한 이벤트를 순차적으로 전달하기 위한 이벤트큐(54)를 포함할 수 있다.
호스트(102)로부터 명령, 데이터는 동일한 특성의 복수개가 연속적으로 전달될 수도 있고, 서로 다른 특성의 명령, 데이터가 뒤 섞여 전달될 수도 있다. 예를 들어, 데이터를 읽기 위한 명령어가 복수 개 전달되거나, 읽기 및 프로그램 명령이 교번적으로 전달될 수도 있다. 호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달된 명령, 데이터 등을 명령큐(56)에 먼저 순차적으로 저장한다. 이후, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라 컨트롤러(130)가 어떠한 동작을 수행할 지를 예측할 수 있으며, 이를 근거로 명령, 데이터 등의 처리 순서나 우선 순위를 결정할 수도 있다. 또한, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라, 호스트 인터페이스 유닛(132) 내 버퍼관리자(52)는 명령, 데이터 등을 메모리(144)에 저장할 지, 플래시 변환 계층(FTL) 유닛(40)으로 전달할 지도 결정할 수도 있다. 이벤트큐(54)는 호스트(102)로부터 전달된 명령, 데이터 등에 따라 메모리 시스템 혹은 컨트롤러(130)가 내부적으로 수행, 처리해야 하는 이벤트를 버퍼관리자(52)로부터 수신한 후, 수신된 순서대로 플래시 변환 계층(FTL) 유닛(40)에 전달할 수 있다.
실시예에 따라, 플래시 변환 계층(FTL) 유닛(40)은 이벤트규(54)로부터 수신된 이벤트를 관리하기 위한 호스트 요구 관리자(Host Request Manager(HRM), 46), 맵 데이터를 관리하는 맵데이터 관리자(Map Manger(MM), 44), 가비지 컬렉션 또는 웨어 레벨링을 수행하기 위한 상태 관리자(42), 메모리 장치 내 블록에 명령을 수행하기 위한 블록 관리자(48)를 포함할 수 있다.
예를 들면, 호스트 요구 관리자(HRM, 46)는 맵데이터 관리자(MM, 44) 및 블록 관리자(48)를 사용하여 호스트 인터페이스 유닛(132)으로부터 수신된 읽기 및 프로그램 명령, 이벤트에 따른 요청을 처리할 수 있다. 호스트 요구 관리자(HRM, 46)는 전달된 요청의 논리적 주소에 해당하는 물리적 주소를 파악하기 위해 맵데이터 관리자(MM, 44)에 조회 요청을 보내고 물리적 주소에 대해 메모리 인터페이스 유닛(142)에 플래시 읽기 요청을 전송하여 읽기 요청을 처리할 수 있다. 한편, 호스트 요구 관리자(HRM, 46)는 먼저 블록 관리자(48)에 프로그램 요청을 전송함으로써 미기록된(데이터가 없는) 메모리 장치의 특정 페이지에 데이터를 프로그램한 다음, 맵데이터 관리자(MM, 44)에 프로그램 요청에 대한 맵 갱신(update) 요청을 전송함으로써 논리적-물리적 주소의 매핑 정보에 프로그램한 데이터에 대한 내용을 업데이트할 수 있다.
여기서, 블록 관리자(48)는 호스트 요구 관리자(HRM, 46), 맵데이터 관리자(MM, 44), 및 상태 관리자(42)가 요청한 프로그램 요청을 메모리 장치(150)를 위한 프로그램 요청으로 변환하여 메모리 장치(150) 내 블록을 관리할 수 있다. 메모리 시스템(110, 도 2 참조)의 프로그램 혹은 쓰기 성능을 극대화하기 위해 블록 관리자(48)는 프로그램 요청을 수집하고 다중 평면 및 원샷 프로그램 작동에 대한 플래시 프로그램 요청을 메모리 인터페이스 유닛(142)으로 보낼 수 있다. 또한, 다중 채널 및 다중 방향 플래시 컨트롤러의 병렬 처리를 최대화하기 위해 여러 가지 뛰어난 플래시 프로그램 요청을 메모리 인터페이스 유닛(142)으로 전송할 수도 있다.
한편, 블록 관리자(48)는 유효 페이지 수에 따라 플래시 블록을 관리하고 여유 블록이 필요한 경우 유효한 페이지가 없는 블록을 선택 및 지우고, 쓰레기(garbage) 수집이 필요한 경우 가장 적게 유효한 페이지를 포함하고 있는 블록을 선택할 수 있다. 블록 관리자(48)가 충분한 빈 블록을 가질 수 있도록, 상태 관리자(42)는 가비지 수집을 수행하여 유효 데이터를 모아 빈 블록으로 이동시키고, 이동된 유효 데이터를 포함하고 있었던 블록들을 삭제할 수 있다. 블록 관리자(48)가 상태 관리자(42)에 대해 삭제될 블록에 대한 정보를 제공하면, 상태 관리자(42)는 먼저 삭제될 블록의 모든 플래시 페이지를 확인하여 각 페이지가 유효한지 여부를 확인할 수 있다. 예를 들어, 각 페이지의 유효성을 판단하기 위해, 상태 관리자(42)는 각 페이지의 스페어(Out Of Band, OOB) 영역에 기록된 논리 주소를 식별한 뒤, 페이지의 실제 주소와 맵 관리자(44)의 조회 요청에서 얻은 논리 주소에 매핑된 실제 주소를 비교할 수 있다. 상태 관리자(42)는 각 유효한 페이지에 대해 블록 관리자(48)에 프로그램 요청을 전송하고, 프로그램 작업이 완료되면 맵 관리자(44)의 갱신을 통해 매핑 테이블이 업데이트될 수 있다.
맵 관리자(44)는 논리적-물리적 매핑 테이블을 관리하고, 호스트 요구 관리자(HRM, 46) 및 상태 관리자(42)에 의해 생성된 조회, 업데이트 등의 요청을 처리할 수 있다. 맵 관리자(44)는 전체 매핑 테이블을 플래시 메모리에 저장하고, 메몰시 소자(144) 용량에 따라 매핑 항목을 캐시할 수도 있다. 조회 및 업데이트 요청을 처리하는 동안 맵 캐시 미스가 발생하면, 맵 관리자(44)는 메모리 인터페이스 유닛(142)에 읽기 요청을 전송하여 메모리 장치(150)에 저장된 매핑 테이블을 로드(load)할 수 있다. 맵 관리자(44)의 더티 캐시 블록 수가 특정 임계 값을 초과하면 블록 관리자(48)에 프로그램 요청을 보내서 깨끗한 캐시 블록을 만들고 더티 맵 테이블이 메모리 장치(150)에 저장될 수 있다.
한편, 가비지 컬렉션이 수행되는 경우, 상태 관리자(42)가 유효한 페이지를 복사하는 동안 호스트 요구 관리자(HRM, 46)는 페이지의 동일한 논리 주소에 대한 데이터의 최신 버전을 프로그래밍하고 업데이트 요청을 동시에 발행할 수 있다. 유효한 페이지의 복사가 정상적으로 완료되지 않은 상태에서 상태 관리자(42)가 맵 업데이트를 요청하면 맵 관리자(44)는 매핑 테이블 업데이트를 수행하지 않을 수도 있다. 맵 관리자(44)는 최신 맵 테이블이 여전히 이전 실제 주소를 가리키는 경우에만 맵 업데이트를 수행하여 정확성을 보장할 수 있다.
실시예에 따라, 도 1에서 설명한 우선순위 블록 리스트(1040)는 도 3에서 설명한 컨트롤러(130) 내 상태 관리자(42), 맵 관리자(44) 중 적어도 하나를 통해 생성되어 적어도 하나의 메모리(144)에 저장될 수 있다.
메모리 장치(150)는, 복수의 메모리 블록들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가짐, 다시 말해 고집적화할 수 있다. 특히, 메모리 장치(150)는, MLC 메모리 블록으로, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록뿐만 아니라, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 메모리 장치(150)가, 플래시 메모리, 예컨대 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일 예로 설명하지만, 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.
도 4 내지 도 5는 본 발명의 실시 예에 따른 메모리 시스템에서 복수의 커맨드들에 해당하는 복수의 커맨드 동작들을 수행할 경우의 일 예를 개략적으로 설명하기 위한 도면이다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 도 2에 도시한 메모리 시스템(110)에서 호스트(102)로부터 복수의 커맨드들을 수신하여 커맨드들에 해당하는 커맨드 동작들을 수행, 예컨대 호스트(102)로부터 복수의 라이트 커맨드(write command)들을 수신하여 라이트 커맨드들에 해당하는 프로그램 동작들을 수행하거나, 호스트(102)로부터 복수의 리드 커맨드(read command)들을 수신하여 리드 커맨드들에 해당하는 리드 동작들을 수행, 호스트(102)로부터 수신된 복수의 이레이즈 커맨드(erase command)들을 수신하여 이레이즈 커맨드들에 해당하는 이레이즈 동작들을 수행, 또는 호스트(102)로부터 복수의 라이트 커맨드들 및 복수의 리드 커맨드들을 함께 수신하여 라이트 커맨드들 및 리드 커맨드들에 해당하는 프로그램 동작들 및 리드 동작들을 수행할 경우를 일 예로 하여 보다 구체적으로 설명하기로 한다.
여기서, 본 발명의 실시 예에서는, 호스트(102)로부터 복수의 커맨드들을 수신하여, 호스트(102)로부터 수신된 커맨드들에 해당하는 복수의 커맨드 동작들을 수행할 경우, 호스트(102)로부터 수신된 복수의 커맨드들을, 컨트롤러(130)와 메모리 장치(150) 간, 특히 메모리 장치(150)에 포함된 복수의 메모리 다이들에 대한 복수의 채널(channel)들(또는 웨이(way)들)을 통해, 메모리 장치(150), 특히 메모리 장치(150)의 해당하는 메모리 다이들로 전송하며, 또한 메모리 장치(150)의 메모리 다이들에서 수행된 커맨드 동작들의 수행 결과들을, 복수의 채널들(또는 웨이들)을 통해 수신한 후, 호스트(102)로부터 수신된 커맨드들의 응답으로, 수행 결과들을 호스트(102)로 제공한다. 여기서, 본 발명의 실시 예에 따른 메모리 시스템(110)에서의 컨트롤러(130)는, 복수의 채널들(또는 웨이들)에 대한 상태를 확인한 후, 채널들 또는 웨이들의 상태에 상응하여, 복수의 채널들(또는 웨이들)에서, 각각 독립적으로 최상(best)의 채널들(또는 웨이들)을 결정하며, 최상의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 커맨드들과, 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을 송수신한다.
즉, 본 발명의 실시 예에서는, 호스트(102)로부터 복수의 커맨드들을 수신할 경우, 복수의 메모리 다이들이 포함된 메모리 장치(150)에서의 복수의 채널들(또는 웨이들)의 상태를 확인한 후, 채널들(또는 웨이들)의 상태에 상응하여 최상의 채널들(또는 웨이들)을, 커맨드들의 전송 채널들(또는 전송 웨이들)로 결정하며, 또한 호스트(102)로부터 수신된 커맨드들에 해당하는 커맨드 동작들을 메모리 장치(150)의 메모리 다이들에서 수행할 경우, 채널들(또는 웨이들)의 상태에 상응하여 최상의 채널들(또는 웨이들)을, 커맨드 동작들에 대한 수행 결과들의 수신 채널들(또는 수신 웨이들)로 결정한다. 여기서, 본 발명의 실시 예에 따른 메모리 시스템(110)에서의 컨트롤러(130)는, 복수의 채널들(또는 웨이들)의 비지(busy) 상태, 레디(ready) 상태, 액티브(active) 상태, 아이들(idle) 상태, 정상(normal) 상태, 비정상(abnormal) 상태 등을 확인한 후, 채널들(또는 웨이들)의 상태에 따라, 복수의 채널들(또는 웨이들)에서 최상의 채널들(또는 웨이들)을, 커맨드들의 전송 채널들(또는 전송 웨이들)과, 수행 결과들의 수신 채널들(또는 수신 웨이들)로, 각각 독립적으로 결정한다. 예컨대, 컨트롤러(130)는, 복수의 채널들(또는 웨이들)에서 제1최상의 채널들(또는 웨이들)을, 호스트(102)로부터 수신된 제1커맨드들에 대한 전송 채널들(또는 전송 웨이들)로 결정하고, 제1최상의 채널들(또는 웨이들) 또는 제2최상의 채널들(또는 웨이들)을, 제1커맨드들에 해당하는 제1커맨드 동작들의 수행 결과들에 대한 수신 채널들(또는 수신 웨이들)로 결정하며, 각각 독립적인 최상의 채널들(또는 웨이들)을 통해, 제1커맨드들의 전송과, 제1커맨드 동작들의 수행 결과들의 수신을, 각각 수행한다.
그리고, 본 발명의 실시 예에 따른 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터 수신된 복수의 커맨드들과, 메모리 장치(150)로부터 수신되는 커맨드 동작들의 수행 결과들 간을 매칭(matching)한 후, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 호스트(102)로 제공한다. 이때, 컨트롤러(130)는, 최상의 전송 채널들(또는 전송 웨이들)을 통해 전송되는 커맨드들의 디스크립터(descriptor)와, 최상의 수신 채널들(또는 수신 웨이들)을 통해 수신되는 수행 결과들의 디스크립터 간을, 매칭한 후, 호스트(102)로부터 수신된 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 커맨드들에 대한 응답으로 호스트(102)로 제공한다. 여기서, 커맨드들의 디스크립터에는, 커맨드들에 해당하는 데이터 정보 또는 위치 정보, 예컨대 라이트 커맨드들 또는 리드 커맨드들에 해당하는 데이터의 어드레스(일 예로, 데이터의 논리적 페이지 번호) 또는 데이터가 저장된 위치의 어드레스(일 예로, 메모리 장치(150)의 물리적 페이지 정보) 등, 및 커맨드들이 전송된 전송 채널들(또는 전송 웨이들)의 지시 정보, 예컨대 전송 채널들(또는 전송 웨이들)의 식별자(일 예로, 채널 번호(또는 웨이 번호)) 등이 포함될 수 있다. 또한, 수행 결과들의 디스크립터에는, 수행 결과들에 해당하는 데이터 정보 또는 위치 정보, 예컨대 라이트 커맨드들에 해당하는 프로그램 동작들의 데이터 또는 리드 커맨드들에 해당하는 리드 동작들의 데이터에 대한 어드레스(일 예로, 데이터에 대한 논리적 페이지 번호) 또는 프로그램 동작들 또는 리드 동작들이 수행된 위치의 어드레스(일 예로, 메모리 장치(150)의 물리적 페이지 정보) 등, 및 커맨드 동작들이 요청된 채널들(또는 웨이들), 다시 말해 커맨드들이 전송된 전송 채널들(또는 전송 웨이들)의 지시 정보, 예컨대 전송 채널들(또는 전송 웨이들)의 식별자(일 예로, 채널 번호(또는 웨이 번호)) 등이 포함될 수 있다. 아울러, 커맨드들의 디스크립터 및 수행 결과들의 디스크립터에 포함된 정보들, 예컨대 데이터 정보, 위치 정보, 또는 채널들(또는 웨이들)의 지시 정보는, 컨텍스트(context) 형태 또는 태그(tag) 형태로, 디스크립터에 포함될 수 있다.
그러므로, 본 발명의 실시 예에 따른 메모리 시스템(110)에서는, 메모리 장치(150)의 복수의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)을 보다 효율적으로 사용하며, 특히 각각 독립적인 최상의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들과, 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 각각 송수신함으로써, 메모리 시스템(110)의 동작 성능을 보다 향상시킬 수 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 메모리 시스템(110)의 메모리 장치(150)에 포함된 메모리 다이들에 대한 복수의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들과, 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 송수신하는 경우를 일 예로 하여 설명하지만, 컨트롤러(130) 및 메모리 장치(150)를 각각 포함한 복수의 메모리 시스템들에서, 각각의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들과, 커맨드들에 해당하는 커맨드 동작들을 각각의 메모리 시스템들에서 수행한 이후의 수행 결과들을, 송수신하는 경우에도 동일하게 적용될 수 있다.
다시 말해, 본 발명의 실시 예에서는, 컨트롤러(130)와 메모리 장치(150)를 포함한 메모리 시스템(110)이 복수개가 존재하는 데이터 처리 시스템에서, 호스트(102)로부터 복수의 커맨드들을 수신할 경우, 복수의 커맨드들에 해당하는 커맨드 동작들이, 컨트롤러(130)와 메모리 장치(150)를 각각 포함한 복수의 메모리 시스템들에서 수행되도록, 호스트(102)로부터 수신된 복수의 커맨드들을, 각각의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들)을 통해 전송하며, 또한 복수의 메모리 시스템들에서의 커맨드 동작들의 수행 결과들을, 각각의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들)을 통해 수신한다. 이때, 본 발명의 실시 예에서는, 복수의 메모리 시스템들에 대한 제어 및 관리 기능을 수행하는 임의의 메모리 시스템, 예컨대 마스터(master) 메모리 시스템이, 각각의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들)에서, 최상의 전송 채널들(또는 전송 웨이들)과 수신 채널들(또는 수신 웨이들)을 각각 독립적으로 결정한 후, 최상의 전송 채널들(또는 전송 웨이들)과 수신 채널들(또는 수신 웨이들)을 통해, 복수의 커맨드들과 커맨드 동작들의 수행 결과들을, 각각 송수신한다.
여기서, 본 발명의 실시 예에서는, 복수의 메모리 시스템들의 정보에 상응하여, 복수의 메모리 시스템들에서 제1메모리 시스템을 마스터 메모리 시스템으로 결정하거나, 또는 복수의 메모리 시스템들 간 경쟁(contention)을 통해 제1메모리 시스템을 마스터 메모리 시스템으로 결정한 후, 나머지 메모리 시스템들을 슬레이브(slave) 메모리 시스템들로 결정한다. 또한, 본 발명의 실시 예에서는, 마스터 메모리 시스템의 컨트롤러가, 복수의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들)의 상태를 확인한 후, 채널들(또는 웨이들)의 상태에 상응하여 최상의 채널들(또는 웨이들)을, 각각 독립적으로 전송 채널들(또는 전송 웨이들)과 수신 채널들(또는 수신 웨이들)로 결정한다. 그리고, 본 발명의 실시 예에서는, 마스터 메모리 시스템의 컨트롤러가, 호스트(102)로부터 수신된 복수의 커맨드들을, 최상의 전송 채널들(또는 전송 웨이들)을 통해, 복수의 메모리 시스템들에서 해당하는 메모리 시스템들로 전송하고, 복수의 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 최상의 수신 채널들(또는 수신 웨이들)을 통해, 복수의 메모리 시스템들에서 해당하는 메모리 시스템들로부터 수신하며, 커맨드 동작들의 수행 결과들을, 호스트(102)로부터 수신된 복수의 커맨드들에 대한 응답으로 호스트(102)로 제공한다. 여기서, 본 발명의 실시 예에서는, 마스터 메모리 시스템을, 메모리 시스템들의 정보에 따라 또는 메모리 시스템들 간의 경쟁을 통해, 제1메모리 시스템에서 다른 나머지 메모리 시스템들로 변경, 다시 말해 슬레이브 메모리 시스템들에서의 제2메모리 시스템으로, 동적으로 변경할 수 있으며, 제2메모리 시스템이 마스터 메모리 시스템이 될 경우, 제1메모리 시스템은 슬레이브 메모리 시스템이 된다.
즉, 본 발명의 실시 예에서는, 전술한 바와 같이, 메모리 시스템(110)에 포함된 컨트롤러(130)가, 메모리 시스템(110)의 메모리 장치(150)에 대한 복수의 채널들(또는 웨이들), 특히 메모리 장치(150)에 포함된 복수의 메모리 다이들과 컨트롤러(130) 간 채널들(또는 웨이들)의 상태를 확인하거나, 또는 복수의 메모리 시스템들에서 임의의 메모리 시스템, 예컨대 마스터 메모리 시스템의 컨트롤러가, 복수의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들), 특히 마스터 메모리 시스템과 나머지 메모리 시스템들, 예컨대 마스터 메모리 시스템과 슬레이브 메모리 시스템들 간 채널들(또는 웨이들)의 상태를 확인한다. 다시 말해, 본 발명의 실시 예에서는, 메모리 장치(150)의 메모리 다이들에 대한 복수의 채널들(또는 웨이들), 또는 복수의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들)이, 비지 상태, 레디 상태, 액티브 상태, 아이들 상태, 정상 상태, 비정상 상태 등인 지를 확인한다. 여기서, 본 발명의 실시 예에서는, 정상 상태에서 레디 상태 또는 아이들 상태의 채널들(또는 웨이들)을 최상의 채널들(또는 웨이들)로 결정할 수 있다. 특히, 본 발명의 실시 예에서는, 복수의 채널들(또는 웨이들)에서, 채널(또는 웨이)의 가용 용량이 정상 범위에 존재하거나 또는 채널(또는 웨이)의 동작 레벨이 정상 범위에 존재하는 채널들(또는 웨이들)을, 최상의 채널들로 결정한다. 여기서, 채널(또는 웨이)의 동작 레벨은, 각 채널들(또는 웨이들)에서의 동작 클럭, 파워 레벨, 전류/전압 레벨, 동작 타이밍, 온도 레벨 등에 의해 결정될 수 있다.
아울러, 본 발명의 실시 예에서는, 호스트(102)로부터 수신된 복수의 라이트 커맨드들에 해당하는 라이트 데이터를, 컨트롤러(130)의 메모리(144)에 포함된 버퍼(buffer)/캐시(cache)에 저장한 후, 버퍼/캐시에 저장된 데이터를 메모리 장치(150)에 포함된 복수의 메모리 블록들에 프로그램하여 저장, 다시 말해 프로그램 동작들을 수행하며, 또한 메모리 장치(150)로의 프로그램 동작들에 상응하여 맵 데이터를 업데이트한 후, 업데이트된 맵 데이터를 메모리 장치(150)에 포함된 복수의 메모리 블록들에 저장할 경우, 즉 호스트(102)로부터 수신된 복수의 라이트 커맨드들에 해당하는 프로그램 동작들을 수행할 경우를 일 예로 하여 설명하기로 한다. 그리고, 본 발명의 실시 예에서는, 메모리 장치(150)에 저장된 데이터에 대해, 호스트(102)로부터 복수의 리드 커맨드들을 수신할 경우, 리드 커맨드들에 해당하는 데이터의 맵 데이터를 확인하여, 메모리 장치(150)로부터 리드 커맨드들에 해당하는 데이터를 리드하며, 리드된 데이터를 컨트롤러(130)의 메모리(144)에 포함된 버퍼/캐시에 저장한 후, 버퍼/캐시에 저장된 데이터를 호스트(102)로부터 제공할 경우, 즉 호스트(102)로부터 수신된 복수의 리드 커맨드들에 해당하는 리드 동작들을 수행할 경우를 일 예로 하여 설명하기로 한다. 또한, 본 발명의 실시 예에서는, 메모리 장치(150)에 포함된 메모리 블록들에 대해, 호스트(102)로부터 복수의 이레이즈 커맨드들을 수신할 경우, 이레이즈 커맨드들에 해당하는 메모리 블록들을 확인한 후, 확인한 메모리 블록들에 저장된 데이터를 이레이즈하며, 이레이즈된 데이터에 상응하여 맵 데이터를 업데이트한 후, 업데이트된 맵 데이터를 메모리 장치(150)에 포함된 복수의 메모리 블록들에 저장할 경우, 즉 호스트(102)로부터 수신된 복수의 이레이즈 커맨드들에 해당하는 이레이즈 동작들을 수행할 경우를 일 예로 하여 설명하기로 한다. 아울러, 본 발명의 실시 예에서는, 아울러, 본 발명의 실시 예에서는, 전술한 호스트(102)로부터 복수의 라이트 커맨드들과 복수의 리드 커맨드들 및 복수의 이레이즈 커맨드들을 수신하여, 복수의 프로그램 동작들과 리드 동작들 및 이레이즈 동작들을 수행할 경우를 일 예로 하여 설명하기로 한다.
또한, 본 발명의 실시 예에서는, 설명의 편의를 위해, 메모리 시스템(110)에서의 커맨드 동작들을, 컨트롤러(130)가 수행하는 것을 일 예로 하여 설명하지만, 전술한 바와 같이, 컨트롤러(130)에 포함된 프로세서(134)가, 예컨대 FTL을 통해, 수행할 수도 있다. 예컨대, 본 발명의 실시 예에서는, 컨트롤러(130)가, 호스트(102)로부터 수신된 라이트 커맨드들에 해당하는 유저 데이터(user data) 및 메타 데이터(meta data)를, 메모리 장치(150)에 포함된 복수의 메모리 블록들의 임의의 메모리 블록들에 프로그램하여 저장하거나, 호스트(102)로부터 수신된 리드 커맨드들에 해당하는 유저 데이터 및 메타 데이터를, 메모리 장치(150)에 포함된 복수의 메모리 블록들의 임의의 메모리 블록들로부터 리드하여 호스트(102)에 제공하거나, 또는 호스트(102)로부터 수신된 이레이즈 커맨드들에 해당하는 유저 데이터 및 메타 데이터를, 메모리 장치(150)에 포함된 복수의 메모리 블록들의 임의의 메모리 블록들에서 이레이즈한다.
여기서, 메타 데이터에는, 프로그램 동작에 상응하여, 메모리 블록들에 저장된 데이터에 대한 논리적/물리적(L2P: Logical to Physical) 정보(이하, '논리적(logical) 정보'라 칭하기로 함)가 포함된 제1맵 데이터, 및 물리적/논리적(P2L: Physical to Logical) 정보(이하, '물리적(physical) 정보'라 칭하기로 함)가 포함된 제2맵 데이터가 포함되며, 또한 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 데이터에 대한 정보, 커맨드에 해당하는 커맨드 동작에 대한 정보, 커맨드 동작이 수행되는 메모리 장치(150)의 메모리 블록들에 대한 정보, 및 커맨드 동작에 상응한 맵 데이터 등에 대한 정보가 포함될 수 있다. 다시 말해, 메타 데이터에는, 호스트(102)로부터 수신된 커맨드에 해당하는 유저 데이터를 제외한 나머지 모든 정보들 및 데이터가 포함될 수 있다.
즉, 본 발명의 실시 예에서는, 컨트롤러(130)가 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들을 수행, 예컨대 호스트(102)로부터 복수의 라이트 커맨드들을 수신할 경우, 라이트 커맨드들에 해당하는 프로그램 동작들을 수행하며, 이때 라이트 커맨드들에 해당하는 유저 데이터를, 메모리 장치(150)의 메모리 블록들, 예컨대 메모리 블록들에서 이레이즈 동작이 수행된 빈(empty) 메모리 블록들, 오픈 메모리 블록(open memory block)들, 또는 프리 메모리 블록(free memory block)들에 라이트하여 저장하고, 또한 메모리 블록들에 저장된 유저 데이터에 대한 논리적 어드레스(logical address)와 물리적 어드레스(physical address) 간 매핑 정보, 즉 논리적 정보가 기록된 L2P 맵 테이블 또는 L2P 맵 리스트를 포함한 제1맵 데이터와, 유저 데이터가 저장된 메모리 블록들에 대한 물리적 어드레스와 논리적 어드레스 간 매핑 정보, 즉 물리적 정보가 기록된 P2L 맵 테이블 또는 P2L 맵 리스트를 포함한 제2맵 데이터를, 메모리 장치(150)의 메모리 블록들에서의 빈 메모리 블록들, 오픈 메모리 블록들, 또는 프리 메모리 블록들에 라이트하여 저장한다.
여기서, 컨트롤러(130)는, 호스트(102)로부터 라이트 커맨드들을 수신할 경우, 라이트 커맨드들에 해당하는 유저 데이터를 메모리 블록들에 라이트하여 저장하고, 메모리 블록들에 저장된 유저 데이터에 대한 제1맵 데이터와 제2맵 데이터 등을 포함하는 메타 데이터를 메모리 블록들에 저장한다. 특히, 컨트롤러(130)는, 유저 데이터의 데이터 세그먼트(data segment)들이 메모리 장치(150)의 메모리 블록들에 저장됨에 상응하여, 메타 데이터의 메타 세그먼트(meta segment)들, 다시 말해 맵 데이터의 맵 세그먼트(map segment)들로 제1맵 데이터의 L2P 세그먼트들과 제2맵 데이터의 P2L 세그먼트들을, 생성 및 업데이트한 후, 메모리 장치(150)의 메모리 블록들에 저장하며, 이때 메모리 장치(150)의 메모리 블록들에 저장된 맵 세그먼트들을, 컨트롤러(130)에 포함된 메모리(144)에 로딩하여, 맵 세그먼트들을 업데이트한다.
특히, 본 발명의 실시 예에서는, 전술한 바와 같이, 호스트(102)로부터 복수의 라이트 커맨드들을 수신할 경우, 메모리 장치(150)에 대한 복수의 채널들(또는 웨이들)의 상태를 확인, 특히 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)의 상태를 확인한 후, 채널들(또는 웨이들)의 상태에 상응하여, 최상의 전송 채널들(또는 전송 웨이들)과 최상의 수신 채널들(또는 수신 웨이들)을 각각 독립적으로 결정한다. 그리고, 본 발명의 실시 예에서는, 라이트 커맨드에 해당하는 유저 데이터 및 메타 데이터를, 최상의 전송 채널들(또는 전송 웨이들)을 통해, 메모리 장치(150)의 해당하는 메모리 다이들로 전송하여 저장, 즉 프로그램 동작들을 수행하며, 또한 메모리 장치(150)의 해당하는 메모리 다이들에서 프로그램 동작들의 수행 결과들을, 최상의 수신 채널들(또는 수신 웨이들)을 통해, 메모리 장치(150)의 해당하는 메모리 다이들로부터 수신하여, 호스트(102)로 제공한다.
아울러, 컨트롤러(130)는, 호스트(102)로부터 복수의 리드 커맨드들을 수신할 경우, 리드 커맨드들에 해당하는 리드 데이터를, 메모리 장치(150)로부터 리드하여, 컨트롤러(130)의 메모리(144)에 포함된 버퍼/캐시에 저장한 후, 버퍼/캐시에 저장된 데이터를 호스트(102)로부터 제공하여, 복수의 리드 커맨드들에 해당하는 리드 동작들을 수행한다.
특히, 본 발명의 실시 예에서는, 전술한 바와 같이, 호스트(102)로부터 복수의 리드 커맨드들을 수신할 경우, 메모리 장치(150)에 대한 복수의 채널들(또는 웨이들)의 상태를 확인, 특히 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)의 상태를 확인한 후, 채널들(또는 웨이들)의 상태에 상응하여, 최상의 전송 채널들(또는 전송 웨이들)과 최상의 수신 채널들(또는 수신 웨이들)을 각각 독립적으로 결정한다. 그리고, 본 발명의 실시 예에서는, 리드 커맨드에 해당하는 유저 데이터 및 메타 데이터의 리드 요청을, 최상의 전송 채널들(또는 전송 웨이들)을 통해, 메모리 장치(150)의 해당하는 메모리 다이들로 전송하여 리드 동작들을 수행하며, 또한 메모리 장치(150)의 해당하는 메모리 다이들에서 리드 동작들의 수행 결과들, 다시 말해 리드 커맨드에 해당하는 유저 데이터 및 메타 데이터를, 최상의 수신 채널들(또는 수신 웨이들)을 통해, 메모리 장치(150)의 해당하는 메모리 다이들로부터 수신하여, 유저 데이터를 호스트(102)로 제공한다.
또한, 컨트롤러(130)는, 호스트(102)로부터 복수의 이레이즈 커맨드들을 수신할 경우, 이레이즈 커맨드들에 해당하는 메모리 장치(150)의 메모리 블록들을 확인한 후, 메모리 블록들에 대한 이레이즈 동작들을 수행한다.
특히, 본 발명의 실시 예에서는, 전술한 바와 같이, 호스트(102)로부터 복수의 이레이즈 커맨드들을 수신할 경우, 메모리 장치(150)에 대한 복수의 채널들(또는 웨이들)의 상태를 확인, 특히 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)의 상태를 확인한 후, 채널들(또는 웨이들)의 상태에 상응하여, 최상의 전송 채널들(또는 전송 웨이들)과 최상의 수신 채널들(또는 수신 웨이들)을 각각 독립적으로 결정한다. 그리고, 본 발명의 실시 예에서는, 이레이즈 커맨드에 해당하는 메모리 장치(150)의 메모리 다이들에서 메모리 블록들에 대한 이레이즈 요청을, 최상의 전송 채널들(또는 전송 웨이들)을 통해, 메모리 장치(150)의 해당하는 메모리 다이들로 전송하여 이레이즈 동작들을 수행하며, 또한 메모리 장치(150)의 해당하는 메모리 다이들에서 이레이즈 동작들의 수행 결과들을, 최상의 수신 채널들(또는 수신 웨이들)을 통해, 메모리 장치(150)의 해당하는 메모리 다이들로부터 수신하여, 호스트(102)로 제공한다.
이렇게 본 발명의 실시 예에 따른 메모리 시스템(110)에서는, 호스트(102)로부터 복수의 커맨드들, 다시 말해 복수의 라이트 커맨드들과 복수의 리드 커맨드들 및 복수의 이레이즈 커맨드들을 수신할 경우, 특히 복수의 커맨드들을 순차적으로 동시에 수신할 경우, 전술한 바와 같이, 메모리 장치(150)에 대한 복수의 채널들(또는 웨이들)의 상태를 확인한 후, 채널들(또는 웨이들)의 상태에 상응하여, 최상의 전송 채널들(또는 전송 웨이들)과 최상의 수신 채널들(또는 수신 웨이들)을 각각 독립적으로 결정하며, 최상의 전송 채널들(또는 전송 웨이들)을 통해, 복수의 커맨드들에 해당하는 커맨드 동작들의 수행을, 메모리 장치(150)로 요청, 특히 메모리 장치(150)에 포함된 복수의 메모리 다이들에서 해당하는 커맨드 동작들의 수행을 요청하며, 또한 최상의 수신 채널들(또는 수신 웨이들)을 통해, 커맨드 동작들에 대한 수행 결과들을, 메모리 장치(150)의 메모리 다이들로부터 수신한다. 그리고, 본 발명의 실시 예에 따른 메모리 시스템(110)에서는, 최상의 전송 채널들(또는 전송 웨이들)을 통해 전송된 커맨드들과 최상의 수신 채널들(또는 수신 웨이들)을 통해 수신된 수행 결과들 간을 매칭하여, 호스트(102)로부터 수신된 복수의 커맨드들에 대한 응답을, 호스트(102)로 제공한다.
여기서, 본 발명의 실시 예에서는, 전술한 바와 같이, 메모리 시스템(110)에 포함된 컨트롤러(130)가, 메모리 시스템(110)의 메모리 장치(150)에 대한 복수의 채널들(또는 웨이들), 특히 메모리 장치(150)에 포함된 복수의 메모리 다이들과 컨트롤러(130) 간 채널들(또는 웨이들)의 상태를 확인한 후, 메모리 장치(150)에 대한 최상의 전송 채널들(또는 전송 웨이들)과 최상의 수신 채널들(또는 수신 웨이들)을 각각 독립적으로 결정할 뿐만 아니라, 복수의 메모리 시스템들에서 임의의 메모리 시스템, 예컨대 마스터 메모리 시스템의 컨트롤러가, 복수의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들), 특히 마스터 메모리 시스템과 나머지 메모리 시스템들, 예컨대 마스터 메모리 시스템과 슬레이브 메모리 시스템들 간 채널들(또는 웨이들)의 상태를 확인한 후, 메모리 시스템들에 대한 최상의 전송 채널들(또는 전송 웨이들)과 최상의 수신 채널들(또는 수신 웨이들)을 각각 독립적으로 결정한다. 다시 말해, 본 발명의 실시 예에서는, 메모리 장치(150)의 메모리 다이들에 대한 복수의 채널들(또는 웨이들), 또는 복수의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들)이, 비지 상태, 레디 상태, 액티브 상태, 아이들 상태, 정상 상태, 비정상 상태 등인 지를 확인하며, 예컨대 정상 상태에서 레디 상태 또는 아이들 상태의 채널들(또는 웨이들)을 최상의 채널들(또는 웨이들)로 결정한다. 특히, 본 발명의 실시 예에서는, 복수의 채널들(또는 웨이들)에서, 채널(또는 웨이)의 가용 용량이 정상 범위에 존재하거나 또는 채널(또는 웨이)의 동작 레벨이 정상 범위에 존재하는 채널들(또는 웨이들)을, 최상의 채널들로 결정한다. 여기서, 채널(또는 웨이)의 동작 레벨은, 각 채널들(또는 웨이들)에서의 동작 클럭, 파워 레벨, 전류/전압 레벨, 동작 타이밍, 온도 레벨 등에 의해 결정될 수 있다. 또한, 본 발명의 실시 예에서는, 각 메모리 시스템들의 정보, 예컨대 각 메모리 시스템들 또는 각 메모리 시스템들에 포함된 컨트롤러(130) 및 메모리 장치(150)에서의 커맨드 동작들에 대한 능력(capability), 일 예로 커맨드 동작들에 대한 수행 능력(performance capability), 처리 능력(process capability), 처리 속도(process speed), 및 처리 레이턴시(process latency) 등에 상응하여, 복수의 메모리 시스템들에서, 마스터 메모리 시스템을 결정한다. 여기서, 마스터 메모리 시스템은, 복수의 메모리 시스템들 간의 경쟁을 통해, 결정될 수도 있으며, 일 예로 호스트(102)와 각 메모리 시스템들 간의 접속 순위에 따른 경쟁을 통해 결정될 수 있다. 그러면 이하에서는, 도 4 내지 도 5를 참조하여 본 발명의 메모리 시스템에서 복수의 커맨드들에 해당하는 커맨드 동작들의 수행에 대해 보다 구체적으로 설명하기로 한다.
우선, 도 4를 참조하면, 컨트롤러(130)는, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들을 수행, 예컨대 호스트(102)로부터 수신된 복수의 라이트 커맨드들에 해당하는 프로그램 동작들을 수행하며, 이때 라이트 커맨드들에 해당하는 유저 데이터를, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에 프로그램하여 저장하며, 또한 메모리 블록들(552,554,562,564,572,574,582,584)로의 프로그램 동작에 상응하여, 유저 데이터에 대한 메타 데이터를 생성 및 업데이트한 후, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에 저장한다.
여기서, 컨트롤러(130)는, 유저 데이터가 메모리 장치(150)의 (552,554,562,564,572,574,582,584)에 포함된 페이지들에 저장됨을 지시하는 정보, 예컨대 제1맵 데이터와 제2맵 데이터를 생성 및 업데이트, 다시 말해 제1맵 데이터의 논리적 세그먼트들, 즉 L2P 세그먼트들과, 제2맵 데이터의 물리적 세그먼트들, 즉 P2L 세그먼트들을, 생성 및 업데이트한 후, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에 포함된 페이지들에 저장한다.
예컨대, 컨트롤러(130)는, 호스트(102)로부터 수신된 라이트 커맨드들에 해당하는 유저 데이터를, 컨트롤러(130)의 메모리(144)에 포함된 제1버퍼(510)에 캐싱(caching) 및 버퍼링(buffering), 즉 유저 데이터의 데이터 세그먼트들(512)을 데이터 버퍼/캐시인 제1버퍼(510)에 저장한 후, 제1버퍼(510)에 저장된 데이터 세그먼트들(512)을, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에 포함된 페이지들에 저장한다. 그리고, 컨트롤러(130)는, 호스트(102)로부터 수신된 라이트 커맨드들에 해당하는 유저 데이터의 데이터 세그먼트들(512)이, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에 포함된 페이지들에 프로그램되어 저장됨에 따라, 제1맵 데이터와 제2맵 데이터를 생성 및 업데이트하여, 컨트롤러(130)의 메모리(144)에 포함된 제2버퍼(520)에 저장, 즉 유저 데이터에 대한 제1맵 데이터의 L2P 세그먼트들(522)과 제2맵 데이터의 P2L 세그먼트들(524)을, 맵 버퍼/캐시인 제2버퍼(520)에 저장한다. 여기서, 컨트롤러(130)의 메모리(144)에서 제2버퍼(520)에는, 전술한 바와 같이, 제1맵 데이터의 L2P 세그먼트들(522)과 제2맵 데이터의 P2L 세그먼트들(524)이 저장되거나, 제1맵 데이터의 L2P 세그먼트들(522)에 대한 맵 리스트와, 제2맵 데이터의 P2L 세그먼트들(524)에 대한 맵 리스트가 저장될 수 있다. 아울러, 컨트롤러(130)는, 제2버퍼(520)에 저장된 제1맵 데이터의 L2P 세그먼트들(522)과 제2맵 데이터의 P2L 세그먼트들(524)을, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에 포함된 페이지들에 저장한다.
또한, 컨트롤러(130)는, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들을 수행, 예컨대 호스트(102)로부터 수신된 복수의 리드 커맨드들에 해당하는 리드 동작들을 수행하며, 이때 리드 커맨드들에 해당하는 유저 데이터의 맵 세그먼트들, 예컨대 제1맵 데이터의 L2P 세그먼트들(522)과 제2맵 데이터의 P2L 세그먼트들(524)을, 제2버퍼(520)에 로딩하여 확인한 후, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에서 해당하는 메모리 블록들의 페이지에 저장된 유저 데이터를 리드하며, 리드된 유저 데이터의 데이터 세그먼트들(512)을, 제1버퍼(510)에 저장한 후, 호스트(102)로 제공한다.
아울러, 컨트롤러(130)는, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들을 수행, 예컨대 호스트(102)로부터 수신된 복수의 이레이즈 커맨드들에 해당하는 이레이즈 동작들을 수행하며, 이때 이레이즈 커맨드들에 해당하는 메모리 블록들을, 메모리 장치(150)의 메모리 블록들(552,554,562,564,572,574,582,584)에서 확인한 후, 확인된 메모리 블록들에 대해 이레이즈 동작을 수행한다.
또한, 도 5를 참조하면, 메모리 장치(150)는, 복수의 메모리 다이(memory die)들, 예컨대 메모리 다이0(610), 메모리 다이1(630), 메모리 다이2(650), 메모리 다이3(670)을 포함하며, 각각의 메모리 다이들(610,630,650,670)은, 복수의 플래인(plane)들을 포함, 예컨대 메모리 다이0(610)은, 플래인0(612), 플래인1(616), 플래인2(620), 플래인3(624)을 포함하고, 메모리 다이1(630)은, 플래인0(632), 플래인1(636), 플래인2(640), 플래인3(644)을 포함하며, 메모리 다이2(650)는, 플래인0(652), 플래인1(656), 플래인2(660), 플래인3(664)을 포함하고, 메모리 다이3(670)은, 플래인0(672), 플래인1(676), 플래인2(680), 플래인3(684)을 포함한다. 그리고, 메모리 장치(150)에 포함된 메모리 다이들(610,630,650,670)에서의 각 플래인들(612, 616, 620, 624, 632, 636, 640, 644, 652, 656, 660, 664, 672, 676, 680, 684)은, 복수의 메모리 블록들(614, 618, 622, 626, 634, 638, 642, 646, 654, 658, 662, 666, 674, 678, 682, 686)을 포함, 예컨대 앞서 도 2에서 설명한 바와 같이, 복수의 페이지들, 예컨대 2M개의 페이지들(2MPages)을 포함하는 N개의 블록들(Block0, Block1, …, Block N-1)을 포함한다. 아울러, 메모리 장치(150)는, 각각의 메모리 다이들(610,630,650,670)에 대응하는 복수의 버퍼들, 예컨대 메모리 다이0(610)에 대응하는 버퍼0(628), 메모리 다이1(630)에 대응하는 버퍼1(648), 메모리 다이2(650)에 대응하는 버퍼2(668), 및 메모리 다이3(670)에 대응하는 버퍼3(688)을 포함한다.
그리고, 메모리 장치(150)에 포함된 버퍼들(628,648,668,688)에는, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들을 수행할 경우, 커맨드 동작들에 상응하는 데이터가 저장된다. 예컨대, 프로그램 동작들을 수행할 경우에는, 프로그램 동작들에 상응하는 데이터가 버퍼들(628,648,668,688)에 저장된 후, 메모리 다이들(610,630,650,670)의 메모리 블록들에 포함된 페이지들에 저장되며, 리드 동작들을 수행할 경우에는, 리드 동작들에 상응하는 데이터가 메모리 다이들(610,630,650,670)의 메모리 블록들에 포함된 페이지들에서 리드되어 버퍼들(628,648,668,688)에 저장된 후, 컨트롤러(130)를 통해 호스트(102)로 제공된다.
여기서, 본 발명의 실시 예로서 메모리 장치(150)에 포함된 버퍼들(628,648,668,688)이 각각 대응하는 메모리 다이들(610,630,650,670)의 외부에 배치되어 있다. 하지만, 실시예에 따라 각각 대응하는 메모리 다이들(610,630,650,670)의 내부에 포함될 수 있다. 또한, 실시예에 따라, 복수의 버퍼들(628,648,668,688)은 각각의 메모리 다이(610,630,650,670) 내에 포함된 각각의 플래인(612, 616, 620, 624, 632, 636, 640, 644, 652, 656, 660, 664, 672, 676, 680, 684) 또는 각각의 메모리 블록(614, 618, 622, 626, 634, 638, 642, 646, 654, 658, 662, 666, 674, 678, 682, 686)에 대응할 수도 있다. 그리고, 본 발명의 실시 예에서는, 설명의 편의를 위해, 메모리 장치(150)에 포함된 버퍼들(628,648,668,688)이, 앞서 도 3에서 설명한 바와 같이, 메모리 장치(150)에 포함된 복수의 페이지 버퍼(322,324,326)들인 것을 일 예로 설명하지만, 메모리 장치(150)에 포함된 복수의 캐시들 또는 복수의 레지스터(register)들이 될 수도 있다.
이하에서는 전술한 메모리 시스템, 예를 들어, 컨트롤러(130)와 메모리 장치(150)를 포함한 메모리 시스템(110)에서 데이터를 전달하는 방법과 장치를 보다 구체적으로 설명한다. 메모리 시스템(110)에 저장되는 데이터의 양은 더욱 커지고 있고, 메모리 시스템(110)은 한번에 많은 양의 데이터를 읽거나 저장하기를 요구 받고 있다. 한편, 메모리 시스템(110) 내 메모리 장치(150)에 저장된 데이터를 읽는 시간 또는 메모리 장치(150)에 데이터를 쓰는 시간은 컨트롤러(130)가 데이터를 처리하는 시간 또는 컨트롤러(130)와 메모리 장치(150) 간에 데이터가 전달되는 시간보다 더 길다. 컨트롤러(130) 혹은 호스트가 데이터를 처리하는 속도보다 메모리 장치(150)에 데이터를 읽거나 쓰는 시간이 상대적으로 큰 차이(예, 2배)를 가지기 때문에, 메모리 시스템(110)이 보다 빠르게 동작하기 위해서 데이터를 전달하는 과정을 보다 효율적으로 개선할 필요가 있으며, 이는 메모리 시스템(110)에 포함되는 버퍼의 크기에도 영향을 줄 수 있다.
도 6은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명한다.
도시된 바와 같이, 메모리 시스템(1002)은 컨트롤러(1004) 및 비휘발성 메모리 저장장치(1006)를 포함할 수 있다. 컨트롤러(1004)는 소거 펄스 생성부(1010), 소거 결과 확인부(1012), 데이터 처리부(1014), 소거 카운트 갱신부(1016) 및 프로그램 동작 제어부(1018)를 포함할 수 있다.
전원이 공급되지 않아도 저장된 데이터가 유지되는 특성을 가지는 비휘발성 메모리 저장장치(1006)는 데이터를 저장할 수 있는 복수의 블록을 포함한다. 데이터를 저장하고 저장된 데이터를 출력하는 비휘발성 메모리 저장장치(1006)의 동작 안전성과 동작 속도 향상 등을 위해 컨트롤러(1004)가 필요하다. 예를 들어, 프로그램(program) 또는 라이트(write) 동작을 수행하는 동안 비휘발성 메모리 저장장치(1006)는 컨트롤러(1004)로부터 제공된 데이터를 저장할 수 있다. 리드(read) 동작을 통해 비휘발성 메모리 저장장치(1006)는 저장된 데이터를 컨트롤러(1004)에 제공할 수 있다. 컨트롤러(1004)는 이레이스(erase) 동작 또는 소거 동작을 통해 비휘발성 메모리 저장장치(1006)에 저장된 데이터를 삭제할 수 있다.
비휘발성 메모리 저장장치(1006) 내 데이터를 저장할 수 있는 복수의 블록들 각각은 복수의 페이지들(pages)을 포함한다. 또한, 각각의 페이지는 적어도 하나의 워드라인(WL: Word Line)들로 연결된 복수의 메모리 셀들을 포함할 수 있다.
한편, 모든 페이지가 비어 있어 데이터가 없는 블록의 경우를 프리 블록으로 간주할 수 있다. 프리 블록은 페이지 내에 모든 셀들에 새로운 데이터를 저장할 수 있음을 가리킨다.
컨트롤러(1004)는 비휘발성 메모리 저장장치(1006) 내 특정 블록에 대해 소거 동작을 수행하여 해당하는 블록 내 모든 데이터를 소거할 수 있다. 블록단위로 수행되는 컨트롤러(1004)의 소거 동작은 복수의 소거 펄스에 대응하는 복수의 단위 소거 동작을 포함할 수 있다. 블록에는 복수의 단위셀을 포함하는 페이지를 복수 개 포함하고 있어, 한번의 소거 동작으로 블록 내 모든 단위셀에 데이터를 지우는 것이 효율적이지 못하다. 또한, 한번의 소거 동작으로 블록 내 모든 단위셀의 데이터를 지우기 위해 소거 전압의 레벨을 높이는 것은 단위셀을 손상시킬 수도 있다. 따라서 소거 동작에서는 컨트롤러(1004)가 복수의 소거 펄스에 대응하여 기 설정된 블록 내 데이터를 단계별로 소거할 수 있다. 즉, 한번의 소거 동작은 복수의 소거 펄스에 대응하는 복수의 단위 소거 동작을 포함할 수 있다.
컨트롤러(1004) 내 소거 펄스 생성부(1010)는 비휘발성 메모리 저장장치(1006) 내 블록에 대해 소거 동작을 수행하기 위해 복수의 소거 펄스를 생성할 수 있다. 소거 결과 확인부(1012)는 소거 펄스 생성부(1010)에서 소거 펄스가 생성된 직후 소거 결과를 확인하는 펄스를 생성한다. 여기서 소거 결과를 확인하는 펄스는 소거 펄스에 의해 데이터가 삭제된 블록의 데이터를 확인하기 위해 기 설정된 범위의 일정한 전압을 가질 수 있다.
단위 소거 동작은 소거 펄스 생성부(1010) 및 소거 결과 확인부(1012)에서 각각 생성된 소거 펄스와 소거 결과를 확인하는 신호에 따른 동작을 포함한다. 여기서 소거 펄스는 한 소거 동작 내에서 전압이 기 설정된 범위로 증가하거나 유지될 수 있다. 반면 소거 결과를 확인하는 펄스는 한 소거 동작 내에서 기 설정된 범위의 전압으로 일정하게 유지된다.
예를 들어, 소거 펄스는 블록 내 단위셀의 바디(웰 영역) 전압으로서 인가될 수 있다. 소거 펄스가 단위셀에 인가되면, 플로팅 게이트에 트랩(trap) 되었던 전하가 이동하고, 단위셀의 문턱 전압이 변경될 수 있다. 반면, 소거 결과를 확인하는 펄스는 블록 내 단위셀의 워드 라인 전압으로서 인가될 수 있다. 소거 결과를 확인하는 펄스가 워드 라인에 인가되면 단위셀은 변경된 문턱 전압에 대응하여 형성될 수 있는 채널을 통해 단위셀의 소스/드레인 사이에 공급되는 전류를 출력할 수 있다.
이하에서는 소거 결과를 확인하는 펄스를 제외한 소거 펄스의 전압을 단위 소거 동작의 전압으로 설명한다.
데이터 처리부(1014)에서는 소거 결과 확인부(1012)에서 생성된 소거 결과를 확인하는 펄스를 통해 소거 펄스가 목표한 만큼 전하를 이동(즉, 데이터의 삭제)시켰는지 확인할 수 있다. 그 결과에 대응하여, 데이터 처리부(1014)는 소거 펄스 생성부(1010)가 어떤 단계의 전압을 가진 소거 펄스를 생성할지 결정하고, 소거 펄스 생성부(1010)에 명령을 내릴 수 있다. 한편, 소거 동작이 시작되면 데이터 처리부(1014)가 소거 펄스 생성부(1010)에 최초 소거 펄스를 생성하도록 명령을 내릴 수 있다. 최초 소거 펄스 생성 후, 소거 결과 확인부(1012)에서 최초 소거 펄스에 대한 소거 결과를 확인하는 펄스가 생성된다. 소거 결과를 확인하는 펄스를 통해 데이터 처리부(1014)는 최초 소거 펄스를 통해 목표한 만큼 전하가 이동되었는지 확인하고 그 결과를 카운트함과 동시에 소거 펄스 생성부(1010)에 결과에 대응되는 명령을 전달한다.
실시예에 따라, 데이터 처리부(1014)에서는 소거 결과 확인부(1012)에서 생성된 소거 결과를 확인하는 펄스를 카운트할 수 있다. 이를 통해 단위 소거 동작의 개수를 카운트할 수 있고, 단위 소거 동작의 시간을 알 수 있다면 소거 동작의 총 시간을 유추할 수 있다.
한편, 실시예에 따라, 데이터 처리부(1014)는 소거 결과를 확인하는 펄스를 카운트하지 않고도 비휘발성 메모리 저장장치(1006)로부터 전달되는 데이터를 카운트할 수 있다. 단위 소거 동작마다 소거 결과를 확인하기 위한 데이터가 비휘발성 메모리 저장장치(1006)로부터 전달되기 때문에, 데이터 처리부(1014)는 데이터를 카운트하는 것으로 몇 번의 단위 소거 동작이 수행되었는 지를 알 수 있다.
다른 실시예에 따라, 데이터 처리부(1014)에서는 소거 동작의 총 시간을 측정할 수 있다. 단위 소거 동작의 시간을 알 수 있다면 단위 소거 동작의 개수를 유추할 수 있다.
만약 소거 동작 중 최초 소거 펄스에 대응하여 블록 내 복수의 단위셀에 데이터가 모두 소거되었다고 판단되면, 소거 펄스 생성부(1010)는 더 이상 소거 펄스를 생성하지 않도록 할 수 있다. 만약 소거 펄스에 대응하여 블록 내 복수의 단위셀에 데이터가 소거되지 않았다면, 소거 펄스 생성부(1010)는 현재 단계와 동일한 레벨 혹은 더 높은 레벨의 전압을 가진 소거 펄스를 생성할 수 있다. 만약 최초 소거 펄스에 대응하여 블록 내 복수의 단위셀에 데이터가 소거되었다면, 소거 펄스 생성부(1010)는 소거 펄스를 생성하지 않을 수 있다.
소거 펄스가 인가되는 블록 내 모든 데이터가 소거되는 시점까지 단위 소거 동작은 반복되어 진행될 수 있다. 단위 소거 동작이 생성될 때마다 데이터 처리부(1014)에서는 소거 결과를 카운트할 수 있다. 한편, 메모리 시스템(1002)에서 한번의 소거 동작을 수행하기 위해 기 설정된 사이클(즉, 소거 사이클)이 있을 수 있다. 단위 소거 동작은 소거 사이클 내에서 반복하여 진행될 수 있다. 소거 사이클 동안 단위 소거 동작이 반복하여 진행되었으나, 블록 내 모든 데이터가 소거되지 않은 경우 메모리 시스템(1002)은 해당 블록을 배드 블록으로 간주하여 프리 블록으로의 사용을 보류할 수 있다.
본 발명의 일 실시예에서는 단위 소거 동작은 1회의 소거 펄스와 그에 대응하는 소거 결과를 확인하는 펄스를 포함할 수 있다. 각각의 단위 소거 동작에 소요되는 시간은 모두 동일하다고 가정하면, 단위 소거 동작의 횟수에 따라 데이터 소거에 소요된 시간을 결정할 수 있다. 실시예에 따라, 단위 소거 동작은 복수의 소거 펄스와 이에 대응하는 소거 결과를 확인하는 펄스도 포함시킬 수 있고, 단위 소거 동작에 소요되는 시간을 동적으로 다르게 설정할 수 있다.
소거 카운트 갱신부(1016)에서는 컨트롤러(1004)가 비휘발성 메모리 저장장치(1006) 내 소거 펄스가 인가된 블록에 대해 소거 동작이 완료된 후 얻을 수 있는 정보에 대응하여 해당 블록의 소거 카운트를 갱신한다. 소거 동작이 완료된 후 얻을 수 있는 정보는 최초 단위 소거 동작이 시작되는 시점에서 모든 데이터가 소거된 시점까지의 단위 소거 동작 개수, 최초 단위 소거 동작이 시작되는 시점에서 모든 데이터가 소거된 시점까지의 소거 시간 등이 포함될 수 있다. 컨트롤러(1004)는 소거 동작 완료 후 얻을 수 있는 정보와 기 설정된 범위의 정보를 비교하여 특정 블록의 소거 카운트를 가변적으로 증가시킬 수 있다.
본 발명의 일 실시예에서는 소거 펄스가 인가된 블록에 대해 소거 동작이 완료된 후 데이터 처리부(1014)에 측정된 단위 소거 동작의 개수를 이용하여 해당 블록의 소거 카운트를 결정한다. 컨트롤러(1004)는 측정된 단위 소거 동작의 개수가 기 설정된 범위의 단위 소거 동작의 개수와 같을 경우에는 실수 x를 소거 카운트에 증가시킨다. 컨트롤러(1004)는 측정된 단위 소거 동작의 개수가 기 설정된 범위의 단위 소거 동작의 개수보다 작은 경우 실수 x보다 작은 값을, 큰 경우 실수 x보다 큰 값을 소거 카운트에 증가시킨다. 한 번의 소거 동작을 통해 기 설정된 값(예, 1)만큼 소거 카운트를 동일하게 증가시키는 것이 아니라, 한 번의 소거 동작에서 몇 번의 단위 소거 동작이 수행되었는 지에 따라 소거 카운트를 가변적으로 증가시킬 수 있다.
실시예에 따라, 카운트된 단위 소거 동작의 개수를 이용하여 소거 시간을 추정할 수도 있다. 단위 소거 동작은 기 설정된 소거 펄스에 대응하고, 1회 단위 소거 동작이 걸리는 시간은 기 설정되어 있다. 따라서, 카운트된 단위 소거 동작의 개수에 1회 단위 소거 동작이 걸리는 시간을 곱하면, 소거 시간을 추정할 수 있다. 예를 들어 1회 단위 소거 동작이 걸리는 시간이 1초이고, 단위 소거 동작이 100번 수행되었다고 가정한다. 이 경우, 소거 시간은 100초라고 추정할 수 있다.
본 발명의 다른 실시예에서는 소거 펄스가 인가된 블록에 대해 소거 동작이 완료된 후 데이터 처리부(1014)에 측정된 소거 시간을 이용하여 해당 블록의 소거 카운트를 결정한다. 컨트롤러(1004)는 측정된 소거 시간이 기 설정된 범위의 시간과 같을 경우에는 실수 y를 소거 카운트에 증가시킨다. 컨트롤러(1004)는 측정된 소거 시간이 기 설정된 범위의 시간보다 작을 경우 실수 y보다 작은 값, 큰 경우 실수 y보다 큰 값을 소거 카운트에 증가시킨다. 한 번의 소거 동작을 통해 기 설정된 값만큼 소거 카운트를 동일하게 증가시키는 것이 아니라, 한 번의 소거 동작에서 데이터가 소거되는 데 소요된 시간에 따라 소거 카운트를 가변적으로 증가시킬 수 있다.
실시예에 따라, 최초 단위 소거 동작이 시작되는 시점에서 기 설정된 블록의 모든 데이터가 소거된 시점까지의 시간을 측정할 수 있다면, 이에 대응하는 단위 소거 동작의 개수를 추정할 수 있다. 단위 소거 동작은 기 설정된 소거 펄스에 대응하고, 1회 단위 소거 동작이 걸리는 시간은 기 설정되어 있다. 따라서, 측정된 소거 시간을 1회 단위 소거 동작이 걸리는 시간으로 나누면, 단위 소거 동작의 개수를 추정할 수 있다. 예를 들어 1회 단위 소거 동작이 걸리는 시간이 1초이고, 소거 동작이 완료되는 시간까지 총 100초가 걸렸다고 가정한다. 이 경우, 단위 소거 동작이 100번 수행되었다고 추정할 수 있다.
한편, 소거 카운트 갱신부(1016)에서는 단위 소거 동작을 수행하기 전에 모든 데이터가 이미 소거된 블록의 경우 또는 소거 명령에 대응하여 단위 소거 동작이 수행되지 않는 경우에는 소거 카운트를 증가시키지 않을 수 있다.
프로그램 동작 제어부(1018)에서는 컨트롤러(1004)가 비휘발성 메모리 저장장치(1006) 내 블록 중에서 프리 블록을 우선적으로 사용할 수 있다. 예를 들어, 호스트로부터 전달된 대용량 데이터를 저장해야 하는 경우 혹은 웨어 레벨링 또는 가비지 컬렉션 등의 동작을 위해 데이터를 이동시키는 경우 등에서 프리 블록은 우선 사용될 수 있다. 프로그램 동작 제어부(1018)에서는 프리 블록을 선정하는 과정을 수행할 수 있다. 컨트롤러(1004)가 비휘발성 메모리 저장장치(1006) 내 블록 중에서 프리 블록만을 선정한 후 프리 블록 중 소거 카운트 값이 낮은 블록을 선정할 수 있다. 프로그램 동작 제어부(1018)에서는 선정된 소거 카운트 값이 낮은 프리 블록에 데이터를 프로그램(program) 혹은 라이트(write) 하는 과정을 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 소거 동작의 예를 설명한다.
도시된 바와 같이, 도 7은 복수의 단위 소거 동작을 포함하는 전체 소거 동작으로써, 시간에 따른 전압의 변화를 나타내고 있다. 도 7은 시간에 따른 x축과 전압에 따른 y축으로 구성되어 있다. x축은 (t0, t1, t2, t3, t4, t5, t6, …, tk-6, tk-5, tk-4-, tk-3, tk-2, tk-1, tk), y축은 (V0, V1, V2, V3, …, Vn-2, Vn-1, Vn) 이다. 여기서 k는 7이상의 자연수이고, n은 4이상의 자연수이다.
본 발명의 일 실시예에서 단위 소거 동작은 1회의 소거 펄스와 그에 대응하는 소거 결과를 확인하는 펄스를 포함한다. 소거 펄스와 그에 대응하는 소거 결과를 확인하는 펄스는 동일한 시간이 소요될 수 있다. 또한, 각각의 단위 소거 동작의 시간은 모두 동일할 수 있다.
도 7의 x축은 각각의 요소 사이 간격이 모두 동일할 수 있다. 도 7의 y축은 각각의 요소는 기 설정된 범위의 전압에 대응한다. 여기서 V0는 소거 결과를 확인하는 펄스가 가지는 전압이고, V1은 최초 소거 펄스가 가지는 전압이다. V2에서 Vn-1은 각 단계에 맞는 소거 펄스가 가지고 있는 전압이고, Vn은 소거 완료 단계의 소거 펄스가 가지는 전압이다.
도 7을 참조하면, 소거 동작은 복수의 단위 소거 동작을 포함한다. 여기서 단위 소거 동작은 1회의 소거 펄스와 그에 대응하는 소거 결과를 확인하는 펄스를 포함한다. 도 7에서는 P1, P2, P3, …, Pm-2, Pm-1, Pm 각각은 단위 소거 동작이다. 여기서 m은 4이상의 자연수이다.
t0 ~ t2구간의 P1는 첫번째 단위 소거 동작으로, t0 ~ t1구간에서 V1 전압을 가지는 소거 펄스와 t1 ~ t2구간에서 V0 전압을 가지는 소거 결과를 확인하는 펄스를 포함한다.
t2 ~ t4구간의 P2는 두번째 단위 소거 동작으로, t2 ~ t3구간에서 V2 전압을 가지는 소거 펄스와 t3 ~ t4구간에서 V0 전압을 가지는 소거 결과를 확인하는 펄스를 포함한다.
t4 ~ t6구간의 P3는 세번째 단위 소거 동작으로, t4 ~ t5구간에서 V3 전압을 가지는 소거 펄스와 t5 ~ t6구간에서 V0 전압을 가지는 소거 결과를 확인하는 펄스를 포함한다.
tk-6 ~ tk-4구간의 Pm-2는 (m-2)번째 단위 소거 동작으로, tk-6 ~ tk-5구간에서 Vn-2 전압을 가지는 소거 펄스와 tk-5 ~ tk-4구간에서 V0 전압을 가지는 소거 결과를 확인하는 펄스를 포함한다.
tk-4 ~ tk-2구간의 Pm-1는 (m-1)번째 단위 소거 동작으로, tk-4 ~ tk-3구간에서 Vm-1 전압을 가지는 소거 펄스와 tk-3 ~ tk-2구간에서 V0 전압을 가지는 소거 결과를 확인하는 펄스를 포함한다.
tk-2 ~ tk구간의 Pm는 m번째 단위 소거 동작으로, tk-2 ~ tk-1구간에서 Vn 전압을 가지는 소거 펄스와 tk-1 ~ tk구간에서 V0 전압을 가지는 소거 결과를 확인하는 펄스를 포함한다.
소거 동작은 복수의 단위 소거 동작을 포함하고 있다. 컨트롤러(1004)는 소거 동작 완료 후에 수행된 단위 소거 동작의 개수를 측정하고, 기 설정된 범위의 단위 소거 동작의 개수와 비교하여 소거 카운트를 가변적으로 증가시킬 수 있다.
컨트롤러(1004)는 측정된 단위 소거 동작의 개수가 기 설정된 범위의 단위 소거 동작의 개수와 같을 경우에는 실수 x를 소거 카운트에 증가시킨다. 컨트롤러(1004)는 측정된 단위 소거 동작의 개수가 기 설정된 범위의 단위 소거 동작의 개수보다 작은 경우 실수 x보다 작은 값을, 큰 경우 실수 x보다 큰 값을 소거 카운트에 증가시킨다. 한 번의 소거 동작을 통해 기 설정된 값만큼 소거 카운트를 동일하게 증가시키는 것이 아니라, 한 번의 소거 동작에서 몇 번의 단위 소거 동작이 수행되었는지에 따라 소거 카운트를 가변적으로 증가시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 소거 동작의 예를 설명한다.
도시된 바와 같이, 도 8은 복수의 단위 소거 동작을 포함하는 소거 동작의 일부로써, 시간에 따른 전압의 변화를 나타내고 있다. 도 8은 시간에 따른 x축과 전압에 따른 y축으로 구성되어 있다. x축은 (…, ty, ty+1, ty+2, ty+3, ty+4, …), y축은 (V0, …, Vx, …) 이다. 여기서 x 및 y는 자연수이다.
컨트롤러(1004)는 소거 펄스를 생성한 후 소거 결과를 확인하는 펄스를 통해 소거 펄스가 목표한 만큼 전하를 이동(즉, 데이터의 삭제)시켰는지 확인할 수 있다. 그 결과에 대응하여, 컨트롤러(1004)는 어떤 단계의 전압을 가진 소거 펄스를 생성할지 결정할 수 있다. 만약 소거 펄스에 대응하여 블록 내 복수의 단위셀에 데이터가 소거되지 않았다면, 컨트롤러(1004)는 현재 단계와 동일한 레벨 혹은 더 높은 레벨의 전압을 가진 소거 펄스를 생성할 수 있다.
도 8은 소거 펄스에 대응하여 블록 내 복수의 단위셀에 데이터가 소거되지 않았을 때, 컨트롤러(1004)가 현재 단계와 동일한 레벨의 전압을 가진 소거 펄스를 생성하는 것을 나타내고 있다.
ty ~ ty+2구간의 A1는 단위 소거 동작으로, ty ~ ty+1구간에서 Vx 전압을 가지는 소거 펄스를 포함할 수 있다. ty+1 ~ ty+2구간에서 소거 펄스는 인가되지 않을 수 있다. 예를 들어, V0 전압이 0V이고, Vx 전압이 20V이면, 복수의 단위셀의 바디(웰 영역)에 20V의 소거 펄스가 인가되는 것으로 이해할 수 있다. ty+1 ~ ty+2구간에서는 소거 결과를 확인하는 펄스(미도시)를 복수의 단위셀에 인가할 수 있다.
ty+2 ~ ty+4구간의 A2는 단위 소거 동작으로, ty+2 ~ ty+3구간에서 Vx 전압을 가지는 소거 펄스와 ty+3 ~ ty+4구간에서 단위셀에 인가되는 소거 결과를 확인하는 펄스에 따른 동작을 포함한다.
도 8을 참조하면, A1 단위 소거 동작으로 목표한 만큼 데이터가 소거되지 않았을 경우, A1 단위 소거 동작과 동일한 전압을 가진 A2 단위 소거 동작이 생성될 수 있다.
실시예에 따라, A1 단위 소거 동작으로 목표한 만큼 데이터가 소거되지 않았을 경우, A1 단위 소거 동작과 동일한 전압을 가진 단위 소거 동작이 복수 번 생성될 수도 있고, 아닐 수도 있다.
도 8과 같이 동일한 전압을 가진 단위 소거 동작이 연속하여 생성되는 경우는 모든 단계의 단위 소거 동작에서 일어날 수 있다. 예를 들어, 최초 단위 소거 동작으로 목표한 만큼 데이터가 소거되지 않았을 경우, 최초 단위 소거 동작이 반복하여 생성될 수 있다. 또한 완료 단계의 전압을 가진 단위 소거 동작으로 목표한 만큼 데이터가 소거되지 않았을 경우, 완료 단계의 전압을 가진 단위 소거 동작이 반복하여 생성될 수 있다.
도 9는 본 발명의 일 실시예에 따른 블록의 소거 카운트 변화의 예를 설명한다.
도 9는 전체 블록 각각에 대한 소거 카운트가 아닌 소거 동작이 될 예정인 블록에 한해 각각의 소거 카운트를 나타내는 예를 표로 나타낸다.
제1테이블(TB_A)에 포함된 블록들{BLK1, BLK2, BLK3, …, BLK(n-1), BLKn}은 컨트롤러(1004)에 의해 내부에 저장된 데이터가 소거될 예정인 블록이라고 가정한다. 제2테이블(TB_B)은 컨트롤러(1004)가 제1테이블(TB_A)에 포함된 블록들{BLK1, BLK2, BLK3, …, BLK(n-1), BLKn}에 1회의 소거 동작을 완료한 후 소거 카운트의 변화를 설명한다. 여기서 n은 5이상의 자연수이다.
제1테이블(TB_A)은 소거 카운트 갱신 전 블록들{BLK1, BLK2, BLK3, …, BLK(n-1), BLKn} 각각의 소거 카운트를 포함한다. 블록들{BLK1, BLK2, BLK3, …, BLK(n-1), BLKn}의 소거 카운트는 각각 9, 6, 3, …, 7, 5이다.
제2테이블(TB_B)은 소거 카운트 갱신 후 블록들{BLK1, BLK2, BLK3, …, BLK(n-1), BLKn} 각각의 소거 카운트를 포함한다. 블록들{BLK1, BLK2, BLK3, …, BLK(n-1), BLKn}의 소거 카운트는 각각 9.9, 7.2, 3.1, …, 7.0, 5.5이다.
1회의 소거 동작에 의해 갱신된 소거 카운트는 제1블록(BLK1)은 9에서 9.9로 0.9만큼, 제2블록(BLK2)은 6에서 7.2로 1.2만큼 제3블록(BLK3)는 3에서 3.1로 0.1만큼, …, 제(n-1)블록(BLK(n-1))은 7에서 7.0로 0.0만큼, 제n블록(BLKn)은 5에서 5.5로 0.5만큼 각각 증가하였다.
일반적인 메모리 시스템에서 블록 단위의 데이터를 소거한 후에 해당 블록에 대한 소거 카운트를 1(혹은 정해진 값)씩 증가시키는 것과는 다르게 본 발명의 일 실시예에서는 블록 소거 후에 기 설정된 범위에 따라 소거 카운트를 가변적으로 증가시킨다. 또한, 제(n-1)블록(BLK(n-1))처럼 경우에 따라 소거 카운트를 변화시키지 않는 경우도 존재할 수 있다. 예를 들면, 소거 동작을 수행하기 전에 이미 모든 데이터가 소거된 경우, 소거 명령에 대응하여 소거 동작이 수행되지 않았으므로, 소거 카운트를 변화시킬 필요가 없을 수 있다.
메모리 장치에 포함된 각 블록의 동작 특성은 제조 과정에서 결정될 수도 있고, 저장된 데이터의 패턴, 특성 등에 의해서도 결정될 수 있다. 이로 인하여, 소거 동작에 대응하여 메모리 장치에 포함된 각 블록마다 데이터가 소거되는 시간은 상이할 수 있다. 이는 메모리 장치에 포함된 각 블록의 수명에 영향을 줄 수 있고, 각 블록의 정상적인 동작 여부를 판단할 수 있는 기준이 될 수도 있다. 특히, 메모리 장치에 포함된 각 블록의 동작 특성에 대응하여 소거 카운트를 보다 정밀하게 결정할 수 있다면, 웨어 레벨링을 보다 효과적으로 수행할 수 있는 장점이 있다.
도 10은 본 발명의 일 실시예에 따른 블록의 정보를 가진 리스트의 예를 설명한다.
비휘발성 메모리 저장장치(1006)의 모든 블록은 소거 카운트가 있고, 소거 동작이 완료될 때마다 블록은 소거 카운트를 갱신한다. 도 10은 전체 블록 각각에 대한 소거 카운트와 프리 블록인지 아닌지를 나타내는 정보를 나타낸다.
도 10의 제3테이블(TB_C)를 참조하면, 각각의 블록들{BLK1, BLK2, BLK3, …, BLK(n-1), BLKn}에 대한 소거 카운트와 프리 블록인지 아닌지의 정보를 이용할 수 있다. n은 5이상의 자연수이다. 여기서 플래그 정보(F/N)는 프리 블록(Free Block, F) 혹은 논 프리 블록(Non-Free Block, N)을 가리키기 위한 것이다.
프리 블록(Free Block)은 소거 동작이 완료되어 블록 내 모든 페이지에 데이터가 저장되지 않은(즉, 현재 사용되고 있지 않은) 블록이다. 논 프리 블록(Non-Free Block)은 오픈 블록(Open Block)과 클로스 블록(Close Block)을 포함할 수 있다. 즉, 논 프리 블록은 블록 내 적어도 1개 이상의 페이지가 사용되고 있는 것을 포함한다.
제3테이블(TB_C)은 비휘발성 메모리 저장장치(1006)의 전체 블록들{BLK1, BLK2, BLK3, …, BLK(n-1), BLKn}에 대한 각각의 소거 카운트와 프리 블록인지 아닌지의 정보를 포함한다. 제1블록(BLK1)은 소거 카운트가 42이고, 프리 블록이다. 제2블록(BLK2)은 소거 카운트가 23이고, 논 프리 블록이다. 제3블록(BLK3)은 소거 카운트가 19이고, 프리 블록이다. 제(n-1)블록(BLK(n-1))은 소거 카운트가 7이고 논 프리 블록이다. 제n블록(BLKn)은 소거 카운트가 12이고 프리 블록이다.
컨트롤러(1004)는 낮은 소거 카운트를 가진 프리 블록을 우선적으로 사용할 수 있다. 제3테이블(TB_C)에서 설명된 블록 중에서는 프리 블록이면서 소거 카운트가 가장 낮은 제n블록(BLKn)이 다른 프리 블록에 비하여 우선적으로 사용될 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법을 설명하는 흐름도이다.
메모리 시스템은 비휘발성 메모리 저장장치 내 특정 블록이 다른 블록에 비해 소거 동작이 많이 수행되면, 해당 블록을 더 이상 사용할 수 없거나 배드 블록이 됨으로써 데이터의 저장공간이 줄어 들 수 있다. 이를 위해, 메모리 시스템은 비휘발성 메모리 저장장치 내 각각의 블록을 균형 있게 사용하는 방법이 요구될 수 있다.
도 11을 참조하면, 메모리 시스템의 동작 과정은 기 설정된 블록 내 모든 데이터를 소거하는 소거 동작을 복수의 단위 소거 동작으로 수행하는 단계(S1602) 및 소거 동작에 따른 소거 카운트를 복수의 단위 소거 동작으로 모든 데이터의 소거된 시점에 따라 가변적으로 증가하는 단계(S1604)를 포함할 수 있다.
단계S1602에서 메모리 시스템은 컨트롤러의 이레이스(erase) 동작 또는 소거 동작을 통해 비휘발성 메모리 저장장치에 저장된 데이터를 블록단위로 삭제할 수 있다. 블록 단위로 수행되는 메모리 시스템의 소거 동작은 복수의 소거 펄스에 대응하는 복수의 단위 소거 동작을 포함할 수 있다. 또한 소거 동작에서는 메모리 시스템이 복수의 소거 펄스에 대응하여 기 설정된 블록 내 데이터를 단계별로 소거할 수 있다.
단계S1604에서 메모리 시스템은 블록 단위의 소거 동작이 1회 완료되는 시점에 해당 블록의 소거 카운트를 가변적으로 증가시킬 수 있다. 보다 자세하게는, 한 번의 소거 동작을 통해 기 설정된 값(예, 1)만큼 소거 카운트를 동일하게 증가시키는 것이 아니라, 한 번의 소거 동작에서 몇 번의 단위 소거 동작이 수행되었는 지에 따라 소거 카운트를 가변적으로 증가시킬 수 있다. 한편 실시예에 따라, 한 번의 소거 동작이 소요되는 시간에 따라 소거 카운트를 가변적으로 증가시킬 수 있다.
한편, 도시되지는 않았지만, 메모리 시스템은 단위 소거 동작을 수행하기 전에 모든 데이터가 이미 소거된 블록의 경우 또는 소거 명령에 대응하여 단위 소거 동작이 수행되지 않는 경우에는 소거 카운트를 증가시키지 않을 수 있다. 예를 들어, 만약 메모리 시스템의 소거 명령 이후에 프리센싱이 먼저 수행되어 해당 블록의 데이터가 이미 소거되었다면 소거 카운트를 증가시키지 않을 수 있다.
한편, 도시되지는 않았지만, 메모리 시스템은 소거 카운트가 낮은 프리 블록을 우선적으로 사용할 수 있다. 예를 들어, 호스트로부터 전달된 대용량 데이터를 저장해야 하는 경우, 웨어 레벨링 또는 가비지 컬렉션 등의 동작을 위해 데이터를 이동시키는 경우 등에서 소거 카운트가 낮은 프리 블록은 우선 사용될 수 있다.
도 12a 및 도 12b는 본 발명의 서로 다른 실시예에 따른 소거 동작 과정 및 소거 카운트 갱신 과정을 나타내는 흐름도이다.
도 12a를 참조하면, 소거 동작 과정 및 소거 카운트 갱신 과정은 소거 시작 단계(S1702), 복수의 단위 소거 동작 수행 단계(S1704), 소거 완료 단계(S1706), 단위 소거 동작 개수 측정 단계(S1708) 및 기 설정된 범위의 개수에 따라 소거 카운트 갱신 단계(S1710)를 포함할 수 있다.
도 12a에서 설명한 실시예에 따른 제어 방법은 컨트롤러가 소거 동작 완료 이후에 소거 동작 중에 생성되었던 단위 소거 동작의 개수를 카운트하여 기 설정된 범위의 개수에 따라 소거 카운트를 가변적으로 증가시킨다.
단계S1702에서는 컨트롤러가 소거 동작이 필요한 블록을 비휘발성 메모리 저장장치에서 찾아 소거 동작을 수행하는 명령을 포함할 수 있다.
단계S1704에서는 컨트롤러가 비휘발성 메모리 저장장치 내 기 설정된 블록에 대해 소거 동작을 수행한다. 소거 동작은 복수의 소거 펄스에 대응하는 복수의 단위 소거 동작을 포함할 수 있다. 소거 동작에서는 컨트롤러가 복수의 소거 펄스에 대응하여 기 설정된 블록 내 데이터를 단계별로 소거할 수 있다. 또한 소거 동작에서 1회의 단위 소거 동작이 수행된 후에 컨트롤러는 해당 단위 소거 동작에 의해 기 설정된 블록 내 모든 데이터가 지워졌는지 확인하는 펄스를 생성할 수 있다. 확인 결과에 따라, 기 설정된 블록 내 모든 데이터가 삭제되었다면 소거 동작이 완료되고, 그렇지 않은 경우에는 현재 단계와 동일한 레벨 혹은 더 높은 레벨의 전압을 포함한 단위 소거 동작을 수행할 수 있다. 위와 같은 과정을 반복하여 컨트롤러는 기 설정된 블록 내 모든 데이터를 삭제할 수 있다. 소거 동작에 관한 자세한 설명은 도 13을 참조할 수 있다. 단계S1704에서 기 설정된 블록 내 모든 데이터가 지워졌다면 소거 동작이 완료(S1706)된다.
단계S1708에서는 컨트롤러가 단계S1702, 단계S1704, 단계S1706에서 생성된 단위 소거 동작의 총 개수를 측정한다. 즉, 최초 단위 소거 동작이 시작되는 시점에서 기 설정된 블록의 모든 데이터가 소거된 시점까지의 단위 소거 동작의 개수를 카운트한다. 여기서 기 설정된 블록의 모든 데이터가 소거된 시점은 소거 완료 단계의 전압을 포함한 단위 소거 동작이 완료된 시점 혹은 소거 동작이 완료된 시점과 동일하다고 봐도 무방하다.
단계S1710에서는 컨트롤러가 단계S1708에서 측정된 단위 소거 동작의 개수에 대응하여 소거 카운트를 갱신한다. 예를 들어 컨트롤러는 측정된 단위 소거 동작의 개수가 기 설정된 범위의 단위 소거 동작의 개수와 같을 경우에는 실수 x를 소거 카운트에 증가시킨다. 컨트롤러는 측정된 단위 소거 동작의 개수가 기 설정된 범위의 단위 소거 동작의 개수보다 작은 경우 실수 x보다 작은 값을, 큰 경우 실수 x보다 큰 값을 소거 카운트에 증가시킨다. 한 번의 소거 동작을 통해 기 설정된 값만큼 소거 카운트를 동일하게 증가시키는 것이 아니라, 한 번의 소거 동작에서 몇 번의 단위 소거 동작이 수행되었는 지에 따라 소거 카운트를 가변적으로 증가시킬 수 있다.
한편, 단위 소거 동작을 수행하기 전에 모든 데이터가 이미 소거된 블록의 경우 또는 소거 명령에 대응하여 단위 소거 동작이 수행되지 않는 경우에는 소거 카운트를 증가시키지 않을 수 있다.
한편, 실시예에 따라, 단계S1708에서 측정된 단위 소거 동작의 개수를 이용하여 소거 시간을 측정할 수도 있다. 단위 소거 동작은 기 설정된 소거 펄스에 대응하고, 1회 단위 소거 동작이 걸리는 시간은 기 설정되어 있다. 따라서, 카운트된 단위 소거 동작의 개수에 1회 단위 소거 동작이 걸리는 시간을 곱하면, 소거 시간을 추정할 수 있다. 예를 들어 1회 단위 소거 동작이 걸리는 시간이 1초이고, 단위 소거 동작이 100번 수행되었다고 가정한다. 이 경우, 소거 시간은 100초라고 추정할 수 있다.
한편, 도 12b를 참조하면, 소거 동작 과정 및 소거 카운트 갱신 과정은 소거 시작 단계(S1722), 복수의 단위 소거 동작 생성 단계(S1724), 소거 완료 단계(S1726), 소거 시간 측정 단계(S1728) 및 기 설정된 범위의 시간에 따라 소거 카운트 갱신 단계(S1730)를 포함할 수 있다.
도 12b에서 설명한 실시예에 따른 동작 방법은 컨트롤러가 소거 동작 완료 이후에 소거 동작의 시간을 측정하여 기 설정된 범위의 시간에 따라 소거 카운트를 가변적으로 증가시킨다.
단계S1722에서는 컨트롤러가 소거 동작이 필요한 블록을 비휘발성 메모리 저장장치에서 찾아 소거 동작을 수행하는 명령을 포함할 수 있다.
단계S1724에서는 컨트롤러가 비휘발성 메모리 저장장치 내 기 설정된 블록에 대해 소거 동작을 수행한다. 소거 동작은 복수의 소거 펄스에 대응하는 복수의 단위 소거 동작을 포함할 수 있다. 소거 동작에서는 컨트롤러가 복수의 소거 펄스에 대응하여 기 설정된 블록 내 데이터를 단계별로 소거할 수 있다. 또한 소거 동작에서 1회의 단위 소거 동작이 수행된 후에 컨트롤러는 해당 단위 소거 동작에 의해 기 설정된 블록 내 모든 데이터가 지워졌는지 확인하는 펄스를 생성할 수 있다. 확인 결과에 따라, 기 설정된 블록 내 모든 데이터가 삭제되었다면 소거 동작이 완료되고, 그렇지 않은 경우에는 현재 단계와 동일한 레벨 혹은 더 높은 레벨의 전압을 포함한 단위 소거 동작을 수행할 수 있다. 위와 같은 과정을 반복하여 컨트롤러는 기 설정된 블록 내 모든 데이터를 삭제할 수 있다. 소거 동작에 관한 자세한 설명은 도 13를 참조할 수 있다. 단계S1724에서 기 설정된 블록 내 모든 데이터가 지워졌다면 소거 동작이 완료(S1726)된다.
단계S1728에서는 컨트롤러가 단계S1722, 단계S1724, 단계S1726에서 소거 동작의 총 시간을 측정한다. 즉, 최초 단위 소거 동작이 시작되는 시점에서 기 설정된 블록의 모든 데이터가 소거된 시점까지의 시간을 측정한다. 여기서 기 설정된 블록의 모든 데이터가 소거된 시점은 소거 완료 단계의 전압을 포함한 단위 소거 동작이 완료된 시점 혹은 소거 동작이 완료된 시점과 동일하다고 봐도 무방하다.
단계S1730에서는 컨트롤러가 단계S1728에서 측정된 소거 시간에 대응하여 소거 카운트를 갱신한다. 예를 들어 컨트롤러는 측정된 소거 시간이 기 설정된 범위의 시간과 같을 경우에는 실수 y를 소거 카운트에 증가시킨다. 컨트롤러는 측정된 소거 시간이 기 설정된 범위의 시간보다 작을 경우 실수 y보다 작은 값, 큰 경우 실수 y보다 큰 값을 소거 카운트에 증가시킨다. 한 번의 소거 동작을 통해 기 설정된 값만큼 소거 카운트를 동일하게 증가시키는 것이 아니라, 한 번의 소거 동작에서 데이터가 소거되는 데 소요된 시간에 따라 소거 카운트를 가변적으로 증가시킬 수 있다.
한편, 단위 소거 동작을 수행하기 전에 모든 데이터가 이미 소거된 블록의 경우 또는 소거 명령에 대응하여 단위 소거 동작이 수행되지 않는 경우에는 소거 카운트를 증가시키지 않는다.
도 13은 본 발명의 일 실시예에 따른 소거 동작 과정을 나타내는 흐름도이다.
도 13을 참조하면, 소거 동작 과정은 소거 시작 단계(S1502), 최초 단위 소거 동작 수행 단계(S1504), 단위 소거 동작 이후 소거 결과를 확인하여 완료되었는지 확인하는 단계(S1506), 소거 완료 단계(S1508), 현재 단계와 동일한 레벨 혹은 더 높은 레벨의 전압을 포함한 단위 소거 동작 수행(S1510), 및 단위 소거 동작 이후 소거 결과를 확인하여 완료되었는지 확인하는 단계(S1512)를 포함할 수 있다.
도 13은 소거 동작 과정을 자세히 설명하는 흐름도이다. 단계S1502에서는 컨트롤러가 소거 동작이 필요한 블록을 비휘발성 메모리 저장장치에서 찾아 소거 동작을 수행하는 명령을 포함할 수 있다.
단계S1504에서는 컨트롤러가 소거 명령을 받아 비휘발성 메모리 저장장치 내 소거 동작이 필요한 블록에 대해 최초 단위 소거 동작이 수행된다. 단위 소거 동작은 기 설정된 범위의 전압을 가진 소거 펄스를 생성하는 단계를 포함할 수 있다. 소거 펄스에 대응하여 기 설정된 블록 내 데이터는 소거될 수 있다. 또한 단위 소거 동작은 소거 펄스가 생성된 직후 소거 결과를 확인하는 펄스를 생성하는 단계를 포함할 수 있다. 소거 결과를 확인하는 펄스는 소거 펄스에 대응하여 기 설정된 블록 내 데이터가 모두 소거되었는지 확인할 수 있다. 이하에서는 소거 결과를 확인하는 펄스를 제외한 소거 펄스의 전압을 단위 소거 동작의 전압으로 설명한다.
단계1506에서는 단계S1504에서 생성된 최초 단위 소거 동작에 의해 모든 데이터가 소거되었는지 확인할 수 있다. 즉, 소거 결과를 확인하는 펄스에 의해 소거 동작 완료 여부를 알 수 있다. 만약 최초 단위 소거 동작에 의해서 목표한 만큼 데이터가 소거되었다면 소거 동작이 완료된다(S1508). 그렇지 않은 경우에는 현재 단계와 동일한 레벨 혹은 더 높은 레벨의 전압을 포함한 단위 소거 동작이 수행된다(S1510). 여기서, 어떤 레벨의 전압을 포함한 단위 소거 동작이 수행될지는 메모리 시스템에 따라 다를 수 있다.
단계S1510에서는 직전에 수행되었던 단위 소거 동작의 소거 펄스와 동일한 전압 또는 더 높은 전압을 가진 소거 펄스를 생성하는 단계를 포함할 수 있다. 생성되는 소거 펄스에 대응하여 기 설정된 블록 내 데이터는 소거될 수 있다. 단계1510에서 생성되는 단위 소거 동작은 직전에 수행되었던 단위 소거 동작의 소거 펄스보다 높은 기 설정된 범위의 전압을 가진 소거 펄스를 사용할 수 있다. 또한 단계1510에서 생성되는 단위 소거 동작은 직전에 수행되었던 단위 소거 동작의 소거 펄스와 같은 전압을 가진 소거 펄스를 사용할 수 있다. 또한 단계S1510에서 소거 펄스가 생성된 직후 소거 결과를 확인하는 펄스를 생성하는 단계를 포함할 수 있다. 소거 결과를 확인하는 펄스는 소거 펄스에 대응하여 기 설정된 블록 내 데이터가 모두 소거되었는지 확인할 수 있다.
단계1512에서는 단계S1510에서 생성된 단위 소거 동작에 의해 모든 데이터가 소거되었는지 확인할 수 있다. 즉, 소거 결과를 확인하는 펄스에 의해 소거 동작 완료 여부를 알 수 있다. 만약 단위 소거 동작에 의해서 목표한 만큼 데이터가 소거되었다면 소거 동작이 완료된다(S1508). 그렇지 않은 경우에는 현재 단계와 동일한 레벨 혹은 더 높은 레벨의 전압을 포함한 단위 소거 동작이 다시 수행된다(S1510).
도 14는 본 발명의 일 실시예에 따른 프리센싱이 추가된 소거 동작 과정 및 소거 카운트 갱신 과정을 나타내는 흐름도이다.
도 14를 참조하면, 프리센싱이 추가된 소거 동작 과정 및 소거 카운트 갱신 과정은 소거 시작 단계(S1742), 프리센싱 결과 소거 완료 확인 단계(S1744), 소거 카운트 변화없이 유지 단계(S1746), 복수의 단위 소거 동작 수행 단계(S1748), 소거 완료 단계(S1750), 및 기 설정된 범위에 따라 소거 카운트 갱신 단계(S1752)를 포함할 수 있다.
도 14는 컨트롤러가 블록 내 데이터를 삭제할 수 있는 단위 소거 동작 생성 이전에 프리센싱을 통하여 소거 동작 완료를 먼저 확인하는 단계를 거친다는 점에서 도 12a 및 도 12b에서 설명한 실시예와 차이가 있다. 컨트롤러는 소거 동작 완료 이후에 소거 동작 중에 얻을 수 있는 정보에 대응하여 소거 카운트를 가변적으로 증가시킨다. 여기서 소거 동작 중에 얻을 수 있는 정보는 단위 소거 동작의 개수 혹은 소거 시간을 포함할 수 있다.
프리센싱(Pre-Sensing)은 컨트롤러에 의해 소거 동작을 하려는 기 설정된 블록에 대해 소거 동작 전에 수행된다. 프리센싱은 기 설정된 블록이 어떤 단계의 전압을 가진 소거 펄스를 포함한 단위 소거 동작부터 생성되어야 하는지를 미리 판단해 줄 수 있다. 혹은 소거 동작을 수행하기 전에 기 설정된 블록의 모든 데이터가 소거된 경우를 판단해 줄 수 있다.
프리센싱은 컨트롤러의 소거 명령 이전에 수행될 수도 있고, 소거 명령 이후에 수행될 수도 있다. 도 14에서는 프리센싱이 소거 명령 이전에 수행되었다고 가정한 실시예이다.
단계S1742에서는 컨트롤러가 프리센싱 결과를 확인하는 명령을 포함할 수 있다. 단계S1744에서는 컨트롤러가 프리센싱 결과를 확인하여 기 설정된 블록이 이미 소거 동작이 완료된 블록이라면 소거 카운트를 증가시키지 않고 소거 동작 또한 수행되지 않고 종료된다(S1746). 그렇지 않은 경우에는, 컨트롤러가 소거 동작이 필요한 블록을 비휘발성 메모리 저장장치에서 찾아 소거 동작을 수행하는 명령과 동시에 기 설정된 블록의 복수의 단위 소거 동작이 생성된다(S1748).
단계S1748에서는 컨트롤러가 기 설정된 블록에 대해 소거 동작을 수행한다. 소거 동작에 관한 자세한 설명은 도 13을 참조할 수 있다. 기 설정된 블록의 모든 데이터가 지워졌다면 소거 동작이 완료(S1750)된다.
단계S1752에서는 컨트롤러가 단계S1748에서 얻을 수 있는 정보를 이용하여 소거 카운트를 가변적으로 증가시킬 수 있다. 여기서, 정보는 단계S1748에서 생성된 단위 소거 동작의 총 개수 또는 단계S1748에서 소요되는 소거 동작의 총 시간이 될 수 있다.
단계S1752에서는 실시예에 따라, 컨트롤러가 단계S1748에서 생성된 단위 소거 동작의 총 개수를 측정할 수 있다. 컨트롤러는 측정된 단위 소거 동작의 개수와 기 설정된 범위의 개수를 비교하여 소거 카운트를 가변적으로 증가시킬 수 있다. 기 설정된 범위의 개수에 따라 소거 카운트를 갱신하는 것에 관한 자세한 설명은 도 12a를 참조할 수 있다.
단계S1752에서는 실시예에 따라, 컨트롤러가 단계S1748에서 소요되는 소거 동작의 총 시간을 측정할 수 있다. 컨트롤러는 측정된 소거 시간과 기 설정된 범위의 시간을 비교하여 소거 카운트를 가변적으로 증가시킬 수 있다. 기 설정된 범위의 시간에 따라 소거 카운트를 갱신하는 것에 대한 자세한 설명은 도 12b를 참조할 수 있다.
소거 명령이 이전에 수행되었다고 추정되는 경우, 컨트롤러는 프리센싱을 통해 결과를 확인하여 소거 동작의 필요성을 판단한다. 프리센싱 결과를 확인하는 단계(S1744)에서는 단위 소거 동작이 수행되지 않고, 소요되는 시간도 짧을 수 있다.
도 15는 본 발명의 일 실시예에 따른 프리 블록을 선정하는 과정을 나타내는 흐름도이다.
도 15를 참조하면, 프리 블록을 선정하는 과정은 프리 블록(Free Block, F)과 논 프리 블록(Non-Free Block, N) 중 프리 블록(Free Block, F)을 선정하는 단계(S1902), 소거 카운트 값이 낮은 블록 선정 단계(S1904) 및 프리 블록 선정 완료 단계(S1906)를 포함할 수 있다.
컨트롤러는 호스트의 프로그램(program) 명령에 대응하여 프리 블록에 데이터를 저장하기 위해 프리 블록을 선정하는 과정을 수행할 수 있다. 또는, 컨트롤러가 호스트의 프로그램(program) 명령에 대비하여 미리 프리 블록을 선정하는 과정이 수행될 수 있다.
단계S1902에서는 논 프리 블록(Non-Free Block, N)이 아닌 프리 블록(Free Block, F)을 선정하는 단계이다. 프리 블록(Free Block, F)은 소거 동작이 완료되어 블록 내 모든 페이지에 데이터가 저장되지 않은 블록이다. 논 프리 블록(Non-Free Block, N)은 오픈 블록(Open Block)과 클로스 블록(Close Block)을 포함할 수 있다. 단계S1902에서는 컨트롤러가 비휘발성 메모리 저장장치 내 블록 중 프리 블록(Free Block, F)만을 선정할 수 있다.
단계S1904에서는 컨트롤러가 단계S1902에서 선정된 프리 블록 중에서 소거 카운트 값이 낮은 프리 블록을 우선적으로 선정한다. 실시예에 따라, 컨트롤러는 소거 카운트 값이 가장 낮은 프리 블록을 선정할 수 있다. 다른 실시예에 따라, 컨트롤러가 소거 카운트 값에 따른 그룹화를 수행한 후, 낮은 소거 카운트를 가지는 프리 블록 그룹 중 하나를 선정할 수도 있다. 또 다른 실시예에 따라, 컨트롤러는 소거 카운트 값이 낮은 프리 블록 순서대로 리스트화 할 수도 있다.
단계S1906에서는 컨트롤러가 데이터를 프로그램하기 위한 충분한 숫자의 프리 블록이 확보되면, 프리 블록 선정을 완료할 수 있다.
예를 들면, 도 10에서 설명한 제3테이블(TB_C)을 참조하여, 도 15에서 설명한 일 실시예를 설명할 수 있다. 단계S1902에서, 도 10의 제3테이블(TB_C)에 설명된 블록 중에서는 제1블록(BLK1), 제3블록(BLK3), 제n블록(BLKn)이 선정될 수 있다. 단계S1904에서, 도 10의 제3테이블(TB_C)에 설명된 블록 중에서는 프리 블록이면서 소거 카운트가 가장 낮은 제n블록(BLKn)이 다른 프리 블록에 비하여 우선적으로 선정될 수 있다.
도 16은 본 발명의 일 실시예에 따른 소거 동작이 완료되었는지 확인하는 펄스의 예를 설명한다.
도시된 바와 같이, 도 16은 단위 소거 동작에 포함되어 있는 소거 결과를 확인하는 펄스에 관한 도면이다. 도시되지는 않았지만, 전압공급부(1050)는 컨트롤러 내에 있을 수 있고, 제1블록(BLK1)은 비휘발성 메모리 저장장치에 있을 수 있다.
전압공급부(1050)는 단위 소거 동작에 포함되어 있는 소거 결과를 확인하는 펄스 혹은 소거 결과를 확인하는 펄스에 대응하는 명령을 받을 수 있다. 제1블록(BLK1)의 각각의 페이지(PG1, PG2, PG3, …, PG101, PG102, PG103, …, PGn)는 전압공급부(1050)와 각각의 워드라인(WL1, WL2, WL3, …, WL101, WL102, WL103, …, WLn)으로 연결되어 있을 수 있다. 또한 제1블록(BLK1)의 각각의 페이지(PG1, PG2, PG3, …, PG101, PG102, PG103, …, PGn)는 전압공급부(1050)와 연결된 각각의 워드라인(WL1, WL2, WL3, …, WL101, WL102, WL103, …, WLn)을 통해 전압공급부(1050)에서 생성된 전압이 인가될 수 있다. 전압이 인가된 복수의 단위셀은 단위셀의 소스/드레인 사이에 흐르는 전류를 출력할 수 있다. 즉, 해당 페이지 혹은 단위셀 내에 저장된 데이터를 읽을 수 있다. 여기서, n은 104이상의 자연수다.
페이지 내에 포함된 단위셀에 데이터가 소거되었는 지에 따라, 워드라인을 통해 전압공급부(1050)로부터 전압이 공급되면 소스/드레인 사이에 흐르는 전류가 달라질 수 있다. 이를 통해 해당 페이지 내에 단위셀의 데이터 저장 유무를 확인할 수 있다. 예를 들어, 소스/드레인 사이에 공급되는 전류가 출력되면 단위셀에 데이터가 저장되어 있지 않은 상태이고, 소스/드레인 사이에 공급되는 전류가 출력되지 않으면 단위셀에 데이터가 저장되어 있는 상태이다.
실시예에 따라, 단위 소거 동작에 포함되어 있는 소거 결과를 확인하는 펄스에 대응하여 전압공급부(1050)는 워드라인(WL1, WL2, WL3, …, WL101, WL102, WL103, …, WLn)을 통해 제1블록(BLK1)의 각각의 페이지(PG1, PG2, PG3, …, PG101, PG102, PG103, …, PGn)에 전압을 공급할 수 있다.
예를 들어 컨트롤러(1004, 도 1 참조)는 제1워드라인(WL1)을 통해 전압공급부(1050)로부터 전압을 공급받은 제1페이지(PG1) 내에 데이터의 유무를 확인할 수 있다. 컨트롤러(1004)는 제2워드라인(WL2)을 통해 전압공급부(1050)로부터 전압을 공급받은 제2페이지(PG2) 내에 데이터의 유무를 확인할 수 있다. 컨트롤러(1004)는 제3워드라인(WL3)을 통해 전압공급부(1050)로부터 전압을 공급받은 제3페이지(PG3) 내에 데이터의 유무를 확인할 수 있다. 컨트롤러(1004)는 제101워드라인(WL101)을 통해 전압공급부(1050)로부터 전압을 공급받은 제101페이지(PG101) 내에 데이터의 유무를 확인할 수 있다. 컨트롤러(1004)는 제102워드라인(WL102)을 통해 전압공급부(1050)로부터 전압을 공급받은 제102페이지(PG102) 내에 데이터의 유무를 확인할 수 있다. 컨트롤러(1004)는 제103워드라인(WL103)을 통해 전압공급부(1050)로부터 전압을 공급받은 제103페이지(PG103) 내에 데이터의 유무를 확인할 수 있다. 컨트롤러(1004)는 제n워드라인(WLn)을 통해 전압공급부(1050)로부터 전압을 공급받은 제n페이지(PGn) 내에 데이터의 유무를 확인할 수 있다.
소거 결과를 확인하는 펄스는 해당 블록 내 데이터가 모두 소거되었는지 확인하기 위해 필요하다. 여기서 블록 내 데이터가 모두 소거되었는지 확인하는 방법은 다양한 실시예를 통해 설명될 수 있다. 예를 들어, 첫번째 단위 소거 동작에 대응하여, 임의의 페이지를 선택하여 데이터가 소거되지 않은 페이지가 나올 때까지 선택된 임의의 페이지부터 차례대로 데이터의 유무를 확인하는 방법이 있을 수 있다. 만약 차례대로 확인하는 중에 데이터가 소거되지 않은 페이지가 나온다면, 그 뒤 페이지들은 더 이상 확인할 필요가 없다. 또한 두번째 단위 소거 동작에 대응하여, 이미 확인한 페이지들은 첫번째 단위 소거 동작 후 확인 과정에서 확인하였기 때문에 더 이상 확인할 필요가 없다. 따라서 두번째 단위 소거 동작에 대응하여, 첫번째 단위 소거 동작에 대응하여 찾은 소거되지 않은 페이지부터 다시 차례대로 데이터의 유무를 확인하면 된다.
도 17은 본 발명의 일 실시예에 따른 복수의 단위 소거 동작의 예를 설명한다.
도시된 바와 같이, 메모리 시스템(1002)은 컨트롤러(1004) 및 비휘발성 메모리 저장장치(1006)를 포함할 수 있다. 비휘발성 메모리 저장장치(1006)에는 데이터를 저장할 수 있는 복수의 블록을 포함할 수 있다.
도 17을 참조하면, 컨트롤러(1004)는 기 설정된 블록 내 모든 데이터가 소거될 때까지 복수의 단위 소거 동작(제1 단위 소거 동작, 제2 단위 소거 동작, …, 제n 단위 소거 동작)을 일정한 시간차를 두고 수행할 수 있다. 복수의 단위 소거 동작(제1 단위 소거 동작, 제2 단위 소거 동작, …, 제n 단위 소거 동작)은 기 설정된 블록 내 데이터를 소거할 수 있는 복수의 소거 펄스를 포함할 수 있다. 또한 복수의 단위 소거 동작(제1 단위 소거 동작, 제2 단위 소거 동작, …, 제n 단위 소거 동작)은 소거 펄스가 생성된 직후 소거 결과를 확인하는 펄스를 포함할 수 있다. 여기서 n은 3이상의 자연수이다.
도 17을 참조하면, 컨트롤러(1004)는 비휘발성 메모리 저장장치(1006)에 포함된 기 설정된 블록에 대한 블록 정보를 액세스할 수 있다. 보다 자세하게, 블록 정보에는 기 설정된 블록의 소거 카운트 및 프리 블록인지 아닌 지에 대한 식별자 등이 포함될 수 있다. 예를 들어, 기 설정된 블록 내 모든 데이터가 컨트롤러(1004)에 의해 소거된 후, 컨트롤러(1004)는 기 설정된 블록의 소거 카운트를 액세스 할 수 있다.
도 17을 참조하면, 컨트롤러(1004)는 기 설정된 블록 내 데이터를 모두 소거한 후, 해당 블록의 소거 카운트를 갱신할 수 있다. 보다 더 자세하게는, 컨트롤러(1004)는 복수의 단위 소거 동작을 통하여 기 설정된 블록 내 데이터를 모두 소거한 후 블록에 대한 정보를 액세스 하여 해당 블록의 소거 카운트를 가변적으로 증가시킬 수 있다.
본 발명의 일 실시예에 따라, 비휘발성 메모리 저장장치(1006)는 소거 동작이 필요한 제1블록(BLK1)을 포함할 수 있다. 컨트롤러(1004)는 복수의 단위 소거 동작(제1 단위 소거 동작, 제2 단위 소거 동작, …, 제n 단위 소거 동작)을 통해 제1블록(BLK1) 내 모든 데이터를 소거할 수 있다.
컨트롤러(1004)는 제1블록(BLK1)에 제1 단위 소거 동작을 수행할 수 있다. 제1 단위 소거 동작은 제1블록(BLK1) 내 데이터를 소거할 수 있는 복수의 소거 펄스를 포함할 수 있다. 또한 제1 단위 소거 동작은 소거 펄스가 생성된 직후 소거 결과를 확인하는 펄스를 포함할 수 있다. 예를 들어 컨트롤러(1004)는 제1블록(BLK1) 내 데이터를 소거하기 위해 소거 펄스를 생성해 줄 수 있고, 소거 펄스에 대응하여 제1블록(BLK1) 내 데이터가 기 설정된 범위만큼 소거되었는지 확인하는 펄스를 생성해 줄 수 있다.
제1 단위 소거 동작에 포함된 소거 결과를 확인하는 펄스에 대응하여 만약 제1블록(BLK1) 내 데이터가 모두 삭제되지 않았다면, 컨트롤러(1004)는 현재 단계와 동일한 레벨 혹은 더 높은 레벨의 전압을 포함한 제2 단위 소거 동작을 수행할 수 있다. 제2 단위 소거 동작 역시 제1블록(BLK1) 내 데이터를 소거할 수 있는 복수의 소거 펄스를 포함할 수 있다. 또한 제2 단위 소거 동작은 소거 펄스가 생성된 직후 소거 결과를 확인하는 펄스를 포함할 수 있다.
제1블록(BLK1) 내 데이터가 모두 삭제될 때까지 복수의 단위 소거 동작을 수행할 수 있다. 컨트롤러(1004)는 제1블록(BLK1)에 제n 단위 소거 동작을 수행할 수 있다. 제n 단위 소거 동작 역시 제1블록(BLK1) 내 데이터를 소거할 수 있는 복수의 소거 펄스를 포함할 수 있다. 또한 제n 단위 소거 동작은 소거 펄스가 생성된 직후 소거 결과를 확인하는 펄스를 포함할 수 있다.
제n 단위 소거 동작에 포함된 소거 결과를 확인하는 펄스에 대응하여 만약 제1블록(BLK1) 내 데이터가 모두 삭제되었다면, 컨트롤러(1004)는 소거 동작을 완료하고 더 이상 단위 소거 동작을 수행하지 않을 수 있다.
실시예에 따라, 컨트롤러(1004)는 복수의 단위 소거 동작(제1 단위 소거 동작, 제2 단위 소거 동작, …, 제n 단위 소거 동작)을 수행한 후, 제1블록(BLK1)의 블록정보를 확인할 수 있다. 예를 들어, 컨트롤러(1004)는 제1블록(BLK1)이 프리블록인지 아닌지 판단할 수 있고, 제1블록(BLK1)의 소거카운트를 인지할 수 있다. 실시예에 따라, 컨트롤러(1004)는 제1블록(BLK1) 내 모든 데이터를 소거되었다고 확인한 후에 제1블록(BLK1)의 블록정보인 소거 카운트를 액세스 할 수 있다. 또한 컨트롤러(1004)는 소거 동작 동안 수행되었던 단위 소거 동작의 총 개수에 대응하여 제1블록(BLK1)의 소거 카운트를 가변적으로 증가시킬 수 있다. 즉, 컨트롤러(1004)는 제1블록(BLK1)의 소거 전 소거 카운트와 소거 동작 동안 수행되었던 단위 소거 동작의 총 개수에 대응하는 소거 카운트를 합하여, 제1블록(BLK1)의 소거 후 소거 카운트로 갱신할 수 있다. 여기서, 소거 동작은 제1 단위 소거 동작이 시작하는 시점부터 제n 단위 소거 동작이 끝나는 시점까지 또는 제1단위 소거 동작이 시작하는 시점부터 제1블록(BLK1) 내 모든 데이터가 소거되는 시점까지 일 수 있다.
다른 실시예에 따라, 컨트롤러(1004)가 제1블록(BLK1) 내 모든 데이터를 소거하는데 실패하였다면, 컨트롤러(1004)는 제1블록(BLK1)의 소거 카운트를 액세스 하지 않을 수 있다. 또한 컨트롤러(1004)는 제1블록(BLK1)의 소거 카운트를 갱신하지 않을 수 있다.
도 18은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 설명한다. 여기서, 도 18은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 설명한다.
도 18을 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 비휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 예컨대, 메모리 컨트롤러(6120)는, 메모리 장치(6130)의 리드, 라이트, 이레이즈, 및 백그라운드(background) 동작 등을 제어하도록 구현된다. 그리고, 메모리 컨트롤러(6120)는, 메모리 장치(6130) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구현되며, 메모리 장치(6130)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 2에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6130)는, 도 2에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그에 따라, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치, 예컨대 도 2에서 설명한 호스트(102)와 통신할 수 있다. 예컨대, 메모리 컨트롤러(6120)는, 도 2에서 설명한 바와 같이, USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCIe(PCI express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성될 수 있으며, 그에 따라 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
그리고, 메모리 장치(6130)는, 비휘발성 메모리로 구현, 예컨대 EPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리들로 구현될 수 있다.
아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있으며, 일 예로 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 구성할 수 있으며, PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 19는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 설명한다.
도 19를 참조하면, 데이터 처리 시스템(6200)은, 적어도 하나의 비휘발성 메모리로 구현된 메모리 장치(6230), 및 메모리 장치(6230)를 제어하는 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 19에 도시한 데이터 처리 시스템(6200)은, 도 2에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 2에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 2에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트(6210)의 요청에 응답하여 메모리 장치(6230)에 대한 리드, 라이트, 이레이즈 동작 등을 제어하며, 메모리 컨트롤러(6220)는 적어도 하나의 CPU(6221), 버퍼 메모리, 예컨대 RAM(6222), ECC 회로(6223), 호스트 인터페이스(6224), 및 메모리 인터페이스, 예컨대 NVM 인터페이스(6225)를 포함한다.
여기서, CPU(6221)는, 메모리 장치(6230)에 대한 전반적인 동작, 예컨대 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. 그리고, RAM(6222)는, CPU(6221)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 여기서, RAM(6222)이 워크 메모리로 사용되는 경우에, CPU(6221)에서 처리된 데이터가 임시 저장되며, RAM(6222)이 버퍼 메모리로 사용되는 경우에는, 호스트(6210)에서 메모리 장치(6230)로 또는 메모리 장치(6230)에서 호스트(6210)로 전송되는 데이터의 버퍼링을 위해 사용되며, RAM(6222)이 캐시 메모리로 사용되는 경우에는 저속의 메모리 장치(6230)가 고속으로 동작하도록 사용될 수 있다.
아울러, ECC 회로(6223)는, 도 2에서 설명한 컨트롤러(130)의 ECC 유닛(138)에 대응하며, 도 2에서 설명한 바와 같이, 메모리 장치(6230)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC: Error Correction Code)를 생성한다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 여기서, 패리티 비트는, 메모리 장치(6230)에 저장될 수 있다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있으며, 이때 ECC 회로(6223)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. 예컨대, ECC 회로(6223)는, 도 2에서 설명한 바와 같이, LDPC code, BCH code, turbo code, 리드-솔로몬 코드, convolution code, RSC, TCM, BCM 등의 다양한 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치, 예컨대 호스트(6210) 또는 호스트(6210) 이외의 다른 외부 장치와 연결된 후, 데이터 등을 송수신할 수 있으며, 특히 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 20은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 설명한다. 여기서, 도 20은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 설명한다.
도 20을 참조하면, SSD(6300)는, 복수의 비휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 2에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 2에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1, CH2, CH3, …, CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는, 적어도 하나의 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 비휘발성 메모리 인터페이스(6326)를 포함한다.
여기서, 버퍼 메모리(6325)는, 호스트(6310)로부터 수신된 데이터 또는 메모리 장치(6340)에 포함된 복수의 플래시 메모리들(NVMs)로부터 수신된 데이터를 임시 저장하거나, 복수의 플래시 메모리들(NVMs)의 메타 데이터, 예컨대 매핑 테이블을 포함하는 맵 데이터를 임시 저장한다. 또한, 버퍼 메모리(6325)는, DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들로 구현될 수 있으며, 도 18에서는 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
그리고, ECC 회로(6322)는, 프로그램 동작에서 메모리 장치(6340)로 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 리드 동작에서 메모리 장치(6340)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행하며, 페일된 데이터의 복구 동작에서 메모리 장치(6340)로부터 복구된 데이터의 에러 정정 동작을 수행한다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 비휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 2에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다. 여기서, RAID 컨트롤러는, 호스트(6310)로부터 라이트 커맨드를 수신하여, 프로그램 동작을 수행할 경우, 라이트 커맨드에 해당하는 데이터를, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 라이트 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로 출력할 수 있다. 또한, RAID 컨트롤러는, 호스트(6310)로부터 리드 커맨드를 수신하여 리드 동작을 수행할 경우, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 리드 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로부터 데이터를 호스트(6310)로 제공할 수 있다.
도 21은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 설명한다. 여기서, 도 21은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 설명한다.
도 21을 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 2에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 2에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6430)는, 복수의 채널들을 통해, 메모리 장치(2100)와 연결된다. 그리고, 컨트롤러(6430)는, 적어도 하나의 코어(6432), 호스트 인터페이스(6431), 및 메모리 인터페이스, 예컨대 낸드 인터페이스(6433)를 포함한다.
여기서, 코어(6432)는, eMMC(6400)의 전반적인 동작을 제어하며, 호스트 인터페이스(6431)는, 컨트롤러(6430)와 호스트(6410) 간의 인터페이스 기능을 제공하며, 낸드 인터페이스(6433)는, 메모리 장치(6440)와 컨트롤러(6430) 간의 인터페이스 기능을 제공한다. 예컨대, 호스트 인터페이스(6431)는, 도 2에서 설명한 바와 같이, 병렬 인터페이스, 일 예로 MMC 인터페이스가 될 수 있으며, 아울러 직렬 인터페이스, 일 예로 UHS((Ultra High Speed)-Ⅰ/UHS-Ⅱ, UFS 인터페이스가 될 수 있다.
전술한 바와 같이, 도 18 내지 도 21에서 설명한 메모리 컨트롤러(6120), 메모리 컨트롤러(6220), 컨트롤러(6320), 컨트롤러(6430) 각각은 적어도 하나의 프로세서와 적어도 하나의 메모리를 포함하거나 프로세서 및 메모리 등으로 구성된 코어를 포함할 수 있다. 메모리 컨트롤러(6120), 메모리 컨트롤러(6220), 컨트롤러(6320), 컨트롤러(6430) 각각은 적어도 하나의 프로세서와 적어도 하나의 메모리를 사용하여, 메모리 장치(6130), 메모리 장치(6230), 메모리 장치(6340), 메모리 장치(6440) 각각에 포함된 복수의 블록을 삭제할 때 단위 소거 동작의 수 혹은 소거 동작에 소요된 시간 등을 근거로 삭제 카운트를 가변적으로 증가시킬 수 있다.
도 22 내지 도 25는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 설명한다. 여기서, 도 22 내지 도 25는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 설명한다. 도 1 내지 도 21에서 설명하는 다양한 실시예의 메모리 시스템은 도 22 내지 도 25에서 설명한 UFS(Universal Flash Storage)에 적용될 수 있다.
도 22 내지 도 25를 참조하면, 각각의 UFS 시스템들(6500,6600,6700,6800)은, 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830)을 각각 포함할 수 있다. 여기서, 각각의 호스트(6510,6610,6710,6810)은, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있으며, 또한 각각의 UFS 장치들(6520,6620,6720,6820)은, 임베디드 UFS(Embedded UFS) 장치들이 되고, 아울러 각각의 UFS 카드들(6530,6630,6730,6830)은, 외부 임베디드 UFS(External Embedded UFS) 장치 또는 리무벌 UFS 카드(Removable UFS Card)가 될 수 있다.
또한, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, 각각 UFS 프로토콜을 통해 외부의 장치들, 예컨대 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830)은, 도 2에서 설명한 메모리 시스템(110)으로 구현될 수 있다. 예컨대, 각 UFS 시스템들(6500,6600,6700,6800)에서, UFS 장치들(6520,6620,6720,6820)은, 도 19 내지 도 21에서 설명한 데이터 처리 시스템(6200), SSD(6300), 또는 eMMC(6400) 형태로 구현될 수 있으며, UFS 카드들(6530,6630,6730,6830)은, 도 18에서 설명한 메모리 카드 시스템(6100) 형태로 구현될 수 있다.
아울러, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, UFS(Universal Flash Storage) 인터페이스, 예컨대 MIPI(Mobile Industry Processor Interface)에서의 MIPI M-PHY 및 MIPI UniPro(Unified Protocol)을 통해 통신을 수행할 수 있으며, 아울러 UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830) 간은, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
그리고, 도 22에 도시한 UFS 시스템(6500)에서, 호스트(6510), UFS 장치(6520), 및 UFS 카드(6530)에는, UniPro이 각각 존재하며, 호스트(6510)는, UFS 장치(6520) 및 UFS 카드(6530)와 각각 통신을 수행하기 위해, 스위칭(swtiching) 동작을 수행하며, 특히 호스트(6510)는, UniPro에서의 링크 레이어(Link Layer) 스위칭, 예컨대 L3 스위칭을 통해, UFS 장치(6520)와 통신을 수행하거나 또는 UFS 카드(6530)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 호스트(6510)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6510)에 각각 하나의 UFS 장치(6520) 및 UFS 카드(6530)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 호스트(6410)에 병렬 형태 또는 스타 형태(예, 호스트를 중심으로 복수의 UFS 장치 혹은 카드가 직접 연결된 중앙 집중형 제어를 위한 연결 형태)로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6520)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
또한, 도 23에 도시한 UFS 시스템(6600)에서, 호스트(6610), UFS 장치(6620), 및 UFS 카드(6630)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6640), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6640)을 통해, 호스트(6610)는, UFS 장치(6620)와 통신을 수행하거나 또는 UFS 카드(6630)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 스위칭 모듈(6640)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6640)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 스위칭 모듈(6640)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6620)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
아울러, 도 24에 도시한 UFS 시스템(6700)에서, 호스트(6710), UFS 장치(6720), 및 UFS 카드(6730)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6740), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6740)을 통해, 호스트(6710)는, UFS 장치(6720)와 통신을 수행하거나 또는 UFS 카드(6730)와 통신을 수행한다. 이때, UFS 장치(6720)와 UFS 카드(6730) 간은, 스위칭 모듈(6740)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있으며, 스위칭 모듈(6740)은, UFS 장치(6720)의 내부 또는 외부에서 UFS 장치(6720)와 하나의 모듈로 구현될 수 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6740)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 스위칭 모듈(6740)과 UFS 장치(6720)가 각각 구현된 복수의 모듈들이, 호스트(6710)에 병렬 형태 또는 스타 형태로 연결되거나, 각각의 모듈들 간이 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이 스위칭 모듈(6740)에 병렬 형태 또는 스타 형태로 연결될 수도 있다.
그리고, 도 25에 도시한 UFS 시스템(6800)에서, 호스트(6810), UFS 장치(6820), 및 UFS 카드(6830)에는, M-PHY 및 UniPro이 각각 존재하며, UFS 장치(6820)는, 호스트(6810) 및 UFS 카드(6830)와 각각 통신을 수행하기 위해, 스위칭 동작을 수행하며, 특히 UFS 장치(6820)는, 호스트(6810)와의 통신을 위한 M-PHY 및 UniPro 모듈과, UFS 카드(6830)와의 통신을 위한 M-PHY 및 UniPro 모듈 간, 스위칭, 예컨대 타겟(Target) ID(identifier) 스위칭을 통해, 호스트(6810)와 통신을 수행하거나 또는 UFS 카드(6830)와 통신을 수행한다. 이때, 호스트(6810)와 UFS 카드(6530) 간은, UFS 장치(6820)의 M-PHY 및 UniPro 모듈 간 타겟 ID 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6810)에 하나의 UFS 장치(6820)가 연결되고, 또한 하나의 UFS 장치(6820)에 하나의 UFS 카드(6830)가 연결되는 것을 일 예로 하여 설명하였지만, 호스트(6810)에 복수의 UFS 장치들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 하나의 UFS 장치(6820)에 복수의 UFS 카드들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
도 26은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 설명한다. 여기서, 도 26은 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 설명한다.
도 26을 참조하면, 사용자 시스템(6900)은, 애플리케이션 프로세서(6930), 메모리 모듈(6920), 네트워크 모듈(6940), 스토리지 모듈(6950), 및 사용자 인터페이스(6910)를 포함한다.
보다 구체적으로 설명하면, 애플리케이션 프로세서(6930)는, 사용자 시스템(6900)에 포함된 구성 요소들, 운영 시스템(OS: Operating System)을 구동시키며, 일 예로 사용자 시스템(6900)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 여기서, 애플리케이션 프로세서(6930)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6920)은, 사용자 시스템(6900)의 메인 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 여기서, 메모리 모듈(6920)은, DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예컨대, 애플리케이션 프로세서(6930) 및 메모리 모듈(6920)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6940)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6940)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6940)은, 애플리케이션 프로세서(6930)에 포함될 수 있다.
아울러, 스토리지 모듈(6950)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6930)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6950)에 저장된 데이터를 애플리케이션 프로세서(6930)로 전송할 수 있다. 여기서, 스토리지 모듈(6950)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 메모리 등으로 구현될 수 있으며, 또한 사용자 시스템(6900)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6950)은, 도 2에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 18 내지 도 20에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다. 실시예에 따라, 스토리지 모듈(6950)은 복수의 블록을 삭제할 때 단위 소거 동작의 수 혹은 소거 동작에 소요된 시간 등을 근거로 삭제 카운트를 가변적으로 증가시킬 수 있어 복수의 블록의 수명, 동작 상태 등을 보다 정확히 판단하고 유지, 관리할 수 있다.
그리고, 사용자 인터페이스(6910)는, 애플리케이션 프로세서(6930)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예컨대, 사용자 인터페이스(6910)는, 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있으며, 아울러 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
또한, 본 발명의 실시 예에 따라 도 2에서 설명한 메모리 시스템(110)이, 사용자 시스템(6900)의 모바일 전자 기기에 적용될 경우, 어플리케이션 프로세서(6930)는, 모바일 전자 기기의 전반적인 동작을 제어하며, 네트워크 모듈(6940)은, 통신 모듈로서, 전술한 바와 같이 외부 장치와의 유선/무선 통신을 제어한다. 아울러, 사용자 인터페이스(6910)는, 모바일 전자 기기의 디스플레이/터치 모듈로 어플리케이션 프로세서(6930)에서 처리된 데이터를 디스플레이하거나, 터치 패널로부터 데이터를 입력 받도록 지원한다.
전술한 바와 같이, 본 발명의 실시예에 따라, 메모리 장치 내 복수의 블록에 대해 블록의 데이터를 삭제한 후 증가되는 삭제 카운트를 단위 소거 동작의 수 혹은 삭제에 소요된 시간 등을 근거로 가변적으로 결정함으로써, 각 블록의 상태(예, 수명)을 보다 정확히 측정, 관리, 유지할 수 있다. 또한, 본 발명의 실시예에서는 각 블록의 상태를 반영한 가비지 컬렉션, 웨어 레벨링 등의 동작에 대한 효율성과 안정성이 높아질 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 데이터를 저장하는 복수의 블록을 포함하는 비휘발성 메모리 저장장치; 및
    기 설정된 블록 내 모든 데이터를 소거하는 소거 동작을 복수의 단위 소거 동작으로 수행하며, 상기 소거 동작에 따른 소거 카운트를 상기 복수의 단위 소거 동작을 통해 상기 모든 데이터의 소거된 시점에 따라 가변적으로 증가시키는 컨트롤러를 포함하는,
    메모리 시스템.
  2. 제1항에 있어서,
    상기 단위 소거 동작은
    상기 소거 명령에 대응하여 생성된 복수의 소거 펄스에 대응하고,
    상기 컨트롤러는 소거 펄스에 대응하여 상기 기 설정된 블록 내 데이터를 소거하는,
    메모리 시스템.
  3. 제2항에 있어서,
    상기 컨트롤러는
    최초 단위 소거 동작이 시작되는 시점에서 상기 모든 데이터의 소거된 시점까지의 상기 단위 소거 동작 개수에 따라 상기 소거 카운트를 가변적으로 증가시키는,
    메모리 시스템.
  4. 제3항에 있어서,
    상기 컨트롤러는
    상기 단위 소거 동작의 개수가 기 설정된 범위의 단위 소거 동작의 개수와 같은 경우 실수 x,
    작은 경우 실수 x보다 작은 값,
    큰 경우 실수 x보다 큰 값을 상기 소거 카운트에 증가시키는,
    메모리 시스템.
  5. 제2항에 있어서,
    상기 컨트롤러는
    최초 단위 소거 동작이 시작되는 시점에서 상기 모든 데이터의 소거된 시점까지의 시간에 따라 상기 소거 카운트를 가변적으로 증가시키는,
    메모리 시스템.
  6. 제5항에 있어서,
    상기 컨트롤러는
    상기 시간이 기 설정된 범위의 시간과 같을 경우 실수 y,
    작은 경우 실수 y보다 작은 값,
    큰 경우 실수 y보다 큰 값을 소거 카운트에 증가시키는,
    메모리 시스템.
  7. 제2항에 있어서,
    상기 컨트롤러는
    상기 단위 소거 동작 이후 소거 결과를 확인하여 상기 데이터의 소거 여부를 판단하는,
    메모리 시스템.
  8. 제2항에 있어서,
    상기 컨트롤러는
    상기 단위 소거 동작을 수행하기 전 상기 모든 데이터가 소거된 경우에는 상기 소거 카운트를 증가시키지 않는,
    메모리 시스템.
  9. 제2항에 있어서,
    상기 컨트롤러는
    상기 소거 명령에 대응하여 상기 단위 소거 동작 수행되지 않는 경우에는 상기 소거 카운트를 증가시키지 않는,
    메모리 시스템.
  10. 제1항에 있어서,
    상기 컨트롤러는
    상기 소거 카운트가 낮은 프리 블록을 우선 사용하는,
    메모리 시스템.
  11. 기 설정된 블록 내 모든 데이터를 소거하는 소거 동작을 복수의 단위 소거 동작으로 수행하며, 상기 소거 동작에 따른 소거 카운트를 상기 복수의 단위 소거 동작으로 상기 모든 데이터의 소거된 시점에 따라 가변적으로 증가시키는 소거 동작 제어부; 및
    데이터 프로그램을 위해 상기 소거 카운트가 낮은 프리 블록을 우선하여 사용하는 프로그램 동작 제어부
    를 포함하는, 비휘발성 메모리 장치를 제어하기 위한 컨트롤러.
  12. 비휘발성 메모리 저장장치의 기 설정된 블록 내 모든 데이터를 소거하는 소거 동작을 복수의 단위 소거 동작으로 구분하여 수행하는 소거 동작 단계;
    상기 단위 소거 동작 이후 상기 모든 데이터의 소거 여부를 확인하는 소거 확인 단계; 및
    상기 단위 소거 동작을 통해 상기 모든 데이터의 소거된 시점에 따라 상기 소거 동작에 따른 소거 카운트를 가변적으로 증가시키는 소거 카운트 갱신 단계
    를 포함하는 메모리 시스템 제어 방법.
  13. 제12항에 있어서,
    상기 소거 동작 단계는
    상기 단위 소거 동작이 상기 소거 명령에 대응하여 생성된 복수의 소거 펄스에 대응하여, 상기 기 설정된 블록 내 데이터를 소거하는 단계
    를 포함하는 메모리 시스템 제어 방법.
  14. 제13항에 있어서,
    상기 소거 카운트 갱신 단계는
    최초 단위 소거 동작이 시작되는 시점에서 상기 모든 데이터의 소거된 시점까지의 상기 단위 소거 동작 개수에 따라 상기 소거 카운트를 가변적으로 증가시키는 단계
    를 포함하는, 메모리 시스템 제어 방법.
  15. 제14항에 있어서,
    상기 소거 카운트 갱신 단계는
    상기 단위 소거 동작의 개수가 기 설정된 범위의 단위 소거 동작의 개수와 같은 경우 실수 x,
    작은 경우 실수 x보다 작은 값,
    큰 경우 실수 x보다 큰 값을 상기 소거 카운트에 증가시키는,
    메모리 시스템 제어 방법.
  16. 제13항에 있어서,
    상기 소거 카운트 갱신 단계는
    최초 단위 소거 동작이 시작되는 시점에서 상기 모든 데이터의 소거된 시점까지의 시간에 따라 상기 소거 카운트를 가변적으로 증가시키는 단계
    를 포함하는, 메모리 시스템 제어 방법.
  17. 제16항에 있어서,
    상기 소거 카운트 갱신 단계에 있어서,
    상기 시간이 기 설정된 범위의 시간과 같을 경우 실수 y,
    작은 경우 실수 y보다 작은 값,
    큰 경우 실수 y보다 큰 값을 소거 카운트에 증가시키는
    메모리 시스템 제어 방법.
  18. 제13항에 있어서,
    상기 소거 카운트 갱신 단계는
    상기 단위 소거 동작을 수행하기 전 상기 모든 데이터가 소거된 경우에는 상기 소거 카운트를 증가시키지 않는 단계
    를 포함하는, 메모리 시스템 제어 방법.
  19. 제13항에 있어서,
    상기 소거 카운트 갱신 단계는
    상기 소거 명령에 대응하여 상기 단위 소거 동작 수행되지 않는 경우에는 상기 소거 카운트를 증가시키지 않는 단계
    를 포함하는 메모리 시스템 제어 방법.
  20. 제12항에 있어서,
    상기 소거 카운트가 낮은 프리 블록이 우선 사용되는
    메모리 시스템 제어 방법.
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