KR20160076874A - 신호 처리 장치 및 방법 - Google Patents

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Abstract

신호 처리 방법 및 장치가 개시된다. 신호 처리 장치는 중앙 로컬 클록 신호 생성기와 각 아날로그 채널들을 위한 복수의 로컬 클록 신호 생성기들을 포함할 수 있다. 중앙 로컬 클록 신호 생성기는 로컬 클록 신호 생성기들에 기준 클록 신호를 공급할 수 있다. 로컬 클록 신호 생성기들은 중앙 로컬 클록 신호 생성기로부터 수신한 기준 클록 신호에 기초하여 아날로그 채널들을 위한 운용 클록 신호들을 생성할 수 있다.

Description

신호 처리 장치 및 방법{APPARATUS AND METHOD FOR PROCESSING SIGNAL}
아래의 설명은 멀티 아날로그 채널 환경에서 신호를 처리하는 기술에 관한 것이다.
다수의 아날로그 입력을 가지는 멀티 아날로그 채널 환경은, 일반적으로 복수의 아날로그 채널들, 멀티플렉서(Multiplexer, MUX) 및 아날로그-디지털 변환기(Analog-to-Digital Converter, ADC)로 구성될 수 있다. 아날로그 채널들은 다양한 아날로그 신호를 입력받아 다양한 신호 처리를 수행하고, 멀티플렉서는 아날로그 채널들로부터 출력되는 출력 신호들을 선택적으로 ADC에 전달한다. 아날로그 디지털 변환기는 아날로그 채널들로부터 출력되는 아날로그 신호를 디지털 신호로 변환한다.
일 실시예에 따른 신호 처리 장치는, 복수의 로컬 클록 신호 생성기들에 기준 클록 신호를 공급하는 중앙 클록 신호 생성기; 및 상기 기준 클록 신호에 기초하여 아날로그 채널들을 위한 운용 클록 신호들을 생성하는 복수의 로컬 클록 신호 생성기들을 포함할 수 있고, 상기 중앙 클록 신호 생성기는, 상기 운용 클록 신호들 간의 위상 차이를 조절하기 위한 동기 신호를 상기 로컬 클록 신호 생성기들에 공급할 수 있다.
일 실시예에 따른 신호 처리 장치에서, 상기 로컬 클록 신호 생성기들은, 상기 아날로그 채널들을 위한 운용 클록 신호들에 대한 레지스터 설정이 완료된 이후에 상기 동기 신호에 기초하여 상기 운용 클록 신호들을 생성할 수 있다.
일 실시예에 따른 신호 처리 장치에서, 상기 로컬 클록 신호 생성기들은, 상기 레지스터 설정에 의해 정의된 파형을 출력하기 위한 카운터를 포함할 수 있고, 상기 카운터는, 상기 동기 신호에 의하여 상기 카운터의 카운트 값을 특정한 설정 값으로 설정할 수 있다.
일 실시예에 따른 신호 처리 장치에서, 상기 로컬 클록 신호 생성기들은, 상기 동기 신호에 기초하여, 동일 시간 구간에서 논리 하이 상태가 서로 중첩되지 않는 운용 클록 신호들을 생성할 수 있다.
일 실시예에 따른 신호 처리 장치는, 복수의 로컬 바이어스 신호 생성기들에 기준 바이어스 신호를 공급하는 중앙 바이어스 신호 생성기; 및 상기 기준 바이어스 신호에 기초하여 상기 아날로그 채널들을 위한 운용 바이어스 신호들을 생성하는 복수의 로컬 바이어스 신호 생성기들을 더 포함할 수 있다.
일 실시예에 따른 신호 처리 장치에서, 상기 기준 바이어스 신호는, 전류 신호 형태로 상기 로컬 바이어스 신호 생성기들에 전달되고, 상기 로컬 바이어 신호 생성기들은, 상기 전류 신호 형태의 기준 바이어스 신호에 기초하여 상기 아날로그 채널들을 위한 운용 전압 신호를 생성할 수 있다.
일 실시예에 따른 신호 처리 장치에서, 상기 운용 클록 신호는, 상기 아날로그 채널들을 통해 입력되는 아날로그 신호들의 변조를 위한 클록 신호, 상기 아날로그 신호들의 복조를 위한 클록 신호, 상기 아날로그 채널들을 필터링하기 위한 클록 신호 및 상기 아날로그 신호들을 샘플링하여 디지털 신호들로 변환하기 위한 클록 신호 중 적어도 하나를 포함할 수 있다.
다른 실시예에 따른 신호 처리 장치는, 복수의 로컬 클록 신호 생성기들에 기준 클록 신호를 공급하는 중앙 클록 신호 생성기; 및 상기 기준 클록 신호에 기초하여 아날로그 채널들을 위한 운용 클록 신호들을 생성하는 복수의 로컬 클록 신호 생성기들을 포함할 수 있고, 상기 로컬 클록 신호 생성기들은,미리 설정된 조건을 만족시키는 시점 이후부터 상기 기준 클록 신호에 기초하여 상기 운용 클록 신호들을 생성할 수 있다.
다른 실시예에 따른 신호 처리 장치에서, 상기 로컬 클록 신호 생성기들은, 상기 아날로그 채널들을 위한 운용 클록 신호들에 대한 레지스터 설정이 완료된 이후에 상기 기준 클록 신호에 기초하여 상기 운용 클록 신호들을 생성할 수 있다.
다른 실시예에 따른 신호 처리 장치에서, 상기 중앙 클록 신호 생성기는, 상기 아날로그 채널들을 위한 운용 클록 신호들에 대한 레지스터 설정이 완료된 이후에 상기 기준 클록 신호를 상기 로컬 클록 신호 생성기들에 공급할 수 있다.
다른 실시예에 따른 신호 처리 장치에서, 상기 로컬 클록 신호 생성기들은, 상기 레지스터 설정에 의해 정의된 파형을 출력하기 위한 카운터를 포함할 수 있고, 상기 카운터는, 상기 미리 설정된 조건을 만족시키는 시점 이전에 리셋 신호에 의하여 상기 카운터의 카운트 값을 특정한 설정 값으로 설정할 수 있다.
다른 실시예에 따른 신호 처리 장치는, 복수의 로컬 바이어스 신호 생성기들에 기준 바이어스 신호를 공급하는 중앙 바이어스 신호 생성기; 및 상기 기준 바이어스 신호에 기초하여 상기 아날로그 채널들을 위한 운용 바이어스 신호들을 생성하는 복수의 로컬 바이어스 신호 생성기들을 더 포함할 수 있다.
일 실시예에 따른 신호 처리 장치 방법은, 기준 클록 신호 및 동기 신호를 생성하는 단계; 및 상기 기준 클록 신호 및 상기 동기 신호에 기초하여 각 아날로그 채널들을 위한 운용 클록 신호들을 생성하는 단계를 포함할 수 있고, 상기 운용 클록 신호들을 생성하는 단계는, 상기 동기 신호에 기초하여 상기 운용 클록 신호들 간의 위상 차이를 조정하는 단계를 포함할 수 있다.
다른 실시예에 따른 신호 처리 장치 방법은, 기준 클록 신호를 생성하는 단계; 및 미리 설정된 조건을 만족시키는 시점 이후부터 상기 기준 클록 신호에 기초하여 각 아날로그 채널들을 위한 운용 클록 신호들을 생성하는 단계를 포함할 수 있다.
도 1은 일 실시예에 따른 신호 처리 장치의 구성을 도시하는 도면이다.
도 2는 일 실시예에 따른 신호 처리 장치가 적용된 일례를 설명하기 위한 도면이다.
도 3은 일 실시예에 따른 로컬 클론 신호 생성기의 구성을 도시하는 도면이다.
도 4 내지 도 6은 일 실시예에 따른 로컬 클록 신호 생성기들이 동기화된 운용 클록 신호를 생성하는 동작을 설명하기 위한 도면들이다.
도 7은 일 실시예에 따른 신호 처리 방법의 동작을 설명하기 위한 흐름도이다.
도 8은 다른 실시예에 따른 신호 처리 방법의 동작을 설명하기 위한 흐름도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 아래의 특정한 구조적 내지 기능적 설명들은 단지 실시예들을 설명하기 위한 목적으로 예시된 것으로, 실시예의 범위가 본문에 설명된 내용에 한정되는 것으로 해석되어서는 안된다. 관련 기술 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타내며, 공지된 기능 및 구조는 생략하도록 한다.
도 1은 일 실시예에 따른 신호 처리 장치의 구성을 도시하는 도면이다.
신호 처리 장치(100)는 다수의 아날로그 신호들을 처리하는데 필요한 제어 신호를 생성한다. 생체 신호와 같은 아날로그 신호들은 복수의 아날로그 채널들에 입력되고, 각 아날로그 채널들은 신호 처리 장치(100)에 의해 생성된 제어 신호에 기초하여 아날로그 신호를 변조하거나 또는 증폭하는 등의 신호 처리를 수행할 수 있다. 신호 처리 장치(100)는 아날로그 채널들에서 이용될 운용 클록 신호(operation clock signal) 및 운용 바이어스 신호(operation bias signal)를 생성할 수 있다.
도 1을 참조하면, 신호 처리 장치(100)는 중앙(central) 바이어스 신호 생성기(130), 복수의 로컬(local) 바이어스 신호 생성기들(140), 중앙 클록 신호 생성기(110) 및 복수의 로컬 클록 신호 생성기들(120)을 포함할 수 있다.
중앙 바이어스 신호 생성기(130)는 기준 바이어스 신호를 각 로컬 바이어스 신호 생성기들(140)에 공급할 수 있다. 기준 바이어스 신호는 아날로그 채널들을 위한 운용 바이어스 신호들을 생성하는데 있어 기준이 되는 바이어스 신호이다. 로컬 바이어스 신호 생성기들(140)은 중앙 바이어스 신호 생성기(130)로부터 공급된 기준 바이어스 신호에 기초하여 아날로그 채널들을 위한 운용 바이어스 신호들을 생성할 수 있다.
기준 바이어스 신호는 전류 신호 형태로 로컬 바이어스 신호 생성기들(140)에 공급될 수 있다. 로컬 바이어스 신호 생성기들(140)은 전류 신호 형태의 기준 바이어스 신호에 기초하여 아날로그 채널들을 위한 운용 전압 신호를 생성할 수 있다. 중앙 바이어스 신호 생성기(130)가 전압 신호 형태의 기준 바이어스 신호를 공급하는 경우, 외부 노이즈에 의해 기준 바이어스 신호에 왜곡이 발생할 수 있다. 중앙 바이어스 신호 생성기(130)는 기준 바이어스 신호에 외부 노이즈가 유입되는 것을 저감시키기 위해 전류 신호 형태의 기준 바이어스 신호를 각각의 로컬 바이어스 신호 생성기들(140)에 전달할 수 있다.
중앙 클록 신호 생성기(110)는 로컬 클록 신호 생성기들(120)에 기준 클록 신호를 공급할 수 있다. 기준 클록 신호는 아날로그 채널들을 위한 운용 클록 신호들을 생성하는데 기준이 되는 클록 신호이다. 로컬 클록 신호 생성기들(120)은 중앙 클록 신호 생성기(110)로부터 공급된 기준 클록 신호에 기초하여 아날로그 채널들을 위한 운용 클록 신호들을 생성할 수 있다. 예를 들어, 각 로컬 클록 신호 생성기들(120)은 아날로그 채널들을 통해 입력되는 아날로그 신호의 변조(modulation)를 위한 클록 신호, 아날로그 신호의 복조(demodulation)를 위한 클록 신호, 아날로그 신호를 필터링(filtering)하기 위한 클록 신호, 또는 아날로그 신호를 샘플 및 홀드(sample and hold)하여 디지털 신호로 변환하기 위한 클록 신호 등을 운용 클록 신호로서 생성할 수 있다.
중앙 클록 신호 생성기(110)는 로컬 클록 신호 생성기들(120)로부터 출력되는 운용 클록 신호들 간의 기준 시점을 일치시키기 위한 동기화(synchronization)를 수행할 수 있다. 예를 들어, 복수의 아날로그 신호들이 하나의 아날로그 디지털 변환기(Analog-to-Digital Converter, ADC)를 통해 디지털 신호로 변환되는 경우, ADC의 정상적인 동작을 위해서는 각 아날로그 신호들의 디지털 변환 시점이 스케쥴링(scheduling)되어야 할 필요가 있다. 중앙 클록 신호 생성기(110)는 아날로그 신호들의 디지털 변환 시점을 스케쥴링하기 위해 아날로그 신호의 디지털 변환 시점을 제어하는 운용 클록 신호들의 위상(phase) 차이가 조정되도록 로컬 클록 신호 생성기들(120)을 제어할 수 있다.
일 실시예에 따르면, 중앙 클록 신호 생성기(110)는 운용 클록 신호들 간의 기준 시점을 동기화하기 위한 동기 신호를 생성하여 로컬 클록 신호 생성기들(120)에 공급할 수 있다. 로컬 클록 신호 생성기들(120)은 중앙 클록 신호 생성기(110)로부터 수신한 동기 신호에 기초하여 중앙 클록 신호 생성기(110)에 의해 설정된 기준 시점을 식별하고, 식별한 기준 시점에 기초하여 출력할 운용 클록 신호의 위상을 조정할 수 있다. 로컬 클록 신호 생성기들(120)은 아날로그 채널들을 위한 운용 클록 신호들에 대한 레지스터 설정이 완료된 이후에 동기 신호로부터 식별된 기준 시점을 기준으로 하여 운용 클록 신호의 위상을 조정할 수 있다. 운용 클록 신호들의 위상이 조정되어, 동일 시간 구간에서 논리 하이(high) 상태가 서로 중첩되지 않는 운용 클록 신호들이 생성될 수 있다.
다른 실시예에 따르면, 로컬 클록 신호 생성기들(120)은 미리 설정된 조건을 만족시키는 시점 이후부터 기준 클록 신호에 기초하여 운용 클록 신호들을 생성할 수 있다.
예를 들어, 중앙 클록 신호 생성기(110)는 로컬 클록 신호 생성기들(120)에서 운용 클록 신호를 정의하기 위한 레지스터 설정이 완료될 때까지 기준 클록 신호의 공급을 차단하고, 레지스터 설정이 완료된 이후에 기준 클록 신호를 로컬 클록 신호 생성기들(120)에 공급할 수 있다. 로컬 클록 신호 생성기들(120)은 레지스터 설정을 통해 운용 클록 신호들에 대한 정의가 완료되는 시점 이후에, 중앙 클록 신호 생성기(110)로부터 공급된 기준 클록 신호에 기초하여 운용 클록 신호들을 생성할 수 있다.
다른 예로, 중앙 클록 신호 생성기(110)는 지속적으로 기준 클록 신호를 로컬 클록 신호 생성기들(120)에 공급하고, 각 로컬 클록 신호 생성기들(120)에서 운용 클록 신호를 정의하기 위한 레지스터 설정이 완료될 때까지 기준 클록 신호의 내부 공급을 차단하고, 레지스터 설정이 완료된 이후에 기준 클록 신호에 기초하여 운용 클록 신호를 생성할 수 있다.
중앙 바이어스 신호 생성기(130)가 기준 바이어스 신호를 공급하고, 각 로컬 바이어스 신호 생성기들(140)은 중앙 바이어스 신호 생성기(130)로부터 수신한 기준 바이어스 신호에 기초하여 운용 바이어스 신호를 생성함으로써 아날로그 채널에 운용 바이어스 신호를 공급하는데 필요한 배선 수를 줄일 수 있다. 이와 유사하게, 중앙 클록 신호 생성기(110)가 기준 클록 신호를 공급하고, 각 로컬 클록 신호 생성기들(120)이 중앙 클록 신호 생성기(110)로부터 수신한 기준 클록 신호에 기초하여 운용 클록 신호를 생성함으로써 아날로그 채널에 운용 클록을 공급하는데 필요한 배선 수를 줄일 수 있다.
도 2는 일 실시예에 따른 신호 처리 장치가 적용된 일례를 설명하기 위한 도면이다.
도 2를 참조하면, 신호 처리 장치(200)는 중앙 클록 신호 생성기(210), 복수의 로컬 클록 신호 생성기들(230, 250), 중앙 바이어스 신호 생성기(220), 복수의 로컬 바이어스 신호 생성기들(240, 260), 복수의 아날로그 채널 제어기들(225, 245), 멀티플렉서(multiplexer)(270), ADC(280) 및 디지털 인터페이스(290)를 포함할 수 있다.
각 로컬 클록 신호 생성기들(230, 250) 및 각 로컬 바이어스 신호 생성기들(240, 260)은 각 아날로그 채널이 배치된 영역의 인접 영역에 배치될 수 있다. 각 아날로그 채널들(235, 255)에서는 아날로그-디지털 변환이 수행되기 이전에, 아날로그 신호를 변조/복조, 필터링, 또는 증폭하는 등의 전처리 과정을 수행할 수 있다. 각 아날로그 채널들(235, 255)은, 예를 들어, 하이 패스 필터(High Pass Filter, HPF), 계측 증폭기(Instrumentation Amplifier, IA), 샘플 및 홀드(Sample & Hold), 프로그래머블 이득 증폭기(Programmable Gain Amplifier, PGA) 또는 로우 패스 필터(Low Pass Filter, LPF) 등으로 구성될 수 있다.
중앙 바이어스 신호 생성기(220)는 기준 바이어스 신호를 각 로컬 바이어스 신호 생성기들(240, 260)에 공급할 수 있다. 예를 들어, 중앙 바이어스 신호 생성기(220)는 밴드갭 리퍼런스 회로(bandgap reference circuit)를 이용하여 전류 신호 형태의 기준 바이어스 신호를 생성할 수 있다. 중앙 바이어스 신호 생성기(220)는 로컬 바이어스 신호 생성기들(240, 260)의 수만큼 기준 바이어스 신호를 생성하여 각 로컬 바이어스 신호 생성기들(240, 260)에 공급할 수 있다. 또한, 중앙 바이어스 신호 생성기(220)는 ADC(280)에서 필요로 하는 바이어스 신호를 ADC(280)에 공급할 수 있다.
각 로컬 바이어스 신호 생성기들(240, 260)은 중앙 바이어스 신호 생성기(220)로부터 수신한 기준 바이어스 신호를 이용하여 각 아날로그 채널들(235, 255)에서 이용될 운용 바이어스 신호들을 생성할 수 있다. 로컬 바이어스 신호 생성기들(240, 260)은 수신한 기준 바이어스 신호에 기초하여 전압 신호 형태의 운영 바이어스 신호를 생성할 수 있다. 예를 들어, 로컬 바이어스 신호 생성기들(240, 260)은 아날로그 채널에 포함된 IA의 운용 전압 신호, PGA 및 PLF의 운용 전압 신호, 캐스코드(cascade) 구조의 PMOS(P-channel MOSFET) 바이어스 전압 신호, 캐스코드 구조의 NMOS(N-channel MOSFET) 바이어스 전압 신호, PMOS 바이어스 전압 신호, NMOS 바이어스 전압 신호를 생성하여 인접한 아날로그 채널에 공급할 수 있다.
중앙 클록 신호 생성기(210)는 기준 클록 신호를 로컬 클록 신호 생성기들(230, 250)에 공급하고, 기준 클록 신호의 공급을 제어할 수 있다. 중앙 클록 신호 생성기(210)는, 예를 들어, 32kHz의 기준 클록 신호를 칩 내부에서 생성하거나 외부로부터 전달받아 로컬 클록 신호 생성기들(230, 250)에 공급할 수 있다.
각 로컬 클록 신호 생성기들(230, 250)은 중앙 클록 신호 생성기(210)로부터 수신한 기준 클록 신호를 이용하여 각 아날로그 채널들(235, 255)에서 이용될 운용 클록 신호들을 생성할 수 있다. 예를 들어, 로컬 클록 신호 생성기들(230, 250)은 아날로그 채널의 IA의 입력 신호를 변조하기 위해 필요한 클록 신호, IA의 출력 신호를 복조하기 위해 필요한 클록 신호, HPF에 이용되는 클록 신호, IA의 입력 바이어스 형성에 필요한 클록 신호, 샘플 및 홀드에 필요한 클록 신호, PGA에서 이용되는 클록 신호 또는 아날로그 신호를 샘플링하고 디지털 변환하기 위해 필요한 클록 신호 등을 생성할 수 있다.
중앙 클록 신호 생성기(210)는 로컬 클록 신호 생성기들(230, 250)로부터 출력되는 운용 클록 신호들 간의 기준 시점을 동기화시키기 위해 동기 신호를 생성하여 로컬 클록 신호 생성기들(230, 250)에 공급하거나 또는 로컬 클록 신호 생성기들(230, 250)에서 운용 클록 신호에 대한 레지스터 설정이 완료된 이후에 기준 클록 신호를 공급할 수 있다. 이에 대한 자세한 설명은 도 4 내지 도 6을 통해 후술하도록 한다.
아날로그 채널 제어기들(225, 245)은 특정한 제어 신호를 통해 아날로그 채널들(235, 255), 로컬 클록 신호 생성기들(230, 250) 및 로컬 바이어스 신호 생성기들(240, 260)을 제어할 수 있다. 아날로그 채널 제어기들(225, 245)은, 예를 들어, 제어 신호를 통해 아날로그 채널 내 서브 기능 블록의 power on/off, enable/disable, 이득(gain) 또는 대역폭(bandwidth)을 제어할 수 있다. 아날로그 채널 제어기들(225, 245)은 로컬 바이어스 신호 생성기들(240, 260)로부터 출력되는 운용 바이어스 신호의 값을 조절하거나 또는 로컬 클록 신호 생성기들(230, 250)로부터 출력되는 운용 클록 신호들의 주파수 및 패턴을 정의하고, 운용 클록 신호들 간의 상대적인 위상 차이가 조절되도록 제어할 수 있다. 아날로그 채널 제어기들(225, 245)은 SPI(Serial-to-Parallel Interface) 통신을 통해 외부와 통신할 수 있다.
각 아날로그 채널들(235, 255)이 필요로 하는 운용 바이어스 신호 및 운용 클록 신호를 각 아날로그 채널들(235, 255)의 인접 영역에서 생성하여 공급하는 것에 의해 필요한 배선의 길이 및 설계 면적을 줄일 수 있다. 그리고, 운용 바이어스 신호 또는 운용 클록 신호가 전달되는 배선의 길이가 줄어듬에 따라 배선에 유입되는 노이즈의 영향을 줄일 수 있다.
멀티플렉서(270)는 복수의 아날로그 채널들(235, 255)로부터 전달되는 출력 신호들 중 디지털 변환할 출력 신호를 선택적으로 ADC(280)에 전달할 수 있다. 멀티플렉서(270)는, 예를 들어, 스위칭 동작을 통해 아날로그 채널들(235, 255)로부터 전달되는 출력 신호들 중에서 ADC(280)에 전달할 출력 신호를 선택할 수 있다. 중앙 클록 신호 생성기(210)는 멀티플렉서(270)의 스위칭 동작에 필요한 클록 신호를 멀티플렉서(270)에 공급할 수 있다.
ADC(280)는 멀티플렉서(270)로부터 전달된 아날로그 신호를 샘플 및 홀드 과정을 통해 디지털 신호로 변환할 수 있다. 중앙 클록 신호 생성기(210)는 샘플 및 홀드 동작에 필요한 클록 신호를 ADC(280)에 공급할 수 있다. ADC(280)에서 디지털 변환이 완료되어 출력된 디지털 신호는 디지털 인터페이스(290)를 통해 신호 처리 장치(200)의 외부로 출력될 수 있다. 중앙 클록 신호 생성기(210)는 디지털 인터페이스(290)에서 필요로 하는 클록 신호를 생성하여 디지털 인터페이스(290)에 공급할 수 있다.
도 3은 일 실시예에 따른 로컬 클록 신호 생성기의 구성을 도시하는 도면이다. 도 3을 참조하면, 로컬 클록 신호 생성기(300)는 분주기(310), AND 논리 게이트(320), 카운터(330) 및 출력부(340)를 포함할 수 있다.
분주기(310)는 중앙 클록 신호 생성기로부터 수신한 기준 클록 신호를 분주(division)하여 분주된 클록 신호를 출력할 수 있다. 예를 들어, 분주기(310)는 기준 클록 신호를 m(자연수)으로 분주하여 분주된 클록 신호를 출력할 수 있다.
카운터(330)는 레지스터 설정에 의해 정의된 파형을 출력할 수 있다. 일 실시예에 따르면, 카운터(330)는 중앙 클록 신호 생성기로부터 수신한 동기 신호에 기초하여 카운터(330)의 카운트 값을 특정한 설정 값으로 설정할 수 있다. 다른 실시예에 따르면, 카운터(330)는 미리 설정된 조건을 만족시키는 시점 이전에 리셋 신호에 의하여 카운터(330)의 카운트 값을 특정한 설정 값으로 설정할 수 있다.
카운터(330)는 분주기(310)로부터 수신한 분주된 클록 신호에 기초하여 동작할 수 있다. 예를 들어, 카운터(330)는 분주된 클록 신호의 라이징 에지(rising edge)마다 변수 i 값을 1씩 증가시키고, 아날로그 채널 제어기의 레지스터에서 지정된 값 N(N은 자연수)에 의해 0부터 N-1까지 반복하여 카운트할 수 있다. N은 카운터(330)가 수행하는 최대 카운트 횟수를 나타낼 수 있다. 카운터(330)는 어느 시점에서라도 중앙 클록 신호 생성기에 의해 생성된 동기 신호를 수신하거나 또는 리셋(reset) 신호의 폴링 에지(falling edge)가 입력되면 변수 i 값을 0으로 설정할 수 있다. 동기 신호와 리셋 신호는 카운터(330)에 연결된 AND 논리 게이트(320)에 입력될 수 있고, AND 논리 게이트(320)의 출력 신호에 의해 카운터(330)가 카운트하는 변수 i의 값이 제어될 수 있다.
출력부(340)는 분주기(310)로부터 수신한 분주된 클록 신호, 카운터(330)에 의해 결정된 변수 i의 값 및 아날로그 채널 제어기의 내부 레지스터에 의해 정의된 파형 정보에 기초하여 출력 신호를 생성할 수 있다. 출력부(340)는 아날로그 채널을 위한 운용 클록 신호를 생성하여 출력할 수 있다. 출력부(340)가 생성하는 출력 신호는 리셋 신호에 의해 리셋될 수 있다.
도 4 내지 도 6은 일 실시예에 따른 로컬 클록 신호 생성기들이 동기화된 운용 클록 신호를 생성하는 동작을 설명하기 위한 도면들이다.
도 4의 (a)는 중앙 클록 신호 생성기에서 공급하는 기준 클록 신호의 파형을 나타낸다. 중앙 클록 신호 생성기는, 예를 들어, 32kHz의 주파수를 가지는 기준 클록 신호를 로컬 클록 신호 생성기들에 공급할 수 있다. (b)는 제1 로컬 클록 신호 생성기에서 생성된 운용 클록 신호로서, 제1 아날로그 채널로부터 출력된 출력 신호를 ADC 변환하는데 이용되는 제1 운용 클록 신호의 파형을 나타낸다. (c)는 제2 로컬 클록 신호 생성기에서 생성된 운용 클록 신호로서, 제2 아날로그 채널로부터 출력된 출력 신호를 ADC 변환하는데 이용되는 제2 운용 클록 신호의 파형을 나타낸다.
T1 시점에서 제1 아날로그 채널 제어기의 제어에 의해 제1 운용 클록 신호가 생성되기 시작하였고, T2 시점에서 제2 아날로그 채널 제어기의 제어에 의해 제2 운용 클록 신호가 생성되기 시작하였다. 도 3의 경우, 제1 운용 클록 신호와 제2 운용 클록 신호 간에는 시간 차(410)만큼의 위상 차가 발생되고, 제1 운용 클록 신호와 제2 운용 클록 신호 간에서 논리 하이 상태가 시간적으로 중첩된 구간(420)이 발생할 수 있다. 제1 운용 클록 신호와 제2 운용 클록 신호 간에서 시간적으로 논리 하이 상태가 중첩된 구간(420)이 존재하지 않아야 멀티플렉서 및 ADC의 정상적인 동작이 가능할 수 있다. 멀티플렉서 및 ADC의 정상적인 동작을 가능하게 하기 위해 각 로컬 클록 신호 생성기들이 생성하는 운용 클록 신호들 간의 동기를 맞춰주는 것이 필요하다. 중앙 클록 신호 생성기가 운용 클록 신호들 간의 위상 차를 조절하여 운용 클록 신호들 간의 동기를 맞추는 과정은 아래 도 5 및 도 6을 통해 설명하도록 한다.
도 5는 일 실시예에 따른 중앙 클록 신호 생성기가 운용 클록 신호들 간의 동기를 맞추는 동작을 설명하기 위한 도면이다. 도 5의 (a)는 중앙 클록 신호 생성기에서 공급하는 기준 클록 신호의 파형을 나타낸다. (b)는 제1 로컬 클록 신호 생성기에서 생성된 제1 운용 클록 신호의 파형을 나타내고, (c)는 제2 로컬 클록 신호 생성기에서 생성된 제2 운용 클록 신호의 파형을 나타낸다.
T4 시점에 로컬 클록 신호 생성기들이 리셋되어 초기화될 수 있다. T5 시점에 제1 로컬 클록 신호 생성기는 제1 운용 클록 신호에 대한 레지스터 설정을 완료하여 제1 운용 클록 신호의 디지털 파형을 정의할 수 있다. T6 시점에 제2 로컬 클록 신호 생성기는 제2 운용 클록 신호에 대한 레지스터 설정을 완료하여 제2 운용 클록 신호의 디지털 파형을 정의할 수 있다.
중앙 클록 신호 생성기는 운용 클록 신호들 간의 기준 시점을 동기화시키기 위해 T7 시점 때까지 기준 클록 신호를 로컬 클록 신호 생성기들에 공급하지 않을 수 있다. 또는, 각 로컬 클록 신호 생성기들이 T7 시점 때까지 중앙 클록 신호 생성기로부터 수신한 기준 클록 신호의 내부 공급을 차단할 수 있다. T7 시점 이후부터 중앙 클록 신호 생성기가 기준 클록 신호를 제1 및 제2 로컬 클록 신호 생성기들에 공급하면, 논리 하이 상태의 중첩 구간이 존재하지 않는 제1 운용 클록 신호 및 제2 운용 클록 신호가 생성될 수 있다.
도 6은 다른 실시예에 따른 중앙 클록 신호 생성기가 운용 클록 신호들 간의 동기를 맞추는 동작을 설명하기 위한 도면이다. 도 6의 (a)는 중앙 클록 신호 생성기에서 공급하는 기준 클록 신호의 파형을 나타내고, (b)는 중앙 클록 신호 생성기에서 공급하는 동기 신호의 파형을 나타낸다. (c)는 제1 클록 신호 생성기에서 생성된 제1 운용 클록 신호의 파형을 나타내고, (d)는 제2 클록 신호 생성기에서 생성된 제2 운용 클록 신호의 파형을 나타낸다.
도 5에서와 다르게, 중앙 클록 신호 생성기는 기준 클록 신호를 로컬 클록 신호 생성기들에 지속적으로 공급하고, 대신 운용 클록 신호들 간의 기준 시점을 동기화 시키기 위한 동기 신호를 별도로 생성하여 각 로컬 클록 신호 생성기들에 공급할 수 있다. T8 시점에서 제1 로컬 클록 신호 생성기는 레지스터 설정을 완료하여 제1 운용 클록 신호를 생성할 수 있다. T9 시점에서 제2 로컬 클록 신호 생성기는 레지스터 설정을 완료하여 제2 운용 클록 신호를 생성할 수 있다. 제1 로컬 클록 신호 생성기 및 제2 로컬 클록 신호 생성기는 중앙 클록 신호 생성기로부터 수신한 동기 신호를 기준으로 하여 운용 클록 신호의 위상을 조절하여 출력할 수 있다. 제1 및 제2 로컬 클록 신호 생성기들은 동기 신호에 기초하여 논리 하이 상태가 나타난 T10 시점을 기준 시점으로 설정하고, 기준 시점에 기초하여 출력할 운용 클록의 위상을 조절하여 출력할 수 있다.
도 7은 일 실시예에 따른 신호 처리 방법의 동작을 설명하기 위한 흐름도이다.
단계(710)에서, 중앙 클록 신호 생성기는 기준 클록 신호 및 동기 신호를 생성할 수 있다. 중앙 클록 신호 생성기는, 예를 들어, 특정 주파수를 가지는 기준 클록 신호를 생성하고, 중앙 클록 신호 생성기에 연결된 복수의 로컬 클록 신호 생성기들에 기준 클록 신호를 공급할 수 있다. 중앙 클록 신호 생성기는 로컬 클록 신호 생성기들로부터 출력할 운용 클록 신호들 간의 기준 시점을 동기화시키기 위한 동기 신호를 생성하여 로컬 클록 신호 생성기들에 공급할 수 있다.
단계(720)에서, 로컬 클록 신호 생성기들은 기준 클록 신호 및 동기 신호에 기초하여 아날로그 채널들을 위한 운용 클록 신호들을 생성할 수 있다. 각 로컬 클록 신호 생성기들은 기준 클록 신호에 기초하여 아날로그 신호를 처리하기 위한 운용 클록 신호를 형성하고, 동기 신호를 통해 식별한 기준 시점을 기준으로 운용 클록 신호의 위상을 조정할 수 있다. 동기 신호에 기초하여 복수의 로컬 클록 신호 생성기들로부터 출력되는 운영 클록 신호들 간의 위상 차이가 조정되어 시간 구간에서 논리 하이 상태가 서로 중첩되지 않는 운용 클록 신호들이 생성될 수 있다.
단계(730)에서, 신호 처리 장치는 운용 클록 신호들에 기초하여 아날로그 신호를 처리할 수 있다. 신호 처리 장치는, 예를 들어, 운용 클록 신호들에 기초하여 아날로그 신호를 변조, 복조, 필터링, 증폭하거나 또는 디지털 신호로 변환할 수 있다.
도 8은 다른 실시예에 따른 신호 처리 방법의 동작을 설명하기 위한 흐름도이다.
단계(810)에서, 중앙 클록 신호 생성기는 기준 클록 신호를 생성할 수 있다. 중앙 클록 신호 생성기는, 예를 들어, 특정 주파수를 가지는 기준 클록 신호를 생성하고, 중앙 클록 신호 생성기에 연결된 복수의 로컬 클록 신호 생성기들에 기준 클록 신호를 공급할 수 있다.
단계(820)에서, 로컬 클록 신호 생성기들은 미리 설정된 조건을 만족시키는 시점 이후부터 기준 클록 신호에 기초하여 아날로그 채널들을 위한 운용 클록 신호들을 생성할 수 있다. 로컬 클록 신호 생성기들은 운용 클록 신호들에 대한 레지스터 설정이 완료된 이후에 중앙 클록 신호 생성기로부터 수신한 기준 클록 신호에 기초하여 운용 클록 신호들을 생성할 수 있다. 중앙 클록 신호 생성기는 운용 클록 신호들에 대한 레지스터 설정이 완료된 이후에 기준 클록 신호를 로컬 클록 신호 생성기들에 공급하거나 또는 로컬 클록 신호 생성기들이 운용 클록 신호들에 대한 레지스터 설정이 완료될 때까지 기준 클록 신호의 내부 공급을 차단할 수 있다.
단계(830)에서, 신호 처리 장치는 운용 클록 신호들에 기초하여 아날로그 신호를 처리할 수 있다. 신 호 처리 장치는, 예를 들어, 운용 클록 신호들에 기초하여 아날로그 신호를 변조, 복조, 필터링, 증폭하거나 또는 디지털 신호로 변환할 수 있다.
이상에서 설명된 실시예들은 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치, 방법 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(field programmable gate array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 컴퓨터 판독 가능 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 비록 한정된 도면에 의해 실시예들이 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다. 그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (20)

  1. 복수의 로컬 클록 신호 생성기들에 기준 클록 신호를 공급하는 중앙 클록 신호 생성기; 및
    상기 기준 클록 신호에 기초하여 아날로그 채널들을 위한 운용 클록 신호들을 생성하는 복수의 로컬 클록 신호 생성기들을 포함하고,
    상기 중앙 클록 신호 생성기는,
    상기 운용 클록 신호들 간의 위상 차이를 조절하기 위한 동기 신호를 상기 로컬 클록 신호 생성기들에 공급하는, 신호 처리 장치.
  2. 제1항에 있어서,
    상기 로컬 클록 신호 생성기들은,
    상기 아날로그 채널들을 위한 운용 클록 신호들에 대한 레지스터 설정이 완료된 이후에 상기 동기 신호에 기초하여 상기 운용 클록 신호들을 생성하는, 신호 처리 장치.
  3. 제2항에 있어서,
    상기 로컬 클록 신호 생성기들은,
    상기 레지스터 설정에 의해 정의된 파형을 출력하기 위한 카운터
    를 포함하고,
    상기 카운터는, 상기 동기 신호에 의하여 상기 카운터의 카운트 값을 특정한 설정 값으로 설정하는, 신호 처리 장치.
  4. 제1항에 있어서,
    상기 로컬 클록 신호 생성기들은,
    상기 동기 신호에 기초하여, 동일 시간 구간에서 논리 하이(high) 상태가 서로 중첩되지 않는 운용 클록 신호들을 생성하는, 신호 처리 장치.
  5. 제1항에 있어서,
    복수의 로컬 바이어스 신호 생성기들에 기준 바이어스 신호를 공급하는 중앙 바이어스 신호 생성기; 및
    상기 기준 바이어스 신호에 기초하여 상기 아날로그 채널들을 위한 운용 바이어스 신호들을 생성하는 복수의 로컬 바이어스 신호 생성기들
    을 더 포함하는 신호 처리 장치.
  6. 제4항에 있어서,
    상기 기준 바이어스 신호는,
    전류 신호 형태로 상기 로컬 바이어스 신호 생성기들에 전달되고,
    상기 로컬 바이어 신호 생성기들은,
    상기 전류 신호 형태의 기준 바이어스 신호에 기초하여 상기 아날로그 채널들을 위한 운용 전압 신호를 생성하는, 신호 처리 장치.
  7. 제1항에 있어서,
    상기 운용 클록 신호는,
    상기 아날로그 채널들을 통해 입력되는 아날로그 신호들의 변조를 위한 클록 신호, 상기 아날로그 신호들의 복조를 위한 클록 신호, 상기 아날로그 신호들을 필터링하기 위한 클록 신호 및 상기 아날로그 신호들을 샘플링하여 디지털 신호들로 변환하기 위한 클록 신호 중 적어도 하나를 포함하는, 신호 처리 장치.
  8. 복수의 로컬 클록 신호 생성기들에 기준 클록 신호를 공급하는 중앙 클록 신호 생성기; 및
    상기 기준 클록 신호에 기초하여 아날로그 채널들을 위한 운용 클록 신호들을 생성하는 복수의 로컬 클록 신호 생성기들을 포함하고,
    상기 로컬 클록 신호 생성기들은,
    미리 설정된 조건을 만족시키는 시점 이후부터 상기 기준 클록 신호에 기초하여 상기 운용 클록 신호들을 생성하는, 신호 처리 장치.
  9. 제8항에 있어서,
    상기 로컬 클록 신호 생성기들은,
    상기 아날로그 채널들을 위한 운용 클록 신호들에 대한 레지스터 설정이 완료된 이후에 상기 기준 클록 신호에 기초하여 상기 운용 클록 신호들을 생성하는, 신호 처리 장치.
  10. 제9항에 있어서,
    상기 로컬 클록 신호 생성기들은,
    상기 레지스터 설정에 의해 정의된 파형을 출력하기 위한 카운터
    를 포함하고,
    상기 카운터는, 상기 미리 설정된 조건을 만족시키는 시점 이전에 리셋 신호에 의하여 상기 카운터의 카운트 값을 특정한 설정 값으로 설정하는, 신호 처리 장치
  11. 제9항에 있어서,
    상기 중앙 클록 신호 생성기는,
    상기 아날로그 채널들을 위한 운용 클록 신호들에 대한 레지스터 설정이 완료된 이후에 상기 기준 클록 신호를 상기 로컬 클록 신호 생성기들에 공급하는, 신호 처리 장치.
  12. 제8항에 있어서,
    복수의 로컬 바이어스 신호 생성기들에 기준 바이어스 신호를 공급하는 중앙 바이어스 신호 생성기; 및
    상기 기준 바이어스 신호에 기초하여 상기 아날로그 채널들을 위한 운용 바이어스 신호들을 생성하는 복수의 로컬 바이어스 신호 생성기들
    을 더 포함하는 신호 처리 장치.
  13. 제8항에 있어서,
    상기 기준 바이어스 신호는,
    전류 신호 형태로 상기 로컬 바이어스 신호 생성기들에 전달되고,
    상기 로컬 바이어 신호 생성기들은,
    상기 전류 신호 형태의 기준 바이어스 신호에 기초하여 상기 아날로그 채널들을 위한 운용 전압 신호를 생성하는, 신호 처리 장치.
  14. 기준 클록 신호 및 동기 신호를 생성하는 단계; 및
    상기 기준 클록 신호 및 상기 동기 신호에 기초하여 각 아날로그 채널들을 위한 운용 클록 신호들을 생성하는 단계를 포함하고,
    상기 운용 클록 신호들을 생성하는 단계는, 상기 동기 신호에 기초하여 상기 운용 클록 신호들 간의 위상 차이를 조정하는 단계
    를 포함하는 신호 처리 방법.
  15. 제14항에 있어서,
    상기 운용 클록 신호들을 생성하는 단계는,
    상기 아날로그 채널들을 위한 운용 클록 신호들에 대한 레지스터 설정이 완료된 이후에 상기 동기 신호에 기초하여 상기 운용 클록 신호들을 생성하는, 신호 처리 방법.
  16. 제14항에 있어서,
    상기 운용 클록 신호들을 생성하는 단계는,
    상기 동기 신호에 기초하여, 동일 시간 구간에서 논리 하이 상태가 서로 중첩되지 않는 운용 클록 신호들을 생성하는, 신호 처리 방법.
  17. 제14항에 있어서,
    상기 운용 클록 신호는,
    상기 아날로그 채널들을 통해 입력되는 아날로그 신호들의 변조를 위한 클록 신호, 상기 아날로그 신호들의 복조를 위한 클록 신호, 상기 아날로그 신호들을 필터링하기 위한 클록 신호 및 상기 아날로그 신호들을 샘플링하여 디지털 신호들로 변환하기 위한 클록 신호 중 적어도 하나를 포함하는, 신호 처리 방법.
  18. 기준 클록 신호를 생성하는 단계; 및
    미리 설정된 조건을 만족시키는 시점 이후부터 상기 기준 클록 신호에 기초하여 각 아날로그 채널들을 위한 운용 클록 신호들을 생성하는 단계
    를 포함하는 신호 처리 방법.
  19. 제18항에 있어서,
    상기 운용 클록 신호들을 생성하는 단계는,
    상기 아날로그 채널들을 위한 운용 클록 신호들에 대한 레지스터 설정이 완료된 이후에 상기 기준 클록 신호에 기초하여 상기 운용 클록 신호들을 생성하는, 신호 처리 방법.
  20. 제18항에 있어서,
    상기 기준 클록 신호는,
    상기 운용 클록 신호들에 대한 레지스터 설정이 완료된 이후에 상기 운용 클록 신호들을 생성하기 위해 공급되는, 신호 처리 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017109455A1 (de) 2017-05-03 2018-11-08 Carl Zeiss Microscopy Gmbh Mikroskopsystem und Verfahren zur Zeitsteuerung von Abläufen in einem Mikroskopsystem
DE102017109456A1 (de) * 2017-05-03 2018-11-08 Carl Zeiss Microscopy Gmbh Mikroskopsystem und Verfahren zum Betreiben eines Mikroskopsystems
CN112486246A (zh) * 2019-09-12 2021-03-12 中兴通讯股份有限公司 时钟延时检测、补偿方法、装置、终端及可读存储介质

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110302460A1 (en) * 2010-06-07 2011-12-08 Arm Limited Apparatus and method for detecting an approaching error condition
US20120229444A1 (en) * 2011-03-10 2012-09-13 Hitachi Displays, Ltd. Display device
US20120233942A1 (en) * 2011-03-14 2012-09-20 Mclain Michael J Support structures on roofs
US20120269315A1 (en) * 2011-04-21 2012-10-25 Yong-Ho Jang Shift register
KR20140101803A (ko) * 2011-11-16 2014-08-20 퀄컴 인코포레이티드 버스트-모드 펄스 폭 변조(ｐｗｍ) 및 넌-리턴-투-제로(ｎｒｚ) 데이터를 복원하기 위한 장치 및 방법

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4303978A (en) * 1980-04-18 1981-12-01 The Boeing Company Integrated-strapdown-air-data sensor system
WO1998020615A2 (en) * 1996-10-21 1998-05-14 Electronics Development Corporation Smart sensor module
KR20000043105A (ko) 1998-12-28 2000-07-15 윤종용 전류소모가 최소화된 메모리장치 및 이에 사용되는 클럭 발생회로
JP2003151267A (ja) 2001-11-09 2003-05-23 Fujitsu Ltd 半導体記憶装置
US7164307B2 (en) 2005-01-21 2007-01-16 Intel Corporation Bias generator for body bias
WO2008058190A2 (en) * 2006-11-07 2008-05-15 La Rue George S Systems and methods for measuring physiological parameters of a body
KR101446943B1 (ko) 2006-12-05 2014-10-06 디-웨이브 시스템즈, 인코포레이티드 양자 프로세서 요소들의 국부적 프로그래밍을 위한 시스템들, 방법들 및 장치
US8351490B2 (en) * 2007-01-26 2013-01-08 Agency For Science, Technology And Research Radio frequency identification transceiver
US7391257B1 (en) * 2007-01-31 2008-06-24 Medtronic, Inc. Chopper-stabilized instrumentation amplifier for impedance measurement
US20100067553A1 (en) * 2008-09-12 2010-03-18 Viasys Healthcare, Inc Synchronization of video with telemetry signals method and apparatus
JP4674643B2 (ja) * 2009-02-17 2011-04-20 ソニー株式会社 光ディスク再生装置および光ディスク記録再生装置
US8742831B2 (en) * 2009-02-23 2014-06-03 Honeywell International Inc. Method for digital programmable optimization of mixed-signal circuits
US8324861B2 (en) * 2009-03-05 2012-12-04 O2Micro Inc. Multi-channel converter with self-diagnosis functionality
EP2294979B1 (en) * 2009-09-14 2013-12-18 Imec Method and electronic medical device for simultaneously measuring an impedance and a biopotential signal
US8411707B2 (en) * 2009-10-07 2013-04-02 Texas Instruments Incorporated Low power, high speed multi-channel data acquisition system and method
TW201141144A (en) * 2009-11-16 2011-11-16 Maxlinear Inc Apparatus and methods for symbol timing error detection, tracking and correction
US8515416B2 (en) * 2011-04-29 2013-08-20 Silicon Laboratories Inc Performing testing in a radio device
KR101891710B1 (ko) 2011-08-19 2018-09-28 엘지디스플레이 주식회사 클럭 임베디드 인터페이스 장치 및 이를 이용한 영상 표시장치
KR101337333B1 (ko) 2012-02-29 2013-12-06 주식회사 유니테스트 반도체소자 테스터용 신호발생장치의 포맷터
US20130271193A1 (en) * 2012-04-13 2013-10-17 Intersil Americas LLC Circuits and methods to guarantee lock in delay locked loops and avoid harmonic locking
JP6121135B2 (ja) * 2012-10-31 2017-04-26 ラピスセミコンダクタ株式会社 同期化回路及びこれを含むクロックデータリカバリ回路
WO2014147436A1 (en) * 2013-03-21 2014-09-25 Freescale Semiconductor, Inc. Apparatus and method for monitoring electrical current
KR102076326B1 (ko) * 2013-05-09 2020-02-12 삼성전자주식회사 위상 로테이팅 위상동기회로 및 그것의 동작 제어방법
TWI556582B (zh) * 2014-06-12 2016-11-01 財團法人工業技術研究院 電容式相位內插電路及方法，及應用其之多相位產生器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110302460A1 (en) * 2010-06-07 2011-12-08 Arm Limited Apparatus and method for detecting an approaching error condition
US20120229444A1 (en) * 2011-03-10 2012-09-13 Hitachi Displays, Ltd. Display device
US20120233942A1 (en) * 2011-03-14 2012-09-20 Mclain Michael J Support structures on roofs
US20120269315A1 (en) * 2011-04-21 2012-10-25 Yong-Ho Jang Shift register
KR20140101803A (ko) * 2011-11-16 2014-08-20 퀄컴 인코포레이티드 버스트-모드 펄스 폭 변조(ｐｗｍ) 및 넌-리턴-투-제로(ｎｒｚ) 데이터를 복원하기 위한 장치 및 방법

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