KR20160076840A - 칩 전자부품 및 그 제조방법 - Google Patents

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KR20160076840A
KR20160076840A KR1020140187398A KR20140187398A KR20160076840A KR 20160076840 A KR20160076840 A KR 20160076840A KR 1020140187398 A KR1020140187398 A KR 1020140187398A KR 20140187398 A KR20140187398 A KR 20140187398A KR 20160076840 A KR20160076840 A KR 20160076840A
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Abstract

본 발명은 금속 자성체 분말을 포함하는 자성체 본체; 및 상기 자성체 본체 내부에 매설된 내부 코일부;를 포함하며, 상기 자성체 본체는 제 1 자성체부 및 상기 제 1 자성체부와 구분되는 제 2 자성체부를 포함하는 칩 전자부품에 관한 것이다.

Description

칩 전자부품 및 그 제조방법{Chip electronic component and manufacturing method thereof}
본 발명은 칩 전자부품 및 그 제조방법에 관한 것이다.
칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자이다.
박막형 인덕터는 도금으로 내부 코일부를 형성한 후, 자성체 분말 및 수지를 혼합시킨 자성체 분말-수지 복합체를 경화하여 자성체 본체를 제조하고, 자성체 본체의 외측에 외부전극을 형성하여 제조한다.
일본공개특허 제2008-166455호
본 발명은 우수한 Q 특성(quality factor) 및 DC-Bias 특성(전류 인가에 따른 인덕턴스의 변화 특성)을 갖는 칩 전자부품 및 그 제조방법에 관한 것이다.
본 발명의 일 실시형태는 금속 자성체 분말을 포함하는 자성체 본체; 및 상기 자성체 본체 내부에 매설된 내부 코일부;를 포함하며, 상기 자성체 본체는 제 1 자성체부 및 상기 제 1 자성체부와 구분되는 제 2 자성체부를 포함하는 칩 전자부품을 제공한다.
본 발명의 일 실시형태에 따르면, 우수한 Q 특성(quality factor) 및 DC-Bias 특성(전류 인가에 따른 인덕턴스의 변화 특성)을 구현할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 본 발명의 다른 실시형태에 따른 칩 전자부품의 LT 방향의 단면도이다.
도 4는 본 발명의 다른 실시형태에 따른 칩 전자부품의 LT 방향의 단면도이다.
도 5는 본 발명의 다른 실시형태에 따른 칩 전자부품의 LT 방향의 단면도이다.
도 6은 본 발명의 실시형태에 따른 칩 전자부품의 내부 코일부를 형성하는 공정을 설명하는 도면이다.
도 7a 및 도 7b는 본 발명의 일 실시형태에 따른 칩 전자부품의 자성체 본체를 형성하는 공정을 설명하는 도면이다.
도 8a 및 도 8b는 본 발명의 다른 실시형태에 따른 칩 전자부품의 자성체 본체를 형성하는 공정을 설명하는 도면이다.
도 9a 및 도 9b는 본 발명의 다른 실시형태에 따른 칩 전자부품의 자성체 본체를 형성하는 공정을 설명하는 도면이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
칩 전자부품
이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만, 반드시 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태의 칩 전자부품에 따른 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 1을 참조하면, 칩 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 인덕터가 개시된다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)은 자성체 본체(50), 상기 자성체 본체(50)의 내부에 매설된 내부 코일부(42, 44) 및 상기 자성체 본체(50)의 외측에 배치되어 상기 내부 코일부(42, 44)와 연결된 제 1 및 제 2 외부전극(81, 82)을 포함한다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)에 있어서, '길이' 방향은 도 1의 'L' 방향, '폭' 방향은 'W' 방향, '두께' 방향은 'T' 방향으로 정의하기로 한다.
상기 자성체 본체(50)는 박막형 인덕터(100)의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한되지 않고, 예를 들어, 금속 자성체 분말을 포함할 수 있다.
상기 금속 자성체 분말은 Fe, Si, Cr, Cu, Al, Mo 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 결정질 또는 비정질 금속일 수 있다.
상기 금속 자성체 분말은 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 열경화성 수지에 분산된 형태로 포함될 수 있다.
상기 자성체 본체(50)의 내부에 배치된 절연 기판(20)의 일면에는 코일 형상의 제 1 내부 코일부(42)가 형성되며, 상기 절연 기판(20)의 일면과 대향하는 타면에는 코일 형상의 제 2 내부 코일부(44)가 형성된다.
상기 제 1 및 제 2 내부 코일부(42, 44)은 전기 도금을 수행하여 형성할 수 있다.
상기 절연 기판(20)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성된다.
상기 절연 기판(20)의 중앙부는 관통되어 관통 홀을 형성하고, 상기 관통 홀은 자성 재료로 충진되어 코어부(55)를 형성한다. 자성 재료로 충진되는 코어부(55)를 형성함에 따라 인덕턴스(Ls)를 향상시킬 수 있다.
상기 제 1 및 제 2 내부 코일부(42, 44)는 스파이럴(spiral) 형상으로 형성될 수 있으며, 상기 절연 기판(20)의 일면과 타면에 형성된 제 1 및 제 2 내부 코일부(42, 44)는 상기 절연 기판(20)을 관통하여 형성되는 비아(46)를 통해 전기적으로 접속된다.
상기 제 1 및 제 2 내부 코일부(42, 44)와 비아(46)는 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며, 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.
상기 절연 기판(20)의 일면에 형성된 제 1 내부 코일부(42)의 일 단부는 자성체 본체(50)의 길이(L) 방향의 일 단면으로 노출되며, 절연 기판(20)의 타면에 형성된 제 2 내부 코일부(44)의 일 단부는 자성체 본체(50)의 길이(L) 방향의 타 단면으로 노출된다.
다만, 반드시 이에 제한되지 않으며, 상기 제 1 및 제 2 내부 코일부(42, 44)의 각각의 일 단부는 상기 자성체 본체(50)의 적어도 일면으로 노출될 수 있다.
상기 자성체 본체(50)의 단면으로 노출되는 상기 제 1 및 제 2 내부 코일부(42, 44) 각각과 접속하도록 상기 자성체 본체(50)의 외측에 제 1 및 제 2 외부전극(81, 82)이 형성된다.
상기 제 1 및 제 2 외부 전극(81, 82)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며, 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn), 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 2를 참조하면, 본 발명의 일 실시형태에 따른 자성체 본체(50)는 제 1 자성체부(51) 및 상기 제 1 자성체부(51)와 구분되는 제 2 자성체부(52)를 포함한다.
인접하는 상기 제 1 및 제 2 자성체부(51, 52) 사이의 경계는 주사전자현미경(SEM, Scanning Electron Microscope)을 이용하여 확인할 수 있으나, 반드시 주사전자현미경(SEM)으로 관찰되는 경계로 상기 제 1 및 제 2 자성체부(51, 52)가 구분되는 것은 아니며, 상기 제 1 및 제 2 자성체부(51, 52)에 포함되는 금속 자성체 분말의 종류, D50 및 혼합 부피비 중 적어도 하나가 상이함에 따라 상기 제 1 및 제 2 자성체부(51, 52)가 구분된다.
본 발명의 일 실시형태에 따른 상기 제 1 및 제 2 자성체부(51, 52)는 서로 다른 종류의 금속 자성체 분말을 포함할 수 있다.
예를 들어, 제 1 자성체부(51)는 와류 손실을 줄여 DC-bias 특성이 우수하나, 비저항과 투자율은 보통인 Fe-Si-Cr계 결정질 금속을 포함하고, 제 2 자성체부(52)는 투자율이 높고, Q 특성(quality factor)이 우수한 Fe-Si-B-Cr계 비정질 금속을 포함할 수 있다.
이와 같이, 상기 제 1 및 제 2 자성체부(51, 52)는 각각 서로 다른 종류의 금속 자성체 분말을 포함하여 구분될 수 있다. 상기 제 1 및 제 2 자성체부(51, 52)가 서로 다른 특성을 갖는 다른 종류의 금속 자성체 분말을 포함함에 따라 다양한 특성을 만족시키는 칩 전자부품을 구현할 수 있다.
다만, 제 1 및 제 2 자성체부(51, 52)에 포함되는 금속 자성체 분말의 종류는 상술한 예시에 반드시 제한되는 것은 아니며, 상기 제 1 및 제 2 자성체부(51, 52)는 다양한 특성을 갖는 서로 다른 종류의 금속 자성체 분말을 포함할 수 있다.
본 발명의 다른 실시형태에 따른 상기 제 1 및 제 2 자성체부(51, 52)는 포함되는 금속 자성체 분말의 D50 서로 다를 수 있다.
예를 들어, 제 1 자성체부(51)는 D50이 18㎛ 내지 22㎛인 금속 자성체 분말을 포함하고, 제 2 자성체부(52)는 D50이 2㎛ 내지 4㎛인 금속 자성체 분말을 포함할 수 있다.
상기 제 1 및 제 2 자성체부(51, 52)에 포함되는 D50이 다른 금속 자성체 분말의 종류는 서로 동일할 수도 있고, 다를 수도 있다.
이와 같이, 상기 제 1 및 제 2 자성체부(51, 52)는 D50 서로 다른 금속 자성체 분말을 포함하여 구분될 수 있다.
D50이 큰 금속 자성체 분말의 경우 고투자율을 구현할 수 있으며, D50이 작은 금속 자성체 분말의 경우 저투자율을 나타내기는 하나, 저손실 재료이기 때문에 고투자율 재료를 사용함에 따라 증가되는 코어 로스(core loss)를 보완하는 역할을 할 수 있으며, 표면의 조도를 개선하고, 조분에 의한 도금 번짐 현상을 개선할 수 있다.
다만, 제 1 및 제 2 자성체부(51, 52)에 포함되는 금속 자성체 분말의 D50는 상술한 예시에 반드시 제한되는 것은 아니며, 상기 제 1 및 제 2 자성체부(51, 52)는 서로 다른 D50의 금속 자성체 분말을 포함하여 다양한 특성을 구현할 수 있는 것이라면 가능하다.
본 발명의 다른 실시형태는 상기 제 1 및 제 2 자성체부(51, 52)는 입도가 서로 다른 2종 이상의 금속 자성체 분말을 일정 비율로 혼합되어 포함될 수 있으며, 이때, 상기 제 1 및 제 2 자성체부(51, 52)는 상기 2 종 이상의 금속 자성체 분말의 혼합 부피비가 서로 다를 수 있다.
이와 같이, 상기 제 1 및 제 2 자성체부(51, 52)가 각각 입도가 서로 다른 2종 이상의 금속 자성체 분말을 포함할 경우, 금속 자성체 분말의 혼합 부피비를 다르게 조절함으로써 상기 제 1 및 제 2 자성체부(51, 52)가 구분될 수 있다.
상기 제 1 및 제 2 자성체부(51, 52)에 포함되는 금속 자성체 분말의 D50 또는 혼합 부피비를 상이하게 함에 따라 상기 제 1 및 제 2 자성체부(51, 52)는 금속 자성체 분말의 충진율을 서로 다르게 조절할 수 있다.
본 발명의 일 실시형태에 따른 상기 제 1 및 제 2 자성체부(51, 52)는 포함되는 금속 자성체 분말의 종류, D50 및 혼합 부피비 중 적어도 하나가 상이함에 따라 금속 자성체 분말의 충진율을 서로 다르게 조절하고, 투자율, Q 특성 및 Dc-bias 특성을 개선할 수 있다.
상기 제 1 및 제 2 자성체부(51, 52)는 상하로 적층되어 형성된다.
상기 제 1 및 제 2 자성체부(51, 52)는 자성체 시트를 적층하여 각각 형성할 수 있다. 상기 제 1 및 제 2 자성체부(51, 52)를 형성하는 자성체 시트는 포함되는 금속 자성체 분말의 종류, D50 및 혼합 부피비 중 적어도 하나가 상이한 서로 다른 자성체 시트를 사용하여 형성할 수 있다.
따라서, 상기 제 1 및 제 2 자성체부(51, 52)는 자성체 시트를 적층하여 형성하기 때문에 서로 상하 위치에 배치되게 된다.
도 2에 도시된 바와 같이, 본 발명의 일 실시형태에 따른 자성체 본체(50)는 내부 코일부(42, 44)가 위치하는 코어층에 제 1 자성체부(51)가 형성되고, 상기 제 1 자성체부(51, 52)의 상부 및 하부에 제 2 자성체부(52)가 형성될 수 있다.
자성체 시트를 적층, 압착 및 경화하여 제 1 및 제 2 자성체부(51, 52)를 형성하는 과정에서 코어부(55) 영역의 제 1 자성체부(51)가 오목한 형태로 형성될 수 있다.
도 3 내지 도 5는 본 발명의 다른 실시형태에 따른 칩 전자부품의 LT 방향의 단면도이다.
도 3을 참조하면, 본 발명의 다른 실시형태에 따른 자성체 본체(50)는 자성체 본체(50)의 하부에 제 1 자성체부(51)가 형성되고, 자성체 본체(50)의 상부에 제 2 자성체부(52)가 형성될 수 있다.
다만, 이에 반드시 제한되는 것은 아니며, 상기 제 1 자성체부(51)가 상부에 형성되고, 제 2 자성체부(52)가 하부에 형성될 수 있고, 상기 제 1 및 제 2 자성체부(51, 52)의 두께 비도 특별히 제한되지 않는다. 또한, 상기 제 1 및 제 2 자성체부(51, 52)와 구분되는 또 다른 자성체부를 더 포함할 수도 있다.
도 4를 참조하면, 본 발명의 다른 실시형태에 따른 자성체 본체(50)는 상기 제 1 및 제 2 자성체부(51, 52)가 교대로 적층되어 형성될 수 있다.
상기 제 1 및 제 2 자성체부(51, 52)가 복수 번 교대로 적층될 수 있으며, 교대로 적층되는 제 1 및 제 2 자성체부(51, 52)의 두께 비, 교대 횟수 등은 특별히 제한되지 않으며, 구현하고자 하는 특성에 따라 다양하게 조절이 가능하다.
도 5는 본 발명의 다른 실시형태에 따른 상기 제 1 및 제 2 자성체부(51, 52)가 입도가 서로 다른 2종의 금속 자성체 분말을 일정 비율로 혼합하여 포함한 경우를 나타낸 도면이다.
도 5를 참조하면, 상기 제 1 자성체부(51)는 제 1 금속 자성체 분말(11)과, 상기 제 1 금속 자성체 분말(11)보다 D50이 작은 제 2 금속 자성체 분말(12)을 포함한다.
D50이 큰 제 1 금속 자성체 분말(11)은 고투자율을 구현하며, D50이 작은 제 2 금속 자성체 분말(12)을 함께 혼합함으로써 충진율을 향상시켜 투자율을 더욱 향상시키고, Q 특성을 향상시킬 수 있다.
상기 제 1 금속 자성체 분말(11)은 D50이 15㎛ 내지 60㎛일 수 있고, 상기 제 2 금속 자성체 분말(12)은 D50이 0.1㎛ 내지 8㎛일 수 있다.
상기 D50은 레이저 회절 산란법을 이용한 입자 지름, 입도 분포 측정 장치를 이용하여 측정된다.
상기 제 1 금속 자성체 분말(11) 및 제 2 금속 자성체 분말(12)은 3 : 7 내지 8.5 : 1.5의 부피비로 혼합될 수 있다. 상기 제 1 금속 자성체 분말(11) 및 제 2 금속 자성체 분말(12)이 상기 범위 내의 부피비로 혼합됨에 따라 충진율이 향상되어 투자율을 더욱 향상시키고, Q 특성을 향상시킬 수 있다.
상기 제 2 자성체부(52)는 제 3 금속 자성체 분말(13)과, 상기 제 3 금속 자성체 분말(13)보다 D50이 작은 제 4 금속 자성체 분말(14)을 포함한다.
상기 제 2 자성체부(52)에 포함되는 제 3 및 제 4 금속 자성체 분말(13, 14)중 적어도 하나는 상기 제 1 자성체부(51)에 포함되는 제 1 및 제 2 금속 자성체 분말(11, 12)과 금속 자성체 분말의 종류가 다르거나, D50이 다를 수 있다.
또는, 상기 제 2 자성체부(52)에 포함되는 제 3 및 제 4 금속 자성체 분말(13, 14)이 상기 제 1 자성체부(51)에 포함되는 제 1 및 제 2 금속 자성체 분말(11, 12)과 금속 자성체 분말의 종류와 D50은 같고, 혼합 부피비가 상이할 수 있다.
이와 같이, 본 발명의 일 실시형태에 따른 칩 전자부품(100)은 금속 자성체 분말의 종류, D50 및 혼합 부피비 중 적어도 하나가 상이함에 따라 구분되는 제 1 및 제 2 자성체부(51, 52)를 포함하는 자성체 본체(50)를 형성함으로써 우수한 투자율, Q 특성(quality factor) 및 DC-Bias 특성을 구현할 수 있다.
칩 전자부품의 제조방법
본 발명의 일 실시형태에 따른 칩 전자부품의 제조방법은 먼저, 금속 자성체 분말을 포함하는 제 1 자성체 시트 및 제 2 자성체 시트를 마련한다.
상기 제 1 및 제 2 자성체 시트는 금속 자성체 분말, 바인더 및 용제 등의 유기물을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 캐리어 필름(carrier film)상에 수십 ㎛의 두께로 도포한 후 건조하여 시트(sheet)형으로 제조할 수 있다.
이때, 상기 제 1 및 제 2 자성체 시트는 포함되는 금속 자성체 분말의 종류, D50 및 혼합 부피비 중 적어도 하나가 상이하도록 제조할 수 있다.
도 6은 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일부를 형성하는 공정을 설명하는 도면이다.
도 6을 참조하면, 먼저, 절연 기판(20)의 일면 및 반대 면에 내부 코일부(42, 44)를 형성한다.
내부 코일부(42, 44)의 형성 방법으로는 예를 들면, 전기 도금법을 들 수 있지만, 이에 제한되지는 않으며, 내부 코일부(42, 44)는 전기 전도성이 뛰어난 금속을 포함하여 형성할 수 있고, 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등을 사용할 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시형태에 따른 칩 전자부품의 자성체 본체를 형성하는 공정을 설명하는 도면이다.
도 7a를 참조하면, 상기 내부 코일부(42, 44)의 상부 및 하부에 상기 제 1 자성체 시트(51a, 51b, 51c, 51d, 51e, 51f)를 적층하여 코어층을 형성하고, 상기 코어층의 상부 및 하부에 상기 제 2 자성체 시트(52a, 52b, 52c, 52d)를 적층하여 커버층을 형성한다.
도 7b를 참조하면, 이와 같이 형성된 본 발명의 일 실시형태에 따른 자성체 본체(50)는 내부 코일부(42, 44)가 위치하는 코어층에 제 1 자성체부(51)가 형성되고, 상기 제 1 자성체부(51, 52)의 상부 및 하부에 제 2 자성체부(52)가 형성된다.
자성체 시트를 적층, 압착 및 경화하여 제 1 및 제 2 자성체부(51, 52)를 형성하는 과정에서 코어부(55) 영역의 제 1 자성체부(51)가 오목한 형태로 형성될 수 있다.
도 8a 및 도 8b는 본 발명의 다른 실시형태에 따른 칩 전자부품의 자성체 본체를 형성하는 공정을 설명하는 도면이다.
도 8a를 참조하면, 상기 내부 코일부(42, 44)의 하부에 상기 제 1 자성체 시트(51a, 51b, 51c)를 적층하고, 상기 내부 코일부(42, 44)의 상부에 상기 제 2 자성체 시트(52a, 52b, 52c)를 적층하여 자성체 본체(50)를 형성한다.
도 8b를 참조하면, 이와 같이 형성된 본 발명의 다른 실시형태에 따른 자성체 본체(50)는 자성체 본체(50)의 하부에 제 1 자성체부(51)가 형성되고, 자성체 본체(50)의 상부에 제 2 자성체부(52)가 형성된다.
다만, 이에 반드시 제한되는 것은 아니며, 상기 제 1 자성체 시트(51a, 51b, 51c)를 내부 코일부(42, 44)의 상부에 적층하고, 상기 제 2 자성체 시트(52a, 52b, 52c)를 내부 코일부(42, 44)의 하부에 적층할 수도 있다.
도 9a 및 도 9b는 본 발명의 다른 실시형태에 따른 칩 전자부품의 자성체 본체를 형성하는 공정을 설명하는 도면이다.
도 9a를 참조하면, 상기 내부 코일부(42, 44)의 상부 및 하부에 상기 제 1 자성체 시트(51a, 51b, 51c) 및 제 2 자성체 시트(52a, 52b, 52c)를 교대로 적층하여 자성체 본체(50)를 형성한다.
도 9b를 참조하면, 이와 같이 형성된 본 발명의 다른 실시형태에 따른 자성체 본체(50)는 상기 제 1 및 제 2 자성체부(51, 52)가 교대로 적층되어 형성될 수 있다.
다만, 교대로 적층되는 제 1 및 제 2 자성체부(51, 52)의 두께 비, 교대 횟수 등은 특별히 제한되지 않으며, 구현하고자 하는 특성에 따라 다양하게 조절이 가능하다.
상기 자성체 본체(50)는 상기 제 1 및 제 2 자성체 시트를 적층한 후, 라미네이트법이나 정수압 프레스법을 통해 압착하고, 경화하여 형성할 수 있다.
도 7a, 8a 및 9a에 도시된 제 1 및 제 2 자성체 시트는 자성체 시트가 적층되는 실시형태를 설명하기 위한 것으로 자성체 시트의 두께 및 적층 횟수는 이에 제한되지 않는다.
상기 제 1 및 제 2 자성체 시트는 포함되는 금속 자성체 분말의 종류, D50 및 혼합 부피비 중 적어도 하나가 상이하도록 제조될 수 있다.
특히, 상기 제 1 및 제 2 자성체 시트에 포함되는 금속 자성체 분말의 D50 또는 혼합 부피비를 상이하게 함에 따라 금속 자성체 분말의 충진율을 서로 다른 제 1 및 제 2 자성체 시트를 제조할 수 있다.
본 발명의 일 실시형태에 따른 제 1 자성체 시트는 제 1 금속 자성체 분말(11)과, 상기 제 1 금속 자성체 분말(11)보다 D50이 작은 제 2 금속 자성체 분말(12)을 포함할 수 있다.
상기 제 1 금속 자성체 분말(11)은 D50이 15㎛ 내지 60㎛일 수 있고, 상기 제 2 금속 자성체 분말(12)은 D50이 0.1㎛ 내지 8㎛일 수 있다.
상기 제 1 금속 자성체 분말(11) 및 제 2 금속 자성체 분말(12)은 3 : 7 내지 8.5 : 1.5의 부피비로 혼합될 수 있다.
또한, 본 발명의 일 실시형태에 따른 상기 제 2 자성체 시트는 제 3 금속 자성체 분말(13)과, 상기 제 3 금속 자성체 분말(13)보다 D50이 작은 제 4 금속 자성체 분말(14)을 포함할 수 있다.
상기 제 2 자성체 시트에 포함되는 제 3 및 제 4 금속 자성체 분말(13, 14)중 적어도 하나는 상기 제 1 자성체 시트에 포함되는 제 1 및 제 2 금속 자성체 분말(11, 12)과 금속 자성체 분말의 종류가 다르거나, D50이 다를 수 있다.
또는, 상기 제 2 자성체 시트에 포함되는 제 3 및 제 4 금속 자성체 분말(13, 14)이 상기 제 1 자성체 시트에 포함되는 제 1 및 제 2 금속 자성체 분말(11, 12)과 금속 자성체 분말의 종류와 D50은 같고, 혼합 부피비가 상이할 수 있다.
그 외 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 칩 전자부품
11, 12, 13, 14 : 제 1, 2, 3, 4 금속 자성체 분말
20 : 절연 기판
42, 44 : 제 1 및 제 2 내부 코일부
46 : 비아
50 : 자성체 본체
51 : 제 1 자성체부
52 : 제 2 자성체부
81, 82 : 제 1 및 제 2 외부전극

Claims (19)

  1. 금속 자성체 분말을 포함하는 자성체 본체; 및
    상기 자성체 본체 내부에 매설된 내부 코일부;를 포함하며,
    상기 자성체 본체는 제 1 자성체부 및 상기 제 1 자성체부와 구분되는 제 2 자성체부를 포함하는 칩 전자부품.
  2. 제 1항에 있어서,
    상기 제 1 및 제 2 자성체부는 서로 다른 금속 자성체 분말을 포함하는 칩 전자부품.
  3. 제 1항에 있어서,
    상기 제 1 및 제 2 자성체부는 금속 자성체 분말의 충진율이 서로 다른 칩 전자부품.
  4. 제 1항에 있어서,
    상기 제 1 자성체부는 제 1 금속 자성체 분말 및 상기 제 1 금속 자성체 분말보다 D50이 작은 제 2 금속 자성체 분말을 포함하는 칩 전자부품.
  5. 제 4항에 있어서,
    상기 제 1 금속 자성체 분말은 D50이 15㎛ 내지 60㎛이고, 상기 제 2 금속 자성체 분말은 D50이 0.1㎛ 내지 8㎛인 칩 전자부품.
  6. 제 4항에 있어서,
    상기 제 1 및 제 2 금속 자성체 분말은 3 : 7 내지 8.5 : 1.5의 부피비로 혼합된 칩 전자부품.
  7. 제 4항에 있어서,
    상기 제 2 자성체부는 제 3 금속 자성체 분말 및 상기 제 3 금속 자성체 분말보다 D50이 작은 제 4 금속 자성체 분말을 포함하는 칩 전자부품.
  8. 제 7항에 있어서,
    상기 제 3 및 제 4 금속 자성체 분말 중 적어도 하나는 상기 제 1 및 제 2 금속 자성체 분말과 금속 자성체 분말의 종류 및 D50 중 적어도 하나가 상이한 칩 전자부품.
  9. 제 7항에 있어서,
    상기 제 2 자성체부에 포함된 금속 자성체 분말은 상기 제 1 자성체부에 포함된 금속 자성체 분말과 혼합 부피비가 상이한 칩 전자부품.
  10. 제 1항에 있어서,
    상기 제 1 및 제 2 자성체부는 상하로 적층되어 형성된 칩 전자부품.
  11. 금속 자성체 분말을 포함하는 제 1 자성체 시트 및 제 2 자성체 시트를 마련하는 단계; 및
    내부 코일부의 상부 및 하부에 상기 제 1 자성체 시트 및 제 2 자성체 시트를 적층하여 자성체 본체를 형성하는 단계;를 포함하며,
    상기 제 1 및 제 2 자성체 시트는 포함되는 금속 자성체 분말의 종류, D50 혼합 부피비 중 적어도 하나가 상이한 칩 전자부품의 제조방법.
  12. 제 11항에 있어서,
    상기 내부 코일부의 상부 및 하부에 상기 제 1 자성체 시트를 적층하여 코어층을 형성하고, 상기 코어층의 상부 및 하부에 상기 제 2 자성체 시트를 적층하여 커버층을 형성하는 칩 전자부품의 제조방법.
  13. 제 11항에 있어서,
    상기 제 1 및 제 2 자성체 시트 중 어느 하나를 적층하여 자성체 본체의 하부를 형성하고, 상기 제 1 및 제 2 자성체 시트 중 다른 하나를 적층하여 자성체 본체의 상부를 형성하는 칩 전자부품의 제조방법.
  14. 제 11항에 있어서,
    상기 제 1 및 제 2 자성체 시트를 교대로 적층하여 자성체 본체를 형성하는 칩 전자부품의 제조방법.
  15. 제 11항에 있어서,
    상기 제 1 및 제 2 자성체 시트는 금속 자성체 분말의 충진율이 서로 다른 칩 전자부품의 제조방법.
  16. 제 11항에 있어서,
    상기 제 1 자성체 시트는 제 1 금속 자성체 분말 및 상기 제 1 금속 자성체 분말보다 D50이 작은 제 2 금속 자성체 분말을 포함하는 칩 전자부품의 제조방법.
  17. 제 16항에 있어서,
    상기 제 1 금속 자성체 분말은 D50이 15㎛ 내지 60㎛이고, 상기 제 2 금속 자성체 분말은 D50이 0.1㎛ 내지 8㎛인 칩 전자부품의 제조방법.
  18. 제 16항에 있어서,
    상기 제 1 및 제 2 금속 자성체 분말은 3 : 7 내지 8.5 : 1.5의 부피비로 혼합된 칩 전자부품의 제조방법.
  19. 제 16항에 있어서,
    상기 제 2 자성체 시트는 제 3 금속 자성체 분말 및 상기 제 3 금속 자성체 분말보다 D50이 작은 제 4 금속 자성체 분말을 포함하는 칩 전자부품의 제조방법.
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