KR20160075562A - 반도체 장치의 제조 방법 및 유리 피막 형성 장치 - Google Patents

반도체 장치의 제조 방법 및 유리 피막 형성 장치 Download PDF

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Abstract

제1 전극판(14)과 제2 전극판(16) 사이에 반도체 웨이퍼(W)의 직경보다 작은 직경의 개구를 갖는 링 형상 전극판(18)을 설치함과 함께, 링 형상 전극판(18)과 제2 전극판(16) 사이에 반도체 웨이퍼(W)를 배치하고, 링 형상 전극판(18)에 제2 전극판(16)보다 낮은 전위를 부여한 상태에서 유리 피막 형성 예정면에 유리 피막을 형성하는 유리 피막 형성 공정을 포함하는 반도체 장치의 제조 방법.
본 발명의 반도체 장치의 제조 방법에 의하면, 반도체 웨이퍼로서, 유리 피막 형성 예정면에 하지 절연막을 형성한 반도체 웨이퍼를 사용하여 유리 피막 형성 공정을 행하는 경우라도, 반도체 웨이퍼의 외주부에 있어서 유리 미립자의 피착 효율의 저하를 억제하는 것이 가능해짐으로써, 고 신뢰성의 반도체 장치를 높은 생산성으로 제조하는 것이 가능해진다.

Description

반도체 장치의 제조 방법 및 유리 피막 형성 장치{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE AND GLASS COATING FILM FORMING APPARATUS}
본 발명은, 반도체 장치의 제조 방법 및 유리 피막 형성 장치에 관한 것이다.
종래, 전기 영동법에 의해 반도체 웨이퍼의 표면에 유리 피막을 형성하는 유리 피막 형성 공정을 포함하는 반도체 장치의 제조 방법이 알려져 있다(예를 들어, 특허문헌 1 참조). 종래의 반도체 장치의 제조 방법은, 도 15 및 도 16에 도시하는 바와 같이, 「반도체 웨이퍼 준비 공정」, 「유리 피막 형성 공정」, 「산화막 제거 공정」, 「조면화 영역 형성 공정」, 「전극 형성 공정」 및 「반도체 웨이퍼 절단 공정」을 이 순서로 포함한다. 이하, 종래의 반도체 장치의 제조 방법을 공정 순으로 설명한다.
(a) 반도체 웨이퍼 준비 공정
먼저, n-형 반도체 웨이퍼(n-형 실리콘 웨이퍼)(910)의 한쪽의 표면으로부터의 p형 불순물의 확산에 의해 p+형 확산층(912)을 형성함과 함께, 다른 쪽의 표면으로부터의 n형 불순물의 확산에 의해 n+형 확산층(914)을 형성하여, 주면에 평행한 pn 접합이 형성된 반도체 웨이퍼를 형성한다. 그 후, 열산화에 의해 p+형 확산층(912) 및 n+형 확산층(914)의 표면에 산화막(916, 918)을 형성한다(도 15의 (a) 참조).
다음으로, 포토 에칭법에 의해, 산화막(916)의 소정 부위에 소정의 개구부를 형성한다. 산화막의 에칭 후, 계속해서 반도체 웨이퍼의 에칭을 행하여, 반도체 웨이퍼의 한쪽의 표면으로부터 pn 접합을 넘는 깊이의 홈(920)을 형성한다(도 15의 (b) 참조).
(b) 유리 피막 형성 공정
다음으로, 홈(920)의 표면에, 전기 영동법에 의해 홈(920)의 내면 및 그 근방의 반도체 웨이퍼 표면에 유리 피막(924)을 형성함과 함께, 당해 유리 피막(924)을 소성함으로써, 유리 피막(924)을 치밀화한다(도 15의 (c) 참조).
또한, 종래의 반도체 장치의 제조 방법에 있어서는, 전기 영동법에 의해 유리 피막(924)을 형성하는 것에 있어서, 도 17에 도시하는 바와 같이, 유리 미립자를 용매에 현탁시킨 현탁액(12)을 저류한 조(10)의 내부에, 마이너스 단자에 접속된 제1 전극판(14)과 플러스 단자에 접속된 제2 전극판(16)을 현탁액(12)에 침지한 상태에서 대향하여 설치함과 함께, 이들 제1 전극판(14)과 제2 전극판(16) 사이에 반도체 웨이퍼(W)를 유리 피막 형성 예정면(도 17에서는 홈의 내면)이 제1 전극판(14) 측을 향한 자세로 배치한 상태에서 전기 영동법에 의해 유리 피막 형성 예정면에 유리 피막(924)을 형성한다. 유리 미립자로서는, 예를 들어 PbO, B2O3 및 SiO2를 주성분으로 하는 붕규산납계 유리를 사용한다.
(c) 산화막 제거 공정
다음으로, 유리 피막(924)의 표면을 덮도록 포토레지스트(926)를 형성한 후, 당해 포토레지스트(926)를 마스크로 하여 산화막(916)의 에칭을 행하여, Ni 도금 전극막을 형성하는 부위(930)에 있어서의 산화막(916)을 제거한다(도 15의 (d) 및 도 16의 (a) 참조).
(d) 조면화 영역 형성 공정
다음으로, Ni 도금 전극막을 형성하는 부위(930)에 있어서의 반도체 웨이퍼 표면의 조면화 처리를 행하고, Ni 도금 전극과 반도체 웨이퍼의 밀착성을 높게 하기 위한 조면화 영역(932)을 형성한다(도 16의 (b) 참조).
(e) 전극 형성 공정
다음으로, 반도체 웨이퍼에 Ni 도금을 행하여, 조면화 영역(932) 상에 애노드 전극(934)을 형성함과 함께, 반도체 웨이퍼의 다른 쪽 표면에 캐소드 전극(936)을 형성한다(도 16의 (c) 참조).
(f) 반도체 웨이퍼 절단 공정
다음으로, 다이싱 등에 의해, 유리 피막(924)의 중앙부에 있어서 반도체 웨이퍼를 절단하여 반도체 웨이퍼를 칩화하여, 메사형 반도체 장치(pn 다이오드)를 제작한다(도 16의 (d) 참조).
종래의 반도체 장치의 제조 방법에 의하면, 홈(920)의 내부에 유리 피막(924)을 형성한 후 반도체 웨이퍼를 절단함으로써, 고 신뢰성의 메사형 반도체 장치를 제조할 수 있다.
일본 특허 공개 제2004-87955호 공보 국제 공개 제2013/168314호
그런데, 종래의 반도체 장치의 제조 방법에 있어서, 반도체 장치의 BT 내량(고온 역방향 바이어스 내량) 등을 향상시키기 위해, 반도체 웨이퍼로서, 유리 피막 형성 예정면에 하지 절연막을 형성한 반도체 웨이퍼를 사용하여 유리 피막 형성 공정을 행하는 것이, 본 발명의 발명자들에 의해 제안되어 있다(예를 들어, 특허문헌 2 참조).
그러나, 본 발명의 발명자들의 연구에 의해, 상기한 바와 같이, 반도체 웨이퍼로서, 유리 피막 형성 예정면에 하지 절연막을 형성한 반도체 웨이퍼를 사용하여 유리 피막 형성 공정을 행하는 경우에는, 반도체 웨이퍼의 외주부에 있어서 유리 미립자의 피착 효율이 저하되므로, 반도체 웨이퍼의 외주부로부터 절단 분리된 반도체 장치의 절연성(역방향 특성)이 저하되어 당해 반도체 장치의 신뢰성이 저하되는 경우가 있다. 그 결과, 반도체 웨이퍼 전체면에 걸쳐 고 신뢰성의 반도체 장치를 제조하는 것이 곤란해지므로, 고 신뢰성의 반도체 장치를 높은 생산성으로 제조하는 것이 곤란해지는 경우가 있다고 하는 문제가 있는 것을 알 수 있었다.
따라서, 본 발명은 상기한 문제를 해결하기 위해 이루어진 것으로, 반도체 웨이퍼로서, 유리 피막 형성 예정면에 하지 절연막을 형성한 반도체 웨이퍼를 사용하여 유리 피막 형성 공정을 행하는 경우라도, 고 신뢰성의 반도체 장치를 높은 생산성으로 제조하는 것이 가능한 반도체 장치의 제조 방법 및 유리 피막 형성 장치를 제공하는 것을 목적으로 한다.
[1] 본 발명의 반도체 장치의 제조 방법은, 유리 피막 형성 예정면에 하지 절연막이 형성된 반도체 웨이퍼를 준비하는 반도체 웨이퍼 준비 공정과, 유리 미립자를 용매에 현탁시킨 현탁액을 저류한 조의 내부에, 제1 전극판과 제2 전극판을 상기 현탁액에 침지한 상태에서 대향하여 설치함과 함께, 상기 제1 전극판과 상기 제2 전극판 사이에 상기 반도체 웨이퍼를 상기 유리 피막 형성 예정면이 상기 제1 전극판 측을 향한 자세로 배치한 상태에서, 전기 영동법에 의해 상기 유리 피막 형성 예정면에 유리 피막을 형성하는 유리 피막 형성 공정을 포함하는 반도체 장치의 제조 방법이며, 상기 유리 피막 형성 공정에 있어서는, 상기 제1 전극판과 상기 제2 전극판 사이에 상기 반도체 웨이퍼의 직경보다 작은 직경의 개구를 갖는 링 형상 전극판을 설치함과 함께, 상기 링 형상 전극판과 상기 제2 전극판 사이에 상기 반도체 웨이퍼를 배치하고, 상기 링 형상 전극판에 상기 제2 전극판의 전위보다 상기 제1 전극판의 전위 측으로 편의한 전위를 부여한 상태에서 상기 유리 피막 형성 예정면에 유리 피막을 형성하는 것을 특징으로 한다.
[2] 본 발명의 반도체 장치의 제조 방법에 있어서는, 상기 링 형상 전극판에 상기 제1 전극판의 전위와 동일한 전위를 부여한 상태에서 상기 유리 피막 형성 예정면에 유리 피막을 형성하는 것이 바람직하다.
[3] 본 발명의 반도체 장치의 제조 방법에 있어서는, 상기 링 형상 전극판에 상기 제1 전극판의 전위와 상기 제2 전극판의 전위 사이의 전위를 부여한 상태에서 상기 유리 피막 형성 예정면에 유리 피막을 형성하는 것이 바람직하다.
[4] 본 발명의 반도체 장치의 제조 방법에 있어서는, 상기 반도체 웨이퍼의 직경을 D1(㎜)로 하고, 상기 링 형상 전극판의 개구의 직경을 D2(㎜)로 하였을 때, D2를, 「D1(㎜)－50㎜≤D2(㎜)≤D1(㎜)－1㎜」의 관계를 만족시키는 값으로 설정하는 것이 바람직하다.
[5] 본 발명의 반도체 장치의 제조 방법에 있어서는, 상기 링 형상 전극판은, 「D1(㎜)≤D3(㎜)」의 관계를 만족시키는 직경 D3(㎜)의 가상 원을 내포하는 외형 형상을 갖는 것이 바람직하다.
[6] 본 발명의 반도체 장치의 제조 방법에 있어서는, 상기 반도체 웨이퍼 준비 공정은, 주면에 평행한 pn 접합을 구비하는 반도체 웨이퍼를 준비하는 공정과, 상기 반도체 웨이퍼의 한쪽의 표면으로부터 상기 pn 접합을 넘는 깊이의 홈을 형성함으로써, 상기 홈의 내면에 상기 pn 접합 노출부를 형성하는 공정과, 상기 pn 접합 노출부를 덮도록 상기 홈의 내면에 상기 하지 절연막을 형성하는 공정을 포함하는 것이 바람직하다.
[7] 본 발명의 반도체 장치의 제조 방법에 있어서는, 상기 반도체 웨이퍼 준비 공정은, 반도체 웨이퍼의 표면에 상기 pn 접합 노출부를 형성하는 공정과, 상기 pn 접합 노출부를 덮도록 상기 반도체 웨이퍼의 표면에 상기 하지 절연막을 형성하는 공정을 포함하는 것이 바람직하다.
[8] 본 발명의 반도체 장치의 제조 방법에 있어서는, 상기 하지 절연막의 막 두께는, 5㎚∼60㎚의 범위 내에 있는 것이 바람직하다.
[9] 본 발명의 유리 피막 형성 장치는, 유리 피막 형성 예정면에 하지 절연막이 형성된 반도체 웨이퍼의 표면에 전기 영동법에 의해 유리 피막을 형성하기 위한 유리 피막 형성 장치이며, 유리 미립자를 용매에 현탁시킨 현탁액을 저류하기 위한 조와, 서로 대향한 상태에서 상기 조 내에 설치된 제1 전극판 및 제2 전극판과, 상기 제1 전극판과 상기 제2 전극판 사이에 설치되고, 또한 상기 반도체 웨이퍼의 직경보다 작은 직경의 개구를 갖는 링 형상 전극판과, 상기 링 형상 전극판과 상기 제2 전극판 사이의 소정 위치에 반도체 웨이퍼를 배치하기 위한 반도체 웨이퍼 배치 지그와, 상기 제1 전극판, 상기 제2 전극판 및 상기 링 형상 전극판에, 상기 링 형상 전극판에 인가하는 전위가 상기 제2 전극판의 전위보다 상기 제1 전극판의 전위 측으로 편의한 전위로 되는 전위를 부여하는 전원 장치를 구비하는 것을 특징으로 한다.
본 발명의 반도체 장치의 제조 방법에 의하면, 제1 전극판과 제2 전극판 사이에, 반도체 웨이퍼의 직경보다 작은 직경의 개구를 갖는 링 형상 전극판을 설치함과 함께, 링 형상 전극판과 제2 전극판 사이에 반도체 웨이퍼를 배치하고, 링 형상 전극판에, 제2 전극판의 전위보다 제1 전극판의 전위 측으로 편의한 전위를 부여한 상태에서 유리 피막 형성 예정면에 유리 피막을 형성하는 것으로 하였으므로(후술하는 도 3 및 도 6 참조), 반도체 웨이퍼의 외주부에 있어서는, 반도체 웨이퍼의 직경 방향 외측을 향하는 유리 미립자의 흐름을 반도체 웨이퍼의 유리 피막 형성 예정면을 향하는 유리 미립자의 흐름으로 교정하는 것이 가능해진다(후술하는 도 5 및 도 9 중 부호 C가 나타내는 부분 참조). 그 결과, 본 발명의 반도체 장치의 제조 방법에 의하면, 반도체 웨이퍼로서, 유리 피막 형성 예정면에 하지 절연막을 형성한 반도체 웨이퍼를 사용하여 유리 피막 형성 공정을 행하는 경우라도, 반도체 웨이퍼의 외주부에 있어서 유리 미립자의 피착 효율의 저하를 억제하는 것이 가능해짐으로써, 고 신뢰성의 반도체 장치를 높은 생산성으로 제조하는 것이 가능해진다.
또한, 본 발명의 유리 피막 형성 장치에 의하면, 제1 전극판과 제2 전극판 사이에, 반도체 웨이퍼의 직경보다 작은 직경의 개구를 갖는 링 형상 전극판을 설치함과 함께, 링 형상 전극판과 제2 전극판 사이에 반도체 웨이퍼를 배치하고, 링 형상 전극판에, 제2 전극판의 전위보다 제1 전극판의 전위 측으로 편의한 전위를 부여한 상태에서 유리 피막 형성 예정면에 유리 피막을 형성하는 것이 가능해지므로(후술하는 도 3 및 도 6 참조), 반도체 웨이퍼의 외주부에 있어서는, 반도체 웨이퍼의 직경 방향 외측을 향하는 유리 미립자의 흐름을 반도체 웨이퍼의 유리 피막 형성 예정면을 향하는 유리 미립자의 흐름으로 교정하는 것이 가능해진다(후술하는 도 5 및 도 9 중 부호 C가 나타내는 부분 참조). 그 결과, 본 발명의 유리 피막 형성 장치에 의하면, 반도체 웨이퍼로서, 유리 피막 형성 예정면에 하지 절연막을 형성한 반도체 웨이퍼를 사용하여 유리 피막 형성 공정을 행하는 경우라도, 반도체 웨이퍼의 외주부에 있어서 유리 미립자의 피착 효율의 저하를 억제하는 것이 가능해짐으로써, 고 신뢰성의 반도체 장치를 높은 생산성으로 제조하는 것이 가능해진다.
도 1은 실시 형태 1에 관한 반도체 장치의 제조 방법을 설명하기 위해 도시하는 도면이다. 도 1의 (a)∼도 1의 (d)는 실시 형태 1에 관한 반도체 장치의 제조 방법의 각 공정을 도시하는 도면이다.
도 2는 실시 형태 1에 관한 반도체 장치의 제조 방법을 설명하기 위해 도시하는 도면이다. 도 2의 (a)∼도 2의 (d)는 실시 형태 1에 관한 반도체 장치의 제조 방법의 각 공정을 도시하는 도면이다.
도 3은 실시 형태 1에 관한 반도체 장치의 제조 방법에 있어서의 유리 피막 형성 공정을 설명하기 위해 도시하는 도면이다. 도 3의 (a)는 유리 피막 형성 장치(1)를 가로 방향으로부터 본 단면도이고, 도 3의 (b)는 도 3의 (a)의 A-A선으로부터 본 유리 피막 형성 장치(1)의 단면도이다.
도 4는 링 형상 전극판(18)의 구조를 설명하기 위해 도시하는 도면이다. 도 4의 (a)는 반도체 웨이퍼(W)의 직경 D1을 도시하는 도면이고, 도 4의 (b)는 링 형상 전극체(18)의 개구 직경 D2 및 링 형상 전극체(18)의 외경 D3을 도시하는 도면이고, 도 4의 (c)는 제2 전극판(16)의 직경 D4를 도시하는 도면이다.
도 5는 비교예 1 및 2 및 실시 형태 1에 있어서의 유리 미립자의 흐름을 설명하기 위해 도시하는 도면이다. 도 5의 (a)는 비교예 1에 있어서의 유리 미립자의 흐름을 도시하는 도면이고, 도 5의 (b)는 비교예 2에 있어서의 유리 미립자의 흐름을 도시하는 도면이고, 도 5의 (c)는 실시 형태 1에 있어서의 유리 미립자의 흐름을 도시하는 도면이다.
도 6은 실시 형태 2에 관한 반도체 장치의 제조 방법에 있어서의 유리 피막 형성 공정을 설명하기 위해 도시하는 도면이다. 도 6의 (a)는 유리 피막 형성 장치(2)를 가로 방향으로부터 본 단면도이고, 도 6의 (b)는 도 6의 (a)의 A-A선으로부터 본 유리 피막 형성 장치(2)의 단면도이다.
도 7은 실시 형태 3에 관한 반도체 장치의 제조 방법을 설명하기 위해 도시하는 도면이다. 도 7의 (a)∼도 7의 (d)는 실시 형태 3에 관한 반도체 장치의 제조 방법의 각 공정을 도시하는 도면이다.
도 8은 실시 형태 3에 관한 반도체 장치의 제조 방법을 설명하기 위해 도시하는 도면이다. 도 8의 (a)∼도 8의 (d)는 실시 형태 3에 관한 반도체 장치의 제조 방법의 각 공정을 도시하는 도면이다.
도 9는 비교예 3 및 4 및 실시 형태 3에 있어서의 유리 미립자의 흐름을 설명하기 위해 도시하는 도면이다. 도 9의 (a)는 비교예 3에 있어서의 유리 미립자의 흐름을 도시하는 도면이고, 도 9의 (b)는 비교예 4에 있어서의 유리 미립자의 흐름을 도시하는 도면이고, 도 9의 (c)는 실시 형태 3에 있어서의 유리 미립자의 흐름을 도시하는 도면이다.
도 10은 시험예의 결과를 도시하는 도면이다. 도 10의 (a)는 시료 1(실시예)의 결과를 도시하는 도면이고, 도 10의 (b)는 시료 2(비교예)의 결과를 도시하는 도면이다.
도 11은 시험예의 결과를 도시하는 도면이다. 도 11의 (a)는 시료 3(실시예)의 결과를 도시하는 도면이고, 도 11의 (b)는 시료 4(비교예)의 결과를 도시하는 도면이다.
도 12는 링 형상 전극판의 변형예를 설명하기 위해 도시하는 도면이다. 도 12의 (a) 및 도 12의 (b)는 각 변형예(변형예 1 및 2)를 도시하는 도면이다.
도 13은 링 형상 전극판에 부여하는 전위 V3의 범위를 설명하기 위해 도시하는 도면이다. 도 13의 (a)는 제1 전극판의 전위 V1을 마이너스 전위로 하고 제2 전극판의 전위 V2를 플러스 전위로 하였을 때에 있어서의 전위 V3의 범위를 도시하는 도면이고, 도 13의 (b)는 제1 전극판의 전위 V1을 플러스 전위로 하고 제2 전극판의 전위 V2를 마이너스 전위로 하였을 때에 있어서의 전위 V3의 범위를 도시하는 도면이다.
도 14는 변형예 3에 관한 반도체 장치의 제조 방법을 설명하기 위해 도시하는 도면이다. 도 14의 (a)∼도 14의 (d)는 변형예 3에 관한 반도체 장치의 제조 방법의 각 공정을 도시하는 도면이다.
도 15는 종래의 반도체 장치의 제조 방법을 설명하기 위해 도시하는 도면이다. 도 15의 (a)∼도 15의 (d)는 종래의 반도체 장치의 제조 방법의 각 공정을 도시하는 도면이다.
도 16은 종래의 반도체 장치의 제조 방법을 설명하기 위해 도시하는 도면이다. 도 16의 (a)∼도 16의 (d)는 종래의 반도체 장치의 제조 방법의 각 공정을 도시하는 도면이다.
도 17은 종래의 반도체 장치의 제조 방법에 있어서의 유리 피막 형성 공정을 설명하기 위해 도시하는 도면이다. 도 17의 (a)는 유리 피막 형성 장치(9)를 가로 방향으로부터 본 단면도이고, 도 17의 (b)는 도 17의 (a)의 A-A선으로부터 본 유리 피막 형성 장치(9)의 단면도이다.
이하, 본 발명의 반도체 장치의 제조 방법 및 유리 피막 형성 장치에 대해, 도면에 도시하는 실시 형태에 기초하여 설명한다.
[실시 형태 1]
실시 형태 1에 관한 반도체 장치의 제조 방법은, 도 1 및 도 2에 도시하는 바와 같이, 「반도체 웨이퍼 준비 공정」, 「유리 피막 형성 공정」, 「산화막 제거 공정」, 「조면화 영역 형성 공정」, 「전극 형성 공정」 및 「반도체 웨이퍼 절단 공정」을 이 순서로 실시한다. 이하, 실시 형태 1에 관한 반도체 장치의 제조 방법을 공정 순으로 설명한다.
(a) 반도체 웨이퍼 준비 공정
먼저, n-형 반도체 웨이퍼(예를 들어, 직경 4인치의 n-형 실리콘 웨이퍼)(110)의 한쪽의 표면으로부터의 p형 불순물의 확산에 의해 p+형 확산층(112)을 형성함과 함께, 다른 쪽의 표면으로부터의 n형 불순물의 확산에 의해 n+형 확산층(114)을 형성하여, 주면에 평행한 pn 접합이 형성된 반도체 웨이퍼를 준비한다. 그 후, 열산화에 의해 p+형 확산층(112) 및 n+형 확산층(114)의 표면에 산화막(116, 118)을 형성한다(도 1의 (a) 참조).
다음으로, 포토 에칭법에 의해, 산화막(116)의 소정 부위에 소정의 개구부를 형성한다. 산화막의 에칭 후, 계속해서 반도체 웨이퍼의 에칭을 행하여, 반도체 웨이퍼의 한쪽의 표면으로부터 pn 접합을 넘는 깊이의 홈(120)을 형성한다(도 1의 (b) 참조). 이때, 홈의 내면에 pn 접합 노출부(A)가 형성된다.
다음으로, 드라이 산소(DryO2)를 사용한 열산화법에 의해, 홈(120)의 내면에 실리콘 산화막으로 이루어지는 하지 절연막(121)을 형성한다(도 1의 (c) 참조). 하지 절연막(121)의 두께는, 5㎚∼60㎚의 범위 내(예를 들어, 20㎚)로 한다. 하지 절연막(121)의 형성은, 반도체 웨이퍼를 확산로에 넣은 후, 산소 가스를 흐르게 하면서 900℃의 온도에서 10분 처리함으로써 행한다. 하지 절연막(121)의 두께가 5㎚ 미만이면 BT 내량 저감의 효과가 얻어지지 않게 되는 경우가 있다. 한편, 하지 절연막(121)의 두께가 60㎚를 초과하면 다음의 유리 피막 형성 공정에서 전기 영동법에 의해 유리 피막을 형성할 수 없게 되는 경우가 있다.
(b) 유리 피막 형성 공정
다음으로, 전기 영동법에 의해 홈(120)의 내면 및 그 근방의 반도체 웨이퍼 표면에 유리 피막(124)을 형성함과 함께, 당해 유리 피막(124)을 소성함으로써, 당해 유리 피막(124)을 치밀화한다(도 1의 (d) 참조).
또한, 실시 형태 1에 관한 반도체 장치의 제조 방법에 있어서는, 전기 영동법에 의해 유리 피막(124)을 형성하는 것에 있어서, 기본적으로는, 종래의 반도체 장치의 제조 방법의 경우와 마찬가지로 하여, 전기 영동법에 의해 유리 피막 형성 예정면에 유리 피막(124)을 형성한다. 즉, 도 3에 도시하는 바와 같이, 유리 미립자를 용매에 현탁시킨 현탁액(12)을 저류한 조(10)의 내부에, 마이너스 단자에 접속된 제1 전극판(14)과 플러스 단자에 접속된 제2 전극판(16)을 현탁액(12)에 침지한 상태에서 대향하여 설치함과 함께, 이들 제1 전극판(14)과 제2 전극판(16) 사이에 반도체 웨이퍼(W)를 유리 피막 형성 예정면(도 3에서는 홈의 내면)이 제1 전극판(14) 측을 향한 자세로 배치한 상태에서, 전기 영동법에 의해 유리 피막 형성 예정면에 유리 피막(124)을 형성한다.
단, 실시 형태 1에 관한 반도체 장치의 제조 방법에 있어서는, 종래의 반도체 장치의 제조 방법의 경우와는 달리, 제1 전극판(14)과 제2 전극판(16) 사이에, 반도체 웨이퍼(W)의 직경보다 작은 직경의 개구를 갖는 링 형상 전극판(18)을 설치함과 함께, 링 형상 전극판(18)과 제2 전극판(16) 사이에 반도체 웨이퍼(W)를 배치하고, 링 형상 전극판(18)에, 제2 전극판(16)의 전위 V2보다 제1 전극판(14)의 전위 V1 측으로 편의한 전위(제2 전극판(16)의 전위 V2보다 낮은 전위)를 부여한 상태에서 유리 피막 형성 예정면에 유리 피막을 형성한다.
유리 미립자로서는, 예를 들어 PbO, B2O3 및 SiO2를 주성분으로 하는 붕규산납계 유리를 사용한다. 용매로서는, 예를 들어 아세톤에 질산을 첨가한 것을 사용한다. 제1 전극판(14)과 제2 전극판(16) 사이에 인가하는 전압으로서는, 10V∼800V(예를 들어, 400V)의 전압을 부여한다.
실시 형태 1에 관한 반도체 장치의 제조 방법에 있어서는, 도 3에 도시하는 바와 같이, 링 형상 전극판(18)에 제1 전극판(14)의 전위 V1과 동일한 전위를 부여한 상태에서 유리 피막 형성 예정면에 유리 피막을 형성한다.
또한, 실시 형태 1에 관한 반도체 장치의 제조 방법에 있어서는, 링 형상 전극판(18)의 개구는, 반도체 웨이퍼(W)의 직경을 D1(㎜)로 하고(도 4의 (a) 참조), 링 형상 전극판(18)의 개구 직경을 D2(㎜)로 하였을 때(도 4의 (b) 참조), D2를, 「D1(㎜)－50㎜≤D2(㎜)≤D1(㎜)－1㎜」의 관계를 만족시키는 값으로 설정한다.
또한, 링 형상 전극판의 직경 방향의 폭(링 형상 전극판(18)의 외경 D3－링 형상 전극판(18)의 개구 직경 D2)은, 5㎜∼15㎜의 범위 내로 설정한다. 그리고, 링 형상 전극판(18)의 외경 D3은, 제2 전극판(16)의 직경 D4(도 4의 (c) 참조)보다 작게 설정한다.
유리 피막 형성 공정을 실시하는 것에 있어서는, 이하의 구성을 구비하는 유리 피막 형성 장치, 즉, 유리 미립자를 용매에 현탁시킨 현탁액(12)을 저류하기 위한 조(10)와, 서로 대향한 상태에서 조(10) 내에 설치된 제1 전극판(14) 및 제2 전극판(16)과, 제1 전극판(14)과 제2 전극판(16) 사이에 설치되고, 또한 반도체 웨이퍼(W)의 직경보다 작은 직경의 개구를 갖는 링 형상 전극판(18)과, 링 형상 전극판(18)과 제2 전극판(16) 사이의 소정 위치에 반도체 웨이퍼(W)를 배치하기 위한 반도체 웨이퍼 배치 지그(도시하지 않음)와, 제1 전극판(14), 제2 전극판(16) 및 링 형상 전극판(18)에, 링 형상 전극판(18)에 인가하는 전위가 제2 전극판의 전위보다 제1 전극판의 전위 측으로 편의한 전위로 되는 전위를 부여하는 전원 장치(20)를 구비하는 유리 피막 형성 장치(실시 형태 1에 관한 유리 피막 형성 장치(1))를 사용한다(도 3 참조).
(c) 산화막 제거 공정
다음으로, 유리 피막(124)의 표면을 덮도록 포토레지스트(126)를 형성한 후, 당해 포토레지스트(126)를 마스크로 하여 산화막(116)의 에칭을 행하여, Ni 도금 전극막을 형성하는 부위(130)에 있어서의 산화막(116)을 제거한다(도 2의 (a) 참조).
(d) 조면화 영역 형성 공정
다음으로, Ni 도금 전극막을 형성하는 부위(130)에 있어서의 반도체 웨이퍼 표면의 조면화 처리를 행하여, Ni 도금 전극과 반도체 웨이퍼의 밀착성을 높게 하기 위한 조면화 영역(132)을 형성한다(도 2의 (b) 참조).
(e) 전극 형성 공정
다음으로, 반도체 웨이퍼에 Ni 도금을 행하여, 조면화 영역(132) 상에 애노드 전극(134)을 형성함과 함께, 반도체 웨이퍼의 다른 쪽 표면에 캐소드 전극(136)을 형성한다(도 2의 (c) 참조).
(f) 반도체 웨이퍼 절단 공정
다음으로, 다이싱 등에 의해, 유리 피막(124)의 중앙부에 있어서 반도체 웨이퍼를 절단하여 반도체 웨이퍼를 칩화하여, 반도체 장치(메사형의 pn 다이오드)(100)를 제조한다(도 2의 (d) 참조).
이상과 같이 하여, 반도체 장치(메사형의 pn 다이오드)(100)를 제조할 수 있다.
이하, 도 5를 사용하여, 실시 형태 1에 관한 반도체 장치의 제조 방법 및 유리 피막 형성 장치의 효과를 설명한다. 또한, 도 5 중, 화살표는 유리 미립자의 흐름을 나타낸다.
비교예 1에 관한 반도체 장치의 제조 방법에 있어서는, 반도체 웨이퍼의 홈의 내면에 하지 절연막을 형성하는 일 없이 반도체 웨이퍼의 홈의 내면에 유리 피막을 형성한다(도 5의 (a) 참조). 또한, 비교예 2에 관한 반도체 장치의 제조 방법에 있어서는, 반도체 웨이퍼의 홈의 내면에 하지 절연막을 형성한 후, 당해 하지 절연막 상에 유리 피막을 형성한다. 단, 실시 형태 1에 관한 반도체 장치의 제조 방법의 경우와는 달리, 링 형상 전극판을 설치하는 일 없이 유리 피막을 형성한다(도 5의 (b) 참조). 이에 반해, 실시 형태 1에 관한 반도체 장치의 제조 방법에 있어서는, 링 형상 전극판을 설치한 상태에서 유리 피막을 형성한다(도 5의 (c) 참조).
실시 형태 1에 관한 반도체 장치의 제조 방법에 있어서는, 링 형상 전극판의 작용에 의해, 반도체 웨이퍼(W)의 외주부에 있어서, 반도체 웨이퍼(W)의 직경 방향 외측을 향하는 유리 미립자의 흐름이 반도체 웨이퍼(W)의 유리 피막 형성 예정면을 향하는 유리 미립자의 흐름으로 교정된다(도 5의 (b) 및 도 5의 (c) 중 부호 C가 나타내는 부분 참조).
이상 설명한 바와 같이, 실시 형태 1에 관한 반도체 장치의 제조 방법에 의하면, 제1 전극판(14)과 제2 전극판(16) 사이에, 반도체 웨이퍼(W)의 직경보다 작은 직경의 개구를 갖는 링 형상 전극판(18)을 설치함과 함께, 링 형상 전극판(18)과 제2 전극판(16) 사이에 반도체 웨이퍼(W)를 배치하고, 링 형상 전극판(18)에, 제2 전극판(16)의 전위 V2보다 제1 전극판(14)의 전위 V1 측으로 편의한 전위(제2 전극판(16)의 전위 V2보다 낮은 전위)를 부여한 상태에서 유리 피막 형성 예정면에 유리 피막을 형성하므로(도 3 참조), 반도체 웨이퍼(W)의 외주부에 있어서는, 반도체 웨이퍼(W)의 직경 방향 외측을 향하는 유리 미립자의 흐름을 반도체 웨이퍼(W)의 유리 피막 형성 예정면을 향하는 유리 미립자의 흐름으로 교정하는 것이 가능해진다(도 5의 (b) 및 도 5의 (c) 중 부호 C가 나타내는 부분 참조). 그 결과, 실시 형태 1에 관한 반도체 장치의 제조 방법에 의하면, 반도체 웨이퍼로서, 유리 피막 형성 예정면에 하지 절연막을 형성한 반도체 웨이퍼를 사용하여 유리 피막 형성 공정을 행하는 경우라도, 반도체 웨이퍼의 외주부에 있어서 유리 미립자의 피착 효율의 저하를 억제하는 것이 가능해짐으로써, 고 신뢰성의 반도체 장치를 높은 생산성으로 제조하는 것이 가능해진다.
또한, 실시 형태 1에 관한 반도체 장치의 제조 방법에 의하면, 링 형상 전극판(18)에 제1 전극판(14)의 전위와 동일한 전위를 부여한 상태에서 유리 피막 형성 예정면에 유리 피막을 형성하므로, 간이한 전원 장치를 사용하여 유리 피막을 형성하는 것이 가능해진다.
또한, 실시 형태 1에 관한 반도체 장치의 제조 방법에 의하면, 링 형상 전극판(18)의 개구 직경 D2를 「D1(㎜)－50㎜≤D2(㎜)≤D1(㎜)－1㎜」의 관계를 만족시키는 크기로 설정하므로, 반도체 웨이퍼(W)의 외주부에 있어서의 유리 미립자의 흐름을 효과적으로 교정하는 것이 가능해진다.
실시 형태 1에 관한 유리 피막 형성 장치(1)에 의하면, 제1 전극판(14)과 제2 전극판(16) 사이에, 반도체 웨이퍼(W)의 직경보다 작은 직경의 개구를 갖는 링 형상 전극판(18)을 설치함과 함께, 링 형상 전극판(18)과 제2 전극판(16) 사이에 반도체 웨이퍼(W)를 배치하고, 링 형상 전극판(18)에, 제2 전극판(16)의 전위 V2보다 제1 전극판(14)의 전위 V1 측으로 편의한 전위(제2 전극판(16)의 전위 V2보다 낮은 전위)를 부여한 상태에서 유리 피막 형성 예정면에 유리 피막을 형성하는 것이 가능해지므로(도 3 참조), 반도체 웨이퍼(W)의 외주부에 있어서는, 반도체 웨이퍼(W)의 직경 방향 외측을 향하는 유리 미립자의 흐름을 반도체 웨이퍼(W)의 유리 피막 형성 예정면을 향하는 유리 미립자의 흐름으로 교정하는 것이 가능해진다(도 5의 (b) 및 도 5의 (c) 중 부호 C가 나타내는 부분 참조). 그 결과, 실시 형태 1에 관한 유리 피막 형성 장치(1)에 의하면, 반도체 웨이퍼로서, 유리 피막 형성 예정면에 하지 절연막을 형성한 반도체 웨이퍼를 사용하여 유리 피막 형성 공정을 행하는 경우라도, 반도체 웨이퍼의 외주부에 있어서 유리 미립자의 피착 효율의 저하를 억제하는 것이 가능해짐으로써, 고 신뢰성의 반도체 장치를 높은 생산성으로 제조하는 것이 가능해진다.
[실시 형태 2]
실시 형태 2에 관한 반도체 장치의 제조 방법은, 기본적으로는 실시 형태 1에 관한 반도체 장치의 제조 방법과 마찬가지의 공정을 포함하지만, 유리 피막 형성 공정의 내용이, 실시 형태 1에 관한 반도체 장치의 제조 방법의 경우와 상이하다. 즉, 실시 형태 2에 관한 반도체 장치의 제조 방법에 있어서는, 도 6에 도시하는 바와 같이, 유리 피막 형성 공정에 있어서, 링 형상 전극판(18)에, 제1 전극판(14)의 전위 V1(마이너스 전위)과 제2 전극판(16)의 전위 V2(플러스 전위) 사이의 전위 V3(예를 들어, V1보다 약간 높은 마이너스 전위)을 부여한 상태에서 유리 피막 형성 예정면에 유리 피막을 형성하는 것으로 하고 있다.
이와 같이, 실시 형태 2에 관한 반도체 장치의 제조 방법은, 유리 피막 형성 공정의 내용이 실시 형태 1에 관한 반도체 장치의 제조 방법의 경우와는 상이하지만, 링 형상 전극판(18)과 제2 전극판(16) 사이에 반도체 웨이퍼(W)를 배치하고, 링 형상 전극판(18)에, 제2 전극판(16)의 전위 V2보다 제1 전극판(14)의 전위 V1 측으로 편의한 전위(제2 전극판(16)의 전위 V2보다 낮은 전위)를 부여한 상태에서 유리 피막 형성 예정면에 유리 피막을 형성하므로, 실시 형태 1에 관한 반도체 장치의 제조 방법의 경우와 마찬가지로, 반도체 웨이퍼로서, 유리 피막 형성 예정면에 하지 절연막을 형성한 반도체 웨이퍼를 사용하여 유리 피막 형성 공정을 행하는 경우라도, 반도체 웨이퍼의 외주부에 있어서 유리 미립자의 피착 효율의 저하를 억제하는 것이 가능해짐으로써, 고 신뢰성의 반도체 장치를 높은 생산성으로 제조하는 것이 가능해진다.
또한, 실시 형태 2에 관한 반도체 장치의 제조 방법에 의하면, 링 형상 전극판(18)에 제1 전극판(14)의 전위 V1과 제2 전극판(16)의 전위 V2 사이의 전위 V3을 부여한 상태에서 유리 피막 형성 예정면에 유리 피막을 형성하는 것으로 하고 있으므로, 링 형상 전극판(18)에 부여하는 전위 V3을 적절한 전압으로 제어함으로써, 반도체 웨이퍼의 외주부에 있어서 피착 효율의 저하를 한층 더 억제하는 것이 가능해짐으로써, 고 신뢰성의 반도체 장치를 한층 더 높은 생산성으로 제조하는 것이 가능해진다.
유리 피막 형성 공정을 실시하는 것에 있어서는, 실시 형태 1에서 사용한 유리 피막 형성 장치(1)의 전원 장치(20)를, 링 형상 전극판(18)에, 제1 전극판(14)의 전위 V1과 제2 전극판(16)의 전위 V2 사이의 임의의 전위 V3을 부여하는 전원 장치(22)를 대신한 유리 피막 형성 장치(2)(실시 형태 2에 관한 유리 피막 형성 장치(2))를 사용한다.
[실시 형태 3]
실시 형태 3에 관한 반도체 장치의 제조 방법은, 기본적으로는 실시 형태 1에 관한 반도체 장치의 제조 방법과 마찬가지의 공정을 포함하지만, 실시 형태 1에 관한 반도체 장치의 제조 방법의 경우와는 달리, 반도체 장치로서 플레이너형의 pn 다이오드를 제조한다. 또한, 이것에 대응하여, 도 7 및 도 8에 도시하는 바와 같이, 반도체 웨이퍼 준비 공정이, 반도체 웨이퍼(W)의 표면에 pn 접합 노출부를 형성하는 공정과, 당해 pn 접합 노출부를 덮도록 반도체 웨이퍼(W)의 표면에 하지 절연막(218)을 형성하는 공정을 포함한다.
실시 형태 3에 관한 반도체 장치의 제조 방법은, 도 7 및 도 8에 도시하는 바와 같이, 「반도체 웨이퍼 준비 공정」, 「유리 피막 형성 공정」, 「에칭 공정」, 「전극 형성 공정」 및 「반도체 웨이퍼 절단 공정」을 이 순서로 실시한다. 이하, 실시 형태 3에 관한 반도체 장치의 제조 방법을 공정 순으로 설명한다.
(a) 반도체 웨이퍼 준비 공정
먼저, n+형 반도체 웨이퍼(210) 상에 n-형 에피택셜층(212)이 적층된 반도체 웨이퍼를 준비한다(도 7의 (a) 참조).
다음으로, 마스크 M1을 형성한 후, 당해 마스크 M1을 통해 n-형 에피택셜층(212)의 표면에 있어서의 소정 영역에 이온 주입법에 의해 p형 불순물(예를 들어, 붕소 이온)을 도입한다. 그 후, 열확산함으로써, p+형 확산층(214)을 형성한다(도 7의 (b) 참조). 이때, 반도체 웨이퍼(W)의 표면에 pn 접합 노출부(A)가 형성된다.
다음으로, 마스크 M1을 제거함과 함께 마스크 M2를 형성한 후, 당해 마스크 M2를 통해 n-형 에피택셜층(212)의 표면에 있어서의 소정 영역에 이온 주입법에 의해 n형 불순물(예를 들어, 비소 이온)을 도입한다. 그 후, 열확산함으로써, n+형 확산층(216)을 형성한다(도 7의 (c) 참조).
다음으로, 마스크 M2를 제거한 후, 드라이 산소(DryO2)를 사용한 열산화법에 의해, n-형 에피택셜층(212)의 표면(및 n+형 실리콘 기판(210)의 이면)에 실리콘 산화막으로 이루어지는 하지 절연막(218)을 형성한다(도 7의 (d) 참조).
하지 절연막(218)의 두께는, 5㎚∼60㎚의 범위 내(예를 들어, 20㎚)로 한다. 하지 절연막(218)의 형성은, 반도체 웨이퍼(W)를 확산로에 넣은 후, 산소 가스를 흐르게 하면서 900℃의 온도에서 10분 처리함으로써 행한다. 하지 절연막(218)의 두께가 5㎚ 미만이면 BT 내량 저감의 효과가 얻어지지 않게 되는 경우가 있다. 한편, 하지 절연막(218)의 두께가 60㎚를 초과하면 다음의 유리층 형성 공정에서 전기 영동법에 의해 유리 피막을 형성할 수 없게 되는 경우가 있다.
(b) 유리 피막 형성 공정
다음으로, 하지 절연막(218)의 표면에, 전기 영동법에 의해, 실시 형태 1의 경우와 마찬가지로 유리 피막(220)을 형성하고, 그 후, 당해 유리 피막(220)을 소성함으로써, 유리 피막(220)을 치밀화한다(도 8의 (a) 참조).
(c) 에칭 공정
다음으로, 유리 피막(220)의 표면에 마스크 M3을 형성한 후, 유리 피막(220)의 에칭을 행하고(도 8의 (b) 참조), 계속해서, 하지 절연막(218)의 에칭을 행한다(도 8의 (c) 참조). 이에 의해, n-형 에피택셜층(212)의 표면에 있어서의 소정 영역에 하지 절연막(218) 및 유리 피막(220)이 형성되게 된다.
(d) 전극 형성 공정
다음으로, 마스크 M3을 제거한 후, 반도체 웨이퍼의 표면에 있어서의 유리 피막(220)으로 둘러싸인 영역에 애노드 전극(222)을 형성함과 함께, 반도체 웨이퍼의 이면에 캐소드 전극(224)을 형성한다.
(e) 반도체 웨이퍼 절단 공정
다음으로, 다이싱 등에 의해, 반도체 웨이퍼를 절단하여 반도체 웨이퍼를 칩화하여, 반도체 장치(플레이너형의 pn 다이오드)(200)를 제조한다(도 8의 (d) 참조).
이상과 같이 하여, 반도체 장치(플레이너형의 pn 다이오드)(200)를 제조할 수 있다.
이하, 도 9를 사용하여, 실시 형태 3에 관한 반도체 장치의 제조 방법의 효과를 설명한다. 또한, 도 9에 있어서, 화살표는 유리 미립자의 흐름을 나타낸다.
비교예 3에 관한 반도체 장치의 제조 방법에 있어서는, 반도체 웨이퍼의 표면에 하지 절연막을 형성하는 일 없이 반도체 웨이퍼의 홈의 내면에 유리 피막을 형성한다(도 9의 (a) 참조). 또한, 비교예 2에 관한 반도체 장치의 제조 방법에 있어서는, 반도체 웨이퍼의 표면에 하지 절연막을 형성한 후, 당해 하지 절연막 상에 유리 피막을 형성한다. 단, 실시 형태 3에 관한 반도체 장치의 제조 방법의 경우와는 달리, 링 형상 전극판을 설치하는 일 없이 유리 피막을 형성한다(도 9의 (b) 참조). 이에 반해, 실시 형태 3에 관한 반도체 장치의 제조 방법에 있어서는, 링 형상 전극판을 설치한 상태에서 유리 피막을 형성한다(도 9의 (c) 참조).
실시 형태 3에 관한 반도체 장치의 제조 방법에 있어서는, 링 형상 전극판의 작용에 의해, 반도체 웨이퍼(W)의 외주부에 있어서, 반도체 웨이퍼(W)의 직경 방향 외측을 향해 급한 각도로 흐르는 유리 미립자의 흐름이, 반도체 웨이퍼(W)의 유리 피막 형성 예정면을 향해 흐르는 유리 미립자의 흐름으로 교정된다(도 9의 (b) 및 도 9의 (c) 중 부호 C가 나타내는 부분 참조).
이상 설명한 바와 같이, 실시 형태 3에 관한 반도체 장치의 제조 방법은, 반도체 장치로서 플레이너형의 pn 다이오드를 제조하는 점에서 실시 형태 1에 관한 반도체 장치의 제조 방법의 경우와는 상이하지만, 링 형상 전극판(18)과 제2 전극판(16) 사이에 반도체 웨이퍼(W)를 배치하고, 링 형상 전극판(18)에, 제2 전극판(16)의 전위 V2보다 제1 전극판(14)의 전위 V1 측으로 편의한 전위(제2 전극판(16)의 전위 V2보다 낮은 전위)를 부여한 상태에서 유리 피막 형성 예정면에 유리 피막을 형성하므로, 반도체 웨이퍼(W)의 외주부에 있어서는, 반도체 웨이퍼(W)의 직경 방향 외측을 향하는 유리 미립자의 흐름을 반도체 웨이퍼(W)의 유리 피막 형성 예정면을 향하는 유리 미립자의 흐름으로 교정하는 것이 가능해진다(도 9의 (b) 및 도 9의 (c) 중 부호 C가 나타내는 부분 참조). 그 결과, 실시 형태 3에 관한 반도체 장치의 제조 방법에 의하면, 실시 형태 1에 관한 반도체 장치의 제조 방법의 경우와 마찬가지로, 반도체 웨이퍼로서, 유리 피막 형성 예정면에 하지 절연막을 형성한 반도체 웨이퍼를 사용하여 유리 피막 형성 공정을 행하는 경우라도, 반도체 웨이퍼의 외주부에 있어서 유리 미립자의 피착 효율의 저하를 억제하는 것이 가능해져, 고 신뢰성의 반도체 장치를 높은 생산성으로 제조하는 것이 가능해진다.
[실시 형태 4]
실시 형태 4에 관한 반도체 장치의 제조 방법은, 기본적으로는 실시 형태 1에 관한 반도체 장치의 제조 방법과 마찬가지의 공정을 포함하지만, 유리 피막 형성 공정에서 사용하는 유리 미립자의 조성이, 실시 형태 1에 관한 반도체 장치의 제조 방법의 경우와 상이하다. 즉, 실시 형태 4에 관한 반도체 장치의 제조 방법에 있어서는, 유리 피막 형성 공정에서 사용하는 유리 미립자로서, 붕규산납계 유리로 이루어지는 유리 미립자 대신에 무연 유리로 이루어지는 유리 미립자를 사용한다. 또한, 이것에 따라서, 제1 전극판(14)에 플러스의 전위를 부여하고, 제2 전극판(16)에 마이너스의 전위를 부여함과 함께, 링 형상 전극판(18)에, 제2 전극판(16)의 전위 V2보다 제1 전극판(14)의 전위 V1 측으로 편의한 전위(제2 전극판(16)의 전위 V2보다 높은 전위)를 부여한 상태에서, 유리 피막 형성 예정면에 유리 피막을 형성한다.
이와 같이, 실시 형태 4에 관한 반도체 장치의 제조 방법은, 유리 피막 형성 공정에서 사용하는 유리 미립자의 조성이 실시 형태 1에 관한 반도체 장치의 제조 방법의 경우와는 상이하지만, 링 형상 전극판(18)과 제2 전극판(16) 사이에 반도체 웨이퍼(W)를 배치하고, 링 형상 전극판(18)에, 제2 전극판(16)의 전위 V2보다 제1 전극판(14)의 전위 V1 측으로 편의한 전위(제2 전극판(16)의 전위 V2보다 높은 전위)를 부여한 상태에서 유리 피막 형성 예정면에 유리 피막을 형성하므로, 실시 형태 1에 관한 반도체 장치의 제조 방법의 경우와 마찬가지로, 반도체 웨이퍼로서, 유리 피막 형성 예정면에 하지 절연막을 형성한 반도체 웨이퍼를 사용하여 유리 피막 형성 공정을 행하는 경우라도, 반도체 웨이퍼의 외주부에 있어서 유리 미립자의 피착 효율의 저하를 억제하는 것이 가능해짐으로써, 고 신뢰성의 반도체 장치를 높은 생산성으로 제조하는 것이 가능해진다.
또한, 실시 형태 4에 관한 반도체 장치의 제조 방법에 의하면, 유리 피막 형성 공정에서 사용하는 유리 미립자로서, 붕규산납계 유리 대신에 무연 유리를 사용하므로, 유리 피막을 소성하여 유리 피막을 치밀화하는 과정에서 반도체 웨이퍼와 유리 피막의 경계면으로부터의 기포의 발생을 억제함과 함께, 역방향 누설 전류가 낮은 반도체 장치를 안정적으로 제조하는 것이 가능해진다고 하는 효과도 얻어진다.
또한, 실시 형태 4에 관한 반도체 장치의 제조 방법에 있어서는, 무연 유리로 이루어지는 유리 미립자로서, 예를 들어 다음과 같은 유리 미립자, 즉, 적어도 SiO2와, Al2O3과, B2O3과, ZnO와, CaO, MgO 및 BaO 중 적어도 2개의 알칼리 토금속의 산화물을 함유하고, 또한 Pb와, As와, Sb와, Li와, Na와, K를 실질적으로 함유하지 않는 원료를 용융시켜 얻어지는 융액으로부터 제작된 유리 미립자를 사용한다.
그러한 유리 미립자로서는, SiO2의 함유량이 41.1mol％∼61.1mol％의 범위 내에 있고, Al2O3의 함유량이 7.4mol％∼17.4mol％의 범위 내에 있고, B2O3의 함유량이 5.8mol％∼15.8mol％의 범위 내에 있고, ZnO의 함유량이 3.0mol％∼24.8mol％의 범위 내에 있고, 알칼리 토금속의 산화물 함유량이 5.5mol％∼15.5mol％의 범위 내에 있고, 니켈 산화물의 함유량이 0.01mol％∼2.0mol％의 범위 내에 있는 것을 적합하게 사용할 수 있다. 또한, 알칼리 토금속의 산화물로서, CaO 함유량이 2.8mol％∼7.8mol％의 범위 내에 있고, MgO 함유량이 1.1mol％∼3.1mol％의 범위 내에 있고, BaO 함유량이 1.7mol％∼4.7mol％의 범위 내에 있는 것을 적합하게 사용할 수 있다.
용매로서는, 예를 들어 이소프로필알코올과 아세트산에틸의 혼합 용매에 질산을 첨가한 것을 사용한다.
실시 형태 4에 관한 반도체 장치의 제조 방법에 있어서는, 유리 피막 형성 공정을 실시하는 것에 있어서, 유리 피막 형성 장치로서 실시 형태 1에서 사용한 유리 피막 형성 장치(1)를 사용한다. 단, 유리 피막 형성 공정에서 사용하는 유리 미립자로서, 붕규산납계 유리로 이루어지는 유리 미립자 대신에 무연 유리로 이루어지는 유리 미립자를 사용하므로, 상기한 바와 같이, 제1 전극판(14)에 플러스의 전위를 부여하고, 제2 전극판(16)에 마이너스의 전위를 부여함과 함께, 링 형상 전극판(18)에, 제2 전극판(16)의 전위 V2보다 제1 전극판(14)의 전위 V1 측으로 편의한 전위(제2 전극판(16)의 전위 V2보다 높은 전위)를 부여한 상태에서, 유리 피막 형성 예정면에 유리 피막을 형성한다.
[시험예]
이하, 시험예에 의해 본 발명을 더욱 구체적으로 설명한다.
본 시험예는, 링 형상 전극판의 효과를 나타내는 실시예이다.
1. 시료의 조제
(1) 시료 1
먼저, 4인치의 실리콘 웨이퍼의 표면을 열산화함으로써, 표면에 막 두께 27㎚의 하지 절연막이 형성된 실리콘 웨이퍼를 제작하였다. 다음으로, 기본적으로는 실시 형태 1에 기재한 유리 피막 형성 공정과 동일한 유리 피막 형성 공정에 의해, 상기 실리콘 웨이퍼의 하지 절연막 상에 유리 피막을 형성하고, 이것을 시료 1(실시예)로 하였다.
(2) 시료 2
먼저, 4인치의 실리콘 웨이퍼의 표면을 열산화함으로써, 표면에 막 두께 27㎚의 하지 절연막이 형성된 실리콘 웨이퍼를 제작하였다. 다음으로, 링 형상 전극판을 설치하지 않는 것 이외에는, 시료 1의 경우와 마찬가지의 유리 피막 형성 공정에 의해, 상기 실리콘 웨이퍼의 하지 절연막 상에 유리 피막을 형성하고, 이것을 시료 2(비교예)로 하였다.
(3) 시료 3
형성하는 하지 절연막의 막 두께가 45㎚인 것 이외에는 시료 1의 경우와 마찬가지로 하여 시료를 제작하고, 이것을 시료 3(실시예)으로 하였다.
(2) 시료 4
형성하는 하지 절연막의 막 두께가 45㎚인 것 이외에는 시료 2의 경우와 마찬가지로 하여 시료를 제작하고, 이것을 시료 4(비교예)로 하였다.
2. 평가 방법
각 시료(시료 1∼4)의 표면을 현미경으로 관찰함으로써, 실리콘 웨이퍼의 외주부에 있어서 유리 피막이 형성되어 있지 않은 영역의 폭(유리 피막 비형성 영역 폭)을 측정함으로써, 링 형상 전극판의 효과를 평가하였다.
3. 평가 결과
도 10은, 시료 1 및 2에 대한 평가 결과를 도시하는 도면이다. 도 11은, 시료 3 및 4에 대한 평가 결과를 도시하는 도면이다. 또한, 이들 도면 중, 부호 B는 유리 피막 비형성 영역 폭을 나타낸다.
도 10 및 도 11로부터도 명백한 바와 같이, 링 형상 전극판을 설치한 상태에서 유리 피막을 형성한 시료(시료 1 및 3)는, 링 형상 전극판을 설치하는 일 없이 유리 피막을 형성한 시료(시료 2 및 4)에 비해, 실리콘 웨이퍼의 외주부의 유리 피막 비형성 영역 폭(B)이 좁아, 실리콘 웨이퍼의 최외주 근방까지 유리 피막이 형성되어 있는 것을 확인할 수 있었다.
이상, 본 발명의 반도체 장치의 제조 방법 및 유리 피막 형성 장치를 상기한 실시 형태에 기초하여 설명하였지만, 본 발명은 이것에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에 있어서 실시하는 것이 가능하고, 예를 들어 다음과 같은 변형도 가능하다.
(1) 상기한 각 실시 형태에 있어서는, 링 형상 전극판(18)으로서, 제2 전극판(16)보다 작은 원 형상의 외형 형상을 갖는 링 형상 전극판을 사용하였지만, 본 발명은 이것에 한정되는 것은 아니다. 예를 들어, 도 12의 (a)에 도시하는 바와 같이, 제2 전극판(16)보다 큰 원 형상의 외형 형상을 갖는 링 형상 전극판(변형예 1)을 사용해도 된다. 또한, 도 12의 (b)에 도시하는 바와 같이, 제2 전극판(16)보다 큰 직사각 형상의 외형 형상을 갖는 링 형상 전극판(변형예 2)을 사용해도 된다.
(2) 상기 실시 형태 1에 있어서는, 제1 전극판(14) 및 제2 전극판(16)으로서 각각 마이너스 전극판 및 플러스 전극판을 사용하고, 상기 실시 형태 4에 있어서는, 제1 전극판(14) 및 제2 전극판(16)으로서 각각 플러스 전극판 및 마이너스 전극판을 사용하였지만, 본 발명의 제1 전극판 및 제2 전극판 중 어느 쪽을 마이너스 전극판 또는 플러스 전극판으로 할지는, 유리 미립자, 용매, 첨가 전해질의 종류나 조합에 따라 적절하게 결정할 수 있다.
(3) 상기 실시 형태 1에 있어서는, 링 형상 전극판(18)에 제1 전극판(14)의 전위 V1과 동일한 전위를 부여한 상태에서 유리 피막을 형성하고, 상기 실시 형태 2에 있어서는, 링 형상 전극판(18)에 제1 전극판(14)의 전위 V1과 제2 전극판(16)의 전위 V2 사이의 전위 V3(V1보다 약간 높은 마이너스 전위)을 부여한 상태에서 유리 피막을 형성하였지만, 본 발명은 이것에 한정되는 것은 아니다. 링 형상 전극판(18)에 부여하는 전위의 범위는 상기한 실시 형태 1 및 실시 형태 2에 기재된 범위에 한정되는 것은 아니다.
제1 전극판(14) 및 제2 전극판(16)으로서 각각 마이너스 전극판 및 플러스 전극판을 사용한 경우에는, 도 13의 (a)에 도시하는 바와 같이, 링 형상 전극판(18)에, 제2 전극판(16)의 전위 V2보다 제1 전극판(14)의 전위 V1 측으로 편의한 소정의 전위(예를 들어, 제1 전극판(14)의 전위 V1보다 낮은 소정의 전위, 제1 전극판(14)의 전위 V1과 동일한 전위, 제1 전극판(14)의 전위 V1과 제2 전극판(16)의 전위 V2 사이의 소정의 전위(단, 제2 전극판(16)의 전위 V2와 동일한 전위를 제외함) 등)를 부여한 상태에서 유리 피막을 형성해도 된다.
한편, 제1 전극판(14) 및 제2 전극판(16)으로서 각각 플러스 전극판 및 마이너스 전극판을 사용한 경우에는, 도 13의 (b)에 도시하는 바와 같이, 링 형상 전극판(18)에, 제2 전극판(16)의 전위 V2보다 제1 전극판(14)의 전위 V1 측으로 편의한 소정의 전위(예를 들어, 제1 전극판(14)의 전위 V1보다 높은 소정의 전위, 제1 전극판(14)의 전위 V1과 동일한 전위, 제1 전극판(14)의 전위 V1과 제2 전극판(16)의 전위 V2 사이의 소정의 전위(단, 제2 전극판(16)의 전위 V2와 동일한 전위를 제외함) 등)를 부여한 상태에서 유리 피막을 형성해도 된다.
(4) 상기한 실시 형태 3에 있어서는, 반도체 웨이퍼의 표면에 형성한 하지 절연막의 전체면에 유리 피막을 형성한 후, 유리 피막 형성 영역 이외의 영역에 대해 유리 피막을 에칭에 의해 제거하고 있지만, 본 발명은 이것에 한정되는 것은 아니다. 예를 들어, 실시 형태 3의 경우와 마찬가지로 반도체 웨이퍼의 표면에 하지 절연막(218)을 형성하고(도 7의 (a)∼도 7의 (d) 참조), 나아가, 당해 하지 절연막(218)의 표면에 있어서의 유리 피막 형성 영역 이외의 영역에 마스크 M4를 형성한 후, 당해 마스크 M4를 통해 하지 절연막(218)의 표면에 유리 피막(220)을 형성해도 된다(변형예 3, 도 14의 (a)∼도 14의 (d) 참조).
(5) 상기한 각 실시 형태에 있어서는, 반도체 웨이퍼로서 실리콘으로 이루어지는 반도체 웨이퍼 판을 사용하였지만, 본 발명은 이것에 한정되는 것은 아니다. 예를 들어, SiC, GaN, GaO 등으로 이루어지는 반도체 웨이퍼를 사용할 수도 있다.
1, 2, 9 : 유리 피막 형성 장치
10 : 조
12 : 현탁액
14 : 제1 전극판
16 : 제2 전극판
18 : 링 형상 전극판
20, 22 : 전원 장치
100, 200, 202, 900 : 반도체 장치
110, 910 : n-형 반도체 기판
112, 912 : p+형 확산층
114, 914 : n-형 확산층
116, 118, 916, 918 : 산화막
120, 920 : 홈
121, 218 : 하지 절연막
124, 220, 924 : 유리 피막
126, 926 : 포토레지스트
130, 930 : Ni 도금 전극막을 형성하는 부위
132, 932 : 조면화 영역
134, 934 : 애노드 전극
136, 936 : 캐소드 전극
210 : n+형 반도체 기판
212 : n-형 에피택셜층
214 : p+형 확산층
216 : n+형 확산층
222 : 애노드 전극층
224 : 캐소드 전극층
B : 유리 피막 비형성 영역 폭
M1, M2, M3, M4 : 마스크
V1 : 제1 전극판의 전위
V2 : 제2 전극판의 전위
V3 : 링 형상 전극판에 부여하는 전위

Claims (9)

  1. 유리 피막 형성 예정면에 하지 절연막이 형성된 반도체 웨이퍼를 준비하는 반도체 웨이퍼 준비 공정과,
    유리 미립자를 용매에 현탁시킨 현탁액을 저류한 조의 내부에, 제1 전극판과 제2 전극판을 상기 현탁액에 침지한 상태에서 대향하여 설치함과 함께, 상기 제1 전극판과 상기 제2 전극판 사이에 상기 반도체 웨이퍼를 상기 유리 피막 형성 예정면이 상기 제1 전극판 측을 향한 자세로 배치한 상태에서, 전기 영동법에 의해 상기 유리 피막 형성 예정면에 유리 피막을 형성하는 유리 피막 형성 공정을 포함하는 반도체 장치의 제조 방법이며,
    상기 유리 피막 형성 공정에 있어서는, 상기 제1 전극판과 상기 제2 전극판 사이에 상기 반도체 웨이퍼의 직경보다 작은 직경의 개구를 갖는 링 형상 전극판을 설치함과 함께, 상기 링 형상 전극판과 상기 제2 전극판 사이에 상기 반도체 웨이퍼를 배치하고, 상기 링 형상 전극판에 상기 제2 전극판의 전위보다 상기 제1 전극판의 전위 측으로 편의한 전위를 부여한 상태에서 상기 유리 피막 형성 예정면에 유리 피막을 형성하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 링 형상 전극판에 상기 제1 전극판의 전위와 동일한 전위를 부여한 상태에서 상기 유리 피막 형성 예정면에 유리 피막을 형성하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 링 형상 전극판에 상기 제1 전극판의 전위와 상기 제2 전극판의 전위 사이의 전위를 부여한 상태에서 상기 유리 피막 형성 예정면에 유리 피막을 형성하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 웨이퍼의 직경을 D1(㎜)로 하고, 상기 링 형상 전극판의 개구의 직경을 D2(㎜)로 하였을 때, D2를, 「D1(㎜)－50㎜≤D2(㎜)≤D1(㎜)－1㎜」의 관계를 만족시키는 값으로 설정하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 링 형상 전극판은, 「D1(㎜)≤D3(㎜)」의 관계를 만족시키는 직경 D3(㎜)의 가상 원을 내포하는 외형 형상을 갖는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 반도체 웨이퍼 준비 공정은,
    주면에 평행한 pn 접합을 구비하는 반도체 웨이퍼를 준비하는 공정과,
    상기 반도체 웨이퍼의 한쪽의 표면으로부터 상기 pn 접합을 넘는 깊이의 홈을 형성함으로써, 상기 홈의 내면에 상기 pn 접합 노출부를 형성하는 공정과,
    상기 pn 접합 노출부를 덮도록 상기 홈의 내면에 상기 하지 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 반도체 웨이퍼 준비 공정은,
    반도체 웨이퍼의 표면에 상기 pn 접합 노출부를 형성하는 공정과,
    상기 pn 접합 노출부를 덮도록 상기 반도체 웨이퍼의 표면에 상기 하지 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 하지 절연막의 막 두께는, 5㎚∼60㎚의 범위 내에 있는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  9. 유리 피막 형성 예정면에 하지 절연막이 형성된 반도체 웨이퍼의 표면에 전기 영동법에 의해 유리 피막을 형성하기 위한 유리 피막 형성 장치이며,
    유리 미립자를 용매에 현탁시킨 현탁액을 저류하기 위한 조와,
    서로 대향한 상태에서 상기 조 내에 설치된 제1 전극판 및 제2 전극판과,
    상기 제1 전극판과 상기 제2 전극판 사이에 설치되고, 또한 상기 반도체 웨이퍼의 직경보다 작은 직경의 개구를 갖는 링 형상 전극판과,
    상기 링 형상 전극판과 상기 제2 전극판 사이의 소정 위치에 반도체 웨이퍼를 배치하기 위한 반도체 웨이퍼 배치 지그와,
    상기 제1 전극판, 상기 제2 전극판 및 상기 링 형상 전극판에, 상기 링 형상 전극판에 인가하는 전위가 상기 제2 전극판의 전위보다 상기 제1 전극판의 전위 측으로 편의한 전위로 되는 전위를 부여하는 전원 장치를 구비하는 것을 특징으로 하는, 유리 피막 형성 장치.
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